パストランジスタと、垂直読み出し／書き込み有効化トランジスタを含む、キャパシタレスフローティングボディ揮発性メモリセル、およびその製造法とプログラミング法
キャパシタレスフローティングボディメモリセル、メモリデバイス、システム、およびキャパシタレスメモリセルを形成するプロセスは、バルク半導体基板（10）の実質的に物理的に分離された部分の活性領域内にメモリセル（82）を形成することを含む。パストランジスタ（70）がワード線（88）と結合するために活性領域上に形成される。キャパシタレスメモリセルはさらに、活性領域の少なくとも一つの垂直側面に沿って垂直に構成される読み出し／書き込み有効化トランジスタ（76）を含み、これは浮遊ソース／ドレイン領域（80）をパストランジスタと共有し、論理状態の読み出し中に動作可能である。論理状態は活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権の主張］
本出願は2007年2月26日出願の米国特許出願No. 11/711,449、“CAPACITOR-LESS VOLATILE MEMORY CELL, DEVICE, SYSTEM, AND METHOD OF MAKING SAME”の出願日の利益を主張する。
【０００２】
［技術分野］
本発明の様々な実施形態は、概して揮発性メモリデバイスの分野に関し、より詳細にはキャパシタレスメモリセルに関する。
【背景技術】
【０００３】
汎用DRAM（ダイナミックランダムアクセスメモリ）製造プロセスは、CMOS（相補性金属酸化膜半導体）技術を利用して、各々が1キャパシタと1トランジスタ（電界効果トランジスタなど）を含む単位メモリセルのアレイから成るDRAM回路を製造する。最も一般的な回路設計では、トランジスタの片側がキャパシタの片側に接続され、トランジスタのもう片側とトランジスタゲートは、ディジット線とワード線と呼ばれる外部回路線に接続され、キャパシタのもう片側は基準電圧に接続される。そうしたメモリセルでは、トランジスタに接続されたキャパシタの蓄積ノードに電気信号電荷が蓄積され、キャパシタの回路線の充放電を行う。
【０００４】
集積回路の性能を高め、コストを下げ、素子をさらに小型化し、実装密度を増加させることは、コンピューター産業における現在進行中の目標である。さらなる小型化を追求して、DRAMチップはいっそうの高集積化を実現するために絶えず再設計されてきた。しかしながら、DRAMチップの寸法が縮小するにつれ、DRAMチップの各単位メモリセルの占有面積が削減されなければならない。この占有面積の削減は、必然的にキャパシタの寸法の縮小をもたらし、ひいては故障なく所望の信号を伝送するために必要な蓄積容量を確保することが困難になる。しかしながら、必要な容量レベルを維持しながら単位メモリセルを高密度実装することを可能にするには、適切なデータ保持のための適切な電荷蓄積を維持するために、より高いもしくはより深いキャパシタを作る必要がある。その結果、より高いもしくはより深いキャパシタは、高コストのプロセスを必要とするアスペクト比をもたらし、欠陥の可能性が増加することになる。
【０００５】
キャパシタなどの高アスペクト比デバイスの形成に特有の専用製造プロセスは、コントローラやプロセッサなどの論理デバイスとの集積化には役立たない。従って、論理デバイス製造技術と相容れない過度に特有の処理ステップを利用することなく、高密度製造が可能なデータ蓄積セルを開発することが有利である。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態に従う構造の形成の断面図である。
【図２】本発明の一実施形態に従う、図１の構造のさらなる形成の断面図である。
【図３】本発明の一実施形態に従う、図２の構造のさらなる形成の断面図である。
【図４】本発明の一実施形態に従う、図３の構造のさらなる形成の断面図である。
【図５】本発明の一実施形態に従う、図４の構造のさらなる形成の断面図である。
【図６】本発明の一実施形態に従う、図５の構造のさらなる形成の断面図である。
【図７】本発明の一実施形態に従う、図６の構造のさらなる形成の断面図である。
【図８】本発明の一実施形態に従う、図７の構造のさらなる形成の断面図である。
【図９】本発明の一実施形態に従う、図８の構造のさらなる形成の断面図である。
【図１０】本発明の一実施形態に従う、図９の構造のさらなる形成の断面図である。
【図１１】本発明の一実施形態に従う、図１０の構造のさらなる形成の断面図である。
【図１２】本発明の一実施形態に従うキャパシタレスメモリセルの回路図である。
【図１３】本発明の一実施形態に従うメモリデバイスのブロック図である。
【図１４】本発明の一実施形態に従う電子システムのブロック図である。
【図１５】本発明の別の実施形態に従う電子システムのブロック図である。
【図１６】本発明のさらなる実施形態に従う、前述の実施形態のうちの一つ以上のメモリセルを組み込む集積回路ダイを含む半導体ウェハの図である。
【発明を実施するための形態】
【０００７】
以下の詳細な記述では、本明細書の一部を成す添付の図面を参照し、その図面においては、本発明が実践され得る具体的な実施形態が例として示される。これらの実施形態は、当業者が本発明を実践することができるように十分詳細に記載される。当然のことながら、他の実施形態が実装されてもよく、本発明の趣旨と範囲から逸脱することなく、構造的、論理的、電気的変更がなされてもよい。
【０００８】
キャパシタレスメモリセル、メモリデバイス、システム、および、キャパシタレスメモリセルを形成するプロセスの実施形態が開示される。キャパシタレスメモリセルは、部分シリコンオンインシュレータ（SOI）技術に従って形成され、バルク半導体基板の実質的に物理的に分離された部分から活性領域が形成される。パストランジスタは活性領域上に形成され、ソース領域と、ディジット線に結合するためのドレイン領域とを含むパストランジスタを含む。パストランジスタのゲートはワード線と結合するように構成される。キャパシタレスメモリセルは、ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタをさらに含む。読み出し／書き込み有効化トランジスタは、活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に活性化される、もしくは動作可能になる。論理状態は活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。
【０００９】
キャパシタレスメモリセルを形成するためのプロセスの一実施形態もまた開示される。このプロセスは、バルク半導体基板から活性領域をエッチングすることを含み、活性領域は部分SOIプロセスでバルク半導体基板から実質的に物理的に分離される。読み出し／書き込み有効化トランジスタが形成され、ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含む。読み出し／書き込み有効化トランジスタは、活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に活性化される、もしくは動作可能であるように構成される。このプロセスはさらに、活性領域内にパストランジスタを形成することを含み、パストランジスタは、ソース領域と、ディジット線に結合するためのドレイン領域と、ワード線に結合するためのゲートとを含む。論理状態は活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。
【００１０】
メモリデバイスの一実施形態もまた開示され、この実施形態は複数のキャパシタレスメモリセルを含むメモリアレイを含む。複数のキャパシタレスメモリセルの各々は、バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域を含み、パストランジスタが活性領域上に形成される。パストランジスタは、ソース領域と、ディジット線に結合するためのドレイン領域と、ワード線に結合するためのゲートとを含む。複数のキャパシタレスメモリセルの各々は、ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタをさらに含む。読み出し／書き込み有効化トランジスタは、活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に活性化される、もしくは動作可能になる。論理状態は、活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。メモリデバイスはまた、メモリアレイに結合し、複数のキャパシタレスメモリセルから一つを選択し、選択された一つに読み出し、および書き込みを行うように構成される、アドレッシング・センス回路も含む。
【００１１】
複数のキャパシタレスメモリセルをその上に含む、少なくとも一つのメモリデバイスを含む半導体ウェハの一実施形態もまた開示される。
【００１２】
入力デバイス、出力デバイス、プロセッサデバイス、およびメモリデバイスを含む電子システムの実施形態もまた開示される。本発明の一実施形態では、電子システムは、共に動作可能に結合した入力デバイス、出力デバイス、プロセッサデバイス、およびメモリデバイスを含む。本発明の別の実施形態では、入力デバイス、出力デバイス、およびプロセッサデバイスが共に動作可能に結合し、メモリデバイスはプロセッサデバイスの中に組み込まれる。キャパシタレスメモリセルはさらに、本明細書に記載の通り形成され、構成される。
【００１３】
図１に図示される一実施形態では、半導体材料を含む基板10が提供される。以下の記述で使用される“ウェハ”および“基板”という用語は、その上もしくは中に本発明の実施形態に関する集積回路（IC）構造が形成され得る露出面を有する、任意の構造を含む。基板という用語は、限定されることなく、半導体ウェハを含む。基板という用語は、処理中の半導体構造をあらわすためにも使用され、その上に製造されている他の層を含んでもよい。ウェハと基板の両方とも、ドープおよび非ドープの半導体、ベース半導体もしくは絶縁体によって支持されるエピタキシャル半導体層、ならびに当業者に既知の他の半導体構造を含む。“導電体”という用語は半導体を含み、“絶縁体”もしくは“誘電体”という用語は、導電体と呼ばれる材料よりも電気伝導性が低い任意の材料を含む。
【００１４】
図示された基板10の一部は、例えば異なってドープされたより大きな基板のp型ドープ領域など、注入された“タブ（tub）”領域の一部であってもよい。基板10は、図示の通り一方向にオフセットされる注入領域を形成するために、マスキングを含む従来の注入技術に従って、基板10へのイオン注入を通して形成される注入領域12を有する。一実施形態では、注入領域12はn型領域をもたらすように形成される。基板10はまた、その上に堆積されるパッド酸化物層14も含む。本明細書で使用される“堆積”という用語は、従来の意味で堆積される層だけでなく、成長した材料層、もしくは任意の他の方法で形成される材料層も広く意味するために使用される。保護層16がパッド酸化物層14の上部に堆積され、その後のエッチングステップや他の処理の最中にバッファとしてはたらく。一実施形態では、保護層16はポリシリコンである。別の実施形態では、保護層16は窒化物材料である。さらに別の実施形態では、保護層16は窒化物材料で覆われたポリシリコン層である。具体的な組み合わせはプロセス統合の選択によって選ばれる。
【００１５】
マスク18が保護層16上に形成され、パターニングされる。一実施形態では、マスク18はスピンオン、暴露、硬化、およびパターニングされるフォトレジスト材料である。別の実施形態では、マスク18は窒化物もしくは酸化物などのハードマスク材料である。マスク18によって保護される領域は、キャパシタレスメモリセルを形成するために使用される部分シリコンオンインシュレータ（SOI）構造において活性領域となる領域を画定する。
【００１６】
図２は、マスク18によって保護されない領域を暴露したエッチングプロセス後の一実施形態を図示する。エッチングプロセスでは、保護層16とパッド酸化物層14もパターニングされ、凹部第一底部22、上部第一壁24、および上部第二壁26とを有する凹部20が形成されている。図１から１１には構造の断面のみが図示されているので、上部第三壁と上部第四壁は図示されないが、それらは上部第一壁24と上部第二壁26の隣接側面に位置することに留意すべきである。
【００１７】
図３は、図２に図示された構造のさらなる処理後を図示し、マスク18が除去され、窒化物膜28が基板10の露出した半導体材料上に成長している。一実施形態では、基板10の露出した半導体材料は露出シリコンである。窒化物膜28は、凹部第一底部22、上部第一壁24、上部第二壁26を覆うように図示される。窒化物膜28は、露出シリコンなどの半導体材料上のみに堆積する条件下で、既知のプロセスによって成長し得る。そのようなプロセスの一つは遠隔プラズマ窒化（RPN）である。RPNでは、基板10から離れて、しかし堆積手段の内部において、窒化物含有プラズマが衝突し、窒化物含有プラズマは基板10に向かって対流力によって運ばれる。窒化物膜28を形成するために使用され得る別のプロセスは、高速熱窒化（RTN）である。そのような処理もまた当該技術分野で知られている。
【００１８】
窒化物膜28の形成の代わりに、遠隔プラズマ酸化（RPO）もしくは高速熱酸化（RTO）もしくはin situ蒸気発生（ISSG）もしくは低圧ラジカル酸化（LPRO）のいずれかによって、酸化物膜が形成されてもよい。同様に、酸化物と窒化物の組み合わせが、本明細書に記載の一実施形態に従って形成される。一実施形態では、酸化物の配置は窒化物の配置に先行し、あるいは逆もまた同様である。同様に、酸窒化物膜は別の実施形態に従って窒化物膜28の代わりに形成される。このプロセスは、遠隔プラズマプロセスもしくは高速熱プロセスのいずれかによって実行される。開示された実施形態を限定するものではないが、便宜上、本開示の残りの部分を通して、膜28は窒化物膜28と称される。
【００１９】
図４は基板10の処理を図示し、エッチングにより、凹部第一底部22の高さより下で、かつ注入領域12の深さ辺りに、凹部第二底部30が形成されている。凹部第一底部22は今や基板棚構造のように見える。窒化物膜28があるため、上部第一壁24、上部第二壁26、および上部第三壁と上部第四壁（不図示）は保護され、下部壁32は窒化物膜28の側面先端（lateral extremity）とおよそ同一平面であるように形成されている。一実施形態では、凹部第一底部22の残りである棚の上に窒化物膜28が残るように、反応性イオンエッチングなどの異方性エッチングが使用される。
【００２０】
0.25ミクロンの限界寸法（CDもしくは最小加工寸法）のプロセスでは、窒化物膜28の残部は、約0.1ミクロンから約0.15ミクロンの範囲の高さを有する。この寸法では、凹部第一底部22の残部から凹部第二底部30までの距離は、約0.1ミクロンから約0.3ミクロンの範囲である。あるいは、0.15ミクロンの限界寸法（CDもしくは最小加工寸法）のプロセスでは、窒化物膜28の残部は、約0.07ミクロンから約0.12ミクロンの範囲の高さHを有する。この寸法では、凹部第一底部22の残部から凹部第二底部30までの距離は、約0.08ミクロンから約0.2ミクロンの範囲である。
【００２１】
凹部第二底部30の高さにおいて、深部注入領域34が形成される。一実施形態では、深部注入領域34は、基板10内のバルク半導体材料とほぼ同一の材料で作られる。注入は自己格子間注入（self-interstitial implantation）を実現するエネルギーレベルで行われ、それによって、注入領域34が、基板10内のバルク半導体材料とは異なるエッチング反応性を持つほど十分に非晶質となるようにする。一実施形態では、注入条件は、約3:1の単結晶対自己格子間の比で注入されるシリコン源を用いる。“シリコン源”とは、シリコンもしくは別のIV族元素が使用されること、またはシリコンとゲルマニウムなどの組み合わせを意味する。一実施形態では、大気温度（20℃から約30℃）、約500 eVから約30 KeVの注入エネルギーのプロセス条件において、注入濃度は約1E14 atoms/cm2から約5E15atoms/cm2である。一実施形態では、半導体基板10のバルクのシリコンの化学的性質とほぼ同等なシリコン源が、約1E15atoms/cm2の濃度まで注入され、プロセス条件は約25℃、約25 KeVの注入エネルギーである。別の実施形態では、注入エネルギーは約1 KeV程度であってもよい。
【００２２】
深部注入の後、注入領域34の非晶質材料と窒化物膜28とに選択的なエッチングプロセスが、その後の処理で使用されるが、このエッチングプロセスは基板10内のバルク半導体材料を除去する。一実施形態では、エッチングプロセスは当該技術分野で既知の湿式水酸化テトラメチルアンモニウム（TMAH）エッチングである。別の実施形態では、湿式エッチングは当該技術分野で既知の水酸化カリウム（KOH）エッチング化学反応を用いる。TMAHエッチング化学反応は、基板10のバルクシリコンはエッチングするが、窒化物膜28もしくは深部注入領域34は実質的にエッチングしないように選択的であるため、好ましい。一実施形態では、選択性は約5:1から約20:1の範囲である。別の実施形態では、選択性は約10:1である。また、等方性エッチングの前もしくは後のいずれかにおいて、等方性エッチングに異方性エッチングを組み合わせてもよい。等方性エッチングと異方性エッチングの両方を用いることで、窒化物膜28の下方エッチングとアンダーカットの両方が、特定用途に適合するように変更されてもよい。
【００２３】
非晶質シリコンと窒化物膜（もしくは酸化物膜、もしくは酸窒化物膜）に選択的な、また、結晶面に沿ってバルク単結晶シリコンを等方性エッチングする、様々な湿式TMAHエッチングプロセスが知られている。図５はTMAHエッチングの結果を図示し、活性領域36となるであろう部分をアンダーカットしている側面空洞38が形成されている。このアンダーカットエッチングにより、凹部第一底部22において形成される棚の高さにおいて、活性領域36は基板10内のバルク半導体材料から大部分が分離されている。
【００２４】
このエッチング条件下では、側面空洞38のスケールにより、その中に特徴的な輪郭が形成される。TMAHエッチングは、ファセットされた輪郭が側面空洞38内に現れ得るように、結晶面に沿って効果を発揮する。従って、ファセット面44は一側面で図示される。しかしながら、これらは例として任意の形状、角度、およびサイズで図示され、ファセット面の具体的形状、角度、およびサイズは、他の要因の中でも、とりわけ、基板10内のバルク半導体材料の結晶方位、ならびに具体的なエッチングプロセスと条件に依存する。具体的なエッチング条件に従って、側面空洞38の顕微鏡写真は、TMAHエッチングによって暴露されている基板10内のバルク半導体材料の画定された（subtended）結晶面を図示する。側面空洞38を形成するための他の様々な方法があり、それらも本発明の範囲内にあると見なされることに留意すべきである。
【００２５】
側面空洞38の形成後、注入領域34は、図６に図示されるようにアニール化注入領域46を形成するために処理される。アニール化注入領域46は、深部注入領域34（図５）であった部分における単結晶格子を大幅に修復することによって、基板10内のバルク半導体材料とほぼ同じ半導体性質に戻されている。アニーリングの条件は当該技術分野で既知であり、深部注入領域34の深さ、プロセスの利用可能なサーマルバジェット、およびその他の要因に依存する。
【００２６】
図７は一実施形態に従うさらなる処理を図示する。一実施形態では、活性領域36の露出面と、基板10のバルク半導体材料が、一実施形態では最低限の条件を用いて、酸化される。最低限の酸化条件は、側面空洞38における低下したワークピースストレス（加工対象物に対する応力）に関連する。シャロウトレンチアイソレーション（STI）酸化物などの酸化48が形成され、薄い酸化物層をもたらす。酸化48は、基板10へと下方に、ファセット領域44（図６）へと横向きに、活性領域36の底部へと上方に向かって、シリコンを消費する。0.25ミクロンのプロセスなど、あるフォトリソグラフィープロセスでは、寸法は、基板軸52の残存部分に向かって、酸化48の約0.03ミクロンの成長である。0.15ミクロンのプロセスなど、別のフォトリソグラフィープロセスでは、寸法はこの処理段階まで残っている基板軸52に向かって約0.01ミクロンである。
【００２７】
図７はまた、窒化物膜28が除去されている一方で保護層16は残っている様も図示する。この実施形態は、保護層16が、ポリシリコン保護層16など、窒化物膜28とは化学的に異なる場合に起こる。保護層16が窒化物材料である別の実施形態では、窒化物膜と共に除去される。
【００２８】
あるフォトリソグラフィープロセスでは、等方性エッチングによって横方向に消費される基板10の量は、例えば活性領域36の各側面においておよそ0.07ミクロンである。酸化プロセスは、活性領域36となるであろう基板部分を、基板10のバルクに接続する基板軸52を残す。この実施形態では、基板軸52は約0.05ミクロン×0.05ミクロン程度である。酸化時間は、活性領域36を形成する部分的に分離された構造の面積、および他のパラメータに依存する。一実施形態では、酸化パラメータは約850℃から約1,100℃の処理温度を含む。大気は、湿潤もしくは乾燥酸素（O2）またはラジカルまたはオゾンを含み、大気圧以上である。一例では、約850℃の温度と湿潤酸素大気が、活性領域36の下に約0.03ミクロンの水平酸化を、活性領域36へと向かって上方に約0.01ミクロンの垂直酸化を可能にするために、十分な時間にわたって適用される。熱酸化プロセスの後、側面空洞38を充填し、基板軸52によって支持される活性領域36に支持と分離をもたらすために、酸化が形成される。
【００２９】
一実施形態では、第一の酸化物40が側面空洞38を充填するために形成される。第一の酸化物40は、スピンオン誘電体（SOD）材料、高密度プラズマ（HDP）酸化物材料、もしくは他の誘電体充填材で形成され得る。SOD材料が望ましいときには、層48は、SOD材料の適切な緻密化を可能にするために、窒化物と酸化物の組み合わせ層として構成され得る。例として、スピンオン誘電体酸化物（SOD）材料は、サブミクロン寸法に従って形成される側面空洞38などのトレンチもしくは空洞にとって良好な酸化をもたらす。スピンオン誘電体（SOD）プロセスは、所定の量でウェハ表面上に液体前駆体を滴下することを伴う。ウェハは高速スピン（例えば最大6000 rpm）にかけられる。スピンは、最下点が充填されるようにする遠心力によって、表面上に液体を均一に分布させる。最終的に、材料を固めるために被膜が焼き固められる。スピンオン誘電体（SOD）プロセスのさらなる詳細は当業者によって知られており、米国特許No. 7,112,513に記載のプロセスを含んでもよい。さらに別の実施形態では、SOD材料の代わりにTEOS材料が使用されてもよい。さらに、酸化物材料の組み合わせもまた考慮される。
【００３０】
保護層16に対し平面分離を形成するために、空洞38の中に酸化物材料を連続的に充填することが考慮される一方で、この実施形態は、酸化プロセスによって形成される第二の酸化物42（例えば高密度プラズマ（HDP）酸化物材料、スピンオン誘電体（SOD）材料もしくは他の誘電体充填材）を図示する。第二の酸化物42は、第一の酸化物40と同じ誘電体材料を含んでもよいし、もしくは異なる誘電体材料を含んでもよい。側面空洞38は第一の酸化物40によって充填されているので、第二の酸化物42はさらに積極的な酸化プロセスに従って形成され得る。
【００３１】
図８は、本発明の一実施形態に従うさらなる処理を図示する。マスク50は、保護層16と、活性領域36の一側面の第二の酸化物42の上に形成され、パターニングされる。一実施形態では、マスク50は、スピンオン、暴露、硬化、およびパターニングされるフォトレジスト材料である。マスク50は、活性領域36の一つ以上の側面を、活性領域36の少なくとも一つの他の側面で起こるプロセスステップから保護する。マスク50は、活性領域36の少なくとも一つの側面において、第一の酸化物40と第二の酸化物42の除去からの保護をもたらす。エッチングプロセスは、マスク50によって保護されていない領域を暴露する。このエッチングプロセスでは、保護層16とマスク50は、活性領域36の少なくとも一つの側面に沿って垂直ゲートを形成するために、第一の酸化物40'と第二の酸化物42'を除去することを可能にする。
【００３２】
図９は、本発明の一実施形態に従うさらなる処理を図示する。ゲート酸化物54の形で、最低限の酸化が、活性領域36のむき出しの（open）上部第二壁26に沿って、および、基板軸52のむき出しの空洞壁56に沿って形成される。連続ゲート酸化物54は、活性領域36と基板軸52に沿った垂直トランジスタの形成を可能にする。導電体材料60がゲート酸化物54を覆って形成され、基板軸52の少なくとも一つの側面上に垂直ゲート58を作る。さらに、n型接合延長部61がポリ充填領域から拡散され、導電体材料60と注入領域12との間に所望の電気接点をもたらす。一実施形態では、導電体材料60（例えばポリシリコンもしくは金属）は、読み出し／書き込み有効化信号62と結合するために、z方向（すなわち、図示された図面の中と外へ、およびディジット線と垂直なワード線と平行な方向）に沿って連続導電体を形成する。さらに、隣接メモリセルの近接性は、読み出し／書き込み有効化信号62の連続導電体の末端に単一接点を置くことによって削減され得る。
【００３３】
図１０は、本発明の一実施形態に従う構造のさらなる処理を図示する。活性領域36は、形成されようとしているパストランジスタ70の第一のドレイン領域66と第一のソース領域68（浮遊ソース領域として構成される）を形成するために、マスク64に従って注入される。パストランジスタ70はワード線によってゲートされ、第一のドレイン領域66は、センス増幅器（不図示）による読み出し、および書き込みのためにディジット線に接続される。活性領域36は、第二のドレイン領域74を形成するためにマスク72に従ってさらに注入される。第二のドレイン領域74は、垂直に構成される読み出し／書き込み有効化トランジスタ76のために、第一のソース領域68と組み合わせて、以下、共通領域80と称されるドレイン領域を形成する。垂直に構成される読み出し／書き込み有効化トランジスタ76のための第二のソース領域78は、注入領域12から得られる。
【００３４】
図１１は、本発明の一実施形態に従う構造のさらなる処理を図示する。パストランジスタ70と、読み出し／書き込み有効化垂直トランジスタ76を含むキャパシタレスメモリセル82が、部分SOIプロセスに従って活性領域36上に形成される。パストランジスタ70は、第一のドレイン領域66においてディジット線84と結合し、ゲート86においてワード線88と結合する。パストランジスタ70のソース領域は、共通領域80において浮遊ソースとして構成される。垂直に構成される読み出し／書き込み有効化トランジスタ76は、垂直ゲート58、共通領域80に位置するドレイン領域、および、注入領域12（図１）に由来する第二のソース領域78を含む。垂直ゲート58は、キャパシタレスメモリセル82の読み出し中に活性化される読み出し／書き込み有効化信号62に結合する。
【００３５】
図１２は、本発明の一実施形態に従うキャパシタレスメモリセルの回路図を図示する。キャパシタレスメモリセル82は、読み出し／書き込み有効化トランジスタ76と結合するパストランジスタ70を含むように図示される。様々な制御信号、すなわちワード線88と読み出し／書き込み有効化信号62が、それぞれパストランジスタ70と読み出し／書き込み有効化トランジスタ76のゲートを制御する。ディジット線84は、パストランジスタ70の第一のドレイン領域66に結合する。バイポーラ接合トランジスタ（BJT）90もまた、主要な寄生素子として図示される。一般的に、パストランジスタ70のチャネル領域を充電もしくは放電することによって、情報がキャパシタレスメモリセルに蓄積される。パストランジスタ70のチャネル領域は、読み出し／書き込み有効化トランジスタ76のゲートダイオード構成に加えて、前述の部分SOIプロセスに従って分離される。そのような構成は、チャネル領域からのリーク（漏出）を減らし、チャネル領域での電荷蓄積に対応する。
【００３６】
動作中、キャパシタレスメモリセルが書き込みも読み出しもされていないときには、読み出し／書き込み有効化信号62は、垂直読み出し／書き込み有効化トランジスタ76の閾値電圧未満であるが、例えば約0.55VのVBEよりも大きく設定される。第一と第二の論理状態は、フローティングボディ領域92（図１１および図１２）に蓄積される電荷に従って、キャパシタレスメモリセルに書き込まれる。
【００３７】
low論理状態などの第一の論理状態は、フローティングボディ領域92内に電荷を蓄積することによって、キャパシタレスメモリセルに書き込まれる。フローティングボディ領域92の充電は、読み出し／書き込み有効化信号62として負電圧（例えば約-0.6Vから-1V）を印加することによって、読み出し／書き込み有効化トランジスタ76がオフにされるときに起こる。p型基板10は0Vに設定されるか、もしくは浮遊状態にされる。この条件は、読み出し動作中にパストランジスタ70を通して低導電性をもたらす。なぜなら、パストランジスタの閾値電圧がより高く（例えば約+1V）、さらにフローティングボディ領域92に電荷が印加されているとVBB<<VBEであるためである。
【００３８】
high論理状態などの第二の論理状態は、フローティングボディ領域92から電荷を枯渇もしくは放電させることによって、キャパシタレスメモリセルに書き込まれる。放電は、読み出し／書き込み有効化信号62に正電圧（例えば約+0.6V）を印加し、p型基板10に正電圧（例えば約+1V）を印加することにより、読み出し／書き込み有効化トランジスタ76がオフにされるときに起こる。この条件は、読み出し動作中にパストランジスタ70を通して高導電性をもたらす。なぜなら、パストランジスタの閾値電圧がより低く（例えば約0.2V）、さらにフローティングボディ領域92から電荷が放電されているとVBB≒VBE-0.1Vであるためである。
【００３９】
キャパシタレスメモリセルの読み出し動作中、ワード線88がhighであるとき（すなわちhigh論理状態を示すパストランジスタの閾値電圧と、low論理状態を示すパストランジスタの閾値電圧との間）、論理状態がディジット線84に読み出される。加えて、読み出し／書き込み有効化信号62に、読み出し／書き込み有効化トランジスタ76の閾値電圧よりも大きい電圧を印加することによって、読み出し／書き込み有効化トランジスタ76がオンにされ、p型基板10は浮遊している。
【００４０】
フローティングボディ領域92には有限のリークが存在するため、蓄積された論理状態を保存するためには適切な電子濃度が維持されなければならない。従って、キャパシタレスメモリセルは、ダイナミックランダムアクセスメモリ（DRAM）の形で特徴付けられてもよい。そのため、実装される特定のプロセスに基づいて決定される周期で、リフレッシュ動作が周期的に実行される必要がある。
【００４１】
図１３は、本発明の一実施形態に従うメモリデバイスのブロック図である。DRAMメモリデバイス100は、読み出し、書き込み、消去を制御し、他のメモリ動作を実行するための制御論理回路120を含む。列アドレスバッファ124と行アドレスバッファ128は、メモリアドレス要求を受信するように適合される。リフレッシュコントローラ／カウンタ126は、メモリアレイ122のリフレッシュを制御するために行アドレスバッファ128に結合する。行デコード回路130は、行アドレスバッファ128とメモリアレイ122の間に結合する。列デコード回路132は列アドレスバッファ124に結合する。センス増幅器‐I/Oゲート回路134は列デコード回路132とメモリアレイ122の間に結合する。DRAMメモリデバイス100はまた、出力バッファ136と入力バッファ138も有するように図示される。外部コマンドを提供するために、外部プロセッサがDRAMメモリデバイス100の制御論理回路120に結合してもよい。
【００４２】
関連するメモリセルがどのように本発明で実装されるかを図示するために、メモリアレイ122のキャパシタレスメモリセル150が図１３に示される。データビットに相当する状態もしくは電荷がキャパシタレスメモリセル150に蓄積される。ワード線WL0 142はキャパシタレスメモリセル150のパストランジスタのゲートに結合する。ワード線WL0 142が活性化されると、キャパシタレスメモリセルに蓄積された電荷によって、キャパシタレスメモリセルに蓄積された論理状態に基づいて、決定可能な量の電流をディジット線DL0 152に流したり、流さないようにしたりする。ディジット線DL0 152は回路134内のセンス増幅器に結合する。
【００４３】
図１４は、本発明の一実施形態に従う電子システムのブロック図である。電子システム200は、入力デバイス272、出力デバイス274、メモリデバイス278を含み、これらは全てプロセッサデバイス276に結合する。メモリデバイス278は、本発明の前述の実施形態のうちの一つ以上の少なくとも一つのキャパシタレスメモリセル240を組み込む。
【００４４】
図１５は、本発明の別の実施形態に従う電子システムのブロック図である。電子システム300は、入力デバイス272、出力デバイス274、および、少なくとも一つのキャパシタレスメモリセル340を含むメモリデバイス378をその中に組み込むプロセッサデバイス376、を含む。前述の通り、部分SOIプロセスを用いて実装される開示されたキャパシタレスメモリセルは、大きなデータ保持キャパシタを形成するためのプロセス製造ステップを必要としない。従って、本明細書に記載の実施形態に従うキャパシタレスメモリデバイスを形成するための製造プロセスは、プロセッサデバイスなどの論理デバイスを形成するための製造プロセスと両立する。従って、本明細書に記載のキャパシタレスメモリセルを組み込むメモリデバイスは、近接した集積化のためにプロセッサダイ上に集積化されてもよい。
【００４５】
図１６は、本発明のさらなる実施形態に従う、前述の実施形態のうちの一つ以上のキャパシタレスメモリセルとメモリアレイを組み込む集積回路ダイを含む半導体ウェハの図である。図１６に示すように、半導体ウェハ400は、本明細書で開示されるような一つ以上のキャパシタレスメモリセルを組み込む、まだ切断されていない集積回路ダイ440を含む。
【００４６】
前述のプロセスとデバイスは、本発明の実施形態に従って使用され製造され得る多くのもののうち、方法とデバイスの実施形態を説明する。上記の説明と図面は、本発明の顕著な特徴と利点を提供する実施形態を説明する。しかしながら本発明は、前述の実施形態や図示された実施形態に厳密に限定されることを意図するものではない。
【００４７】
本発明は特定の実施形態を参照して示され、記載されているが、本明細書に示されたり具体的に記載されていなくとも、本発明が関連する技術分野の当業者に明らかとなる様々な付加、消去、および変更が、以下の請求項によって包含される本発明の範囲内にあると見なされる。
【技術分野】
【０００１】
［優先権の主張］
本出願は2007年2月26日出願の米国特許出願No. 11/711,449、“CAPACITOR-LESS VOLATILE MEMORY CELL, DEVICE, SYSTEM, AND METHOD OF MAKING SAME”の出願日の利益を主張する。
【０００２】
［技術分野］
本発明の様々な実施形態は、概して揮発性メモリデバイスの分野に関し、より詳細にはキャパシタレスメモリセルに関する。
【背景技術】
【０００３】
汎用DRAM（ダイナミックランダムアクセスメモリ）製造プロセスは、CMOS（相補性金属酸化膜半導体）技術を利用して、各々が1キャパシタと1トランジスタ（電界効果トランジスタなど）を含む単位メモリセルのアレイから成るDRAM回路を製造する。最も一般的な回路設計では、トランジスタの片側がキャパシタの片側に接続され、トランジスタのもう片側とトランジスタゲートは、ディジット線とワード線と呼ばれる外部回路線に接続され、キャパシタのもう片側は基準電圧に接続される。そうしたメモリセルでは、トランジスタに接続されたキャパシタの蓄積ノードに電気信号電荷が蓄積され、キャパシタの回路線の充放電を行う。
【０００４】
集積回路の性能を高め、コストを下げ、素子をさらに小型化し、実装密度を増加させることは、コンピューター産業における現在進行中の目標である。さらなる小型化を追求して、DRAMチップはいっそうの高集積化を実現するために絶えず再設計されてきた。しかしながら、DRAMチップの寸法が縮小するにつれ、DRAMチップの各単位メモリセルの占有面積が削減されなければならない。この占有面積の削減は、必然的にキャパシタの寸法の縮小をもたらし、ひいては故障なく所望の信号を伝送するために必要な蓄積容量を確保することが困難になる。しかしながら、必要な容量レベルを維持しながら単位メモリセルを高密度実装することを可能にするには、適切なデータ保持のための適切な電荷蓄積を維持するために、より高いもしくはより深いキャパシタを作る必要がある。その結果、より高いもしくはより深いキャパシタは、高コストのプロセスを必要とするアスペクト比をもたらし、欠陥の可能性が増加することになる。
【０００５】
キャパシタなどの高アスペクト比デバイスの形成に特有の専用製造プロセスは、コントローラやプロセッサなどの論理デバイスとの集積化には役立たない。従って、論理デバイス製造技術と相容れない過度に特有の処理ステップを利用することなく、高密度製造が可能なデータ蓄積セルを開発することが有利である。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態に従う構造の形成の断面図である。
【図２】本発明の一実施形態に従う、図１の構造のさらなる形成の断面図である。
【図３】本発明の一実施形態に従う、図２の構造のさらなる形成の断面図である。
【図４】本発明の一実施形態に従う、図３の構造のさらなる形成の断面図である。
【図５】本発明の一実施形態に従う、図４の構造のさらなる形成の断面図である。
【図６】本発明の一実施形態に従う、図５の構造のさらなる形成の断面図である。
【図７】本発明の一実施形態に従う、図６の構造のさらなる形成の断面図である。
【図８】本発明の一実施形態に従う、図７の構造のさらなる形成の断面図である。
【図９】本発明の一実施形態に従う、図８の構造のさらなる形成の断面図である。
【図１０】本発明の一実施形態に従う、図９の構造のさらなる形成の断面図である。
【図１１】本発明の一実施形態に従う、図１０の構造のさらなる形成の断面図である。
【図１２】本発明の一実施形態に従うキャパシタレスメモリセルの回路図である。
【図１３】本発明の一実施形態に従うメモリデバイスのブロック図である。
【図１４】本発明の一実施形態に従う電子システムのブロック図である。
【図１５】本発明の別の実施形態に従う電子システムのブロック図である。
【図１６】本発明のさらなる実施形態に従う、前述の実施形態のうちの一つ以上のメモリセルを組み込む集積回路ダイを含む半導体ウェハの図である。
【発明を実施するための形態】
【０００７】
以下の詳細な記述では、本明細書の一部を成す添付の図面を参照し、その図面においては、本発明が実践され得る具体的な実施形態が例として示される。これらの実施形態は、当業者が本発明を実践することができるように十分詳細に記載される。当然のことながら、他の実施形態が実装されてもよく、本発明の趣旨と範囲から逸脱することなく、構造的、論理的、電気的変更がなされてもよい。
【０００８】
キャパシタレスメモリセル、メモリデバイス、システム、および、キャパシタレスメモリセルを形成するプロセスの実施形態が開示される。キャパシタレスメモリセルは、部分シリコンオンインシュレータ（SOI）技術に従って形成され、バルク半導体基板の実質的に物理的に分離された部分から活性領域が形成される。パストランジスタは活性領域上に形成され、ソース領域と、ディジット線に結合するためのドレイン領域とを含むパストランジスタを含む。パストランジスタのゲートはワード線と結合するように構成される。キャパシタレスメモリセルは、ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタをさらに含む。読み出し／書き込み有効化トランジスタは、活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に活性化される、もしくは動作可能になる。論理状態は活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。
【０００９】
キャパシタレスメモリセルを形成するためのプロセスの一実施形態もまた開示される。このプロセスは、バルク半導体基板から活性領域をエッチングすることを含み、活性領域は部分SOIプロセスでバルク半導体基板から実質的に物理的に分離される。読み出し／書き込み有効化トランジスタが形成され、ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含む。読み出し／書き込み有効化トランジスタは、活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に活性化される、もしくは動作可能であるように構成される。このプロセスはさらに、活性領域内にパストランジスタを形成することを含み、パストランジスタは、ソース領域と、ディジット線に結合するためのドレイン領域と、ワード線に結合するためのゲートとを含む。論理状態は活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。
【００１０】
メモリデバイスの一実施形態もまた開示され、この実施形態は複数のキャパシタレスメモリセルを含むメモリアレイを含む。複数のキャパシタレスメモリセルの各々は、バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域を含み、パストランジスタが活性領域上に形成される。パストランジスタは、ソース領域と、ディジット線に結合するためのドレイン領域と、ワード線に結合するためのゲートとを含む。複数のキャパシタレスメモリセルの各々は、ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタをさらに含む。読み出し／書き込み有効化トランジスタは、活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に活性化される、もしくは動作可能になる。論理状態は、活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。メモリデバイスはまた、メモリアレイに結合し、複数のキャパシタレスメモリセルから一つを選択し、選択された一つに読み出し、および書き込みを行うように構成される、アドレッシング・センス回路も含む。
【００１１】
複数のキャパシタレスメモリセルをその上に含む、少なくとも一つのメモリデバイスを含む半導体ウェハの一実施形態もまた開示される。
【００１２】
入力デバイス、出力デバイス、プロセッサデバイス、およびメモリデバイスを含む電子システムの実施形態もまた開示される。本発明の一実施形態では、電子システムは、共に動作可能に結合した入力デバイス、出力デバイス、プロセッサデバイス、およびメモリデバイスを含む。本発明の別の実施形態では、入力デバイス、出力デバイス、およびプロセッサデバイスが共に動作可能に結合し、メモリデバイスはプロセッサデバイスの中に組み込まれる。キャパシタレスメモリセルはさらに、本明細書に記載の通り形成され、構成される。
【００１３】
図１に図示される一実施形態では、半導体材料を含む基板10が提供される。以下の記述で使用される“ウェハ”および“基板”という用語は、その上もしくは中に本発明の実施形態に関する集積回路（IC）構造が形成され得る露出面を有する、任意の構造を含む。基板という用語は、限定されることなく、半導体ウェハを含む。基板という用語は、処理中の半導体構造をあらわすためにも使用され、その上に製造されている他の層を含んでもよい。ウェハと基板の両方とも、ドープおよび非ドープの半導体、ベース半導体もしくは絶縁体によって支持されるエピタキシャル半導体層、ならびに当業者に既知の他の半導体構造を含む。“導電体”という用語は半導体を含み、“絶縁体”もしくは“誘電体”という用語は、導電体と呼ばれる材料よりも電気伝導性が低い任意の材料を含む。
【００１４】
図示された基板10の一部は、例えば異なってドープされたより大きな基板のp型ドープ領域など、注入された“タブ（tub）”領域の一部であってもよい。基板10は、図示の通り一方向にオフセットされる注入領域を形成するために、マスキングを含む従来の注入技術に従って、基板10へのイオン注入を通して形成される注入領域12を有する。一実施形態では、注入領域12はn型領域をもたらすように形成される。基板10はまた、その上に堆積されるパッド酸化物層14も含む。本明細書で使用される“堆積”という用語は、従来の意味で堆積される層だけでなく、成長した材料層、もしくは任意の他の方法で形成される材料層も広く意味するために使用される。保護層16がパッド酸化物層14の上部に堆積され、その後のエッチングステップや他の処理の最中にバッファとしてはたらく。一実施形態では、保護層16はポリシリコンである。別の実施形態では、保護層16は窒化物材料である。さらに別の実施形態では、保護層16は窒化物材料で覆われたポリシリコン層である。具体的な組み合わせはプロセス統合の選択によって選ばれる。
【００１５】
マスク18が保護層16上に形成され、パターニングされる。一実施形態では、マスク18はスピンオン、暴露、硬化、およびパターニングされるフォトレジスト材料である。別の実施形態では、マスク18は窒化物もしくは酸化物などのハードマスク材料である。マスク18によって保護される領域は、キャパシタレスメモリセルを形成するために使用される部分シリコンオンインシュレータ（SOI）構造において活性領域となる領域を画定する。
【００１６】
図２は、マスク18によって保護されない領域を暴露したエッチングプロセス後の一実施形態を図示する。エッチングプロセスでは、保護層16とパッド酸化物層14もパターニングされ、凹部第一底部22、上部第一壁24、および上部第二壁26とを有する凹部20が形成されている。図１から１１には構造の断面のみが図示されているので、上部第三壁と上部第四壁は図示されないが、それらは上部第一壁24と上部第二壁26の隣接側面に位置することに留意すべきである。
【００１７】
図３は、図２に図示された構造のさらなる処理後を図示し、マスク18が除去され、窒化物膜28が基板10の露出した半導体材料上に成長している。一実施形態では、基板10の露出した半導体材料は露出シリコンである。窒化物膜28は、凹部第一底部22、上部第一壁24、上部第二壁26を覆うように図示される。窒化物膜28は、露出シリコンなどの半導体材料上のみに堆積する条件下で、既知のプロセスによって成長し得る。そのようなプロセスの一つは遠隔プラズマ窒化（RPN）である。RPNでは、基板10から離れて、しかし堆積手段の内部において、窒化物含有プラズマが衝突し、窒化物含有プラズマは基板10に向かって対流力によって運ばれる。窒化物膜28を形成するために使用され得る別のプロセスは、高速熱窒化（RTN）である。そのような処理もまた当該技術分野で知られている。
【００１８】
窒化物膜28の形成の代わりに、遠隔プラズマ酸化（RPO）もしくは高速熱酸化（RTO）もしくはin situ蒸気発生（ISSG）もしくは低圧ラジカル酸化（LPRO）のいずれかによって、酸化物膜が形成されてもよい。同様に、酸化物と窒化物の組み合わせが、本明細書に記載の一実施形態に従って形成される。一実施形態では、酸化物の配置は窒化物の配置に先行し、あるいは逆もまた同様である。同様に、酸窒化物膜は別の実施形態に従って窒化物膜28の代わりに形成される。このプロセスは、遠隔プラズマプロセスもしくは高速熱プロセスのいずれかによって実行される。開示された実施形態を限定するものではないが、便宜上、本開示の残りの部分を通して、膜28は窒化物膜28と称される。
【００１９】
図４は基板10の処理を図示し、エッチングにより、凹部第一底部22の高さより下で、かつ注入領域12の深さ辺りに、凹部第二底部30が形成されている。凹部第一底部22は今や基板棚構造のように見える。窒化物膜28があるため、上部第一壁24、上部第二壁26、および上部第三壁と上部第四壁（不図示）は保護され、下部壁32は窒化物膜28の側面先端（lateral extremity）とおよそ同一平面であるように形成されている。一実施形態では、凹部第一底部22の残りである棚の上に窒化物膜28が残るように、反応性イオンエッチングなどの異方性エッチングが使用される。
【００２０】
0.25ミクロンの限界寸法（CDもしくは最小加工寸法）のプロセスでは、窒化物膜28の残部は、約0.1ミクロンから約0.15ミクロンの範囲の高さを有する。この寸法では、凹部第一底部22の残部から凹部第二底部30までの距離は、約0.1ミクロンから約0.3ミクロンの範囲である。あるいは、0.15ミクロンの限界寸法（CDもしくは最小加工寸法）のプロセスでは、窒化物膜28の残部は、約0.07ミクロンから約0.12ミクロンの範囲の高さHを有する。この寸法では、凹部第一底部22の残部から凹部第二底部30までの距離は、約0.08ミクロンから約0.2ミクロンの範囲である。
【００２１】
凹部第二底部30の高さにおいて、深部注入領域34が形成される。一実施形態では、深部注入領域34は、基板10内のバルク半導体材料とほぼ同一の材料で作られる。注入は自己格子間注入（self-interstitial implantation）を実現するエネルギーレベルで行われ、それによって、注入領域34が、基板10内のバルク半導体材料とは異なるエッチング反応性を持つほど十分に非晶質となるようにする。一実施形態では、注入条件は、約3:1の単結晶対自己格子間の比で注入されるシリコン源を用いる。“シリコン源”とは、シリコンもしくは別のIV族元素が使用されること、またはシリコンとゲルマニウムなどの組み合わせを意味する。一実施形態では、大気温度（20℃から約30℃）、約500 eVから約30 KeVの注入エネルギーのプロセス条件において、注入濃度は約1E14 atoms/cm2から約5E15atoms/cm2である。一実施形態では、半導体基板10のバルクのシリコンの化学的性質とほぼ同等なシリコン源が、約1E15atoms/cm2の濃度まで注入され、プロセス条件は約25℃、約25 KeVの注入エネルギーである。別の実施形態では、注入エネルギーは約1 KeV程度であってもよい。
【００２２】
深部注入の後、注入領域34の非晶質材料と窒化物膜28とに選択的なエッチングプロセスが、その後の処理で使用されるが、このエッチングプロセスは基板10内のバルク半導体材料を除去する。一実施形態では、エッチングプロセスは当該技術分野で既知の湿式水酸化テトラメチルアンモニウム（TMAH）エッチングである。別の実施形態では、湿式エッチングは当該技術分野で既知の水酸化カリウム（KOH）エッチング化学反応を用いる。TMAHエッチング化学反応は、基板10のバルクシリコンはエッチングするが、窒化物膜28もしくは深部注入領域34は実質的にエッチングしないように選択的であるため、好ましい。一実施形態では、選択性は約5:1から約20:1の範囲である。別の実施形態では、選択性は約10:1である。また、等方性エッチングの前もしくは後のいずれかにおいて、等方性エッチングに異方性エッチングを組み合わせてもよい。等方性エッチングと異方性エッチングの両方を用いることで、窒化物膜28の下方エッチングとアンダーカットの両方が、特定用途に適合するように変更されてもよい。
【００２３】
非晶質シリコンと窒化物膜（もしくは酸化物膜、もしくは酸窒化物膜）に選択的な、また、結晶面に沿ってバルク単結晶シリコンを等方性エッチングする、様々な湿式TMAHエッチングプロセスが知られている。図５はTMAHエッチングの結果を図示し、活性領域36となるであろう部分をアンダーカットしている側面空洞38が形成されている。このアンダーカットエッチングにより、凹部第一底部22において形成される棚の高さにおいて、活性領域36は基板10内のバルク半導体材料から大部分が分離されている。
【００２４】
このエッチング条件下では、側面空洞38のスケールにより、その中に特徴的な輪郭が形成される。TMAHエッチングは、ファセットされた輪郭が側面空洞38内に現れ得るように、結晶面に沿って効果を発揮する。従って、ファセット面44は一側面で図示される。しかしながら、これらは例として任意の形状、角度、およびサイズで図示され、ファセット面の具体的形状、角度、およびサイズは、他の要因の中でも、とりわけ、基板10内のバルク半導体材料の結晶方位、ならびに具体的なエッチングプロセスと条件に依存する。具体的なエッチング条件に従って、側面空洞38の顕微鏡写真は、TMAHエッチングによって暴露されている基板10内のバルク半導体材料の画定された（subtended）結晶面を図示する。側面空洞38を形成するための他の様々な方法があり、それらも本発明の範囲内にあると見なされることに留意すべきである。
【００２５】
側面空洞38の形成後、注入領域34は、図６に図示されるようにアニール化注入領域46を形成するために処理される。アニール化注入領域46は、深部注入領域34（図５）であった部分における単結晶格子を大幅に修復することによって、基板10内のバルク半導体材料とほぼ同じ半導体性質に戻されている。アニーリングの条件は当該技術分野で既知であり、深部注入領域34の深さ、プロセスの利用可能なサーマルバジェット、およびその他の要因に依存する。
【００２６】
図７は一実施形態に従うさらなる処理を図示する。一実施形態では、活性領域36の露出面と、基板10のバルク半導体材料が、一実施形態では最低限の条件を用いて、酸化される。最低限の酸化条件は、側面空洞38における低下したワークピースストレス（加工対象物に対する応力）に関連する。シャロウトレンチアイソレーション（STI）酸化物などの酸化48が形成され、薄い酸化物層をもたらす。酸化48は、基板10へと下方に、ファセット領域44（図６）へと横向きに、活性領域36の底部へと上方に向かって、シリコンを消費する。0.25ミクロンのプロセスなど、あるフォトリソグラフィープロセスでは、寸法は、基板軸52の残存部分に向かって、酸化48の約0.03ミクロンの成長である。0.15ミクロンのプロセスなど、別のフォトリソグラフィープロセスでは、寸法はこの処理段階まで残っている基板軸52に向かって約0.01ミクロンである。
【００２７】
図７はまた、窒化物膜28が除去されている一方で保護層16は残っている様も図示する。この実施形態は、保護層16が、ポリシリコン保護層16など、窒化物膜28とは化学的に異なる場合に起こる。保護層16が窒化物材料である別の実施形態では、窒化物膜と共に除去される。
【００２８】
あるフォトリソグラフィープロセスでは、等方性エッチングによって横方向に消費される基板10の量は、例えば活性領域36の各側面においておよそ0.07ミクロンである。酸化プロセスは、活性領域36となるであろう基板部分を、基板10のバルクに接続する基板軸52を残す。この実施形態では、基板軸52は約0.05ミクロン×0.05ミクロン程度である。酸化時間は、活性領域36を形成する部分的に分離された構造の面積、および他のパラメータに依存する。一実施形態では、酸化パラメータは約850℃から約1,100℃の処理温度を含む。大気は、湿潤もしくは乾燥酸素（O2）またはラジカルまたはオゾンを含み、大気圧以上である。一例では、約850℃の温度と湿潤酸素大気が、活性領域36の下に約0.03ミクロンの水平酸化を、活性領域36へと向かって上方に約0.01ミクロンの垂直酸化を可能にするために、十分な時間にわたって適用される。熱酸化プロセスの後、側面空洞38を充填し、基板軸52によって支持される活性領域36に支持と分離をもたらすために、酸化が形成される。
【００２９】
一実施形態では、第一の酸化物40が側面空洞38を充填するために形成される。第一の酸化物40は、スピンオン誘電体（SOD）材料、高密度プラズマ（HDP）酸化物材料、もしくは他の誘電体充填材で形成され得る。SOD材料が望ましいときには、層48は、SOD材料の適切な緻密化を可能にするために、窒化物と酸化物の組み合わせ層として構成され得る。例として、スピンオン誘電体酸化物（SOD）材料は、サブミクロン寸法に従って形成される側面空洞38などのトレンチもしくは空洞にとって良好な酸化をもたらす。スピンオン誘電体（SOD）プロセスは、所定の量でウェハ表面上に液体前駆体を滴下することを伴う。ウェハは高速スピン（例えば最大6000 rpm）にかけられる。スピンは、最下点が充填されるようにする遠心力によって、表面上に液体を均一に分布させる。最終的に、材料を固めるために被膜が焼き固められる。スピンオン誘電体（SOD）プロセスのさらなる詳細は当業者によって知られており、米国特許No. 7,112,513に記載のプロセスを含んでもよい。さらに別の実施形態では、SOD材料の代わりにTEOS材料が使用されてもよい。さらに、酸化物材料の組み合わせもまた考慮される。
【００３０】
保護層16に対し平面分離を形成するために、空洞38の中に酸化物材料を連続的に充填することが考慮される一方で、この実施形態は、酸化プロセスによって形成される第二の酸化物42（例えば高密度プラズマ（HDP）酸化物材料、スピンオン誘電体（SOD）材料もしくは他の誘電体充填材）を図示する。第二の酸化物42は、第一の酸化物40と同じ誘電体材料を含んでもよいし、もしくは異なる誘電体材料を含んでもよい。側面空洞38は第一の酸化物40によって充填されているので、第二の酸化物42はさらに積極的な酸化プロセスに従って形成され得る。
【００３１】
図８は、本発明の一実施形態に従うさらなる処理を図示する。マスク50は、保護層16と、活性領域36の一側面の第二の酸化物42の上に形成され、パターニングされる。一実施形態では、マスク50は、スピンオン、暴露、硬化、およびパターニングされるフォトレジスト材料である。マスク50は、活性領域36の一つ以上の側面を、活性領域36の少なくとも一つの他の側面で起こるプロセスステップから保護する。マスク50は、活性領域36の少なくとも一つの側面において、第一の酸化物40と第二の酸化物42の除去からの保護をもたらす。エッチングプロセスは、マスク50によって保護されていない領域を暴露する。このエッチングプロセスでは、保護層16とマスク50は、活性領域36の少なくとも一つの側面に沿って垂直ゲートを形成するために、第一の酸化物40'と第二の酸化物42'を除去することを可能にする。
【００３２】
図９は、本発明の一実施形態に従うさらなる処理を図示する。ゲート酸化物54の形で、最低限の酸化が、活性領域36のむき出しの（open）上部第二壁26に沿って、および、基板軸52のむき出しの空洞壁56に沿って形成される。連続ゲート酸化物54は、活性領域36と基板軸52に沿った垂直トランジスタの形成を可能にする。導電体材料60がゲート酸化物54を覆って形成され、基板軸52の少なくとも一つの側面上に垂直ゲート58を作る。さらに、n型接合延長部61がポリ充填領域から拡散され、導電体材料60と注入領域12との間に所望の電気接点をもたらす。一実施形態では、導電体材料60（例えばポリシリコンもしくは金属）は、読み出し／書き込み有効化信号62と結合するために、z方向（すなわち、図示された図面の中と外へ、およびディジット線と垂直なワード線と平行な方向）に沿って連続導電体を形成する。さらに、隣接メモリセルの近接性は、読み出し／書き込み有効化信号62の連続導電体の末端に単一接点を置くことによって削減され得る。
【００３３】
図１０は、本発明の一実施形態に従う構造のさらなる処理を図示する。活性領域36は、形成されようとしているパストランジスタ70の第一のドレイン領域66と第一のソース領域68（浮遊ソース領域として構成される）を形成するために、マスク64に従って注入される。パストランジスタ70はワード線によってゲートされ、第一のドレイン領域66は、センス増幅器（不図示）による読み出し、および書き込みのためにディジット線に接続される。活性領域36は、第二のドレイン領域74を形成するためにマスク72に従ってさらに注入される。第二のドレイン領域74は、垂直に構成される読み出し／書き込み有効化トランジスタ76のために、第一のソース領域68と組み合わせて、以下、共通領域80と称されるドレイン領域を形成する。垂直に構成される読み出し／書き込み有効化トランジスタ76のための第二のソース領域78は、注入領域12から得られる。
【００３４】
図１１は、本発明の一実施形態に従う構造のさらなる処理を図示する。パストランジスタ70と、読み出し／書き込み有効化垂直トランジスタ76を含むキャパシタレスメモリセル82が、部分SOIプロセスに従って活性領域36上に形成される。パストランジスタ70は、第一のドレイン領域66においてディジット線84と結合し、ゲート86においてワード線88と結合する。パストランジスタ70のソース領域は、共通領域80において浮遊ソースとして構成される。垂直に構成される読み出し／書き込み有効化トランジスタ76は、垂直ゲート58、共通領域80に位置するドレイン領域、および、注入領域12（図１）に由来する第二のソース領域78を含む。垂直ゲート58は、キャパシタレスメモリセル82の読み出し中に活性化される読み出し／書き込み有効化信号62に結合する。
【００３５】
図１２は、本発明の一実施形態に従うキャパシタレスメモリセルの回路図を図示する。キャパシタレスメモリセル82は、読み出し／書き込み有効化トランジスタ76と結合するパストランジスタ70を含むように図示される。様々な制御信号、すなわちワード線88と読み出し／書き込み有効化信号62が、それぞれパストランジスタ70と読み出し／書き込み有効化トランジスタ76のゲートを制御する。ディジット線84は、パストランジスタ70の第一のドレイン領域66に結合する。バイポーラ接合トランジスタ（BJT）90もまた、主要な寄生素子として図示される。一般的に、パストランジスタ70のチャネル領域を充電もしくは放電することによって、情報がキャパシタレスメモリセルに蓄積される。パストランジスタ70のチャネル領域は、読み出し／書き込み有効化トランジスタ76のゲートダイオード構成に加えて、前述の部分SOIプロセスに従って分離される。そのような構成は、チャネル領域からのリーク（漏出）を減らし、チャネル領域での電荷蓄積に対応する。
【００３６】
動作中、キャパシタレスメモリセルが書き込みも読み出しもされていないときには、読み出し／書き込み有効化信号62は、垂直読み出し／書き込み有効化トランジスタ76の閾値電圧未満であるが、例えば約0.55VのVBEよりも大きく設定される。第一と第二の論理状態は、フローティングボディ領域92（図１１および図１２）に蓄積される電荷に従って、キャパシタレスメモリセルに書き込まれる。
【００３７】
low論理状態などの第一の論理状態は、フローティングボディ領域92内に電荷を蓄積することによって、キャパシタレスメモリセルに書き込まれる。フローティングボディ領域92の充電は、読み出し／書き込み有効化信号62として負電圧（例えば約-0.6Vから-1V）を印加することによって、読み出し／書き込み有効化トランジスタ76がオフにされるときに起こる。p型基板10は0Vに設定されるか、もしくは浮遊状態にされる。この条件は、読み出し動作中にパストランジスタ70を通して低導電性をもたらす。なぜなら、パストランジスタの閾値電圧がより高く（例えば約+1V）、さらにフローティングボディ領域92に電荷が印加されているとVBB<<VBEであるためである。
【００３８】
high論理状態などの第二の論理状態は、フローティングボディ領域92から電荷を枯渇もしくは放電させることによって、キャパシタレスメモリセルに書き込まれる。放電は、読み出し／書き込み有効化信号62に正電圧（例えば約+0.6V）を印加し、p型基板10に正電圧（例えば約+1V）を印加することにより、読み出し／書き込み有効化トランジスタ76がオフにされるときに起こる。この条件は、読み出し動作中にパストランジスタ70を通して高導電性をもたらす。なぜなら、パストランジスタの閾値電圧がより低く（例えば約0.2V）、さらにフローティングボディ領域92から電荷が放電されているとVBB≒VBE-0.1Vであるためである。
【００３９】
キャパシタレスメモリセルの読み出し動作中、ワード線88がhighであるとき（すなわちhigh論理状態を示すパストランジスタの閾値電圧と、low論理状態を示すパストランジスタの閾値電圧との間）、論理状態がディジット線84に読み出される。加えて、読み出し／書き込み有効化信号62に、読み出し／書き込み有効化トランジスタ76の閾値電圧よりも大きい電圧を印加することによって、読み出し／書き込み有効化トランジスタ76がオンにされ、p型基板10は浮遊している。
【００４０】
フローティングボディ領域92には有限のリークが存在するため、蓄積された論理状態を保存するためには適切な電子濃度が維持されなければならない。従って、キャパシタレスメモリセルは、ダイナミックランダムアクセスメモリ（DRAM）の形で特徴付けられてもよい。そのため、実装される特定のプロセスに基づいて決定される周期で、リフレッシュ動作が周期的に実行される必要がある。
【００４１】
図１３は、本発明の一実施形態に従うメモリデバイスのブロック図である。DRAMメモリデバイス100は、読み出し、書き込み、消去を制御し、他のメモリ動作を実行するための制御論理回路120を含む。列アドレスバッファ124と行アドレスバッファ128は、メモリアドレス要求を受信するように適合される。リフレッシュコントローラ／カウンタ126は、メモリアレイ122のリフレッシュを制御するために行アドレスバッファ128に結合する。行デコード回路130は、行アドレスバッファ128とメモリアレイ122の間に結合する。列デコード回路132は列アドレスバッファ124に結合する。センス増幅器‐I/Oゲート回路134は列デコード回路132とメモリアレイ122の間に結合する。DRAMメモリデバイス100はまた、出力バッファ136と入力バッファ138も有するように図示される。外部コマンドを提供するために、外部プロセッサがDRAMメモリデバイス100の制御論理回路120に結合してもよい。
【００４２】
関連するメモリセルがどのように本発明で実装されるかを図示するために、メモリアレイ122のキャパシタレスメモリセル150が図１３に示される。データビットに相当する状態もしくは電荷がキャパシタレスメモリセル150に蓄積される。ワード線WL0 142はキャパシタレスメモリセル150のパストランジスタのゲートに結合する。ワード線WL0 142が活性化されると、キャパシタレスメモリセルに蓄積された電荷によって、キャパシタレスメモリセルに蓄積された論理状態に基づいて、決定可能な量の電流をディジット線DL0 152に流したり、流さないようにしたりする。ディジット線DL0 152は回路134内のセンス増幅器に結合する。
【００４３】
図１４は、本発明の一実施形態に従う電子システムのブロック図である。電子システム200は、入力デバイス272、出力デバイス274、メモリデバイス278を含み、これらは全てプロセッサデバイス276に結合する。メモリデバイス278は、本発明の前述の実施形態のうちの一つ以上の少なくとも一つのキャパシタレスメモリセル240を組み込む。
【００４４】
図１５は、本発明の別の実施形態に従う電子システムのブロック図である。電子システム300は、入力デバイス272、出力デバイス274、および、少なくとも一つのキャパシタレスメモリセル340を含むメモリデバイス378をその中に組み込むプロセッサデバイス376、を含む。前述の通り、部分SOIプロセスを用いて実装される開示されたキャパシタレスメモリセルは、大きなデータ保持キャパシタを形成するためのプロセス製造ステップを必要としない。従って、本明細書に記載の実施形態に従うキャパシタレスメモリデバイスを形成するための製造プロセスは、プロセッサデバイスなどの論理デバイスを形成するための製造プロセスと両立する。従って、本明細書に記載のキャパシタレスメモリセルを組み込むメモリデバイスは、近接した集積化のためにプロセッサダイ上に集積化されてもよい。
【００４５】
図１６は、本発明のさらなる実施形態に従う、前述の実施形態のうちの一つ以上のキャパシタレスメモリセルとメモリアレイを組み込む集積回路ダイを含む半導体ウェハの図である。図１６に示すように、半導体ウェハ400は、本明細書で開示されるような一つ以上のキャパシタレスメモリセルを組み込む、まだ切断されていない集積回路ダイ440を含む。
【００４６】
前述のプロセスとデバイスは、本発明の実施形態に従って使用され製造され得る多くのもののうち、方法とデバイスの実施形態を説明する。上記の説明と図面は、本発明の顕著な特徴と利点を提供する実施形態を説明する。しかしながら本発明は、前述の実施形態や図示された実施形態に厳密に限定されることを意図するものではない。
【００４７】
本発明は特定の実施形態を参照して示され、記載されているが、本明細書に示されたり具体的に記載されていなくとも、本発明が関連する技術分野の当業者に明らかとなる様々な付加、消去、および変更が、以下の請求項によって包含される本発明の範囲内にあると見なされる。
【特許請求の範囲】
【請求項１】
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、キャパシタレスメモリセル。
【請求項２】
前記活性領域は、前記バルク半導体基板の軸部分を介して前記バルク半導体基板に物理的に一体化して接続されたままである、請求項１に記載のキャパシタレスメモリセル。
【請求項３】
前記読み出し／書き込み有効化トランジスタの前記ゲートの少なくとも一部は、前記活性領域と前記バルク半導体基板を接続する前記軸部分の少なくとも一つの側面に沿って形成される、請求項２に記載のキャパシタレスメモリセル。
【請求項４】
前記軸部分の少なくとも一つの別の側面と、前記バルク半導体基板との間に、分離酸化物をさらに含む、請求項３に記載のキャパシタレスメモリセル。
【請求項５】
前記読み出し／書き込み有効化トランジスタの前記ソースは前記バルク半導体基板内に形成される、請求項３に記載のキャパシタレスメモリセル。
【請求項６】
前記読み出し／書き込み有効化トランジスタの前記ソースは前記バルク半導体基板内で前記軸部分の下に形成される、請求項５に記載のキャパシタレスメモリセル。
【請求項７】
共有される前記パストランジスタの前記ソース領域と前記読み出し／書き込み有効化トランジスタの前記ドレイン領域は、実質的に前記活性領域の厚さを通してのびる、請求項１に記載のキャパシタレスメモリセル。
【請求項８】
前記活性領域の前記フローティングボディ領域は、第一の論理状態をあらわすためにより多く負に帯電されるように構成され、前記フローティングボディ領域は第二の論理状態をあらわすために、より少なく負に 帯電されるように構成される、請求項１に記載のキャパシタレスメモリセル。
【請求項９】
バルク半導体基板から実質的に物理的に分離されるように、活性領域を前記バルク半導体基板からエッチングするステップと、
ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含み、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であるように適合される読み出し／書き込み有効化トランジスタを形成するステップと、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含むパストランジスタを前記活性領域内に形成するステップとを含み、
前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能であることを特徴とする、
キャパシタレスメモリセルを形成するプロセス。
【請求項１０】
前記エッチングするステップは、前記活性領域を前記バルク半導体基板に物理的に一体化して接続するために、前記バルク半導体基板の軸部分を保持するステップをさらに含む、請求項９に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１１】
前記パストランジスタを形成するステップは、前記軸部分の少なくとも一つの側面に沿って、前記読み出し／書き込み有効化トランジスタの前記ゲートの少なくとも一部を形成するステップをさらに含む、請求項１０に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１２】
前記活性領域と前記バルク半導体基板との間で、前記軸部分の少なくとも別の側面上に酸化物分離を形成するステップをさらに含む、請求項１１に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１３】
前記活性領域をエッチングする前に、前記読み出し／書き込み有効化トランジスタの前記ソース領域を注入するステップをさらに含む、請求項１０に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１４】
前記軸部分の下で、前記バルク半導体基板内に前記読み出し／書き込み有効化トランジスタの前記ソース領域を配置するステップをさらに含む、請求項１３に記載のキャパシタレスメモリセルを形成するステップ。
【請求項１５】
実質的に前記活性領域の厚さを通してのびる、共有される前記パストランジスタの前記ソース領域と前記読み出し／書き込み有効化トランジスタの前記ドレイン領域を形成するステップをさらに含む、請求項９に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１６】
複数のキャパシタレスメモリセルを含むメモリアレイであって、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、メモリアレイと、
前記メモリアレイに結合し、前記複数のキャパシタレスメモリセルから一つを選択し、選択された一つに読み出し、および書き込みを行うように構成される、アドレッシング・センス回路と、
を含む、メモリデバイス。
【請求項１７】
前記複数のキャパシタレスメモリセルの各々と前記センス回路は、前記キャパシタレスメモリセルからの電流の有無に基づいて前記論理状態を決定するように構成される、請求項１６に記載のメモリデバイス。
【請求項１８】
前記キャパシタレスメモリセルからの前記電流は、前記パストランジスタの前記異なる決定可能な閾値電圧を生じるように前記活性領域のフローティングボディ領域内に蓄積される電荷の量に対応する、請求項１７に記載のメモリデバイス。
【請求項１９】
パストランジスタが上に形成された活性領域のフローティングボディ領域内に、決定可能な量の電荷を蓄積するステップと、
前記電荷が前記活性領域の前記フローティングボディ領域内に蓄積されると、前記パストランジスタの決定可能な論理状態を指定する閾値電圧を変更するステップと、
を含む、キャパシタレスメモリセルにデータを書き込む方法。
【請求項２０】
活性領域の少なくとも一つの側面に沿って垂直に構成される読み出し／書き込み有効化トランジスタを活性化するステップと、
前記読み出し／書き込み有効化トランジスタとセンス増幅器との間に結合されるパストランジスタを活性化し、前記パストランジスタは前記活性領域のフローティングボディ領域内に蓄積される電荷に対応する閾値電圧を有し、前記パストランジスタの前記閾値電圧は、決定可能な論理状態を指定する、ステップと、
を含む、キャパシタレスメモリセルからデータを読み出す方法。
【請求項２１】
複数のキャパシタレスメモリセルを含むメモリアレイを含むメモリデバイスとして構成される集積回路を含む半導体ウェハであって、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、半導体ウェハ。
【請求項２２】
入力デバイス、出力デバイス、メモリデバイス、および前記入力デバイスと前記出力デバイスと前記メモリデバイスとに結合するプロセッサデバイスを含む電子システムであって、前記メモリデバイスは複数のキャパシタレスメモリセルを含むメモリアレイを含み、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、電子システム。
【請求項２３】
入力デバイス、出力デバイス、および前記入力デバイスと出力デバイスに結合するプロセッサデバイスを含む電子システムであって、前記プロセッサデバイスは複数のキャパシタレスメモリセルを含むメモリアレイを含み、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板から実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、電子システム。
【請求項１】
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、キャパシタレスメモリセル。
【請求項２】
前記活性領域は、前記バルク半導体基板の軸部分を介して前記バルク半導体基板に物理的に一体化して接続されたままである、請求項１に記載のキャパシタレスメモリセル。
【請求項３】
前記読み出し／書き込み有効化トランジスタの前記ゲートの少なくとも一部は、前記活性領域と前記バルク半導体基板を接続する前記軸部分の少なくとも一つの側面に沿って形成される、請求項２に記載のキャパシタレスメモリセル。
【請求項４】
前記軸部分の少なくとも一つの別の側面と、前記バルク半導体基板との間に、分離酸化物をさらに含む、請求項３に記載のキャパシタレスメモリセル。
【請求項５】
前記読み出し／書き込み有効化トランジスタの前記ソースは前記バルク半導体基板内に形成される、請求項３に記載のキャパシタレスメモリセル。
【請求項６】
前記読み出し／書き込み有効化トランジスタの前記ソースは前記バルク半導体基板内で前記軸部分の下に形成される、請求項５に記載のキャパシタレスメモリセル。
【請求項７】
共有される前記パストランジスタの前記ソース領域と前記読み出し／書き込み有効化トランジスタの前記ドレイン領域は、実質的に前記活性領域の厚さを通してのびる、請求項１に記載のキャパシタレスメモリセル。
【請求項８】
前記活性領域の前記フローティングボディ領域は、第一の論理状態をあらわすためにより多く負に帯電されるように構成され、前記フローティングボディ領域は第二の論理状態をあらわすために、より少なく負に 帯電されるように構成される、請求項１に記載のキャパシタレスメモリセル。
【請求項９】
バルク半導体基板から実質的に物理的に分離されるように、活性領域を前記バルク半導体基板からエッチングするステップと、
ゲート、ソース領域、およびパストランジスタのソース領域と共有されるドレイン領域を含み、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であるように適合される読み出し／書き込み有効化トランジスタを形成するステップと、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含むパストランジスタを前記活性領域内に形成するステップとを含み、
前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能であることを特徴とする、
キャパシタレスメモリセルを形成するプロセス。
【請求項１０】
前記エッチングするステップは、前記活性領域を前記バルク半導体基板に物理的に一体化して接続するために、前記バルク半導体基板の軸部分を保持するステップをさらに含む、請求項９に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１１】
前記パストランジスタを形成するステップは、前記軸部分の少なくとも一つの側面に沿って、前記読み出し／書き込み有効化トランジスタの前記ゲートの少なくとも一部を形成するステップをさらに含む、請求項１０に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１２】
前記活性領域と前記バルク半導体基板との間で、前記軸部分の少なくとも別の側面上に酸化物分離を形成するステップをさらに含む、請求項１１に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１３】
前記活性領域をエッチングする前に、前記読み出し／書き込み有効化トランジスタの前記ソース領域を注入するステップをさらに含む、請求項１０に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１４】
前記軸部分の下で、前記バルク半導体基板内に前記読み出し／書き込み有効化トランジスタの前記ソース領域を配置するステップをさらに含む、請求項１３に記載のキャパシタレスメモリセルを形成するステップ。
【請求項１５】
実質的に前記活性領域の厚さを通してのびる、共有される前記パストランジスタの前記ソース領域と前記読み出し／書き込み有効化トランジスタの前記ドレイン領域を形成するステップをさらに含む、請求項９に記載のキャパシタレスメモリセルを形成するプロセス。
【請求項１６】
複数のキャパシタレスメモリセルを含むメモリアレイであって、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、メモリアレイと、
前記メモリアレイに結合し、前記複数のキャパシタレスメモリセルから一つを選択し、選択された一つに読み出し、および書き込みを行うように構成される、アドレッシング・センス回路と、
を含む、メモリデバイス。
【請求項１７】
前記複数のキャパシタレスメモリセルの各々と前記センス回路は、前記キャパシタレスメモリセルからの電流の有無に基づいて前記論理状態を決定するように構成される、請求項１６に記載のメモリデバイス。
【請求項１８】
前記キャパシタレスメモリセルからの前記電流は、前記パストランジスタの前記異なる決定可能な閾値電圧を生じるように前記活性領域のフローティングボディ領域内に蓄積される電荷の量に対応する、請求項１７に記載のメモリデバイス。
【請求項１９】
パストランジスタが上に形成された活性領域のフローティングボディ領域内に、決定可能な量の電荷を蓄積するステップと、
前記電荷が前記活性領域の前記フローティングボディ領域内に蓄積されると、前記パストランジスタの決定可能な論理状態を指定する閾値電圧を変更するステップと、
を含む、キャパシタレスメモリセルにデータを書き込む方法。
【請求項２０】
活性領域の少なくとも一つの側面に沿って垂直に構成される読み出し／書き込み有効化トランジスタを活性化するステップと、
前記読み出し／書き込み有効化トランジスタとセンス増幅器との間に結合されるパストランジスタを活性化し、前記パストランジスタは前記活性領域のフローティングボディ領域内に蓄積される電荷に対応する閾値電圧を有し、前記パストランジスタの前記閾値電圧は、決定可能な論理状態を指定する、ステップと、
を含む、キャパシタレスメモリセルからデータを読み出す方法。
【請求項２１】
複数のキャパシタレスメモリセルを含むメモリアレイを含むメモリデバイスとして構成される集積回路を含む半導体ウェハであって、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、半導体ウェハ。
【請求項２２】
入力デバイス、出力デバイス、メモリデバイス、および前記入力デバイスと前記出力デバイスと前記メモリデバイスとに結合するプロセッサデバイスを含む電子システムであって、前記メモリデバイスは複数のキャパシタレスメモリセルを含むメモリアレイを含み、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板の実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、電子システム。
【請求項２３】
入力デバイス、出力デバイス、および前記入力デバイスと出力デバイスに結合するプロセッサデバイスを含む電子システムであって、前記プロセッサデバイスは複数のキャパシタレスメモリセルを含むメモリアレイを含み、前記複数のキャパシタレスメモリセルの各々は、
バルク半導体基板から実質的に物理的に分離された部分から形成される活性領域と、
ソース領域、ディジット線に結合するためのドレイン領域、およびワード線に結合するためのゲートを含む、前記活性領域上に形成されるパストランジスタと、
ゲート、ソース領域、および前記パストランジスタの前記ソース領域と共有されるドレイン領域を含む、読み出し／書き込み有効化トランジスタとを含み、
前記読み出し／書き込み有効化トランジスタは、前記活性領域の少なくとも一つの垂直側面に沿って垂直に構成され、論理状態の読み出し中に動作可能であり、前記論理状態は、前記パストランジスタのための異なる決定可能な閾値電圧を生じるよう、前記活性領域のフローティングボディ領域内に電荷として蓄積可能である、
ことを特徴とする、電子システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公表番号】特表２０１０−５１９７７０（Ｐ２０１０−５１９７７０Ａ）
【公表日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００９−５５１００９（Ｐ２００９−５５１００９）
【出願日】平成２０年２月２１日（２００８．２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０５４５６１
【国際公開番号】ＷＯ２００８／１０６３５８
【国際公開日】平成２０年９月４日（２００８．９．４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年２月２１日（２００８．２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０５４５６１
【国際公開番号】ＷＯ２００８／１０６３５８
【国際公開日】平成２０年９月４日（２００８．９．４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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