パネル
【課題】画素ごとの輝度のバラつきを改善することができるようにする。
【解決手段】駆動電流に応じて発光する発光素子３４と、映像信号を書き込む書き込みトランジスタ３１と、駆動電流を発光素子３４に供給する駆動トランジスタ３２と、書き込みトランジスタ３１とＧＮＤとの間に接続される補助容量２３１とを備える画素回路１０１は、同一水平ラインにＮ個（Ｎは２以上の整数値）配置される。Ｎ個の画素回路１０１の書き込みトランジスタ３１のそれぞれは、走査線信号を伝搬する１本の走査線ＷＳＬ１０に接続されている。同一走査線ＷＳＬ１０に接続されるＮ個の画素回路１０１のそれぞれの駆動トランジスタ３２のサイズが右端に行くほど大きくなるように決定されている。本発明は、例えば、ＥＬパネルに適用できる。
【解決手段】駆動電流に応じて発光する発光素子３４と、映像信号を書き込む書き込みトランジスタ３１と、駆動電流を発光素子３４に供給する駆動トランジスタ３２と、書き込みトランジスタ３１とＧＮＤとの間に接続される補助容量２３１とを備える画素回路１０１は、同一水平ラインにＮ個（Ｎは２以上の整数値）配置される。Ｎ個の画素回路１０１の書き込みトランジスタ３１のそれぞれは、走査線信号を伝搬する１本の走査線ＷＳＬ１０に接続されている。同一走査線ＷＳＬ１０に接続されるＮ個の画素回路１０１のそれぞれの駆動トランジスタ３２のサイズが右端に行くほど大きくなるように決定されている。本発明は、例えば、ＥＬパネルに適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パネルに関し、特に、ＥＬパネルにおける輝度のバラつきを抑制することができるようになったパネルに関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ(Electro Luminescent)デバイスを用いた平面自発光型のパネル（以下、ＥＬパネルと称する）の開発が近年盛んになっている（例えば、特許文献１乃至５参照）。有機ＥＬデバイスは、有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは、印加電圧が１０Ｖ以下で駆動するため低消費電力のデバイスである。また有機ＥＬデバイスは、自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易にできるデバイスである。さらに有機ＥＬデバイスは、その応答速度が数μｓ程度と非常に高速であるので、動画表示時の残像が発生しないデバイスである。
【０００３】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＥＬパネルでは、画素ごとに輝度のバラつきがあり、このため、ユーザの目にはムラとなって表れてしまう恐れもあった。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、ＥＬパネルにおける輝度のバラつきを抑制することができるようにするものである。
【課題を解決するための手段】
【０００６】
本発明のパネルは、駆動電流に応じて発光する発光素子と、映像信号を書き込む書き込みトランジスタと、前記駆動電流を前記発光素子に供給する駆動トランジスタと、を備える画素回路が行列状に配置され、１つの水平ラインに配置される複数の前記画素回路のうちの少なくとも２以上のそれぞれは、走査線信号を伝搬する１本の走査線に接続されており、前記走査線に接続された前記２以上の画素回路に備えられる前記駆動トランジスタのそれぞれは、前記走査線の始端から終端に向かう程Ｗ長が大きくなっていくように構成されている。
【０００７】
本発明のパネルにおいては、駆動電流に応じて発光する発光素子と、映像信号を書き込む書き込みトランジスタと、前記駆動電流を前記発光素子に供給する駆動トランジスタと、を備える画素回路が行列状に配置されている。１つの水平ラインに配置される複数の前記画素回路のうちの少なくとも２以上のそれぞれは、走査線信号を伝搬する１本の走査線に接続されている。前記走査線に接続された前記２以上の画素回路に備えられる前記駆動トランジスタのそれぞれは、前記走査線の始端から終端に向かう程Ｗ長が大きくなっていくように構成されている。
【発明の効果】
【０００８】
本発明によれば、画素ごとの輝度のバラつきを改善することができる。
【発明を実施するための最良の形態】
【０００９】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、ＥＬパネルの基本となる構成と動作について図１乃至図５を参照して説明する。
【００１０】
図１は、基本となるＥＬパネルの構成例を示すブロック図である。
【００１１】
図１のＥＬパネル１００は、Ｎ×Ｍ個の画素（画素回路）１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。
【００１２】
また、ＥＬパネル１００は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。
【００１３】
なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍ、映像信号線ＤＴＬ１０−１乃至１０−Ｎ、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、画素１０１、または電源線ＤＳＬ１０と称する。
【００１４】
画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様である。
【００１５】
また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様である。
【００１６】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平期間（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｎに供給する。
【００１７】
図１のように構成されるＥＬパネル１００に、ソースドライバおよびゲートドライバとからなるドライバＩＣ(Integrated Circuit)が付加されることによりパネルモジュールが構成され、さらに、パネルモジュールに、電源回路、画像ＬＳＩ(Large Scale Integration)などを付加したものが表示装置となる。ＥＬパネル１００を含む表示装置は、例えば、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、テレビジョン受像機、プリンタ等の表示部として使用することができる。
【００１８】
図２は、ＥＬパネル１００の基板のレイアウト例を示している。
【００１９】
図２の基板において、中央には、画素アレイ部１０２が配置されている。画素アレイ部１０２は、上から順に、表示画素部１０２ａ、カソード蒸着エリア１０２ｂ、およびアノード（電源補助配線）１０２ｃが積層されて構成されている。画素アレイ部１０２の左には、ライトスキャナ１０４と電源スキャナ１０５が一体化されたスキャナ１８１が配置されている。画素アレイ部１０２の下には、水平セレクタ１０３が配置されている。スキャナ１８１と画素アレイ部１０２は、電源線ＤＳＬ１０及び走査線ＷＳＬ１０を介して接続されている。水平セレクタ１０３と画素アレイ部１０２は、映像信号線ＤＴＬ１０を介して接続されている。画素アレイ部１０２の上には、電力入力部１８２が設けられている。
【００２０】
図３は、図１に示したＥＬパネル１００に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１を拡大することにより、画素１０１の詳細な構成を示したブロック図である。ただし、画素１０１としては、従来の画素を採用している。そこで、以下、図３の構成の画素１０１を、特に従来の画素１０１と称する。
【００２１】
なお、図３において、従来の画素１０１と接続されている走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０は、図１から明らかなように、画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−（ｎ，ｍ）、映像信号線ＤＴＬ１０−（ｎ，ｍ）、および電源線ＤＳＬ１０−（ｎ，ｍ）となる。
【００２２】
図３の従来の画素１０１は、書き込みトランジスタ３１、駆動トランジスタ３２、蓄積容量３３、および発光素子３４を有する。なお、従来の画素１０１の素子構成は、２Ｔｒ(transistor)＋１Ｃ(capacitor)と呼ばれている。書き込みトランジスタ３１のゲート３１ｇは走査線ＷＳＬ１０と接続され、書き込みトランジスタ３１のドレイン３１ｄは映像信号線ＤＴＬ１０と接続されるとともに、ソース３１ｓが駆動トランジスタ３２のゲートと接続されている。
【００２３】
駆動トランジスタ３２のソースは発光素子３４のアノード３４ａに接続され、ドレインが電源線ＤＳＬ１０に接続される。蓄積容量３３は、駆動トランジスタ３２のゲートと発光素子３４のアノード３４ａの間に接続されている。また、発光素子３４のカソード３４ｃは所定の電位Ｖｃａｔに設定されている。
【００２４】
書き込みトランジスタ３１および駆動トランジスタ３２は、いずれもＮチャネル型トランジスタであり、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができるため、画素回路の製造コストをより安価にすることができる。
【００２５】
有機ＥＬ素子は電流発光素子であり、発光素子３４は、供給される電流Ｉｄｓの値に応じた階調の発光を行う。
【００２６】
以上のように構成される画素１０１において、書き込みトランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、蓄積容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。駆動トランジスタ３２は、高電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを発光素子３４に流す。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１が発光する。
【００２７】
画素１０１は、閾値補正機能を有する。閾値補正機能とは、駆動トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量３３に保持させる機能であり、これにより、ＥＬパネル１００の画素毎のバラつきの原因となる駆動トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００２８】
また、画素１０１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量３３に信号電位Ｖｓｉｇを保持する際、駆動トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００２９】
さらに、画素１０１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能であり、これにより、駆動トランジスタ３２のゲート３２ｇとソース３２ｓ間の電圧（以下、ゲートソース間電圧と称する）Ｖｇｓを一定に維持することが出来る。
【００３０】
図４は、従来の画素１０１の基板のレイアウト例を示している。
【００３１】
図４の基板には、その製造工程のひとつである露光処理により、下から順に、第１の金属層Ｍ１と、第２の金属層Ｍ２とが少なくとも積層される。なお、第１の金属層Ｍ１は、図４では、濃い灰色の領域として表されている。第２の金属層Ｍ２は、図４のＡでは、薄い灰色の領域として表されている。なお、この段落の内容は、後述する他の基板にもあてはまる内容である。
【００３２】
図４の基板において、同図中左上方には、書き込みトランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動トランジスタ３２が配置されている。
【００３３】
図４に示されるように、書き込みトランジスタ３１のゲート３１ｇは、第１の金属層Ｍ１の一部として形成されている。書き込みトランジスタ３１のドレイン３１ｄとソース３１ｓとはそれぞれ、第２の金属層Ｍ２の一部（ただし分割された独立の金属層）として形成されている。なお、以下、ドレイン３１ｄを形成している第２の金属層Ｍ２を、ドレイン３１ｄ側の第２の金属層Ｍ２と称する。また、以下、ソース３１ｓを形成している第２の金属層Ｍ２を、ソース３１ｓ側の第２の金属層Ｍ２と称する。
【００３４】
ドレイン３１ｄ側の第２の金属層Ｍ２は、長方形の形状で形成されている。ソース３１ｓ側の第２の金属層Ｍ２は、Ｌ字状の形状で形成されている。ドレイン３１ｄ側の第２の金属層Ｍ２と、ソース３１ｓ側の第２の金属層Ｍ２とは、ゲート３１ｇを形成している第１の金属層Ｍ１の上方に、長方形の長辺とＬ字の長線部分とがほぼ平行となるように配置されている。
【００３５】
図５は、画素１０１の動作を説明するタイミングチャートである。なお、ここで、画素１０１の動作と記述した理由は、動作自体は、図３の従来の画素１０１も、後述する本発明が適用される各種画素１０１も基本的に同様であるからである。
【００３６】
図５は、同一の時間軸（図横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００３７】
図５において、時刻ｔ1までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ1である。
【００３８】
発光期間Ｔ1が終了した時刻ｔ1から時刻ｔ4までは、駆動トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾値補正動作の準備を行う閾値補正準備期間Ｔ2である。
【００３９】
閾値補正準備期間Ｔ2では、時刻ｔ1において、電源スキャナ１０５が、電源線ＤＳＬ１０の電位を高電位であるＶｃｃから低電位であるＶｓｓに切換え、時刻ｔ2において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換え、書き込みトランジスタ３１をオンさせる。これにより、駆動トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬ１０の低電位Ｖｓｓにリセットされる。
【００４０】
時刻ｔ4から時刻ｔ5までは、閾値補正動作を行う閾値補正期間Ｔ3である。閾値補正期間Ｔ3では、時刻ｔ4において、電源スキャナ１０５により、電源線ＤＳＬ１０の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動トランジスタ３２のゲート３２ｇとソース３２ｓとの間に接続された蓄積容量３３に書き込まれる。
【００４１】
時刻ｔ5から時刻ｔ7までの期間Ｔ4（以下、書き込み＋移動度補正準備期間Ｔ4と称する）では、走査線ＷＳＬ１０の電位が高電位から低電位に一旦切換えられるとともに、時刻ｔ7の前の時刻ｔ6において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００４２】
そして、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ7から時刻ｔ8までの間、走査線ＷＳＬ１０の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量３３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量３３に保持された電圧から差し引かれる。
【００４３】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で発光素子３４が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、発光素子３４の発光輝度は駆動トランジスタ３２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがない。
【００４４】
なお、発光期間Ｔ6の最初でブートストラップ動作が行われ、駆動トランジスタ３２のゲートソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶμを一定に維持したまま、駆動トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【００４５】
また、時刻ｔ8から所定時間経過後の時刻ｔ9において、映像信号線ＤＴＬ１０の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図５において、時刻ｔ2から時刻ｔ9までの期間は水平期間（１Ｈ）に相当する。
【００４６】
以上のようにして、画素１０１の構成を有するＥＬパネル１００では、駆動トランジスタ３２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがなく、発光素子３４を発光させることができる。
【００４７】
以上、ＥＬパネルの基本となる構成と動作について説明した。
【００４８】
ここで、図６乃至８を用いて、［発明が解決しようとする課題］の欄で上述した問題点の発生要因について説明する。
【００４９】
図６は、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、走査線ＷＳＬ１０に供給される走査信号ＮＳk（kは０乃至N）が、画素アレイ部１０２の左端から入力された場合の様子を示している。
【００５０】
走査線ＷＳＬ１０に接続される回路は、配線抵抗Ｒや配線容量Ｃを含み、いわゆるＣＲ回路となる。このため、この回路の応答は、時定数τ＝ＲＬの一次遅れの応答になる。よって、１つの走査線ＷＳＬ１０−Ｌ（Ｌは１乃至Ｍのうちのいずれかの値。図６の例では、Ｋは１またはＭ）に着目すると、画素アレイ部１０２の左端に入力された段階の走査信号Ｎｓ0の波形は、図７のＡに示されるようにパルス状の波形となっている。これに対して、走査線ＷＳＬ１０を伝搬していき右端の画素１０１−（Ｎ,Ｌ）に入力される段階の走査信号ＮｓNの波形は、図７のＢに示されるように時定数τの一次遅れの波形となっている。なお、一次遅れの波形なので、５τの時間で、目標値の９８％に到達されることが図７のＢには図示されている。即ち、走査信号ＮＳNの波形は、画素アレイ部１０２の左端に入力された段階の走査信号Ｎｓ0の波形に対して鈍ってしまっている。
【００５１】
さらに、１つの走査線ＷＳＬ１０−Ｌに接続される画素１０１−（１，Ｌ）乃至（Ｎ，Ｌ）から左方を見ると、右端の画素１０１にいくほど、配線抵抗Ｒや配線容量Ｃが大きくなる。よって、右端の画素１０１にいくほど、時定数τ＝ＲＬが大きくなり、その結果、そこに入力される走査信号ＮＳの波形の鈍り度合も大きくなってしまう。
【００５２】
この場合、画素１０１の駆動トランジスタ３２のゲートからみると、画素アレイ部１０２の左端の画素１０１−（１，Ｌ）では、図７のＡのパルス波形の走査線信号Ｎｓ0に対応する書き込みパルスが書き込みトランジスタ３１から供給される。よって、図７のＡの期間ＰＷ0の間、蓄積容量３３には十分な電荷がチャージされる。これに対して、画素アレイ部１０２の右端の画素１０１−（Ｎ，Ｌ）では、図７のＢの一次遅れ波形（鈍った波形）の走査線信号Ｎｓ0に対応する書き込みパルスが書き込みトランジスタ３１から供給される。よって、期間ＰＷ0よりも短い期間ＰＷNの間しか蓄積容量３３には電荷がチャージされず、その結果、最終的な蓄積容量３３の電荷のチャージ量が足りないという現象が起こる。
【００５３】
さらに、上述の如く、各画素１０１にそれぞれ入力される走査線信号Ｎｓの鈍り度合は右端にいくほど大きくなる。よって、各画素の蓄積容量３３にチャージされる電荷量は、右端に行くほど少なくなっていくという現象が起こる。
【００５４】
その結果、発光素子３４の発光の階調を左右する電流Ｉｄｓの値が、右端の画素１０１にいくほど低くなってしまう。その結果、図６に示されるように、画素アレイ部１０２の左端では輝度が高いが、右端に行くほど輝度が減少していってしまう。即ち、画素アレイ部１０２の右端と左端で輝度差が生じてしまい、その結果、全体として、画素ごとに輝度のバラつきが生じてしまう。
【００５５】
そこで、右端の画素１０１にも十分に電荷をチャージするための手法としては、書込み時間を延ばすという手法も存在する。しかしながら、かかる手法を採用した場合には、左端の画素１０１の発光素子３４の発光電圧を超えてしまい、書込み中に発光素子３４が発光してしまうという現象が起こる。このような書込み中に発光してしまう現象が起こると、発光後は蓄積容量３３に電荷がチャージされなくなる。その結果、移動度補正が正常に掛からなくなってしまう。移動度補正が正常に掛からないと輝度ムラが発生してしまう。即ち、かかる手法を採用しても何等解決することはできない。
【００５６】
そこで、従来の画素１０１を採用した場合に発生していた輝度ムラを抑制すべく、本発明人は、同一走査線ＷＳＬ１０に接続される画素１０１の全ての書き込みパルスをほぼ同一波形に統一させる、という手法（以下、書き込みパルス統一手法と称する）を発明した。
【００５７】
書き込みパルス統一手法の実現形態は、特に限定されない。例えば、図８に示されるように、書込みトランジスタ３１のソース３１ｓに対GNDで補助容量２３１を接続するという手法を採用することができる。即ち、書き込みパルスの波形を、入力される走査信号ＮＳの波形よりも鈍らせることで、書き込みパルスを統一させるという手法を採用することができる。この場合、走査信号ＮＳの波形は右端にいくほど鈍っていくので、設計者等は、書き込みパルスの鈍らせ度合を右端にいくほど抑制していくように、補助容量２３１の容量値を決定していけばよい。具体的には例えば、設計者等は、図９に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）の容量値ＣａｓＮを最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）は設けないことを意味している。
【００５８】
このように、補助容量２３１を接続して、各容量値Ｃａｓを適切に決定することで、画素アレイ部１０２内の全画素１０１に統一された書込みパルスを供給することができるようになる。その結果、画素アレイ部１０２の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
【００５９】
即ち、図８とは、図３の従来の画素１０１に対する、本発明が適用される画素１０１（以下、本発明の画素１０１と称する）の詳細な構成例を示したブロック図である。
【００６０】
なお、図８において、図３の従来の画素１０１と対応する箇所（素子等）には対応する符号を付してあり、それらの説明については省略する。
【００６１】
上述の如く、図８の本発明の画素１０１は、図３の従来の画素１０１に対してさらに、書き込みトランジスタ３１のソース３１ｓに対GNDで補助容量２３１が接続されている。
【００６２】
図１０は、図８の本発明の画素１０１の基板のレイアウト例を示している。
【００６３】
図１０の基板において、同図中左上方には、書き込みトランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動トランジスタ３２が配置されている。書き込みトランジスタ３１の同図中下方には、補助容量２３１が配置されている。
【００６４】
図１０に示されるように、補助容量２３１は、ソース３１ｓ側の第２の金属層Ｍ２の一部と、他とは離間している第１の金属層Ｍ１とが対向して配置されることで、構成されている。
【００６５】
なお、上述の如く、図８乃至図１０の本発明の画素１０１の動作は、図５を用いて説明した従来の画素１０１の動作と基本的に同様である。よって、動作の説明については省略する。
【００６６】
なお、上述の例では、走査の方向は画素アレイ部１０２の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
【００６７】
例えば、走査の方向は画素アレイ部１０２の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）の容量値Ｃａｓ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）は設けないことを意味している。
【００６８】
また例えば、図１１に示されるように、走査の方向は、画素アレイ部１０２の右から中央に向かう第１の方向と、画素アレイ部１０２の左から中央に向かう第２の方向とを採用してもよい。即ち、画素アレイ部１０２が左右に２分割され、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）の走査方向は、第１の方向とされる。これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）の走査方向は、第２の方向とされる。
【００６９】
この場合、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）については、設計者等は、図１１に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ１，Ｌ）の補助容量２３１−（Ｍ１，Ｌ）の容量値ＣａｓＭ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、中央の画素１０１−（Ｍ１，Ｌ）の補助容量２３１−（Ｍ１，Ｌ）は設けないことを意味している。
【００７０】
これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）については、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ２，Ｌ）の補助容量２３１−（Ｍ２，Ｌ）の容量値ＣａｓＭ２を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｍ２，Ｌ）の補助容量２３１−（Ｍ２，Ｌ）は設けないことを意味している。
【００７１】
以上、書き込みパルス統一手法の一例として、図８乃至図１１の例を説明した。ただし、上述の如く、書き込みパルス統一手法は、図８乃至図１１の例に特に限定されない。
【００７２】
例えば、図１２に示されるように、書き込みトランジスタ３１のゲート３１ｇに対GNDで補助容量２８１を接続するという手法を採用することができる。即ち、書き込みパルスの波形を、入力される走査信号ＮＳの波形よりも鈍らせることで、書き込みパルスを統一させるという手法を採用することができる。この場合、走査信号ＮＳの波形は右端にいくほど鈍っていくので、設計者等は、書き込みパルスの鈍らせ度合を右端にいくほど抑制していくように、補助容量２８１の容量値を決定していけばよい。具体的には例えば、設計者等は、図１３に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）の容量値ＣａｓＮを最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）は設けないことを意味している。
【００７３】
このように、補助容量２８１を接続して、各容量値Ｃａｓを適切に決定することで、画素アレイ部１０２内の全画素１０１に統一された書込みパルスを供給することができるようになる。その結果、画素アレイ部１０２の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
【００７４】
即ち、図１２とは、図３の従来の画素１０１に対する、本発明の画素１０１の詳細な構成例であって、図８とは異なる例を示したブロック図である。
【００７５】
なお、図１２において、図３の従来の画素１０１と対応する箇所（素子等）には対応する符号を付してあり、それらの説明については省略する。
【００７６】
上述の如く、図１２の本発明の画素１０１は、図３の従来の画素１０１に対してさらに、書き込みトランジスタ３１のゲート３１ｓに対GNDで補助容量２８１が接続されている。
【００７７】
図１４は、図１２の本発明の画素１０１の基板のレイアウト例を示している。
【００７８】
図１４の基板において、同図中左上方には、書き込みトランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動トランジスタ３２が配置されている。書き込みトランジスタ３１の同図中上方には、補助容量２８１が配置されている。
【００７９】
図１４に示されるように、他とは離間している第２の金属層Ｍ２と、ゲート３１ｇを形成している第１の金属層Ｍ１の一部とが対向して配置されることで、構成されている。
【００８０】
なお、上述の如く、図１２乃至図１４の本発明の画素１０１の動作は、図５を用いて説明した従来の画素１０１の動作と基本的に同様である。よって、動作の説明については省略する。
【００８１】
なお、上述の例では、走査の方向は画素アレイ部１０２の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
【００８２】
例えば、走査の方向は画素アレイ部１０２の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）の容量値Ｃａｓ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）は設けないことを意味している。
【００８３】
また例えば、上述した図１１を用いて説明したように、走査の方向は、画素アレイ部１０２の右から中央に向かう第１の方向と、画素アレイ部１０２の左から中央に向かう第２の方向とを採用してもよい。
【００８４】
この場合、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）については、設計者等は、図示はしないが、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ１，Ｌ）の補助容量２８１−（Ｍ１，Ｌ）の容量値ＣａｓＭ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、中央の画素１０１−（Ｍ１，Ｌ）の補助容量２８１−（Ｍ１，Ｌ）は設けないことを意味している。
【００８５】
これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）については、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ２，Ｌ）の補助容量２８１−（Ｍ２，Ｌ）の容量値ＣａｓＭ２を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｍ２，Ｌ）の補助容量２８１−（Ｍ２，Ｌ）は設けないことを意味している。
【００８６】
以上、書き込みパルス統一手法の一例として、図８乃至図１１の例に引き続き、図１２乃至図１４の例を説明した。
【００８７】
このような書き込みパルス統一手法では、同一走査線ＷＳＬ１０に接続される画素１０１の全ての書き込みパルスをほぼ同一波形に統一させることで、結果として、同一走査線ＷＳＬ１０に接続される画素１０１の全ての発光素子３４の電流Ｉｄｓの値を統一（映像信号の信号レベルが同一の場合）させることができる。その結果、画素アレイ部１０２の左右の輝度ムラを抑制することができるのである。
【００８８】
してみると、画素アレイ部１０２の左右の輝度ムラを抑制するためには、画素１０１の全ての書き込みパルスをほぼ同一波形に統一させることが本質ではなく、同一走査線ＷＳＬ１０に接続される画素１０１の全ての発光素子３４の電流Ｉｄｓの値を統一（映像信号の信号レベルが同一の場合）させることが本質である。即ち、書き込みパルス統一手法は、同一走査線ＷＳＬ１０に接続される画素１０１の全ての発光素子３４の電流Ｉｄｓの値を統一（映像信号の信号レベルが同一の場合）させる手法の一形態にしか過ぎない。換言すると、当該手法を実現させる手法であれば、その実現形態は特に限定されない。
【００８９】
具体的には例えば、画素１０１の回路構成自体は、図３の従来の画素１０１と同様の回路構成を取ったとする。この場合、蓄積容量３３の電荷のチャージ時間乃至はチャージ量が同一ならば、駆動トランジスタ３２のサイズ（容量）が大きい方が、発光素子３４の電流Ｉｄｓの値も上昇する。また、駆動トランジスタ３２のサイズ（容量）は、そのＷ長に応じて変化する。即ち、上述の如く、右端にいくほど、走査信号ＷＳＬの波形は鈍っていくので、その分だけ、蓄積容量３３の電荷のチャージ時間が短くなる。即ちチャージ量が少なくなる。そこで、右端にいくほど、駆動トランジスタ３２のＷ長を大きくしていけばよい。
【００９０】
具体的には例えば、設計者等は、図１５に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の駆動トランジスタ３２−（１，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素１０１−（Ｎ，Ｌ）の駆動トランジスタ３２−（Ｎ，Ｌ）のＷ長を最大値となるように決定する。
【００９１】
このように、駆動トランジスタ３２のＷ長を画素１０１毎に適切に決定することで、画素アレイ部１０２の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
【００９２】
なお、上述の如く、図１５の本発明の画素１０１の単体の動作は、図５を用いて説明した従来の画素１０１の動作と基本的に同様である。よって、動作の説明については省略する。
【００９３】
なお、上述の例では、走査の方向は画素アレイ部１０２の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
【００９４】
例えば、走査の方向は画素アレイ部１０２の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の駆動トランジスタ３２−（Ｎ，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素１０１−（１，Ｌ）の駆動トランジスタ３２−（１，Ｌ）のＷ長を最大値となるように決定する。
【００９５】
また例えば、上述した図１１を用いて説明したように、走査の方向は、画素アレイ部１０２の右から中央に向かう第１の方向と、画素アレイ部１０２の左から中央に向かう第２の方向とを採用してもよい。
【００９６】
この場合、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）については、設計者等は、図示はしないが、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の駆動トランジスタ３２−（１，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ１，Ｌ）の駆動トランジスタ３２−（Ｍ１，Ｌ）のＷ長を最大値となるように決定する。
【００９７】
これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）については、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の駆動トランジスタ３２−（Ｎ，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ２，Ｌ）の駆動トランジスタ３２−（Ｍ２，Ｌ）のＷ長を最大値となるように決定する。
【００９８】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００９９】
【図１】基本となるＥＬパネルの構成例を示すブロック図である。
【図２】ＥＬパネルのレイアウトの一例を示す図である。
【図３】従来の画素の詳細な構成の一例を示すブロック図である。
【図４】従来の画素のレイアウトの一例を示す図である。
【図５】図３の画素の動作を説明するタイミングチャートである。
【図６】従来の画素についての輝度のバラつきの発生要因を説明する図である。
【図７】従来の画素についての輝度のバラつきの発生要因を説明する図である。
【図８】本発明の画素の詳細な構成の第１の例を示すブロック図である。
【図９】図８の画素の動作を説明する図である。
【図１０】図８の画素のレイアウトの一例を示す図である。
【図１１】図８の画素の動作を説明する図である。
【図１２】本発明の画素の詳細な構成の第２の例を示すブロック図である。
【図１３】図１２の画素の動作を説明する図である。
【図１４】図１２の画素のレイアウトの一例を示す図である。
【図１５】図３の画素を本発明の画素の第３の例とした場合のその動作を説明する図である。
【符号の説明】
【０１００】
３１ 書き込みトランジスタ， ３１ｇ ゲート， ３１ｓ ソース， ３１ｄ ドレイン， ３２ 駆動トランジスタ， ３３ 蓄積容量， ３４ 発光素子， １００ ＥＬパネル， １０１ 画素（画素回路）， １０２ 画素アレイ部， ２３１，２８１ 補助容量
【技術分野】
【０００１】
本発明は、パネルに関し、特に、ＥＬパネルにおける輝度のバラつきを抑制することができるようになったパネルに関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ(Electro Luminescent)デバイスを用いた平面自発光型のパネル（以下、ＥＬパネルと称する）の開発が近年盛んになっている（例えば、特許文献１乃至５参照）。有機ＥＬデバイスは、有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは、印加電圧が１０Ｖ以下で駆動するため低消費電力のデバイスである。また有機ＥＬデバイスは、自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易にできるデバイスである。さらに有機ＥＬデバイスは、その応答速度が数μｓ程度と非常に高速であるので、動画表示時の残像が発生しないデバイスである。
【０００３】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＥＬパネルでは、画素ごとに輝度のバラつきがあり、このため、ユーザの目にはムラとなって表れてしまう恐れもあった。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、ＥＬパネルにおける輝度のバラつきを抑制することができるようにするものである。
【課題を解決するための手段】
【０００６】
本発明のパネルは、駆動電流に応じて発光する発光素子と、映像信号を書き込む書き込みトランジスタと、前記駆動電流を前記発光素子に供給する駆動トランジスタと、を備える画素回路が行列状に配置され、１つの水平ラインに配置される複数の前記画素回路のうちの少なくとも２以上のそれぞれは、走査線信号を伝搬する１本の走査線に接続されており、前記走査線に接続された前記２以上の画素回路に備えられる前記駆動トランジスタのそれぞれは、前記走査線の始端から終端に向かう程Ｗ長が大きくなっていくように構成されている。
【０００７】
本発明のパネルにおいては、駆動電流に応じて発光する発光素子と、映像信号を書き込む書き込みトランジスタと、前記駆動電流を前記発光素子に供給する駆動トランジスタと、を備える画素回路が行列状に配置されている。１つの水平ラインに配置される複数の前記画素回路のうちの少なくとも２以上のそれぞれは、走査線信号を伝搬する１本の走査線に接続されている。前記走査線に接続された前記２以上の画素回路に備えられる前記駆動トランジスタのそれぞれは、前記走査線の始端から終端に向かう程Ｗ長が大きくなっていくように構成されている。
【発明の効果】
【０００８】
本発明によれば、画素ごとの輝度のバラつきを改善することができる。
【発明を実施するための最良の形態】
【０００９】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、ＥＬパネルの基本となる構成と動作について図１乃至図５を参照して説明する。
【００１０】
図１は、基本となるＥＬパネルの構成例を示すブロック図である。
【００１１】
図１のＥＬパネル１００は、Ｎ×Ｍ個の画素（画素回路）１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。
【００１２】
また、ＥＬパネル１００は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。
【００１３】
なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍ、映像信号線ＤＴＬ１０−１乃至１０−Ｎ、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、画素１０１、または電源線ＤＳＬ１０と称する。
【００１４】
画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様である。
【００１５】
また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様である。
【００１６】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平期間（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｎに供給する。
【００１７】
図１のように構成されるＥＬパネル１００に、ソースドライバおよびゲートドライバとからなるドライバＩＣ(Integrated Circuit)が付加されることによりパネルモジュールが構成され、さらに、パネルモジュールに、電源回路、画像ＬＳＩ(Large Scale Integration)などを付加したものが表示装置となる。ＥＬパネル１００を含む表示装置は、例えば、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、テレビジョン受像機、プリンタ等の表示部として使用することができる。
【００１８】
図２は、ＥＬパネル１００の基板のレイアウト例を示している。
【００１９】
図２の基板において、中央には、画素アレイ部１０２が配置されている。画素アレイ部１０２は、上から順に、表示画素部１０２ａ、カソード蒸着エリア１０２ｂ、およびアノード（電源補助配線）１０２ｃが積層されて構成されている。画素アレイ部１０２の左には、ライトスキャナ１０４と電源スキャナ１０５が一体化されたスキャナ１８１が配置されている。画素アレイ部１０２の下には、水平セレクタ１０３が配置されている。スキャナ１８１と画素アレイ部１０２は、電源線ＤＳＬ１０及び走査線ＷＳＬ１０を介して接続されている。水平セレクタ１０３と画素アレイ部１０２は、映像信号線ＤＴＬ１０を介して接続されている。画素アレイ部１０２の上には、電力入力部１８２が設けられている。
【００２０】
図３は、図１に示したＥＬパネル１００に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１を拡大することにより、画素１０１の詳細な構成を示したブロック図である。ただし、画素１０１としては、従来の画素を採用している。そこで、以下、図３の構成の画素１０１を、特に従来の画素１０１と称する。
【００２１】
なお、図３において、従来の画素１０１と接続されている走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０は、図１から明らかなように、画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−（ｎ，ｍ）、映像信号線ＤＴＬ１０−（ｎ，ｍ）、および電源線ＤＳＬ１０−（ｎ，ｍ）となる。
【００２２】
図３の従来の画素１０１は、書き込みトランジスタ３１、駆動トランジスタ３２、蓄積容量３３、および発光素子３４を有する。なお、従来の画素１０１の素子構成は、２Ｔｒ(transistor)＋１Ｃ(capacitor)と呼ばれている。書き込みトランジスタ３１のゲート３１ｇは走査線ＷＳＬ１０と接続され、書き込みトランジスタ３１のドレイン３１ｄは映像信号線ＤＴＬ１０と接続されるとともに、ソース３１ｓが駆動トランジスタ３２のゲートと接続されている。
【００２３】
駆動トランジスタ３２のソースは発光素子３４のアノード３４ａに接続され、ドレインが電源線ＤＳＬ１０に接続される。蓄積容量３３は、駆動トランジスタ３２のゲートと発光素子３４のアノード３４ａの間に接続されている。また、発光素子３４のカソード３４ｃは所定の電位Ｖｃａｔに設定されている。
【００２４】
書き込みトランジスタ３１および駆動トランジスタ３２は、いずれもＮチャネル型トランジスタであり、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができるため、画素回路の製造コストをより安価にすることができる。
【００２５】
有機ＥＬ素子は電流発光素子であり、発光素子３４は、供給される電流Ｉｄｓの値に応じた階調の発光を行う。
【００２６】
以上のように構成される画素１０１において、書き込みトランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、蓄積容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。駆動トランジスタ３２は、高電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを発光素子３４に流す。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１が発光する。
【００２７】
画素１０１は、閾値補正機能を有する。閾値補正機能とは、駆動トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量３３に保持させる機能であり、これにより、ＥＬパネル１００の画素毎のバラつきの原因となる駆動トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００２８】
また、画素１０１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量３３に信号電位Ｖｓｉｇを保持する際、駆動トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００２９】
さらに、画素１０１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能であり、これにより、駆動トランジスタ３２のゲート３２ｇとソース３２ｓ間の電圧（以下、ゲートソース間電圧と称する）Ｖｇｓを一定に維持することが出来る。
【００３０】
図４は、従来の画素１０１の基板のレイアウト例を示している。
【００３１】
図４の基板には、その製造工程のひとつである露光処理により、下から順に、第１の金属層Ｍ１と、第２の金属層Ｍ２とが少なくとも積層される。なお、第１の金属層Ｍ１は、図４では、濃い灰色の領域として表されている。第２の金属層Ｍ２は、図４のＡでは、薄い灰色の領域として表されている。なお、この段落の内容は、後述する他の基板にもあてはまる内容である。
【００３２】
図４の基板において、同図中左上方には、書き込みトランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動トランジスタ３２が配置されている。
【００３３】
図４に示されるように、書き込みトランジスタ３１のゲート３１ｇは、第１の金属層Ｍ１の一部として形成されている。書き込みトランジスタ３１のドレイン３１ｄとソース３１ｓとはそれぞれ、第２の金属層Ｍ２の一部（ただし分割された独立の金属層）として形成されている。なお、以下、ドレイン３１ｄを形成している第２の金属層Ｍ２を、ドレイン３１ｄ側の第２の金属層Ｍ２と称する。また、以下、ソース３１ｓを形成している第２の金属層Ｍ２を、ソース３１ｓ側の第２の金属層Ｍ２と称する。
【００３４】
ドレイン３１ｄ側の第２の金属層Ｍ２は、長方形の形状で形成されている。ソース３１ｓ側の第２の金属層Ｍ２は、Ｌ字状の形状で形成されている。ドレイン３１ｄ側の第２の金属層Ｍ２と、ソース３１ｓ側の第２の金属層Ｍ２とは、ゲート３１ｇを形成している第１の金属層Ｍ１の上方に、長方形の長辺とＬ字の長線部分とがほぼ平行となるように配置されている。
【００３５】
図５は、画素１０１の動作を説明するタイミングチャートである。なお、ここで、画素１０１の動作と記述した理由は、動作自体は、図３の従来の画素１０１も、後述する本発明が適用される各種画素１０１も基本的に同様であるからである。
【００３６】
図５は、同一の時間軸（図横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００３７】
図５において、時刻ｔ1までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ1である。
【００３８】
発光期間Ｔ1が終了した時刻ｔ1から時刻ｔ4までは、駆動トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾値補正動作の準備を行う閾値補正準備期間Ｔ2である。
【００３９】
閾値補正準備期間Ｔ2では、時刻ｔ1において、電源スキャナ１０５が、電源線ＤＳＬ１０の電位を高電位であるＶｃｃから低電位であるＶｓｓに切換え、時刻ｔ2において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換え、書き込みトランジスタ３１をオンさせる。これにより、駆動トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬ１０の低電位Ｖｓｓにリセットされる。
【００４０】
時刻ｔ4から時刻ｔ5までは、閾値補正動作を行う閾値補正期間Ｔ3である。閾値補正期間Ｔ3では、時刻ｔ4において、電源スキャナ１０５により、電源線ＤＳＬ１０の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動トランジスタ３２のゲート３２ｇとソース３２ｓとの間に接続された蓄積容量３３に書き込まれる。
【００４１】
時刻ｔ5から時刻ｔ7までの期間Ｔ4（以下、書き込み＋移動度補正準備期間Ｔ4と称する）では、走査線ＷＳＬ１０の電位が高電位から低電位に一旦切換えられるとともに、時刻ｔ7の前の時刻ｔ6において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００４２】
そして、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ7から時刻ｔ8までの間、走査線ＷＳＬ１０の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量３３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量３３に保持された電圧から差し引かれる。
【００４３】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で発光素子３４が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、発光素子３４の発光輝度は駆動トランジスタ３２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがない。
【００４４】
なお、発光期間Ｔ6の最初でブートストラップ動作が行われ、駆動トランジスタ３２のゲートソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶμを一定に維持したまま、駆動トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【００４５】
また、時刻ｔ8から所定時間経過後の時刻ｔ9において、映像信号線ＤＴＬ１０の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図５において、時刻ｔ2から時刻ｔ9までの期間は水平期間（１Ｈ）に相当する。
【００４６】
以上のようにして、画素１０１の構成を有するＥＬパネル１００では、駆動トランジスタ３２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがなく、発光素子３４を発光させることができる。
【００４７】
以上、ＥＬパネルの基本となる構成と動作について説明した。
【００４８】
ここで、図６乃至８を用いて、［発明が解決しようとする課題］の欄で上述した問題点の発生要因について説明する。
【００４９】
図６は、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、走査線ＷＳＬ１０に供給される走査信号ＮＳk（kは０乃至N）が、画素アレイ部１０２の左端から入力された場合の様子を示している。
【００５０】
走査線ＷＳＬ１０に接続される回路は、配線抵抗Ｒや配線容量Ｃを含み、いわゆるＣＲ回路となる。このため、この回路の応答は、時定数τ＝ＲＬの一次遅れの応答になる。よって、１つの走査線ＷＳＬ１０−Ｌ（Ｌは１乃至Ｍのうちのいずれかの値。図６の例では、Ｋは１またはＭ）に着目すると、画素アレイ部１０２の左端に入力された段階の走査信号Ｎｓ0の波形は、図７のＡに示されるようにパルス状の波形となっている。これに対して、走査線ＷＳＬ１０を伝搬していき右端の画素１０１−（Ｎ,Ｌ）に入力される段階の走査信号ＮｓNの波形は、図７のＢに示されるように時定数τの一次遅れの波形となっている。なお、一次遅れの波形なので、５τの時間で、目標値の９８％に到達されることが図７のＢには図示されている。即ち、走査信号ＮＳNの波形は、画素アレイ部１０２の左端に入力された段階の走査信号Ｎｓ0の波形に対して鈍ってしまっている。
【００５１】
さらに、１つの走査線ＷＳＬ１０−Ｌに接続される画素１０１−（１，Ｌ）乃至（Ｎ，Ｌ）から左方を見ると、右端の画素１０１にいくほど、配線抵抗Ｒや配線容量Ｃが大きくなる。よって、右端の画素１０１にいくほど、時定数τ＝ＲＬが大きくなり、その結果、そこに入力される走査信号ＮＳの波形の鈍り度合も大きくなってしまう。
【００５２】
この場合、画素１０１の駆動トランジスタ３２のゲートからみると、画素アレイ部１０２の左端の画素１０１−（１，Ｌ）では、図７のＡのパルス波形の走査線信号Ｎｓ0に対応する書き込みパルスが書き込みトランジスタ３１から供給される。よって、図７のＡの期間ＰＷ0の間、蓄積容量３３には十分な電荷がチャージされる。これに対して、画素アレイ部１０２の右端の画素１０１−（Ｎ，Ｌ）では、図７のＢの一次遅れ波形（鈍った波形）の走査線信号Ｎｓ0に対応する書き込みパルスが書き込みトランジスタ３１から供給される。よって、期間ＰＷ0よりも短い期間ＰＷNの間しか蓄積容量３３には電荷がチャージされず、その結果、最終的な蓄積容量３３の電荷のチャージ量が足りないという現象が起こる。
【００５３】
さらに、上述の如く、各画素１０１にそれぞれ入力される走査線信号Ｎｓの鈍り度合は右端にいくほど大きくなる。よって、各画素の蓄積容量３３にチャージされる電荷量は、右端に行くほど少なくなっていくという現象が起こる。
【００５４】
その結果、発光素子３４の発光の階調を左右する電流Ｉｄｓの値が、右端の画素１０１にいくほど低くなってしまう。その結果、図６に示されるように、画素アレイ部１０２の左端では輝度が高いが、右端に行くほど輝度が減少していってしまう。即ち、画素アレイ部１０２の右端と左端で輝度差が生じてしまい、その結果、全体として、画素ごとに輝度のバラつきが生じてしまう。
【００５５】
そこで、右端の画素１０１にも十分に電荷をチャージするための手法としては、書込み時間を延ばすという手法も存在する。しかしながら、かかる手法を採用した場合には、左端の画素１０１の発光素子３４の発光電圧を超えてしまい、書込み中に発光素子３４が発光してしまうという現象が起こる。このような書込み中に発光してしまう現象が起こると、発光後は蓄積容量３３に電荷がチャージされなくなる。その結果、移動度補正が正常に掛からなくなってしまう。移動度補正が正常に掛からないと輝度ムラが発生してしまう。即ち、かかる手法を採用しても何等解決することはできない。
【００５６】
そこで、従来の画素１０１を採用した場合に発生していた輝度ムラを抑制すべく、本発明人は、同一走査線ＷＳＬ１０に接続される画素１０１の全ての書き込みパルスをほぼ同一波形に統一させる、という手法（以下、書き込みパルス統一手法と称する）を発明した。
【００５７】
書き込みパルス統一手法の実現形態は、特に限定されない。例えば、図８に示されるように、書込みトランジスタ３１のソース３１ｓに対GNDで補助容量２３１を接続するという手法を採用することができる。即ち、書き込みパルスの波形を、入力される走査信号ＮＳの波形よりも鈍らせることで、書き込みパルスを統一させるという手法を採用することができる。この場合、走査信号ＮＳの波形は右端にいくほど鈍っていくので、設計者等は、書き込みパルスの鈍らせ度合を右端にいくほど抑制していくように、補助容量２３１の容量値を決定していけばよい。具体的には例えば、設計者等は、図９に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）の容量値ＣａｓＮを最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）は設けないことを意味している。
【００５８】
このように、補助容量２３１を接続して、各容量値Ｃａｓを適切に決定することで、画素アレイ部１０２内の全画素１０１に統一された書込みパルスを供給することができるようになる。その結果、画素アレイ部１０２の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
【００５９】
即ち、図８とは、図３の従来の画素１０１に対する、本発明が適用される画素１０１（以下、本発明の画素１０１と称する）の詳細な構成例を示したブロック図である。
【００６０】
なお、図８において、図３の従来の画素１０１と対応する箇所（素子等）には対応する符号を付してあり、それらの説明については省略する。
【００６１】
上述の如く、図８の本発明の画素１０１は、図３の従来の画素１０１に対してさらに、書き込みトランジスタ３１のソース３１ｓに対GNDで補助容量２３１が接続されている。
【００６２】
図１０は、図８の本発明の画素１０１の基板のレイアウト例を示している。
【００６３】
図１０の基板において、同図中左上方には、書き込みトランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動トランジスタ３２が配置されている。書き込みトランジスタ３１の同図中下方には、補助容量２３１が配置されている。
【００６４】
図１０に示されるように、補助容量２３１は、ソース３１ｓ側の第２の金属層Ｍ２の一部と、他とは離間している第１の金属層Ｍ１とが対向して配置されることで、構成されている。
【００６５】
なお、上述の如く、図８乃至図１０の本発明の画素１０１の動作は、図５を用いて説明した従来の画素１０１の動作と基本的に同様である。よって、動作の説明については省略する。
【００６６】
なお、上述の例では、走査の方向は画素アレイ部１０２の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
【００６７】
例えば、走査の方向は画素アレイ部１０２の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）の容量値Ｃａｓ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）は設けないことを意味している。
【００６８】
また例えば、図１１に示されるように、走査の方向は、画素アレイ部１０２の右から中央に向かう第１の方向と、画素アレイ部１０２の左から中央に向かう第２の方向とを採用してもよい。即ち、画素アレイ部１０２が左右に２分割され、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）の走査方向は、第１の方向とされる。これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）の走査方向は、第２の方向とされる。
【００６９】
この場合、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）については、設計者等は、図１１に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２３１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ１，Ｌ）の補助容量２３１−（Ｍ１，Ｌ）の容量値ＣａｓＭ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、中央の画素１０１−（Ｍ１，Ｌ）の補助容量２３１−（Ｍ１，Ｌ）は設けないことを意味している。
【００７０】
これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）については、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２３１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ２，Ｌ）の補助容量２３１−（Ｍ２，Ｌ）の容量値ＣａｓＭ２を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｍ２，Ｌ）の補助容量２３１−（Ｍ２，Ｌ）は設けないことを意味している。
【００７１】
以上、書き込みパルス統一手法の一例として、図８乃至図１１の例を説明した。ただし、上述の如く、書き込みパルス統一手法は、図８乃至図１１の例に特に限定されない。
【００７２】
例えば、図１２に示されるように、書き込みトランジスタ３１のゲート３１ｇに対GNDで補助容量２８１を接続するという手法を採用することができる。即ち、書き込みパルスの波形を、入力される走査信号ＮＳの波形よりも鈍らせることで、書き込みパルスを統一させるという手法を採用することができる。この場合、走査信号ＮＳの波形は右端にいくほど鈍っていくので、設計者等は、書き込みパルスの鈍らせ度合を右端にいくほど抑制していくように、補助容量２８１の容量値を決定していけばよい。具体的には例えば、設計者等は、図１３に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）の容量値ＣａｓＮを最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）は設けないことを意味している。
【００７３】
このように、補助容量２８１を接続して、各容量値Ｃａｓを適切に決定することで、画素アレイ部１０２内の全画素１０１に統一された書込みパルスを供給することができるようになる。その結果、画素アレイ部１０２の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
【００７４】
即ち、図１２とは、図３の従来の画素１０１に対する、本発明の画素１０１の詳細な構成例であって、図８とは異なる例を示したブロック図である。
【００７５】
なお、図１２において、図３の従来の画素１０１と対応する箇所（素子等）には対応する符号を付してあり、それらの説明については省略する。
【００７６】
上述の如く、図１２の本発明の画素１０１は、図３の従来の画素１０１に対してさらに、書き込みトランジスタ３１のゲート３１ｓに対GNDで補助容量２８１が接続されている。
【００７７】
図１４は、図１２の本発明の画素１０１の基板のレイアウト例を示している。
【００７８】
図１４の基板において、同図中左上方には、書き込みトランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動トランジスタ３２が配置されている。書き込みトランジスタ３１の同図中上方には、補助容量２８１が配置されている。
【００７９】
図１４に示されるように、他とは離間している第２の金属層Ｍ２と、ゲート３１ｇを形成している第１の金属層Ｍ１の一部とが対向して配置されることで、構成されている。
【００８０】
なお、上述の如く、図１２乃至図１４の本発明の画素１０１の動作は、図５を用いて説明した従来の画素１０１の動作と基本的に同様である。よって、動作の説明については省略する。
【００８１】
なお、上述の例では、走査の方向は画素アレイ部１０２の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
【００８２】
例えば、走査の方向は画素アレイ部１０２の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）の容量値Ｃａｓ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）は設けないことを意味している。
【００８３】
また例えば、上述した図１１を用いて説明したように、走査の方向は、画素アレイ部１０２の右から中央に向かう第１の方向と、画素アレイ部１０２の左から中央に向かう第２の方向とを採用してもよい。
【００８４】
この場合、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）については、設計者等は、図示はしないが、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の補助容量２８１−（１，Ｌ）の容量値Ｃａｓ１を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ１，Ｌ）の補助容量２８１−（Ｍ１，Ｌ）の容量値ＣａｓＭ１を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、中央の画素１０１−（Ｍ１，Ｌ）の補助容量２８１−（Ｍ１，Ｌ）は設けないことを意味している。
【００８５】
これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）については、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の補助容量２８１−（Ｎ，Ｌ）の容量値ＣａｓＮを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Ｃａｓを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ２，Ｌ）の補助容量２８１−（Ｍ２，Ｌ）の容量値ＣａｓＭ２を最小値となるように決定する。ここで、最小値には０も含むとする。即ち、最小値０とは、右端の画素１０１−（Ｍ２，Ｌ）の補助容量２８１−（Ｍ２，Ｌ）は設けないことを意味している。
【００８６】
以上、書き込みパルス統一手法の一例として、図８乃至図１１の例に引き続き、図１２乃至図１４の例を説明した。
【００８７】
このような書き込みパルス統一手法では、同一走査線ＷＳＬ１０に接続される画素１０１の全ての書き込みパルスをほぼ同一波形に統一させることで、結果として、同一走査線ＷＳＬ１０に接続される画素１０１の全ての発光素子３４の電流Ｉｄｓの値を統一（映像信号の信号レベルが同一の場合）させることができる。その結果、画素アレイ部１０２の左右の輝度ムラを抑制することができるのである。
【００８８】
してみると、画素アレイ部１０２の左右の輝度ムラを抑制するためには、画素１０１の全ての書き込みパルスをほぼ同一波形に統一させることが本質ではなく、同一走査線ＷＳＬ１０に接続される画素１０１の全ての発光素子３４の電流Ｉｄｓの値を統一（映像信号の信号レベルが同一の場合）させることが本質である。即ち、書き込みパルス統一手法は、同一走査線ＷＳＬ１０に接続される画素１０１の全ての発光素子３４の電流Ｉｄｓの値を統一（映像信号の信号レベルが同一の場合）させる手法の一形態にしか過ぎない。換言すると、当該手法を実現させる手法であれば、その実現形態は特に限定されない。
【００８９】
具体的には例えば、画素１０１の回路構成自体は、図３の従来の画素１０１と同様の回路構成を取ったとする。この場合、蓄積容量３３の電荷のチャージ時間乃至はチャージ量が同一ならば、駆動トランジスタ３２のサイズ（容量）が大きい方が、発光素子３４の電流Ｉｄｓの値も上昇する。また、駆動トランジスタ３２のサイズ（容量）は、そのＷ長に応じて変化する。即ち、上述の如く、右端にいくほど、走査信号ＷＳＬの波形は鈍っていくので、その分だけ、蓄積容量３３の電荷のチャージ時間が短くなる。即ちチャージ量が少なくなる。そこで、右端にいくほど、駆動トランジスタ３２のＷ長を大きくしていけばよい。
【００９０】
具体的には例えば、設計者等は、図１５に示されるように、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の駆動トランジスタ３２−（１，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素１０１−（Ｎ，Ｌ）の駆動トランジスタ３２−（Ｎ，Ｌ）のＷ長を最大値となるように決定する。
【００９１】
このように、駆動トランジスタ３２のＷ長を画素１０１毎に適切に決定することで、画素アレイ部１０２の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
【００９２】
なお、上述の如く、図１５の本発明の画素１０１の単体の動作は、図５を用いて説明した従来の画素１０１の動作と基本的に同様である。よって、動作の説明については省略する。
【００９３】
なお、上述の例では、走査の方向は画素アレイ部１０２の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
【００９４】
例えば、走査の方向は画素アレイ部１０２の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の駆動トランジスタ３２−（Ｎ，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素１０１−（１，Ｌ）の駆動トランジスタ３２−（１，Ｌ）のＷ長を最大値となるように決定する。
【００９５】
また例えば、上述した図１１を用いて説明したように、走査の方向は、画素アレイ部１０２の右から中央に向かう第１の方向と、画素アレイ部１０２の左から中央に向かう第２の方向とを採用してもよい。
【００９６】
この場合、左方の画素１０１−（１，Ｌ）乃至（Ｍ１，Ｌ）については、設計者等は、図示はしないが、走査信号ＮＳの入力端である左端の画素１０１−（１，Ｌ）の駆動トランジスタ３２−（１，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ１，Ｌ）の駆動トランジスタ３２−（Ｍ１，Ｌ）のＷ長を最大値となるように決定する。
【００９７】
これに対して、右方の画素１０１−（Ｍ２，Ｌ）乃至（Ｎ，Ｌ）については、設計者等は、走査信号ＮＳの入力端である右端の画素１０１−（Ｎ，Ｌ）の駆動トランジスタ３２−（Ｎ，Ｌ）のＷ長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にＷ長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素１０１−（Ｍ２，Ｌ）の駆動トランジスタ３２−（Ｍ２，Ｌ）のＷ長を最大値となるように決定する。
【００９８】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００９９】
【図１】基本となるＥＬパネルの構成例を示すブロック図である。
【図２】ＥＬパネルのレイアウトの一例を示す図である。
【図３】従来の画素の詳細な構成の一例を示すブロック図である。
【図４】従来の画素のレイアウトの一例を示す図である。
【図５】図３の画素の動作を説明するタイミングチャートである。
【図６】従来の画素についての輝度のバラつきの発生要因を説明する図である。
【図７】従来の画素についての輝度のバラつきの発生要因を説明する図である。
【図８】本発明の画素の詳細な構成の第１の例を示すブロック図である。
【図９】図８の画素の動作を説明する図である。
【図１０】図８の画素のレイアウトの一例を示す図である。
【図１１】図８の画素の動作を説明する図である。
【図１２】本発明の画素の詳細な構成の第２の例を示すブロック図である。
【図１３】図１２の画素の動作を説明する図である。
【図１４】図１２の画素のレイアウトの一例を示す図である。
【図１５】図３の画素を本発明の画素の第３の例とした場合のその動作を説明する図である。
【符号の説明】
【０１００】
３１ 書き込みトランジスタ， ３１ｇ ゲート， ３１ｓ ソース， ３１ｄ ドレイン， ３２ 駆動トランジスタ， ３３ 蓄積容量， ３４ 発光素子， １００ ＥＬパネル， １０１ 画素（画素回路）， １０２ 画素アレイ部， ２３１，２８１ 補助容量
【特許請求の範囲】
【請求項１】
駆動電流に応じて発光する発光素子と、
映像信号を書き込む書き込みトランジスタと、
前記駆動電流を前記発光素子に供給する駆動トランジスタと、
を備える画素回路が行列状に配置され、
１つの水平ラインに配置される複数の前記画素回路のうちの少なくとも２以上のそれぞれは、走査線信号を伝搬する１本の走査線に接続されており、
前記走査線に接続された前記２以上の画素回路に備えられる前記駆動トランジスタのそれぞれは、前記走査線の始端から終端に向かう程Ｗ長が大きくなっていくように構成されている
パネル。
【請求項１】
駆動電流に応じて発光する発光素子と、
映像信号を書き込む書き込みトランジスタと、
前記駆動電流を前記発光素子に供給する駆動トランジスタと、
を備える画素回路が行列状に配置され、
１つの水平ラインに配置される複数の前記画素回路のうちの少なくとも２以上のそれぞれは、走査線信号を伝搬する１本の走査線に接続されており、
前記走査線に接続された前記２以上の画素回路に備えられる前記駆動トランジスタのそれぞれは、前記走査線の始端から終端に向かう程Ｗ長が大きくなっていくように構成されている
パネル。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−９７０５２（Ｐ２０１０−９７０５２Ａ）
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願番号】特願２００８−２６８５１１（Ｐ２００８−２６８５１１）
【出願日】平成２０年１０月１７日（２００８．１０．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願日】平成２０年１０月１７日（２００８．１０．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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