パワー半導体モジュール
【課題】大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供すること。
【解決手段】本発明のパワー半導体モジュール（１）は、第１セラミック基板（１１）と、第１セラミック基板の一方の主面に配置された第１導電層（２１）と、第１セラミック基板の他方の主面において第１導電層と対向する領域に配置された第２導電層（２２）と、シリコンよりバンドギャップの広い材料で構成され、第１導電層の表面に配置されたトランジスタ（３３ａ、３３ｂ）と、前記トランジスタのスイッチングによって第１導電層及び第２導電層に逆向きの電流変化が発生するように第１導電層と第２導電層とを電気的に接続する接続部材（３５ａ）と、第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板（１２）と、第２導電層と絶縁されるように第２セラミック基板の他方の主面に配置された第３導電層（２３）と、を備える。
【解決手段】本発明のパワー半導体モジュール（１）は、第１セラミック基板（１１）と、第１セラミック基板の一方の主面に配置された第１導電層（２１）と、第１セラミック基板の他方の主面において第１導電層と対向する領域に配置された第２導電層（２２）と、シリコンよりバンドギャップの広い材料で構成され、第１導電層の表面に配置されたトランジスタ（３３ａ、３３ｂ）と、前記トランジスタのスイッチングによって第１導電層及び第２導電層に逆向きの電流変化が発生するように第１導電層と第２導電層とを電気的に接続する接続部材（３５ａ）と、第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板（１２）と、第２導電層と絶縁されるように第２セラミック基板の他方の主面に配置された第３導電層（２３）と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換器などに用いられるパワー半導体モジュールに関する。
【背景技術】
【０００２】
電力用の半導体素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるものが知られている。このＩＧＢＴは、電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）とバイポーラトランジスタとを組み合わせた構造を有しており、これによって、ＦＥＴの高いスイッチング特性と、バイポーラトランジスタの低い発熱特性とを実現している。
【０００３】
このようなＩＧＢＴを用いるパワー半導体モジュールとして、流れる電流の方向が逆である２本のパワーラインをセラミック基板の両主面に対向配置させて、その相互インダクタンスにより回路のリアクタンスを低減させる構造が提案されている（例えば、特許文献１参照）。このように回路のリアクタンスを低減させることで、スイッチング時におけるサージ電圧を低減して半導体素子の破壊などを防止できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−４４９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年では、変換効率の高い電力変換器が求められている。電力変換器の変換効率を高めるための方法として、例えば、使用する半導体素子のスイッチング速度を高めてスイッチング時の損失を低減する方法が考えられる。ＩＧＢＴより高いスイッチング速度を実現できる構造の半導体素子としては、例えば、ＦＥＴが挙げられる。
【０００６】
しかしながら、シリコンを用いたＦＥＴはオン抵抗が大きいため、高電圧が適用される電力変換器などに用いると、かえって導通損失が増大してしまう。また、オン抵抗による発熱量が大きいため、大型の放熱部材を用いて冷却効率を高めなくてはならず、半導体モジュールが大型化してしまう。さらに、スイッチング速度が高くなるとそれに応じてサージ電圧も大きくなるため、素子の破壊に対して十分に余裕をもった設計を行わなくてはならなくなり、その結果、半導体素子の性能を十分に発揮させることができなくなる。また、ＩＧＢＴであっても電流が１００Ａを超えるような大容量変換器の場合、大きな電流をＯＮ、ＯＦＦさせるために、１００Ａ以下の小容量の場合と異なり、ＦＥＴと同様に大きなサージ電圧が発生するという問題がある。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のパワー半導体モジュールは、第１セラミック基板と、前記第１セラミック基板の一方の主面に配置された第１導電層と、前記第１セラミック基板の他方の主面において前記第１導電層と対向する領域に配置された第２導電層と、シリコンよりバンドギャップの広い材料で構成され、前記第１導電層の表面に配置されたトランジスタと、前記トランジスタのスイッチングによって前記第１導電層及び前記第２導電層に逆向きの電流変化が生じるように前記第１導電層と前記第２導電層とを電気的に接続する接続部材と、前記第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板と、前記第２導電層と絶縁されるように前記第２セラミック基板の他方の主面に配置された第３導電層と、を備えたことを特徴とする。
【０００９】
この構成によれば、シリコンよりバンドギャップの広い材料で構成されたトランジスタを用いることにより、トランジスタの導通状態における電気抵抗（オン抵抗）が小さくなり、高温においても所望の動作が可能になるため、大型の放熱部材を用いることなく動作可能なパワー半導体モジュールを実現できる。また、対向する第１導電層及び第２導電層に逆向きの電流変化が生じるように構成されているため、相互インダクタンスにより回路の誘導リアクタンスを低減してサージ電圧を抑制できる。これにより、トランジスタの性能を最大限に発揮可能なパワー半導体モジュールを実現できる。
【００１０】
本発明のパワー半導体モジュールにおいて、前記第３導電層の表面に接する放熱部材を備えても良い。この構成によれば、第２セラミック基板によって第２導電層と隔てられた第３導電層の表面に放熱部材が配置されるため、放熱部材を第２導電層から絶縁することができる。これにより、パワー半導体モジュールの安全性を高めることができる。
【００１１】
本発明のパワー半導体モジュールにおいて、前記トランジスタは、電界効果型トランジスタ又はＩＧＢＴであることが好ましい。電界効果型トランジスタを用いることにより、低損失のパワー半導体モジュールを実現できる。
【００１２】
本発明のパワー半導体モジュールにおいて、前記トランジスタは、２００℃以上の温度条件において使用可能なワイドバンドギャップ材料で構成されることが好ましい。このような温度条件で使用可能であれば、放熱部材を十分に小型化可能である。
【００１３】
本発明のパワー半導体モジュールにおいて、前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材で構成され、前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、前記第１トランジスタと前記第１ダイオードとは、第１導電性ワイヤにより接続され、前記第１トランジスタと第２部材とは、第２導電性ワイヤにより接続されていることが好ましい。この構成によれば、第１ダイオードと第２部材とが第１トランジスタを介して接続されるため、第１ダイオードと第２部材とを直接的に接続する場合と比較してパワー半導体モジュールを小型化すること可能である。
【００１４】
本発明のパワー半導体モジュールにおいて、前記第１導電層は、第１部材及び当該第１部材と分離した第２部材で構成され、前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、前記第２部材の表面には第２トランジスタ及び第２ダイオードが配置され、前記第１部材は、前記第１トランジスタの第１端子及び前記第１ダイオードの第１端子と接続され、前記第１トランジスタの第２端子及び前記第１ダイオードの第２端子は、前記第２部材と接続され、前記第２部材は、前記第２トランジスタの第１端子及び前記第２ダイオードの第１端子と接続され、前記第２トランジスタの第２端子及び前記第２ダイオードの第２端子は、前記接続部材と接続されていても良い。
【発明の効果】
【００１５】
本発明によれば、大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施の形態に係るパワー半導体モジュールの構成例を示す模式図である。
【図２】放熱部材を取り付けたパワー半導体モジュールを示す模式図である。
【図３】本実施の形態に係るパワー半導体モジュールの回路構成図である。
【図４】電流の時間変化を表す模式図である。
【図５】本実施の形態に係るパワー半導体モジュールの電流変化の向きを示す模式図である。
【図６】パワー半導体モジュールの変形例を示す模式図である。
【発明を実施するための形態】
【００１７】
（実施の形態１）
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。図１は、本実施の形態に係るパワー半導体モジュールの構成例を示す模式図である。図１Ａは素子配置面側から見た平面模式図であり、図１Ｂは導電性ワイヤを含むように示した断面模式図である。図１に示すように、パワー半導体モジュール１は、支持部材となる第１セラミック基板１１を含んで構成されている。第１セラミック基板１１は、窒化ケイ素、窒化アルミニウム、又は酸化アルミニウムなどの絶縁性の材料で構成された平面形状が略長方形の基板である。
【００１８】
第１セラミック基板１１の素子配置面側となる一方の主面（上側）には複数の金属板で構成された第１導電層２１が設けられており、第１セラミック基板１１の他方の主面（下側）には金属板による第２導電層２２が設けられている。第１導電層２１、及び第２導電層２２を構成する金属板は、銅、アルミニウムなどの金属材料で構成されており、第１セラミック基板１１にろう接されている。なお、第１導電層２１は、金属以外の導電材料で構成された導電部材であっても良い。
【００１９】
第１導電層２１は、互いに離間して配置された金属板２１ａ〜２１ｆによって構成されている。金属板２１ａには、電力供給用の外部接続端子３１ａが接続されており、金属板２１ｂには電力供給用の外部接続端子３１ｂが接続されおり、金属板２１ｃには出力端子３６が接続されている。第２導電層２２は、１枚の金属板によって構成されている。
【００２０】
金属板２１ｂ上には、整流素子であるダイオード３２ａ及びスイッチング素子であるトランジスタ３３ａが配置されている。ダイオード３２ａ及びトランジスタ３３ａの下面にはそれぞれ端子が露出するように形成されており、半田によって、この端子と金属板２１ｂとが電気的に接続されている。また、ダイオード３２ａ及びトランジスタ３３ａの上面にはそれぞれ端子が露出するように形成されており、当該端子には後述する接続関係を形成するように導電性ワイヤ３４ａ〜３４ｃが接続されている。
【００２１】
また、金属板２１ｃ上には、整流素子であるダイオード３２ｂ及びスイッチング素子であるトランジスタ３３ｂが配置されている。ダイオード３２ｂ及びトランジスタ３３ｂの下面にはそれぞれ端子が露出するように形成されており、半田によって、この端子と金属板２１ｄとが電気的に接続されている。また、ダイオード３２ｂ及びトランジスタ３３ｂの上面にはそれぞれ端子が露出するように形成されており、当該端子には後述する接続関係を構成するように導電性ワイヤ３４ａ〜３４ｃが接続されている。
【００２２】
上述したトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、シリコンよりバンドギャップの広い半導体材料で構成されている。このような半導体材料で構成されたトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、シリコンで構成されたトランジスタよりオン抵抗を小さくすることができるため、導通損失を低減できる。また、このような半導体材料で構成されたトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、２００℃以上の比較的高い温度でも動作可能である。このようなワイドバンドギャップ半導体材料としては、例えば、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）などを用いることができる。
【００２３】
トランジスタ３３ａ、３３ｂは、例えば、ＦＥＴで構成することが好ましい。トランジスタ３３ａ、３３ｂとしてＦＥＴを用いることによりスイッチング速度の高速化が実現され、パワー半導体モジュール１を用いて構成した場合の電力変換器の変換効率を高めることができる。ただし、トランジスタ３３ａ、３３ｂはＦＥＴに限られない。
【００２４】
第２導電層２２の下面には、第１セラミック基板１１と略同形状の第２セラミック基板１２が設けられている。第２セラミック基板１２は、第１セラミック基板１１と同様、窒化ケイ素、窒化アルミニウム、又は酸化アルミニウムなどで構成されており、第２導電層２２の下面と第２セラミック基板１２の上面とが接するように、第２導電層２２の下面全体にろう接されている。また、第２セラミック基板１２の下面には金属板により構成された第３導電層２３が設けられている。第３導電層２３は、銅、アルミニウムなどの金属材料で構成されており、第２セラミック基板１２の下面と第３導電層２３の上面とが接するように、第２セラミック基板１２にろう接されている。
【００２５】
第３導電層２３の下面には放熱部材が取り付けられる。図２は、放熱部材が取り付けられた状態のパワー半導体モジュールを図１Ａ、Ｂに示す矢印Ｘ１の方向から見た図である。ただし、図２では、パワー半導体モジュールの一部の構成は省略して示している。図２に示すように、第３導電層２３の下面には、放熱部材４１の銅ベース４２が半田付けされている。銅ベース４２には、銅ベース４２の下面と冷却フィン４４の上面とが接した状態で銅ベース４２の上面からねじ込んだボルト４３により冷却フィン４４が固定されている。これにより、パワー半導体モジュール１の温度を動作可能な所定範囲に保つことができるようになっている。
【００２６】
図３は、本実施の形態に係るパワー半導体モジュールの回路構成図である。以下、図１及び図３を参照して説明する。図３に示すように、パワー半導体モジュール１において、電力供給用の外部接続端子３１ａと外部接続端子３１ｂとの間には、ｎチャネル型ＦＥＴであるトランジスタ３３ａと、ｎチャネル型ＦＥＴであるトランジスタ３３ｂとが直列に接続されている。具体的には、トランジスタ３３ａの下面において露出するドレイン端子は、金属板２１ｂと接続されており、外部接続端子３１ｂを通じて電源からの高電位が与えられるようになっている。
【００２７】
トランジスタ３３ｂの上面において露出するソース端子は、導電性ワイヤ３４ｅによって金属板２１ｄと接続されている。また、金属板２１ｄは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ｂによって第２導電層２２を構成する金属板と電気的に接続されており、第２導電層２２を構成する金属板は、第１セラミック基板１１のスルーホールに設けられた接続部材３５ａによって金属板２１ａと電気的に接続されている。これにより、トランジスタ３３ｂのソース端子には外部接続端子３１ａを通じて低電位が与えられるようになっている。
【００２８】
トランジスタ３３ａの上面において露出するソース端子は、導電性ワイヤ３４ｂによって金属板２１ｃと接続されている。また、トランジスタ３３ｂの下面において露出するドレイン端子は、金属板２１ｃと接続されている。これにより、トランジスタ３３ａのソース端子及びトランジスタ３３ｂのドレイン端子は、金属板２１ｃと接続された共通の出力端子３６に接続されている。
【００２９】
トランジスタ３３ａの上面において露出するゲート端子は、導電性ワイヤ３４ｃによって金属板２１ｅと接続されており、金属板２１ｅ及び導電性ワイヤ３４ｃを通じて、外部からトランジスタ３３ａのスイッチングを制御する制御電位が印加されるようになっている。また、トランジスタ３３ｂの上面において露出するゲート端子は、導電性ワイヤ３４ｆによって金属板２１ｆと接続されており、金属板２１ｆ及び導電性ワイヤ３４ｆを通じて、外部からトランジスタ３３ｂのスイッチングを制御する制御電位が印加されるようになっている。トランジスタ３３ａ、３３ｂはｎチャネル型のＦＥＴであるから、ゲート−ソース間に生じる電位差がしきい値電圧より大きい場合にオンとなり、ゲート−ソース間に生じる電位差がしきい値電圧より小さい場合にオフとなる。
【００３０】
また、図３に示すように、トランジスタ３３ａに対して並列にダイオード３２ａが接続されている。具体的には、ダイオード３２ａの下面において露出するカソードは、金属板２１ｂと接続されており、ダイオード３２ａの上面において露出するアノードは、導電性ワイヤ３４ａによってトランジスタ３３ａの上面において露出するドレイン端子と接続されている。これにより、ダイオード３２ａは、電源から逆方向バイアスが印加されるようになっている。
【００３１】
同様に、トランジスタ３３ｂに対して並列にダイオード３２ｂが接続されている。具体的には、ダイオード３２ｂの下面において露出するカソードは、金属板２１ｃと接続されており、ダイオード３２ｂの上面において露出するアノードは、導電性ワイヤ３４ｄによってトランジスタ３３ｂの上面において露出するドレイン端子と接続されている。これにより、ダイオード３２ｂは、電源から逆方向バイアスが印加されるようになっている。
【００３２】
このように構成されたパワー半導体モジュール１において、例えば、トランジスタ３３ａのゲートに所定の高電位が印加されてトランジスタ３３ａがオンになり、又はトランジスタ３３ｂのゲートに所定の高電位が印加されてトランジスタ３３ｂがオンになると、トランジスタ３３ａのソース・ドレイン間、又はトランジスタ３３ｂのソース・ドレイン間には、実質的な電位差が無くなる。このため、トランジスタ３３ａ、３３ｂのオン、オフに応じて出力端子３６に現れる電圧を制御することが可能である。例えば、このようなパワー半導体モジュール１を複数使用することにより、直流を交流に変換するインバータ(パワー半導体モジュール１が２個の場合は単相交流、３個の場合は三相交流)として用いることができる。
【００３３】
次に、図３及び図４を参照してインバータ駆動における回路動作を説明する。ここでは、トランジスタ３３ａのドレイン端子と出力端子３６との間にインダクタンス負荷３７を加えた場合の動作について説明する。なお、ダイオード３２ａを流れる電流Ｉａ及びトランジスタ３３ｂを流れる電流Ｉｂは、図３及び図４において矢印で示す方向を正方向とする。初期状態において、トランジスタ３３ａ、３３ｂはいずれもオフであり、ダイオード３２ａにはインダクタンス負荷３７による負方向の還流電流Ｉａ０が流れているものとする。
【００３４】
トランジスタ３３ｂがオフからオンになると、トランジスタ３３ｂには外部接続端子３１ｂからインダクタンス負荷３７を通じて電流が流れる。一方、トランジスタ３３ｂのオンに伴いダイオード３２ａのカソード側の電位が低下するため、ダイオード３２ａに流れていた還流電流Ｉａ０は減少する。この場合、ダイオード３２ａを流れる電流Ｉａは正方向に増加するよう変化する。また、トランジスタ３３ｂがオフからオンになるため、トランジスタ３３ｂを流れる電流Ｉｂは正方向に増加するよう変化する。つまり、ダイオード３２ａの電流変化とトランジスタ３３ｂの電流変化とは正方向の増加（負方向の減少）で一致する。
【００３５】
その後、トランジスタ３３ｂがオンからオフになると、トランジスタ３３ｂを流れる電流が減少する。この場合、インダクタンス負荷３７は電流を流し続けようとするので、ダイオード３２ａのアノード側の電位が上昇して負方向の還流電流が流れ始める。つまり、ダイオード３２ａの電流変化とトランジスタ３３ｂの電流変化とは負方向の増加（正方向の減少）で一致する。このようにトランジスタ３３ｂのスイッチングによってトランジスタに電流変化が生じる場合、ダイオード３２ａには、正負の方向及び増減が同じ電流変化が生じる。
【００３６】
なお、ここでは、トランジスタ３３ａのドレイン端子（高電位の外部接続端子３１ｂ）と出力端子３６との間にインダクタンス負荷３７を挿入してトランジスタ３３ｂをスイッチングさせる場合の回路動作を説明したが、トランジスタ３３ｂのソース端子（低電位の外部接続端子３１ａ）と出力端子３６との間にインダクタンス負荷３７を挿入してトランジスタ３３ａをスイッチングさせる場合、トランジスタ３３ａとダイオード３２ｂに正負の方向及び増減が同じ電流変化が生じる。
【００３７】
本実施の形態に係るパワー半導体モジュール１の特性を確認するため、トランジスタに従来のシリコン（Ｓｉ）を用いる場合と、炭化ケイ素（ＳｉＣ）を用いる場合とにおいて、パワー半導体モジュールの各部の温度をシミュレーションした。ここでは、炭化ケイ素（ＳｉＣ）を用いた素子Ａ１、及びシリコン（Ｓｉ）を用いた素子Ａ２の２条件についてシミュレーションを行った。また、第２セラミック基板及び第３導電層を有する構造Ｂ１、及びこれらを有しない構造Ｂ２の２条件についてシミュレーションを行った。すなわち、素子Ａ１と構造Ｂ１との組み合わせ（実施の形態）、素子Ａ１と構造Ｂ２との組み合わせ（比較１）、素子Ａ２と構造Ｂ１との組み合わせ（比較２）、素子Ａ２と構造Ｂ２との組み合わせ（比較３）の計４条件でシミュレーションを行った。
【００３８】
シミュレーションにおいて、炭化ケイ素（ＳｉＣ）を用いたトランジスタの損失は２０Ｗ、使用可能な温度の上限は２５０℃と仮定した。また、シリコン（Ｓｉ）を用いたトランジスタの損失は６０Ｗ、使用可能な温度の上限は１５０℃と仮定した。シミュレーション結果を表１に示す。なお、表１において、Ｒｔｈ（ｊ-ｃ）は、半導体モジュールにおけるトランジスタと金属板との接触表面から、放熱部材と半導体モジュールとの接触表面までの熱抵抗を示し、Ｒｔｈ（ｃ-ａ）は、放熱部材と半導体モジュールとの接触表面から、大気までの熱抵抗を示す。また、ΔＴ（ｊ-ｃ）は、半導体モジュールにおけるトランジスタと金属板との接触表面から、放熱部材と半導体モジュールとの接触表面までの温度差を示し、ΔＴ（ｃ-ａ）は、放熱部材における半導体モジュールとの接触表面から、大気までの温度差を示す。大気の温度は４０℃とした。
【表１】
【００３９】
表１に示すように、本実施の形態においては、放熱部材の帯電を防止するために熱的に不利な第２セラミック基板を備えているが、第２セラミック基板を備えない構造（比較１）と比較して、Ｒｔｈ（ｃ-ａ）の変化は５％程度に留まっている。このため、本実施の形態に係るパワー半導体モジュール１は、熱的に不利な２層基板構造（第１セラミック基板と第２セラミック基板の２層構造）であるにもかかわらず、大型の放熱部材を用いる必要がなく、熱設計を大きく変更する必要もない。
【００４０】
一方で、シリコンを用いたパワー半導体モジュールにおいて第２セラミック基板を備える場合（比較２）、第２セラミック基板を備えない構造（比較３）と比較して、Ｒｔｈ（ｃ-ａ）の変化は４０％に達する。このため、シリコンを用いたパワー半導体モジュールにおいて２層基板構造を適用すると、放熱部材を大型化しなくてはならず、熱設計を抜本的に見直さなくてはならない。
【００４１】
このように、本実施の形態に係るパワー半導体モジュール１は、放熱部材の帯電を防止するため熱的に不利な２層基板構造を採用しているにもかかわらず、熱的に余裕があるため大型の放熱部材を用いなくとも十分に動作可能である。これに対し、シリコンを用いたパワー半導体モジュールにおいては熱的に余裕がないため、２層基板構造を採用すると放熱部材を大型化しなくてはならない。
【００４２】
図５は、本実施の形態に係るパワー半導体モジュールの電流変化の向きを示す模式図である。上述したように、第１セラミック基板１１の上面に設けられた金属板２１ａは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ａにより、第１セラミック基板１１の下面に設けられた第２導電層２２と接続されている。また、第１セラミック基板１１の上面に設けられた金属板２１ｄは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ｂにより、第２導電層２２と接続されている。これにより、第１セラミック基板１１の上面における外部接続端子３１ｂ、金属板２１ｂ、金属板２１ｃ、及び金属板２１ｄと、第１セラミック基板１１の下面における第２導電層２２とが接続部材３５ｂによって接続され、第１セラミック基板１１の下面における第２導電層２２と、第１セラミック基板１１の上面における金属板２１ａ及び外部接続端子３１ａとが接続部材３５ａによって接続されて一巡の回路が構成されている。
【００４３】
例えば、高電位の外部接続端子３１ｂと出力端子３６との間に図示しないインダクタンス負荷が接続されてダイオード３２ａに還流電流が流れている場合、金属板２１ｆ及び導電性ワイヤ３４ｆを通じてトランジスタ３３ｂのゲート端子に所定の高電位が印加されると、トランジスタ３３ｂのドレイン端子には高電位の外部接続端子３１ｂからインダクタンス負荷を通じて電流が流れ込む。このとき、金属板２１ｂ、２１ｃには、図５に示すような図面右向き（矢印Ｘ２）の電流の変化（電流の増加）が発生する（図３参照）。この電流の変化は、導電ワイヤ３４ｅ、導電部材２１ｄ、及び接続部材３５ｂを通じて第２導電層２２に伝わる。第２導電層２２に伝わった電流の変化は接続部材３５ａ及び導電部材２１ａを通じて低電位の外部接続端子３１ａに伝わるので、第２導電層２２を構成する金属板には、図面左向き（矢印Ｘ３）の電流の変化（電流の増加）が発生する。つまり、トランジスタ３３ｂのスイッチングによって、第１導電層２１を構成する金属板２１ｂ、２１ｃと、これに対向する第２導電層２２には、逆向きの電流変化が生じる。より詳細には、金属板２１ｂ及び第２導電層２２の対向領域には逆向きの電流変化が生じ、金属板２１ｃ及び第２導電層２２の対向領域には逆向きの電流変化が生じる。
【００４４】
このように、本実施の形態に係るパワー半導体モジュール１は、第１導電層２１を構成する金属板２１ｂ、２１ｃと、第２導電層２２を構成する金属板との間に逆向きの電流変化が発生するように構成されている。このため、第１導電層２１を構成する金属板２１ｂ、２１ｃと、第２導電層２２を構成する金属板との相互インダクタンスにより、回路の誘導リアクタンス（インダクタンス）は低減される。例えば、本実施の形態に係るパワー半導体モジュール１では、回路のインダクタンスを１／１０程度に低減できることを確認している。このように、回路のインダクタンスを低減することにより、パワー半導体モジュール１におけるサージ電圧を抑制できる。なお、金属板２１ｂ、２１ｃにおける電流変化の向きと、第２導電層２２を構成する金属板における電流変化の向きとは、回路のインダクタンスを低減可能であれば、１８０°の逆向きでなくとも良い。
【００４５】
上述した回路において生じるサージ電圧は、スイッチング速度が高くなるほど大きくなる。これは、サージ電圧が、誘導リアクタンスと電流の時間微分（ｄｉ／ｄｔ）との積に依存するためである。トランジスタ３３ａ、３３ｂがＦＥＴの場合、スイッチング速度が高くなるためスイッチング時における電流の時間微分は増大するが、本実施の形態に係るパワー半導体モジュール１のように、対向する領域において逆向きの電流が流れるような構成を採用することで、回路の誘導リアクタンスを十分に低減してサージ電圧を抑制できる。このため、当該構成は、スイッチング速度が高いトランジスタを用いる場合に特に効果的である。
【００４６】
本実施の形態に係るパワー半導体モジュール１において、第３導電層２３は、第２セラミック基板１２によって第１導電層２１及び第２導電層２２と絶縁されている。これにより、第３導電層２３と、第１導電層２１及び第２導電層２２との導通を遮断でき、放熱部材４１への接触による感電を防止できる。このような感電防止対策は、鉄道車両や自動車などの安全性が重要な分野において特に有効である。なお、感電を確実に防止するためには、第３導電層２３はグランドに接続しておくことが好ましい。
【００４７】
本実施の形態に係るパワー半導体モジュール１では、ダイオード３２ａの上面において露出するアノードと、金属板２１ｃとが、トランジスタ３３ａの上面において露出するソース端子と接続されている。また、ダイオード３２ｂの上面において露出するアノードと、金属板２１ｄとが、トランジスタ３３ｂの上面において露出するソース端子と接続されている。これにより、ダイオード３２ａのアノードと金属板２１ｃとを直接的に接続する場合、又はダイオード３２ｂのアノードと金属板２１ｄとを直接的に接続する場合と比較して、ワイヤボンディングの面積を縮小できる。例えば、ダイオード３２ｂのアノードと金属板２１ｄとが直接的に接続されている場合、金属板２１ｄには、トランジスタ３３ｂのソース端子と金属板２１ｄとを接続する導電性ワイヤ、及びダイオード３２ｂのアノードと金属板２１ｄとを接続する導電性ワイヤが接続されるため、金属板２１ｄにはある程度の面積が必要になる。一方、本実施の形態に係る構成の場合、金属板２１ｄには、トランジスタ３３ｂのソース端子と金属板２１ｄとを接続する導電性ワイヤのみが接続されるため、金属板２１ｄの面積を縮小できる。これにより、パワー半導体モジュールを小型化すること可能である。
【００４８】
図６は、本実施の形態に係るパワー半導体モジュールの変形例を示す模式図である。図６に示されるパワー半導体モジュール１ａの基本的な構成は、パワー半導体モジュール１と共通している。本実施の形態に係るパワー半導体モジュール１ａと、パワー半導体モジュール１との主要な相違点は、第１セラミック基板１１の大きさ、及び第１導電層２１と第２導電層２２の接続部分の構造である。
【００４９】
本実施の形態に係るパワー半導体モジュール１ａにおいて、第１セラミック基板１１は、第２セラミック基板１２より一回り小さくなっており、図面の左右方向（Ｘ方向）の幅が短い。これにより、第２導電層２２の両端部において上面の一部が露出している。また、導電性ワイヤ３４ｅによって、トランジスタ３３ｂのソース端子と、第２導電層２２を構成する金属板の一端部において露出している部分とが接続されており、これに伴い、金属板２１ｄが省略されている。また、導電性ワイヤ３４ｇによって、第２導電層２２を構成する金属板の他端部において露出している部分と、金属板２１ａとが接続されている。つまり、本実施の形態において、導電性ワイヤ３４ｅ、及び導電性ワイヤ３４ｇが接続部材として機能する。このように、ワイヤボンディングによって第１導電層２１と第２導電層２２とを電気的に接続する場合、第１セラミック基板においてスルーホール、及び接続部材を設けずに済むため、製造工程を簡略化することが可能である。
【００５０】
このような構成のパワー半導体モジュール１ａにおいてもパワー半導体モジュール１と同様の効果を得ることができる。
【００５１】
以上、本発明の構成によれば、シリコンよりバンドギャップの広い材料で構成されたトランジスタを用いることにより、オン抵抗が小さくなり、高温においても所望する動作が可能になるため、大型の放熱部材を用いることなく動作可能なパワー半導体モジュールを実現できる。また、第１導電層、及び第２導電層の対向する部分に略逆向きの電流変化が生じるように構成されているため、相互インダクタンスにより回路の誘導リアクタンスを低減してサージ電圧を抑制できる。これにより、トランジスタの持つ特性を十分に活かし、高い性能を発揮可能なパワー半導体モジュールを実現できる。
【００５２】
なお、本発明は上記実施の形態に限定されず、さまざまに変更して実施可能である。例えば、トランジスタとしてＩＧＢＴを用いても良い。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更が可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施可能である。
【符号の説明】
【００５３】
１、１ａ パワー半導体モジュール
１１ 第１セラミック基板
１２ 第２セラミック基板
２１ 第１導電層
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ 金属板
２２ 第２導電層
２３ 第３導電層
３１ａ、３１ｂ 外部接続端子
３２ａ、３２ｂ ダイオード
３３ａ、３３ｂ トランジスタ
３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ 導電性ワイヤ
３５ａ、３５ｂ 接続部材
３６ 出力端子
３７ インダクタンス負荷
４１ 放熱部材
４２ 銅ベース
４３ ボルト
４４ 冷却フィン
【技術分野】
【０００１】
本発明は、電力変換器などに用いられるパワー半導体モジュールに関する。
【背景技術】
【０００２】
電力用の半導体素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるものが知られている。このＩＧＢＴは、電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）とバイポーラトランジスタとを組み合わせた構造を有しており、これによって、ＦＥＴの高いスイッチング特性と、バイポーラトランジスタの低い発熱特性とを実現している。
【０００３】
このようなＩＧＢＴを用いるパワー半導体モジュールとして、流れる電流の方向が逆である２本のパワーラインをセラミック基板の両主面に対向配置させて、その相互インダクタンスにより回路のリアクタンスを低減させる構造が提案されている（例えば、特許文献１参照）。このように回路のリアクタンスを低減させることで、スイッチング時におけるサージ電圧を低減して半導体素子の破壊などを防止できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−４４９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年では、変換効率の高い電力変換器が求められている。電力変換器の変換効率を高めるための方法として、例えば、使用する半導体素子のスイッチング速度を高めてスイッチング時の損失を低減する方法が考えられる。ＩＧＢＴより高いスイッチング速度を実現できる構造の半導体素子としては、例えば、ＦＥＴが挙げられる。
【０００６】
しかしながら、シリコンを用いたＦＥＴはオン抵抗が大きいため、高電圧が適用される電力変換器などに用いると、かえって導通損失が増大してしまう。また、オン抵抗による発熱量が大きいため、大型の放熱部材を用いて冷却効率を高めなくてはならず、半導体モジュールが大型化してしまう。さらに、スイッチング速度が高くなるとそれに応じてサージ電圧も大きくなるため、素子の破壊に対して十分に余裕をもった設計を行わなくてはならなくなり、その結果、半導体素子の性能を十分に発揮させることができなくなる。また、ＩＧＢＴであっても電流が１００Ａを超えるような大容量変換器の場合、大きな電流をＯＮ、ＯＦＦさせるために、１００Ａ以下の小容量の場合と異なり、ＦＥＴと同様に大きなサージ電圧が発生するという問題がある。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のパワー半導体モジュールは、第１セラミック基板と、前記第１セラミック基板の一方の主面に配置された第１導電層と、前記第１セラミック基板の他方の主面において前記第１導電層と対向する領域に配置された第２導電層と、シリコンよりバンドギャップの広い材料で構成され、前記第１導電層の表面に配置されたトランジスタと、前記トランジスタのスイッチングによって前記第１導電層及び前記第２導電層に逆向きの電流変化が生じるように前記第１導電層と前記第２導電層とを電気的に接続する接続部材と、前記第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板と、前記第２導電層と絶縁されるように前記第２セラミック基板の他方の主面に配置された第３導電層と、を備えたことを特徴とする。
【０００９】
この構成によれば、シリコンよりバンドギャップの広い材料で構成されたトランジスタを用いることにより、トランジスタの導通状態における電気抵抗（オン抵抗）が小さくなり、高温においても所望の動作が可能になるため、大型の放熱部材を用いることなく動作可能なパワー半導体モジュールを実現できる。また、対向する第１導電層及び第２導電層に逆向きの電流変化が生じるように構成されているため、相互インダクタンスにより回路の誘導リアクタンスを低減してサージ電圧を抑制できる。これにより、トランジスタの性能を最大限に発揮可能なパワー半導体モジュールを実現できる。
【００１０】
本発明のパワー半導体モジュールにおいて、前記第３導電層の表面に接する放熱部材を備えても良い。この構成によれば、第２セラミック基板によって第２導電層と隔てられた第３導電層の表面に放熱部材が配置されるため、放熱部材を第２導電層から絶縁することができる。これにより、パワー半導体モジュールの安全性を高めることができる。
【００１１】
本発明のパワー半導体モジュールにおいて、前記トランジスタは、電界効果型トランジスタ又はＩＧＢＴであることが好ましい。電界効果型トランジスタを用いることにより、低損失のパワー半導体モジュールを実現できる。
【００１２】
本発明のパワー半導体モジュールにおいて、前記トランジスタは、２００℃以上の温度条件において使用可能なワイドバンドギャップ材料で構成されることが好ましい。このような温度条件で使用可能であれば、放熱部材を十分に小型化可能である。
【００１３】
本発明のパワー半導体モジュールにおいて、前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材で構成され、前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、前記第１トランジスタと前記第１ダイオードとは、第１導電性ワイヤにより接続され、前記第１トランジスタと第２部材とは、第２導電性ワイヤにより接続されていることが好ましい。この構成によれば、第１ダイオードと第２部材とが第１トランジスタを介して接続されるため、第１ダイオードと第２部材とを直接的に接続する場合と比較してパワー半導体モジュールを小型化すること可能である。
【００１４】
本発明のパワー半導体モジュールにおいて、前記第１導電層は、第１部材及び当該第１部材と分離した第２部材で構成され、前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、前記第２部材の表面には第２トランジスタ及び第２ダイオードが配置され、前記第１部材は、前記第１トランジスタの第１端子及び前記第１ダイオードの第１端子と接続され、前記第１トランジスタの第２端子及び前記第１ダイオードの第２端子は、前記第２部材と接続され、前記第２部材は、前記第２トランジスタの第１端子及び前記第２ダイオードの第１端子と接続され、前記第２トランジスタの第２端子及び前記第２ダイオードの第２端子は、前記接続部材と接続されていても良い。
【発明の効果】
【００１５】
本発明によれば、大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施の形態に係るパワー半導体モジュールの構成例を示す模式図である。
【図２】放熱部材を取り付けたパワー半導体モジュールを示す模式図である。
【図３】本実施の形態に係るパワー半導体モジュールの回路構成図である。
【図４】電流の時間変化を表す模式図である。
【図５】本実施の形態に係るパワー半導体モジュールの電流変化の向きを示す模式図である。
【図６】パワー半導体モジュールの変形例を示す模式図である。
【発明を実施するための形態】
【００１７】
（実施の形態１）
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。図１は、本実施の形態に係るパワー半導体モジュールの構成例を示す模式図である。図１Ａは素子配置面側から見た平面模式図であり、図１Ｂは導電性ワイヤを含むように示した断面模式図である。図１に示すように、パワー半導体モジュール１は、支持部材となる第１セラミック基板１１を含んで構成されている。第１セラミック基板１１は、窒化ケイ素、窒化アルミニウム、又は酸化アルミニウムなどの絶縁性の材料で構成された平面形状が略長方形の基板である。
【００１８】
第１セラミック基板１１の素子配置面側となる一方の主面（上側）には複数の金属板で構成された第１導電層２１が設けられており、第１セラミック基板１１の他方の主面（下側）には金属板による第２導電層２２が設けられている。第１導電層２１、及び第２導電層２２を構成する金属板は、銅、アルミニウムなどの金属材料で構成されており、第１セラミック基板１１にろう接されている。なお、第１導電層２１は、金属以外の導電材料で構成された導電部材であっても良い。
【００１９】
第１導電層２１は、互いに離間して配置された金属板２１ａ〜２１ｆによって構成されている。金属板２１ａには、電力供給用の外部接続端子３１ａが接続されており、金属板２１ｂには電力供給用の外部接続端子３１ｂが接続されおり、金属板２１ｃには出力端子３６が接続されている。第２導電層２２は、１枚の金属板によって構成されている。
【００２０】
金属板２１ｂ上には、整流素子であるダイオード３２ａ及びスイッチング素子であるトランジスタ３３ａが配置されている。ダイオード３２ａ及びトランジスタ３３ａの下面にはそれぞれ端子が露出するように形成されており、半田によって、この端子と金属板２１ｂとが電気的に接続されている。また、ダイオード３２ａ及びトランジスタ３３ａの上面にはそれぞれ端子が露出するように形成されており、当該端子には後述する接続関係を形成するように導電性ワイヤ３４ａ〜３４ｃが接続されている。
【００２１】
また、金属板２１ｃ上には、整流素子であるダイオード３２ｂ及びスイッチング素子であるトランジスタ３３ｂが配置されている。ダイオード３２ｂ及びトランジスタ３３ｂの下面にはそれぞれ端子が露出するように形成されており、半田によって、この端子と金属板２１ｄとが電気的に接続されている。また、ダイオード３２ｂ及びトランジスタ３３ｂの上面にはそれぞれ端子が露出するように形成されており、当該端子には後述する接続関係を構成するように導電性ワイヤ３４ａ〜３４ｃが接続されている。
【００２２】
上述したトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、シリコンよりバンドギャップの広い半導体材料で構成されている。このような半導体材料で構成されたトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、シリコンで構成されたトランジスタよりオン抵抗を小さくすることができるため、導通損失を低減できる。また、このような半導体材料で構成されたトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、２００℃以上の比較的高い温度でも動作可能である。このようなワイドバンドギャップ半導体材料としては、例えば、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）などを用いることができる。
【００２３】
トランジスタ３３ａ、３３ｂは、例えば、ＦＥＴで構成することが好ましい。トランジスタ３３ａ、３３ｂとしてＦＥＴを用いることによりスイッチング速度の高速化が実現され、パワー半導体モジュール１を用いて構成した場合の電力変換器の変換効率を高めることができる。ただし、トランジスタ３３ａ、３３ｂはＦＥＴに限られない。
【００２４】
第２導電層２２の下面には、第１セラミック基板１１と略同形状の第２セラミック基板１２が設けられている。第２セラミック基板１２は、第１セラミック基板１１と同様、窒化ケイ素、窒化アルミニウム、又は酸化アルミニウムなどで構成されており、第２導電層２２の下面と第２セラミック基板１２の上面とが接するように、第２導電層２２の下面全体にろう接されている。また、第２セラミック基板１２の下面には金属板により構成された第３導電層２３が設けられている。第３導電層２３は、銅、アルミニウムなどの金属材料で構成されており、第２セラミック基板１２の下面と第３導電層２３の上面とが接するように、第２セラミック基板１２にろう接されている。
【００２５】
第３導電層２３の下面には放熱部材が取り付けられる。図２は、放熱部材が取り付けられた状態のパワー半導体モジュールを図１Ａ、Ｂに示す矢印Ｘ１の方向から見た図である。ただし、図２では、パワー半導体モジュールの一部の構成は省略して示している。図２に示すように、第３導電層２３の下面には、放熱部材４１の銅ベース４２が半田付けされている。銅ベース４２には、銅ベース４２の下面と冷却フィン４４の上面とが接した状態で銅ベース４２の上面からねじ込んだボルト４３により冷却フィン４４が固定されている。これにより、パワー半導体モジュール１の温度を動作可能な所定範囲に保つことができるようになっている。
【００２６】
図３は、本実施の形態に係るパワー半導体モジュールの回路構成図である。以下、図１及び図３を参照して説明する。図３に示すように、パワー半導体モジュール１において、電力供給用の外部接続端子３１ａと外部接続端子３１ｂとの間には、ｎチャネル型ＦＥＴであるトランジスタ３３ａと、ｎチャネル型ＦＥＴであるトランジスタ３３ｂとが直列に接続されている。具体的には、トランジスタ３３ａの下面において露出するドレイン端子は、金属板２１ｂと接続されており、外部接続端子３１ｂを通じて電源からの高電位が与えられるようになっている。
【００２７】
トランジスタ３３ｂの上面において露出するソース端子は、導電性ワイヤ３４ｅによって金属板２１ｄと接続されている。また、金属板２１ｄは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ｂによって第２導電層２２を構成する金属板と電気的に接続されており、第２導電層２２を構成する金属板は、第１セラミック基板１１のスルーホールに設けられた接続部材３５ａによって金属板２１ａと電気的に接続されている。これにより、トランジスタ３３ｂのソース端子には外部接続端子３１ａを通じて低電位が与えられるようになっている。
【００２８】
トランジスタ３３ａの上面において露出するソース端子は、導電性ワイヤ３４ｂによって金属板２１ｃと接続されている。また、トランジスタ３３ｂの下面において露出するドレイン端子は、金属板２１ｃと接続されている。これにより、トランジスタ３３ａのソース端子及びトランジスタ３３ｂのドレイン端子は、金属板２１ｃと接続された共通の出力端子３６に接続されている。
【００２９】
トランジスタ３３ａの上面において露出するゲート端子は、導電性ワイヤ３４ｃによって金属板２１ｅと接続されており、金属板２１ｅ及び導電性ワイヤ３４ｃを通じて、外部からトランジスタ３３ａのスイッチングを制御する制御電位が印加されるようになっている。また、トランジスタ３３ｂの上面において露出するゲート端子は、導電性ワイヤ３４ｆによって金属板２１ｆと接続されており、金属板２１ｆ及び導電性ワイヤ３４ｆを通じて、外部からトランジスタ３３ｂのスイッチングを制御する制御電位が印加されるようになっている。トランジスタ３３ａ、３３ｂはｎチャネル型のＦＥＴであるから、ゲート−ソース間に生じる電位差がしきい値電圧より大きい場合にオンとなり、ゲート−ソース間に生じる電位差がしきい値電圧より小さい場合にオフとなる。
【００３０】
また、図３に示すように、トランジスタ３３ａに対して並列にダイオード３２ａが接続されている。具体的には、ダイオード３２ａの下面において露出するカソードは、金属板２１ｂと接続されており、ダイオード３２ａの上面において露出するアノードは、導電性ワイヤ３４ａによってトランジスタ３３ａの上面において露出するドレイン端子と接続されている。これにより、ダイオード３２ａは、電源から逆方向バイアスが印加されるようになっている。
【００３１】
同様に、トランジスタ３３ｂに対して並列にダイオード３２ｂが接続されている。具体的には、ダイオード３２ｂの下面において露出するカソードは、金属板２１ｃと接続されており、ダイオード３２ｂの上面において露出するアノードは、導電性ワイヤ３４ｄによってトランジスタ３３ｂの上面において露出するドレイン端子と接続されている。これにより、ダイオード３２ｂは、電源から逆方向バイアスが印加されるようになっている。
【００３２】
このように構成されたパワー半導体モジュール１において、例えば、トランジスタ３３ａのゲートに所定の高電位が印加されてトランジスタ３３ａがオンになり、又はトランジスタ３３ｂのゲートに所定の高電位が印加されてトランジスタ３３ｂがオンになると、トランジスタ３３ａのソース・ドレイン間、又はトランジスタ３３ｂのソース・ドレイン間には、実質的な電位差が無くなる。このため、トランジスタ３３ａ、３３ｂのオン、オフに応じて出力端子３６に現れる電圧を制御することが可能である。例えば、このようなパワー半導体モジュール１を複数使用することにより、直流を交流に変換するインバータ(パワー半導体モジュール１が２個の場合は単相交流、３個の場合は三相交流)として用いることができる。
【００３３】
次に、図３及び図４を参照してインバータ駆動における回路動作を説明する。ここでは、トランジスタ３３ａのドレイン端子と出力端子３６との間にインダクタンス負荷３７を加えた場合の動作について説明する。なお、ダイオード３２ａを流れる電流Ｉａ及びトランジスタ３３ｂを流れる電流Ｉｂは、図３及び図４において矢印で示す方向を正方向とする。初期状態において、トランジスタ３３ａ、３３ｂはいずれもオフであり、ダイオード３２ａにはインダクタンス負荷３７による負方向の還流電流Ｉａ０が流れているものとする。
【００３４】
トランジスタ３３ｂがオフからオンになると、トランジスタ３３ｂには外部接続端子３１ｂからインダクタンス負荷３７を通じて電流が流れる。一方、トランジスタ３３ｂのオンに伴いダイオード３２ａのカソード側の電位が低下するため、ダイオード３２ａに流れていた還流電流Ｉａ０は減少する。この場合、ダイオード３２ａを流れる電流Ｉａは正方向に増加するよう変化する。また、トランジスタ３３ｂがオフからオンになるため、トランジスタ３３ｂを流れる電流Ｉｂは正方向に増加するよう変化する。つまり、ダイオード３２ａの電流変化とトランジスタ３３ｂの電流変化とは正方向の増加（負方向の減少）で一致する。
【００３５】
その後、トランジスタ３３ｂがオンからオフになると、トランジスタ３３ｂを流れる電流が減少する。この場合、インダクタンス負荷３７は電流を流し続けようとするので、ダイオード３２ａのアノード側の電位が上昇して負方向の還流電流が流れ始める。つまり、ダイオード３２ａの電流変化とトランジスタ３３ｂの電流変化とは負方向の増加（正方向の減少）で一致する。このようにトランジスタ３３ｂのスイッチングによってトランジスタに電流変化が生じる場合、ダイオード３２ａには、正負の方向及び増減が同じ電流変化が生じる。
【００３６】
なお、ここでは、トランジスタ３３ａのドレイン端子（高電位の外部接続端子３１ｂ）と出力端子３６との間にインダクタンス負荷３７を挿入してトランジスタ３３ｂをスイッチングさせる場合の回路動作を説明したが、トランジスタ３３ｂのソース端子（低電位の外部接続端子３１ａ）と出力端子３６との間にインダクタンス負荷３７を挿入してトランジスタ３３ａをスイッチングさせる場合、トランジスタ３３ａとダイオード３２ｂに正負の方向及び増減が同じ電流変化が生じる。
【００３７】
本実施の形態に係るパワー半導体モジュール１の特性を確認するため、トランジスタに従来のシリコン（Ｓｉ）を用いる場合と、炭化ケイ素（ＳｉＣ）を用いる場合とにおいて、パワー半導体モジュールの各部の温度をシミュレーションした。ここでは、炭化ケイ素（ＳｉＣ）を用いた素子Ａ１、及びシリコン（Ｓｉ）を用いた素子Ａ２の２条件についてシミュレーションを行った。また、第２セラミック基板及び第３導電層を有する構造Ｂ１、及びこれらを有しない構造Ｂ２の２条件についてシミュレーションを行った。すなわち、素子Ａ１と構造Ｂ１との組み合わせ（実施の形態）、素子Ａ１と構造Ｂ２との組み合わせ（比較１）、素子Ａ２と構造Ｂ１との組み合わせ（比較２）、素子Ａ２と構造Ｂ２との組み合わせ（比較３）の計４条件でシミュレーションを行った。
【００３８】
シミュレーションにおいて、炭化ケイ素（ＳｉＣ）を用いたトランジスタの損失は２０Ｗ、使用可能な温度の上限は２５０℃と仮定した。また、シリコン（Ｓｉ）を用いたトランジスタの損失は６０Ｗ、使用可能な温度の上限は１５０℃と仮定した。シミュレーション結果を表１に示す。なお、表１において、Ｒｔｈ（ｊ-ｃ）は、半導体モジュールにおけるトランジスタと金属板との接触表面から、放熱部材と半導体モジュールとの接触表面までの熱抵抗を示し、Ｒｔｈ（ｃ-ａ）は、放熱部材と半導体モジュールとの接触表面から、大気までの熱抵抗を示す。また、ΔＴ（ｊ-ｃ）は、半導体モジュールにおけるトランジスタと金属板との接触表面から、放熱部材と半導体モジュールとの接触表面までの温度差を示し、ΔＴ（ｃ-ａ）は、放熱部材における半導体モジュールとの接触表面から、大気までの温度差を示す。大気の温度は４０℃とした。
【表１】
【００３９】
表１に示すように、本実施の形態においては、放熱部材の帯電を防止するために熱的に不利な第２セラミック基板を備えているが、第２セラミック基板を備えない構造（比較１）と比較して、Ｒｔｈ（ｃ-ａ）の変化は５％程度に留まっている。このため、本実施の形態に係るパワー半導体モジュール１は、熱的に不利な２層基板構造（第１セラミック基板と第２セラミック基板の２層構造）であるにもかかわらず、大型の放熱部材を用いる必要がなく、熱設計を大きく変更する必要もない。
【００４０】
一方で、シリコンを用いたパワー半導体モジュールにおいて第２セラミック基板を備える場合（比較２）、第２セラミック基板を備えない構造（比較３）と比較して、Ｒｔｈ（ｃ-ａ）の変化は４０％に達する。このため、シリコンを用いたパワー半導体モジュールにおいて２層基板構造を適用すると、放熱部材を大型化しなくてはならず、熱設計を抜本的に見直さなくてはならない。
【００４１】
このように、本実施の形態に係るパワー半導体モジュール１は、放熱部材の帯電を防止するため熱的に不利な２層基板構造を採用しているにもかかわらず、熱的に余裕があるため大型の放熱部材を用いなくとも十分に動作可能である。これに対し、シリコンを用いたパワー半導体モジュールにおいては熱的に余裕がないため、２層基板構造を採用すると放熱部材を大型化しなくてはならない。
【００４２】
図５は、本実施の形態に係るパワー半導体モジュールの電流変化の向きを示す模式図である。上述したように、第１セラミック基板１１の上面に設けられた金属板２１ａは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ａにより、第１セラミック基板１１の下面に設けられた第２導電層２２と接続されている。また、第１セラミック基板１１の上面に設けられた金属板２１ｄは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ｂにより、第２導電層２２と接続されている。これにより、第１セラミック基板１１の上面における外部接続端子３１ｂ、金属板２１ｂ、金属板２１ｃ、及び金属板２１ｄと、第１セラミック基板１１の下面における第２導電層２２とが接続部材３５ｂによって接続され、第１セラミック基板１１の下面における第２導電層２２と、第１セラミック基板１１の上面における金属板２１ａ及び外部接続端子３１ａとが接続部材３５ａによって接続されて一巡の回路が構成されている。
【００４３】
例えば、高電位の外部接続端子３１ｂと出力端子３６との間に図示しないインダクタンス負荷が接続されてダイオード３２ａに還流電流が流れている場合、金属板２１ｆ及び導電性ワイヤ３４ｆを通じてトランジスタ３３ｂのゲート端子に所定の高電位が印加されると、トランジスタ３３ｂのドレイン端子には高電位の外部接続端子３１ｂからインダクタンス負荷を通じて電流が流れ込む。このとき、金属板２１ｂ、２１ｃには、図５に示すような図面右向き（矢印Ｘ２）の電流の変化（電流の増加）が発生する（図３参照）。この電流の変化は、導電ワイヤ３４ｅ、導電部材２１ｄ、及び接続部材３５ｂを通じて第２導電層２２に伝わる。第２導電層２２に伝わった電流の変化は接続部材３５ａ及び導電部材２１ａを通じて低電位の外部接続端子３１ａに伝わるので、第２導電層２２を構成する金属板には、図面左向き（矢印Ｘ３）の電流の変化（電流の増加）が発生する。つまり、トランジスタ３３ｂのスイッチングによって、第１導電層２１を構成する金属板２１ｂ、２１ｃと、これに対向する第２導電層２２には、逆向きの電流変化が生じる。より詳細には、金属板２１ｂ及び第２導電層２２の対向領域には逆向きの電流変化が生じ、金属板２１ｃ及び第２導電層２２の対向領域には逆向きの電流変化が生じる。
【００４４】
このように、本実施の形態に係るパワー半導体モジュール１は、第１導電層２１を構成する金属板２１ｂ、２１ｃと、第２導電層２２を構成する金属板との間に逆向きの電流変化が発生するように構成されている。このため、第１導電層２１を構成する金属板２１ｂ、２１ｃと、第２導電層２２を構成する金属板との相互インダクタンスにより、回路の誘導リアクタンス（インダクタンス）は低減される。例えば、本実施の形態に係るパワー半導体モジュール１では、回路のインダクタンスを１／１０程度に低減できることを確認している。このように、回路のインダクタンスを低減することにより、パワー半導体モジュール１におけるサージ電圧を抑制できる。なお、金属板２１ｂ、２１ｃにおける電流変化の向きと、第２導電層２２を構成する金属板における電流変化の向きとは、回路のインダクタンスを低減可能であれば、１８０°の逆向きでなくとも良い。
【００４５】
上述した回路において生じるサージ電圧は、スイッチング速度が高くなるほど大きくなる。これは、サージ電圧が、誘導リアクタンスと電流の時間微分（ｄｉ／ｄｔ）との積に依存するためである。トランジスタ３３ａ、３３ｂがＦＥＴの場合、スイッチング速度が高くなるためスイッチング時における電流の時間微分は増大するが、本実施の形態に係るパワー半導体モジュール１のように、対向する領域において逆向きの電流が流れるような構成を採用することで、回路の誘導リアクタンスを十分に低減してサージ電圧を抑制できる。このため、当該構成は、スイッチング速度が高いトランジスタを用いる場合に特に効果的である。
【００４６】
本実施の形態に係るパワー半導体モジュール１において、第３導電層２３は、第２セラミック基板１２によって第１導電層２１及び第２導電層２２と絶縁されている。これにより、第３導電層２３と、第１導電層２１及び第２導電層２２との導通を遮断でき、放熱部材４１への接触による感電を防止できる。このような感電防止対策は、鉄道車両や自動車などの安全性が重要な分野において特に有効である。なお、感電を確実に防止するためには、第３導電層２３はグランドに接続しておくことが好ましい。
【００４７】
本実施の形態に係るパワー半導体モジュール１では、ダイオード３２ａの上面において露出するアノードと、金属板２１ｃとが、トランジスタ３３ａの上面において露出するソース端子と接続されている。また、ダイオード３２ｂの上面において露出するアノードと、金属板２１ｄとが、トランジスタ３３ｂの上面において露出するソース端子と接続されている。これにより、ダイオード３２ａのアノードと金属板２１ｃとを直接的に接続する場合、又はダイオード３２ｂのアノードと金属板２１ｄとを直接的に接続する場合と比較して、ワイヤボンディングの面積を縮小できる。例えば、ダイオード３２ｂのアノードと金属板２１ｄとが直接的に接続されている場合、金属板２１ｄには、トランジスタ３３ｂのソース端子と金属板２１ｄとを接続する導電性ワイヤ、及びダイオード３２ｂのアノードと金属板２１ｄとを接続する導電性ワイヤが接続されるため、金属板２１ｄにはある程度の面積が必要になる。一方、本実施の形態に係る構成の場合、金属板２１ｄには、トランジスタ３３ｂのソース端子と金属板２１ｄとを接続する導電性ワイヤのみが接続されるため、金属板２１ｄの面積を縮小できる。これにより、パワー半導体モジュールを小型化すること可能である。
【００４８】
図６は、本実施の形態に係るパワー半導体モジュールの変形例を示す模式図である。図６に示されるパワー半導体モジュール１ａの基本的な構成は、パワー半導体モジュール１と共通している。本実施の形態に係るパワー半導体モジュール１ａと、パワー半導体モジュール１との主要な相違点は、第１セラミック基板１１の大きさ、及び第１導電層２１と第２導電層２２の接続部分の構造である。
【００４９】
本実施の形態に係るパワー半導体モジュール１ａにおいて、第１セラミック基板１１は、第２セラミック基板１２より一回り小さくなっており、図面の左右方向（Ｘ方向）の幅が短い。これにより、第２導電層２２の両端部において上面の一部が露出している。また、導電性ワイヤ３４ｅによって、トランジスタ３３ｂのソース端子と、第２導電層２２を構成する金属板の一端部において露出している部分とが接続されており、これに伴い、金属板２１ｄが省略されている。また、導電性ワイヤ３４ｇによって、第２導電層２２を構成する金属板の他端部において露出している部分と、金属板２１ａとが接続されている。つまり、本実施の形態において、導電性ワイヤ３４ｅ、及び導電性ワイヤ３４ｇが接続部材として機能する。このように、ワイヤボンディングによって第１導電層２１と第２導電層２２とを電気的に接続する場合、第１セラミック基板においてスルーホール、及び接続部材を設けずに済むため、製造工程を簡略化することが可能である。
【００５０】
このような構成のパワー半導体モジュール１ａにおいてもパワー半導体モジュール１と同様の効果を得ることができる。
【００５１】
以上、本発明の構成によれば、シリコンよりバンドギャップの広い材料で構成されたトランジスタを用いることにより、オン抵抗が小さくなり、高温においても所望する動作が可能になるため、大型の放熱部材を用いることなく動作可能なパワー半導体モジュールを実現できる。また、第１導電層、及び第２導電層の対向する部分に略逆向きの電流変化が生じるように構成されているため、相互インダクタンスにより回路の誘導リアクタンスを低減してサージ電圧を抑制できる。これにより、トランジスタの持つ特性を十分に活かし、高い性能を発揮可能なパワー半導体モジュールを実現できる。
【００５２】
なお、本発明は上記実施の形態に限定されず、さまざまに変更して実施可能である。例えば、トランジスタとしてＩＧＢＴを用いても良い。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更が可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施可能である。
【符号の説明】
【００５３】
１、１ａ パワー半導体モジュール
１１ 第１セラミック基板
１２ 第２セラミック基板
２１ 第１導電層
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ 金属板
２２ 第２導電層
２３ 第３導電層
３１ａ、３１ｂ 外部接続端子
３２ａ、３２ｂ ダイオード
３３ａ、３３ｂ トランジスタ
３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ 導電性ワイヤ
３５ａ、３５ｂ 接続部材
３６ 出力端子
３７ インダクタンス負荷
４１ 放熱部材
４２ 銅ベース
４３ ボルト
４４ 冷却フィン
【特許請求の範囲】
【請求項１】
第１セラミック基板と、
前記第１セラミック基板の一方の主面に配置された第１導電層と、
前記第１セラミック基板の他方の主面において前記第１導電層と対向する領域に配置された第２導電層と、
シリコンよりバンドギャップの広い材料で構成され、前記第１導電層の表面に配置されたトランジスタと、
前記トランジスタのスイッチングによって前記第１導電層及び前記第２導電層に逆向きの電流変化が発生するように前記第１導電層と前記第２導電層とを電気的に接続する接続部材と、
前記第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板と、
前記第２導電層と絶縁されるように前記第２セラミック基板の他方の主面に配置された第３導電層と、を備えたことを特徴とするパワー半導体モジュール。
【請求項２】
前記第３導電層の表面に接する放熱部材を備えたことを特徴とする請求項１に記載のパワー半導体モジュール。
【請求項３】
前記トランジスタは、電界効果型トランジスタ又はＩＧＢＴであることを特徴とする請求項１又は請求項２に記載のパワー半導体モジュール。
【請求項４】
前記トランジスタは、２００℃以上の温度条件において使用可能なワイドバンドギャップ材料で構成されたことを特徴とする請求項１から請求項３のいずれかに記載のパワー半導体モジュール。
【請求項５】
前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材とで構成され、
前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、
前記第１トランジスタと前記第１ダイオードとは、第１導電性ワイヤにより接続され、
前記第１トランジスタと第２部材とは、第２導電性ワイヤにより接続されていることを特徴とする請求項１から請求項４のいずれかに記載のパワー半導体モジュール。
【請求項６】
前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材とで構成され、
前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、
前記第２部材の表面には第２トランジスタ及び第２ダイオードが配置され、
前記第１部材は、前記第１トランジスタの第１端子及び前記第１ダイオードの第１端子と接続され、
前記第１トランジスタの第２端子及び前記第１ダイオードの第２端子は、前記第２部材と接続され、
前記第２部材は、前記第２トランジスタの第１端子及び前記第２ダイオードの第１端子と接続され、
前記第２トランジスタの第２端子及び前記第２ダイオードの第２端子は、前記接続部材と接続されていることを特徴とする請求項１から請求項５のいずれかに記載のパワー半導体モジュール。
【請求項１】
第１セラミック基板と、
前記第１セラミック基板の一方の主面に配置された第１導電層と、
前記第１セラミック基板の他方の主面において前記第１導電層と対向する領域に配置された第２導電層と、
シリコンよりバンドギャップの広い材料で構成され、前記第１導電層の表面に配置されたトランジスタと、
前記トランジスタのスイッチングによって前記第１導電層及び前記第２導電層に逆向きの電流変化が発生するように前記第１導電層と前記第２導電層とを電気的に接続する接続部材と、
前記第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板と、
前記第２導電層と絶縁されるように前記第２セラミック基板の他方の主面に配置された第３導電層と、を備えたことを特徴とするパワー半導体モジュール。
【請求項２】
前記第３導電層の表面に接する放熱部材を備えたことを特徴とする請求項１に記載のパワー半導体モジュール。
【請求項３】
前記トランジスタは、電界効果型トランジスタ又はＩＧＢＴであることを特徴とする請求項１又は請求項２に記載のパワー半導体モジュール。
【請求項４】
前記トランジスタは、２００℃以上の温度条件において使用可能なワイドバンドギャップ材料で構成されたことを特徴とする請求項１から請求項３のいずれかに記載のパワー半導体モジュール。
【請求項５】
前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材とで構成され、
前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、
前記第１トランジスタと前記第１ダイオードとは、第１導電性ワイヤにより接続され、
前記第１トランジスタと第２部材とは、第２導電性ワイヤにより接続されていることを特徴とする請求項１から請求項４のいずれかに記載のパワー半導体モジュール。
【請求項６】
前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材とで構成され、
前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、
前記第２部材の表面には第２トランジスタ及び第２ダイオードが配置され、
前記第１部材は、前記第１トランジスタの第１端子及び前記第１ダイオードの第１端子と接続され、
前記第１トランジスタの第２端子及び前記第１ダイオードの第２端子は、前記第２部材と接続され、
前記第２部材は、前記第２トランジスタの第１端子及び前記第２ダイオードの第１端子と接続され、
前記第２トランジスタの第２端子及び前記第２ダイオードの第２端子は、前記接続部材と接続されていることを特徴とする請求項１から請求項５のいずれかに記載のパワー半導体モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−３３８１２（Ｐ２０１３−３３８１２Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１１−１６８４６９（Ｐ２０１１−１６８４６９）
【出願日】平成２３年８月１日（２０１１．８．１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２１年度新エネルギー・産業技術総合開発機構からの委託研究「次世代パワーエレクトロニクス技術開発」、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【出願人】（０００００３９９７）日産自動車株式会社 (16,386)
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２３年８月１日（２０１１．８．１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２１年度新エネルギー・産業技術総合開発機構からの委託研究「次世代パワーエレクトロニクス技術開発」、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【出願人】（０００００３９９７）日産自動車株式会社 (16,386)
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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