フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置
【課題】接続媒体溜りの位置をコントロールすることができるとともに配線間隔が狭い場合であっても端子間隔を十分に確保することができ、また容易により端子を形成することができるフリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置を提供する。
【解決手段】フリップチップ実装半導体装置１は、インターポーザ基板２上に、幅が一方から他方にかけて徐々に小さい複数の端子６と、端子６の少なくとも一方の端部にそれぞれ連設された配線７とを形成する工程と、端子６上にそれぞれ半田層を形成する工程と、半田層を溶融させて、端子６上に半田溜りを形成する工程と、半導体チップ３に設けられた複数の突起状電極を、半田溜りを介して端子６にそれぞれ電気的に接続するとともに固定する工程とを含む方法により形成される。
【解決手段】フリップチップ実装半導体装置１は、インターポーザ基板２上に、幅が一方から他方にかけて徐々に小さい複数の端子６と、端子６の少なくとも一方の端部にそれぞれ連設された配線７とを形成する工程と、端子６上にそれぞれ半田層を形成する工程と、半田層を溶融させて、端子６上に半田溜りを形成する工程と、半導体チップ３に設けられた複数の突起状電極を、半田溜りを介して端子６にそれぞれ電気的に接続するとともに固定する工程とを含む方法により形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化に伴って、半導体チップを高密度に実装基板に実装する必要性がますます高まっている。この課題を解決するためのものとして、インターポーザ基板に半導体チップの素子形成面を向かい合わせに配置し、半導体チップに設けられた突起状電極とインターポーザ基板の端子上に形成された半田とを加熱し、圧着することにより半導体チップとインターポーザ基板とを接続するフリップチップ実装方法が注目されている。
【０００３】
インターポーザ基板の端子上に半田を形成する方法としては、例えばスーパージャフィット法が用いられている。この方法は、微小な端子に半田を形成する方法としては有力であるが、配線間隔が６０μｍ以下のように狭くなると、端子上に半田溜りが不規則に形成されてしまうことがある。このような不規則な半田溜りは、半導体チップとインターポーザ基板との接続不良や、半田同士の接合（ブリッジ）による電気的不良を引き起こす原因となる。
【０００４】
このようなことから、半田溜りが所定の位置に形成されるように半田溜りの位置をコントロールすることが課題となっている。現在、このような課題に対して、例えば、幅が配線より太い四角形状の端子に形成して、表面張力により端子上に半田溜りを形成する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特許３４２００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような場合においては、端子の幅が配線の幅よりも太いために、配線間隔を狭くすると、端子間隔が極めて狭くなってしまい、端子間隔を十分に確保することができないおそれがある。また、端子間隔が極めて狭い場合には、加工し難いため、このような形状の端子を得ることは困難である。
【０００６】
本発明は、上記課題を解決するためになされたものである。即ち、接続媒体溜りの位置をコントロールすることができるとともに配線間隔が狭い場合であっても端子間隔を十分に確保することができ、また容易により端子を形成することができるフリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の形態によれば、フリップチップ実装用基板上に、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを形成する工程と、前記各端子上にそれぞれ接続媒体層を形成する工程と、前記各接続媒体層を溶融させて、前記各端子上に接続媒体溜りを形成する工程と、半導体チップに設けられた複数の突起状電極を、前記各接続媒体溜りを介して前記各端子にそれぞれ電気的に接続するとともに固定する工程とを具備することを特徴とするフリップチップ実装半導体装置の製造方法が提供される。
【０００８】
本発明の他の形態によれば、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを有するフリップチップ実装用基板と、前記各端子における前記他方の端部側の部分上にそれぞれ位置した接続媒体溜りと、前記各接続媒体溜りを介して、それぞれ前記各端子に電気的に接続され、かつ固定された突起状電極を有する半導体チップとを具備することを特徴とするフリップチップ実装半導体装置が提供される。
【発明の効果】
【０００９】
本発明の一の形態のフリップチップ実装半導体装置の製造方法によれば、接続端子溜りの位置をコントロールすることができる。また、配線間隔が狭い場合であっても、端子間隔を十分に確保することができる。さらに端子を容易に形成することができる。本発明の他の形態のフリップチップ実装半導体装置によれば、動作不良が起こり難い。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明の実施の形態を説明する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。図１は本実施の形態に係るフリップチップ実装半導体装置の模式的な垂直断面図であり、図２は本実施の形態に係るインターポーザ基板と半導体チップとの接続状態を示す模式図である。図３及び図４は本実施の形態に係る端子及びその周辺部の模式的な平面図であり、図５は本実施の形態に係るパッド及び突起状電極の模式的な平面図である。
【００１１】
図１及び図２に示されるように、フリップチップ実装半導体装置１は、インターポーザ基板２（フリップチップ実装用基板）を備えている。インターポーザ基板２上には、半導体チップ３が搭載されている。半導体チップ３は、インターポーザ基板２のチップ搭載面と向かい合うように素子形成面が下面となっている。インターポーザ基板２と半導体チップ３の間にはアンダーフィル樹脂４が充填されており、また半導体チップ３は封止樹脂５により封止されている。
【００１２】
インターポーザ基板２のチップ搭載面には、半導体チップ３の外周部に沿って所定の間隔をおいて複数の端子６が配置されている。端子６は、例えばＣｕ等の金属から構成されている。図３に示されるように端子６は、幅が端部６ａ（一方の端部）から端部６ｂ（他方の端部）にかけて徐々に小さくなっている。端子６の側面は、平面状に形成されている。即ち、端子６は、台形状に形成されている。なお、端子６の側面を平面状に形成することは必須ではなく、端子６の側面を曲面状に形成してもよい。
【００１３】
端子６は、端子６ｃ（第１の端子）と、端部６ａから端部６ｂに向かう方向が端子６ｃにおける端部６ａから端部６ｂに向かう方向と逆方向となるように形成された端子６ｄ（第２の端子）とから構成されており、端子６ｃと端子６ｄとは交互に配置されている。即ち、端部６ａは互い違いになっている。端子間隔は、端部６ａの幅が例えば約４０μｍであり、端部６ｂの幅が約２０μｍである場合には、例えば２５μｍ以上３０μｍ以下程度とすることが好ましい。なお、端子６ｃ，６ｄを交互に配置することは必須ではなく、例えば配線間隔が６０μｍを超えるような配線間隔が比較的広い場合においては、図４に示されるように端部６ａから端部６ｂに向かう方向が同一方向となるように端子６を配置してもよい。
【００１４】
端子６の両端には、例えばＣｕ等の金属から構成された配線７がそれぞれ連設されている。なお、配線７は端子６の少なくとも一方の端部６ａ，６ｂに連設されていればよく、端子６の両端に配線７をそれぞれ連設させることは必須ではない。具体的には、端子６より内側に位置する配線７は形成しなくともよい。端子６と端子７とは、一体的に形成されている。
【００１５】
インターポーザ基板２のチップ搭載面の反対側の面である非チップ搭載面にも、端子８及び端子８に連設された配線９が形成されている。配線７と配線９とは、インターポーザ基板２の内部に形成されたビア１０を介して電気的に接続されている。
【００１６】
インターポーザ基板２のチップ搭載面及び非チップ搭載面は、ソルダーレジスト１１により覆われている。ここで、配線７，９は、ソルダーレジスト１１により覆われているが、端子６，８は露出している。即ち、ソルダーレジスト１１には開口１１ａが形成されており、この開口１１ａを介して端子６，８は露出している。端子８には、実装基板（図示せず）に接続するための半田ボール１２が接続されている。
【００１７】
半導体チップ３は、半導体チップ３の素子形成面側に形成され、かつ半導体チップ３の外周部に沿って一列に配置された例えば長方形状のパッド１３を備えている。パッド１３上には突起状電極１４が形成されている。ここで、突起状電極１４は、端子６における端部６ａ側の部分上に配置されるように位置が調節されている。即ち、本実施の形態では、端部６ａが互い違いに位置しているので、図２及び図５に示されるように突起状電極１４も互い違いに配置されている。突起状電極１４としては、例えばチップ電極或いはめっき電極等が挙げられる。チップ電極としては、例えば金ワイヤーによるスタッドバンプ等が挙げられ、めっき電極としては、例えば金、半田（例えばＳｎ−Ｐｄ半田、Ｓｎ−Ａｇ半田、Ｓｎ−Ａｇ−Ｃｕ半田）から構成したものが挙げられる。
【００１８】
突起状電極１４は、半田から構成された半田溜り１５（接続媒体溜り）を介して端子６に電気的に接続されているとともに固定されている。半田溜り１５は端子６における端部６ａ側の部分上に位置している。即ち、端部６ａは互い違いに位置しているので、図２に示されるように半田溜り１５も互い違いに位置している。
【００１９】
このようなフリップチップ実装半導体装置１は、以下のような方法により製造することが可能である。図６（ａ）〜図８（ｂ）は本実施の形態に係るフリップチップ実装半導体装置１の模式的な製造工程図である。
【００２０】
図６（ａ）に示されるように、まず、インターポーザ基板２に端子６，８及び配線７，９を形成する。この端子６，８及び配線７，９は、例えばアディティブ法やビルドアップ法を用いて形成することが可能である。アディティブ法で端子６，８及び配線７，９を形成するには、インターポーザ基板２のチップ搭載面及び非チップ搭載面に例えばＣｕ等の金属べた膜を形成し、その後金属べた膜上に開口を有するレジストパターンを形成する。そして、レジストパターンの開口内に金属べた膜をシードとして電解めっきを形成し、その後レジストパターンを取り除いた後に金属べた膜をエッチングする。これにより、端子６，８及び配線７，９が形成される。なお、配線間隔が比較的広い場合にはサブトラクト法も適用可能である。
【００２１】
端子６，８及び配線７，９を形成した後、インターポーザ基板２の両面にソルダーレジスト１１を塗布する。その後、図６（ｂ）に示されるようにフォトリソグラフィにより端子６，８が露出するようにソルダーレジスト１１に開口１１ａを形成する。
【００２２】
ソルダーレジスト１１に開口１１ａを形成した後、インターポーザ基板２を特殊な薬液に浸漬させて、図６（ｃ）に示されるように化学反応により端子６，８の表面に粘着層１６を形成する。なお、粘着層１６はソルダーレジスト１１の表面には形成されない。
【００２３】
端子６，８の表面に粘着層１６を形成した後、インターポーザ基板２上から半田の粉末を振り掛けて、粘着層１６に半田の粉末を付着させる。これにより、図７（ａ）に示されるように粘着層１６上に半田層１５ａが形成される。なお、粘着層１６が形成されていない箇所には半田の粉末は付着しないので、半田層１５ａは形成されない。
【００２４】
粘着層１６上に半田層１５ａを形成した後、半田層１５ａを加熱して半田を溶融させる。ここで、端子６上においては、溶融した半田は、表面張力により端部６ａ側に吸い寄せられる。これにより、図３及び図７（ｂ）に示されるように端子６における端部６ａ側の部分に半田溜り１５が形成される。また、端子８上においては、溶融半田１７が形成される。
【００２５】
半田溜り１５及び溶融半田１７が形成された後、半導体チップ３の突起状電極１４とインターポーザ基板２の端子６との位置を合わせ、図７（ｃ）に示されるように突起状電極１４を半田溜り１５を介して端子６に接続する。これにより、半導体チップ３がインターポーザ基板２に搭載される。
【００２６】
半導体チップ３をインターポーザ基板２に搭載した後、図８（ａ）に示されるように半導体チップ３とインターポーザ基板２との間にアンダーフィル樹脂４を充填する。なお、アンダーフィル樹脂４を充填する代わりに、予めインターポーザ基板２に樹脂シート（図示せず）を貼り付けておき、その状態で半導体チップ３をインターポーザ基板２に搭載し、その後樹脂シートを溶融させて、半導体チップ３とインターポーザ基板２との間に樹脂を充填してもよい。そして、最後に図８（ｂ）に示されるように半導体チップ３を封止樹脂５により封止するとともに溶融半田１７に半田ボール１２を溶融させて接続する。これにより、図１に示されるようなフリップチップ実装半導体装置１が得られる。
【００２７】
本実施の形態では、幅が端部６ａから端部６ｂにかけて徐々に小さい端子６を形成しているので、半田層１５ａを溶融させると、半田は表面張力により端子６における端部６ａ側に吸い寄せられる。これにより、端子６における端部６ａ側の部分上に半田溜り１５が形成されるので、半田溜り１５の位置をコントロールすることができる。
【００２８】
本実施の形態では、幅が端部６ａから端部６ｂにかけて徐々に小さい端子６を形成しているので、例えば６０μｍ以下のような配線間隔が狭い場合であっても、端子６ｃと端子６ｄとを交互に配置することにより、端子間隔を十分に確保することができる。また、端子６は単純な形状であるので、端子６を容易に形成することができる。これらの結果、動作不良が起こり難いフリップチップ実装半導体装置１を得ることができる。なお、互い違いになるように特許文献１に記載されているような形状の端子を交互に配置した場合には、配線間隔を広げなければ、端子が配線と配線との間に配置させられないおそれがある。また、端子同士が重なってしまうおそれがある。ここで端子同士の重なりを避けるためには、ソルダーレジストから露出している配線の部分を長くしなければならないが、この部分を長くすると、半田溜り同士の距離が離れてしまうため、一列のパッドでは対応できなくなる。その結果パッドの位置も考慮する必要があり、パッド形成等に多大な手間を要する。
【００２９】
本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００３０】
【図１】図１は実施の形態に係るフリップチップ実装半導体装置の模式的な垂直断面図である。
【図２】図２は実施の形態に係るインターポーザ基板と半導体チップとの接続状態を示す模式図である。
【図３】図３は実施の形態に係る端子及びその周辺部の模式的な平面図である。
【図４】図４は実施の形態に係る端子及びその周辺部の模式的な平面図である。
【図５】図５は実施の形態に係るパッド及び突起状電極の模式的な平面図である。
【図６】図６（ａ）〜図６（ｃ）は実施の形態に係るフリップチップ実装半導体装置の模式的な製造工程図である。
【図７】図７（ａ）〜図７（ｃ）は実施の形態に係るフリップチップ実装半導体装置の模式的な製造工程図である。
【図８】図８（ａ）及び図８（ｂ）は実施の形態に係るフリップチップ実装半導体装置の模式的な製造工程図である。
【符号の説明】
【００３１】
１…フリップチップ実装半導体装置、２…インターポーザ基板、３…半導体チップ、６，６ｃ，６ｄ，８…端子、６ａ，６ｂ…端部、７，９…配線、１５…半田溜り、１５ａ…半田層。
【技術分野】
【０００１】
本発明は、フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化に伴って、半導体チップを高密度に実装基板に実装する必要性がますます高まっている。この課題を解決するためのものとして、インターポーザ基板に半導体チップの素子形成面を向かい合わせに配置し、半導体チップに設けられた突起状電極とインターポーザ基板の端子上に形成された半田とを加熱し、圧着することにより半導体チップとインターポーザ基板とを接続するフリップチップ実装方法が注目されている。
【０００３】
インターポーザ基板の端子上に半田を形成する方法としては、例えばスーパージャフィット法が用いられている。この方法は、微小な端子に半田を形成する方法としては有力であるが、配線間隔が６０μｍ以下のように狭くなると、端子上に半田溜りが不規則に形成されてしまうことがある。このような不規則な半田溜りは、半導体チップとインターポーザ基板との接続不良や、半田同士の接合（ブリッジ）による電気的不良を引き起こす原因となる。
【０００４】
このようなことから、半田溜りが所定の位置に形成されるように半田溜りの位置をコントロールすることが課題となっている。現在、このような課題に対して、例えば、幅が配線より太い四角形状の端子に形成して、表面張力により端子上に半田溜りを形成する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特許３４２００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような場合においては、端子の幅が配線の幅よりも太いために、配線間隔を狭くすると、端子間隔が極めて狭くなってしまい、端子間隔を十分に確保することができないおそれがある。また、端子間隔が極めて狭い場合には、加工し難いため、このような形状の端子を得ることは困難である。
【０００６】
本発明は、上記課題を解決するためになされたものである。即ち、接続媒体溜りの位置をコントロールすることができるとともに配線間隔が狭い場合であっても端子間隔を十分に確保することができ、また容易により端子を形成することができるフリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の形態によれば、フリップチップ実装用基板上に、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを形成する工程と、前記各端子上にそれぞれ接続媒体層を形成する工程と、前記各接続媒体層を溶融させて、前記各端子上に接続媒体溜りを形成する工程と、半導体チップに設けられた複数の突起状電極を、前記各接続媒体溜りを介して前記各端子にそれぞれ電気的に接続するとともに固定する工程とを具備することを特徴とするフリップチップ実装半導体装置の製造方法が提供される。
【０００８】
本発明の他の形態によれば、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを有するフリップチップ実装用基板と、前記各端子における前記他方の端部側の部分上にそれぞれ位置した接続媒体溜りと、前記各接続媒体溜りを介して、それぞれ前記各端子に電気的に接続され、かつ固定された突起状電極を有する半導体チップとを具備することを特徴とするフリップチップ実装半導体装置が提供される。
【発明の効果】
【０００９】
本発明の一の形態のフリップチップ実装半導体装置の製造方法によれば、接続端子溜りの位置をコントロールすることができる。また、配線間隔が狭い場合であっても、端子間隔を十分に確保することができる。さらに端子を容易に形成することができる。本発明の他の形態のフリップチップ実装半導体装置によれば、動作不良が起こり難い。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明の実施の形態を説明する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。図１は本実施の形態に係るフリップチップ実装半導体装置の模式的な垂直断面図であり、図２は本実施の形態に係るインターポーザ基板と半導体チップとの接続状態を示す模式図である。図３及び図４は本実施の形態に係る端子及びその周辺部の模式的な平面図であり、図５は本実施の形態に係るパッド及び突起状電極の模式的な平面図である。
【００１１】
図１及び図２に示されるように、フリップチップ実装半導体装置１は、インターポーザ基板２（フリップチップ実装用基板）を備えている。インターポーザ基板２上には、半導体チップ３が搭載されている。半導体チップ３は、インターポーザ基板２のチップ搭載面と向かい合うように素子形成面が下面となっている。インターポーザ基板２と半導体チップ３の間にはアンダーフィル樹脂４が充填されており、また半導体チップ３は封止樹脂５により封止されている。
【００１２】
インターポーザ基板２のチップ搭載面には、半導体チップ３の外周部に沿って所定の間隔をおいて複数の端子６が配置されている。端子６は、例えばＣｕ等の金属から構成されている。図３に示されるように端子６は、幅が端部６ａ（一方の端部）から端部６ｂ（他方の端部）にかけて徐々に小さくなっている。端子６の側面は、平面状に形成されている。即ち、端子６は、台形状に形成されている。なお、端子６の側面を平面状に形成することは必須ではなく、端子６の側面を曲面状に形成してもよい。
【００１３】
端子６は、端子６ｃ（第１の端子）と、端部６ａから端部６ｂに向かう方向が端子６ｃにおける端部６ａから端部６ｂに向かう方向と逆方向となるように形成された端子６ｄ（第２の端子）とから構成されており、端子６ｃと端子６ｄとは交互に配置されている。即ち、端部６ａは互い違いになっている。端子間隔は、端部６ａの幅が例えば約４０μｍであり、端部６ｂの幅が約２０μｍである場合には、例えば２５μｍ以上３０μｍ以下程度とすることが好ましい。なお、端子６ｃ，６ｄを交互に配置することは必須ではなく、例えば配線間隔が６０μｍを超えるような配線間隔が比較的広い場合においては、図４に示されるように端部６ａから端部６ｂに向かう方向が同一方向となるように端子６を配置してもよい。
【００１４】
端子６の両端には、例えばＣｕ等の金属から構成された配線７がそれぞれ連設されている。なお、配線７は端子６の少なくとも一方の端部６ａ，６ｂに連設されていればよく、端子６の両端に配線７をそれぞれ連設させることは必須ではない。具体的には、端子６より内側に位置する配線７は形成しなくともよい。端子６と端子７とは、一体的に形成されている。
【００１５】
インターポーザ基板２のチップ搭載面の反対側の面である非チップ搭載面にも、端子８及び端子８に連設された配線９が形成されている。配線７と配線９とは、インターポーザ基板２の内部に形成されたビア１０を介して電気的に接続されている。
【００１６】
インターポーザ基板２のチップ搭載面及び非チップ搭載面は、ソルダーレジスト１１により覆われている。ここで、配線７，９は、ソルダーレジスト１１により覆われているが、端子６，８は露出している。即ち、ソルダーレジスト１１には開口１１ａが形成されており、この開口１１ａを介して端子６，８は露出している。端子８には、実装基板（図示せず）に接続するための半田ボール１２が接続されている。
【００１７】
半導体チップ３は、半導体チップ３の素子形成面側に形成され、かつ半導体チップ３の外周部に沿って一列に配置された例えば長方形状のパッド１３を備えている。パッド１３上には突起状電極１４が形成されている。ここで、突起状電極１４は、端子６における端部６ａ側の部分上に配置されるように位置が調節されている。即ち、本実施の形態では、端部６ａが互い違いに位置しているので、図２及び図５に示されるように突起状電極１４も互い違いに配置されている。突起状電極１４としては、例えばチップ電極或いはめっき電極等が挙げられる。チップ電極としては、例えば金ワイヤーによるスタッドバンプ等が挙げられ、めっき電極としては、例えば金、半田（例えばＳｎ−Ｐｄ半田、Ｓｎ−Ａｇ半田、Ｓｎ−Ａｇ−Ｃｕ半田）から構成したものが挙げられる。
【００１８】
突起状電極１４は、半田から構成された半田溜り１５（接続媒体溜り）を介して端子６に電気的に接続されているとともに固定されている。半田溜り１５は端子６における端部６ａ側の部分上に位置している。即ち、端部６ａは互い違いに位置しているので、図２に示されるように半田溜り１５も互い違いに位置している。
【００１９】
このようなフリップチップ実装半導体装置１は、以下のような方法により製造することが可能である。図６（ａ）〜図８（ｂ）は本実施の形態に係るフリップチップ実装半導体装置１の模式的な製造工程図である。
【００２０】
図６（ａ）に示されるように、まず、インターポーザ基板２に端子６，８及び配線７，９を形成する。この端子６，８及び配線７，９は、例えばアディティブ法やビルドアップ法を用いて形成することが可能である。アディティブ法で端子６，８及び配線７，９を形成するには、インターポーザ基板２のチップ搭載面及び非チップ搭載面に例えばＣｕ等の金属べた膜を形成し、その後金属べた膜上に開口を有するレジストパターンを形成する。そして、レジストパターンの開口内に金属べた膜をシードとして電解めっきを形成し、その後レジストパターンを取り除いた後に金属べた膜をエッチングする。これにより、端子６，８及び配線７，９が形成される。なお、配線間隔が比較的広い場合にはサブトラクト法も適用可能である。
【００２１】
端子６，８及び配線７，９を形成した後、インターポーザ基板２の両面にソルダーレジスト１１を塗布する。その後、図６（ｂ）に示されるようにフォトリソグラフィにより端子６，８が露出するようにソルダーレジスト１１に開口１１ａを形成する。
【００２２】
ソルダーレジスト１１に開口１１ａを形成した後、インターポーザ基板２を特殊な薬液に浸漬させて、図６（ｃ）に示されるように化学反応により端子６，８の表面に粘着層１６を形成する。なお、粘着層１６はソルダーレジスト１１の表面には形成されない。
【００２３】
端子６，８の表面に粘着層１６を形成した後、インターポーザ基板２上から半田の粉末を振り掛けて、粘着層１６に半田の粉末を付着させる。これにより、図７（ａ）に示されるように粘着層１６上に半田層１５ａが形成される。なお、粘着層１６が形成されていない箇所には半田の粉末は付着しないので、半田層１５ａは形成されない。
【００２４】
粘着層１６上に半田層１５ａを形成した後、半田層１５ａを加熱して半田を溶融させる。ここで、端子６上においては、溶融した半田は、表面張力により端部６ａ側に吸い寄せられる。これにより、図３及び図７（ｂ）に示されるように端子６における端部６ａ側の部分に半田溜り１５が形成される。また、端子８上においては、溶融半田１７が形成される。
【００２５】
半田溜り１５及び溶融半田１７が形成された後、半導体チップ３の突起状電極１４とインターポーザ基板２の端子６との位置を合わせ、図７（ｃ）に示されるように突起状電極１４を半田溜り１５を介して端子６に接続する。これにより、半導体チップ３がインターポーザ基板２に搭載される。
【００２６】
半導体チップ３をインターポーザ基板２に搭載した後、図８（ａ）に示されるように半導体チップ３とインターポーザ基板２との間にアンダーフィル樹脂４を充填する。なお、アンダーフィル樹脂４を充填する代わりに、予めインターポーザ基板２に樹脂シート（図示せず）を貼り付けておき、その状態で半導体チップ３をインターポーザ基板２に搭載し、その後樹脂シートを溶融させて、半導体チップ３とインターポーザ基板２との間に樹脂を充填してもよい。そして、最後に図８（ｂ）に示されるように半導体チップ３を封止樹脂５により封止するとともに溶融半田１７に半田ボール１２を溶融させて接続する。これにより、図１に示されるようなフリップチップ実装半導体装置１が得られる。
【００２７】
本実施の形態では、幅が端部６ａから端部６ｂにかけて徐々に小さい端子６を形成しているので、半田層１５ａを溶融させると、半田は表面張力により端子６における端部６ａ側に吸い寄せられる。これにより、端子６における端部６ａ側の部分上に半田溜り１５が形成されるので、半田溜り１５の位置をコントロールすることができる。
【００２８】
本実施の形態では、幅が端部６ａから端部６ｂにかけて徐々に小さい端子６を形成しているので、例えば６０μｍ以下のような配線間隔が狭い場合であっても、端子６ｃと端子６ｄとを交互に配置することにより、端子間隔を十分に確保することができる。また、端子６は単純な形状であるので、端子６を容易に形成することができる。これらの結果、動作不良が起こり難いフリップチップ実装半導体装置１を得ることができる。なお、互い違いになるように特許文献１に記載されているような形状の端子を交互に配置した場合には、配線間隔を広げなければ、端子が配線と配線との間に配置させられないおそれがある。また、端子同士が重なってしまうおそれがある。ここで端子同士の重なりを避けるためには、ソルダーレジストから露出している配線の部分を長くしなければならないが、この部分を長くすると、半田溜り同士の距離が離れてしまうため、一列のパッドでは対応できなくなる。その結果パッドの位置も考慮する必要があり、パッド形成等に多大な手間を要する。
【００２９】
本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００３０】
【図１】図１は実施の形態に係るフリップチップ実装半導体装置の模式的な垂直断面図である。
【図２】図２は実施の形態に係るインターポーザ基板と半導体チップとの接続状態を示す模式図である。
【図３】図３は実施の形態に係る端子及びその周辺部の模式的な平面図である。
【図４】図４は実施の形態に係る端子及びその周辺部の模式的な平面図である。
【図５】図５は実施の形態に係るパッド及び突起状電極の模式的な平面図である。
【図６】図６（ａ）〜図６（ｃ）は実施の形態に係るフリップチップ実装半導体装置の模式的な製造工程図である。
【図７】図７（ａ）〜図７（ｃ）は実施の形態に係るフリップチップ実装半導体装置の模式的な製造工程図である。
【図８】図８（ａ）及び図８（ｂ）は実施の形態に係るフリップチップ実装半導体装置の模式的な製造工程図である。
【符号の説明】
【００３１】
１…フリップチップ実装半導体装置、２…インターポーザ基板、３…半導体チップ、６，６ｃ，６ｄ，８…端子、６ａ，６ｂ…端部、７，９…配線、１５…半田溜り、１５ａ…半田層。
【特許請求の範囲】
【請求項１】
フリップチップ実装用基板上に、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを形成する工程と、
前記各端子上にそれぞれ接続媒体層を形成する工程と、
前記各接続媒体層を溶融させて、前記各端子上に接続媒体溜りを形成する工程と、
半導体チップに設けられた複数の突起状電極を、前記各接続媒体溜りを介して前記各端子にそれぞれ電気的に接続するとともに固定する工程と
を具備することを特徴とするフリップチップ実装半導体装置の製造方法。
【請求項２】
前記端子は、複数の第１の端子と、前記一方の端部から前記他方の端部に向かう方向が前記第１の端子における前記一方の端部から前記他方の端部に向かう方向に対して逆方向となる複数の第２の端子とから構成されており、前記第１の端子と前記第２の端子とは交互に配置されるように形成されることを特徴とする請求項１記載のフリップチップ実装半導体装置の製造方法。
【請求項３】
前記配線の間隔は、６０μｍ以下であることを特徴とすることを特徴とする請求項２記載のフリップチップ実装半導体装置の製造方法。
【請求項４】
幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを有するフリップチップ実装用基板と、
前記各端子における前記他方の端部側の部分上にそれぞれ位置した接続媒体溜りと、
前記各接続媒体溜りを介して、それぞれ前記各端子に電気的に接続され、かつ固定された突起状電極を有する半導体チップと
を具備することを特徴とするフリップチップ実装半導体装置。
【請求項５】
前記端子は、複数の第１の端子と、前記一方の端部から前記他方の端部に向かう方向が前記第１の端子における前記一方の端部から前記他方の端部に向かう方向に対して逆方向となる複数の第２の端子とから構成されており、前記第１の端子と前記第２の端子とは、交互に配置されていることを特徴とする請求項４記載のフリップチップ実装半導体装置。
【請求項１】
フリップチップ実装用基板上に、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを形成する工程と、
前記各端子上にそれぞれ接続媒体層を形成する工程と、
前記各接続媒体層を溶融させて、前記各端子上に接続媒体溜りを形成する工程と、
半導体チップに設けられた複数の突起状電極を、前記各接続媒体溜りを介して前記各端子にそれぞれ電気的に接続するとともに固定する工程と
を具備することを特徴とするフリップチップ実装半導体装置の製造方法。
【請求項２】
前記端子は、複数の第１の端子と、前記一方の端部から前記他方の端部に向かう方向が前記第１の端子における前記一方の端部から前記他方の端部に向かう方向に対して逆方向となる複数の第２の端子とから構成されており、前記第１の端子と前記第２の端子とは交互に配置されるように形成されることを特徴とする請求項１記載のフリップチップ実装半導体装置の製造方法。
【請求項３】
前記配線の間隔は、６０μｍ以下であることを特徴とすることを特徴とする請求項２記載のフリップチップ実装半導体装置の製造方法。
【請求項４】
幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを有するフリップチップ実装用基板と、
前記各端子における前記他方の端部側の部分上にそれぞれ位置した接続媒体溜りと、
前記各接続媒体溜りを介して、それぞれ前記各端子に電気的に接続され、かつ固定された突起状電極を有する半導体チップと
を具備することを特徴とするフリップチップ実装半導体装置。
【請求項５】
前記端子は、複数の第１の端子と、前記一方の端部から前記他方の端部に向かう方向が前記第１の端子における前記一方の端部から前記他方の端部に向かう方向に対して逆方向となる複数の第２の端子とから構成されており、前記第１の端子と前記第２の端子とは、交互に配置されていることを特徴とする請求項４記載のフリップチップ実装半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−１４７６２０（Ｐ２００６−１４７６２０Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３１５６５（Ｐ２００４−３３１５６５）
【出願日】平成１６年１１月１６日（２００４．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月１６日（２００４．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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