マスクレイアウトパラメータの抽出方法
【課題】高精度で実用的なシミュレーションを可能にする拡散抵抗モデルと、これを用いたパラメータ抽出方法とを提供することを目的とする。
【解決手段】パラメータ抽出方法は、マスクレイアウト情報から解析対象となるトランジスタのソース/ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ(a)と、ソース側およびドレイン側のメッシュ状の抵抗回路網と、メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第1のトランジスタとを含む拡散層抵抗モデルを用いて拡散抵抗のパラメータ抽出を行うステップ(b)とを備えている。また、拡散層抵抗モデルに含まれるトランジスタ数は、ゲート幅方向に配置された抵抗の数より少ない。
【解決手段】パラメータ抽出方法は、マスクレイアウト情報から解析対象となるトランジスタのソース/ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ(a)と、ソース側およびドレイン側のメッシュ状の抵抗回路網と、メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第1のトランジスタとを含む拡散層抵抗モデルを用いて拡散抵抗のパラメータ抽出を行うステップ(b)とを備えている。また、拡散層抵抗モデルに含まれるトランジスタ数は、ゲート幅方向に配置された抵抗の数より少ない。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンピュータを使用した半導体装置の設計およびシミュレーションに関するものであり、特に、マスクレイアウトパラメータの抽出方法、およびこれによって求められたネット情報を使用した設計ならびにシミュレーション技術に関する。
【背景技術】
【0002】
マイクロプロセッサに代表されるLSI(Large Scale Integrated)は、一般に「セル」と呼ばれ、基本機能を有する単位回路を多数組み合わせることにより構成されている。LSIの高性能化及び高集積化に伴い、LSI回路設計の根幹を成すセルの回路設計を高精度に行なうためのCAD(Computer Aided Design)ツールの役割が重要度を増している。
【0003】
設計精度に深く関わるCADツールの1つとしてマスクレイアウトパラメータ抽出装置(LPE:layout parameter extractor)がある。LPEを用いて、設計されたセルのマスクレイアウトデータから、配置された各素子の特性情報と接続情報等を含むネットリストを生成する。ここでの特性情報としては、拡散層、ゲート、配線などにおける寄生素子(寄生抵抗、寄生容量)、トランジスタのサイズ(ゲート長、ゲート幅)、拡散層の面積、周辺長等がある。
【0004】
さらに、回路シミュレータを用いて、設計されたセル及びLSIを対象として、MOS(metal oxide semiconductor)トランジスタ、容量素子及び抵抗素子等の各素子の接続情報、並びにトランジスタサイズ(トランジスタ幅及びトランジスタ長)、容量値及び抵抗値等の各素子の特性情報を含むネットリストに基づいて、当該セル及びLSIの動作を想定したシミュレーションを行なう。
【0005】
近年、システムLSIなどの開発において、LPEを用いて行うシミュレーション精度のより一層の向上が要求されている。特に、半導体プロセスの微細化が進むにつれて、拡散層の寄生抵抗は、MOSトランジスタのオン抵抗に対して相対的に大きくなり、セルにおける拡散層のレイアウトパターンやコンタクトの配置などが回路の性能に大きく影響するようになってきている。
【0006】
図10は、MOSトランジスタのレイアウト例を示す平面図である。同図において、高濃度の不純物を含むソースS、ドレインDと、ゲートGとを有し、周囲を基板上部に形成された素子分離領域STIに囲まれたMOSトランジスタが示されている。また、ここに示す例では、コンタクトCAがソースS上には1個、ドレインD上には2個形成されている。図10に示すように、コンタクトCAの数が少ない場合、またコンタクトCAの配置箇所が偏った場合には、拡散層(ソースSおよびドレインD)の寄生抵抗が影響するため、設計精度の向上には、拡散層の寄生抵抗の効果をシミュレーションに反映する事が必要である。
【0007】
図11(a)、(b)は、拡散層の寄生抵抗の効果をシミュレーションに反映する回路モデルを示す図である。拡散層の寄生抵抗を正確にモデリングするために、理想的には、図11(a)に示すような回路モデルが必要になる。すなわち、トランジスタのゲート幅方向の拡散層の寄生抵抗を表現するために、1個のトランジスタを複数個に分割し、各トランジスタをメッシュ状の抵抗に接続する。なお、図11(b)は、図11(a)での抵抗記号を省略し、代わりに抵抗を太線で示すメッシュ状抵抗Rmeshで示したものである。ここで、「メッシュ状抵抗」とは、ゲート長方向およびゲート幅方向に沿って配置された複数の抵抗が、等価回路において網目を構成するように互いに接続された抵抗回路網のことを意味するものとする。
【0008】
図11(a)、(b)において、Tr1、Tr2は分割されたトランジスタであり、Tr1は端部に配置されたトランジスタ、Tr2は中心部に配置されたトランジスタである。例えば、Tr1を2個、Tr2を9個とし、元々のトランジスタのゲート幅をWとすると、Tr1のゲート幅W1はW/20、Tr2のゲート幅W2はW/10である。Rx1、Rx2は横方向の拡散層の抵抗、Ry1、Ry2は縦方向の拡散層の抵抗で、横方向のメッシュ幅をΔX、縦方向のメッシュ幅をΔY、Rsを拡散層のシート抵抗とすると、下記の関係が成り立つ。
【0009】
Rx1=Rs*(2ΔX/ΔY) ・・・(1)
Rx2=Rs*(ΔX/ΔY) ・・・(2)
Ry1=Rs*(2ΔY/ΔX) ・・・(3)
Ry2=Rs*(ΔY/ΔX) ・・・(4)
横方向の拡散層の長さをDとし、横方向の分割数を2個、縦方向の分割数を10個とし、横方向のメッシュ幅をΔX、縦方向のメッシュ幅をΔYと表すと、
ΔX=D/2 ・・・(5)
ΔY=W/10 ・・・(6)
となる。
【0010】
図11(a)、(b)において、Gはゲート、Sはソース、Dはドレイン、Rcはコンタクト抵抗、Vgはゲート端子、Vsはソース端子、Vdはドレイン端子をそれぞれ示す。実際の各Tr間にはゲート抵抗が接続され、ドレイン端子間には配線抵抗が接続されているが、ここでは簡単のために省略する。
【0011】
以上の方法によれば、1個のトランジスタを複数個の仮想的なトランジスタに分割し、各仮想トランジスタを流れる電流を解析することができるので、拡散層の各部分での寄生抵抗を詳細に見積もることが可能となる。
【0012】
また、拡散層の抵抗値を高精度に抽出する方法が記載された文献としては、特許文献1がある。当該文献に記載された発明では、まず、MOSトランジスタの種類と、拡散領域の矩形情報と、その拡散抵抗値との組みを登録したデータベースをあらかじめ準備しておく。次に、マスクレイアウト情報から抽出されたデータからMOSトランジスタと拡散抵抗とを認識し、それらの素子部分の図形的な構成情報とプロセス情報を既存のテクノロジCAD(TCAD)を用いて処理し、データベースから拡散抵抗値の算出等を行う。
【特許文献1】特開平10−107147号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
図11(a)、(b)に示したモデルを用いる場合、解析すべきトランジスタ数が多数(例えば11個)あり、回路シミュレーション時間が膨大になるという課題がある。従って、このモデルを実際に使用するのは困難であった。シミュレーション時間を短縮するためには演算量を低減できる単純なモデルを用いることが好ましいが、一般的にシミュレーション精度と処理時間の長さとはトレードオフの関係にあり、実用的で且つ十分な精度を満たす拡散抵抗の抽出方法は知られていない。
【0014】
一方、特許文献1の方法では、具体的なデータベース化の方法とデータベースの補間の方法が記載されているものの、精度を高める方法に関しては記載されておらず、十分に高い精度を得ることは困難であった。
【0015】
上記課題に鑑み、本発明は、高精度で実用的なシミュレーションを可能にする拡散抵抗モデルと、これを用いたパラメータ抽出方法とを提供することを目的とする。
【課題を解決するための手段】
【0016】
上述の課題の解決を図るため、本願発明者らは、まず、図11(a)、(b)に示すモデルの簡略化を行い、回路シミュレーションにおける演算量の低減を行ってみた。具体的には、図12に示すように、拡散層のメッシュ状抵抗Rmeshは図11(b)と同様にしたまま、トランジスタの数を1つに減らし、メッシュ状抵抗Rmeshの各11個の端子が1つのトランジスタのソースSあるいはドレインDに接続するモデル(以下、「検討例に係るモデル」と称する)を作成した。図12において、Gはゲート、Sはソース、Dはドレイン、Rcはコンタクト抵抗、Vgはゲート端子、Vsはソース端子、Vdはドレイン端子をそれぞれ示す。実際のTrにはゲート抵抗が接続され、ドレイン端子間には配線抵抗が接続されているが、ここでは簡単のために省略する。図12に示す検討例に係るモデルを用いて回路シミュレーションを行ったところ、処理時間は短縮したものの、拡散層の形状やコンタクト数の違いにより、十分な精度が得られない場合が出てくることが分かった。
【0017】
そこで、本願発明者らは、この原因を明らかにするべく図13に示すようなトランジスタの複数のパターンを作成し、図12に示す検討例に係るモデルを用いて寄生抵抗(拡散層抵抗)の抽出を行い、回路シミュレーションを行った。
【0018】
図13は、MOSトランジスタが直列に接続された場合において、コンタクト数および拡散層(ソースおよびドレイン)の形状を変えた複数のレイアウトパターンを示す図である。ここでは、MOSトランジスタがPチャネル型である場合を例としており、パターン1〜5のすべてで互いに直列に接続されたMOSトランジスタの2つのゲートGに挟まれたソースSは共通になっている。図13において、パターン1ではコンタクトCA数がソースSおよびドレインDのそれぞれにつき5個と、コンタクトCAを設計上配置できる上限まで配置してある。パターン2ではドレインD上のコンタクトCA数が5個に対してソースS上のコンタクトCA数が3個、パターン3ではドレインD上のコンタクトCA数が5個に対してソースS上のコンタクトCA数が1個でゲート幅方向の中央部に設けられている。パターン4ではドレインD上のコンタクトCA数が5個に対してソースS上のコンタクトCA数が1個でパターン3に比べてゲート幅方向の端部に設けられている。パターン5では、ソースSおよび一方のドレインDが他方のドレインDに比べてゲート幅方向に長くなっており、一方のドレインD上のコンタクトCA数が7個、他方のドレインD上のコンタクトCA数が5個で、ソースS上のコンタクトCA数が1個でゲート幅方向における他方のドレインDと対向していない側の端部に設けられている。
【0019】
本願発明者らは、パターン1〜5のそれぞれに対して上述のモデルを用いた回路シミュレーションを行ってMOSトランジスタの飽和電流値を算出し、得られた値を、最も精度が高い図11(a)、(b)に示すモデルを用いたシミュレーション結果と比較した。その結果、パターン1、2では図12に示す検討例に係るモデルを用いた場合でも高精度に飽和電流値を見積もることができたが、コンタクト数が1個のパターン3、コンタクトCAがソースS端部上にあるパターン4、さらにソースSおよび一方のドレインDが他方のドレインDに比べてゲート幅方向に長くなった場合のパターン5になるに従って精度が悪くなることが分かった。
【0020】
これは、図13を用いて以下のように説明できる。図13の例では、図中に示す矢印のように、電流はソース端子からその両側(左右)に位置する複数のドレイン端子へと流れる。この図から、パターン1からパターン5に向かうに従って、縦方向(ゲート幅方向)に流れる電流の割合が増えている事が分かる。縦方向に流れる電流の割合が大きいということは、縦方向の拡散層抵抗の影響を大きく受けることを意味する。
【0021】
これに対し、検討例に係るモデルでは、メッシュ状抵抗Rmeshの各11個の端子が1つのトランジスタのソースあるいはドレインに接続されており、縦方向の拡散層抵抗を実際よりも小さめに見積もっていることになる。そのため、検討例にモデルではパターン3、4、5での飽和電流値が高めに見積もられるものと考えられる。なお、トランジスタのソースとメッシュ状抵抗とを結ぶ配線およびドレインとメッシュ状抵抗とを結ぶ配線は共に抵抗値0として扱う。
【0022】
この知見を踏まえ、本願発明者らは以下で説明する本願発明に想到した。
【0023】
本発明のマスクレイアウトパラメータの抽出方法は、マスクレイアウト情報から解析対象となるトランジスタのソース/ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ(a)と、ソース側およびドレイン側の前記メッシュ状の抵抗回路網と、前記メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第1のトランジスタとを含む拡散層抵抗モデルを用いて前記拡散抵抗のパラメータ抽出を行うステップ(b)とを備え、前記拡散層抵抗モデルに含まれるトランジスタ数は、前記ゲート幅方向に配置された抵抗の数より少ない。
【0024】
この方法で用いられる拡散層抵抗モデルでは、トランジスタの数をゲート幅方向に配置された抵抗の数よりも少なくしているため、ゲート幅方向の抵抗と同数のトランジスタを含むモデルを用いる場合に比べて回路シミュレーションにおける演算量を抑えて処理時間の短縮を図りつつ十分な精度で拡散抵抗の見積もりを行うことができる。
【0025】
また、特に縦方向の拡散層抵抗が適度に考慮に入るように適宜トランジスタをメッシュ状の抵抗回路網のゲート幅方向の両端部に接続したり、適宜抵抗を設置するなどすることで、さらに精度良く拡散抵抗を見積もることが可能となる。
【発明の効果】
【0026】
本発明のマスクレイアウトパラメータの抽出方法によれば、従来に比べてトランジスタ数を減らすことで、回路シミュレーションに要する時間を短縮し、設計コストの低減を図ることができる。また、ソース端子またはドレイン端子が複数個あるような場合でも、十分高い精度でソース/ドレインの拡散抵抗を見積もることが可能となる。
【発明を実施するための最良の形態】
【0027】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る拡散層抵抗モデルを示す図である。
【0028】
同図に示すように、本実施形態の拡散層抵抗モデルの特徴は、MOSトランジスタTrのソースSが、ソースS側のメッシュ状抵抗の端子のうち、ゲート幅方向の中央に位置する端子に接続され、ドレインDが、ドレインD側のメッシュ状抵抗のうち、ゲート幅方向の中心に位置する抵抗の端子に接続されていることにある。メッシュ状抵抗Rmeshにおいてゲート長方向およびゲート幅方向に配置された抵抗の数やソース端子Vs、ドレイン端子Vdの数や位置は任意に設定すればよいが、図1に示す例では図11(b)に示す従来例と同様に、1つの拡散層につき、ゲート幅方向に10個の抵抗(端子は11個)が、ゲート長方向に2列分配置されて、ソース端子Vsは1個設けられ、ドレイン端子Vsは2個設けられている。なお、MOSトランジスタTrのソースSとメッシュ状抵抗Rmeshとを結ぶ配線およびドレインDとメッシュ状抵抗とを結ぶ配線は共に抵抗値0として扱う。なお、図中のGはゲート、Rcはコンタクト抵抗、Vgはゲート端子を示す。
【0029】
本実施形態の拡散層抵抗モデルでは、2つのドレイン端子VdからトランジスタのドレインDへと流れる電流(Nチャネル型MOSトランジスタの場合)は必ず縦方向(ゲート幅方向)に配置された抵抗を経由する。また、MOSトランジスタTrのソースSからソース端子Vsに流れる電流も同様に必ず縦方向の抵抗を経由して流れるので、検討例に係るモデルでは考慮されなかった縦方向の抵抗成分も考慮に入れた回路シミュレーションを行うことが可能になる。
【0030】
また、MOSトランジスタのソースSおよびドレインDがそれぞれメッシュ状抵抗Rmeshの端子のうちゲート幅方向の中央に位置する端子に接続することにより、ゲート幅方向の中央からずれた端子に接続する場合に比べてソース端子Vsおよびドレイン端子Vdの位置の変更によるシミュレーション精度のばらつきを抑えることができる。
【0031】
次に、本実施形態の拡散層抵抗モデルを用いることの効果を定量的に示すため、図13に示すパターン1〜5のそれぞれについて寄生抵抗を抽出し、図1に示す本実施形態のモデルを用いて回路シミュレーションを行った。
【0032】
図2は、図13に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。図2では、精度が最も高い図11(b)に示すモデルを用いて得られた飽和電流値を100%とした場合の値を示している。なお、比較対象として図11(b)に示すモデルを用いるのは、当該モデルがコンタクトCAの位置や数、拡散層の形状によらず最も詳細に回路シミュレーションを行えるモデルであるためである。従って、図11(b)に示すモデルを用いて算出する飽和電流値は、ここでは実際の飽和電流値として代用される。
【0033】
図2に示す結果から、パターン3を除いて本実施形態のモデルを用いた回路シミュレーションで得られた飽和電流値の方が図13に示すモデルを用いて得られた飽和電流値よりも小さくなっており、拡散層抵抗をやや高めに見積もっていることが分かる。また、検討例に係るモデルを用いた場合の最大誤差が4.5%であるのに対し、本実施形態に係るモデルを用いた場合の最大誤差は1.7%となっており、シミュレーション精度を大きく改善できることが分かる。また、MOSトランジスタTrを1個しか想定しないため、図12に示す例に比べて回路シミュレーションに要する時間を大幅に短縮することができる。
【0034】
なお、本実施形態の拡散層抵抗モデルを用いて回路シミュレーションする際には、まず、マスクレイアウト情報からLPEを用いてMOSトランジスタの拡散抵抗の他、拡散層の形状やコンタクトの数や位置、ゲート長などの情報を抽出する。一方で、TEG(Test Element Group)に含まれるMOSトランジスタについての拡散層抵抗を実測してこの実測データをメモリ等に保存する。次いで、LPEにより保存された実測データを用いて、本実施形態の拡散層抵抗モデルにおける寄生抵抗(拡散層抵抗)のパラメータ抽出を行う。次に、トランジスタに関するその他のパラメータと共に拡散層抵抗のパラメータを回路シミュレータに入力し、回路シミュレーションを行う。
【0035】
なお、図1ではゲート長方向とゲート幅方向で2個×10個の抵抗で各メッシュ状抵抗Rmeshが構成される例を示したが、各メッシュ状抵抗は、ゲート長方向には1個以上、ゲート幅方向には2個以上の偶数個の抵抗で構成されていればよい。
【0036】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る拡散層抵抗モデルを示す図である。同図において、MOSトランジスタTrの個数、ゲート端子Vgの個数、ソース端子Vs、ドレイン端子Vd、コンタクト抵抗Rcの位置および個数、メッシュ状抵抗Rmeshなどは第1の実施形態と同様である。
【0037】
図3に示す本実施形態の拡散層抵抗モデルで特徴的な部分は、ソースS側、ドレインD側のメッシュ状の抵抗Rmeshの11個の端子のうち、ゲート幅方向の真ん中に設けられた端子およびゲート幅方向の両端に設けられた端子をMOSトランジスタTrのソースSまたはドレインDを接続し、且つメッシュ状抵抗Rmeshの両端の端子とMOSトランジスタTrのソースSとを接続する配線上およびメッシュ状抵抗Rmeshの両端の端子とドレインDとを接続する配線上に抵抗Raを挿入している点である。なお、MOSトランジスタTrのソースSとメッシュ状抵抗Rmeshの真ん中の端子とを結ぶ配線およびドレインDとメッシュ状抵抗Rmeshの真ん中の端子とを結ぶ配線は共に抵抗値0として扱う。一方、配線上の抵抗Raの抵抗値は必要に応じて任意に設定することができる。
【0038】
この場合、MOSトランジスタTrのドレインDからドレイン端子Vdへと流れる電流の一部はメッシュ状抵抗Rmeshの端部に位置する端子を介して流れ、この電流経路上の縦方向の抵抗値は、メッシュ状抵抗Rmeshの中央に位置する端子を介して流れる電流の経路上の抵抗値よりも小さく見積もられる。そのため、本実施形態の拡散層抵抗モデルを用いれば、第1の実施形態の拡散層抵抗モデルにおいて高めに見積もられる縦方向の拡散層抵抗の影響を低め(より実際に近い状態)に設定することができる。挿入する抵抗Raの抵抗値は、例えば以下の式を用いて計算する。
【0039】
R=Rs*W/(α*D*Ncβ) ・・・(7)
ここで、Rsは拡散層のシート抵抗、Wはトランジスタのゲート幅、Dは横方向(ゲート長方向)の拡散層の長さ、Ncはドレイン端子またはソース端子のいずれか一方でのコンタクト数、α、βはフィッテングパラメータである。式(7)において、α=2、β=1、Nc=1とすると、式(7)は下式(8)のようになる。
【0040】
R=Rs*W/(2*D)・・・(8)
一方、メッシュ抵抗Rmeshの中央部から抵抗Raが接続されている一端部までのメッシュ抵抗Rmeshにおける縦方向の拡散層抵抗は、下式(9)のようになる。
【0041】
R=Rs*W/(2*D)・・・(9)
そして、ソースS又はドレインDから抵抗Raが接続されているメッシュ抵抗Rmesの一端部に至る経路における抵抗値は、抵抗Raとメッシュ抵抗Rmeshにおける縦方向の拡散層抵抗との並列抵抗となるため、式(8)と式(9)から下式(10)のようになる。
【0042】
R=Rs*W/(4*D)・・・(10)
従って、本実施形態によれば、第1の実施形態では高めに見積もっていた縦方向の拡散層抵抗の影響を低めに設定することができる。さらに、コンタクト数が多い場合には式(7)の抵抗値は小さくなり、縦方向の拡散層抵抗の影響をさらに小さく見積もることになる。シミュレーション精度を高くするには、α、βの値をテクノロジ、セルのレイアウトにより最適値を設定することが必要である。
【0043】
次に、式(7)のパラメータを実際のレイアウト図及び断面図を参照して説明する。
【0044】
図4(a)は、セルの一部を抜き出して示すレイアウト図であり、(b)は、(a)に示す部分のIVb−IVb線における断面図である。図4(a)、(b)において、Wはトランジスタのゲート幅、Gはゲート、CAはコンタクト、SD1、SD2、SD3はソース/ドレイン(拡散層)、Nc1、Nc2、Nc3は各々ソースドレインSD1、SD2、SD3に配置されたコンタクト数である。また、OXはゲート酸化膜、STIは素子分離領域、SWはサイドウォール、SDDはソースドレイン拡散層、SAはソースドレインシリサイドであり、ゲート長をL、ゲート間隔をS、サイドウォール幅をLsとすると、横方向の拡散層の長さDは、
D=S−2*Ls
となる。これは、ソースドレイン拡散層SDDのシート抵抗が、ソース/ドレインシリサイドSAのシート抵抗より1桁以上高いために、拡散層全体のシート抵抗は低いほうの、ソースドレインシリサイドSAのシート抵抗で決まるためである。
【0045】
図5は、図13に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。図5では、精度が最も高い図11(b)に示すモデルを用いて得られた飽和電流値を100%とした場合の値を示している。
【0046】
図5に示す結果から、本実施形態に係るモデルを用いた回路シミュレーションでの飽和電流値は、図11(b)に示すモデルを用いた場合に得られる値よりもやや大きくなっており、拡散層抵抗を小さめに見積もっていることが分かる。図12に示す検討例に係るモデルでは最大誤差が4.5%であるのに対し、本実施形態のモデルを用いたシミュレーションでは最大誤差が0.9%ということで、シミュレーション精度を大幅に改善できていることが分かる。
【0047】
これまではソース/ドレイン上にコンタクトが設けられている例を説明してきたが、実際のセルレイアウトではNANDやNOR等の直列Trではソース/ドレイン上にコンタクトが設けられない。
【0048】
図6は、互いに直列に接続されたMOSトランジスタにおいて、2つのゲートを挟んでソース/ドレイン上にコンタクトがある場合のレイアウト図である。同図において、Gはゲート、Sはソース、Dはドレイン、CAはコンタクトである。
【0049】
2つのゲートGに挟まれた拡散層上にコンタクトが設けられない場合、図6に示すようにコンタクトが設けられない拡散層では横方向だけに電流が流れ、縦方向に電流が流れないため、縦方向の拡散層抵抗値を小さくすればよく、例えば、式(7)で設定したRを0にすればよい。図7は、R=0としたときの、本実施形態の拡散層抵抗モデルを示す図である。
【0050】
これに対し、図13に示すパターン3のように、2つのMOSトランジスタで共用される拡散層上にコンタクトが設けられている場合、電流は縦方向にも流れるので式(7)ではRを0ではない値に適宜設定すればよい。
【0051】
なお、本実施形態の拡散層抵抗モデルにおいて、MOSトランジスタのソースおよびドレインをメッシュ状抵抗のゲート幅方向の端部に位置する端子に接続している例を説明したが、端部に限らず、中央部を挟んで対称の位置に設けられた2つの端子にMOSトランジスタのソースまたはドレインを接続し、この配線上に抵抗を設けてもよい。
【0052】
(第3の実施形態)
図8は、本発明の第3の実施形態に係る拡散層抵抗モデルを示す図である。同図において、Gはゲート、Sはソース、Dはドレイン、Rcはコンタクト抵抗、Vgはゲート端子、Vsはソース端子、Vdはドレイン端子である。また、MOSトランジスタTr3、Tr4は解析対象となるMOSトランジスタを分割したトランジスタであり、MOSトランジスタTr3は端部に配置されたトランジスタ、MOSトランジスタTr4は中心部に配置されたトランジスタである。元のトランジスタのゲート幅をWとすると、MOSトランジスタTr3のゲート幅W3はW/4、MOSトランジスタTr4のゲート幅W4はW/2である。本実施形態の拡散層抵抗モデルにおいて特徴的な部分は、MOSトランジスタが、メッシュ状抵抗Rmeshを構成する縦方向の抵抗数(ここでは10個)よりも少ない個数に分割されている点である。図8に示す例では、元のMOSトランジスタが3個に分割され、且つMOSトランジスタTr3のソースSおよびドレインDがそれぞれに対応するメッシュ状抵抗Rmeshの端部に接続されている。
【0053】
図9は、図13に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。図12に示す検討例に係るモデルを用いた場合の最大誤差が4.5%であるのに対し、本実施形態に係るモデルを用いた場合の最大誤差は0.9%となっており、シミュレーション精度を大きく改善できることが分かる。また、図11(b)に示す従来例に係るモデルに比べてMOSトランジスタの数を減らしているので、回路シミュレーションに要する時間は従来に比べて短縮することができる。
【0054】
ただし、本実施形態の拡散層抵抗モデルを用いる場合、第1および第2の実施形態の拡散層抵抗モデルを用いる場合よりも回路シミュレーションに要する時間が長くなるため、本実施形態の拡散層抵抗モデルは、時間よりも比較的シミュレーション精度が重視される用途に特に好ましく用いられる。
【産業上の利用可能性】
【0055】
本発明の拡散層抵抗モデルを用いた回路シミュレーション方法は、LSIなどの集積化された半導体回路装置の設計に利用される。
【図面の簡単な説明】
【0056】
【図1】本発明の第1の実施形態に係る拡散層抵抗モデルを示す図である。
【図2】図13に示すパターンに対して第1の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。
【図3】本発明の第2の実施形態に係る拡散層抵抗モデルを示す図である。
【図4】(a)は、セルの一部を抜き出して示すレイアウト図であり、(b)は、(a)に示す部分のIVb−IVb線における断面図である。
【図5】図13に示すパターンに対して第2の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。
【図6】互いに直列に接続されたMOSトランジスタにおいて、2つのゲートを挟んでソース/ドレイン上にコンタクトがある場合のレイアウト図である。
【図7】R=0としたときの、第2の実施形態に係る拡散層抵抗モデルを示す図である。
【図8】本発明の第3の実施形態に係る拡散層抵抗モデルを示す図である。
【図9】図13に示すパターンに対して第3の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。
【図10】MOSトランジスタのレイアウト例を示す平面図である。
【図11】(a)、(b)は、拡散層の寄生抵抗の効果をシミュレーションに反映する回路モデルを示す図である。
【図12】検討例に係る拡散層抵抗モデルを示す図である。
【図13】MOSトランジスタが直列に接続された場合において、コンタクト数および拡散層(ソースおよびドレイン)の形状を変えた複数のレイアウトパターンを示す図である。
【符号の説明】
【0057】
STI 素子分離領域
G ゲート
S ソース
D ドレイン
CA コンタクト
Tr、Tr1、Tr2、Tr3、Tr4 MOSトランジスタ
Rx1、Rx2 横方向の拡散層の抵抗
Ry1、Ry2 縦方向の拡散層の抵抗
Ra 抵抗
Rc コンタクト抵抗
Vg ゲート端子
Vs ソース端子
Vd ドレイン端子
Rmesh メッシュ状拡散抵抗
W トランジスタのゲート幅
SD1、SD2、SD3 ソース/ドレイン
Nc1、Nc2、Nc3 ソース/ドレインに配置されたコンタクト数
OX ゲート酸化膜
SW サイドウォール
SDD ソースドレイン拡散層
SA ソースドレインシリサイド
L ゲート長
S ゲート間隔
Ls サイドウォール幅
D 横方向の拡散層の長さ
【技術分野】
【0001】
本発明は、コンピュータを使用した半導体装置の設計およびシミュレーションに関するものであり、特に、マスクレイアウトパラメータの抽出方法、およびこれによって求められたネット情報を使用した設計ならびにシミュレーション技術に関する。
【背景技術】
【0002】
マイクロプロセッサに代表されるLSI(Large Scale Integrated)は、一般に「セル」と呼ばれ、基本機能を有する単位回路を多数組み合わせることにより構成されている。LSIの高性能化及び高集積化に伴い、LSI回路設計の根幹を成すセルの回路設計を高精度に行なうためのCAD(Computer Aided Design)ツールの役割が重要度を増している。
【0003】
設計精度に深く関わるCADツールの1つとしてマスクレイアウトパラメータ抽出装置(LPE:layout parameter extractor)がある。LPEを用いて、設計されたセルのマスクレイアウトデータから、配置された各素子の特性情報と接続情報等を含むネットリストを生成する。ここでの特性情報としては、拡散層、ゲート、配線などにおける寄生素子(寄生抵抗、寄生容量)、トランジスタのサイズ(ゲート長、ゲート幅)、拡散層の面積、周辺長等がある。
【0004】
さらに、回路シミュレータを用いて、設計されたセル及びLSIを対象として、MOS(metal oxide semiconductor)トランジスタ、容量素子及び抵抗素子等の各素子の接続情報、並びにトランジスタサイズ(トランジスタ幅及びトランジスタ長)、容量値及び抵抗値等の各素子の特性情報を含むネットリストに基づいて、当該セル及びLSIの動作を想定したシミュレーションを行なう。
【0005】
近年、システムLSIなどの開発において、LPEを用いて行うシミュレーション精度のより一層の向上が要求されている。特に、半導体プロセスの微細化が進むにつれて、拡散層の寄生抵抗は、MOSトランジスタのオン抵抗に対して相対的に大きくなり、セルにおける拡散層のレイアウトパターンやコンタクトの配置などが回路の性能に大きく影響するようになってきている。
【0006】
図10は、MOSトランジスタのレイアウト例を示す平面図である。同図において、高濃度の不純物を含むソースS、ドレインDと、ゲートGとを有し、周囲を基板上部に形成された素子分離領域STIに囲まれたMOSトランジスタが示されている。また、ここに示す例では、コンタクトCAがソースS上には1個、ドレインD上には2個形成されている。図10に示すように、コンタクトCAの数が少ない場合、またコンタクトCAの配置箇所が偏った場合には、拡散層(ソースSおよびドレインD)の寄生抵抗が影響するため、設計精度の向上には、拡散層の寄生抵抗の効果をシミュレーションに反映する事が必要である。
【0007】
図11(a)、(b)は、拡散層の寄生抵抗の効果をシミュレーションに反映する回路モデルを示す図である。拡散層の寄生抵抗を正確にモデリングするために、理想的には、図11(a)に示すような回路モデルが必要になる。すなわち、トランジスタのゲート幅方向の拡散層の寄生抵抗を表現するために、1個のトランジスタを複数個に分割し、各トランジスタをメッシュ状の抵抗に接続する。なお、図11(b)は、図11(a)での抵抗記号を省略し、代わりに抵抗を太線で示すメッシュ状抵抗Rmeshで示したものである。ここで、「メッシュ状抵抗」とは、ゲート長方向およびゲート幅方向に沿って配置された複数の抵抗が、等価回路において網目を構成するように互いに接続された抵抗回路網のことを意味するものとする。
【0008】
図11(a)、(b)において、Tr1、Tr2は分割されたトランジスタであり、Tr1は端部に配置されたトランジスタ、Tr2は中心部に配置されたトランジスタである。例えば、Tr1を2個、Tr2を9個とし、元々のトランジスタのゲート幅をWとすると、Tr1のゲート幅W1はW/20、Tr2のゲート幅W2はW/10である。Rx1、Rx2は横方向の拡散層の抵抗、Ry1、Ry2は縦方向の拡散層の抵抗で、横方向のメッシュ幅をΔX、縦方向のメッシュ幅をΔY、Rsを拡散層のシート抵抗とすると、下記の関係が成り立つ。
【0009】
Rx1=Rs*(2ΔX/ΔY) ・・・(1)
Rx2=Rs*(ΔX/ΔY) ・・・(2)
Ry1=Rs*(2ΔY/ΔX) ・・・(3)
Ry2=Rs*(ΔY/ΔX) ・・・(4)
横方向の拡散層の長さをDとし、横方向の分割数を2個、縦方向の分割数を10個とし、横方向のメッシュ幅をΔX、縦方向のメッシュ幅をΔYと表すと、
ΔX=D/2 ・・・(5)
ΔY=W/10 ・・・(6)
となる。
【0010】
図11(a)、(b)において、Gはゲート、Sはソース、Dはドレイン、Rcはコンタクト抵抗、Vgはゲート端子、Vsはソース端子、Vdはドレイン端子をそれぞれ示す。実際の各Tr間にはゲート抵抗が接続され、ドレイン端子間には配線抵抗が接続されているが、ここでは簡単のために省略する。
【0011】
以上の方法によれば、1個のトランジスタを複数個の仮想的なトランジスタに分割し、各仮想トランジスタを流れる電流を解析することができるので、拡散層の各部分での寄生抵抗を詳細に見積もることが可能となる。
【0012】
また、拡散層の抵抗値を高精度に抽出する方法が記載された文献としては、特許文献1がある。当該文献に記載された発明では、まず、MOSトランジスタの種類と、拡散領域の矩形情報と、その拡散抵抗値との組みを登録したデータベースをあらかじめ準備しておく。次に、マスクレイアウト情報から抽出されたデータからMOSトランジスタと拡散抵抗とを認識し、それらの素子部分の図形的な構成情報とプロセス情報を既存のテクノロジCAD(TCAD)を用いて処理し、データベースから拡散抵抗値の算出等を行う。
【特許文献1】特開平10−107147号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
図11(a)、(b)に示したモデルを用いる場合、解析すべきトランジスタ数が多数(例えば11個)あり、回路シミュレーション時間が膨大になるという課題がある。従って、このモデルを実際に使用するのは困難であった。シミュレーション時間を短縮するためには演算量を低減できる単純なモデルを用いることが好ましいが、一般的にシミュレーション精度と処理時間の長さとはトレードオフの関係にあり、実用的で且つ十分な精度を満たす拡散抵抗の抽出方法は知られていない。
【0014】
一方、特許文献1の方法では、具体的なデータベース化の方法とデータベースの補間の方法が記載されているものの、精度を高める方法に関しては記載されておらず、十分に高い精度を得ることは困難であった。
【0015】
上記課題に鑑み、本発明は、高精度で実用的なシミュレーションを可能にする拡散抵抗モデルと、これを用いたパラメータ抽出方法とを提供することを目的とする。
【課題を解決するための手段】
【0016】
上述の課題の解決を図るため、本願発明者らは、まず、図11(a)、(b)に示すモデルの簡略化を行い、回路シミュレーションにおける演算量の低減を行ってみた。具体的には、図12に示すように、拡散層のメッシュ状抵抗Rmeshは図11(b)と同様にしたまま、トランジスタの数を1つに減らし、メッシュ状抵抗Rmeshの各11個の端子が1つのトランジスタのソースSあるいはドレインDに接続するモデル(以下、「検討例に係るモデル」と称する)を作成した。図12において、Gはゲート、Sはソース、Dはドレイン、Rcはコンタクト抵抗、Vgはゲート端子、Vsはソース端子、Vdはドレイン端子をそれぞれ示す。実際のTrにはゲート抵抗が接続され、ドレイン端子間には配線抵抗が接続されているが、ここでは簡単のために省略する。図12に示す検討例に係るモデルを用いて回路シミュレーションを行ったところ、処理時間は短縮したものの、拡散層の形状やコンタクト数の違いにより、十分な精度が得られない場合が出てくることが分かった。
【0017】
そこで、本願発明者らは、この原因を明らかにするべく図13に示すようなトランジスタの複数のパターンを作成し、図12に示す検討例に係るモデルを用いて寄生抵抗(拡散層抵抗)の抽出を行い、回路シミュレーションを行った。
【0018】
図13は、MOSトランジスタが直列に接続された場合において、コンタクト数および拡散層(ソースおよびドレイン)の形状を変えた複数のレイアウトパターンを示す図である。ここでは、MOSトランジスタがPチャネル型である場合を例としており、パターン1〜5のすべてで互いに直列に接続されたMOSトランジスタの2つのゲートGに挟まれたソースSは共通になっている。図13において、パターン1ではコンタクトCA数がソースSおよびドレインDのそれぞれにつき5個と、コンタクトCAを設計上配置できる上限まで配置してある。パターン2ではドレインD上のコンタクトCA数が5個に対してソースS上のコンタクトCA数が3個、パターン3ではドレインD上のコンタクトCA数が5個に対してソースS上のコンタクトCA数が1個でゲート幅方向の中央部に設けられている。パターン4ではドレインD上のコンタクトCA数が5個に対してソースS上のコンタクトCA数が1個でパターン3に比べてゲート幅方向の端部に設けられている。パターン5では、ソースSおよび一方のドレインDが他方のドレインDに比べてゲート幅方向に長くなっており、一方のドレインD上のコンタクトCA数が7個、他方のドレインD上のコンタクトCA数が5個で、ソースS上のコンタクトCA数が1個でゲート幅方向における他方のドレインDと対向していない側の端部に設けられている。
【0019】
本願発明者らは、パターン1〜5のそれぞれに対して上述のモデルを用いた回路シミュレーションを行ってMOSトランジスタの飽和電流値を算出し、得られた値を、最も精度が高い図11(a)、(b)に示すモデルを用いたシミュレーション結果と比較した。その結果、パターン1、2では図12に示す検討例に係るモデルを用いた場合でも高精度に飽和電流値を見積もることができたが、コンタクト数が1個のパターン3、コンタクトCAがソースS端部上にあるパターン4、さらにソースSおよび一方のドレインDが他方のドレインDに比べてゲート幅方向に長くなった場合のパターン5になるに従って精度が悪くなることが分かった。
【0020】
これは、図13を用いて以下のように説明できる。図13の例では、図中に示す矢印のように、電流はソース端子からその両側(左右)に位置する複数のドレイン端子へと流れる。この図から、パターン1からパターン5に向かうに従って、縦方向(ゲート幅方向)に流れる電流の割合が増えている事が分かる。縦方向に流れる電流の割合が大きいということは、縦方向の拡散層抵抗の影響を大きく受けることを意味する。
【0021】
これに対し、検討例に係るモデルでは、メッシュ状抵抗Rmeshの各11個の端子が1つのトランジスタのソースあるいはドレインに接続されており、縦方向の拡散層抵抗を実際よりも小さめに見積もっていることになる。そのため、検討例にモデルではパターン3、4、5での飽和電流値が高めに見積もられるものと考えられる。なお、トランジスタのソースとメッシュ状抵抗とを結ぶ配線およびドレインとメッシュ状抵抗とを結ぶ配線は共に抵抗値0として扱う。
【0022】
この知見を踏まえ、本願発明者らは以下で説明する本願発明に想到した。
【0023】
本発明のマスクレイアウトパラメータの抽出方法は、マスクレイアウト情報から解析対象となるトランジスタのソース/ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ(a)と、ソース側およびドレイン側の前記メッシュ状の抵抗回路網と、前記メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第1のトランジスタとを含む拡散層抵抗モデルを用いて前記拡散抵抗のパラメータ抽出を行うステップ(b)とを備え、前記拡散層抵抗モデルに含まれるトランジスタ数は、前記ゲート幅方向に配置された抵抗の数より少ない。
【0024】
この方法で用いられる拡散層抵抗モデルでは、トランジスタの数をゲート幅方向に配置された抵抗の数よりも少なくしているため、ゲート幅方向の抵抗と同数のトランジスタを含むモデルを用いる場合に比べて回路シミュレーションにおける演算量を抑えて処理時間の短縮を図りつつ十分な精度で拡散抵抗の見積もりを行うことができる。
【0025】
また、特に縦方向の拡散層抵抗が適度に考慮に入るように適宜トランジスタをメッシュ状の抵抗回路網のゲート幅方向の両端部に接続したり、適宜抵抗を設置するなどすることで、さらに精度良く拡散抵抗を見積もることが可能となる。
【発明の効果】
【0026】
本発明のマスクレイアウトパラメータの抽出方法によれば、従来に比べてトランジスタ数を減らすことで、回路シミュレーションに要する時間を短縮し、設計コストの低減を図ることができる。また、ソース端子またはドレイン端子が複数個あるような場合でも、十分高い精度でソース/ドレインの拡散抵抗を見積もることが可能となる。
【発明を実施するための最良の形態】
【0027】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る拡散層抵抗モデルを示す図である。
【0028】
同図に示すように、本実施形態の拡散層抵抗モデルの特徴は、MOSトランジスタTrのソースSが、ソースS側のメッシュ状抵抗の端子のうち、ゲート幅方向の中央に位置する端子に接続され、ドレインDが、ドレインD側のメッシュ状抵抗のうち、ゲート幅方向の中心に位置する抵抗の端子に接続されていることにある。メッシュ状抵抗Rmeshにおいてゲート長方向およびゲート幅方向に配置された抵抗の数やソース端子Vs、ドレイン端子Vdの数や位置は任意に設定すればよいが、図1に示す例では図11(b)に示す従来例と同様に、1つの拡散層につき、ゲート幅方向に10個の抵抗(端子は11個)が、ゲート長方向に2列分配置されて、ソース端子Vsは1個設けられ、ドレイン端子Vsは2個設けられている。なお、MOSトランジスタTrのソースSとメッシュ状抵抗Rmeshとを結ぶ配線およびドレインDとメッシュ状抵抗とを結ぶ配線は共に抵抗値0として扱う。なお、図中のGはゲート、Rcはコンタクト抵抗、Vgはゲート端子を示す。
【0029】
本実施形態の拡散層抵抗モデルでは、2つのドレイン端子VdからトランジスタのドレインDへと流れる電流(Nチャネル型MOSトランジスタの場合)は必ず縦方向(ゲート幅方向)に配置された抵抗を経由する。また、MOSトランジスタTrのソースSからソース端子Vsに流れる電流も同様に必ず縦方向の抵抗を経由して流れるので、検討例に係るモデルでは考慮されなかった縦方向の抵抗成分も考慮に入れた回路シミュレーションを行うことが可能になる。
【0030】
また、MOSトランジスタのソースSおよびドレインDがそれぞれメッシュ状抵抗Rmeshの端子のうちゲート幅方向の中央に位置する端子に接続することにより、ゲート幅方向の中央からずれた端子に接続する場合に比べてソース端子Vsおよびドレイン端子Vdの位置の変更によるシミュレーション精度のばらつきを抑えることができる。
【0031】
次に、本実施形態の拡散層抵抗モデルを用いることの効果を定量的に示すため、図13に示すパターン1〜5のそれぞれについて寄生抵抗を抽出し、図1に示す本実施形態のモデルを用いて回路シミュレーションを行った。
【0032】
図2は、図13に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。図2では、精度が最も高い図11(b)に示すモデルを用いて得られた飽和電流値を100%とした場合の値を示している。なお、比較対象として図11(b)に示すモデルを用いるのは、当該モデルがコンタクトCAの位置や数、拡散層の形状によらず最も詳細に回路シミュレーションを行えるモデルであるためである。従って、図11(b)に示すモデルを用いて算出する飽和電流値は、ここでは実際の飽和電流値として代用される。
【0033】
図2に示す結果から、パターン3を除いて本実施形態のモデルを用いた回路シミュレーションで得られた飽和電流値の方が図13に示すモデルを用いて得られた飽和電流値よりも小さくなっており、拡散層抵抗をやや高めに見積もっていることが分かる。また、検討例に係るモデルを用いた場合の最大誤差が4.5%であるのに対し、本実施形態に係るモデルを用いた場合の最大誤差は1.7%となっており、シミュレーション精度を大きく改善できることが分かる。また、MOSトランジスタTrを1個しか想定しないため、図12に示す例に比べて回路シミュレーションに要する時間を大幅に短縮することができる。
【0034】
なお、本実施形態の拡散層抵抗モデルを用いて回路シミュレーションする際には、まず、マスクレイアウト情報からLPEを用いてMOSトランジスタの拡散抵抗の他、拡散層の形状やコンタクトの数や位置、ゲート長などの情報を抽出する。一方で、TEG(Test Element Group)に含まれるMOSトランジスタについての拡散層抵抗を実測してこの実測データをメモリ等に保存する。次いで、LPEにより保存された実測データを用いて、本実施形態の拡散層抵抗モデルにおける寄生抵抗(拡散層抵抗)のパラメータ抽出を行う。次に、トランジスタに関するその他のパラメータと共に拡散層抵抗のパラメータを回路シミュレータに入力し、回路シミュレーションを行う。
【0035】
なお、図1ではゲート長方向とゲート幅方向で2個×10個の抵抗で各メッシュ状抵抗Rmeshが構成される例を示したが、各メッシュ状抵抗は、ゲート長方向には1個以上、ゲート幅方向には2個以上の偶数個の抵抗で構成されていればよい。
【0036】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る拡散層抵抗モデルを示す図である。同図において、MOSトランジスタTrの個数、ゲート端子Vgの個数、ソース端子Vs、ドレイン端子Vd、コンタクト抵抗Rcの位置および個数、メッシュ状抵抗Rmeshなどは第1の実施形態と同様である。
【0037】
図3に示す本実施形態の拡散層抵抗モデルで特徴的な部分は、ソースS側、ドレインD側のメッシュ状の抵抗Rmeshの11個の端子のうち、ゲート幅方向の真ん中に設けられた端子およびゲート幅方向の両端に設けられた端子をMOSトランジスタTrのソースSまたはドレインDを接続し、且つメッシュ状抵抗Rmeshの両端の端子とMOSトランジスタTrのソースSとを接続する配線上およびメッシュ状抵抗Rmeshの両端の端子とドレインDとを接続する配線上に抵抗Raを挿入している点である。なお、MOSトランジスタTrのソースSとメッシュ状抵抗Rmeshの真ん中の端子とを結ぶ配線およびドレインDとメッシュ状抵抗Rmeshの真ん中の端子とを結ぶ配線は共に抵抗値0として扱う。一方、配線上の抵抗Raの抵抗値は必要に応じて任意に設定することができる。
【0038】
この場合、MOSトランジスタTrのドレインDからドレイン端子Vdへと流れる電流の一部はメッシュ状抵抗Rmeshの端部に位置する端子を介して流れ、この電流経路上の縦方向の抵抗値は、メッシュ状抵抗Rmeshの中央に位置する端子を介して流れる電流の経路上の抵抗値よりも小さく見積もられる。そのため、本実施形態の拡散層抵抗モデルを用いれば、第1の実施形態の拡散層抵抗モデルにおいて高めに見積もられる縦方向の拡散層抵抗の影響を低め(より実際に近い状態)に設定することができる。挿入する抵抗Raの抵抗値は、例えば以下の式を用いて計算する。
【0039】
R=Rs*W/(α*D*Ncβ) ・・・(7)
ここで、Rsは拡散層のシート抵抗、Wはトランジスタのゲート幅、Dは横方向(ゲート長方向)の拡散層の長さ、Ncはドレイン端子またはソース端子のいずれか一方でのコンタクト数、α、βはフィッテングパラメータである。式(7)において、α=2、β=1、Nc=1とすると、式(7)は下式(8)のようになる。
【0040】
R=Rs*W/(2*D)・・・(8)
一方、メッシュ抵抗Rmeshの中央部から抵抗Raが接続されている一端部までのメッシュ抵抗Rmeshにおける縦方向の拡散層抵抗は、下式(9)のようになる。
【0041】
R=Rs*W/(2*D)・・・(9)
そして、ソースS又はドレインDから抵抗Raが接続されているメッシュ抵抗Rmesの一端部に至る経路における抵抗値は、抵抗Raとメッシュ抵抗Rmeshにおける縦方向の拡散層抵抗との並列抵抗となるため、式(8)と式(9)から下式(10)のようになる。
【0042】
R=Rs*W/(4*D)・・・(10)
従って、本実施形態によれば、第1の実施形態では高めに見積もっていた縦方向の拡散層抵抗の影響を低めに設定することができる。さらに、コンタクト数が多い場合には式(7)の抵抗値は小さくなり、縦方向の拡散層抵抗の影響をさらに小さく見積もることになる。シミュレーション精度を高くするには、α、βの値をテクノロジ、セルのレイアウトにより最適値を設定することが必要である。
【0043】
次に、式(7)のパラメータを実際のレイアウト図及び断面図を参照して説明する。
【0044】
図4(a)は、セルの一部を抜き出して示すレイアウト図であり、(b)は、(a)に示す部分のIVb−IVb線における断面図である。図4(a)、(b)において、Wはトランジスタのゲート幅、Gはゲート、CAはコンタクト、SD1、SD2、SD3はソース/ドレイン(拡散層)、Nc1、Nc2、Nc3は各々ソースドレインSD1、SD2、SD3に配置されたコンタクト数である。また、OXはゲート酸化膜、STIは素子分離領域、SWはサイドウォール、SDDはソースドレイン拡散層、SAはソースドレインシリサイドであり、ゲート長をL、ゲート間隔をS、サイドウォール幅をLsとすると、横方向の拡散層の長さDは、
D=S−2*Ls
となる。これは、ソースドレイン拡散層SDDのシート抵抗が、ソース/ドレインシリサイドSAのシート抵抗より1桁以上高いために、拡散層全体のシート抵抗は低いほうの、ソースドレインシリサイドSAのシート抵抗で決まるためである。
【0045】
図5は、図13に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。図5では、精度が最も高い図11(b)に示すモデルを用いて得られた飽和電流値を100%とした場合の値を示している。
【0046】
図5に示す結果から、本実施形態に係るモデルを用いた回路シミュレーションでの飽和電流値は、図11(b)に示すモデルを用いた場合に得られる値よりもやや大きくなっており、拡散層抵抗を小さめに見積もっていることが分かる。図12に示す検討例に係るモデルでは最大誤差が4.5%であるのに対し、本実施形態のモデルを用いたシミュレーションでは最大誤差が0.9%ということで、シミュレーション精度を大幅に改善できていることが分かる。
【0047】
これまではソース/ドレイン上にコンタクトが設けられている例を説明してきたが、実際のセルレイアウトではNANDやNOR等の直列Trではソース/ドレイン上にコンタクトが設けられない。
【0048】
図6は、互いに直列に接続されたMOSトランジスタにおいて、2つのゲートを挟んでソース/ドレイン上にコンタクトがある場合のレイアウト図である。同図において、Gはゲート、Sはソース、Dはドレイン、CAはコンタクトである。
【0049】
2つのゲートGに挟まれた拡散層上にコンタクトが設けられない場合、図6に示すようにコンタクトが設けられない拡散層では横方向だけに電流が流れ、縦方向に電流が流れないため、縦方向の拡散層抵抗値を小さくすればよく、例えば、式(7)で設定したRを0にすればよい。図7は、R=0としたときの、本実施形態の拡散層抵抗モデルを示す図である。
【0050】
これに対し、図13に示すパターン3のように、2つのMOSトランジスタで共用される拡散層上にコンタクトが設けられている場合、電流は縦方向にも流れるので式(7)ではRを0ではない値に適宜設定すればよい。
【0051】
なお、本実施形態の拡散層抵抗モデルにおいて、MOSトランジスタのソースおよびドレインをメッシュ状抵抗のゲート幅方向の端部に位置する端子に接続している例を説明したが、端部に限らず、中央部を挟んで対称の位置に設けられた2つの端子にMOSトランジスタのソースまたはドレインを接続し、この配線上に抵抗を設けてもよい。
【0052】
(第3の実施形態)
図8は、本発明の第3の実施形態に係る拡散層抵抗モデルを示す図である。同図において、Gはゲート、Sはソース、Dはドレイン、Rcはコンタクト抵抗、Vgはゲート端子、Vsはソース端子、Vdはドレイン端子である。また、MOSトランジスタTr3、Tr4は解析対象となるMOSトランジスタを分割したトランジスタであり、MOSトランジスタTr3は端部に配置されたトランジスタ、MOSトランジスタTr4は中心部に配置されたトランジスタである。元のトランジスタのゲート幅をWとすると、MOSトランジスタTr3のゲート幅W3はW/4、MOSトランジスタTr4のゲート幅W4はW/2である。本実施形態の拡散層抵抗モデルにおいて特徴的な部分は、MOSトランジスタが、メッシュ状抵抗Rmeshを構成する縦方向の抵抗数(ここでは10個)よりも少ない個数に分割されている点である。図8に示す例では、元のMOSトランジスタが3個に分割され、且つMOSトランジスタTr3のソースSおよびドレインDがそれぞれに対応するメッシュ状抵抗Rmeshの端部に接続されている。
【0053】
図9は、図13に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。図12に示す検討例に係るモデルを用いた場合の最大誤差が4.5%であるのに対し、本実施形態に係るモデルを用いた場合の最大誤差は0.9%となっており、シミュレーション精度を大きく改善できることが分かる。また、図11(b)に示す従来例に係るモデルに比べてMOSトランジスタの数を減らしているので、回路シミュレーションに要する時間は従来に比べて短縮することができる。
【0054】
ただし、本実施形態の拡散層抵抗モデルを用いる場合、第1および第2の実施形態の拡散層抵抗モデルを用いる場合よりも回路シミュレーションに要する時間が長くなるため、本実施形態の拡散層抵抗モデルは、時間よりも比較的シミュレーション精度が重視される用途に特に好ましく用いられる。
【産業上の利用可能性】
【0055】
本発明の拡散層抵抗モデルを用いた回路シミュレーション方法は、LSIなどの集積化された半導体回路装置の設計に利用される。
【図面の簡単な説明】
【0056】
【図1】本発明の第1の実施形態に係る拡散層抵抗モデルを示す図である。
【図2】図13に示すパターンに対して第1の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。
【図3】本発明の第2の実施形態に係る拡散層抵抗モデルを示す図である。
【図4】(a)は、セルの一部を抜き出して示すレイアウト図であり、(b)は、(a)に示す部分のIVb−IVb線における断面図である。
【図5】図13に示すパターンに対して第2の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。
【図6】互いに直列に接続されたMOSトランジスタにおいて、2つのゲートを挟んでソース/ドレイン上にコンタクトがある場合のレイアウト図である。
【図7】R=0としたときの、第2の実施形態に係る拡散層抵抗モデルを示す図である。
【図8】本発明の第3の実施形態に係る拡散層抵抗モデルを示す図である。
【図9】図13に示すパターンに対して第3の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるMOSトランジスタにおける飽和電流値を算出した結果を示す図である。
【図10】MOSトランジスタのレイアウト例を示す平面図である。
【図11】(a)、(b)は、拡散層の寄生抵抗の効果をシミュレーションに反映する回路モデルを示す図である。
【図12】検討例に係る拡散層抵抗モデルを示す図である。
【図13】MOSトランジスタが直列に接続された場合において、コンタクト数および拡散層(ソースおよびドレイン)の形状を変えた複数のレイアウトパターンを示す図である。
【符号の説明】
【0057】
STI 素子分離領域
G ゲート
S ソース
D ドレイン
CA コンタクト
Tr、Tr1、Tr2、Tr3、Tr4 MOSトランジスタ
Rx1、Rx2 横方向の拡散層の抵抗
Ry1、Ry2 縦方向の拡散層の抵抗
Ra 抵抗
Rc コンタクト抵抗
Vg ゲート端子
Vs ソース端子
Vd ドレイン端子
Rmesh メッシュ状拡散抵抗
W トランジスタのゲート幅
SD1、SD2、SD3 ソース/ドレイン
Nc1、Nc2、Nc3 ソース/ドレインに配置されたコンタクト数
OX ゲート酸化膜
SW サイドウォール
SDD ソースドレイン拡散層
SA ソースドレインシリサイド
L ゲート長
S ゲート間隔
Ls サイドウォール幅
D 横方向の拡散層の長さ
【特許請求の範囲】
【請求項1】
マスクレイアウト情報から解析対象となるトランジスタのソース/ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ(a)と、
ソース側およびドレイン側の前記メッシュ状の抵抗回路網と、前記メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第1のトランジスタとを含む拡散層抵抗モデルを用いて前記拡散抵抗のパラメータ抽出を行うステップ(b)とを備え、
前記拡散層抵抗モデルに含まれるトランジスタ数は、前記ゲート幅方向に配置された抵抗の数より少ないマスクレイアウトパラメータの抽出方法。
【請求項2】
前記拡散層抵抗モデルにおいて、前記第1のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の全端子のうちの一部のみに接続されていることを特徴とする請求項1に記載のマスクレイアウトパラメータの抽出方法。
【請求項3】
前記拡散層抵抗モデルにおいて、前記第1のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の中央に位置する端子のみに接続されていることを特徴とする請求項1または2に記載のマスクレイアウトパラメータの抽出方法。
【請求項4】
前記拡散層抵抗モデルにおいて、前記第1のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の中央に位置する端子と両端部に位置する端子とに接続されていることを特徴とする請求項1または2に記載のマスクレイアウトパラメータの抽出方法。
【請求項5】
前記第1のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線上にはそれぞれ抵抗が配置されていることを特徴とする請求項4に記載のマスクレイアウトパラメータの抽出方法。
【請求項6】
前記第1のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線上に配置された抵抗の抵抗値は、前記ソース/ドレインのゲート長方向の長さと前記ソース/ドレイン上に配置されたコンタクトの数とに応じて設定されることを特徴とする請求項5に記載のマスクレイアウトパラメータの抽出方法。
【請求項7】
前記解析対象となるトランジスタは、互いに直列に接続され、一方の前記ソース/ドレインを共用する複数の第2のトランジスタであり、
前記共用されたソース/ドレインにコンタクトが接続されない場合には、前記第1のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線の抵抗値を0とすることを特徴とする請求項4に記載のマスクレイアウトパラメータの抽出方法。
【請求項8】
前記拡散層抵抗モデルは、前記各メッシュ状抵抗回路網におけるゲート幅方向の一方の端部に位置する端子に接続された第3のトランジスタと、前記各メッシュ状抵抗回路網におけるゲート幅方向の他方の端部に位置する端子に接続された第4のトランジスタとをさらに含んでおり、前記第1のトランジスタ、前記第3のトランジスタ、および前記第4のトランジスタは、前記解析対象のトランジスタを分割したものであることを特徴とする請求項1または2に記載のマスクレイアウトパラメータの抽出方法。
【請求項9】
前記解析対象となるトランジスタの少なくとも1つのソース/ドレインには、複数のコンタクトが接続されていることを特徴とする請求項1〜8のうちいずれか1つに記載のマスクレイアウトパラメータの抽出方法。
【請求項1】
マスクレイアウト情報から解析対象となるトランジスタのソース/ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ(a)と、
ソース側およびドレイン側の前記メッシュ状の抵抗回路網と、前記メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第1のトランジスタとを含む拡散層抵抗モデルを用いて前記拡散抵抗のパラメータ抽出を行うステップ(b)とを備え、
前記拡散層抵抗モデルに含まれるトランジスタ数は、前記ゲート幅方向に配置された抵抗の数より少ないマスクレイアウトパラメータの抽出方法。
【請求項2】
前記拡散層抵抗モデルにおいて、前記第1のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の全端子のうちの一部のみに接続されていることを特徴とする請求項1に記載のマスクレイアウトパラメータの抽出方法。
【請求項3】
前記拡散層抵抗モデルにおいて、前記第1のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の中央に位置する端子のみに接続されていることを特徴とする請求項1または2に記載のマスクレイアウトパラメータの抽出方法。
【請求項4】
前記拡散層抵抗モデルにおいて、前記第1のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の中央に位置する端子と両端部に位置する端子とに接続されていることを特徴とする請求項1または2に記載のマスクレイアウトパラメータの抽出方法。
【請求項5】
前記第1のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線上にはそれぞれ抵抗が配置されていることを特徴とする請求項4に記載のマスクレイアウトパラメータの抽出方法。
【請求項6】
前記第1のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線上に配置された抵抗の抵抗値は、前記ソース/ドレインのゲート長方向の長さと前記ソース/ドレイン上に配置されたコンタクトの数とに応じて設定されることを特徴とする請求項5に記載のマスクレイアウトパラメータの抽出方法。
【請求項7】
前記解析対象となるトランジスタは、互いに直列に接続され、一方の前記ソース/ドレインを共用する複数の第2のトランジスタであり、
前記共用されたソース/ドレインにコンタクトが接続されない場合には、前記第1のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線の抵抗値を0とすることを特徴とする請求項4に記載のマスクレイアウトパラメータの抽出方法。
【請求項8】
前記拡散層抵抗モデルは、前記各メッシュ状抵抗回路網におけるゲート幅方向の一方の端部に位置する端子に接続された第3のトランジスタと、前記各メッシュ状抵抗回路網におけるゲート幅方向の他方の端部に位置する端子に接続された第4のトランジスタとをさらに含んでおり、前記第1のトランジスタ、前記第3のトランジスタ、および前記第4のトランジスタは、前記解析対象のトランジスタを分割したものであることを特徴とする請求項1または2に記載のマスクレイアウトパラメータの抽出方法。
【請求項9】
前記解析対象となるトランジスタの少なくとも1つのソース/ドレインには、複数のコンタクトが接続されていることを特徴とする請求項1〜8のうちいずれか1つに記載のマスクレイアウトパラメータの抽出方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2008−225557(P2008−225557A)
【公開日】平成20年9月25日(2008.9.25)
【国際特許分類】
【出願番号】特願2007−58739(P2007−58739)
【出願日】平成19年3月8日(2007.3.8)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
【公開日】平成20年9月25日(2008.9.25)
【国際特許分類】
【出願日】平成19年3月8日(2007.3.8)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
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