不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置
【課題】 読出し動作時にデータセンシングマージン(margin)を改善させ、動作の信頼性を向上させることができる不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置を提供する。
【解決手段】 入力端と出力端との間に第1端が接続したアンチヒューズと、前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段とを備える不揮発性メモリ装置の単位セルを提供する。
【解決手段】 入力端と出力端との間に第1端が接続したアンチヒューズと、前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段とを備える不揮発性メモリ装置の単位セルを提供する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体設計の技術に関し、特に不揮発性メモリ装置、より詳細にはCMOSゲート−酸化膜アンチヒューズを利用したワンタイムプログラマブル(One Time Programmable、OTP)の単位セル及びこれを備えた不揮発性メモリ装置に関する。
【背景技術】
【0002】
CMOSゲート−酸化膜アンチヒューズを利用したOTPは、DRAM、EEPROM、及びフラッシュのような揮発性または不揮発性メモリ装置内に構成されてメモリリペア用途で使用されている。また、アナログ信号とデジタル信号とが混合された混合信号チップ(mixed−signal chip)では、内部の動作電圧と周波数トリミング(trimming)を目的として使用されている。OTP単位セルは、CMOSゲート−酸化膜アンチヒューズ及び複数のトランジスタを備える。このようなOTP単位セルは、各メモリチップ内で単一またはアレイ形態で形成され、リペアまたはトリミングに使用されている。
【0003】
図1は、従来技術に係るOTP単位セルを説明するために示す等価回路図である。
【0004】
同図に示すように、従来技術に係るOTP単位セルは、入力端AとノードBとの間に接続されたアンチヒューズANT_FS1と、ノードBと出力端E(読出し動作時にデータが出力される出力端)との間に直列に接続されたn−チャネルを有するトランジスタNM1、NM2からなる。
【0005】
かかるOTP単位セルは、読出し動作時に入力端Aから出力端Eに繋がる電流経路を形成するためには必ず直列に接続された第1トランジスタNM1及び第2トランジスタNM2を備えなければならない。これによって、出力端Eを介して検出される最終データは、第1トランジスタNM1及び第2トランジスタNM2の閾電圧の総合計の分だけ電圧降下された状態(VDD−2Vt、ここで、「Vt」はNM1、NM2の閾電圧)で出力される。したがって、出力端Eを介して検知されるデータのセンシングマージン(sensing margin)が電圧降下された分だけ低下されて誤動作が発生し得る。このような誤動作は、OTP単位セルの読出し動作の信頼性を低下させる要因として作用している。
【0006】
同図において説明されていない「C」及び「D」は各々制御信号が入力される入力端を意味する。
【0007】
同図のような構造を有する従来技術に係るOTP単位セルで発生する問題を解決するために、本出願人によって2007年2月16日付けで出願され、2008年7月3日付けで登録された韓国特許登録10−0845407号(特許文献1)に新しい構造のOTPセルが提案されている。
【0008】
図2は、韓国特許登録10−0845407号に提示されたOTP単位セルを示す等価回路図である。
【0009】
図2に示すOTP単位セルは、ノードN3と接地電圧の供給端との間に接続されたアンチヒューズANT_FS2と、書込み−制御信号WR_CTRLをゲート入力として備えてノードN2とノードN3との間に接続された第1トランジスタPM1と、読出し−制御信号RD_CTRLをゲート入力として備えてノードN1とノードN3との間に接続された第2トランジスタPM2と、を備え、ノードN3に印加された電圧を出力信号として出力する。また、出力信号を検知及び増幅するためにインバータタイプの検知増幅器100を更に備える。
【0010】
このようなOTP単位セルは、アンチヒューズANT_FS2と接続される第1トランジスタ及び第2トランジスタPM1、PM2が並列に接続され、書込み電圧及び読出し電圧を、互いに異なる経路を介してアンチヒューズANT_FS2に伝達させることによって、読出し動作時に読出し電圧の損失を図1に示す構造のような従来技術に係るOTP単位セルに比べて最小化し、単位セルの出力端を介して検知されるデータのセンシングマージンを改善させることで動作の信頼性を向上させることができる。
【0011】
このように、図2に示されたOTP単位セルは、図1に示されたOTP単位セルに比べて読出し動作時に高い動作の信頼性が確保できるという利点はあるが、図1に示されたOTP単位セルのように、1つのアンチヒューズと2つのトランジスタからなることによって面積を減少させるには限界があり、消費電力が増加してしまう問題がある。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】韓国特許登録第10−0845407号
【発明の概要】
【発明が解決しようとする課題】
【0013】
したがって、本発明は、従来技術に係る問題を解決するために提案されたものであって、次のような目的がある。
【0014】
第1に、本発明の目的は、読出し動作時にデータセンシングマージンを改善させて動作の信頼性を向上させることができる単位セル及びこれを備えた不揮発性メモリ装置を提供することにある。
【0015】
第2に、本発明の他の目的は、単位セルを構成する構成要素を簡素化して面積及び消費電力が減少された単位セル及びこれを備えた不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【0016】
前述した目的を達成するための一側面に係る本発明は、入力端と出力端との間に第1端が接続されたアンチヒューズと、前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段とを備える不揮発性メモリ装置の単位セルを提供する。
【0017】
また、前述した目的を達成するための他の側面に係る本発明は、複数のデータラインと、前記データラインに各々並列に接続された複数の単位セルと、前記データラインによって各々出力されるデータを検知する複数の検知手段とを備える不揮発性メモリ装置を提供する。
【発明の効果】
【0018】
前記した構成を含む本発明によれば、基本的に、単位セルをアンチヒューズと1つのスイッチ素子とからなることによって、読出し動作時に読出し電圧の損失を従来技術に比べて最小化し、単位セルの出力端によって検知されるデータのセンシングマージンを改善させることで動作の信頼性を向上させると共に、単位セルの構造を単純化させて面積及び消費電力を改善させることができる。
【図面の簡単な説明】
【0019】
【図1】従来技術に係るOTP単位セルを示す等価回路図である。
【図2】従来技術に係る他のOTP単位セルを示す等価回路図である。
【図3】本発明の実施形態1に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【図4A】図3に示された第1スイッチ手段SWを示す図である。
【図4B】図3に示された第1スイッチ手段SWを示す図である。
【図5A】図3に示されたアンチヒューズANT_FSを示す図である。
【図5B】図3に示されたアンチヒューズANT_FSを示す図である。
【図6】本発明の実施形態1に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図7A】本発明の実施形態1に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図7B】本発明の実施形態1に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図8】本発明の実施形態2に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【図9】本発明の実施形態2に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図10A】本発明の実施形態2に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図10B】本発明の実施形態2に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図11】本発明の実施形態3に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【図12】本発明の実施形態3に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図13A】本発明の実施形態3に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図13B】本発明の実施形態3に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図14】本発明の実施形態4に係る不揮発性メモリ装置を示す等価回路図である。
【図15】本発明の実施形態5に係る不揮発性メモリ装置を示す等価回路図である。
【図16】本発明の実施形態6に係る不揮発性メモリ装置を示す等価回路図である。
【図17】本発明の実施形態7に係る不揮発性メモリ装置を示す等価回路図である。
【発明を実施するための形態】
【0020】
以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳細に説明するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。また、明細書の全体にわたって記述される「トランジスタ」は、ゲートに入力される制御信号によってスイッチ素子として動作する全ての素子を指す。例えば、接合型の電界効果トランジスタ(JFET)、及び金属−酸化物−半導体型の電界効果トランジスタ(MOSFET)を備える。また、明細書全体にわたって同じ図面符号(または、参照符号)に表記された部分は同一要素を示す。
【0021】
<実施形態1>
図3は、本発明の実施形態1に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【0022】
図3に示すように、本発明の実施形態1に係る不揮発性メモリ装置の単位セルは、入力端Aと出力端Cとの間のノードBと、第1端が接続したアンチヒューズANT_FSと、アンチヒューズANT_FSの第2端と接地電圧端Dとの間に接続した第1スイッチ手段SWとを備える。
【0023】
第1スイッチ手段SWは、図4A及び4Bに示すように、書込み動作または読出し動作時に各々アンチヒューズANT_FSの第2端と接地電圧端Dとを接続するために、能動素子であるトランジスタからなり得る。ここで、トランジスタでは、低電圧用または高電圧用のトランジスタを使用することができるが、好ましくは、消費電力を減少させるために低電圧用トランジスタを使用する。また、トランジスタは、p−チャネルまたはn−チャネルを有するトランジスタであり得る。好ましくは、第1スイッチ手段SWは、n−チャネルを有するトランジスタからなる。このとき、トランジスタのドレイン端はアンチヒューズANT_FSの第2端と接続し、ソース端は接地電圧端Dと接続し、ゲート端は電流制御入力端Eと接続する。
【0024】
アンチヒューズANT_FSは、図5A及び5Bに示すように、能動素子であるトランジスタまたは受動素子であるキャパシタからなり得る。ここで、トランジスタは、p−チャネルまたはn−チャネルを有することができる。トランジスタの場合、ゲート端はノードBに接続し、ドレイン端とソース端とが互いに接続した状態で第1スイッチ素子SWのドレイン端と接続する。キャパシタの場合、第1端はノードBに接続し、第2端は第1スイッチ素子SWのドレイン端に接続する。
【0025】
本発明の実施形態1に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。ここでは、一例として第1スイッチ手段SWはn−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0026】
【表1】
【0027】
表1、図6、図7A、及び図7Bに基づいて説明する。ここで、図6は、書込み動作時の電流経路を示す等価回路図でり、図7A及び7Bは、読出し動作時の電流経路を示す等価回路図である。
【0028】
(書込み動作)
図6に示すように、接地電圧端Dは接地され、入力端Aには書込み電圧である高電圧VPPが印加され、電流制御入力端Eには電源電圧VDDに相応する論理レベルHの電圧(以下、ハイと称する)が印加される。このとき、高電圧VPPは、電源電圧VDDよりも高い電圧であって、アンチヒューズANT_FSのゲート絶縁膜を破壊させ得る程度の電圧レベルを有する。このような条件により第1スイッチ手段SWは、ターンオン(turn−ON)される。これによって、入力端Aに印加される高電圧VPPは、ノードBを介してアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。
【0029】
(読出し動作)
まず、図7Bに示すように、書込み動作が完了した後、入力端Aには読出し電圧に対応する電源電圧VDDが印加され、電流制御入力端Eには「ハイ」が印加される。このような条件により第1スイッチ手段SWがターンオンされる。このとき、アンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、ノードB、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端Dに繋がる電流経路が形成される。したがって、出力端Cは、アンチヒューズANT_FS及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続し、出力端Cには、接地電圧VSSと相応するデータが出力される。
【0030】
一方、図7Aに示すように、アンチヒューズANT_FSのゲート絶縁膜が破壊されない場合、すなわち、単位セルに対して書込み動作が行なわれない場合には、アンチヒューズANT_FSのゲート絶縁膜が破壊されず、出力端Cは、アンチヒューズANT_FS及び第1スイッチ手段SWを介して接地電圧端Dと電気的に分離されるようになる。これによって、入力端Aに入力される読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず、ノードBを介して出力端Cに出力される。すなわち、出力端Cでは電源電圧VDDに相応するデータが出力される。
【0031】
<実施形態2>
図8は、本発明の他の実施形態2に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【0032】
図8に示すように、本発明の実施形態2に係る不揮発性メモリ装置の単位セルは、実施形態1のように、基本構成にアンチヒューズANT_FS及び第1スイッチ手段SWを備える。また、実施形態2に係る単位セルは、入力端AとノードBとの間に接続された第2スイッチ手段SW_WRと、ノードBと出力端Cとの間に接続された伝送ゲートTGを更に備える。また、伝送ゲートTGを介して出力されるデータを検知する検知手段SAを更に備える。
【0033】
第2スイッチ手段SW_WRは、書込み動作及び読出し動作時に入力端Aに入力される書込み電圧及び読出し電圧を各々ノードBに接続されたアンチヒューズANT_FSの第1端へ伝達するため、能動素子であるトランジスタからなり得る。ここで、トランジスタは、p−チャネルまたはn−チャネルを有することができる。好ましくは、駆動能力がn−チャネルに比べて優秀なp−チャネルを有するトランジスタからなる。このとき、トランジスタのドレイン端は入力端Aと接続され、ソース端はノードBと接続され、ゲート端は書込み/読出し制御入力端Fと接続する。
【0034】
伝送ゲートTGは、読出し制御入力端Gに入力される読出し制御信号に応じて書込み動作時にノードBと出力端Cとの間の電気的な接続を遮断し、読出し動作時にはノードBと出力端Cとの間を電気的に接続する。このような伝送ゲートTGは、n−チャネル及びp−チャネルを有する2つのトランジスタからなり、前記2つのトランジスタは、各々ドレイン端とソース端とが互いに接続した構造を有する。
【0035】
検知手段SAは、インバータまたは差動増幅器からなり得る。ここで、インバータは、p−チャネル及びn−チャネルを有するトランジスタが相補的に結合されたCMOSトランジスタからなり得る。また、差動増幅器の具体的な例については図15及び図17に示されている。
【0036】
本発明の実施形態2に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。その一例として、第1スイッチ手段SWはn−チャネルを有するトランジスタからなり、第2スイッチ手段SW_WRはp−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0037】
【表2】
【0038】
表2、図9、図10A、及び図10Bに基づいて説明する。ここで、図9は書込み動作時に電流経路を示す等価回路図であり、図10A及び10Bは読出し動作時に電流経路を示す等価回路図である。
【0039】
(書込み動作)
図9に示すように、書込み動作時に接地電圧端Dは接地され、入力端Aには書込み電圧である高電圧VPPが印加される。また、電流制御入力端Eには「ハイ」が印加され、書込み/読出し制御入力端F及び読出し制御入力端Gには、各々接地電圧VSSに相応する論理レベルLの電圧(以下、ローと称する)が印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WRのみがターンオンされて入力端A及びノードBが電気的に接続し、出力端C及びノードBは電気的に遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WRを介してアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。したがって、アンチヒューズANT_FSのゲート端及び基板は電気的に短絡された状態となる。
【0040】
(読出し動作)
まず、図10Bに示すように、書込み動作が完了した後、入力端Aには電源電圧VDDの読出し電圧が印加され、電流制御入力端E及び読出し制御入力端Gには「ハイ」が印加され、書込み/読出し制御入力端Fには「ロー」が印加される。このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTGがターンオンされ、出力端CはノードBと電気的に接続される。このとき、アンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG、ノードB、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端Dに繋がる電流経路が形成される。また、第2スイッチ手段SW_WRはターンオン状態に維持されるが、ノードBが接地電圧端Dと接続されているため、電源電圧VDDの読出し電圧は、第2スイッチ手段SW_WRを介して接地電圧端Dに出る。したがって、出力端Cは、伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと接続し、出力端Cには、接地電圧VSSと相応するデータが出力されて検知手段SAによって検知される。
【0041】
その一方、図10Aに示すように、書込み動作が行なわれない場合は、アンチヒューズANT_FSのゲート絶縁膜が破壊されていないため、出力端Cは伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続されない。このとき、第2スイッチ手段SW_WRはターンオン状態となり、入力端AはノードBと電気的に接続する。これによって、電源電圧VDDの読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず、ノードBを介して出力端Cに出力されて検知手段SAによって検知される。すなわち、検知手段SAは、電源電圧VDDに相応するデータが検知する。
【0042】
<実施形態3>
図11は、本発明の実施形態3に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【0043】
図11に示すように、本発明の実施形態3に係る不揮発性メモリ装置の単位セルは、実施形態2に係る単位セルの構成に加えて伝送ゲートTGと検知手段SAとの間の接続部と、電源電圧端Hとの間に接続された第3スイッチ手段SW_Rを更に備える。
【0044】
図8に示された実施形態2では、入力端Aを介して書込み電圧及び読出し電圧がすべて提供されたが、実施形態3では、入力端Aを介して書込み電圧が提供され、読出し電圧は第3スイッチ手段SW_Rを介して提供されるよう構成されている。第3スイッチ手段SW_Rは、読出し電圧制御入力端Iに入力される読出し電圧制御信号に応じて、読出し動作時に読出し電圧に相応する電源電圧VDDが入力され、伝送ゲートTGと検知手段SAとの間の接続部に提供する。第3スイッチ手段SW_Rを除外した他の構成に対する説明は実施形態2と同じであるため、実施形態2によって説明した内容で代えるものとする。
【0045】
本発明の実施形態3に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。ここでは、一例として第1及び第3スイッチ手段SW、SW_Rはn−チャネルを有するトランジスタからなり、第2スイッチ手段SW_WRはp−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0046】
【表3】
【0047】
表3、図12、図13A、及び図13Bに基づいて説明する。ここで、図12は、書込み動作時の電流経路を示す等価回路図であり、図13A及び図13Bは読出し動作時の電流経路を示す等価回路図である。
【0048】
(書込み動作)
図12に示すように、書込み動作時に接地電圧端Dは接地され、入力端Aには書込み電圧である高電圧VPPが印加される。また、電流制御入力端E及び読出し電圧制御入力端Iには「ハイ」が印加され、書込み/読出し制御入力端F及び読出し制御入力端Gには各々「ロー」が印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WRのみがターンオンされ、入力端A及びノードBは電気的に接続され、出力端C及びノードBは電気的に遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WRを介してアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。したがって、アンチヒューズANT_FSのゲート端と基板とは電気的に短絡した状態となる。
【0049】
(読出し動作)
まず、図13Bに示すように、書込み動作が完了した後、読出し電圧である電源電圧VDDが電源電圧端Hに印加され、電流制御入力端E、書込み/読出し制御入力端F、及び読出し制御入力端Gには「ハイ」が印加され、読出し電圧制御入力端Iには「ロー」が印加される。このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTGがターンオンされ、出力端CはノードBと電気的に接続される。このとき、アンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG、ノードB、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端Dに繋がる電流経路が形成される。したがって、出力端Cは、伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続され、出力端Cには接地電圧VSSと相応するデータが出力され、検知手段SAによって検知される。
【0050】
その一方、図13Aに示すように、書込み動作が行なわれていない場合、アンチヒューズANT_FSのゲート絶縁膜が破壊されないため、出力端Cは伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続されない。これによって、電源電圧端Hに印加される読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず出力端Cから出力され、電源電圧VDD及び相応するデータが検知手段SAによって検知される。
【0051】
以下、前述したような構成を有する本発明の実施形態に係る単位セルを複数備える不揮発性メモリ装置のメモリセルアレイに対して説明する。ここでは、本発明の実施形態1に係る構成を有する単位セルについて例を上げて説明する。また、「VSS」は接地電圧端の図面符号とし、「VDD」は電源電圧端の図面符号とする。
【0052】
<実施形態4>
図14は、本発明の実施形態4に係る不揮発性メモリ装置を示す等価回路図である。
【0053】
図14に示すように、本発明の実施形態4に係る不揮発性メモリ装置は、図3に示された本発明の実施形態1に係る複数の単位セルUCを備える。このとき、単位セルUCは、前述のように実施形態1に係る単位セルと同様に、1つのスイッチ手段SW、及びスイッチ手段SWと直列に接続された1つのアンチヒューズANT_FSを備える。
【0054】
その一例として、実施形態4に係る単位セルUCにおいて、第1スイッチ手段SWはn−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0055】
複数の単位セルUCは、複数のデータラインDL<0>〜DL<n>(ここで、nは自然数)に接続される。特定個数の複数の単位セルUCは、該当データラインと接地電圧端VSSとの間で互いに並列に接続される。すなわち、単位セルUCのアンチヒューズANT_FSの第1端は該当データラインに接続され、第1スイッチ手段SWは接地電圧端VSSに接続される。
【0056】
データラインDL<0>〜DL<n>各々の終端には、各データラインから出力されるデータを検知する複数の検知手段SA<0>〜SA<n>(ここで、nは自然数)が配置される。すなわち、検知手段SA<0>〜SA<n>は各データラインごとに1つずつ配置される。
【0057】
このような検知手段SA<0>〜SA<n>は、図14に示すようにインバータからなることが好ましい。インバータは、図15に示された実施形態5で説明される差動増幅器に比べて回路が非常に単純で、かつ面積の活用側面において優れた効果を得ることができ、また消費電力の側面においても有利である。
【0058】
データラインDL<0>〜DL<n>各々には、書込み動作及び読出し動作時にデータラインに書込み電圧及び読出し電圧を伝達するため、複数の第2スイッチ手段SW_WR<0>〜SW_WR<n>(ここで、nは自然数)が接続される。また、第2スイッチ手段は、書込み動作時にデータラインへ書込み電圧を伝達し、読出し動作時には書込み電圧が該当データラインに伝達されることを遮断することができる。第2スイッチ手段の機能は、読出し動作時に読出し電圧が印加される位置に応じて異なり得る。例えば、図8に示された実施形態2と同様に、書込み電圧及び読出し電圧がすべて入力端に印加される場合、第2スイッチ手段SW_WRは、書込み動作のみならず読出し動作時にも書込み電圧及び読出し電圧をデータラインに伝達する。他の例として、図11に示された実施形態3と同様に、書込み電圧は入力端を介して印加され、読出し電圧は出力端側から印加される場合、第2スイッチ手段SW_WRは、書込み動作時にのみ書込み電圧を該当データラインへの伝達に関与し、読出し動作時には入力端WR<0>〜WR<n>(ここで、nは自然数)と該当データラインとの間の電気的な接続を遮断する役割を行なう。すなわち、読出し動作時には動作しない。
【0059】
データラインDL<0>〜DL<n>に書込み電圧または読出し電圧を印加する入力端WR<0>〜WR<n>は、デコーダー部(図示せず)から書込み電圧及び読出し電圧を提供されることができる。
【0060】
データラインDL<0>〜DL<n>と検知手段SA<0>〜SA<n>との間には複数の伝送ゲートTG<0>〜TG<n>(ここで、nは自然数)が接続される。伝送ゲートTG<0>〜TG<n>各々は、データラインと検知手段との間に配置され、書込み動作時にデータラインと検知手段との間の接続を遮断し、読出し動作時にデータラインと検知手段との間を接続する。
【0061】
セルアレイを構成する複数の単位セルUC各々の第1スイッチ手段SWは、複数の電流制御信号SEL<0>〜SEL<n>(ここで、nは自然数)により選択される。すなわち、電流制御信号SEL<0>〜SEL<n>によってターンオンされ、アンチヒューズANT_FSと接地電圧端VSSとを接続する。第1スイッチ手段SWは、書込み動作及び読出し動作時にターンオン状態に維持される。
【0062】
第2スイッチ手段SW_WR<0>〜SW_WR<n>各々は、書込み/読出し制御信号PASS_VG<0>〜PASS_VG<n>(ここで、nは自然数)により選択される。すなわち、書込み/読出し制御信号PASS_VG<0>〜PASS_VG<n>によってターンオンされ、書込み電圧または読出し電圧が印加される入力端WR<0>〜WR<n>とデータラインDL<0>〜DL<n>とを接続する。
【0063】
伝送ゲートTG<0>〜TG<n>は、各々複数の読出し制御信号REN<0>〜REN<n>(ここで、nは自然数)により選択される。すなわち、読出し制御信号REN<0>〜REN<n>によってターンオンされ、データラインDL<0>〜DL<n>と検知手段SA<0>〜SA<n>とを接続する。
【0064】
以下、本発明の実施形態4に係る不揮発性メモリ装置の書込み動作及び読出し動作に対して説明する。ここでは、その一例としてデータラインDL<0>と接続された単位セルUCのうちに最初の単位セルに対する書込み動作及び読出し動作に対して説明する。
【0065】
【表4】
【0066】
表4を参照して説明する。
【0067】
(書込み動作)
書込み動作時に入力端WR<0>には書込み電圧である高電圧VPPが印加され、残りの入力端WR<1>〜WR<n>には接地電圧が印加される。電流制御信号SEL<0>は「ハイ」で印加され、残りの制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>は「ロー」で印加され、残りの書込み/読出し制御信号PASS_VG<1>〜PASS_VG<n>は「ハイ」で印加される。読出し制御信号REN<0>〜REN<n>は「ロー」で印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WR<0>のみがターンオンされ、入力端WR<0>のみがデータラインDL<0>と接続され、出力端OUTPUT<0>はデータラインDL<0>と遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WR<0>を介して単位セルUCのアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜は高電界によって破壊される。したがって、アンチヒューズANT_FSのゲート端及び基板は電気的に短絡された状態となる。
【0068】
(読出し動作)
書込み動作が完了した後、読出し動作時に入力端WR<0>には読出し電圧である電源電圧VDDが印加され、残りの入力端WR<1>〜WR<n>には接地電圧が印加される。電流制御信号SEL<0>は「ハイ」で印加され、残りの電流制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>は「ロー」で印加され、残りの書込み/読出し制御信号PASS_VG<1>〜PASS_VG<n>は「ハイ」として印加される。読出し制御信号REN<0>は「ハイ」で印加され、残りの読出し制御信号REN<1>〜REN<n>は「ロー」で印加される。
【0069】
このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTG<0>がターンオンされ、出力端OUTPUT<0>はデータラインDL<0>と電気的に接続される。したがって、書込み動作時にアンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG<0>、データラインDL<0>、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端VSSに繋がる電流経路が形成される。このとき、第2スイッチ手段SW_WR<0>はターンオン状態で維持されるが、データラインDL<0>が接地電圧端VSSに接続しているため、電源電圧VDDの読出し電圧は、第2スイッチ手段SW_WR<0>を介して接地電圧端VSSに出る。したがって、出力端OUTPUT<0>は、伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと接続され、出力端OUTPUT<0>には、接地電圧と相応するデータが出力されて検知手段SA<0>によって検知される。
【0070】
書込み動作が行なわれない場合には、アンチヒューズANT_FSのゲート絶縁膜が破壊されないため、出力端OUTPUT<0>は伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと電気的に接続されない。これによって、読出し電圧は、アンチヒューズANT_FSを介して接地電圧端VSSに放電されず、データラインDL<0>を介して出力端OUTPUT<0>に出力されて検知手段SA<0>によって検知される。すなわち、検知手段SA<0>は、電源電圧VDDに相応するデータが検知される。
【0071】
<実施形態5>
図15は、本発明の実施形態5に係る不揮発性メモリ装置を示す等価回路図である。
【0072】
図15に示すように、本発明の実施形態5に係る不揮発性メモリ装置のメモリセルアレイは実施形態4と同じ構成を有する。ただし、検知手段SA<0>〜SA<n>がインバータからなるものでなく、差動増幅器からなる。このとき、差動増幅器は、p−チャネルを有するトランジスタPM1、PM2と、n−チャネルを有するトランジスタNM1、NM2、NM3からなる。差動増幅器は、バイアス信号BIASにより動作し、該当データラインから出力される該当単位セルのデータと基準電圧VREFとを比較増幅して出力する。
【0073】
検知手段SA<0>〜SA<n>を除外した残りの構成要素は、実施形態4と同じであるため、それに対する具体的な構成及び動作説明は実施形態4を介して記述された内容で代えるものとする。
【0074】
<実施形態6>
図16は、本発明の実施形態6に係る不揮発性メモリ装置を示す等価回路図である。
【0075】
図16に示すように、本発明の実施形態6に係る不揮発性メモリ装置は、実施形態4の構成において、伝送ゲートTG<0>〜TG<n>と検知手段SA<0>〜SA<n>との間に各々接続された複数の第3スイッチ手段SW_R<0>〜SW_R<n>(ここで、nは自然数)を更に備える。第3スイッチ手段SW_R<0>〜SW_R<n>は、電源電圧端VDDと、伝送ゲートTG<0>〜TG<n>と検知手段SA<0>〜SA<n>との間の接続部間に接続され、読出し電圧である電源電圧を伝送ゲートTG<0>〜TG<n>と検知手段SA<0>〜SA<n>との間の接続部に伝達する。
【0076】
以下、本発明の実施形態6に係る不揮発性メモリ装置の書込み動作及び読出し動作に対して説明する。ここでは、その一例として、データラインDL<0>と接続した単位セルUCのうち、最初の単位セルに対する書込み動作及び読出し動作に対して説明する。
【0077】
【表5】
【0078】
表5を参照して説明する。
【0079】
(書込み動作)
書込み動作時に入力端WR<0>には書込み電圧である高電圧VPPが印加され、残りの入力端WR<1>〜WR<n>には接地電圧が印加される。電流制御信号SEL<0>は「ハイ」で印加され、残りの電流制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>は「ロー」で印加され、残りの書込み/読出し制御信号PASS_VG<1>〜PASS_VG<n>は「ハイ」で印加される。読出し制御信号REN<0>〜REN<n>は「ロー」で、読出し電圧制御信号REV<0>〜REV<n>は「ハイ」で印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WR<0>のみがターンオンされ、入力端WR<0>のみがデータラインDL<0>と接続し、出力端OUTPUT<0>はデータラインDL<0>と遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WR<0>を介して単位セルUCのアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜は高電界により破壊される。したがって、アンチヒューズANT_FSのゲート端及び基板は電気的に短絡した状態となる。
【0080】
(読出し動作)
書込み動作が完了した後、読出し動作時に読出し電圧である電源電圧VDDは第3スイッチ手段SW_R<0>の一端に印加され、入力端WR<0>〜WR<n>には接地電圧が印加される。制御信号SEL<0>は「ハイ」で印加され、残りの電流制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>〜PASS_VG<n>は「ハイ」で印加される。読出し制御信号REN<0>は「ハイ」で印加され、残りの読出し制御信号REN<1>〜REN<n>は「ロー」で印加される。読出し電圧制御信号REV<0>は「ロー」で印加され、残りの読出し電圧制御信号REV<1>〜REV<n>は「ハイ」で印加される。
【0081】
このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTG<0>がターンオンされ、出力端OUTPUT<0>は各々データラインDL<0>と電気的に接続する。このとき、書込み動作時にアンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG<0>、データラインDL<0>、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端VSSに繋がる電流経路が形成される。したがって、出力端OUTPUT<0>は、伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと接続され、出力端OUTPUT<0>には接地電圧と相応するデータが出力されて検知手段SA<0>によって検知される。
【0082】
書込み動作が行なわれない場合には、アンチヒューズANT_FSのゲート絶縁膜が破壊されないため、出力端OUTPUT<0>は伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと電気的に接続されない。これによって、電源電圧端VDDに印加される読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず、第3スイッチ手段SW_R<0>を介してデータラインDL<0>及び出力端OUTPUT<0>に出力されて電源電圧VDDと相応するデータが検知手段SAによって検知される。
【0083】
<実施形態7>
図17は、本発明の実施形態7に係る不揮発性メモリ装置を示す等価回路図である。
【0084】
図17に示すように、本発明の実施形態7に係る不揮発性メモリ装置のメモリセルアレイは、実施形態6と同じ構成を有する。ただし、検知手段SA<0>〜SA<n>がインバータから構成されず差動増幅器からなる。このとき、差動増幅器はp−チャネルを有するトランジスタPM1及びPM2、n−チャネルを有するトランジスタNM1、NM2、NM3からなる。差動増幅器は、バイアス信号BIASにより動作され、該当データラインから出力される該当単位セルのデータと基準電圧VREFとを比較増幅して出力する。
【0085】
検知手段SA<0>〜SA<n>を除外した残りの構成要素は、実施形態6と同じであるため、それに対する具体的な構成及び動作説明は実施形態6によって記述された内容で代えるものとする。
【0086】
以上で説明したように、本発明の技術的な思想は好ましい実施形態から具体的に記述したが、前記した実施形態はその説明のためのものであり、その制限のためのものでないことを注意すべきである。また、この技術分野の通常の専門家ならば、本発明の実施形態1ないし実施形態7の組合せを、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。
【符号の説明】
【0087】
SW、SW_WR、SW_R、SW_WR<0>〜SW_WR<n>、SW_R<O>〜SW_R<n> スイッチ手段
ANT_FS アンチヒューズ
SA、SA<0>〜SA<n> 検知手段
TG、TG<0>〜TG<n> 伝送ゲート
DL<0>〜DL<n> データライン
【技術分野】
【0001】
本発明は半導体設計の技術に関し、特に不揮発性メモリ装置、より詳細にはCMOSゲート−酸化膜アンチヒューズを利用したワンタイムプログラマブル(One Time Programmable、OTP)の単位セル及びこれを備えた不揮発性メモリ装置に関する。
【背景技術】
【0002】
CMOSゲート−酸化膜アンチヒューズを利用したOTPは、DRAM、EEPROM、及びフラッシュのような揮発性または不揮発性メモリ装置内に構成されてメモリリペア用途で使用されている。また、アナログ信号とデジタル信号とが混合された混合信号チップ(mixed−signal chip)では、内部の動作電圧と周波数トリミング(trimming)を目的として使用されている。OTP単位セルは、CMOSゲート−酸化膜アンチヒューズ及び複数のトランジスタを備える。このようなOTP単位セルは、各メモリチップ内で単一またはアレイ形態で形成され、リペアまたはトリミングに使用されている。
【0003】
図1は、従来技術に係るOTP単位セルを説明するために示す等価回路図である。
【0004】
同図に示すように、従来技術に係るOTP単位セルは、入力端AとノードBとの間に接続されたアンチヒューズANT_FS1と、ノードBと出力端E(読出し動作時にデータが出力される出力端)との間に直列に接続されたn−チャネルを有するトランジスタNM1、NM2からなる。
【0005】
かかるOTP単位セルは、読出し動作時に入力端Aから出力端Eに繋がる電流経路を形成するためには必ず直列に接続された第1トランジスタNM1及び第2トランジスタNM2を備えなければならない。これによって、出力端Eを介して検出される最終データは、第1トランジスタNM1及び第2トランジスタNM2の閾電圧の総合計の分だけ電圧降下された状態(VDD−2Vt、ここで、「Vt」はNM1、NM2の閾電圧)で出力される。したがって、出力端Eを介して検知されるデータのセンシングマージン(sensing margin)が電圧降下された分だけ低下されて誤動作が発生し得る。このような誤動作は、OTP単位セルの読出し動作の信頼性を低下させる要因として作用している。
【0006】
同図において説明されていない「C」及び「D」は各々制御信号が入力される入力端を意味する。
【0007】
同図のような構造を有する従来技術に係るOTP単位セルで発生する問題を解決するために、本出願人によって2007年2月16日付けで出願され、2008年7月3日付けで登録された韓国特許登録10−0845407号(特許文献1)に新しい構造のOTPセルが提案されている。
【0008】
図2は、韓国特許登録10−0845407号に提示されたOTP単位セルを示す等価回路図である。
【0009】
図2に示すOTP単位セルは、ノードN3と接地電圧の供給端との間に接続されたアンチヒューズANT_FS2と、書込み−制御信号WR_CTRLをゲート入力として備えてノードN2とノードN3との間に接続された第1トランジスタPM1と、読出し−制御信号RD_CTRLをゲート入力として備えてノードN1とノードN3との間に接続された第2トランジスタPM2と、を備え、ノードN3に印加された電圧を出力信号として出力する。また、出力信号を検知及び増幅するためにインバータタイプの検知増幅器100を更に備える。
【0010】
このようなOTP単位セルは、アンチヒューズANT_FS2と接続される第1トランジスタ及び第2トランジスタPM1、PM2が並列に接続され、書込み電圧及び読出し電圧を、互いに異なる経路を介してアンチヒューズANT_FS2に伝達させることによって、読出し動作時に読出し電圧の損失を図1に示す構造のような従来技術に係るOTP単位セルに比べて最小化し、単位セルの出力端を介して検知されるデータのセンシングマージンを改善させることで動作の信頼性を向上させることができる。
【0011】
このように、図2に示されたOTP単位セルは、図1に示されたOTP単位セルに比べて読出し動作時に高い動作の信頼性が確保できるという利点はあるが、図1に示されたOTP単位セルのように、1つのアンチヒューズと2つのトランジスタからなることによって面積を減少させるには限界があり、消費電力が増加してしまう問題がある。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】韓国特許登録第10−0845407号
【発明の概要】
【発明が解決しようとする課題】
【0013】
したがって、本発明は、従来技術に係る問題を解決するために提案されたものであって、次のような目的がある。
【0014】
第1に、本発明の目的は、読出し動作時にデータセンシングマージンを改善させて動作の信頼性を向上させることができる単位セル及びこれを備えた不揮発性メモリ装置を提供することにある。
【0015】
第2に、本発明の他の目的は、単位セルを構成する構成要素を簡素化して面積及び消費電力が減少された単位セル及びこれを備えた不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【0016】
前述した目的を達成するための一側面に係る本発明は、入力端と出力端との間に第1端が接続されたアンチヒューズと、前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段とを備える不揮発性メモリ装置の単位セルを提供する。
【0017】
また、前述した目的を達成するための他の側面に係る本発明は、複数のデータラインと、前記データラインに各々並列に接続された複数の単位セルと、前記データラインによって各々出力されるデータを検知する複数の検知手段とを備える不揮発性メモリ装置を提供する。
【発明の効果】
【0018】
前記した構成を含む本発明によれば、基本的に、単位セルをアンチヒューズと1つのスイッチ素子とからなることによって、読出し動作時に読出し電圧の損失を従来技術に比べて最小化し、単位セルの出力端によって検知されるデータのセンシングマージンを改善させることで動作の信頼性を向上させると共に、単位セルの構造を単純化させて面積及び消費電力を改善させることができる。
【図面の簡単な説明】
【0019】
【図1】従来技術に係るOTP単位セルを示す等価回路図である。
【図2】従来技術に係る他のOTP単位セルを示す等価回路図である。
【図3】本発明の実施形態1に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【図4A】図3に示された第1スイッチ手段SWを示す図である。
【図4B】図3に示された第1スイッチ手段SWを示す図である。
【図5A】図3に示されたアンチヒューズANT_FSを示す図である。
【図5B】図3に示されたアンチヒューズANT_FSを示す図である。
【図6】本発明の実施形態1に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図7A】本発明の実施形態1に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図7B】本発明の実施形態1に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図8】本発明の実施形態2に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【図9】本発明の実施形態2に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図10A】本発明の実施形態2に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図10B】本発明の実施形態2に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図11】本発明の実施形態3に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【図12】本発明の実施形態3に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図13A】本発明の実施形態3に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図13B】本発明の実施形態3に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。
【図14】本発明の実施形態4に係る不揮発性メモリ装置を示す等価回路図である。
【図15】本発明の実施形態5に係る不揮発性メモリ装置を示す等価回路図である。
【図16】本発明の実施形態6に係る不揮発性メモリ装置を示す等価回路図である。
【図17】本発明の実施形態7に係る不揮発性メモリ装置を示す等価回路図である。
【発明を実施するための形態】
【0020】
以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳細に説明するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。また、明細書の全体にわたって記述される「トランジスタ」は、ゲートに入力される制御信号によってスイッチ素子として動作する全ての素子を指す。例えば、接合型の電界効果トランジスタ(JFET)、及び金属−酸化物−半導体型の電界効果トランジスタ(MOSFET)を備える。また、明細書全体にわたって同じ図面符号(または、参照符号)に表記された部分は同一要素を示す。
【0021】
<実施形態1>
図3は、本発明の実施形態1に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【0022】
図3に示すように、本発明の実施形態1に係る不揮発性メモリ装置の単位セルは、入力端Aと出力端Cとの間のノードBと、第1端が接続したアンチヒューズANT_FSと、アンチヒューズANT_FSの第2端と接地電圧端Dとの間に接続した第1スイッチ手段SWとを備える。
【0023】
第1スイッチ手段SWは、図4A及び4Bに示すように、書込み動作または読出し動作時に各々アンチヒューズANT_FSの第2端と接地電圧端Dとを接続するために、能動素子であるトランジスタからなり得る。ここで、トランジスタでは、低電圧用または高電圧用のトランジスタを使用することができるが、好ましくは、消費電力を減少させるために低電圧用トランジスタを使用する。また、トランジスタは、p−チャネルまたはn−チャネルを有するトランジスタであり得る。好ましくは、第1スイッチ手段SWは、n−チャネルを有するトランジスタからなる。このとき、トランジスタのドレイン端はアンチヒューズANT_FSの第2端と接続し、ソース端は接地電圧端Dと接続し、ゲート端は電流制御入力端Eと接続する。
【0024】
アンチヒューズANT_FSは、図5A及び5Bに示すように、能動素子であるトランジスタまたは受動素子であるキャパシタからなり得る。ここで、トランジスタは、p−チャネルまたはn−チャネルを有することができる。トランジスタの場合、ゲート端はノードBに接続し、ドレイン端とソース端とが互いに接続した状態で第1スイッチ素子SWのドレイン端と接続する。キャパシタの場合、第1端はノードBに接続し、第2端は第1スイッチ素子SWのドレイン端に接続する。
【0025】
本発明の実施形態1に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。ここでは、一例として第1スイッチ手段SWはn−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0026】
【表1】
【0027】
表1、図6、図7A、及び図7Bに基づいて説明する。ここで、図6は、書込み動作時の電流経路を示す等価回路図でり、図7A及び7Bは、読出し動作時の電流経路を示す等価回路図である。
【0028】
(書込み動作)
図6に示すように、接地電圧端Dは接地され、入力端Aには書込み電圧である高電圧VPPが印加され、電流制御入力端Eには電源電圧VDDに相応する論理レベルHの電圧(以下、ハイと称する)が印加される。このとき、高電圧VPPは、電源電圧VDDよりも高い電圧であって、アンチヒューズANT_FSのゲート絶縁膜を破壊させ得る程度の電圧レベルを有する。このような条件により第1スイッチ手段SWは、ターンオン(turn−ON)される。これによって、入力端Aに印加される高電圧VPPは、ノードBを介してアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。
【0029】
(読出し動作)
まず、図7Bに示すように、書込み動作が完了した後、入力端Aには読出し電圧に対応する電源電圧VDDが印加され、電流制御入力端Eには「ハイ」が印加される。このような条件により第1スイッチ手段SWがターンオンされる。このとき、アンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、ノードB、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端Dに繋がる電流経路が形成される。したがって、出力端Cは、アンチヒューズANT_FS及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続し、出力端Cには、接地電圧VSSと相応するデータが出力される。
【0030】
一方、図7Aに示すように、アンチヒューズANT_FSのゲート絶縁膜が破壊されない場合、すなわち、単位セルに対して書込み動作が行なわれない場合には、アンチヒューズANT_FSのゲート絶縁膜が破壊されず、出力端Cは、アンチヒューズANT_FS及び第1スイッチ手段SWを介して接地電圧端Dと電気的に分離されるようになる。これによって、入力端Aに入力される読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず、ノードBを介して出力端Cに出力される。すなわち、出力端Cでは電源電圧VDDに相応するデータが出力される。
【0031】
<実施形態2>
図8は、本発明の他の実施形態2に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【0032】
図8に示すように、本発明の実施形態2に係る不揮発性メモリ装置の単位セルは、実施形態1のように、基本構成にアンチヒューズANT_FS及び第1スイッチ手段SWを備える。また、実施形態2に係る単位セルは、入力端AとノードBとの間に接続された第2スイッチ手段SW_WRと、ノードBと出力端Cとの間に接続された伝送ゲートTGを更に備える。また、伝送ゲートTGを介して出力されるデータを検知する検知手段SAを更に備える。
【0033】
第2スイッチ手段SW_WRは、書込み動作及び読出し動作時に入力端Aに入力される書込み電圧及び読出し電圧を各々ノードBに接続されたアンチヒューズANT_FSの第1端へ伝達するため、能動素子であるトランジスタからなり得る。ここで、トランジスタは、p−チャネルまたはn−チャネルを有することができる。好ましくは、駆動能力がn−チャネルに比べて優秀なp−チャネルを有するトランジスタからなる。このとき、トランジスタのドレイン端は入力端Aと接続され、ソース端はノードBと接続され、ゲート端は書込み/読出し制御入力端Fと接続する。
【0034】
伝送ゲートTGは、読出し制御入力端Gに入力される読出し制御信号に応じて書込み動作時にノードBと出力端Cとの間の電気的な接続を遮断し、読出し動作時にはノードBと出力端Cとの間を電気的に接続する。このような伝送ゲートTGは、n−チャネル及びp−チャネルを有する2つのトランジスタからなり、前記2つのトランジスタは、各々ドレイン端とソース端とが互いに接続した構造を有する。
【0035】
検知手段SAは、インバータまたは差動増幅器からなり得る。ここで、インバータは、p−チャネル及びn−チャネルを有するトランジスタが相補的に結合されたCMOSトランジスタからなり得る。また、差動増幅器の具体的な例については図15及び図17に示されている。
【0036】
本発明の実施形態2に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。その一例として、第1スイッチ手段SWはn−チャネルを有するトランジスタからなり、第2スイッチ手段SW_WRはp−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0037】
【表2】
【0038】
表2、図9、図10A、及び図10Bに基づいて説明する。ここで、図9は書込み動作時に電流経路を示す等価回路図であり、図10A及び10Bは読出し動作時に電流経路を示す等価回路図である。
【0039】
(書込み動作)
図9に示すように、書込み動作時に接地電圧端Dは接地され、入力端Aには書込み電圧である高電圧VPPが印加される。また、電流制御入力端Eには「ハイ」が印加され、書込み/読出し制御入力端F及び読出し制御入力端Gには、各々接地電圧VSSに相応する論理レベルLの電圧(以下、ローと称する)が印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WRのみがターンオンされて入力端A及びノードBが電気的に接続し、出力端C及びノードBは電気的に遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WRを介してアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。したがって、アンチヒューズANT_FSのゲート端及び基板は電気的に短絡された状態となる。
【0040】
(読出し動作)
まず、図10Bに示すように、書込み動作が完了した後、入力端Aには電源電圧VDDの読出し電圧が印加され、電流制御入力端E及び読出し制御入力端Gには「ハイ」が印加され、書込み/読出し制御入力端Fには「ロー」が印加される。このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTGがターンオンされ、出力端CはノードBと電気的に接続される。このとき、アンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG、ノードB、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端Dに繋がる電流経路が形成される。また、第2スイッチ手段SW_WRはターンオン状態に維持されるが、ノードBが接地電圧端Dと接続されているため、電源電圧VDDの読出し電圧は、第2スイッチ手段SW_WRを介して接地電圧端Dに出る。したがって、出力端Cは、伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと接続し、出力端Cには、接地電圧VSSと相応するデータが出力されて検知手段SAによって検知される。
【0041】
その一方、図10Aに示すように、書込み動作が行なわれない場合は、アンチヒューズANT_FSのゲート絶縁膜が破壊されていないため、出力端Cは伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続されない。このとき、第2スイッチ手段SW_WRはターンオン状態となり、入力端AはノードBと電気的に接続する。これによって、電源電圧VDDの読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず、ノードBを介して出力端Cに出力されて検知手段SAによって検知される。すなわち、検知手段SAは、電源電圧VDDに相応するデータが検知する。
【0042】
<実施形態3>
図11は、本発明の実施形態3に係る不揮発性メモリ装置の単位セルを示す等価回路図である。
【0043】
図11に示すように、本発明の実施形態3に係る不揮発性メモリ装置の単位セルは、実施形態2に係る単位セルの構成に加えて伝送ゲートTGと検知手段SAとの間の接続部と、電源電圧端Hとの間に接続された第3スイッチ手段SW_Rを更に備える。
【0044】
図8に示された実施形態2では、入力端Aを介して書込み電圧及び読出し電圧がすべて提供されたが、実施形態3では、入力端Aを介して書込み電圧が提供され、読出し電圧は第3スイッチ手段SW_Rを介して提供されるよう構成されている。第3スイッチ手段SW_Rは、読出し電圧制御入力端Iに入力される読出し電圧制御信号に応じて、読出し動作時に読出し電圧に相応する電源電圧VDDが入力され、伝送ゲートTGと検知手段SAとの間の接続部に提供する。第3スイッチ手段SW_Rを除外した他の構成に対する説明は実施形態2と同じであるため、実施形態2によって説明した内容で代えるものとする。
【0045】
本発明の実施形態3に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。ここでは、一例として第1及び第3スイッチ手段SW、SW_Rはn−チャネルを有するトランジスタからなり、第2スイッチ手段SW_WRはp−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0046】
【表3】
【0047】
表3、図12、図13A、及び図13Bに基づいて説明する。ここで、図12は、書込み動作時の電流経路を示す等価回路図であり、図13A及び図13Bは読出し動作時の電流経路を示す等価回路図である。
【0048】
(書込み動作)
図12に示すように、書込み動作時に接地電圧端Dは接地され、入力端Aには書込み電圧である高電圧VPPが印加される。また、電流制御入力端E及び読出し電圧制御入力端Iには「ハイ」が印加され、書込み/読出し制御入力端F及び読出し制御入力端Gには各々「ロー」が印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WRのみがターンオンされ、入力端A及びノードBは電気的に接続され、出力端C及びノードBは電気的に遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WRを介してアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。したがって、アンチヒューズANT_FSのゲート端と基板とは電気的に短絡した状態となる。
【0049】
(読出し動作)
まず、図13Bに示すように、書込み動作が完了した後、読出し電圧である電源電圧VDDが電源電圧端Hに印加され、電流制御入力端E、書込み/読出し制御入力端F、及び読出し制御入力端Gには「ハイ」が印加され、読出し電圧制御入力端Iには「ロー」が印加される。このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTGがターンオンされ、出力端CはノードBと電気的に接続される。このとき、アンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG、ノードB、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端Dに繋がる電流経路が形成される。したがって、出力端Cは、伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続され、出力端Cには接地電圧VSSと相応するデータが出力され、検知手段SAによって検知される。
【0050】
その一方、図13Aに示すように、書込み動作が行なわれていない場合、アンチヒューズANT_FSのゲート絶縁膜が破壊されないため、出力端Cは伝送ゲートTG、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端Dと電気的に接続されない。これによって、電源電圧端Hに印加される読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず出力端Cから出力され、電源電圧VDD及び相応するデータが検知手段SAによって検知される。
【0051】
以下、前述したような構成を有する本発明の実施形態に係る単位セルを複数備える不揮発性メモリ装置のメモリセルアレイに対して説明する。ここでは、本発明の実施形態1に係る構成を有する単位セルについて例を上げて説明する。また、「VSS」は接地電圧端の図面符号とし、「VDD」は電源電圧端の図面符号とする。
【0052】
<実施形態4>
図14は、本発明の実施形態4に係る不揮発性メモリ装置を示す等価回路図である。
【0053】
図14に示すように、本発明の実施形態4に係る不揮発性メモリ装置は、図3に示された本発明の実施形態1に係る複数の単位セルUCを備える。このとき、単位セルUCは、前述のように実施形態1に係る単位セルと同様に、1つのスイッチ手段SW、及びスイッチ手段SWと直列に接続された1つのアンチヒューズANT_FSを備える。
【0054】
その一例として、実施形態4に係る単位セルUCにおいて、第1スイッチ手段SWはn−チャネルを有するトランジスタからなり、アンチヒューズANT_FSはn−チャネルを有するトランジスタからなる。
【0055】
複数の単位セルUCは、複数のデータラインDL<0>〜DL<n>(ここで、nは自然数)に接続される。特定個数の複数の単位セルUCは、該当データラインと接地電圧端VSSとの間で互いに並列に接続される。すなわち、単位セルUCのアンチヒューズANT_FSの第1端は該当データラインに接続され、第1スイッチ手段SWは接地電圧端VSSに接続される。
【0056】
データラインDL<0>〜DL<n>各々の終端には、各データラインから出力されるデータを検知する複数の検知手段SA<0>〜SA<n>(ここで、nは自然数)が配置される。すなわち、検知手段SA<0>〜SA<n>は各データラインごとに1つずつ配置される。
【0057】
このような検知手段SA<0>〜SA<n>は、図14に示すようにインバータからなることが好ましい。インバータは、図15に示された実施形態5で説明される差動増幅器に比べて回路が非常に単純で、かつ面積の活用側面において優れた効果を得ることができ、また消費電力の側面においても有利である。
【0058】
データラインDL<0>〜DL<n>各々には、書込み動作及び読出し動作時にデータラインに書込み電圧及び読出し電圧を伝達するため、複数の第2スイッチ手段SW_WR<0>〜SW_WR<n>(ここで、nは自然数)が接続される。また、第2スイッチ手段は、書込み動作時にデータラインへ書込み電圧を伝達し、読出し動作時には書込み電圧が該当データラインに伝達されることを遮断することができる。第2スイッチ手段の機能は、読出し動作時に読出し電圧が印加される位置に応じて異なり得る。例えば、図8に示された実施形態2と同様に、書込み電圧及び読出し電圧がすべて入力端に印加される場合、第2スイッチ手段SW_WRは、書込み動作のみならず読出し動作時にも書込み電圧及び読出し電圧をデータラインに伝達する。他の例として、図11に示された実施形態3と同様に、書込み電圧は入力端を介して印加され、読出し電圧は出力端側から印加される場合、第2スイッチ手段SW_WRは、書込み動作時にのみ書込み電圧を該当データラインへの伝達に関与し、読出し動作時には入力端WR<0>〜WR<n>(ここで、nは自然数)と該当データラインとの間の電気的な接続を遮断する役割を行なう。すなわち、読出し動作時には動作しない。
【0059】
データラインDL<0>〜DL<n>に書込み電圧または読出し電圧を印加する入力端WR<0>〜WR<n>は、デコーダー部(図示せず)から書込み電圧及び読出し電圧を提供されることができる。
【0060】
データラインDL<0>〜DL<n>と検知手段SA<0>〜SA<n>との間には複数の伝送ゲートTG<0>〜TG<n>(ここで、nは自然数)が接続される。伝送ゲートTG<0>〜TG<n>各々は、データラインと検知手段との間に配置され、書込み動作時にデータラインと検知手段との間の接続を遮断し、読出し動作時にデータラインと検知手段との間を接続する。
【0061】
セルアレイを構成する複数の単位セルUC各々の第1スイッチ手段SWは、複数の電流制御信号SEL<0>〜SEL<n>(ここで、nは自然数)により選択される。すなわち、電流制御信号SEL<0>〜SEL<n>によってターンオンされ、アンチヒューズANT_FSと接地電圧端VSSとを接続する。第1スイッチ手段SWは、書込み動作及び読出し動作時にターンオン状態に維持される。
【0062】
第2スイッチ手段SW_WR<0>〜SW_WR<n>各々は、書込み/読出し制御信号PASS_VG<0>〜PASS_VG<n>(ここで、nは自然数)により選択される。すなわち、書込み/読出し制御信号PASS_VG<0>〜PASS_VG<n>によってターンオンされ、書込み電圧または読出し電圧が印加される入力端WR<0>〜WR<n>とデータラインDL<0>〜DL<n>とを接続する。
【0063】
伝送ゲートTG<0>〜TG<n>は、各々複数の読出し制御信号REN<0>〜REN<n>(ここで、nは自然数)により選択される。すなわち、読出し制御信号REN<0>〜REN<n>によってターンオンされ、データラインDL<0>〜DL<n>と検知手段SA<0>〜SA<n>とを接続する。
【0064】
以下、本発明の実施形態4に係る不揮発性メモリ装置の書込み動作及び読出し動作に対して説明する。ここでは、その一例としてデータラインDL<0>と接続された単位セルUCのうちに最初の単位セルに対する書込み動作及び読出し動作に対して説明する。
【0065】
【表4】
【0066】
表4を参照して説明する。
【0067】
(書込み動作)
書込み動作時に入力端WR<0>には書込み電圧である高電圧VPPが印加され、残りの入力端WR<1>〜WR<n>には接地電圧が印加される。電流制御信号SEL<0>は「ハイ」で印加され、残りの制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>は「ロー」で印加され、残りの書込み/読出し制御信号PASS_VG<1>〜PASS_VG<n>は「ハイ」で印加される。読出し制御信号REN<0>〜REN<n>は「ロー」で印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WR<0>のみがターンオンされ、入力端WR<0>のみがデータラインDL<0>と接続され、出力端OUTPUT<0>はデータラインDL<0>と遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WR<0>を介して単位セルUCのアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜は高電界によって破壊される。したがって、アンチヒューズANT_FSのゲート端及び基板は電気的に短絡された状態となる。
【0068】
(読出し動作)
書込み動作が完了した後、読出し動作時に入力端WR<0>には読出し電圧である電源電圧VDDが印加され、残りの入力端WR<1>〜WR<n>には接地電圧が印加される。電流制御信号SEL<0>は「ハイ」で印加され、残りの電流制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>は「ロー」で印加され、残りの書込み/読出し制御信号PASS_VG<1>〜PASS_VG<n>は「ハイ」として印加される。読出し制御信号REN<0>は「ハイ」で印加され、残りの読出し制御信号REN<1>〜REN<n>は「ロー」で印加される。
【0069】
このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTG<0>がターンオンされ、出力端OUTPUT<0>はデータラインDL<0>と電気的に接続される。したがって、書込み動作時にアンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG<0>、データラインDL<0>、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端VSSに繋がる電流経路が形成される。このとき、第2スイッチ手段SW_WR<0>はターンオン状態で維持されるが、データラインDL<0>が接地電圧端VSSに接続しているため、電源電圧VDDの読出し電圧は、第2スイッチ手段SW_WR<0>を介して接地電圧端VSSに出る。したがって、出力端OUTPUT<0>は、伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと接続され、出力端OUTPUT<0>には、接地電圧と相応するデータが出力されて検知手段SA<0>によって検知される。
【0070】
書込み動作が行なわれない場合には、アンチヒューズANT_FSのゲート絶縁膜が破壊されないため、出力端OUTPUT<0>は伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと電気的に接続されない。これによって、読出し電圧は、アンチヒューズANT_FSを介して接地電圧端VSSに放電されず、データラインDL<0>を介して出力端OUTPUT<0>に出力されて検知手段SA<0>によって検知される。すなわち、検知手段SA<0>は、電源電圧VDDに相応するデータが検知される。
【0071】
<実施形態5>
図15は、本発明の実施形態5に係る不揮発性メモリ装置を示す等価回路図である。
【0072】
図15に示すように、本発明の実施形態5に係る不揮発性メモリ装置のメモリセルアレイは実施形態4と同じ構成を有する。ただし、検知手段SA<0>〜SA<n>がインバータからなるものでなく、差動増幅器からなる。このとき、差動増幅器は、p−チャネルを有するトランジスタPM1、PM2と、n−チャネルを有するトランジスタNM1、NM2、NM3からなる。差動増幅器は、バイアス信号BIASにより動作し、該当データラインから出力される該当単位セルのデータと基準電圧VREFとを比較増幅して出力する。
【0073】
検知手段SA<0>〜SA<n>を除外した残りの構成要素は、実施形態4と同じであるため、それに対する具体的な構成及び動作説明は実施形態4を介して記述された内容で代えるものとする。
【0074】
<実施形態6>
図16は、本発明の実施形態6に係る不揮発性メモリ装置を示す等価回路図である。
【0075】
図16に示すように、本発明の実施形態6に係る不揮発性メモリ装置は、実施形態4の構成において、伝送ゲートTG<0>〜TG<n>と検知手段SA<0>〜SA<n>との間に各々接続された複数の第3スイッチ手段SW_R<0>〜SW_R<n>(ここで、nは自然数)を更に備える。第3スイッチ手段SW_R<0>〜SW_R<n>は、電源電圧端VDDと、伝送ゲートTG<0>〜TG<n>と検知手段SA<0>〜SA<n>との間の接続部間に接続され、読出し電圧である電源電圧を伝送ゲートTG<0>〜TG<n>と検知手段SA<0>〜SA<n>との間の接続部に伝達する。
【0076】
以下、本発明の実施形態6に係る不揮発性メモリ装置の書込み動作及び読出し動作に対して説明する。ここでは、その一例として、データラインDL<0>と接続した単位セルUCのうち、最初の単位セルに対する書込み動作及び読出し動作に対して説明する。
【0077】
【表5】
【0078】
表5を参照して説明する。
【0079】
(書込み動作)
書込み動作時に入力端WR<0>には書込み電圧である高電圧VPPが印加され、残りの入力端WR<1>〜WR<n>には接地電圧が印加される。電流制御信号SEL<0>は「ハイ」で印加され、残りの電流制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>は「ロー」で印加され、残りの書込み/読出し制御信号PASS_VG<1>〜PASS_VG<n>は「ハイ」で印加される。読出し制御信号REN<0>〜REN<n>は「ロー」で、読出し電圧制御信号REV<0>〜REV<n>は「ハイ」で印加される。このような条件のもとでは、第1スイッチ手段及び第2スイッチ手段SW、SW_WR<0>のみがターンオンされ、入力端WR<0>のみがデータラインDL<0>と接続し、出力端OUTPUT<0>はデータラインDL<0>と遮断される。これによって、書込み電圧である高電圧VPPは、第2スイッチ手段SW_WR<0>を介して単位セルUCのアンチヒューズANT_FSに伝達され、アンチヒューズANT_FSのゲート端と基板との間に形成されたゲート絶縁膜は高電界により破壊される。したがって、アンチヒューズANT_FSのゲート端及び基板は電気的に短絡した状態となる。
【0080】
(読出し動作)
書込み動作が完了した後、読出し動作時に読出し電圧である電源電圧VDDは第3スイッチ手段SW_R<0>の一端に印加され、入力端WR<0>〜WR<n>には接地電圧が印加される。制御信号SEL<0>は「ハイ」で印加され、残りの電流制御信号SEL<1>〜SEL<n>は「ロー」で印加される。書込み/読出し制御信号PASS_VG<0>〜PASS_VG<n>は「ハイ」で印加される。読出し制御信号REN<0>は「ハイ」で印加され、残りの読出し制御信号REN<1>〜REN<n>は「ロー」で印加される。読出し電圧制御信号REV<0>は「ロー」で印加され、残りの読出し電圧制御信号REV<1>〜REV<n>は「ハイ」で印加される。
【0081】
このような条件のもとでは、第1スイッチ手段SW及び伝送ゲートTG<0>がターンオンされ、出力端OUTPUT<0>は各々データラインDL<0>と電気的に接続する。このとき、書込み動作時にアンチヒューズANT_FSのゲート絶縁膜は破壊された状態であるため、伝送ゲートTG<0>、データラインDL<0>、アンチヒューズANT_FS、第1スイッチ手段SW、及び接地電圧端VSSに繋がる電流経路が形成される。したがって、出力端OUTPUT<0>は、伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと接続され、出力端OUTPUT<0>には接地電圧と相応するデータが出力されて検知手段SA<0>によって検知される。
【0082】
書込み動作が行なわれない場合には、アンチヒューズANT_FSのゲート絶縁膜が破壊されないため、出力端OUTPUT<0>は伝送ゲートTG<0>、アンチヒューズANT_FS、及び第1スイッチ手段SWを介して接地電圧端VSSと電気的に接続されない。これによって、電源電圧端VDDに印加される読出し電圧は、アンチヒューズANT_FSを介して接地電圧端Dに放電されず、第3スイッチ手段SW_R<0>を介してデータラインDL<0>及び出力端OUTPUT<0>に出力されて電源電圧VDDと相応するデータが検知手段SAによって検知される。
【0083】
<実施形態7>
図17は、本発明の実施形態7に係る不揮発性メモリ装置を示す等価回路図である。
【0084】
図17に示すように、本発明の実施形態7に係る不揮発性メモリ装置のメモリセルアレイは、実施形態6と同じ構成を有する。ただし、検知手段SA<0>〜SA<n>がインバータから構成されず差動増幅器からなる。このとき、差動増幅器はp−チャネルを有するトランジスタPM1及びPM2、n−チャネルを有するトランジスタNM1、NM2、NM3からなる。差動増幅器は、バイアス信号BIASにより動作され、該当データラインから出力される該当単位セルのデータと基準電圧VREFとを比較増幅して出力する。
【0085】
検知手段SA<0>〜SA<n>を除外した残りの構成要素は、実施形態6と同じであるため、それに対する具体的な構成及び動作説明は実施形態6によって記述された内容で代えるものとする。
【0086】
以上で説明したように、本発明の技術的な思想は好ましい実施形態から具体的に記述したが、前記した実施形態はその説明のためのものであり、その制限のためのものでないことを注意すべきである。また、この技術分野の通常の専門家ならば、本発明の実施形態1ないし実施形態7の組合せを、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。
【符号の説明】
【0087】
SW、SW_WR、SW_R、SW_WR<0>〜SW_WR<n>、SW_R<O>〜SW_R<n> スイッチ手段
ANT_FS アンチヒューズ
SA、SA<0>〜SA<n> 検知手段
TG、TG<0>〜TG<n> 伝送ゲート
DL<0>〜DL<n> データライン
【特許請求の範囲】
【請求項1】
入力端と出力端との間に第1端が接続されたアンチヒューズと、
前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段と、
を備えることを特徴とする不揮発性メモリ装置の単位セル。
【請求項2】
前記入力端と前記アンチヒューズの第1端との間に接続された第2スイッチ手段を更に備えることを特徴とする請求項1に記載の不揮発性メモリ装置の単位セル。
【請求項3】
前記第2スイッチ手段は、書込み動作時に書込み電圧が、及び読出し動作時に読出し電圧が前記入力端から各々入力され、前記アンチヒューズの第1端に伝達することを特徴とする請求項2に記載の不揮発性メモリ装置の単位セル。
【請求項4】
前記アンチヒューズの第1端と前記出力端との間に接続した伝送ゲートを更に備えることを特徴とする請求項2に記載の不揮発性メモリ装置の単位セル。
【請求項5】
前記伝送ゲートは、書込み動作時に前記アンチヒューズの第1端と前記出力端との間の接続を遮断し、読出し動作時に前記アンチヒューズの第1端と前記出力端との間を接続することを特徴とする請求項4に記載の不揮発性メモリ装置の単位セル。
【請求項6】
電源電圧端と、前記伝送ゲートと前記出力端との間の接続部とを接続する第3スイッチ手段を更に備えることを特徴とする請求項4に記載の不揮発性メモリ装置の単位セル。
【請求項7】
前記第3スイッチ手段は、読出し動作時に前記伝送ゲートと前記出力端との間の接続部に電源電圧である読出し電圧を伝達することを特徴とする請求項6に記載の不揮発性メモリ装置の単位セル。
【請求項8】
前記第2スイッチ手段は、書込み動作時に前記入力端に入力される書込み電圧を前記アンチヒューズの第1端に伝達し、読出し動作時に前記入力端と前記アンチヒューズの第1端との間の接続を遮断することを特徴とする請求項7に記載の不揮発性メモリ装置の単位セル。
【請求項9】
前記伝送ゲートと前記出力端との間に接続した検知手段を更に備えることを特徴とする請求項4または6に記載の不揮発性メモリ装置の単位セル。
【請求項10】
前記検知手段は、読出し動作時に前記伝送ゲートを介して出力されるデータを検知することを特徴とする請求項9に記載の不揮発性メモリ装置の単位セル。
【請求項11】
前記検知手段は、インバータまたは差動増幅器を備えることを特徴とする請求項9に記載の不揮発性メモリ装置の単位セル。
【請求項12】
前記書込み電圧は、前記読出し電圧よりも高い電圧であることを特徴とする請求項8に記載の不揮発性メモリ装置の単位セル。
【請求項13】
前記第1スイッチ手段はn−チャネルを有するトランジスタからなり、前記第2スイッチ手段及び第3スイッチ手段はp−チャネルを有するトランジスタからなることを特徴とする請求項6に記載の不揮発性メモリ装置の単位セル。
【請求項14】
前記アンチヒューズは、トランジスタまたはキャパシタからなることを特徴とする請求項1に記載の不揮発性メモリ装置の単位セル。
【請求項15】
複数のデータラインと、
前記データラインに各々並列に接続された複数の単位セルと、
前記データラインによって各々出力されるデータを検知する複数の検知手段と、を備え、
各前記単位セルは、
対応する前記データラインに第1端が接続されたアンチヒューズと、
前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段と、
を備えることを特徴とする不揮発性メモリ装置。
【請求項16】
複数の第2スイッチ手段を更に備え、
各前記第2スイッチ手段は、対応する前記データラインに接続され、書込み動作時に書込み電圧を、及び読出し動作時に読出し電圧を、それぞれ前記データラインに伝達することを特徴とする請求項15に記載の不揮発性メモリ装置。
【請求項17】
複数の伝送ゲートを更に備え、
各前記伝送ゲートは、対応する前記データラインと前記検知手段との間に接続されることを特徴とする請求項16に記載の不揮発性メモリ装置。
【請求項18】
前記伝送ゲートは、書込み動作時に前記データラインと前記検知手段との間の接続を遮断し、読出し動作時に前記データラインと前記検知手段との間を接続することを特徴とする請求項17に記載の不揮発性メモリ装置。
【請求項19】
複数の第3スイッチ手段を更に備え、
各前記第3スイッチ手段は、電源電圧端と、前記伝送ゲートと前記検知手段との間の接続部とを接続することを特徴とする請求項17に記載の不揮発性メモリ装置。
【請求項20】
前記第3スイッチ手段は、読出し動作時、前記伝送ゲートと前記検知手段との間の接続部に電源電圧である読出し電圧を伝達することを特徴とする請求項19に記載の不揮発性メモリ装置。
【請求項21】
複数の第2スイッチ手段を更に備え、
各前記第2スイッチ手段は、対応する前記データラインに接続され、書込み動作時に書込み電圧を前記データラインに伝達し、読出し動作時に前記データラインとの接続を遮断することを特徴とする請求項15に記載の不揮発性メモリ装置。
【請求項22】
前記検知手段は、インバータまたは差動増幅器を備えることを特徴とする請求項15に記載の不揮発性メモリ装置。
【請求項23】
前記書込み電圧は、前記読出し電圧よりも高い電圧であることを特徴とする請求項16に記載の不揮発性メモリ装置。
【請求項24】
前記第1スイッチ手段はn−チャネルを有するトランジスタからなり、前記第2スイッチ手段及び第3スイッチ手段はp−チャネルを有するトランジスタからなることを特徴とする請求項19に記載の不揮発性メモリ装置。
【請求項25】
前記アンチヒューズは、トランジスタまたはキャパシタからなることを特徴とする請求項15に記載の不揮発性メモリ装置。
【請求項1】
入力端と出力端との間に第1端が接続されたアンチヒューズと、
前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段と、
を備えることを特徴とする不揮発性メモリ装置の単位セル。
【請求項2】
前記入力端と前記アンチヒューズの第1端との間に接続された第2スイッチ手段を更に備えることを特徴とする請求項1に記載の不揮発性メモリ装置の単位セル。
【請求項3】
前記第2スイッチ手段は、書込み動作時に書込み電圧が、及び読出し動作時に読出し電圧が前記入力端から各々入力され、前記アンチヒューズの第1端に伝達することを特徴とする請求項2に記載の不揮発性メモリ装置の単位セル。
【請求項4】
前記アンチヒューズの第1端と前記出力端との間に接続した伝送ゲートを更に備えることを特徴とする請求項2に記載の不揮発性メモリ装置の単位セル。
【請求項5】
前記伝送ゲートは、書込み動作時に前記アンチヒューズの第1端と前記出力端との間の接続を遮断し、読出し動作時に前記アンチヒューズの第1端と前記出力端との間を接続することを特徴とする請求項4に記載の不揮発性メモリ装置の単位セル。
【請求項6】
電源電圧端と、前記伝送ゲートと前記出力端との間の接続部とを接続する第3スイッチ手段を更に備えることを特徴とする請求項4に記載の不揮発性メモリ装置の単位セル。
【請求項7】
前記第3スイッチ手段は、読出し動作時に前記伝送ゲートと前記出力端との間の接続部に電源電圧である読出し電圧を伝達することを特徴とする請求項6に記載の不揮発性メモリ装置の単位セル。
【請求項8】
前記第2スイッチ手段は、書込み動作時に前記入力端に入力される書込み電圧を前記アンチヒューズの第1端に伝達し、読出し動作時に前記入力端と前記アンチヒューズの第1端との間の接続を遮断することを特徴とする請求項7に記載の不揮発性メモリ装置の単位セル。
【請求項9】
前記伝送ゲートと前記出力端との間に接続した検知手段を更に備えることを特徴とする請求項4または6に記載の不揮発性メモリ装置の単位セル。
【請求項10】
前記検知手段は、読出し動作時に前記伝送ゲートを介して出力されるデータを検知することを特徴とする請求項9に記載の不揮発性メモリ装置の単位セル。
【請求項11】
前記検知手段は、インバータまたは差動増幅器を備えることを特徴とする請求項9に記載の不揮発性メモリ装置の単位セル。
【請求項12】
前記書込み電圧は、前記読出し電圧よりも高い電圧であることを特徴とする請求項8に記載の不揮発性メモリ装置の単位セル。
【請求項13】
前記第1スイッチ手段はn−チャネルを有するトランジスタからなり、前記第2スイッチ手段及び第3スイッチ手段はp−チャネルを有するトランジスタからなることを特徴とする請求項6に記載の不揮発性メモリ装置の単位セル。
【請求項14】
前記アンチヒューズは、トランジスタまたはキャパシタからなることを特徴とする請求項1に記載の不揮発性メモリ装置の単位セル。
【請求項15】
複数のデータラインと、
前記データラインに各々並列に接続された複数の単位セルと、
前記データラインによって各々出力されるデータを検知する複数の検知手段と、を備え、
各前記単位セルは、
対応する前記データラインに第1端が接続されたアンチヒューズと、
前記アンチヒューズの第2端と接地電圧端との間に接続された第1スイッチ手段と、
を備えることを特徴とする不揮発性メモリ装置。
【請求項16】
複数の第2スイッチ手段を更に備え、
各前記第2スイッチ手段は、対応する前記データラインに接続され、書込み動作時に書込み電圧を、及び読出し動作時に読出し電圧を、それぞれ前記データラインに伝達することを特徴とする請求項15に記載の不揮発性メモリ装置。
【請求項17】
複数の伝送ゲートを更に備え、
各前記伝送ゲートは、対応する前記データラインと前記検知手段との間に接続されることを特徴とする請求項16に記載の不揮発性メモリ装置。
【請求項18】
前記伝送ゲートは、書込み動作時に前記データラインと前記検知手段との間の接続を遮断し、読出し動作時に前記データラインと前記検知手段との間を接続することを特徴とする請求項17に記載の不揮発性メモリ装置。
【請求項19】
複数の第3スイッチ手段を更に備え、
各前記第3スイッチ手段は、電源電圧端と、前記伝送ゲートと前記検知手段との間の接続部とを接続することを特徴とする請求項17に記載の不揮発性メモリ装置。
【請求項20】
前記第3スイッチ手段は、読出し動作時、前記伝送ゲートと前記検知手段との間の接続部に電源電圧である読出し電圧を伝達することを特徴とする請求項19に記載の不揮発性メモリ装置。
【請求項21】
複数の第2スイッチ手段を更に備え、
各前記第2スイッチ手段は、対応する前記データラインに接続され、書込み動作時に書込み電圧を前記データラインに伝達し、読出し動作時に前記データラインとの接続を遮断することを特徴とする請求項15に記載の不揮発性メモリ装置。
【請求項22】
前記検知手段は、インバータまたは差動増幅器を備えることを特徴とする請求項15に記載の不揮発性メモリ装置。
【請求項23】
前記書込み電圧は、前記読出し電圧よりも高い電圧であることを特徴とする請求項16に記載の不揮発性メモリ装置。
【請求項24】
前記第1スイッチ手段はn−チャネルを有するトランジスタからなり、前記第2スイッチ手段及び第3スイッチ手段はp−チャネルを有するトランジスタからなることを特徴とする請求項19に記載の不揮発性メモリ装置。
【請求項25】
前記アンチヒューズは、トランジスタまたはキャパシタからなることを特徴とする請求項15に記載の不揮発性メモリ装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2010−282715(P2010−282715A)
【公開日】平成22年12月16日(2010.12.16)
【国際特許分類】
【出願番号】特願2010−15228(P2010−15228)
【出願日】平成22年1月27日(2010.1.27)
【出願人】(505087780)マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】MAGNACHIP SEMICONDUCTOR LTD
【住所又は居所原語表記】1 Hyangjeong−dong,Heungduk−gu,Cheongju City,Chung Cheong Bok−do,Korea
【Fターム(参考)】
【公開日】平成22年12月16日(2010.12.16)
【国際特許分類】
【出願日】平成22年1月27日(2010.1.27)
【出願人】(505087780)マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】MAGNACHIP SEMICONDUCTOR LTD
【住所又は居所原語表記】1 Hyangjeong−dong,Heungduk−gu,Cheongju City,Chung Cheong Bok−do,Korea
【Fターム(参考)】
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