不揮発性半導体記憶装置
【課題】ペアセル各々が有する閾値電圧がデータを保持するだけ確保できているか否かを判定可能な不揮発性半導体記憶装置を提供する。
【解決手段】第１及び第２のビット線にそれぞれ接続され、互いに電圧値の異なる閾値電圧を有してデータを保持する第１及び第２のメモリセルとから構成されるペアセルの電流差を検出し、データを読み出す差動センスアンプＤｉｆｆＳＡと、第１及び第２のビット線各々に対応して設けられ、ワード線により選択されたメモリセルに書き込むデータまたはメモリセルから読み出したデータを記憶するラッチを含む第１及び第２のページバッファＰＢＵＦ＿Ｌ、ＰＢＵＦ＿Ｒと、ラッチＬＴＬに読み出したデータと、ラッチＬＴＲに読み出したデータとを比較し、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータＣＯＭＰ１と、を備える。
【解決手段】第１及び第２のビット線にそれぞれ接続され、互いに電圧値の異なる閾値電圧を有してデータを保持する第１及び第２のメモリセルとから構成されるペアセルの電流差を検出し、データを読み出す差動センスアンプＤｉｆｆＳＡと、第１及び第２のビット線各々に対応して設けられ、ワード線により選択されたメモリセルに書き込むデータまたはメモリセルから読み出したデータを記憶するラッチを含む第１及び第２のページバッファＰＢＵＦ＿Ｌ、ＰＢＵＦ＿Ｒと、ラッチＬＴＬに読み出したデータと、ラッチＬＴＲに読み出したデータとを比較し、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータＣＯＭＰ１と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの大容量の不揮発性半導体記憶装置においては、２つのセルをペアとして用いてこれらに相補的データを記憶するペア方式（差動セル方式）が用いられている。この差動セル方式においては、データ読出し時に、差動センスアンプが２つのセルのセル電流の比較によってデータを判別する構成をとることにより、セル電流が小さくても確実で高速の読み出しを可能としている。つまり、１つのセルに流れる電流によりデータを判定する１セルＳｉｎｇｌｅ−Ｅｎｄ方式に比べて、差動センスアンプによるデータ判定に用いる電圧差を２倍に確保できるため、高速動作もしくは高い信頼性でデータ読出しが可能となる。
【０００３】
一方、差動セル方式を用いることにより、データの記憶密度が下がるので、１セルに複数のビット情報を記憶させる多値記憶方式と差動セル方式とを併用することが行われている。すなわち、多値記憶方式と差動セル方式を併用することで、データの記憶密度を維持して高速センス動作が可能なＮＡＮＤメモリシステムを構成できる。つまり、差動セル方式のみでは、データの記憶密度は１ビット／２セルになるが、多値記憶方式により１セルで例えば４値記憶を行えば、結局１ビット／１セルと同じことになる。そして、差動セル方式を採用して、２つのセル電流の比較によりデータを判別することにより、セル電流が小さくても確実で高速の読み出しが可能になる。
このような多値記憶方式と差動セル方式とを組み合わせて、メモリセルが記憶するデータの高速に読み出しを可能とする不揮発性半導体記憶装置が、特許文献１〜特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８７８５７３号公報
【特許文献２】特許第４２５３３０９号公報
【特許文献３】特許第４２５３３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１〜特許文献３記載の不揮発性半導体記憶装置においては、差動セル方式を用いて、セル電流が小さくても確実で高速の読み出しが可能になるものの、不揮発性メモリセルの記憶情報量を評価する（不揮発性メモリセルがデータ保持に必要な閾値電圧を確保しているか否かを判断する）構成とはなっていないため、センスアンプからの読出しデータがフェイルデータになるまで、記憶情報量が十分か否かを知ることができず、信頼性に欠けるという問題があった。
そこで、本発明が解決しようとする課題は、不揮発性メモリセルがデータ保持に必要な閾値電圧を確保しているか否かを判断することを可能とすることで、データ読み出しにおいて高い信頼性を確保できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記複数のビット線のうち対をなす第１のビット線及び第２のビット線にそれぞれ接続され、互いに電圧値の異なる閾値電圧を有してデータを保持する第１のメモリセルと第２のメモリセルとから構成されるペアセルの電流差を検出して、前記ペアセルのデータを読み出すセンスアンプと、前記第１のビット線及び前記第２のビット線各々に対応して設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含む第１のページバッファ及び第２のページバッファと、前記センスアンプにより前記ペアセルのデータを読み出すときに、前記第１のページバッファの前記ラッチに読み出したデータと、前記第２のページバッファの前記ラッチに読み出したデータとを比較して、前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータと、を備えたことを特徴とする不揮発性半導体記憶装置である。
【発明の効果】
【０００７】
本発明の不揮発性半導体記憶装置は、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータを備えている。そのため、データ読み出しにおいてデータが保持されていないことによりフェイルデータが出力されてしまう前に、コンパレータの判定結果によりペアセルのデータが保持できているか否かを知ることができ、高い信頼性を確保できる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態による不揮発性半導体記憶装置の構成例を示すブロック図である。
【図２】図１におけるメモリセルアレイの構成例を示す図である。
【図３】図１に示すペアセルが保持するデータと、閾値電圧の状態を示す図である。
【図４】図１におけるページバッファ及びセンスアンプ１３の詳細な回路構成を示す図である。
【図５】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図６】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）への書き込みベリファイ動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図７】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図８】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）への書き込みベリファイ動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図９】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）への上位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１０】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）への上位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１１】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）への下位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１２】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）への下位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１３】図１に示すペアセルのデータ消去後の消去ベリファイ動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図１４】図１に示すペアセルのデータ消去後の消去ベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１５】図１に示すペアセルのデータ読出し動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図１６】図１に示すペアセルのデータ読出し動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１７】図１に示すペアセルのデータ読出し動作において、ペアセルの一方のセルの閾値電圧が変動した場合を説明するための図である。
【図１８】図１に示すペアセルのデータ読出し動作において、ペアセルの一方のセルの閾値電圧が変動した場合を説明するための図である。
【図１９】図４に示すページバッファ及びセンスアンプ１３の他の変形例の詳細な回路構成を示す図である。
【図２０】コンパレータＣＯＭＰ１を備えていないページバッファ及びセンスアンプの回路構成を示す図である。
【図２１】図２０に示すページバッファ及びセンスアンプのデータ読出し動作を示すタイミングチャートである。
【図２２】図２０に示すページバッファ及びセンスアンプのペアセルのデータ読出し動作におけるリードライトバスＲＷＢＵＳの状態を示すテーブルである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態による不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示す概略ブロック図である。また、図２はメモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒの内部構成を示す図であり、図３は、不揮発性メモリセルＭＣが記憶するデータと閾地電圧の関係を示す図である。
メモリセルアレイは、ページバッファ及びセンスアンプ１３を共有する２つのメモリセルアレイ１１Ｌ，メモリセルアレイ１１Ｒより構成される。本実施形態において、メモリセルアレイ１１Ｌ，メモリセルアレイ１１Ｒの同時に選択される、対応するビット線ＢＬ（Ｌ），ビット線ＢＬ（Ｒ）が一対（ペア）を構成するオープンビット線方式が用いられる。このビット線のペアビット線ＢＬ（Ｌ），ビット線ＢＬ（Ｒ）と、メモリセルアレイ１１Ｌ，メモリセルアレイ１１Ｒ内で同時に選択されるワード線ＷＬ（Ｌ），ワード線ＷＬ（Ｒ）との交点にそれぞれ設けられた２つの不揮発性メモリセルＣｅｌｌ（Ｌ）と不揮発性メモリセルＣｅｌｌ（Ｒ）が、相補的データを記憶するペアセル（差動セル）を構成する。
【００１０】
ページバッファ及びセンスアンプ１３は、ページ単位のデータの書き込み動作、書き込みベリファイ動作、消去ベリファイ動作を行うため、ビット線のペア毎に設けられたページバッファを複数有している。ページバッファ各々は、それぞれのビット線に接続され、接続されたビット線の電位を判定するラッチ回路（ラッチ）を有する。また、ページバッファ及びセンスアンプ１３は、ページ単位のデータの読み出し動作を行うため、ビット線のペアで共有される差動センスアンプを有している（詳細後述）。
ロウデコーダ１４Ｌ及びロウデコーダ１４Ｒは、メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒのワード線ＷＬの選択を行う。
カラムデコーダ１５Ｌ及びカラムデコーダ１５Ｒは、カラムアドレス信号を出力し、各動作においてページバッファのラッチとリードライトバスＲＷＢＵＳとの接続、差動センスアンプとリードライトバスＲＷＢＵＳとの接続を、ページバッファ及びセンスアンプ１３を選択して行う。
電圧生成回路１６は、不揮発性メモリセルＭＣに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。
【００１１】
入出力回路１７は、外部から供給されるアドレスをアドレスレジスタ１９へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ１８へ出力し、外部から入力される制御信号を制御回路２０（コントローラ）へ出力する。
また、入出力回路１７は、外部から入力されるデータをページバッファ及びセンスアンプ１３のページバッファ各々へ出力、あるいはページバッファ及びセンスアンプ１３を介し、不揮発性メモリセルＭＣから読み出されたデータを外部に出力する。
アドレスレジスタ１９は、入出力回路１７から入力されるアドレスを保持し、保持したアドレスをロウデコーダ１４Ｌ、１４Ｒ及びカラムデコーダ１５Ｌ、１５Ｒへ出力する。
コマンドレジスタ１８は、入出力回路１７から入力されるコマンドデータにより表されるコマンドデータを保持する。
【００１２】
制御回路２０は、入出力回路１７から入力する制御信号及びコマンドレジスタ１８から供給されるコマンドデータにより、不揮発性メモリセルＭＣに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路２０は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。
【００１３】
また、制御回路２０は、ページバッファ及びセンスアンプ１３における全てのページバッファのラッチに書き込まれたデータを基に、データ書き込みが成功したか否か、あるいはデータ消去が成功したか否かを判定する。また、制御回路２０は、データ書き込み動作において、外部から入出力回路１７に入力されるデータを判定して、入出力回路１７のリードライトバスＲＷＢＵＳの駆動（ページバッファに書き込まれるべきデータに基づいてリードライトバスＲＷＢＵＳを所定の電圧レベルにする）を制御する。また、制御回路２０は、メモリセルからのデータ読み出し動作において、ページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出されたデータを判定して、入出力回路１７の外部データ出力を制御する。
さらに、本実施形態において、制御回路２０は、データ読み出し動作において、ページバッファ及びセンスアンプ１３に、検査信号を出力し、図１に示す検査信号線ｎＬＯＳＳに読み出されたデータ（検査結果）を基に、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを検査する（詳細後述）。
【００１４】
図２は、メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒの内部構成を示している。また、図２は、選択ブロックＢＬＣｉ及び非選択ブロックＢＬＣｉ＋１に着目した場合のデータ書き込み動作、書き込みベリファイ動作、消去ベリファイ動作、及びデータ読み出し動作の各動作におけるバイアス条件を示している。
図２に示すように、互いに交差する複数本のビット線ＢＬと複数本のワード線ＷＬの各交差部に不揮発性メモリセルＭＣが配置される。複数のビット線は、ページバッファ及びセンスアンプを共有する偶数ビット線ＢＬｅと奇数ビット線ＢＬｏを代表して示している。ここで、偶数奇数は、カラムアドレス信号の最下位ビットが０のとき偶数、１のとき奇数で決定される。不揮発性メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態によりデータ記憶を行う。この実施の形態では、ｎ個の不揮発性メモリセルＭＣが直列接続されてＮＡＮＤセルストリングＮＡを構成する。
ＮＡＮＤセルストリングＮＡの一端は、ゲートが選択ゲート線ＳＳＬに接続される選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は、ゲートが選択ゲート線ＧＳＬに接続される選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＳＬに接続される。
【００１５】
ｎ個の不揮発性メモリセルＭＣの制御ゲートは、それぞれワード線ＷＬ１〜ＷＬｎに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＳＬ，ＧＳＬに接続される。１本のワード線ＷＬに沿う複数の不揮発性メモリセルが、データ書き込み及び読み出しの単位となる１ページを構成する。
また、ワード線方向に並ぶ複数のＮＡＮＤセルストリングが、データ一括消去の単位となるブロックＢＬＣｉを構成し、通常ビット線方向に複数のブロックＢＬＣが配置される。メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒの中で同時に選択される不揮発性メモリセルＭＣｓｅｌが、本実施形態において相補的データを記憶するペアセル（差動セル）を構成する不揮発性メモリセルＣｅｌｌ（Ｌ）と不揮発性メモリセルＣｅｌｌ（Ｒ）である。
【００１６】
図３は、差動セルを構成する不揮発性メモリセルＣｅｌｌ（Ｌ）及び不揮発性メモリセルＣｅｌｌ（Ｒ）に記憶される多値データと、各メモリセルの閾値電圧分布を示す図である。本実施形態において、各メモリセルは、４つのしきい値分布により定義されるしきい値レベルＬ０，Ｌ１，Ｌ２，Ｌ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）により４値データ記憶を行う。４値データを構成する２ビットデータの４つの閾値電圧レベルに対する割り付けは、不揮発性メモリセルＣｅｌｌ（Ｌ）及び不揮発性メモリセルＣｅｌｌ（Ｒ）が異なるしきい値レベルを記憶するように、図３に示すように設定される。
【００１７】
つまり、４値データを、上位ビットＸと下位ビットＹにより、「ＸＹ」で表すものとして、不揮発性メモリセルＣｅｌｌ（Ｌ）ではレベルＬ０，Ｌ１，Ｌ２，Ｌ３を、データ「１１」，「１０」，「０１」，「００」に対応させる。不揮発性メモリセルＣｅｌｌ（Ｌ）では、多値データのビット情報のデータ「１」は、読み出し時ワード線に所定の読み出し電圧を与えたときにセルがオンする状態（低閾値電圧状態）であり、データ「０」はオフの状態（高閾値電圧状態）である。一方、不揮発性メモリセルＣｅｌｌ（Ｒ）ではそのしきい値レベルとビット情報の関係が不揮発性メモリセルＣｅｌｌ（Ｌ）とは逆になる。
すなわち、図３では、差動セルである不揮発性メモリセルＣｅｌｌ（Ｌ）と不揮発性メモリセルＣｅｌｌ（Ｒ）との間の相補的データ状態の間を破線で結んでいる。
つまり、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ０を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ３を記憶して、この状態の組み合わせをデータ「１１」とする。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ１を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ２を記憶して、この状態の組み合わせをデータ「１０」とする。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ２を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ１を記憶して、この状態の組み合わせをデータ「０１」とする。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ３を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ０を記憶して、この状態の組み合わせをデータ「００」とする。
【００１８】
これにより、２セルで４値データを記憶する多値記憶方式を利用して、１セル当たり１ビットの情報記憶が実現される。多値データにおける閾値電圧レベルを４状態以上に増やせば２セルに設定できるビット数は２以上になる。本実施形態においては、説明を簡単にするため、４値の場合のみを説明する。
図３において、Ｒ１、Ｒ２、Ｒ３はセルの各多値データの読み出し動作においてワード線ＷＬに与えられる読み出し電圧Ｖｒである。また、Ｐ１、Ｐ２、Ｐ３は各多値データについて書き込みサイクルで書き込みベリファイ動作においてワード線ＷＬに与えられるベリファイ電圧Ｖｒである。
【００１９】
図２を用いて、データ書き込み動作、書き込みベリファイ動作、消去ベリファイ動作、及びデータ読み出し動作の各動作のおけるワード線選択動作について簡単に説明する。なお、重複説明を避けるため、ここではメモリセルアレイ１１Ｌ側の不揮発性メモリセルＣｅｌｌ（Ｌ）についての動作を説明する。
＜データ書き込み動作におけるワード線選択＞
データ書き込み動作（Write）において、セルブロックＢＬＣｉのワード線ＷＬ１とビット線ＢＬｅにより選択されるセルに、そのしきい値を上昇させるデータ書き込みを行う場合（不揮発性メモリセルＣｅｌｌ（Ｌ）にデータ「０」を書き込む場合）、セルのチャネルから浮遊ゲートに電子をＦＮ（Fowler Nordheim）トンネル電流で注入して、閾値電圧を高くするものである。そのため、選択ワード線には昇圧された書き込みプログラム電圧Ｖｐｇｍが与えられ、チャンネルには０Ｖが印加させるようにする。
【００２０】
非選択ワード線には、セルをデータによらずオンセルとするパス電圧Ｖｐａｓｓが、ビット線側の選択ゲート線ＳＳＬには電源電圧Ｖｃｃが与えられる。ソース側の選択ゲート線ＧＳＬは０Ｖである。ビット線ＢＬｅにつながるＮＡＮＤセルストリングＮＡの各トランジスタのチャネルを０Ｖにするためには、ビット線ＢＬｅにデータ「０」として０Ｖ、データ「１」として電源電圧Ｖｃｃを与える。また、書き込みを行わないビット線ＢＬｏには、電源電圧Ｖｃｃを与えて、ＮＡＮＤセルストリングチャネルを高電圧レベルのフローティング状態に保持し、セルの浮遊ゲートに電子が注入されないようにする。
【００２１】
データ書き込み動作に続いて、メモリセルの閾値電圧の分布をできるだけシャープにする必要があるため、書き込みベリファイ動作が行われる。すなわち、データ書き込み動作とその後の書き込みベリファイ動作を含む複数の書き込みサイクルが繰り返される。
書き込みベリファイ動作においては、データ書き込み動作終了毎に、選択ワード線にベリファイ電圧Ｖｒを与えてベリファイ読み出しを行い、メモリセルの閾値電圧がそのベリファイ電圧Ｖｒに達したメモリセルについては、その後の書き込みを行わないようにする。この様な書き込みベリファイ動作を行うことにより、シャープな閾値電圧の分布を得ることができる。
【００２２】
＜書き込みベリファイ動作におけるワード線選択＞
書き込みベリファイ動作（Write-Verify）においては、選択ワード線に与えるベリファイ電圧Ｖｒは、如何なるデータを書き込みむかに応じて、図３に示すＰ１，Ｐ２，Ｐ３のいずれかが用いられる。非選択ワード線には、セルをデータによらずオンさせるパス電圧Ｖｒｅａｄが与えられる。この様な書き込みベリファイ動作を行うことによって、全てのセルのデータ書き込みが終了したときの閾地電圧の分布は、ベリファイ電圧Ｖｒの近くに鋭いピークを持つ状態となる。
ページバッファ及びセンスアンプ１３におけるペアビット各々に設けられるページバッファは、後述するようにビット線ＢＬｅ各々に電源電圧Ｖｃｃを与える。また、ロウデコーダ１４Ｌが、図２に示すように、選択ワード線ＷＬ１にベリファイ電圧Ｖｒ、非選択ワード線ＷＬにパス電圧Ｖｒｅａｄ、ビット線側の選択ゲート線ＳＳＬ及びソース側の選択ゲート線ＧＳＬには電源電圧Ｖｃｃを与える。
【００２３】
これにより、先の書き込み動作において、データ「０」またはデータ「１」が書き込まれるべき不揮発性メモリセルＭＣのうち、データ「０」が書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。
一方、データ「０」が書き込まれ不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは電源電圧Ｖｃｃレベル（以下、「Ｈ」レベル）を維持する。後述するように、ページバッファのラッチには、前者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われなかったことを示すフェイルデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。
また、先の書き込み動作において、ページバッファからデータ「１」を与えられ、データ「１」を保持している不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、データ「０」が書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡと同様に、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。しかし、この場合は、後述するように、ページバッファのラッチに不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。
【００２４】
＜消去ベリファイ動作におけるワード線選択＞
「消去 Stress」動作（消去動作）において、ロウデコーダ１４Ｌは、複数のブロックＢＬＣのうち、一つの選択ブロックＢＬＣを選択する。これにより、選択ブロックＢＬＣにのみ、ロウデコーダ１４Ｌの出力として電圧生成回路１６が生成する電圧が供給される。
ロウデコーダ１４Ｌは、選択ブロック内の全てのワード線ＷＬに０Ｖを与え、また、選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬをフローティング電圧とする。その後、制御回路２０は、共通ソース線ＣＳＬをフローティング電圧にし、電圧生成回路１６は選択ブロックＢＬＣを含む全てのブロックが形成されるＰｗｅｌｌに高電圧（例えば２０Ｖ）を印加する。これにより、選択ブロックＢＬＣにおいては、全ての不揮発性メモリセルＭＣは、浮遊ゲートから電子がＰｗｅｌｌに引き抜かれ、閾値電圧が負電圧へ変化し、データ「１」の保持状態（消去状態）となる。
一方、非選択ブロックＢＬＣにおいては、ロウデコーダ１４Ｌがワード線の電圧レベルをフローティング電圧とするため、非選択ブロック内の全ての不揮発性メモリセルＭＣは、その浮遊ゲートも昇圧され、浮遊ゲートから電子がＰｗｅｌｌに引く抜かれることない。つまり、不揮発性メモリセルＭＣの閾値電圧は変化せず、不揮発性メモリセルＭＣは、データ「０」またはデータ「１」の保持状態を維持する。
ロウデコーダ１４Ｌは、選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを、いったん０Ｖにし、電圧生成回路１６は、Ｐｗｅｌｌの電圧を通常の電圧（例えば０Ｖまたは負電圧）に戻すとともに、制御回路２０は、共通ソース線ＣＳＬを０Ｖにする。
【００２５】
消去動作に続いて行われる「消去ベリファイ」動作（Erase-Verify）において、ページバッファ及びセンスアンプ１３は、ビット線ＢＬｅ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４Ｌは、図３に示すように、選択ブロックＢＬＣに入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを電源電圧Ｖｃｃレベルとし、選択ブロックＢＬＣに入力されるワード線ＷＬの電圧レベルを０Ｖとする。また、非選択ブロックＢＬＣに入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを０Ｖとする。
【００２６】
これにより、先の消去動作において、全てデータ「１」が書き込まれた（消去された）不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。一方、データ「１」が書かれていない不揮発性メモリセルＭＣを一つでも含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファのラッチには、前者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われたことを示すパスデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われなかったことを示すフェイルデータが書き込まれる。
また、非選択ブロックＢＬＣにおいては、入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、接地への電流パスを形成しない。
【００２７】
＜データ読み出し動作におけるワード線選択＞
データ読み出し動作（Read）において、ロウデコーダ１４Ｌは、選択ブロックＢＬＣの選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを電源電圧Ｖｃｃの電圧レベルとする。また、残りの非選択ブロックＢＬＣの選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを０Ｖとする。
ページバッファ及びセンスアンプは、ビット線ＢＬｅ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４Ｌは、図３に示すように、選択ワード線ＷＬ１に読み出し電圧Ｖｒ、非選択ワード線Ｗｏｒｄにパス電圧Ｖｒｅａｄを与える。これにより、選択ワード線Ｗｏｒｄが接続される不揮発性メモリセルＭＣに書き込み動作においてデータ「１」が書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線の電圧レベルを０Ｖとする。一方、選択ワード線が接続される不揮発性メモリセルＭＣに書き込み動作においてデータ「０」が書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成せず、ビット線の電圧レベルは「Ｈ」レベルを維持する。差動センスアンプは後述するように、ビット線ペアが流す電流差に応じて、データ「０」またはデータ「１」を出力する。
なお、非選択ブロックＢＬＣにおいては、入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、ビット線の読み出し電圧変化に影響を与えることはない。
【００２８】
次に、図１におけるページバッファ及びセンスアンプ１３の詳細な構成及び動作について、図４〜図１８を用いて説明する。
図４は、図１におけるページバッファ及びセンスアンプ１３の一つのページバッファ及びセンスアンプの詳細な回路構成を示す図である。
本実施形態において、カラムデコーダ１５Ｌ及び１５Ｒが、外部から入力されるビット線の位置を示すｐビットのカラムアドレスをデコーディングして、２ｐ（＝ｑとする）本のカラムアドレス信号を出力するものとし、また、外部から入出力回路１７に入力されるデータのビット数をｗビットとすると、ビット線ＢＬの本数は、メモリセルアレイ１１Ｌとメモリセルアレイ１１Ｒで合計（ｗ×ｑ×２）本となる。
ページバッファ及びセンスアンプ１３は、これら複数のビット線ＢＬのうち、カラムアドレスの最下位ビットを除くビットが同じカラムアドレス（つまり最下位ビットが偶数か奇数かにより異なるカラムアドレス）、及びメモリセルアレイ１１Ｌとメモリセルアレイ１１Ｒ各々に含まれるペアビット線に共通して設けられる。つまり、図４に示すように、メモリセルアレイ１１Ｌに含まれる偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏと、メモリセルアレイ１１Ｌに含まれる偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏの４本のビット線が、１つのページバッファ及びセンスアンプ１３を共有する。
また、データのビット数ｗは、通常複数であり、カラムアドレスが同じページバッファ及びセンスアンプ１３は、データやり取りのために同時に対応する各リードライトバスＲＷＢＵＳに接続される。つまり、カラムアドレスがインクリメントされることで、カラムアドレスを共通とするページバッファ及びセンスアンプ１３とリードライトバスＲＷＢＵＳがデータのやり取りを行うが、本実施形態においては、１つのリードライトバスについて着目して説明する。
【００２９】
また、図４に示すカラムアドレス信号ＤＹ０，ＤＹ１、ＤＹ２は、カラムデコーダ１５Ｌ及び１５Ｒに外部から入力されるカラムアドレスに応じて、「Ｌ」レベル又は「Ｈ」レベルとなるが、本実施形態においてはカラムデコーダ１５Ｌ及び１５Ｒが、図４に示すカラムアドレス信号ＤＹ０，ＤＹ１、ＤＹ２を「Ｈ」レベルとし、データやり取りのために、ページバッファ及びセンスアンプ１３とリードライトバスＲＷＢＵＳとを接続または非接続とするものとする。
さらに、図に示す制御信号ＢＬＳＬＴｅは、メモリセルアレイ１１Ｌにおける偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏのいずれか一方と差動センスアンプＤｉｆｆＳＡ及びページバッファＰＢＵＦ＿Ｌとを接続するための信号である。また、制御信号ＢＬＳＬＴｏは、メモリセルアレイ１１Ｒにおける偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏのいずれか一方と差動センスアンプＤｉｆｆＳＡ及びページバッファＰＢＵＦ＿Ｒとを接続するための信号である。これらの信号は、カラムアドレスの最下位を基にいずれか一方が選択または非選択動作を行うが、本形態においては制御回路２０がこれらの信号を出力するものとする。また、本実施形態の説明において、各メモリセルアレイにおける偶数ビット線が差動センスアンプＤｉｆｆＳＡ及びページバッファに接続されるものとして説明する。
【００３０】
ページバッファ及びセンスアンプ１３における複数のページバッファ及びセンスアンプ１３は、いずれも同様の構成をしており、以下に一つのページバッファ及びセンスアンプ１３の回路構成を説明する。
ページバッファ及びセンスアンプ１３は、ページバッファＰＢＵＦ＿Ｌ、ページバッファＰＢＵＦ＿Ｒ、差動センスアンプＤｉｆｆＳＡ、転送回路ＰＢＴＲＡＮ、及びコンパレータＣＯＭＰ１から構成される。なお、図４に示す回路のうち、上記各回路に含まれない回路として、図４に示す、インバータＩＶ３、Ｐチャネル型ＭＯＳトランジスタ７９、８０がある。インバータＩＶ３は複数のページバッファ及びセンスアンプ１３に共通に設けられ、制御回路２０が制御信号ｎＰＧＭを「Ｈ」レベルにするとき、主にビット線を０Ｖに放電し、「Ｌ」レベルにするとき、非選択のビット線を「Ｈ」レベルにプリチャージする。
また、Ｐチャネル型ＭＯＳトランジスタ７９、８０は、制御回路２０が制御信号ＢＵＳＰＣを「Ｌ」レベルにするとき、リードライトバスＲＷＢＵＳ、検査信号線ｎＬＯＳＳをそれぞれ「Ｈ」レベルにプリチャージし、制御回路２０が制御信号ＢＵＳＰＣを「Ｈ」レベルにするとき、リードライトバスＲＷＢＵＳ、検査信号線ｎＬＯＳＳをそれぞれ「Ｈ」レベルのフローティング状態とする。
【００３１】
以下、重複説明を避けるため、ページバッファＰＢＵＦ＿Ｒを構成するトランジスタについては括弧に入れ、ページバッファＰＢＵＦ＿Ｌとまとめて説明する。
ページバッファＰＢＵＦ＿Ｌ（ＰＢＵＦ＿Ｒ）は、トランジスタ３１Ｌ（３１Ｒ）、３２Ｌ（３２Ｒ）、３３Ｌ（３３Ｒ）、３４Ｌ（３４Ｒ）、４０Ｌ（４０Ｒ）、４１Ｌｅ（４１Ｒｅ）、４１Ｌｏ（４１Ｒｏ）、４２Ｌｅ（４２Ｒｅ）、４２Ｌｏ（４２Ｒｏ）、５１Ｌ（５１Ｒ），５２Ｌ（５２Ｒ），５３Ｌ（５３Ｒ）及びラッチＬＴＬ（ＬＴＲ）から構成されている。
ここで、トランジスタ３１Ｌ（３１Ｒ），３２Ｌ（３２Ｒ）は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。一方、トランジスタ３３Ｌ（３３Ｒ）から５３Ｌ（５３Ｒ）は、Ｎチャネル型ＭＯＳトランジスタである。
また、ラッチＬＴＬ（ＬＴＲ）は、インバータＩＶ１Ｌ（ＩＶ１Ｒ）及びＩＶ２Ｌ（ＩＶ２Ｒ）から構成されている。ここで、インバータＩＶ１Ｌ（ＩＶ１Ｒ）は、出力端子が接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）においてインバータＩＶ２Ｌ（ＩＶ２Ｒ）の入力端子に接続され、入力端子が接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）においてインバータＩＶ２Ｌ（ＩＶ２Ｒ）の出力端子に接続されている。
【００３２】
トランジスタ３１Ｌ（３１Ｒ）は、ソースが電源配線に接続され、ゲートに制御信号ｐＬＯＡＤの配線が接続され、ドレインが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続されている。
トランジスタ３２Ｌ（３２Ｒ）は、ソースが電源配線に接続され、ゲートに制御信号ＰＢＲＳＴの配線が接続され、ドレインが接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に接続されている。
トランジスタ３３Ｌ（３３Ｒ）は、ドレインが接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に接続され、ゲートが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ソースがトランジスタ３４Ｌ（３４Ｒ）のドレインに接続されている。
トランジスタ３４Ｌ（３４Ｒ）は、ドレインがトランジスタ３３Ｌ（３３Ｒ）のソースに接続され、ゲートが制御信号ＰＢＬＣＨの配線に接続され、ソースが接地されている。
トランジスタ４０Ｌ（４０Ｒ）は、ドレインが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ゲートが制御信号ｐＰＧＭの配線に接続され、ソースが接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に接続されている。
【００３３】
トランジスタ４１Ｌｅ（４１Ｒｅ）は、ドレインがビット線ＢＬ０_Ｌｅ（ＢＬ０_Ｒｅ）に接続され、ゲートが制御信号ＢＬＳＬＴｅの配線に接続され、ソースが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続されている。
トランジスタ４１Ｌｏ（４１Ｒｏ）は、ドレインがビット線ＢＬ０_Ｌｏ（ＢＬ０_Ｒｏ）に接続され、ゲートが制御信号ＢＬＳＬＴｏの配線に接続され、ソースが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続されている。
トランジスタ４２Ｌｅ（４２Ｒｅ）は、ドレインがビット線ＢＬ０_Ｌｅ（ＢＬ０_Ｒｅ）に接続され、ゲートが制御信号ｐＤＩＳｅの配線に接続され、ソースがインバータＩＶ３の出力に接続されている。
トランジスタ４２Ｌｏ（４２Ｒｏ）は、ドレインがビット線ＢＬ０_Ｌｏ（ＢＬ０_Ｒｏ）に接続され、ゲートが制御信号ｐＤＩＳｏの配線に接続され、ソースがインバータＩＶ３の出力に接続されている。
【００３４】
トランジスタ５１Ｌ（５１Ｒ）は、ドレインが接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に接続され、ゲートが制御信号ＤＹ＿Ｌ（ＤＹ＿Ｒ）の配線に接続され、ソースがトランジスタ５３Ｌのドレインに接続されている。
トランジスタ５３Ｌは、ドレインがトランジスタ５１Ｌ（５１Ｒ）のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースが転送回路ＰＢＴＲＡＮのトランジスタ７３のゲートに接続されている。
トランジスタ５２Ｌ（５２Ｒ）は、ドレインが接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に接続され、ゲートが制御信号ＤＹ＿Ｌ（ＤＹ＿Ｒ）の配線に接続され、ソースがトランジスタ５３Ｒのドレインに接続されている。
トランジスタ５３Ｒは、ドレインがトランジスタ５２Ｌ（５２Ｒ）のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースが転送回路ＰＢＴＲＡＮのトランジスタ７１のドレインに接続されている。
【００３５】
ページバッファＰＢＵＦ＿ＬにおけるラッチＬＴＬは、データ書き込み動作において、メモリセルアレイ１１Ｌにおける偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏのいずれか一方に選択的に接続され、接続されたビット線へリードライトバスＲＷＢＵＳからトランジスタ７１を介して入力されるデータを書き込む。
また、ページバッファＰＢＵＦ＿Ｌは、書き込みベリファイ動作において、書き込んだデータの検証を実行し、上記ラッチＬＴＬには、書き込みに成功したか否かのパスデータまたはフェイルデータが書き込まれる。この書き込みに成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
同様に、ページバッファＰＢＵＦ＿ＲにおけるラッチＬＴＲは、データ書き込み動作において、メモリセルアレイ１１Ｒにおける偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏのいずれか一方に選択的に接続され、接続されたビット線へリードライトバスＲＷＢＵＳからトランジスタ７１を介して入力されるデータを書き込む。
また、ページバッファＰＢＵＦ＿Ｒは、書き込みベリファイ動作において、書き込んだデータの検証を実行し、上記ラッチＬＴＲには、書き込みに成功したか否かのパスデータまたはフェイルデータが書き込まれる。この書き込みに成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
【００３６】
なお、本実施形態において、ページバッファによるデータ書き込み動作及び書き込みベリファイ動作は、多値データの上位データについて、まずメモリセルアレイ１１Ｌにおける不揮発性メモリセルに対して行われ、次にメモリセルアレイ１１Ｒにおける不揮発性メモリセルに対して行われる。続いて、多値データの下位データについて、メモリセルアレイ１１Ｌにおける不揮発性メモリセルに対して行われ、次にメモリセルアレイ１１Ｒにおける不揮発性メモリセルに対して行われる（詳細後述）。
【００３７】
また、ページバッファＰＢＵＦ＿Ｌは、消去ベリファイ動作において、消去されたデータの検証を実行し、上記ラッチＬＴＬには、消去に成功したか否かのパスデータまたはフェイルデータが書き込まれる。この消去に成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
また、ページバッファＰＢＵＦ＿Ｒは、消去ベリファイ動作において、消去されたデータの検証を実行し、上記ラッチＬＴＲには、消去に成功したか否かのパスデータまたはフェイルデータが書き込まれる。この消去に成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
なお、本実施形態において、ページバッファによる消去ベリファイ動作は、メモリセルアレイ１１Ｌにおける不揮発性メモリセル、メモリセルアレイ１１Ｒにおける不揮発性メモリセルに対して同時に行われる（詳細後述）。
【００３８】
差動センスアンプＤｉｆｆＳＡは、トランジスタ６０、６１、６２Ｌ、６２Ｒ、６３Ｌ、６３Ｒ、６４Ｌ、６４Ｒ、６５Ｌ、６５Ｒ、５４から構成されている。
ここで、トランジスタ６０、６２Ｌ、６２Ｒ、６４Ｌ、６４Ｒは、Ｐチャネル型ＭＯＳトランジスタであり、トランジスタ６１、６３Ｌ、６３Ｒ、６５Ｌ、６５Ｒ、５４は、Ｎチャネル型ＭＯＳトランジスタである。
トランジスタ６０は、ソースが電源配線に接続され、ゲートに制御信号ｎＲ−ＳＥＴの配線が接続され、ドレインがトランジスタ６２Ｌ、６２Ｒのソースと接続されている。
トランジスタ６２Ｌは、ソースがトランジスタ６０のドレインに接続され、ゲートが接続点ＲＤ＿Ｒに接続され、ドレインが接続点ＲＤ＿Ｌに接続されている。
トランジスタ６２Ｒは、ソースがトランジスタ６０のドレインに接続され、ゲートが接続点ＲＤ＿Ｌに接続され、ドレインが接続点ＲＤ＿Ｒに接続されている。
トランジスタ６３Ｌは、ドレインが接続点ＲＤ＿Ｌに接続され、ゲートが接続点ＲＤ＿Ｒに接続され、ソースがトランジスタ６１のドレインに接続されている。
トランジスタ６３Ｒは、ドレインが接続点ＲＤ＿Ｒに接続され、ゲートが接続点ＲＤ＿Ｌに接続され、ソースがトランジスタ６１のドレインに接続されている。
トランジスタ６１は、ドレインがトランジスタ６３Ｌ、６３Ｒのソースと接続され、ゲートに制御信号Ｒ−ＳＥＴの配線が接続され、ソースが接地されている。
トランジスタ６４Ｌ（６４Ｒ）は、ソースが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ゲートが制御信号ｎＲＥＡＤの配線に接続され、ドレインが接続点ＲＤ＿Ｌ（ＲＤ＿Ｒ）に接続されている。
トランジスタ６５Ｌ（６５Ｒ）は、ドレインが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ゲートが制御信号ＲＥＡＤの配線に接続され、ソースが接続点ＲＤ＿Ｌ（ＲＤ＿Ｒ）に接続されている。
トランジスタ５４は、ドレインが接続点ＲＤ＿Ｒに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースが転送回路ＰＢＴＲＡＮのトランジスタ７５のゲートに接続されている。
【００３９】
ビット線対、すなわちメモリセルアレイ１１Ｌにおけるビット線（偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏのいずれか一方）と、メモリセルアレイ１１Ｒにおけるビット線（偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏのいずれか一方）に接続される差動センスアンプＤｉｆｆＳＡは、以下のように高速にデータ読み出しを行う。
ビット線対に流れる差動セルのセル電流差は、ビット線対間の電圧差として現れ、またこの電圧差は、左右のページバッファ内の接続点ＳＯ＿Ｌと接続点ＳＯ＿Ｒとの間の電圧差として現れる。差動センスアンプＤｉｆｆＳＡは、この接続点ＳＯ＿Ｌと接続点ＳＯ＿Ｒとの間の微小な電圧差を、制御回路２０が制御信号Ｒ＿ＳＥＴを「Ｌ」レベルから「Ｈ」レベルへ変化させるタイミングで、電源電圧Ｖｃｃ／接地電圧（ＧＮＤ）レベルへと増幅するとともに、増幅結果をラッチする。このように、差動センスアンプＤｉｆｆＳＡを用いることにより、セル電流が小さくても高速な動作が可能となる。このセンス方式によれば、参照レベルを設定する必要がなく、データ「１」とデータ「０」との間でセル電流差があればデータを検知でき、セルの閾値電圧レベルの劣化、セル特性ばらつき等に対して強い安定した情報記憶と高速読み出しを達成できる。
【００４０】
転送回路ＰＢＴＲＡＮは、トランジスタ７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８３から構成されている。これらのトランジスタは、全てＮチャネル型ＭＯＳトランジスタである。
トランジスタ７１は、ドレインがページバッファＰＢＵＦ＿Ｌのトランジスタ５３Ｒのソースに接続され、ゲートがリードライトバスＲＷＢＵＳの配線に接続され、ソースがトランジスタ７２のドレインに接続されている。
トランジスタ７２は、ドレインがトランジスタ７１のソースに接続され、ゲートが制御信号ＷＴＲＡＮの配線に接続され、ソースがトランジスタ７７のドレインに接続されている。
トランジスタ７３は、ドレインがリードライトバスＲＷＢＵＳの配線に接続され、ゲートがページバッファＰＢＵＦ＿Ｌのトランジスタ５３Ｌのソースに接続され、ソースがトランジスタ７４のドレインに接続されている。
トランジスタ７４は、ドレインがトランジスタ７３のソースに接続され、ゲートが制御信号ＲＴＲＡＮ＿ＰＢの配線に接続され、ソースがトランジスタ７７のドレインに接続されている。
トランジスタ７５は、ドレインがリードライトバスＲＷＢＵＳの配線に接続され、ゲートが差動センスアンプＤｉｆｆＳＡのトランジスタ５４のソースに接続され、ソースがトランジスタ７６のドレインに接続されている。
トランジスタ７６は、ドレインがトランジスタ７５のソースに接続され、ゲートが制御信号ＲＴＲＡＮ＿ＤＩＦＦの配線に接続され、ソースがトランジスタ７７のドレインに接続されている。
トランジスタ７７は、ドレインがトランジスタ７２，７４，７６のソースに接続され、ゲートがカラムアドレス信号ＤＹ１の配線に接続され、ソースがトランジスタ７８のドレインに接続されている。
トランジスタ７８は、ドレインがトランジスタ７７のソースに接続され、ゲートがカラムアドレス信号ＤＹ２の配線に接続され、ソースが接地されている。
【００４１】
トランジスタ８１は、ドレインがトランジスタ８２のソースに接続され、ゲートがカラムアドレス信号ＤＹ１の配線に接続され、ソースがコンパレータＣＯＭＰ１のトランジスタ９０のドレインに接続されている。
トランジスタ８２は、ドレインがトランジスタ８３のソースに接続され、ゲートがカラムアドレス信号ＤＹ２の配線に接続され、ソースがトランジスタ８１のドレインに接続されている。
トランジスタ８３は、ドレインが検査信号線ｎＬＯＳＳに接続され、ゲートが制御信号ＬＯＳＳ＿ＣＨＫの配線に接続され、ソースがトランジスタ８２のドレインに接続されている。
【００４２】
転送回路ＰＢＴＲＡＮは、データ書き込み動作において、制御回路２０が制御信号ＷＴＲＡＮを「Ｈ」レベルにすると、リードライトバスＲＷＢＵＳのデータを、ページバッファＰＢＵＦ＿Ｌ及びページバッファＰＢＵＦ＿Ｒに転送する。また、転送回路ＰＢＴＲＡＮは、書き込みベリファイ動作において、制御回路２０が制御信号ＲＴＲＡＮ＿ＰＢを「Ｈ」レベルにすると、各ページバッファにメモリセルから書き込まれたデータを、リードライトバスＲＷＢＵＳに転送する。
また、転送回路ＰＢＴＲＡＮは、消去ベリファイ動作において、制御回路２０が制御信号ＲＴＲＡＮ＿ＰＢを「Ｈ」レベルにすると、各ページバッファにメモリセルから書き込まれたデータを、リードライトバスＲＷＢＵＳに転送する。
また、転送回路ＰＢＴＲＡＮは、データ読み出し動作において、制御回路２０が制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルにすると、差動センスアンプＤｉｆｆＳＡに読み出され、増幅されたセンス結果を、リードライトバスＲＷＢＵＳに転送する。また、転送回路ＰＢＴＲＡＮは、データ読み出し動作において、制御回路２０が制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすると、コンパレータＣＯＭＰ１が、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを検査した結果を、検査信号線ｎＬＯＳＳに転送する。
【００４３】
コンパレータＣＯＭＰ１は、トランジスタ９０，９１，９２，９３，９４，９５，９６，９７，９８から構成される。これらのトランジスタは、全てＮチャネル型ＭＯＳトランジスタである。
トランジスタ９０は、ドレインが転送回路ＰＢＴＲＡＮのトランジスタ８１のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースがトランジスタ９２、９４，９６，９８のドレインに接続されている。
トランジスタ９１は、ドレインがトランジスタ９２のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｌに接続され、ソースが接地されている。
トランジスタ９２は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ１＿Ｌに接続され、ソースがトランジスタ９１のドレインに接続されている。
トランジスタ９３は、ドレインがトランジスタ９４のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒに接続され、ソースが接地されている。
トランジスタ９４は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ２＿Ｌに接続され、ソースがトランジスタ９３のドレインに接続されている。
トランジスタ９５は、ドレインがトランジスタ９６のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒに接続され、ソースが接地されている。
トランジスタ９６は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ１＿Ｒに接続され、ソースがトランジスタ９５のドレインに接続されている。
トランジスタ９７は、ドレインがトランジスタ９８のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｌに接続され、ソースが接地されている。
トランジスタ９８は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ２＿Ｒに接続され、ソースがトランジスタ９７のドレインに接続されている。
【００４４】
コンパレータＣＯＭＰ１は、トランジスタ９１と９２により、接続点ＲＤ＿Ｌと接続点Ｎ１＿Ｌがいずれも「Ｈ」レベルの場合、第１の電流パスを形成する。また、トランジスタ９３と９４により、接続点ＲＤ＿Ｒと接続点Ｎ２＿Ｌがいずれも「Ｈ」レベルの場合、第２の電流パスを形成する。また、トランジスタ９５と９６により、接続点ＲＤ＿Ｒと接続点Ｎ１＿Ｒがいずれも「Ｈ」レベルの場合、第３の電流パスを形成する。また、トランジスタ９７と９８により、接続点ＲＤ＿Ｌと接続点Ｎ２＿Ｒがいずれも「Ｈ」レベルの場合、第４の電流パスを形成する。コンパレータＣＯＭＰ１の第１〜第４の電流パスは、並列接続されており、データ読み出し動作において、制御回路２０が制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすると、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、検査信号線ｎＬＯＳＳと接地の間で電流パスを形成し、検査信号線ｎＬＯＳＳを「Ｌ」レベルにする。一方、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できている場合、検査信号線ｎＬＯＳＳと接地の間で電流パスは形成されず、検査信号線ｎＬＯＳＳを「Ｈ」レベルに維持する。
つまり、詳細は具体例をあげて後述するが、コンパレータＣＯＭＰ１は、データ読み出し動作において、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、閾値電圧が確保できていないという検査結果を、検査信号線ｎＬＯＳＳに転送する。
【００４５】
他のカラムアドレス信号が異なるページバッファ及びセンスアンプ１３も、上述したページバッファ及びセンスアンプ１３と同様の構成である。
続いて、ペアセルへのデータ書き込み動作、書き込みベリファイ動作、消去ベリファイ動作について、順に説明し、最後に、本願の特徴的部分をなすペアセルからのデータ読み出し動作について説明する。
【００４６】
＜書き込み動作＞
まず、ペアセルへのデータ書き込み動作、書き込みベリファイ動作について、図５〜図１２を用いて説明する。
図５は、メモリセルアレイ１１Ｌ内の不揮発性メモリセルＣｅｌｌ（Ｌ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図６は、不揮発性メモリセルＣｅｌｌ（Ｌ）からラッチＬＴＬへのパスデータまたはフェイルデータの書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図７は、メモリセルアレイ１１Ｒ内の不揮発性メモリセルＣｅｌｌ（Ｒ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図８は、不揮発性メモリセルＣｅｌｌ（Ｒ）からラッチＬＴＲへのパスデータまたはフェイルデータの書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図９は、不揮発性メモリセルＣｅｌｌ（Ｌ）へ、多値データのうち上位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
図１０は、不揮発性メモリセルＣｅｌｌ（Ｒ）へ、多値データのうち上位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
図１１は、不揮発性メモリセルＣｅｌｌ（Ｌ）へ、多値データのうち下位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
図１２は、不揮発性メモリセルＣｅｌｌ（Ｒ）へ、多値データのうち下位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
【００４７】
データ書き込み動作において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ１８に書き込み動作モードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。なお、制御信号ｐＤＩＳｅ、ｐＤＩＳｏ、ＢＬＳＬＴｅ、ＢＬＳＬＴｏは、カラムアドレスの最下位ビットにより偶数ビット線と奇数ビット線とを互いに区別する信号であるため、カラムデコーダ１５Ｌ及び１５Ｒが出力する信号であってもよいが、ここでは制御回路２０がカラムアドレスの最下位ビットに基づいて出力するものとし、ここではカラムアドレスの最下位ビットは０で、偶数ビットであるビット線ＢＬ０＿Ｌｅ及びビット線ＢＬ０＿Ｒｅが選択され、このビット線にそれぞれ接続されるＮＡＮＤセルストリングＮＡ内の不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ）が選択され、多値データが書き込まれるものとする。また、説明を簡単にするため、不揮発性メモリセルＣｅｌｌ（Ｌ）があるメモリセルアレイ１１Ｌ内のブロックＢＬＣと、不揮発性メモリセルＣｅｌｌ（Ｒ）があるメモリセルアレイ１１Ｒ内のブロックＢＬＣは、ブロック単位で消去され、メモリセルアレイ１１Ｌ内の全ての不揮発性メモリセルは、多値データ「１１」を記憶し、メモリセルアレイ１１Ｒ内の全ての不揮発性メモリセルは、多値データ「００」を記憶しているものとする。
【００４８】
この初期状態において、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏを「Ｈ」レベルとしているので、メモリセルアレイ１１Ｌにおけるビット線ＢＬ０＿Ｌｅ、ビット線ＢＬ０＿Ｌｏを含む全てのビット線、メモリセルアレイ１１Ｒにおけるビット線ＢＬ０＿Ｒｅ、ビット線ＢＬ０＿Ｒｏを含む全てのビット線は、それぞれトランジスタ４２Ｌｅ、４２Ｌｏ、４２Ｒｅ、４２Ｒｏ及びインバータＩＶ３を介して０Ｖとなっている。
時刻ｔ１において、制御回路２０は、ｐＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。これにより、トランジスタ３１Ｌ（３１Ｒ）がオン状態となり、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）が「Ｈ」レベルとなり、トランジスタ３３Ｌ（３３Ｒ）がオン状態となる。
また、トランジスタ３４Ｌ（３４Ｒ）がオン状態となることにより、強制的に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣへデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴＬ（ＬＴＲ）の接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｌ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に「Ｈ」レベルのデータが書き込みまれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３１Ｌ（３１Ｒ）及び３４Ｌ（３４Ｒ）をオフ状態とし、図９に示すデータ設定としてリセット処理を終了する。
【００４９】
次に、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されるこれら２ビットのデータのうち上位のデータに対応して、外部からのデータがデータ「１１」またはデータ「１０」の場合、リードライトバスＲＷＢＵＳを「Ｌ」レベルに変化させ、外部からのデータがデータ「０１」またはデータ「００」の場合、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持する。
【００５０】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ５２Ｌをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｒ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「０１」またはデータ「００」の場合、つまり上位のデータがデータ「０」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルの状態となる。一方、外部からのデータがデータ「１１」、データ「１０」の場合、つまり上位のデータがデータ「１」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルの状態であり、これは上記リセット状態が維持されることになる。
【００５１】
なお、この書き込み処理において、ラッチＬＴＬへのデータの書き込みは、カラムアドレスの最下位ビットを０のまま、つまり、カラムアドレスの偶数について順次変化させて行う。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、ラッチＬＴＬへの書き込み動作を繰り返して行う。なお、図５においては、一つのページバッファ及びセンスアンプ１３のラッチＬＴＬにデータを書き込む動作を示している。
【００５２】
そして、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
時刻ｔ３において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルにし、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとする。これにより、データ書き込みの行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｈ」レベルにプリチャージされる。データを書き込むべきセルに接続されるワード線にプログラム電圧Ｖｐｇｍが印加された場合にデータが書き込まれることを防ぐためである。
【００５３】
制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、制御信号ｐＰＧＭを「Ｈ」レベルにする。これにより、ラッチＬＴＬ（ＬＴＲ）とビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。また、上位のデータがデータ「０」の場合（データ「０１」、データ「００」の場合）、ラッチＬＴＬの接続点Ｎ２＿Ｌが「Ｌ」レベルの状態であるので、ビット線ＢＬ０＿Ｌｅは０Ｖの状態を維持する。一方、上位データが「１」の場合（データ「１１」、データ「１０」の場合）、ラッチＬＴＬの接続点Ｎ２＿Ｌが「Ｈ」レベルの状態であるので、ビット線ＢＬ０＿Ｌｅは「Ｈ」レベルにプリチャージされる。また、ラッチＬＴＲの接続点Ｎ２＿Ｒが「Ｈ」レベルの状態であるので、ビット線ＢＬ０＿Ｒｅは「Ｈ」レベルにプリチャージされる。
つまり、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）を含むＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬ０＿Ｌｅは０Ｖに維持される。一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「１」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）を含むＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬ０＿Ｌｅは「Ｈ」レベルにプリチャージされる。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）は上位のデータを書き込まないので、不揮発性メモリセルＣｅｌｌ（Ｒ）を含むＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬ０＿Ｒｅは「Ｈ」レベルにプリチャージされる。
【００５４】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給する。また、ロウデコーダ１４Ｌは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する（図２参照）。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給する。また、ロウデコーダ１４Ｒは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図９に示すように、不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「００」、「０１」を書き込む場合、メモリセルのソース、ドレイン及びチャネル部分が「Ｌ」レベルであるので、浮遊ゲートに対して電子が注入され、閾値電圧が上昇し上位のデータ「０」が書き込まれる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「１」を書き込む場合、メモリセルのソース、ドレイン及びチャネル部分が「Ｈ」レベルであるので、浮遊ゲートに対して電子は注入されず、データ「１」が維持される。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）にはデータを書き込まないため、メモリセルのソース、ドレイン及びチャネル部分が「Ｈ」レベルであるので、浮遊ゲートに対して電子は注入されず、データ「０」が維持される。
【００５５】
そして、時刻ｔ４において、制御回路２０は各制御信号を初期状態へと変化させ、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、書き込み処理を終了する。
このようにして、図９に示すように、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「０１」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇し、多値データ「１１」、「１０」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇しない。
【００５６】
＜書き込みベリファイ動作＞
書き込みベリファイ動作において、制御回路２０は、メモリセルに書き込むべきデータが正常に書き込まれたか否かの判定を行うため、ラッチＬＴＬに不揮発性メモリセルＭＣから読み出したデータを書き込む。
この書き込みベリファイ動作については、図６及び図９を用いて説明する。
図６に示すように、初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。
時刻ｔ１において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルとして、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとしている。これにより、データ書き込みの行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｌ」レベルに維持される。データを検証すべきセルに接続されるワード線にベリファイ電圧Ｖｒが印加された場合でも、データが書き込まれるおそれはないためである。
また、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
【００５７】
続いて、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、制御信号ｐＬＯＡＤを「Ｌ」レベルにする。これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）及びビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が「Ｈ」レベルにプリチャージされる。
【００５８】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ２を供給する。また、ロウデコーダ１４Ｌは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給し（図２参照）、非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ２を供給する。また、ロウデコーダ１４Ｒは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給し（図２参照）、非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
不揮発性メモリセルＣｅｌｌ（Ｌ）に、先の書き込み動作により上位のデータ「０」が書き込まれている場合（多値データ「０１」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルを維持する。一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「１」が記憶されている場合（多値データ「１１」または「１０」を書き込む場合であって、もともと上位のデータ「１」を書いた場合、及びデータ「０」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ２を超えていない場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）は、データが書き込まれていないので、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
【００５９】
次に、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、上位のデータ「０」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」が書き込まれている場合、接続点ＳＯ＿Ｌが「Ｈ」レベルのままなので、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと変化する。
一方、上位のデータ「０」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」が書き込まれていない場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなり、ラッチＬＴＬを反転できず、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルと、ラッチＬＴＬは、初期状態（図５の時刻ｔ２における状態）を維持する。
また、上位のデータ「１」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図５の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(時刻ｔ１における状態)を維持する。
【００６０】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及び制御信号ＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ７４、５１Ｌをオン状態とする。
【００６１】
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」が書き込まれた場合（多値データ「０１」または「００」を書き込む場合）、接続点Ｎ１＿Ｌが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」を書き込んだにもかかわらず上位のデータ「０」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ２未満の状態にある場合）、接続点Ｎ１＿Ｌが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに上位のデータ「１」が書き込まれた場合（多値データ「１１」または「１０」を書き込む場合）、接続点Ｎ１＿Ｌは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００６２】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＬからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベル（時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｌにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位データの書込み処理が終了し、不揮発性メモリセルには、図９の最右欄に示すデータが書き込まれる。
【００６３】
メモリセルアレイ１１Ｒへの上位データ書込み処理も、上述したメモリセルアレイ１１Ｌへの上位データ書込み処理と同様に実行される。
図７、図８及び図１０を用いて、メモリセルアレイ１１Ｌへの上位データ書込み処理との相違点について、以下に説明する。
データ書込み動作においては、図７に示すように、時刻ｔ１の後、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されるこれら２ビットのデータのうち上位データに対応して、外部からのデータがデータ「１１」またはデータ「１０」の場合（上位のデータ「１」の場合）、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持し、外部からのデータがデータ「０１」またはデータ「００」の場合（上位のデータ「０」の場合）、リードライトバスＲＷＢＵＳを「Ｌ」レベルにする（図１０参照）。
【００６４】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ５２Ｒをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｒ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「０１」またはデータ「００」の場合、つまり上位のデータがデータ「０」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルの状態であり、これはリセット状態が維持されることになる。
一方、外部からのデータがデータ「１１」、データ「１０」の場合、つまり上位のデータがデータ「１」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルの状態となる。
【００６５】
時刻ｔ３において、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給し、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図１０に示すように、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「１１」、「１０」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇し、多値データ「０１」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない（図９に示す１回目のデータ書込み処理後の状態）。
【００６６】
書込みベリファイ動作においては、図８に示すように、時刻ｔ１の後、ロウデコーダ１４Ｌ及び１４Ｒは、制御回路２０に制御され、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ２を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。
不揮発性メモリセルＣｅｌｌ（Ｒ）に、先の書き込み動作により上位のデータ「１」が書き込まれている場合（多値データ「１１」または「１０」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルを維持する。一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「０」が書き込まれている場合（多値データ「０１」または「００」を書き込む場合であって、先の書き込み動作により、もともと上位のデータ「０」を書いた場合、及び上位のデータ「１」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ２を超えていない場合、）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）は、１回目のデータ書き込み動作処理で上位のデータ「０」が書き込まれている場合（多値データ「０１」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルとなる。一方、１回目のデータ書込み処理で上位のデータ「１」が書き込まれている場合（多値データ「１１」または「１０」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
【００６７】
時刻ｔ３において、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、上位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」が書き込まれている場合、接続点ＳＯ＿Ｒが「Ｈ」レベルのままなので、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと変化する。
一方、上位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」が書き込まれていない場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなり、ラッチＬＴＲを反転できず、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＲは、初期状態（図７の時刻ｔ２における状態）を維持する。
また、上位のデータ「０」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(図７の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベル、「Ｈ」レベルのいずれとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図７の時刻ｔ１における状態)を維持する。
【００６８】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及び制御信号ＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ７４、５１Ｒをオン状態とする。
【００６９】
これにより、不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」が書き込まれた場合（多値データ「１０」または「１１」を書き込む場合）、接続点Ｎ１＿Ｒが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」を書き込んだにもかかわらずデータ「１」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ２未満の状態にある場合）、接続点Ｎ１＿Ｒが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに上位のデータ「０」が書き込まれた場合（多値データ「００」または「０１」を書き込む場合）、接続点Ｎ１＿Ｒは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００７０】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＲからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベル（図７における時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｒにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位データの書込み処理が終了し、不揮発性メモリセルには、図１０の最右欄に示すデータが書き込まれる。
【００７１】
メモリセルアレイ１１Ｌへの下位データ書込み処理も、上述したメモリセルアレイ１１Ｌへの上位データ書込み処理と同様に実行される。
図５、図６及び図１１を用いて、メモリセルアレイ１１Ｌへの上位データ書込み処理との相違点について、以下に説明する。
データ書込み動作においては、図５に示すように、時刻ｔ１の後、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されたこれら２ビットのデータのうち下位データに対応して、外部からのデータがデータ「１０」またはデータ「００」の場合（下位のデータ「０」の場合）、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持し、外部からのデータがデータ「１１」またはデータ「０１」の場合（下位のデータ「１」の場合）、リードライトバスＲＷＢＵＳを「Ｌ」レベルにする（図１１参照）。
【００７２】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ５２Ｌをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｌ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「１１」またはデータ「０１」の場合、つまり下位のデータがデータ「１」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルの状態であり、これはリセット状態が維持されることになる。
一方、外部からのデータがデータ「１０」、データ「００」の場合、つまり下位のデータがデータ「０」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルの状態となる。
【００７３】
時刻ｔ３において、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給し、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図１１に示すように、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「１０」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇し、多値データ「１１」、「０１」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない（図１０に示す２回目のデータ書込み処理後の状態を維持する）。
【００７４】
書込みベリファイ動作においては、図８に示すように、時刻ｔ１の後、ロウデコーダ１４Ｌ及び１４Ｒは、制御回路２０に制御され、上位のデータがデータ「１」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ１を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。また、上位のデータがデータ「０」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ３を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。
不揮発性メモリセルＣｅｌｌ（Ｌ）に、先の書き込み動作により下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルを維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれている場合（多値データ「０１」または「１１」を書き込む場合であって、先の書き込み動作により、もともと下位のデータ「１」を書いた場合、及び下位のデータ「０」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ１またはＰ３を超えていない場合、）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）は、２回目のデータ書き込み動作処理で下位のデータ「１」が書き込まれている場合（多値データ「０１」または「１１」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルとなる。一方、２回目のデータ書込み処理で下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
【００７５】
時刻ｔ３において、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、下位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」が書き込まれている場合、接続点ＳＯ＿Ｌが「Ｈ」レベルのままなので、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと変化する。
一方、下位のデータ「０」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」が書き込まれていない場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなり、ラッチＬＴＬを反転できず、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＬは、初期状態（図５の時刻ｔ２における状態）を維持する。
また、下位のデータ「１」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図５の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベル、「Ｈ」レベルのいずれとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(図５の時刻ｔ１における状態)を維持する。
【００７６】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ７４、５１Ｌをオン状態とする。
【００７７】
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」が書き込まれた場合（多値データ「００」または「１０」を書き込む場合）、接続点Ｎ１＿Ｌが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」を書き込んだにもかかわらずデータ「０」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ１またはＰ３未満の状態にある場合）、接続点Ｎ１＿Ｌが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに下位のデータ「１」が書き込まれた場合（多値データ「０１」または「１１」を書き込む場合）、接続点Ｎ１＿Ｌは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００７８】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＬからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベル（図５における時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｌにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位及び下位データの書込み処理が終了し、不揮発性メモリセルには、図１１の最右欄に示すデータが書き込まれる。
【００７９】
メモリセルアレイ１１Ｒへの下位データ書込み処理も、上述したメモリセルアレイ１１Ｌへの下位データ書込み処理と同様に実行される。
図７、図８及び図１２を用いて、メモリセルアレイ１１Ｌへの下位データ書込み処理との相違点について、以下に説明する。
データ書込み動作においては、図７に示すように、時刻ｔ１の後、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されるこれら２ビットのデータのうち下位データに対応して、外部からのデータがデータ「１１」またはデータ「０１」の場合（下位のデータ「１」の場合）、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持し、外部からのデータがデータ「１０」またはデータ「００」の場合（下位のデータ「０」の場合）、リードライトバスＲＷＢＵＳを「Ｌ」レベルにする（図１２参照）。
【００８０】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ５２Ｒをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｒ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「１０」またはデータ「００」の場合、つまり下位のデータがデータ「０」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルの状態であり、これはリセット状態が維持されることになる。
一方、外部からのデータがデータ「１１」、データ「０１」の場合、つまり下位のデータがデータ「１」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルの状態となる。
【００８１】
時刻ｔ３において、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給し、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図１２に示すように、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「１１」、「０１」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇し、多値データ「１０」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない（図１１に示す３回目のデータ書込み処理後の状態）。
【００８２】
書込みベリファイ動作においては、図８に示すように、時刻ｔ１の後、ロウデコーダ１４Ｌ及び１４Ｒは、制御回路２０に制御され、上位のデータがデータ「１」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ１を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。また、上位のデータがデータ「０」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ３を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。
不揮発性メモリセルＣｅｌｌ（Ｒ）に、先の書き込み動作により下位のデータ「１」が書き込まれている場合（多値データ「１１」または「０１」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルを維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合であって、先の書き込み動作により、もともと下位のデータ「０」を書いた場合、及び下位のデータ「１」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ１またはＰ３を超えていない場合、）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）は、３回目のデータ書き込み動作処理で下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルとなる。一方、３回目のデータ書込み処理で下位のデータ「１」が書き込まれている場合（多値データ「１１」または「０１」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
【００８３】
時刻ｔ３において、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、下位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれている場合、接続点ＳＯ＿Ｒが「Ｈ」レベルのままなので、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと変化する。
一方、下位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれていない場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなり、ラッチＬＴＲを反転できず、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＲは、初期状態（図７の時刻ｔ２における状態）を維持する。
また、下位のデータ「０」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(図７の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベル、「Ｈ」レベルのいずれとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図７の時刻ｔ１における状態)を維持する。
【００８４】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ７４、５１Ｒをオン状態とする。
【００８５】
これにより、不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれた場合（多値データ「０１」または「１１」を書き込む場合）、接続点Ｎ１＿Ｒが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」を書き込んだにもかかわらずデータ「１」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ１またはＰ３未満の状態にある場合）、接続点Ｎ１＿Ｒが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに下位のデータ「０」が書き込まれた場合（多値データ「００」または「１０」を書き込む場合）、接続点Ｎ１＿Ｒは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００８６】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＲからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベル（図７における時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｒにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位及び下位データの書込み処理が終了し、不揮発性メモリセルには、図１２の最右欄に示すデータが書き込まれる。
【００８７】
＜消去ベリファイ動作＞
次に、ペアセルの消去ベリファイ動作について、図１３及び図１４を用いて説明する。
本実施形態においては、消去動作においてペアセルを含む両ブロックがブロック消去され、消去ベリファイ動作においてペアセルについて消去が成功したか否かが検証される。
図１３は、不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ）からラッチＬＴＬ及びＬＴＲへのパスデータまたはフェイルデータの書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
また、図１４は、消去ベリファイ動作においてベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
消去動作において、外部からブロック単位の消去指示を示すコマンドデータが入力され、コマンドレジスタ１８には消去モードとするデータが設定される。制御回路２０は、このデータに基づいて、電圧生成回路１６に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、選択ブロックＢＬＣの不揮発性メモリセルＭＣに対して、この消去電圧を印加する（消去のためのストレスの印加）。
【００８８】
これにより、上述の通り、消去電圧が印加されたブロックＢＬＣ全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
続いて、選択ブロックＢＬＣの消去が実行された後、コマンドレジスタ１８には消去ベリファイモードとするデータが設定される。制御回路２０は、このデータに基づいて各回路を制御する制御信号を出力する。
初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。
【００８９】
時刻ｔ１において、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化さる。これにより、トランジスタ３２Ｌ（３２Ｒ）がオン状態となり、強制的に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからのデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴＬ（ＬＴＲ）に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に「Ｌ」レベルのデータが書き込みまれ、リセット時のデータが各ラッチに記憶される。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２Ｌ（３２Ｒ）をオフ状態とし、図１４に示すデータ設定としてリセット処理を終了する。
【００９０】
時刻ｔ２において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルとして、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとしている。これにより、消去検証の行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｌ」レベルに維持される。
また、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
【００９１】
また、制御回路２０は、制御信号ｐＬＯＡＤを「Ｌ」レベルにするとともに、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）及びビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が「Ｈ」レベルにプリチャージされる。
【００９２】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄに０Ｖを供給する。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄに０Ｖを供給する。
【００９３】
時刻ｔ３において、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに変化させる。
不揮発性メモリセルＣｅｌｌ（Ｌ）に、先の消去動作により多値データ「１１」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「１１」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧にある場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルを維持する。
同様に、不揮発性メモリセルＣｅｌｌ（Ｒ）に、先の消去動作により多値データ「００」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「００」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧にある場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルを維持する。
【００９４】
次に、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に先の消去動作により多値データ「１１」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点ＳＯ＿Ｌが「Ｌ」レベルとなり、ラッチＬＴＬを反転できず、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルと、ラッチＬＴＬは、初期状態（図１３の時刻ｔ１における状態）を維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に先の消去動作により多値データ「１１」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点ＳＯ＿Ｌが「Ｈ」レベルのままなので、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと変化する。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）に先の消去動作により多値データ「００」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点ＳＯ＿Ｒが「Ｌ」レベルとなり、ラッチＬＴＲを反転できず、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＲは、初期状態（図１３の時刻ｔ１における状態）を維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に先の消去動作により多値データ「００」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点ＳＯ＿Ｒが「Ｈ」レベルのままなので、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと変化する。
【００９５】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ７４、５１Ｌをオン状態とする。
【００９６】
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「１１」が書き込まれた場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点Ｎ１＿Ｌが「Ｈ」レベルであり、トランジスタ７３がオン状態であるため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（EraseVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｌ）のデータを消去したにもかかわらず多値データ「１１」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点Ｎ１＿Ｌが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（EraseVerify_Fail）。
【００９７】
引き続き、制御回路２０は、制御信号ＢＵＳＰＣを「Ｈ」レベルから「Ｌ」レベルとし、リードライトバスＲＷＢＵＳのプリチャージを行い、時刻ｔ５に制御信号ＢＵＳＰＣを「Ｈ」レベルとし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
このとき、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルに維持している。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ７４、５１Ｒをオン状態とする。
【００９８】
これにより、不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「００」が書き込まれた場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点Ｎ１＿Ｒが「Ｈ」レベルであり、トランジスタ７３がオン状態であるため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（EraseVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｒ）のデータを消去したにもかかわらず多値データ「００」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点Ｎ１＿Ｒが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（EraseVerify_Fail）。
【００９９】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＬ及びＬＴＲからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｌ」レベルである場合、データ消去が正常に完了したと判定し、消去ベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｈ」レベルにある場合、再消去動作及び消去ベリファイ動作を実行する。この再消去動作及び消去ベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータを上述の様にリセットして上記消去ベリファイ動作が再実行される。また、消去ベリファイ動作は、接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベル（図１３における時刻ｔ１のリセット状態）となり、制御回路２０が、データ消去が正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様の消去ベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線の消去ベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｌにおける同一ページ内の全ての不揮発性メモリセルの消去ベリファイが終了する。続いて、ページアドレスを変化させながら、ブロック内における全ての不揮発性メモリセルの消去ベリファイを実行して、ブロック単位の消去ベリファイ処理が完了する。
【０１００】
＜データ読出し動作＞
次に、ペアセルのデータ読出し動作について、図１５及び図１６を用いて説明する。
本実施形態においては、データ読出し動作において、ペアセルをワード線により選択する際、ペアをなす選択ワード線Ｗｏｒｄにそれぞれ異なる電圧を３回供給して、リードライトバスＲＷＢＵＳへデータを読み出し、制御回路２０が３回読み出されたデータを判定して、入出力回路１７を制御して多値データを外部へ出力させる。また、上述したデータ書き込み処理及びデータ消去処理の動作においてベリファイ判定のためのパスまたはフェイルデータをラッチしたページバッファも、データ読出し動作においては、メモリセルからのデータをラッチし、このラッチしたデータにより、ペアセルがデータを保持するに足りる閾値電圧を保持しているか否かが判定される。なお、この判定機能は、図２０に示すページバッファ及びセンスアンプにはない機能であり、本願がこの判定機能を持つことによる効果を、データ読出し動作の説明の後、図１７及び図１８を用いて説明する。
【０１０１】
図１５は、不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ）から多値データを読み出す場合のタイミングチャートであり、ラッチＬＴＬ及びＬＴＲへのパスデータまたはフェイルデータの書き込み動作、及び差動センスアンプＤｉｆｆＳＡのセンス動作を示す動作タイミングチャートである。
また、図１６は、データ読出し動作においてリードライトバスＲＷＢＵＳの状態、制御回路２０（コントローラ）の判定結果、及び，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
データ読出し動作において、外部からデータ読出しを示すコマンドデータが入力され、コマンドレジスタ１８にはデータ読出しモードとするデータが設定される。制御回路２０は、このデータに基づいて、制御回路２０は、このデータに基づいて各回路を制御する制御信号を出力する。
初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。
【０１０２】
時刻ｔ１において、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化さる。これにより、トランジスタ３２Ｌ（３２Ｒ）がオン状態となり、強制的に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからのデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴＬ（ＬＴＲ）に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に「Ｌ」レベルのデータが書き込みまれ、リセット時のデータが各ラッチに記憶される。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２Ｌ（３２Ｒ）をオフ状態とし、リセット処理を終了する。
【０１０３】
時刻ｔ２において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルとして、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとしている。これにより、データ読出しの行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｌ」レベルに維持される。
また、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
【０１０４】
また、制御回路２０は、制御信号ｐＬＯＡＤを「Ｌ」レベルにするとともに、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）及びビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が「Ｈ」レベルにプリチャージされる。
【０１０５】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒ（１回目のデータ読出し動作においてＲ２、２回目のデータ読出し動作においてはＲ３、３回目のデータ読出し動作においてはＲ１）、非選択ワード線Ｗｏｒｄにパス電圧Ｖｒｅａｄを供給する。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒ（１回目のデータ読出し動作においてＲ２、２回目のデータ読出し動作においてはＲ１、３回目のデータ読出し動作においてはＲ３）、非選択ワード線Ｗｏｒｄにパス電圧Ｖｒｅａｄを供給する。
また、時刻ｔ２において、制御回路２０は、差動センスアンプＤｉｆｆＳＡに入力される制御信号ＲＥＡＤを「Ｈ」レベルにし、接続点ＳＯ＿Ｌと接続点ＲＤ＿Ｌ（センスノード）とを、接続点ＳＯ＿Ｒと接続点ＲＤ＿Ｒ（センスノード）とを、それぞれ接続する。これにより、センスノードはそれぞれ「Ｈ」レベルにプリチャージされる。
【０１０６】
時刻ｔ３において、制御回路２０は、制御信号ＢＬＳＬＴｅを、いったん「Ｌ」レベルに変化させる。
これにより、「不揮発性メモリセルの閾値電圧＜読み出し電圧Ｖｒとなるセル（ＯＮセルとする）に接続されているビット線の電圧」＜「不揮発性メモリセルの閾値電圧＞読み出し電圧Ｖｒとなるセル（ＯＦＦセルとする）に接続されているビット線の電圧」となる。
例えば、多値データ「１０」の場合、１回目の読出し動作では、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＮセルとなり、不揮発性メモリセルＣｅｌｌ（Ｒ）がＯＦＦセルとなる。
また、多値データ「１０」の場合、２回目の読出し動作でも、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＮセルとなり、不揮発性メモリセルＣｅｌｌ（Ｒ）がＯＦＦセルとなるが、３回目の読出し動作では、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＦＦセルとなり、不揮発性メモリセルＣｅｌｌ（Ｒ）がＯＮセルとなる（図１６参照）。
【０１０７】
次に、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに変化させた後、時刻ｔ４において、制御信号ＢＬＳＬＴｅを再び「Ｈ」レベルとする。これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。また、接続点ＳＯ＿Ｌと接続点ＲＤ＿Ｌと、接続点ＳＯ＿Ｒと接続点ＲＤ＿Ｒと、がそれぞれ接続され、センスノードはビット線と同じ電圧レベルとなる。
制御回路２０は、制御信号ＲＥＡＤを「Ｌ」レベルとして、両接続点と両センスノードとを非接続とし、制御信号Ｒ＿ＳＥＴを「Ｈ」レベルとする。これにより、差動センスアンプＤｉｆｆＳＡにおいて、センスノード（接続点ＲＤ＿Ｌ及び接続点ＲＤ＿Ｒ）が、それぞれ接続点ＳＯ＿Ｌ及び接続点ＳＯ＿Ｒから電気的に切り離されるとともに、差動センスアンプＤｉｆｆＳＡのラッチ部分のＰチャネル型ＭＯＳトランジスタ（トランジスタ６２Ｌ及び６２Ｒ）のソースに電源電圧Ｖｃｃが、ラッチ部分のＮチャネル型ＭＯＳトランジスタ（トランジスタ６３Ｌ及び６３Ｒ）のソースに接地電圧（ＧＮＤ）が供給される。センスアンプＤｆｉｆｆＳＡは、センスノード（接続点ＲＤ＿Ｌ及び接続点ＲＤ＿Ｒ）のいずれか一方を電源電圧Ｖｃｃへ、他方を接地電圧ＧＮＤへと増幅するとともに、増幅結果をラッチする。
これにより、時刻ｔ４から制御信号Ｒ＿ＳＥＴが「Ｈ」レベルとなるまでの間にビット線を介してＯＮセルに接続されたセンスノードが「Ｌ」レベルとなり、ビット線を介してＯＦＦセルに接続されていたセンスノードが「Ｈ」レベルへ増幅される。
例えば、多値データ「１０」の場合、１回目の読出し動作では、接続点ＲＤ＿Ｌが「Ｌ」レベルとなり、接続点ＲＤ＿Ｒが「Ｈ」レベルとなる。
また、多値データ「１０」の場合、２回目の読出し動作でも、接続点ＲＤ＿Ｌが「Ｌ」レベルとなり、接続点ＲＤ＿Ｒが「Ｈ」レベルとなるが、３回目の読出し動作では、接続点ＲＤ＿Ｌが「Ｈ」レベルとなり、接続点ＲＤ＿Ｒが「Ｌ」レベルとなる。（図１６参照）。
【０１０８】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３における差動センスアンプＤｉｆｆＳＡにより増幅された後、制御回路２０は、制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルとし、トランジスタ７６をオン状態とする。
【０１０９】
これにより、差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒが増幅結果により「Ｈ」レベルとなる場合、トランジスタ７５がオン状態であるため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される。
一方、差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒが増幅結果により「Ｌ」レベルとなる場合、トランジスタ７５がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルを維持する。制御回路２０は、この「Ｈ」レベルのデータが入力される。
【０１１０】
制御回路２０は、リードライトバスＲＷＢＵＳの反転信号／ＲＷＢＵＳにより、不揮発性メモリセルに書き込まれた多値データの上位のデータ、下位のデータ各々を判定する。
制御回路２０は、図１６に示すように、１回目のデータ読出し動作における反転信号／ＲＷＢＵＳが「Ｈ」レベルのとき、上位のデータをデータ「１」とし、反転信号／ＲＷＢＵＳが「Ｌ」レベルのとき、上位のデータをデータ「０」とする。
また、上位のデータ「１」のとき、下位データは３回目の読み出しデータ、上位データ「０」のとき、下位データは２回目の読み出しデータとし、上位のデータと下位のデータとのアンドをとり、多値データを生成する。
例えば、不揮発性メモリセルに書き込まれた多値データが多値データ「１０」の場合、
１回目の読出し動作において、反転信号／ＲＷＢＵＳは「Ｈ」レベルであり、上位のデータはデータ「１」となる。この場合、３回目の読出しデータを下位のデータとし、反転信号／ＲＷＢＵＳは「Ｌ」レベルであるから、下位のデータ「０」となる。
また、入出力回路１７は、制御回路２０の制御により、この多値データを、例えば、上位のデータから下位のデータの順番に外部へシリアル出力する。
【０１１１】
ところで、本実施形態において、ページバッファ及びセンスアンプ１３は、コンパレータＣＯＭＰ１を有している。そして、本実施形態におけるデータ読み出し動作において、差動センスアンプＤｉｆｆＳＡと左右のページバッファ（ページバッファＰＢＵＦ＿Ｌ及びＰＢＵＦ＿Ｒ）を用いて、差動セル（不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ））からのデータ読み出しを行う。
差動で動作するセンスアンプＤｉｆｆＳＡは、差動セルの電流差として現れる接続点ＳＯ＿Ｌと接続点ＳＯ＿Ｒとの微小な電圧差を検出し、差動セルが記憶するデータを増幅してリードライトバスＲＷＢＵＳへ正常に増幅結果であるデータを出力する。
しかし、ページバッファ各々は、回路が有するオンまたはオフの判定レベル以上に、メモリセルのデータ保持量が劣化すると、差動セル各々からのデータを正常に読み出すことができなくなり、ラッチに設定された初期データ（接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）が「Ｈ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）が「Ｌ」レベル）の反転が生じる。よって、このページバッファ各々のラッチにおけるデータ反転を検知することで、差動セル各々がデータを記憶するに十分な閾値電圧を有しているか否かを判定することができる。つまり、ページバッファ各々のラッチは、上記初期データを設定したデータをパスデータとし、そのデータ反転状態をパスデータとは相補的なフェイルデータとすると、差動セル各々からのデータ読出し動作において、メモリセルが有する閾値電圧がデータ保持に十分である場合、パスデータをラッチし続け、データ保持に十分でない場合、パスデータが反転されてフェイルデータをラッチする。
この判定動作について、図１７及び図１８を用いて説明する。図１７及び図１８は、データ読出し動作を説明するために用いた図１５における時刻ｔ３〜時刻ｔ６を拡大し、判定に関る主要信号を示した図である。
図１７に示すように、時刻ｔ４において、メモリセルがＯＦＦセルの場合、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）は「Ｈ」レベルとなるが、ＯＦＦセルの閾値電圧が高ければ、この「Ｈ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオン状態にするほど十分高くなる。
一方、ＯＦＦセルの閾値電圧が上記ＯＦＦセルほど高くないＯＦＦセル（図１７においてＯｆｆ＿Ｌｏｓｓセルで示す）である場合、この「Ｈ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオン状態にするほど十分高くならず、トランジスタ３３Ｌ（３３Ｒ）をオフ状態にしてしまう。
【０１１２】
制御回路２０は、メモリセルのデータをリードライトバスＲＷＢＵＳへ読み出すため、制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルにしたが、これと同時に制御信号ＰＢＬＣＨを「Ｈ」レベルとする。
Ｏｆｆ＿Ｌｏｓｓセルの場合、トランジスタ３３Ｌ（３３Ｒ）はオフ状態のため、ラッチＬＴＬ（ＬＴＲ）は、Ｎ１＿Ｌ（Ｎ１＿Ｒ）が「Ｈ」レベル、Ｎ２＿Ｌ（Ｎ２＿Ｒ）が「Ｌ」レベルとなり、リセット処理を行った状態を維持する。この状態は、図１７に示すＯＮセルの状態と同じ状態である。
差動センスアンプＤｉｆｆＳＡは、ページバッファと異なり、差動セルから読み出された相補データを増幅するので、図１７に示すように、Ｏｆｆ＿Ｌｏｓｓであっても、正しくＯｆｆ＿Ｌｏｓｓセルが「Ｈ」レベルとなるように増幅する。
【０１１３】
例えば、上述した通り、多値データ「１０」の場合、３回目のデータ読出し動作では、接続点ＲＤ＿Ｌが「Ｈ」レベルとなり、接続点ＲＤ＿Ｒが「Ｌ」レベルとなる（図１６参照）。
このケースでは、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＦＦセルであるので、ページバッファＰＢＵＦ＿Ｌのラッチの状態は、接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルとなる（図１６参照）。ところが、このメモリセルの閾値電圧が高い場合、Ｏｆｆ＿Ｌｏｓｓセルとなり、ラッチＬＴＬの接続点Ｎ１＿Ｌは「Ｈ」レベルのままである。そのため、図４に示すコンパレータＣＯＭＰ１において、直列接続されたトランジスタ９１及び９２のいずれもがオン状態となる。
制御回路２０が、制御信号ＢＵＳＰＣにより検査信号線ｎＬＯＳＳを「Ｈ」レベルにプリチャージ終了後、制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすることにより、検査信号線ｎＬＯＳＳと接地の間で電流パスが形成され、検査信号線ｎＬＯＳＳの電圧レベルは「Ｌ」レベルとなる。
【０１１４】
また、図１８に示すように、時刻ｔ４において、メモリセルがＯＮセルの場合、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）は「Ｌ」レベルとなるが、ＯＮセルの閾値電圧が低ければ、この「Ｌ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオフ状態にするほど十分低くなる。
一方、ＯＮセルの閾値電圧が上記ＯＮセルほど低くないＯＮセル（図１８においてＯｎ＿Ｌｏｓｓセルで示す）である場合、この「Ｌ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオフ状態にするほど十分低くならず、トランジスタ３３Ｌ（３３Ｒ）をオン状態にしてしまう。
【０１１５】
制御回路２０は、メモリセルのデータをリードライトバスＲＷＢＵＳへ読み出すため、制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルにしたが、これと同時に制御信号ＰＢＬＣＨを「Ｈ」レベルとする。
Ｏｎ＿Ｌｏｓｓセルの場合、トランジスタ３３Ｌ（３３Ｒ）はオン状態のため、ラッチＬＴＬ（ＬＴＲ）は、Ｎ１＿Ｌ（Ｎ１＿Ｒ）が「Ｌ」レベル、Ｎ２＿Ｌ（Ｎ２＿Ｒ）が「Ｈ」レベルとなり、リセット処理を行った状態の反転状態となる。この状態は、図１８に示すＯＦＦセルの状態と同じ状態である。
差動センスアンプＤｉｆｆＳＡは、上述の通りページバッファと異なり、差動セルから読み出された相補データを増幅するので、図１８に示すように、Ｏｎ＿Ｌｏｓｓであっても、正しくＯｎ＿Ｌｏｓｓセルが「Ｌ」レベルとなるように増幅する。
【０１１６】
例えば、上述した通り、多値データ「１０」の場合、２回目のデータ読出し動作では、接続点ＲＤ＿Ｌが「Ｌ」レベルとなり、接続点ＲＤ＿Ｒが「Ｈ」レベルとなる（図１６参照）。
このケースでは、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＮセルであるので、ページバッファＰＢＵＦ＿ＬのラッチＬＴＬの状態は、接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルと、ラッチＬＴＬはリセット状態を維持する（図１６参照）。ところが、このメモリセルの閾値電圧が低い場合、Ｏｎ＿Ｌｏｓｓセルとなり、ラッチＬＴＬの接続点Ｎ１＿Ｌは「Ｌ」レベルとなり、接続点Ｎ２＿Ｌは「Ｈ」レベルとなる。そのため、図４に示すコンパレータＣＯＭＰ１において、直列接続されたトランジスタ９３及び９４のいずれもがオン状態となる。
制御回路２０が、制御信号ＢＵＳＰＣにより検査信号線ｎＬＯＳＳを「Ｈ」レベルにプリチャージ終了後、制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすることにより、検査信号線ｎＬＯＳＳと接地の間で電流パスが形成され、検査信号線ｎＬＯＳＳの電圧レベルは「Ｌ」レベルとなる。
【０１１７】
図１７及び図１８を用いて説明した場合の様に、検査信号線ｎＬＯＳＳの電圧レベルが「Ｌ」レベルとなった場合、制御回路２０は、例えば、入出力回路１７を制御して、いずれかの外部端子から、入出力回路１７が出力した多値データは正しいが、多値データを記憶するメモリセルの閾値電圧が、多値データを保持するのには十分な電圧でないというＮＧ情報を出力する。
このように、コンパレータＣＯＭＰ１の構成を、差動センスアンプＤｉｆｆＳＡの各出力と、ページバッファＰＢＵＦ＿Ｌ(ＰＢＵＦ＿Ｒ)の出力とを、排他的論理和（ＸＯＲ）をとり比較する構成としている。つまり、両方の出力が共に「Ｈ」レベルと論理が同じとき、電流パスを形成し、検査信号線ｎＬＯＳＳを「Ｌ」レベルとし、いずれか一方が「Ｌ」レベルのときは「Ｈ」レベルを維持する構成としている。そのため、コンパレータＣＯＭＰ１をデータ読出し動作において動作させることで、差動セル（ペアセル）を構成するトランジスタ各々の一方または両方の閾値電圧が変化して差動センスアンプＤｉｆｆＳＡがデータ判定において誤動作してしまう前に、差動セルが未だ差動センスアンプＤｉｆｆＳＡのデータ判定に必要な閾値電圧を確保できているか否か（差動セルがデータ保持に必要な閾値電圧を十分に確保できているか否か）を判定するデータ評価を行うことができる。
【０１１８】
このデータ評価機能は、従来にない新規な機能である。例えば、図２０に示すページバッファ及びセンスアンプは、図４に示したページバッファ及びセンスアンプ１３と相違し、コンパレータＣＯＭＰ１及び検査信号線ｎＬＯＳＳ、及び転送回路ＰＢＴＲＡＮにおいて、検査信号線ｎＬＯＳＳへデータを読み出すための制御信号ＬＯＳＳ＿ＣＨＫが入力されるトランジスタを備えていない。
図２１は、図２０に示すページバッファ及びセンスアンプのデータ読出し動作における動作タイミングチャートであり、図２２は、メモリセルが記憶する多値データと、センスノード、リードライトバスＲＷＢＵＳ等の状態、制御回路２０（コントローラ）の判定結果を示す図である。図２１は図１５に対応し、図２２は図１６に対応する。
図２０及び図２２に示すページバッファ及びセンスアンプのデータ読み出し動作は本実施形態と重複するため、説明を省略する。
従来のページバッファ及びセンスアンプは、本実施形態と相違し、コンパレータを有さないため、図１５に示すように制御信号ＰＢＲＳＴ及びＰＢＬＣＨを動作させてページバッファのラッチにメモリセルからのデータを書き込む構成としても、メモリセルのデータ保持量（閾値電圧を十分確保できているか否か）の評価を行うことができない。そのため、従来の構成では、差動センスアンプＤｉｆｆＳＡが誤動作し、入出力回路１７がフェイルデータ（あるアドレスのメモリセルに書き込んだデータとは異なるデータ）を出力するまで、セルデータの保持量が失われていることを知ることができない。
これに対して、本実施形態の不揮発性半導体記憶装置においては、上述の通り、コンパレータＣＯＭＰ１を備える構成となっているので、セルデータの保持量が失われていることを知ることができる。
【０１１９】
なお、本実施形態において、コンパレータは、図４に示す構成をとったが、コンパレータの構成は、図１９に示すコンパレータＣＯＭＰ２の構成をとってもよい。
コンパレータＣＯＭＰ２は、トランジスタ９０，９２，９４，９６，９８から構成される。これらのトランジスタは、全てＮチャネル型ＭＯＳトランジスタである。
トランジスタ９０は、コンパレータＣＯＭＰ１と同じく、ドレインが転送回路ＰＢＴＲＡＮのトランジスタ８１のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースがトランジスタ９２，９８のドレインに接続されている。
トランジスタ９２は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ１＿Ｌに接続され、ソースがトランジスタ９６のドレインに接続されている。
トランジスタ９６は、ドレインがトランジスタ９２のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ１＿Ｒに接続され、ソースが接地されている。
トランジスタ９８は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ２＿Ｒに接続され、ソースがトランジスタ９４のドレインに接続されている。
トランジスタ９４は、ドレインがトランジスタ９８のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ２＿Ｌに接続され、ソースが接地されている。
【０１２０】
コンパレータＣＯＭＰ２は、トランジスタ９２と９６により、接続点Ｎ１＿Ｌと接続点Ｎ１＿Ｒがいずれも「Ｈ」レベルの場合、第１の電流パスを形成する。また、トランジスタ９４と９８により、接続点Ｎ２＿Ｒと接続点Ｎ２＿Ｌがいずれも「Ｈ」レベルの場合、第２の電流パスを形成する。コンパレータＣＯＭＰ２の第１及び第２の電流パスは、並列接続されており、データ読み出し動作において、制御回路２０が制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすると、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、検査信号線ｎＬＯＳＳと接地の間で電流パスを形成し、検査信号線ｎＬＯＳＳを「Ｌ」レベルにする。一方、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できている場合、検査信号線ｎＬＯＳＳと接地の間で電流パスは形成されず、検査信号線ｎＬＯＳＳを「Ｈ」レベルに維持する。
つまり、コンパレータＣＯＭＰ１と異なり、センスアンプのセンスノードと接続する構成をとらないで、データ読み出し動作において、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、閾値電圧が確保できていないという検査結果を、検査信号線ｎＬＯＳＳに転送する。
【０１２１】
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、本実施形態においては、メモリセルが多値データを記憶する例について説明したが、これは多値データを記憶する場合、データ保持量が失われて差動センスアンプＤｉｆｆＳＡが誤動作する可能性が２値データを記憶する場合に比べて高い例として説明したからである。２値データを記憶する場合であっても、本願は同様の効果を奏する。
【０１２２】
また、上記説明では、セルのデータ保持量が失われている情報（検査信号線ｎＬＯＳＳの情報）を、外部に出力して知らせる例について説明したが、ｎＬＯＳＳの情報が入力される外部のコントローラ（例えば、不揮発性半導体記憶装置を制御するＣＰＵ、ＭＰＵ）が、本不揮発性半導体記憶装置に自動的にコピーバック動作を実行させる構成としてもよい。この場合、制御回路２０は、ｎＬＯＳＳ情報と共に、データ保持量が失われているメモリセルを含んだページアドレスの情報（ワード線の位置を示すアドレス情報）を、入出力回路１７から出力する構成とする。外部のコントローラは、当該ページアドレス及び読み出す動作において入出力回路１７が出力した多値データを基に、当該ページアドレスとは別のページアドレスを本不揮発性半導体記憶装置に与え、他のページに読み出した多値データを再書込みする。これにより、メモリセルが記憶するデータが失われる前に、当該データを他のページに退避することができる。
【０１２３】
あるいは、制御回路２０は、他の記憶領域（メモリセルアレイを含む）に、データ保持量が失われているメモリセルを含む同一ページのＲＷＢＵＳへの読出しデータを記憶させる。そして、制御回路２０は、他の記憶領域に記憶したデータを、他のページにコピーする。その際、制御回路２０が、例えばアドレスレジスタ１９を制御して、データ保持量が失われているメモリセルを含むページアドレスと、コピー先のページアドレスとを記憶させ、以降前者のアドレスが外部から入力されると、記憶したコピー先のページが選択されるようにする構成としてもよい。
【符号の説明】
【０１２４】
１１Ｌ，１１Ｒ…メモリセルアレイ、１３…ページバッファ及びセンスアンプ、１４Ｌ，１４Ｒ…ロウデコーダ、１５Ｌ，１５Ｒ…カラムデコーダ、１６…電圧生成回路、１７…入出力回路、１８…コマンドレジスタ、１９…アドレスレジスタ、２０…制御回路、ＢＬ，ＢＬ０，ＢＬｅ，ＢＬｏ…ビット線、ＢＬＣ，ＢＬＣｉ…ブロック、ＣＳＬ…共通ソース線、ＲＷＢＵＳ…リードライトバス、ＩＶ１Ｌ，ＩＶ２Ｌ，ＩＶ３…インバータ、ＬＴＬ，ＬＴＲ…ラッチ、ＭＣ，ＭＣｓｅｌ，Ｃｅｌｌ…不揮発性メモリセル、Ｎ１，Ｎ２，ＳＯ，ＲＤ…接続点、ＮＡ…ＮＡＮＤセルストリング、ＰＢＵＦ…ページバッファ、ＤｉｆｆＳＡ…差動センスアンプ、ＣＯＭＰ１，ＣＯＭＰ２…コンパレータ、ＷＬ，ＷＬ１，Ｗｏｒｄ…ワード線、ＳＳＬ，ＧＳＬ…選択ゲート線、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ，Ｖｒｅａｄ…パス電圧、Ｖｒ…読み出し電圧、Ｖｃｃ…電源電圧、ｎＰＧＭ，ｐＤＩＳｅ，ｐＤＩＳｏ，ｐＬＯＡＤ，ＢＬＳＬＴｅ，ＢＬＳＬＴｏ，ｐＰＧＭ，ＲＥＡＤ，ｎＲＥＡＤ，ＲＴＲＡＮ，ＷＴＲＡＮ，ＰＢＲＳＴ，ＰＢＬＣＨ，ＤＹ，ＢＵＳＰＣ，ＬＯＳＳ，Ｒ，ｎＲ…制御信号、ｎＬＯＳＳ…検査信号線、ＤＹ０，ＤＹ１，ＤＹ２…カラムアドレス信号、３１Ｌ，３２Ｌ，３３Ｌ，３４Ｌ，４０Ｌ，４１Ｌｅ，４１Ｌｏ，４２Ｌｅ，４２Ｌｏ，５１Ｌ，５１Ｒ，５２Ｌ，５２Ｒ，５３Ｌ，５３Ｒ，５４，６０，６１，６２Ｌ，６２Ｒ，６３Ｌ，６３Ｒ，６４Ｌ，６５Ｌ，７１，７２，７３，７４，７５，７６，７７，７８，７９，８０，８１，８２，８３，９０，９１，９２，９３，９４，９５，９６，９７，９８，ＳＧ１，ＳＧ２…トランジスタ
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの大容量の不揮発性半導体記憶装置においては、２つのセルをペアとして用いてこれらに相補的データを記憶するペア方式（差動セル方式）が用いられている。この差動セル方式においては、データ読出し時に、差動センスアンプが２つのセルのセル電流の比較によってデータを判別する構成をとることにより、セル電流が小さくても確実で高速の読み出しを可能としている。つまり、１つのセルに流れる電流によりデータを判定する１セルＳｉｎｇｌｅ−Ｅｎｄ方式に比べて、差動センスアンプによるデータ判定に用いる電圧差を２倍に確保できるため、高速動作もしくは高い信頼性でデータ読出しが可能となる。
【０００３】
一方、差動セル方式を用いることにより、データの記憶密度が下がるので、１セルに複数のビット情報を記憶させる多値記憶方式と差動セル方式とを併用することが行われている。すなわち、多値記憶方式と差動セル方式を併用することで、データの記憶密度を維持して高速センス動作が可能なＮＡＮＤメモリシステムを構成できる。つまり、差動セル方式のみでは、データの記憶密度は１ビット／２セルになるが、多値記憶方式により１セルで例えば４値記憶を行えば、結局１ビット／１セルと同じことになる。そして、差動セル方式を採用して、２つのセル電流の比較によりデータを判別することにより、セル電流が小さくても確実で高速の読み出しが可能になる。
このような多値記憶方式と差動セル方式とを組み合わせて、メモリセルが記憶するデータの高速に読み出しを可能とする不揮発性半導体記憶装置が、特許文献１〜特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８７８５７３号公報
【特許文献２】特許第４２５３３０９号公報
【特許文献３】特許第４２５３３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１〜特許文献３記載の不揮発性半導体記憶装置においては、差動セル方式を用いて、セル電流が小さくても確実で高速の読み出しが可能になるものの、不揮発性メモリセルの記憶情報量を評価する（不揮発性メモリセルがデータ保持に必要な閾値電圧を確保しているか否かを判断する）構成とはなっていないため、センスアンプからの読出しデータがフェイルデータになるまで、記憶情報量が十分か否かを知ることができず、信頼性に欠けるという問題があった。
そこで、本発明が解決しようとする課題は、不揮発性メモリセルがデータ保持に必要な閾値電圧を確保しているか否かを判断することを可能とすることで、データ読み出しにおいて高い信頼性を確保できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記複数のビット線のうち対をなす第１のビット線及び第２のビット線にそれぞれ接続され、互いに電圧値の異なる閾値電圧を有してデータを保持する第１のメモリセルと第２のメモリセルとから構成されるペアセルの電流差を検出して、前記ペアセルのデータを読み出すセンスアンプと、前記第１のビット線及び前記第２のビット線各々に対応して設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含む第１のページバッファ及び第２のページバッファと、前記センスアンプにより前記ペアセルのデータを読み出すときに、前記第１のページバッファの前記ラッチに読み出したデータと、前記第２のページバッファの前記ラッチに読み出したデータとを比較して、前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータと、を備えたことを特徴とする不揮発性半導体記憶装置である。
【発明の効果】
【０００７】
本発明の不揮発性半導体記憶装置は、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータを備えている。そのため、データ読み出しにおいてデータが保持されていないことによりフェイルデータが出力されてしまう前に、コンパレータの判定結果によりペアセルのデータが保持できているか否かを知ることができ、高い信頼性を確保できる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態による不揮発性半導体記憶装置の構成例を示すブロック図である。
【図２】図１におけるメモリセルアレイの構成例を示す図である。
【図３】図１に示すペアセルが保持するデータと、閾値電圧の状態を示す図である。
【図４】図１におけるページバッファ及びセンスアンプ１３の詳細な回路構成を示す図である。
【図５】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図６】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）への書き込みベリファイ動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図７】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図８】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）への書き込みベリファイ動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図９】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）への上位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１０】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）への上位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１１】図１に示す不揮発性メモリセルＣｅｌｌ（Ｌ）への下位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１２】図１に示す不揮発性メモリセルＣｅｌｌ（Ｒ）への下位データ書き込み及びその書き込みベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１３】図１に示すペアセルのデータ消去後の消去ベリファイ動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図１４】図１に示すペアセルのデータ消去後の消去ベリファイ動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１５】図１に示すペアセルのデータ読出し動作におけるページバッファ及びセンスアンプ１３の動作を示すタイミングチャートである。
【図１６】図１に示すペアセルのデータ読出し動作におけるラッチＬＴＬ及びラッチＬＴＲの接続点の状態を示すテーブルである。
【図１７】図１に示すペアセルのデータ読出し動作において、ペアセルの一方のセルの閾値電圧が変動した場合を説明するための図である。
【図１８】図１に示すペアセルのデータ読出し動作において、ペアセルの一方のセルの閾値電圧が変動した場合を説明するための図である。
【図１９】図４に示すページバッファ及びセンスアンプ１３の他の変形例の詳細な回路構成を示す図である。
【図２０】コンパレータＣＯＭＰ１を備えていないページバッファ及びセンスアンプの回路構成を示す図である。
【図２１】図２０に示すページバッファ及びセンスアンプのデータ読出し動作を示すタイミングチャートである。
【図２２】図２０に示すページバッファ及びセンスアンプのペアセルのデータ読出し動作におけるリードライトバスＲＷＢＵＳの状態を示すテーブルである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態による不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示す概略ブロック図である。また、図２はメモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒの内部構成を示す図であり、図３は、不揮発性メモリセルＭＣが記憶するデータと閾地電圧の関係を示す図である。
メモリセルアレイは、ページバッファ及びセンスアンプ１３を共有する２つのメモリセルアレイ１１Ｌ，メモリセルアレイ１１Ｒより構成される。本実施形態において、メモリセルアレイ１１Ｌ，メモリセルアレイ１１Ｒの同時に選択される、対応するビット線ＢＬ（Ｌ），ビット線ＢＬ（Ｒ）が一対（ペア）を構成するオープンビット線方式が用いられる。このビット線のペアビット線ＢＬ（Ｌ），ビット線ＢＬ（Ｒ）と、メモリセルアレイ１１Ｌ，メモリセルアレイ１１Ｒ内で同時に選択されるワード線ＷＬ（Ｌ），ワード線ＷＬ（Ｒ）との交点にそれぞれ設けられた２つの不揮発性メモリセルＣｅｌｌ（Ｌ）と不揮発性メモリセルＣｅｌｌ（Ｒ）が、相補的データを記憶するペアセル（差動セル）を構成する。
【００１０】
ページバッファ及びセンスアンプ１３は、ページ単位のデータの書き込み動作、書き込みベリファイ動作、消去ベリファイ動作を行うため、ビット線のペア毎に設けられたページバッファを複数有している。ページバッファ各々は、それぞれのビット線に接続され、接続されたビット線の電位を判定するラッチ回路（ラッチ）を有する。また、ページバッファ及びセンスアンプ１３は、ページ単位のデータの読み出し動作を行うため、ビット線のペアで共有される差動センスアンプを有している（詳細後述）。
ロウデコーダ１４Ｌ及びロウデコーダ１４Ｒは、メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒのワード線ＷＬの選択を行う。
カラムデコーダ１５Ｌ及びカラムデコーダ１５Ｒは、カラムアドレス信号を出力し、各動作においてページバッファのラッチとリードライトバスＲＷＢＵＳとの接続、差動センスアンプとリードライトバスＲＷＢＵＳとの接続を、ページバッファ及びセンスアンプ１３を選択して行う。
電圧生成回路１６は、不揮発性メモリセルＭＣに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。
【００１１】
入出力回路１７は、外部から供給されるアドレスをアドレスレジスタ１９へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ１８へ出力し、外部から入力される制御信号を制御回路２０（コントローラ）へ出力する。
また、入出力回路１７は、外部から入力されるデータをページバッファ及びセンスアンプ１３のページバッファ各々へ出力、あるいはページバッファ及びセンスアンプ１３を介し、不揮発性メモリセルＭＣから読み出されたデータを外部に出力する。
アドレスレジスタ１９は、入出力回路１７から入力されるアドレスを保持し、保持したアドレスをロウデコーダ１４Ｌ、１４Ｒ及びカラムデコーダ１５Ｌ、１５Ｒへ出力する。
コマンドレジスタ１８は、入出力回路１７から入力されるコマンドデータにより表されるコマンドデータを保持する。
【００１２】
制御回路２０は、入出力回路１７から入力する制御信号及びコマンドレジスタ１８から供給されるコマンドデータにより、不揮発性メモリセルＭＣに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路２０は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。
【００１３】
また、制御回路２０は、ページバッファ及びセンスアンプ１３における全てのページバッファのラッチに書き込まれたデータを基に、データ書き込みが成功したか否か、あるいはデータ消去が成功したか否かを判定する。また、制御回路２０は、データ書き込み動作において、外部から入出力回路１７に入力されるデータを判定して、入出力回路１７のリードライトバスＲＷＢＵＳの駆動（ページバッファに書き込まれるべきデータに基づいてリードライトバスＲＷＢＵＳを所定の電圧レベルにする）を制御する。また、制御回路２０は、メモリセルからのデータ読み出し動作において、ページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出されたデータを判定して、入出力回路１７の外部データ出力を制御する。
さらに、本実施形態において、制御回路２０は、データ読み出し動作において、ページバッファ及びセンスアンプ１３に、検査信号を出力し、図１に示す検査信号線ｎＬＯＳＳに読み出されたデータ（検査結果）を基に、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを検査する（詳細後述）。
【００１４】
図２は、メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒの内部構成を示している。また、図２は、選択ブロックＢＬＣｉ及び非選択ブロックＢＬＣｉ＋１に着目した場合のデータ書き込み動作、書き込みベリファイ動作、消去ベリファイ動作、及びデータ読み出し動作の各動作におけるバイアス条件を示している。
図２に示すように、互いに交差する複数本のビット線ＢＬと複数本のワード線ＷＬの各交差部に不揮発性メモリセルＭＣが配置される。複数のビット線は、ページバッファ及びセンスアンプを共有する偶数ビット線ＢＬｅと奇数ビット線ＢＬｏを代表して示している。ここで、偶数奇数は、カラムアドレス信号の最下位ビットが０のとき偶数、１のとき奇数で決定される。不揮発性メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態によりデータ記憶を行う。この実施の形態では、ｎ個の不揮発性メモリセルＭＣが直列接続されてＮＡＮＤセルストリングＮＡを構成する。
ＮＡＮＤセルストリングＮＡの一端は、ゲートが選択ゲート線ＳＳＬに接続される選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は、ゲートが選択ゲート線ＧＳＬに接続される選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＳＬに接続される。
【００１５】
ｎ個の不揮発性メモリセルＭＣの制御ゲートは、それぞれワード線ＷＬ１〜ＷＬｎに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＳＬ，ＧＳＬに接続される。１本のワード線ＷＬに沿う複数の不揮発性メモリセルが、データ書き込み及び読み出しの単位となる１ページを構成する。
また、ワード線方向に並ぶ複数のＮＡＮＤセルストリングが、データ一括消去の単位となるブロックＢＬＣｉを構成し、通常ビット線方向に複数のブロックＢＬＣが配置される。メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｒの中で同時に選択される不揮発性メモリセルＭＣｓｅｌが、本実施形態において相補的データを記憶するペアセル（差動セル）を構成する不揮発性メモリセルＣｅｌｌ（Ｌ）と不揮発性メモリセルＣｅｌｌ（Ｒ）である。
【００１６】
図３は、差動セルを構成する不揮発性メモリセルＣｅｌｌ（Ｌ）及び不揮発性メモリセルＣｅｌｌ（Ｒ）に記憶される多値データと、各メモリセルの閾値電圧分布を示す図である。本実施形態において、各メモリセルは、４つのしきい値分布により定義されるしきい値レベルＬ０，Ｌ１，Ｌ２，Ｌ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）により４値データ記憶を行う。４値データを構成する２ビットデータの４つの閾値電圧レベルに対する割り付けは、不揮発性メモリセルＣｅｌｌ（Ｌ）及び不揮発性メモリセルＣｅｌｌ（Ｒ）が異なるしきい値レベルを記憶するように、図３に示すように設定される。
【００１７】
つまり、４値データを、上位ビットＸと下位ビットＹにより、「ＸＹ」で表すものとして、不揮発性メモリセルＣｅｌｌ（Ｌ）ではレベルＬ０，Ｌ１，Ｌ２，Ｌ３を、データ「１１」，「１０」，「０１」，「００」に対応させる。不揮発性メモリセルＣｅｌｌ（Ｌ）では、多値データのビット情報のデータ「１」は、読み出し時ワード線に所定の読み出し電圧を与えたときにセルがオンする状態（低閾値電圧状態）であり、データ「０」はオフの状態（高閾値電圧状態）である。一方、不揮発性メモリセルＣｅｌｌ（Ｒ）ではそのしきい値レベルとビット情報の関係が不揮発性メモリセルＣｅｌｌ（Ｌ）とは逆になる。
すなわち、図３では、差動セルである不揮発性メモリセルＣｅｌｌ（Ｌ）と不揮発性メモリセルＣｅｌｌ（Ｒ）との間の相補的データ状態の間を破線で結んでいる。
つまり、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ０を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ３を記憶して、この状態の組み合わせをデータ「１１」とする。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ１を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ２を記憶して、この状態の組み合わせをデータ「１０」とする。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ２を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ１を記憶して、この状態の組み合わせをデータ「０１」とする。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）がレベルＬ３を記憶し、対応する不揮発性メモリセルＣｅｌｌ（Ｒ）がレベルＬ０を記憶して、この状態の組み合わせをデータ「００」とする。
【００１８】
これにより、２セルで４値データを記憶する多値記憶方式を利用して、１セル当たり１ビットの情報記憶が実現される。多値データにおける閾値電圧レベルを４状態以上に増やせば２セルに設定できるビット数は２以上になる。本実施形態においては、説明を簡単にするため、４値の場合のみを説明する。
図３において、Ｒ１、Ｒ２、Ｒ３はセルの各多値データの読み出し動作においてワード線ＷＬに与えられる読み出し電圧Ｖｒである。また、Ｐ１、Ｐ２、Ｐ３は各多値データについて書き込みサイクルで書き込みベリファイ動作においてワード線ＷＬに与えられるベリファイ電圧Ｖｒである。
【００１９】
図２を用いて、データ書き込み動作、書き込みベリファイ動作、消去ベリファイ動作、及びデータ読み出し動作の各動作のおけるワード線選択動作について簡単に説明する。なお、重複説明を避けるため、ここではメモリセルアレイ１１Ｌ側の不揮発性メモリセルＣｅｌｌ（Ｌ）についての動作を説明する。
＜データ書き込み動作におけるワード線選択＞
データ書き込み動作（Write）において、セルブロックＢＬＣｉのワード線ＷＬ１とビット線ＢＬｅにより選択されるセルに、そのしきい値を上昇させるデータ書き込みを行う場合（不揮発性メモリセルＣｅｌｌ（Ｌ）にデータ「０」を書き込む場合）、セルのチャネルから浮遊ゲートに電子をＦＮ（Fowler Nordheim）トンネル電流で注入して、閾値電圧を高くするものである。そのため、選択ワード線には昇圧された書き込みプログラム電圧Ｖｐｇｍが与えられ、チャンネルには０Ｖが印加させるようにする。
【００２０】
非選択ワード線には、セルをデータによらずオンセルとするパス電圧Ｖｐａｓｓが、ビット線側の選択ゲート線ＳＳＬには電源電圧Ｖｃｃが与えられる。ソース側の選択ゲート線ＧＳＬは０Ｖである。ビット線ＢＬｅにつながるＮＡＮＤセルストリングＮＡの各トランジスタのチャネルを０Ｖにするためには、ビット線ＢＬｅにデータ「０」として０Ｖ、データ「１」として電源電圧Ｖｃｃを与える。また、書き込みを行わないビット線ＢＬｏには、電源電圧Ｖｃｃを与えて、ＮＡＮＤセルストリングチャネルを高電圧レベルのフローティング状態に保持し、セルの浮遊ゲートに電子が注入されないようにする。
【００２１】
データ書き込み動作に続いて、メモリセルの閾値電圧の分布をできるだけシャープにする必要があるため、書き込みベリファイ動作が行われる。すなわち、データ書き込み動作とその後の書き込みベリファイ動作を含む複数の書き込みサイクルが繰り返される。
書き込みベリファイ動作においては、データ書き込み動作終了毎に、選択ワード線にベリファイ電圧Ｖｒを与えてベリファイ読み出しを行い、メモリセルの閾値電圧がそのベリファイ電圧Ｖｒに達したメモリセルについては、その後の書き込みを行わないようにする。この様な書き込みベリファイ動作を行うことにより、シャープな閾値電圧の分布を得ることができる。
【００２２】
＜書き込みベリファイ動作におけるワード線選択＞
書き込みベリファイ動作（Write-Verify）においては、選択ワード線に与えるベリファイ電圧Ｖｒは、如何なるデータを書き込みむかに応じて、図３に示すＰ１，Ｐ２，Ｐ３のいずれかが用いられる。非選択ワード線には、セルをデータによらずオンさせるパス電圧Ｖｒｅａｄが与えられる。この様な書き込みベリファイ動作を行うことによって、全てのセルのデータ書き込みが終了したときの閾地電圧の分布は、ベリファイ電圧Ｖｒの近くに鋭いピークを持つ状態となる。
ページバッファ及びセンスアンプ１３におけるペアビット各々に設けられるページバッファは、後述するようにビット線ＢＬｅ各々に電源電圧Ｖｃｃを与える。また、ロウデコーダ１４Ｌが、図２に示すように、選択ワード線ＷＬ１にベリファイ電圧Ｖｒ、非選択ワード線ＷＬにパス電圧Ｖｒｅａｄ、ビット線側の選択ゲート線ＳＳＬ及びソース側の選択ゲート線ＧＳＬには電源電圧Ｖｃｃを与える。
【００２３】
これにより、先の書き込み動作において、データ「０」またはデータ「１」が書き込まれるべき不揮発性メモリセルＭＣのうち、データ「０」が書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。
一方、データ「０」が書き込まれ不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは電源電圧Ｖｃｃレベル（以下、「Ｈ」レベル）を維持する。後述するように、ページバッファのラッチには、前者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われなかったことを示すフェイルデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。
また、先の書き込み動作において、ページバッファからデータ「１」を与えられ、データ「１」を保持している不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、データ「０」が書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡと同様に、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。しかし、この場合は、後述するように、ページバッファのラッチに不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。
【００２４】
＜消去ベリファイ動作におけるワード線選択＞
「消去 Stress」動作（消去動作）において、ロウデコーダ１４Ｌは、複数のブロックＢＬＣのうち、一つの選択ブロックＢＬＣを選択する。これにより、選択ブロックＢＬＣにのみ、ロウデコーダ１４Ｌの出力として電圧生成回路１６が生成する電圧が供給される。
ロウデコーダ１４Ｌは、選択ブロック内の全てのワード線ＷＬに０Ｖを与え、また、選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬをフローティング電圧とする。その後、制御回路２０は、共通ソース線ＣＳＬをフローティング電圧にし、電圧生成回路１６は選択ブロックＢＬＣを含む全てのブロックが形成されるＰｗｅｌｌに高電圧（例えば２０Ｖ）を印加する。これにより、選択ブロックＢＬＣにおいては、全ての不揮発性メモリセルＭＣは、浮遊ゲートから電子がＰｗｅｌｌに引き抜かれ、閾値電圧が負電圧へ変化し、データ「１」の保持状態（消去状態）となる。
一方、非選択ブロックＢＬＣにおいては、ロウデコーダ１４Ｌがワード線の電圧レベルをフローティング電圧とするため、非選択ブロック内の全ての不揮発性メモリセルＭＣは、その浮遊ゲートも昇圧され、浮遊ゲートから電子がＰｗｅｌｌに引く抜かれることない。つまり、不揮発性メモリセルＭＣの閾値電圧は変化せず、不揮発性メモリセルＭＣは、データ「０」またはデータ「１」の保持状態を維持する。
ロウデコーダ１４Ｌは、選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを、いったん０Ｖにし、電圧生成回路１６は、Ｐｗｅｌｌの電圧を通常の電圧（例えば０Ｖまたは負電圧）に戻すとともに、制御回路２０は、共通ソース線ＣＳＬを０Ｖにする。
【００２５】
消去動作に続いて行われる「消去ベリファイ」動作（Erase-Verify）において、ページバッファ及びセンスアンプ１３は、ビット線ＢＬｅ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４Ｌは、図３に示すように、選択ブロックＢＬＣに入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを電源電圧Ｖｃｃレベルとし、選択ブロックＢＬＣに入力されるワード線ＷＬの電圧レベルを０Ｖとする。また、非選択ブロックＢＬＣに入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを０Ｖとする。
【００２６】
これにより、先の消去動作において、全てデータ「１」が書き込まれた（消去された）不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。一方、データ「１」が書かれていない不揮発性メモリセルＭＣを一つでも含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファのラッチには、前者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われたことを示すパスデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われなかったことを示すフェイルデータが書き込まれる。
また、非選択ブロックＢＬＣにおいては、入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、接地への電流パスを形成しない。
【００２７】
＜データ読み出し動作におけるワード線選択＞
データ読み出し動作（Read）において、ロウデコーダ１４Ｌは、選択ブロックＢＬＣの選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを電源電圧Ｖｃｃの電圧レベルとする。また、残りの非選択ブロックＢＬＣの選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬを０Ｖとする。
ページバッファ及びセンスアンプは、ビット線ＢＬｅ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４Ｌは、図３に示すように、選択ワード線ＷＬ１に読み出し電圧Ｖｒ、非選択ワード線Ｗｏｒｄにパス電圧Ｖｒｅａｄを与える。これにより、選択ワード線Ｗｏｒｄが接続される不揮発性メモリセルＭＣに書き込み動作においてデータ「１」が書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線の電圧レベルを０Ｖとする。一方、選択ワード線が接続される不揮発性メモリセルＭＣに書き込み動作においてデータ「０」が書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成せず、ビット線の電圧レベルは「Ｈ」レベルを維持する。差動センスアンプは後述するように、ビット線ペアが流す電流差に応じて、データ「０」またはデータ「１」を出力する。
なお、非選択ブロックＢＬＣにおいては、入力される選択ゲート線ＳＳＬ及び選択ゲート線ＧＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、ビット線の読み出し電圧変化に影響を与えることはない。
【００２８】
次に、図１におけるページバッファ及びセンスアンプ１３の詳細な構成及び動作について、図４〜図１８を用いて説明する。
図４は、図１におけるページバッファ及びセンスアンプ１３の一つのページバッファ及びセンスアンプの詳細な回路構成を示す図である。
本実施形態において、カラムデコーダ１５Ｌ及び１５Ｒが、外部から入力されるビット線の位置を示すｐビットのカラムアドレスをデコーディングして、２ｐ（＝ｑとする）本のカラムアドレス信号を出力するものとし、また、外部から入出力回路１７に入力されるデータのビット数をｗビットとすると、ビット線ＢＬの本数は、メモリセルアレイ１１Ｌとメモリセルアレイ１１Ｒで合計（ｗ×ｑ×２）本となる。
ページバッファ及びセンスアンプ１３は、これら複数のビット線ＢＬのうち、カラムアドレスの最下位ビットを除くビットが同じカラムアドレス（つまり最下位ビットが偶数か奇数かにより異なるカラムアドレス）、及びメモリセルアレイ１１Ｌとメモリセルアレイ１１Ｒ各々に含まれるペアビット線に共通して設けられる。つまり、図４に示すように、メモリセルアレイ１１Ｌに含まれる偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏと、メモリセルアレイ１１Ｌに含まれる偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏの４本のビット線が、１つのページバッファ及びセンスアンプ１３を共有する。
また、データのビット数ｗは、通常複数であり、カラムアドレスが同じページバッファ及びセンスアンプ１３は、データやり取りのために同時に対応する各リードライトバスＲＷＢＵＳに接続される。つまり、カラムアドレスがインクリメントされることで、カラムアドレスを共通とするページバッファ及びセンスアンプ１３とリードライトバスＲＷＢＵＳがデータのやり取りを行うが、本実施形態においては、１つのリードライトバスについて着目して説明する。
【００２９】
また、図４に示すカラムアドレス信号ＤＹ０，ＤＹ１、ＤＹ２は、カラムデコーダ１５Ｌ及び１５Ｒに外部から入力されるカラムアドレスに応じて、「Ｌ」レベル又は「Ｈ」レベルとなるが、本実施形態においてはカラムデコーダ１５Ｌ及び１５Ｒが、図４に示すカラムアドレス信号ＤＹ０，ＤＹ１、ＤＹ２を「Ｈ」レベルとし、データやり取りのために、ページバッファ及びセンスアンプ１３とリードライトバスＲＷＢＵＳとを接続または非接続とするものとする。
さらに、図に示す制御信号ＢＬＳＬＴｅは、メモリセルアレイ１１Ｌにおける偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏのいずれか一方と差動センスアンプＤｉｆｆＳＡ及びページバッファＰＢＵＦ＿Ｌとを接続するための信号である。また、制御信号ＢＬＳＬＴｏは、メモリセルアレイ１１Ｒにおける偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏのいずれか一方と差動センスアンプＤｉｆｆＳＡ及びページバッファＰＢＵＦ＿Ｒとを接続するための信号である。これらの信号は、カラムアドレスの最下位を基にいずれか一方が選択または非選択動作を行うが、本形態においては制御回路２０がこれらの信号を出力するものとする。また、本実施形態の説明において、各メモリセルアレイにおける偶数ビット線が差動センスアンプＤｉｆｆＳＡ及びページバッファに接続されるものとして説明する。
【００３０】
ページバッファ及びセンスアンプ１３における複数のページバッファ及びセンスアンプ１３は、いずれも同様の構成をしており、以下に一つのページバッファ及びセンスアンプ１３の回路構成を説明する。
ページバッファ及びセンスアンプ１３は、ページバッファＰＢＵＦ＿Ｌ、ページバッファＰＢＵＦ＿Ｒ、差動センスアンプＤｉｆｆＳＡ、転送回路ＰＢＴＲＡＮ、及びコンパレータＣＯＭＰ１から構成される。なお、図４に示す回路のうち、上記各回路に含まれない回路として、図４に示す、インバータＩＶ３、Ｐチャネル型ＭＯＳトランジスタ７９、８０がある。インバータＩＶ３は複数のページバッファ及びセンスアンプ１３に共通に設けられ、制御回路２０が制御信号ｎＰＧＭを「Ｈ」レベルにするとき、主にビット線を０Ｖに放電し、「Ｌ」レベルにするとき、非選択のビット線を「Ｈ」レベルにプリチャージする。
また、Ｐチャネル型ＭＯＳトランジスタ７９、８０は、制御回路２０が制御信号ＢＵＳＰＣを「Ｌ」レベルにするとき、リードライトバスＲＷＢＵＳ、検査信号線ｎＬＯＳＳをそれぞれ「Ｈ」レベルにプリチャージし、制御回路２０が制御信号ＢＵＳＰＣを「Ｈ」レベルにするとき、リードライトバスＲＷＢＵＳ、検査信号線ｎＬＯＳＳをそれぞれ「Ｈ」レベルのフローティング状態とする。
【００３１】
以下、重複説明を避けるため、ページバッファＰＢＵＦ＿Ｒを構成するトランジスタについては括弧に入れ、ページバッファＰＢＵＦ＿Ｌとまとめて説明する。
ページバッファＰＢＵＦ＿Ｌ（ＰＢＵＦ＿Ｒ）は、トランジスタ３１Ｌ（３１Ｒ）、３２Ｌ（３２Ｒ）、３３Ｌ（３３Ｒ）、３４Ｌ（３４Ｒ）、４０Ｌ（４０Ｒ）、４１Ｌｅ（４１Ｒｅ）、４１Ｌｏ（４１Ｒｏ）、４２Ｌｅ（４２Ｒｅ）、４２Ｌｏ（４２Ｒｏ）、５１Ｌ（５１Ｒ），５２Ｌ（５２Ｒ），５３Ｌ（５３Ｒ）及びラッチＬＴＬ（ＬＴＲ）から構成されている。
ここで、トランジスタ３１Ｌ（３１Ｒ），３２Ｌ（３２Ｒ）は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。一方、トランジスタ３３Ｌ（３３Ｒ）から５３Ｌ（５３Ｒ）は、Ｎチャネル型ＭＯＳトランジスタである。
また、ラッチＬＴＬ（ＬＴＲ）は、インバータＩＶ１Ｌ（ＩＶ１Ｒ）及びＩＶ２Ｌ（ＩＶ２Ｒ）から構成されている。ここで、インバータＩＶ１Ｌ（ＩＶ１Ｒ）は、出力端子が接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）においてインバータＩＶ２Ｌ（ＩＶ２Ｒ）の入力端子に接続され、入力端子が接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）においてインバータＩＶ２Ｌ（ＩＶ２Ｒ）の出力端子に接続されている。
【００３２】
トランジスタ３１Ｌ（３１Ｒ）は、ソースが電源配線に接続され、ゲートに制御信号ｐＬＯＡＤの配線が接続され、ドレインが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続されている。
トランジスタ３２Ｌ（３２Ｒ）は、ソースが電源配線に接続され、ゲートに制御信号ＰＢＲＳＴの配線が接続され、ドレインが接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に接続されている。
トランジスタ３３Ｌ（３３Ｒ）は、ドレインが接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に接続され、ゲートが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ソースがトランジスタ３４Ｌ（３４Ｒ）のドレインに接続されている。
トランジスタ３４Ｌ（３４Ｒ）は、ドレインがトランジスタ３３Ｌ（３３Ｒ）のソースに接続され、ゲートが制御信号ＰＢＬＣＨの配線に接続され、ソースが接地されている。
トランジスタ４０Ｌ（４０Ｒ）は、ドレインが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ゲートが制御信号ｐＰＧＭの配線に接続され、ソースが接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に接続されている。
【００３３】
トランジスタ４１Ｌｅ（４１Ｒｅ）は、ドレインがビット線ＢＬ０_Ｌｅ（ＢＬ０_Ｒｅ）に接続され、ゲートが制御信号ＢＬＳＬＴｅの配線に接続され、ソースが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続されている。
トランジスタ４１Ｌｏ（４１Ｒｏ）は、ドレインがビット線ＢＬ０_Ｌｏ（ＢＬ０_Ｒｏ）に接続され、ゲートが制御信号ＢＬＳＬＴｏの配線に接続され、ソースが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続されている。
トランジスタ４２Ｌｅ（４２Ｒｅ）は、ドレインがビット線ＢＬ０_Ｌｅ（ＢＬ０_Ｒｅ）に接続され、ゲートが制御信号ｐＤＩＳｅの配線に接続され、ソースがインバータＩＶ３の出力に接続されている。
トランジスタ４２Ｌｏ（４２Ｒｏ）は、ドレインがビット線ＢＬ０_Ｌｏ（ＢＬ０_Ｒｏ）に接続され、ゲートが制御信号ｐＤＩＳｏの配線に接続され、ソースがインバータＩＶ３の出力に接続されている。
【００３４】
トランジスタ５１Ｌ（５１Ｒ）は、ドレインが接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に接続され、ゲートが制御信号ＤＹ＿Ｌ（ＤＹ＿Ｒ）の配線に接続され、ソースがトランジスタ５３Ｌのドレインに接続されている。
トランジスタ５３Ｌは、ドレインがトランジスタ５１Ｌ（５１Ｒ）のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースが転送回路ＰＢＴＲＡＮのトランジスタ７３のゲートに接続されている。
トランジスタ５２Ｌ（５２Ｒ）は、ドレインが接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に接続され、ゲートが制御信号ＤＹ＿Ｌ（ＤＹ＿Ｒ）の配線に接続され、ソースがトランジスタ５３Ｒのドレインに接続されている。
トランジスタ５３Ｒは、ドレインがトランジスタ５２Ｌ（５２Ｒ）のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースが転送回路ＰＢＴＲＡＮのトランジスタ７１のドレインに接続されている。
【００３５】
ページバッファＰＢＵＦ＿ＬにおけるラッチＬＴＬは、データ書き込み動作において、メモリセルアレイ１１Ｌにおける偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏのいずれか一方に選択的に接続され、接続されたビット線へリードライトバスＲＷＢＵＳからトランジスタ７１を介して入力されるデータを書き込む。
また、ページバッファＰＢＵＦ＿Ｌは、書き込みベリファイ動作において、書き込んだデータの検証を実行し、上記ラッチＬＴＬには、書き込みに成功したか否かのパスデータまたはフェイルデータが書き込まれる。この書き込みに成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
同様に、ページバッファＰＢＵＦ＿ＲにおけるラッチＬＴＲは、データ書き込み動作において、メモリセルアレイ１１Ｒにおける偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏのいずれか一方に選択的に接続され、接続されたビット線へリードライトバスＲＷＢＵＳからトランジスタ７１を介して入力されるデータを書き込む。
また、ページバッファＰＢＵＦ＿Ｒは、書き込みベリファイ動作において、書き込んだデータの検証を実行し、上記ラッチＬＴＲには、書き込みに成功したか否かのパスデータまたはフェイルデータが書き込まれる。この書き込みに成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
【００３６】
なお、本実施形態において、ページバッファによるデータ書き込み動作及び書き込みベリファイ動作は、多値データの上位データについて、まずメモリセルアレイ１１Ｌにおける不揮発性メモリセルに対して行われ、次にメモリセルアレイ１１Ｒにおける不揮発性メモリセルに対して行われる。続いて、多値データの下位データについて、メモリセルアレイ１１Ｌにおける不揮発性メモリセルに対して行われ、次にメモリセルアレイ１１Ｒにおける不揮発性メモリセルに対して行われる（詳細後述）。
【００３７】
また、ページバッファＰＢＵＦ＿Ｌは、消去ベリファイ動作において、消去されたデータの検証を実行し、上記ラッチＬＴＬには、消去に成功したか否かのパスデータまたはフェイルデータが書き込まれる。この消去に成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
また、ページバッファＰＢＵＦ＿Ｒは、消去ベリファイ動作において、消去されたデータの検証を実行し、上記ラッチＬＴＲには、消去に成功したか否かのパスデータまたはフェイルデータが書き込まれる。この消去に成功したか否かのデータは、上記トランジスタ７３を介してリードライトバスＲＷＢＵＳへ読み出され、制御回路２０に入力される。
なお、本実施形態において、ページバッファによる消去ベリファイ動作は、メモリセルアレイ１１Ｌにおける不揮発性メモリセル、メモリセルアレイ１１Ｒにおける不揮発性メモリセルに対して同時に行われる（詳細後述）。
【００３８】
差動センスアンプＤｉｆｆＳＡは、トランジスタ６０、６１、６２Ｌ、６２Ｒ、６３Ｌ、６３Ｒ、６４Ｌ、６４Ｒ、６５Ｌ、６５Ｒ、５４から構成されている。
ここで、トランジスタ６０、６２Ｌ、６２Ｒ、６４Ｌ、６４Ｒは、Ｐチャネル型ＭＯＳトランジスタであり、トランジスタ６１、６３Ｌ、６３Ｒ、６５Ｌ、６５Ｒ、５４は、Ｎチャネル型ＭＯＳトランジスタである。
トランジスタ６０は、ソースが電源配線に接続され、ゲートに制御信号ｎＲ−ＳＥＴの配線が接続され、ドレインがトランジスタ６２Ｌ、６２Ｒのソースと接続されている。
トランジスタ６２Ｌは、ソースがトランジスタ６０のドレインに接続され、ゲートが接続点ＲＤ＿Ｒに接続され、ドレインが接続点ＲＤ＿Ｌに接続されている。
トランジスタ６２Ｒは、ソースがトランジスタ６０のドレインに接続され、ゲートが接続点ＲＤ＿Ｌに接続され、ドレインが接続点ＲＤ＿Ｒに接続されている。
トランジスタ６３Ｌは、ドレインが接続点ＲＤ＿Ｌに接続され、ゲートが接続点ＲＤ＿Ｒに接続され、ソースがトランジスタ６１のドレインに接続されている。
トランジスタ６３Ｒは、ドレインが接続点ＲＤ＿Ｒに接続され、ゲートが接続点ＲＤ＿Ｌに接続され、ソースがトランジスタ６１のドレインに接続されている。
トランジスタ６１は、ドレインがトランジスタ６３Ｌ、６３Ｒのソースと接続され、ゲートに制御信号Ｒ−ＳＥＴの配線が接続され、ソースが接地されている。
トランジスタ６４Ｌ（６４Ｒ）は、ソースが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ゲートが制御信号ｎＲＥＡＤの配線に接続され、ドレインが接続点ＲＤ＿Ｌ（ＲＤ＿Ｒ）に接続されている。
トランジスタ６５Ｌ（６５Ｒ）は、ドレインが接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）に接続され、ゲートが制御信号ＲＥＡＤの配線に接続され、ソースが接続点ＲＤ＿Ｌ（ＲＤ＿Ｒ）に接続されている。
トランジスタ５４は、ドレインが接続点ＲＤ＿Ｒに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースが転送回路ＰＢＴＲＡＮのトランジスタ７５のゲートに接続されている。
【００３９】
ビット線対、すなわちメモリセルアレイ１１Ｌにおけるビット線（偶数ビット線ＢＬ０＿Ｌｅ及び奇数ビット線ＢＬ０＿Ｌｏのいずれか一方）と、メモリセルアレイ１１Ｒにおけるビット線（偶数ビット線ＢＬ０＿Ｒｅ及び奇数ビット線ＢＬ０＿Ｒｏのいずれか一方）に接続される差動センスアンプＤｉｆｆＳＡは、以下のように高速にデータ読み出しを行う。
ビット線対に流れる差動セルのセル電流差は、ビット線対間の電圧差として現れ、またこの電圧差は、左右のページバッファ内の接続点ＳＯ＿Ｌと接続点ＳＯ＿Ｒとの間の電圧差として現れる。差動センスアンプＤｉｆｆＳＡは、この接続点ＳＯ＿Ｌと接続点ＳＯ＿Ｒとの間の微小な電圧差を、制御回路２０が制御信号Ｒ＿ＳＥＴを「Ｌ」レベルから「Ｈ」レベルへ変化させるタイミングで、電源電圧Ｖｃｃ／接地電圧（ＧＮＤ）レベルへと増幅するとともに、増幅結果をラッチする。このように、差動センスアンプＤｉｆｆＳＡを用いることにより、セル電流が小さくても高速な動作が可能となる。このセンス方式によれば、参照レベルを設定する必要がなく、データ「１」とデータ「０」との間でセル電流差があればデータを検知でき、セルの閾値電圧レベルの劣化、セル特性ばらつき等に対して強い安定した情報記憶と高速読み出しを達成できる。
【００４０】
転送回路ＰＢＴＲＡＮは、トランジスタ７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８３から構成されている。これらのトランジスタは、全てＮチャネル型ＭＯＳトランジスタである。
トランジスタ７１は、ドレインがページバッファＰＢＵＦ＿Ｌのトランジスタ５３Ｒのソースに接続され、ゲートがリードライトバスＲＷＢＵＳの配線に接続され、ソースがトランジスタ７２のドレインに接続されている。
トランジスタ７２は、ドレインがトランジスタ７１のソースに接続され、ゲートが制御信号ＷＴＲＡＮの配線に接続され、ソースがトランジスタ７７のドレインに接続されている。
トランジスタ７３は、ドレインがリードライトバスＲＷＢＵＳの配線に接続され、ゲートがページバッファＰＢＵＦ＿Ｌのトランジスタ５３Ｌのソースに接続され、ソースがトランジスタ７４のドレインに接続されている。
トランジスタ７４は、ドレインがトランジスタ７３のソースに接続され、ゲートが制御信号ＲＴＲＡＮ＿ＰＢの配線に接続され、ソースがトランジスタ７７のドレインに接続されている。
トランジスタ７５は、ドレインがリードライトバスＲＷＢＵＳの配線に接続され、ゲートが差動センスアンプＤｉｆｆＳＡのトランジスタ５４のソースに接続され、ソースがトランジスタ７６のドレインに接続されている。
トランジスタ７６は、ドレインがトランジスタ７５のソースに接続され、ゲートが制御信号ＲＴＲＡＮ＿ＤＩＦＦの配線に接続され、ソースがトランジスタ７７のドレインに接続されている。
トランジスタ７７は、ドレインがトランジスタ７２，７４，７６のソースに接続され、ゲートがカラムアドレス信号ＤＹ１の配線に接続され、ソースがトランジスタ７８のドレインに接続されている。
トランジスタ７８は、ドレインがトランジスタ７７のソースに接続され、ゲートがカラムアドレス信号ＤＹ２の配線に接続され、ソースが接地されている。
【００４１】
トランジスタ８１は、ドレインがトランジスタ８２のソースに接続され、ゲートがカラムアドレス信号ＤＹ１の配線に接続され、ソースがコンパレータＣＯＭＰ１のトランジスタ９０のドレインに接続されている。
トランジスタ８２は、ドレインがトランジスタ８３のソースに接続され、ゲートがカラムアドレス信号ＤＹ２の配線に接続され、ソースがトランジスタ８１のドレインに接続されている。
トランジスタ８３は、ドレインが検査信号線ｎＬＯＳＳに接続され、ゲートが制御信号ＬＯＳＳ＿ＣＨＫの配線に接続され、ソースがトランジスタ８２のドレインに接続されている。
【００４２】
転送回路ＰＢＴＲＡＮは、データ書き込み動作において、制御回路２０が制御信号ＷＴＲＡＮを「Ｈ」レベルにすると、リードライトバスＲＷＢＵＳのデータを、ページバッファＰＢＵＦ＿Ｌ及びページバッファＰＢＵＦ＿Ｒに転送する。また、転送回路ＰＢＴＲＡＮは、書き込みベリファイ動作において、制御回路２０が制御信号ＲＴＲＡＮ＿ＰＢを「Ｈ」レベルにすると、各ページバッファにメモリセルから書き込まれたデータを、リードライトバスＲＷＢＵＳに転送する。
また、転送回路ＰＢＴＲＡＮは、消去ベリファイ動作において、制御回路２０が制御信号ＲＴＲＡＮ＿ＰＢを「Ｈ」レベルにすると、各ページバッファにメモリセルから書き込まれたデータを、リードライトバスＲＷＢＵＳに転送する。
また、転送回路ＰＢＴＲＡＮは、データ読み出し動作において、制御回路２０が制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルにすると、差動センスアンプＤｉｆｆＳＡに読み出され、増幅されたセンス結果を、リードライトバスＲＷＢＵＳに転送する。また、転送回路ＰＢＴＲＡＮは、データ読み出し動作において、制御回路２０が制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすると、コンパレータＣＯＭＰ１が、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できているか否かを検査した結果を、検査信号線ｎＬＯＳＳに転送する。
【００４３】
コンパレータＣＯＭＰ１は、トランジスタ９０，９１，９２，９３，９４，９５，９６，９７，９８から構成される。これらのトランジスタは、全てＮチャネル型ＭＯＳトランジスタである。
トランジスタ９０は、ドレインが転送回路ＰＢＴＲＡＮのトランジスタ８１のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースがトランジスタ９２、９４，９６，９８のドレインに接続されている。
トランジスタ９１は、ドレインがトランジスタ９２のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｌに接続され、ソースが接地されている。
トランジスタ９２は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ１＿Ｌに接続され、ソースがトランジスタ９１のドレインに接続されている。
トランジスタ９３は、ドレインがトランジスタ９４のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒに接続され、ソースが接地されている。
トランジスタ９４は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ２＿Ｌに接続され、ソースがトランジスタ９３のドレインに接続されている。
トランジスタ９５は、ドレインがトランジスタ９６のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒに接続され、ソースが接地されている。
トランジスタ９６は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ１＿Ｒに接続され、ソースがトランジスタ９５のドレインに接続されている。
トランジスタ９７は、ドレインがトランジスタ９８のソースに接続され、ゲートが差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｌに接続され、ソースが接地されている。
トランジスタ９８は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ２＿Ｒに接続され、ソースがトランジスタ９７のドレインに接続されている。
【００４４】
コンパレータＣＯＭＰ１は、トランジスタ９１と９２により、接続点ＲＤ＿Ｌと接続点Ｎ１＿Ｌがいずれも「Ｈ」レベルの場合、第１の電流パスを形成する。また、トランジスタ９３と９４により、接続点ＲＤ＿Ｒと接続点Ｎ２＿Ｌがいずれも「Ｈ」レベルの場合、第２の電流パスを形成する。また、トランジスタ９５と９６により、接続点ＲＤ＿Ｒと接続点Ｎ１＿Ｒがいずれも「Ｈ」レベルの場合、第３の電流パスを形成する。また、トランジスタ９７と９８により、接続点ＲＤ＿Ｌと接続点Ｎ２＿Ｒがいずれも「Ｈ」レベルの場合、第４の電流パスを形成する。コンパレータＣＯＭＰ１の第１〜第４の電流パスは、並列接続されており、データ読み出し動作において、制御回路２０が制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすると、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、検査信号線ｎＬＯＳＳと接地の間で電流パスを形成し、検査信号線ｎＬＯＳＳを「Ｌ」レベルにする。一方、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できている場合、検査信号線ｎＬＯＳＳと接地の間で電流パスは形成されず、検査信号線ｎＬＯＳＳを「Ｈ」レベルに維持する。
つまり、詳細は具体例をあげて後述するが、コンパレータＣＯＭＰ１は、データ読み出し動作において、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、閾値電圧が確保できていないという検査結果を、検査信号線ｎＬＯＳＳに転送する。
【００４５】
他のカラムアドレス信号が異なるページバッファ及びセンスアンプ１３も、上述したページバッファ及びセンスアンプ１３と同様の構成である。
続いて、ペアセルへのデータ書き込み動作、書き込みベリファイ動作、消去ベリファイ動作について、順に説明し、最後に、本願の特徴的部分をなすペアセルからのデータ読み出し動作について説明する。
【００４６】
＜書き込み動作＞
まず、ペアセルへのデータ書き込み動作、書き込みベリファイ動作について、図５〜図１２を用いて説明する。
図５は、メモリセルアレイ１１Ｌ内の不揮発性メモリセルＣｅｌｌ（Ｌ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図６は、不揮発性メモリセルＣｅｌｌ（Ｌ）からラッチＬＴＬへのパスデータまたはフェイルデータの書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図７は、メモリセルアレイ１１Ｒ内の不揮発性メモリセルＣｅｌｌ（Ｒ）へのデータ書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図８は、不揮発性メモリセルＣｅｌｌ（Ｒ）からラッチＬＴＲへのパスデータまたはフェイルデータの書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
図９は、不揮発性メモリセルＣｅｌｌ（Ｌ）へ、多値データのうち上位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
図１０は、不揮発性メモリセルＣｅｌｌ（Ｒ）へ、多値データのうち上位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
図１１は、不揮発性メモリセルＣｅｌｌ（Ｌ）へ、多値データのうち下位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
図１２は、不揮発性メモリセルＣｅｌｌ（Ｒ）へ、多値データのうち下位データを書き込み、書き込んだデータをベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
【００４７】
データ書き込み動作において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ１８に書き込み動作モードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。なお、制御信号ｐＤＩＳｅ、ｐＤＩＳｏ、ＢＬＳＬＴｅ、ＢＬＳＬＴｏは、カラムアドレスの最下位ビットにより偶数ビット線と奇数ビット線とを互いに区別する信号であるため、カラムデコーダ１５Ｌ及び１５Ｒが出力する信号であってもよいが、ここでは制御回路２０がカラムアドレスの最下位ビットに基づいて出力するものとし、ここではカラムアドレスの最下位ビットは０で、偶数ビットであるビット線ＢＬ０＿Ｌｅ及びビット線ＢＬ０＿Ｒｅが選択され、このビット線にそれぞれ接続されるＮＡＮＤセルストリングＮＡ内の不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ）が選択され、多値データが書き込まれるものとする。また、説明を簡単にするため、不揮発性メモリセルＣｅｌｌ（Ｌ）があるメモリセルアレイ１１Ｌ内のブロックＢＬＣと、不揮発性メモリセルＣｅｌｌ（Ｒ）があるメモリセルアレイ１１Ｒ内のブロックＢＬＣは、ブロック単位で消去され、メモリセルアレイ１１Ｌ内の全ての不揮発性メモリセルは、多値データ「１１」を記憶し、メモリセルアレイ１１Ｒ内の全ての不揮発性メモリセルは、多値データ「００」を記憶しているものとする。
【００４８】
この初期状態において、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏを「Ｈ」レベルとしているので、メモリセルアレイ１１Ｌにおけるビット線ＢＬ０＿Ｌｅ、ビット線ＢＬ０＿Ｌｏを含む全てのビット線、メモリセルアレイ１１Ｒにおけるビット線ＢＬ０＿Ｒｅ、ビット線ＢＬ０＿Ｒｏを含む全てのビット線は、それぞれトランジスタ４２Ｌｅ、４２Ｌｏ、４２Ｒｅ、４２Ｒｏ及びインバータＩＶ３を介して０Ｖとなっている。
時刻ｔ１において、制御回路２０は、ｐＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。これにより、トランジスタ３１Ｌ（３１Ｒ）がオン状態となり、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）が「Ｈ」レベルとなり、トランジスタ３３Ｌ（３３Ｒ）がオン状態となる。
また、トランジスタ３４Ｌ（３４Ｒ）がオン状態となることにより、強制的に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣへデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴＬ（ＬＴＲ）の接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｌ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に「Ｈ」レベルのデータが書き込みまれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３１Ｌ（３１Ｒ）及び３４Ｌ（３４Ｒ）をオフ状態とし、図９に示すデータ設定としてリセット処理を終了する。
【００４９】
次に、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されるこれら２ビットのデータのうち上位のデータに対応して、外部からのデータがデータ「１１」またはデータ「１０」の場合、リードライトバスＲＷＢＵＳを「Ｌ」レベルに変化させ、外部からのデータがデータ「０１」またはデータ「００」の場合、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持する。
【００５０】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ５２Ｌをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｒ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「０１」またはデータ「００」の場合、つまり上位のデータがデータ「０」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルの状態となる。一方、外部からのデータがデータ「１１」、データ「１０」の場合、つまり上位のデータがデータ「１」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルの状態であり、これは上記リセット状態が維持されることになる。
【００５１】
なお、この書き込み処理において、ラッチＬＴＬへのデータの書き込みは、カラムアドレスの最下位ビットを０のまま、つまり、カラムアドレスの偶数について順次変化させて行う。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、ラッチＬＴＬへの書き込み動作を繰り返して行う。なお、図５においては、一つのページバッファ及びセンスアンプ１３のラッチＬＴＬにデータを書き込む動作を示している。
【００５２】
そして、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
時刻ｔ３において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルにし、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとする。これにより、データ書き込みの行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｈ」レベルにプリチャージされる。データを書き込むべきセルに接続されるワード線にプログラム電圧Ｖｐｇｍが印加された場合にデータが書き込まれることを防ぐためである。
【００５３】
制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、制御信号ｐＰＧＭを「Ｈ」レベルにする。これにより、ラッチＬＴＬ（ＬＴＲ）とビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。また、上位のデータがデータ「０」の場合（データ「０１」、データ「００」の場合）、ラッチＬＴＬの接続点Ｎ２＿Ｌが「Ｌ」レベルの状態であるので、ビット線ＢＬ０＿Ｌｅは０Ｖの状態を維持する。一方、上位データが「１」の場合（データ「１１」、データ「１０」の場合）、ラッチＬＴＬの接続点Ｎ２＿Ｌが「Ｈ」レベルの状態であるので、ビット線ＢＬ０＿Ｌｅは「Ｈ」レベルにプリチャージされる。また、ラッチＬＴＲの接続点Ｎ２＿Ｒが「Ｈ」レベルの状態であるので、ビット線ＢＬ０＿Ｒｅは「Ｈ」レベルにプリチャージされる。
つまり、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）を含むＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬ０＿Ｌｅは０Ｖに維持される。一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「１」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）を含むＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬ０＿Ｌｅは「Ｈ」レベルにプリチャージされる。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）は上位のデータを書き込まないので、不揮発性メモリセルＣｅｌｌ（Ｒ）を含むＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬ０＿Ｒｅは「Ｈ」レベルにプリチャージされる。
【００５４】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給する。また、ロウデコーダ１４Ｌは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する（図２参照）。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給する。また、ロウデコーダ１４Ｒは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図９に示すように、不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「００」、「０１」を書き込む場合、メモリセルのソース、ドレイン及びチャネル部分が「Ｌ」レベルであるので、浮遊ゲートに対して電子が注入され、閾値電圧が上昇し上位のデータ「０」が書き込まれる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「１」を書き込む場合、メモリセルのソース、ドレイン及びチャネル部分が「Ｈ」レベルであるので、浮遊ゲートに対して電子は注入されず、データ「１」が維持される。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）にはデータを書き込まないため、メモリセルのソース、ドレイン及びチャネル部分が「Ｈ」レベルであるので、浮遊ゲートに対して電子は注入されず、データ「０」が維持される。
【００５５】
そして、時刻ｔ４において、制御回路２０は各制御信号を初期状態へと変化させ、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、書き込み処理を終了する。
このようにして、図９に示すように、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「０１」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇し、多値データ「１１」、「１０」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇しない。
【００５６】
＜書き込みベリファイ動作＞
書き込みベリファイ動作において、制御回路２０は、メモリセルに書き込むべきデータが正常に書き込まれたか否かの判定を行うため、ラッチＬＴＬに不揮発性メモリセルＭＣから読み出したデータを書き込む。
この書き込みベリファイ動作については、図６及び図９を用いて説明する。
図６に示すように、初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。
時刻ｔ１において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルとして、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとしている。これにより、データ書き込みの行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｌ」レベルに維持される。データを検証すべきセルに接続されるワード線にベリファイ電圧Ｖｒが印加された場合でも、データが書き込まれるおそれはないためである。
また、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
【００５７】
続いて、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、制御信号ｐＬＯＡＤを「Ｌ」レベルにする。これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）及びビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が「Ｈ」レベルにプリチャージされる。
【００５８】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ２を供給する。また、ロウデコーダ１４Ｌは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給し（図２参照）、非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ２を供給する。また、ロウデコーダ１４Ｒは、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給し（図２参照）、非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
不揮発性メモリセルＣｅｌｌ（Ｌ）に、先の書き込み動作により上位のデータ「０」が書き込まれている場合（多値データ「０１」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルを維持する。一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「１」が記憶されている場合（多値データ「１１」または「１０」を書き込む場合であって、もともと上位のデータ「１」を書いた場合、及びデータ「０」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ２を超えていない場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）は、データが書き込まれていないので、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
【００５９】
次に、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、上位のデータ「０」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」が書き込まれている場合、接続点ＳＯ＿Ｌが「Ｈ」レベルのままなので、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと変化する。
一方、上位のデータ「０」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」が書き込まれていない場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなり、ラッチＬＴＬを反転できず、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルと、ラッチＬＴＬは、初期状態（図５の時刻ｔ２における状態）を維持する。
また、上位のデータ「１」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図５の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(時刻ｔ１における状態)を維持する。
【００６０】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及び制御信号ＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ７４、５１Ｌをオン状態とする。
【００６１】
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」が書き込まれた場合（多値データ「０１」または「００」を書き込む場合）、接続点Ｎ１＿Ｌが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｌ）に上位のデータ「０」を書き込んだにもかかわらず上位のデータ「０」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ２未満の状態にある場合）、接続点Ｎ１＿Ｌが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに上位のデータ「１」が書き込まれた場合（多値データ「１１」または「１０」を書き込む場合）、接続点Ｎ１＿Ｌは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００６２】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＬからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベル（時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｌにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位データの書込み処理が終了し、不揮発性メモリセルには、図９の最右欄に示すデータが書き込まれる。
【００６３】
メモリセルアレイ１１Ｒへの上位データ書込み処理も、上述したメモリセルアレイ１１Ｌへの上位データ書込み処理と同様に実行される。
図７、図８及び図１０を用いて、メモリセルアレイ１１Ｌへの上位データ書込み処理との相違点について、以下に説明する。
データ書込み動作においては、図７に示すように、時刻ｔ１の後、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されるこれら２ビットのデータのうち上位データに対応して、外部からのデータがデータ「１１」またはデータ「１０」の場合（上位のデータ「１」の場合）、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持し、外部からのデータがデータ「０１」またはデータ「００」の場合（上位のデータ「０」の場合）、リードライトバスＲＷＢＵＳを「Ｌ」レベルにする（図１０参照）。
【００６４】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ５２Ｒをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｒ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「０１」またはデータ「００」の場合、つまり上位のデータがデータ「０」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルの状態であり、これはリセット状態が維持されることになる。
一方、外部からのデータがデータ「１１」、データ「１０」の場合、つまり上位のデータがデータ「１」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルの状態となる。
【００６５】
時刻ｔ３において、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給し、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図１０に示すように、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「１１」、「１０」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇し、多値データ「０１」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない（図９に示す１回目のデータ書込み処理後の状態）。
【００６６】
書込みベリファイ動作においては、図８に示すように、時刻ｔ１の後、ロウデコーダ１４Ｌ及び１４Ｒは、制御回路２０に制御され、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ２を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。
不揮発性メモリセルＣｅｌｌ（Ｒ）に、先の書き込み動作により上位のデータ「１」が書き込まれている場合（多値データ「１１」または「１０」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルを維持する。一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「０」が書き込まれている場合（多値データ「０１」または「００」を書き込む場合であって、先の書き込み動作により、もともと上位のデータ「０」を書いた場合、及び上位のデータ「１」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ２を超えていない場合、）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）は、１回目のデータ書き込み動作処理で上位のデータ「０」が書き込まれている場合（多値データ「０１」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルとなる。一方、１回目のデータ書込み処理で上位のデータ「１」が書き込まれている場合（多値データ「１１」または「１０」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
【００６７】
時刻ｔ３において、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、上位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」が書き込まれている場合、接続点ＳＯ＿Ｒが「Ｈ」レベルのままなので、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと変化する。
一方、上位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」が書き込まれていない場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなり、ラッチＬＴＲを反転できず、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＲは、初期状態（図７の時刻ｔ２における状態）を維持する。
また、上位のデータ「０」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(図７の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベル、「Ｈ」レベルのいずれとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図７の時刻ｔ１における状態)を維持する。
【００６８】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及び制御信号ＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ７４、５１Ｒをオン状態とする。
【００６９】
これにより、不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」が書き込まれた場合（多値データ「１０」または「１１」を書き込む場合）、接続点Ｎ１＿Ｒが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｒ）に上位のデータ「１」を書き込んだにもかかわらずデータ「１」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ２未満の状態にある場合）、接続点Ｎ１＿Ｒが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに上位のデータ「０」が書き込まれた場合（多値データ「００」または「０１」を書き込む場合）、接続点Ｎ１＿Ｒは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００７０】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＲからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベル（図７における時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｒにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位データの書込み処理が終了し、不揮発性メモリセルには、図１０の最右欄に示すデータが書き込まれる。
【００７１】
メモリセルアレイ１１Ｌへの下位データ書込み処理も、上述したメモリセルアレイ１１Ｌへの上位データ書込み処理と同様に実行される。
図５、図６及び図１１を用いて、メモリセルアレイ１１Ｌへの上位データ書込み処理との相違点について、以下に説明する。
データ書込み動作においては、図５に示すように、時刻ｔ１の後、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されたこれら２ビットのデータのうち下位データに対応して、外部からのデータがデータ「１０」またはデータ「００」の場合（下位のデータ「０」の場合）、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持し、外部からのデータがデータ「１１」またはデータ「０１」の場合（下位のデータ「１」の場合）、リードライトバスＲＷＢＵＳを「Ｌ」レベルにする（図１１参照）。
【００７２】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ５２Ｌをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｌ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「１１」またはデータ「０１」の場合、つまり下位のデータがデータ「１」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルの状態であり、これはリセット状態が維持されることになる。
一方、外部からのデータがデータ「１０」、データ「００」の場合、つまり下位のデータがデータ「０」の場合、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルの状態となる。
【００７３】
時刻ｔ３において、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給し、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図１１に示すように、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「１０」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇し、多値データ「１１」、「０１」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない（図１０に示す２回目のデータ書込み処理後の状態を維持する）。
【００７４】
書込みベリファイ動作においては、図８に示すように、時刻ｔ１の後、ロウデコーダ１４Ｌ及び１４Ｒは、制御回路２０に制御され、上位のデータがデータ「１」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ１を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。また、上位のデータがデータ「０」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ３を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。
不揮発性メモリセルＣｅｌｌ（Ｌ）に、先の書き込み動作により下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルを維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれている場合（多値データ「０１」または「１１」を書き込む場合であって、先の書き込み動作により、もともと下位のデータ「１」を書いた場合、及び下位のデータ「０」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ１またはＰ３を超えていない場合、）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）は、２回目のデータ書き込み動作処理で下位のデータ「１」が書き込まれている場合（多値データ「０１」または「１１」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルとなる。一方、２回目のデータ書込み処理で下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
【００７５】
時刻ｔ３において、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、下位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」が書き込まれている場合、接続点ＳＯ＿Ｌが「Ｈ」レベルのままなので、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと変化する。
一方、下位のデータ「０」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」が書き込まれていない場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなり、ラッチＬＴＬを反転できず、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＬは、初期状態（図５の時刻ｔ２における状態）を維持する。
また、下位のデータ「１」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベルとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図５の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベル、「Ｈ」レベルのいずれとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(図５の時刻ｔ１における状態)を維持する。
【００７６】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ７４、５１Ｌをオン状態とする。
【００７７】
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」が書き込まれた場合（多値データ「００」または「１０」を書き込む場合）、接続点Ｎ１＿Ｌが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｌ）に下位のデータ「０」を書き込んだにもかかわらずデータ「０」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ１またはＰ３未満の状態にある場合）、接続点Ｎ１＿Ｌが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに下位のデータ「１」が書き込まれた場合（多値データ「０１」または「１１」を書き込む場合）、接続点Ｎ１＿Ｌは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００７８】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＬからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベル（図５における時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｌにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位及び下位データの書込み処理が終了し、不揮発性メモリセルには、図１１の最右欄に示すデータが書き込まれる。
【００７９】
メモリセルアレイ１１Ｒへの下位データ書込み処理も、上述したメモリセルアレイ１１Ｌへの下位データ書込み処理と同様に実行される。
図７、図８及び図１２を用いて、メモリセルアレイ１１Ｌへの下位データ書込み処理との相違点について、以下に説明する。
データ書込み動作においては、図７に示すように、時刻ｔ１の後、制御回路２０は、不揮発性メモリセルに対して、外部からのデータ「１１」、データ「１０」、データ「０１」またはデータ「００」を書き込むため、入出力回路１７を制御する。また、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルから「Ｈ」レベルとし、リードライトバスＲＷＢＵＳを「Ｈ」レベルのフローティング状態とする。
入出力回路１７は、外部からのシリアルに入力されるこれら２ビットのデータのうち下位データに対応して、外部からのデータがデータ「１１」またはデータ「０１」の場合（下位のデータ「１」の場合）、リードライトバスＲＷＢＵＳを「Ｈ」レベルに維持し、外部からのデータがデータ「１０」またはデータ「００」の場合（下位のデータ「０」の場合）、リードライトバスＲＷＢＵＳを「Ｌ」レベルにする（図１２参照）。
【００８０】
時刻ｔ２において、制御回路２０は、制御信号ＷＴＲＡＮを「Ｈ」レベルとし、トランジスタ７２をオン状態とし、制御信号ＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ５２Ｒをオン状態とする。また、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、「Ｈ」レベルのカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２をページバッファ及びセンスアンプ１３に出力し、トランジスタ５３Ｒ、７７、７８をオンさせる。
これにより、外部からのデータがデータ「１０」またはデータ「００」の場合、つまり下位のデータがデータ「０」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルの状態であり、これはリセット状態が維持されることになる。
一方、外部からのデータがデータ「１１」、データ「０１」の場合、つまり下位のデータがデータ「１」の場合、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルの状態となる。
【００８１】
時刻ｔ３において、ロウデコーダ１４Ｌ及び１４Ｒは、選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給し、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｐａｓｓを供給する。
これにより、図１２に示すように、メモリセルアレイ１１Ｒの不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「１１」、「０１」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇し、多値データ「１０」、「００」を書き込む場合、不揮発性メモリセルＣｅｌｌ（Ｒ）の閾地電圧は上昇しない。また、メモリセルアレイ１１Ｌの不揮発性メモリセルＣｅｌｌ（Ｌ）はいずれの多値データも書き込まれず、不揮発性メモリセルＣｅｌｌ（Ｌ）の閾地電圧は上昇しない（図１１に示す３回目のデータ書込み処理後の状態）。
【００８２】
書込みベリファイ動作においては、図８に示すように、時刻ｔ１の後、ロウデコーダ１４Ｌ及び１４Ｒは、制御回路２０に制御され、上位のデータがデータ「１」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ１を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。また、上位のデータがデータ「０」の場合、選択ワード線Ｗｏｒｄにベリファイ電圧Ｐ３を、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、パス電圧Ｖｒｅａｄを供給する。
不揮発性メモリセルＣｅｌｌ（Ｒ）に、先の書き込み動作により下位のデータ「１」が書き込まれている場合（多値データ「１１」または「０１」を書き込む場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルを維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合であって、先の書き込み動作により、もともと下位のデータ「０」を書いた場合、及び下位のデータ「１」を書き込んだにもかかわらず、閾値電圧がベリファイ電圧Ｐ１またはＰ３を超えていない場合、）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。
また、不揮発性メモリセルＣｅｌｌ（Ｌ）は、３回目のデータ書き込み動作処理で下位のデータ「０」が書き込まれている場合（多値データ「１０」または「００」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルとなる。一方、３回目のデータ書込み処理で下位のデータ「１」が書き込まれている場合（多値データ「１１」または「０１」を書き込む場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。
【００８３】
時刻ｔ３において、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、下位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれている場合、接続点ＳＯ＿Ｒが「Ｈ」レベルのままなので、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと変化する。
一方、下位のデータ「１」を書き込むべき不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれていない場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなり、ラッチＬＴＲを反転できず、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＲは、初期状態（図７の時刻ｔ２における状態）を維持する。
また、下位のデータ「０」が書き込まれている不揮発性メモリセルＣｅｌｌ（Ｒ）の場合、接続点ＳＯ＿Ｒが「Ｌ」レベルとなっても、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと、ラッチＬＴＲは、リセット状態(図７の時刻ｔ１における状態)を維持する。
不揮発性メモリセルＣｅｌｌ（Ｌ）の場合、接続点ＳＯ＿Ｌが「Ｌ」レベル、「Ｈ」レベルのいずれとなっても、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと、ラッチＬＴＬは、リセット状態(図７の時刻ｔ１における状態)を維持する。
【００８４】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ７４、５１Ｒをオン状態とする。
【００８５】
これにより、不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」が書き込まれた場合（多値データ「０１」または「１１」を書き込む場合）、接続点Ｎ１＿Ｒが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｒ）に下位のデータ「１」を書き込んだにもかかわらずデータ「１」が書き込まれていない場合（閾値電圧がベリファイ電圧Ｐ１またはＰ３未満の状態にある場合）、接続点Ｎ１＿Ｒが「Ｈ」レベルであり、トランジスタ７３がオンするため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（WriteVerify_Fail）。
また、不揮発性メモリセルＭＣに下位のデータ「０」が書き込まれた場合（多値データ「００」または「１０」を書き込む場合）、接続点Ｎ１＿Ｒは「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（WriteVerify_Pass）。
【００８６】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＲからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この再書き込み動作及び書き込みベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベル（図７における時刻ｔ１のリセット状態）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様のデータ書込み動作及び書き込みベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線のデータ書込み、書き込みベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｒにおける同一ページ内の全ての不揮発性メモリセルへの、多値データのうち上位及び下位データの書込み処理が終了し、不揮発性メモリセルには、図１２の最右欄に示すデータが書き込まれる。
【００８７】
＜消去ベリファイ動作＞
次に、ペアセルの消去ベリファイ動作について、図１３及び図１４を用いて説明する。
本実施形態においては、消去動作においてペアセルを含む両ブロックがブロック消去され、消去ベリファイ動作においてペアセルについて消去が成功したか否かが検証される。
図１３は、不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ）からラッチＬＴＬ及びＬＴＲへのパスデータまたはフェイルデータの書き込み動作におけるページバッファ及びセンスアンプ１３の動作タイミングチャートである。
また、図１４は、消去ベリファイ動作においてベリファイする場合のリードライトバスＲＷＢＵＳ，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
消去動作において、外部からブロック単位の消去指示を示すコマンドデータが入力され、コマンドレジスタ１８には消去モードとするデータが設定される。制御回路２０は、このデータに基づいて、電圧生成回路１６に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、選択ブロックＢＬＣの不揮発性メモリセルＭＣに対して、この消去電圧を印加する（消去のためのストレスの印加）。
【００８８】
これにより、上述の通り、消去電圧が印加されたブロックＢＬＣ全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
続いて、選択ブロックＢＬＣの消去が実行された後、コマンドレジスタ１８には消去ベリファイモードとするデータが設定される。制御回路２０は、このデータに基づいて各回路を制御する制御信号を出力する。
初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。
【００８９】
時刻ｔ１において、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化さる。これにより、トランジスタ３２Ｌ（３２Ｒ）がオン状態となり、強制的に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからのデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴＬ（ＬＴＲ）に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に「Ｌ」レベルのデータが書き込みまれ、リセット時のデータが各ラッチに記憶される。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２Ｌ（３２Ｒ）をオフ状態とし、図１４に示すデータ設定としてリセット処理を終了する。
【００９０】
時刻ｔ２において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルとして、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとしている。これにより、消去検証の行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｌ」レベルに維持される。
また、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
【００９１】
また、制御回路２０は、制御信号ｐＬＯＡＤを「Ｌ」レベルにするとともに、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）及びビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が「Ｈ」レベルにプリチャージされる。
【００９２】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄに０Ｖを供給する。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄに０Ｖを供給する。
【００９３】
時刻ｔ３において、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに変化させる。
不揮発性メモリセルＣｅｌｌ（Ｌ）に、先の消去動作により多値データ「１１」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされ、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｌ」レベルとなる。一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「１１」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧にある場合）、ビット線ＢＬ０＿Ｌｅはディスチャージされず、ビット線ＢＬ０＿Ｌｅ及び接続点ＳＯ＿Ｌは「Ｈ」レベルを維持する。
同様に、不揮発性メモリセルＣｅｌｌ（Ｒ）に、先の消去動作により多値データ「００」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされ、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｌ」レベルとなる。一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「００」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧にある場合）、ビット線ＢＬ０＿Ｒｅはディスチャージされず、ビット線ＢＬ０＿Ｒｅ及び接続点ＳＯ＿Ｒは「Ｈ」レベルを維持する。
【００９４】
次に、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４Ｌ（３４Ｒ）をオン状態とする。
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に先の消去動作により多値データ「１１」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点ＳＯ＿Ｌが「Ｌ」レベルとなり、ラッチＬＴＬを反転できず、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルと、ラッチＬＴＬは、初期状態（図１３の時刻ｔ１における状態）を維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｌ）に先の消去動作により多値データ「１１」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点ＳＯ＿Ｌが「Ｈ」レベルのままなので、ラッチＬＴＬの接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルと変化する。
また、不揮発性メモリセルＣｅｌｌ（Ｒ）に先の消去動作により多値データ「００」が書き込まれている場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点ＳＯ＿Ｒが「Ｌ」レベルとなり、ラッチＬＴＲを反転できず、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｈ」レベル、接続点Ｎ２＿Ｒが「Ｌ」レベルと、ラッチＬＴＲは、初期状態（図１３の時刻ｔ１における状態）を維持する。
一方、不揮発性メモリセルＣｅｌｌ（Ｒ）に先の消去動作により多値データ「００」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点ＳＯ＿Ｒが「Ｈ」レベルのままなので、ラッチＬＴＲの接続点Ｎ１＿Ｒが「Ｌ」レベル、接続点Ｎ２＿Ｒが「Ｈ」レベルと変化する。
【００９５】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３のラッチＬＴＬ及びラッチＬＴＲに読み出された後、制御回路２０は、時刻ｔ４に制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｌを「Ｈ」レベルとし、トランジスタ７４、５１Ｌをオン状態とする。
【００９６】
これにより、不揮発性メモリセルＣｅｌｌ（Ｌ）に多値データ「１１」が書き込まれた場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点Ｎ１＿Ｌが「Ｈ」レベルであり、トランジスタ７３がオン状態であるため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（EraseVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｌ）のデータを消去したにもかかわらず多値データ「１１」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点Ｎ１＿Ｌが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（EraseVerify_Fail）。
【００９７】
引き続き、制御回路２０は、制御信号ＢＵＳＰＣを「Ｈ」レベルから「Ｌ」レベルとし、リードライトバスＲＷＢＵＳのプリチャージを行い、時刻ｔ５に制御信号ＢＵＳＰＣを「Ｈ」レベルとし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
このとき、カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルに維持している。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＰＢ及びＤＹ＿Ｒを「Ｈ」レベルとし、トランジスタ７４、５１Ｒをオン状態とする。
【００９８】
これにより、不揮発性メモリセルＣｅｌｌ（Ｒ）に多値データ「００」が書き込まれた場合（データ消去され、閾値電圧が負電圧に移動している場合）、接続点Ｎ１＿Ｒが「Ｈ」レベルであり、トランジスタ７３がオン状態であるため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（EraseVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＣｅｌｌ（Ｒ）のデータを消去したにもかかわらず多値データ「００」が書き込まれていない場合（データ消去されず、閾値電圧が正電圧の場合）、接続点Ｎ１＿Ｒが「Ｌ」レベルであり、トランジスタ７３がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（EraseVerify_Fail）。
【００９９】
この制御回路２０へのデータ入力動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレスから生成したカラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を順次切り替えて、複数のページバッファ及びセンスアンプ１３のいずれかを選択し、選択したページバッファ及びセンスアンプ１３におけるラッチＬＴＬ及びＬＴＲからリードライトバスＲＷＢＵＳへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファ及びセンスアンプ１３からリードライトバスＲＷＢＵＳに読み出される信号が「Ｌ」レベルである場合、データ消去が正常に完了したと判定し、消去ベリファイ動作を終了する。一方、リードライトバスＲＷＢＵＳに読み出される信号が一つでも「Ｈ」レベルにある場合、再消去動作及び消去ベリファイ動作を実行する。この再消去動作及び消去ベリファイ動作においては、ページバッファ及びセンスアンプ１３のラッチＬＴＬ及びＬＴＲにおけるデータを上述の様にリセットして上記消去ベリファイ動作が再実行される。また、消去ベリファイ動作は、接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベル（図１３における時刻ｔ１のリセット状態）となり、制御回路２０が、データ消去が正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
また、同様の消去ベリファイ動作は、カラムアドレスの最下位ビットが１の場合、つまり奇数ビット線の消去ベリファイ動作についても実行される。このようにして、メモリセルアレイ１１Ｌ及びメモリセルアレイ１１Ｌにおける同一ページ内の全ての不揮発性メモリセルの消去ベリファイが終了する。続いて、ページアドレスを変化させながら、ブロック内における全ての不揮発性メモリセルの消去ベリファイを実行して、ブロック単位の消去ベリファイ処理が完了する。
【０１００】
＜データ読出し動作＞
次に、ペアセルのデータ読出し動作について、図１５及び図１６を用いて説明する。
本実施形態においては、データ読出し動作において、ペアセルをワード線により選択する際、ペアをなす選択ワード線Ｗｏｒｄにそれぞれ異なる電圧を３回供給して、リードライトバスＲＷＢＵＳへデータを読み出し、制御回路２０が３回読み出されたデータを判定して、入出力回路１７を制御して多値データを外部へ出力させる。また、上述したデータ書き込み処理及びデータ消去処理の動作においてベリファイ判定のためのパスまたはフェイルデータをラッチしたページバッファも、データ読出し動作においては、メモリセルからのデータをラッチし、このラッチしたデータにより、ペアセルがデータを保持するに足りる閾値電圧を保持しているか否かが判定される。なお、この判定機能は、図２０に示すページバッファ及びセンスアンプにはない機能であり、本願がこの判定機能を持つことによる効果を、データ読出し動作の説明の後、図１７及び図１８を用いて説明する。
【０１０１】
図１５は、不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ）から多値データを読み出す場合のタイミングチャートであり、ラッチＬＴＬ及びＬＴＲへのパスデータまたはフェイルデータの書き込み動作、及び差動センスアンプＤｉｆｆＳＡのセンス動作を示す動作タイミングチャートである。
また、図１６は、データ読出し動作においてリードライトバスＲＷＢＵＳの状態、制御回路２０（コントローラ）の判定結果、及び，ラッチＬＴＬ及びＬＴＲにおける各接続点の状態等を示すテーブルである。
データ読出し動作において、外部からデータ読出しを示すコマンドデータが入力され、コマンドレジスタ１８にはデータ読出しモードとするデータが設定される。制御回路２０は、このデータに基づいて、制御回路２０は、このデータに基づいて各回路を制御する制御信号を出力する。
初期状態においては、制御回路２０は、制御信号ｎＰＧＭ、ｐＤＩＳｅ、ｐＤＩＳｏ、ｐＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとし、制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ｐＰＧＭ、ＲＥＡＤ、Ｒ−ＳＥＴ、ＲＴＲＡＮ＿ＤＩＦＦ、ＰＢＬＣＨ、ＲＴＲＡＮ＿ＰＧ、ＷＴＲＡＮを「Ｌ」レベルとしている。
また、カラムデコーダ１５Ｌ及び１５Ｒは、カラムアドレス信号ＤＹ０、ＤＹ１及びＤＹ２を「Ｌ」レベルとしている。
【０１０２】
時刻ｔ１において、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化さる。これにより、トランジスタ３２Ｌ（３２Ｒ）がオン状態となり、強制的に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからのデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴＬ（ＬＴＲ）に接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）に「Ｈ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）に「Ｌ」レベルのデータが書き込みまれ、リセット時のデータが各ラッチに記憶される。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２Ｌ（３２Ｒ）をオフ状態とし、リセット処理を終了する。
【０１０３】
時刻ｔ２において、制御回路２０は、制御信号ｐＤＩＳｅを「Ｌ」レベルとして、ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）とインバータＩＶ３を非接続とする（０Ｖのフローティング状態とする）。制御回路２０は、制御信号ｐＤＩＳｏを「Ｈ」レベルに維持し、制御信号ｎＰＧＭを「Ｌ」レベルとしている。これにより、データ読出しの行われないビット線ＢＬ０＿Ｌｏ（ビット線ＢＬ０＿Ｒｏ）は、「Ｌ」レベルに維持される。
また、制御回路２０は、制御信号ＢＬＳＬＴｏを「Ｌ」レベルに維持したまま、制御信号ＢＬＳＬＴｅを「Ｈ」レベルにする。これにより接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。
【０１０４】
また、制御回路２０は、制御信号ｐＬＯＡＤを「Ｌ」レベルにするとともに、制御信号ＢＬＳＬＴｏを「Ｈ」レベルから、更にトランジスタ４１Ｌｅ（４１Ｒｅ）の閾地電圧分以上の電圧レベルに昇圧するとともに、これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）及びビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が「Ｈ」レベルにプリチャージされる。
【０１０５】
ロウデコーダ１４Ｌは、制御回路２０に制御され、メモリセルアレイ１１Ｌの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｌ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｌ）が接続されている選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒ（１回目のデータ読出し動作においてＲ２、２回目のデータ読出し動作においてはＲ３、３回目のデータ読出し動作においてはＲ１）、非選択ワード線Ｗｏｒｄにパス電圧Ｖｒｅａｄを供給する。
同様に、ロウデコーダ１４Ｒは、制御回路２０に制御され、メモリセルアレイ１１Ｒの複数のブロックＢＬＣのうち、不揮発性メモリセルＣｅｌｌ（Ｒ）があるブロックＢＬＣを選択し、選択されたブロックＢＬＣにおける不揮発性メモリセルＣｅｌｌ（Ｒ）が接続されている選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒ（１回目のデータ読出し動作においてＲ２、２回目のデータ読出し動作においてはＲ１、３回目のデータ読出し動作においてはＲ３）、非選択ワード線Ｗｏｒｄにパス電圧Ｖｒｅａｄを供給する。
また、時刻ｔ２において、制御回路２０は、差動センスアンプＤｉｆｆＳＡに入力される制御信号ＲＥＡＤを「Ｈ」レベルにし、接続点ＳＯ＿Ｌと接続点ＲＤ＿Ｌ（センスノード）とを、接続点ＳＯ＿Ｒと接続点ＲＤ＿Ｒ（センスノード）とを、それぞれ接続する。これにより、センスノードはそれぞれ「Ｈ」レベルにプリチャージされる。
【０１０６】
時刻ｔ３において、制御回路２０は、制御信号ＢＬＳＬＴｅを、いったん「Ｌ」レベルに変化させる。
これにより、「不揮発性メモリセルの閾値電圧＜読み出し電圧Ｖｒとなるセル（ＯＮセルとする）に接続されているビット線の電圧」＜「不揮発性メモリセルの閾値電圧＞読み出し電圧Ｖｒとなるセル（ＯＦＦセルとする）に接続されているビット線の電圧」となる。
例えば、多値データ「１０」の場合、１回目の読出し動作では、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＮセルとなり、不揮発性メモリセルＣｅｌｌ（Ｒ）がＯＦＦセルとなる。
また、多値データ「１０」の場合、２回目の読出し動作でも、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＮセルとなり、不揮発性メモリセルＣｅｌｌ（Ｒ）がＯＦＦセルとなるが、３回目の読出し動作では、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＦＦセルとなり、不揮発性メモリセルＣｅｌｌ（Ｒ）がＯＮセルとなる（図１６参照）。
【０１０７】
次に、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに変化させた後、時刻ｔ４において、制御信号ＢＬＳＬＴｅを再び「Ｈ」レベルとする。これにより、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）と偶数ビット線ＢＬ０＿Ｌｅ（ビット線ＢＬ０＿Ｒｅ）が接続される。また、接続点ＳＯ＿Ｌと接続点ＲＤ＿Ｌと、接続点ＳＯ＿Ｒと接続点ＲＤ＿Ｒと、がそれぞれ接続され、センスノードはビット線と同じ電圧レベルとなる。
制御回路２０は、制御信号ＲＥＡＤを「Ｌ」レベルとして、両接続点と両センスノードとを非接続とし、制御信号Ｒ＿ＳＥＴを「Ｈ」レベルとする。これにより、差動センスアンプＤｉｆｆＳＡにおいて、センスノード（接続点ＲＤ＿Ｌ及び接続点ＲＤ＿Ｒ）が、それぞれ接続点ＳＯ＿Ｌ及び接続点ＳＯ＿Ｒから電気的に切り離されるとともに、差動センスアンプＤｉｆｆＳＡのラッチ部分のＰチャネル型ＭＯＳトランジスタ（トランジスタ６２Ｌ及び６２Ｒ）のソースに電源電圧Ｖｃｃが、ラッチ部分のＮチャネル型ＭＯＳトランジスタ（トランジスタ６３Ｌ及び６３Ｒ）のソースに接地電圧（ＧＮＤ）が供給される。センスアンプＤｆｉｆｆＳＡは、センスノード（接続点ＲＤ＿Ｌ及び接続点ＲＤ＿Ｒ）のいずれか一方を電源電圧Ｖｃｃへ、他方を接地電圧ＧＮＤへと増幅するとともに、増幅結果をラッチする。
これにより、時刻ｔ４から制御信号Ｒ＿ＳＥＴが「Ｈ」レベルとなるまでの間にビット線を介してＯＮセルに接続されたセンスノードが「Ｌ」レベルとなり、ビット線を介してＯＦＦセルに接続されていたセンスノードが「Ｈ」レベルへ増幅される。
例えば、多値データ「１０」の場合、１回目の読出し動作では、接続点ＲＤ＿Ｌが「Ｌ」レベルとなり、接続点ＲＤ＿Ｒが「Ｈ」レベルとなる。
また、多値データ「１０」の場合、２回目の読出し動作でも、接続点ＲＤ＿Ｌが「Ｌ」レベルとなり、接続点ＲＤ＿Ｒが「Ｈ」レベルとなるが、３回目の読出し動作では、接続点ＲＤ＿Ｌが「Ｈ」レベルとなり、接続点ＲＤ＿Ｒが「Ｌ」レベルとなる。（図１６参照）。
【０１０８】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファ及びセンスアンプ１３における差動センスアンプＤｉｆｆＳＡにより増幅された後、制御回路２０は、制御信号ＢＵＳＰＣを「Ｈ」レベルにし、リードライトバスＲＷＢＵＳのプリチャージを終了する。
カラムデコーダ１５Ｌ及び１５Ｒは、制御回路２０に制御され、入力されたアドレスに対応するページバッファ及びセンスアンプ１３を選択するため、カラムアドレス信号ＤＹ０、ＤＹ１、ＤＹ２を「Ｈ」レベルとする。
また、制御回路２０は、制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルとし、トランジスタ７６をオン状態とする。
【０１０９】
これにより、差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒが増幅結果により「Ｈ」レベルとなる場合、トランジスタ７５がオン状態であるため、リードライトバスＲＷＢＵＳは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される。
一方、差動センスアンプＤｉｆｆＳＡの接続点ＲＤ＿Ｒが増幅結果により「Ｌ」レベルとなる場合、トランジスタ７５がオフ状態であるため、リードライトバスＲＷＢＵＳは「Ｈ」レベルを維持する。制御回路２０は、この「Ｈ」レベルのデータが入力される。
【０１１０】
制御回路２０は、リードライトバスＲＷＢＵＳの反転信号／ＲＷＢＵＳにより、不揮発性メモリセルに書き込まれた多値データの上位のデータ、下位のデータ各々を判定する。
制御回路２０は、図１６に示すように、１回目のデータ読出し動作における反転信号／ＲＷＢＵＳが「Ｈ」レベルのとき、上位のデータをデータ「１」とし、反転信号／ＲＷＢＵＳが「Ｌ」レベルのとき、上位のデータをデータ「０」とする。
また、上位のデータ「１」のとき、下位データは３回目の読み出しデータ、上位データ「０」のとき、下位データは２回目の読み出しデータとし、上位のデータと下位のデータとのアンドをとり、多値データを生成する。
例えば、不揮発性メモリセルに書き込まれた多値データが多値データ「１０」の場合、
１回目の読出し動作において、反転信号／ＲＷＢＵＳは「Ｈ」レベルであり、上位のデータはデータ「１」となる。この場合、３回目の読出しデータを下位のデータとし、反転信号／ＲＷＢＵＳは「Ｌ」レベルであるから、下位のデータ「０」となる。
また、入出力回路１７は、制御回路２０の制御により、この多値データを、例えば、上位のデータから下位のデータの順番に外部へシリアル出力する。
【０１１１】
ところで、本実施形態において、ページバッファ及びセンスアンプ１３は、コンパレータＣＯＭＰ１を有している。そして、本実施形態におけるデータ読み出し動作において、差動センスアンプＤｉｆｆＳＡと左右のページバッファ（ページバッファＰＢＵＦ＿Ｌ及びＰＢＵＦ＿Ｒ）を用いて、差動セル（不揮発性メモリセルＣｅｌｌ（Ｌ）及びＣｅｌｌ（Ｒ））からのデータ読み出しを行う。
差動で動作するセンスアンプＤｉｆｆＳＡは、差動セルの電流差として現れる接続点ＳＯ＿Ｌと接続点ＳＯ＿Ｒとの微小な電圧差を検出し、差動セルが記憶するデータを増幅してリードライトバスＲＷＢＵＳへ正常に増幅結果であるデータを出力する。
しかし、ページバッファ各々は、回路が有するオンまたはオフの判定レベル以上に、メモリセルのデータ保持量が劣化すると、差動セル各々からのデータを正常に読み出すことができなくなり、ラッチに設定された初期データ（接続点Ｎ１＿Ｌ（Ｎ１＿Ｒ）が「Ｈ」レベル、接続点Ｎ２＿Ｌ（Ｎ２＿Ｒ）が「Ｌ」レベル）の反転が生じる。よって、このページバッファ各々のラッチにおけるデータ反転を検知することで、差動セル各々がデータを記憶するに十分な閾値電圧を有しているか否かを判定することができる。つまり、ページバッファ各々のラッチは、上記初期データを設定したデータをパスデータとし、そのデータ反転状態をパスデータとは相補的なフェイルデータとすると、差動セル各々からのデータ読出し動作において、メモリセルが有する閾値電圧がデータ保持に十分である場合、パスデータをラッチし続け、データ保持に十分でない場合、パスデータが反転されてフェイルデータをラッチする。
この判定動作について、図１７及び図１８を用いて説明する。図１７及び図１８は、データ読出し動作を説明するために用いた図１５における時刻ｔ３〜時刻ｔ６を拡大し、判定に関る主要信号を示した図である。
図１７に示すように、時刻ｔ４において、メモリセルがＯＦＦセルの場合、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）は「Ｈ」レベルとなるが、ＯＦＦセルの閾値電圧が高ければ、この「Ｈ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオン状態にするほど十分高くなる。
一方、ＯＦＦセルの閾値電圧が上記ＯＦＦセルほど高くないＯＦＦセル（図１７においてＯｆｆ＿Ｌｏｓｓセルで示す）である場合、この「Ｈ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオン状態にするほど十分高くならず、トランジスタ３３Ｌ（３３Ｒ）をオフ状態にしてしまう。
【０１１２】
制御回路２０は、メモリセルのデータをリードライトバスＲＷＢＵＳへ読み出すため、制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルにしたが、これと同時に制御信号ＰＢＬＣＨを「Ｈ」レベルとする。
Ｏｆｆ＿Ｌｏｓｓセルの場合、トランジスタ３３Ｌ（３３Ｒ）はオフ状態のため、ラッチＬＴＬ（ＬＴＲ）は、Ｎ１＿Ｌ（Ｎ１＿Ｒ）が「Ｈ」レベル、Ｎ２＿Ｌ（Ｎ２＿Ｒ）が「Ｌ」レベルとなり、リセット処理を行った状態を維持する。この状態は、図１７に示すＯＮセルの状態と同じ状態である。
差動センスアンプＤｉｆｆＳＡは、ページバッファと異なり、差動セルから読み出された相補データを増幅するので、図１７に示すように、Ｏｆｆ＿Ｌｏｓｓであっても、正しくＯｆｆ＿Ｌｏｓｓセルが「Ｈ」レベルとなるように増幅する。
【０１１３】
例えば、上述した通り、多値データ「１０」の場合、３回目のデータ読出し動作では、接続点ＲＤ＿Ｌが「Ｈ」レベルとなり、接続点ＲＤ＿Ｒが「Ｌ」レベルとなる（図１６参照）。
このケースでは、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＦＦセルであるので、ページバッファＰＢＵＦ＿Ｌのラッチの状態は、接続点Ｎ１＿Ｌが「Ｌ」レベル、接続点Ｎ２＿Ｌが「Ｈ」レベルとなる（図１６参照）。ところが、このメモリセルの閾値電圧が高い場合、Ｏｆｆ＿Ｌｏｓｓセルとなり、ラッチＬＴＬの接続点Ｎ１＿Ｌは「Ｈ」レベルのままである。そのため、図４に示すコンパレータＣＯＭＰ１において、直列接続されたトランジスタ９１及び９２のいずれもがオン状態となる。
制御回路２０が、制御信号ＢＵＳＰＣにより検査信号線ｎＬＯＳＳを「Ｈ」レベルにプリチャージ終了後、制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすることにより、検査信号線ｎＬＯＳＳと接地の間で電流パスが形成され、検査信号線ｎＬＯＳＳの電圧レベルは「Ｌ」レベルとなる。
【０１１４】
また、図１８に示すように、時刻ｔ４において、メモリセルがＯＮセルの場合、接続点ＳＯ＿Ｌ（ＳＯ＿Ｒ）は「Ｌ」レベルとなるが、ＯＮセルの閾値電圧が低ければ、この「Ｌ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオフ状態にするほど十分低くなる。
一方、ＯＮセルの閾値電圧が上記ＯＮセルほど低くないＯＮセル（図１８においてＯｎ＿Ｌｏｓｓセルで示す）である場合、この「Ｌ」レベルはトランジスタ３３Ｌ（３３Ｒ）をオフ状態にするほど十分低くならず、トランジスタ３３Ｌ（３３Ｒ）をオン状態にしてしまう。
【０１１５】
制御回路２０は、メモリセルのデータをリードライトバスＲＷＢＵＳへ読み出すため、制御信号ＲＴＲＡＮ＿ＤＩＦＦを「Ｈ」レベルにしたが、これと同時に制御信号ＰＢＬＣＨを「Ｈ」レベルとする。
Ｏｎ＿Ｌｏｓｓセルの場合、トランジスタ３３Ｌ（３３Ｒ）はオン状態のため、ラッチＬＴＬ（ＬＴＲ）は、Ｎ１＿Ｌ（Ｎ１＿Ｒ）が「Ｌ」レベル、Ｎ２＿Ｌ（Ｎ２＿Ｒ）が「Ｈ」レベルとなり、リセット処理を行った状態の反転状態となる。この状態は、図１８に示すＯＦＦセルの状態と同じ状態である。
差動センスアンプＤｉｆｆＳＡは、上述の通りページバッファと異なり、差動セルから読み出された相補データを増幅するので、図１８に示すように、Ｏｎ＿Ｌｏｓｓであっても、正しくＯｎ＿Ｌｏｓｓセルが「Ｌ」レベルとなるように増幅する。
【０１１６】
例えば、上述した通り、多値データ「１０」の場合、２回目のデータ読出し動作では、接続点ＲＤ＿Ｌが「Ｌ」レベルとなり、接続点ＲＤ＿Ｒが「Ｈ」レベルとなる（図１６参照）。
このケースでは、不揮発性メモリセルＣｅｌｌ（Ｌ）がＯＮセルであるので、ページバッファＰＢＵＦ＿ＬのラッチＬＴＬの状態は、接続点Ｎ１＿Ｌが「Ｈ」レベル、接続点Ｎ２＿Ｌが「Ｌ」レベルと、ラッチＬＴＬはリセット状態を維持する（図１６参照）。ところが、このメモリセルの閾値電圧が低い場合、Ｏｎ＿Ｌｏｓｓセルとなり、ラッチＬＴＬの接続点Ｎ１＿Ｌは「Ｌ」レベルとなり、接続点Ｎ２＿Ｌは「Ｈ」レベルとなる。そのため、図４に示すコンパレータＣＯＭＰ１において、直列接続されたトランジスタ９３及び９４のいずれもがオン状態となる。
制御回路２０が、制御信号ＢＵＳＰＣにより検査信号線ｎＬＯＳＳを「Ｈ」レベルにプリチャージ終了後、制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすることにより、検査信号線ｎＬＯＳＳと接地の間で電流パスが形成され、検査信号線ｎＬＯＳＳの電圧レベルは「Ｌ」レベルとなる。
【０１１７】
図１７及び図１８を用いて説明した場合の様に、検査信号線ｎＬＯＳＳの電圧レベルが「Ｌ」レベルとなった場合、制御回路２０は、例えば、入出力回路１７を制御して、いずれかの外部端子から、入出力回路１７が出力した多値データは正しいが、多値データを記憶するメモリセルの閾値電圧が、多値データを保持するのには十分な電圧でないというＮＧ情報を出力する。
このように、コンパレータＣＯＭＰ１の構成を、差動センスアンプＤｉｆｆＳＡの各出力と、ページバッファＰＢＵＦ＿Ｌ(ＰＢＵＦ＿Ｒ)の出力とを、排他的論理和（ＸＯＲ）をとり比較する構成としている。つまり、両方の出力が共に「Ｈ」レベルと論理が同じとき、電流パスを形成し、検査信号線ｎＬＯＳＳを「Ｌ」レベルとし、いずれか一方が「Ｌ」レベルのときは「Ｈ」レベルを維持する構成としている。そのため、コンパレータＣＯＭＰ１をデータ読出し動作において動作させることで、差動セル（ペアセル）を構成するトランジスタ各々の一方または両方の閾値電圧が変化して差動センスアンプＤｉｆｆＳＡがデータ判定において誤動作してしまう前に、差動セルが未だ差動センスアンプＤｉｆｆＳＡのデータ判定に必要な閾値電圧を確保できているか否か（差動セルがデータ保持に必要な閾値電圧を十分に確保できているか否か）を判定するデータ評価を行うことができる。
【０１１８】
このデータ評価機能は、従来にない新規な機能である。例えば、図２０に示すページバッファ及びセンスアンプは、図４に示したページバッファ及びセンスアンプ１３と相違し、コンパレータＣＯＭＰ１及び検査信号線ｎＬＯＳＳ、及び転送回路ＰＢＴＲＡＮにおいて、検査信号線ｎＬＯＳＳへデータを読み出すための制御信号ＬＯＳＳ＿ＣＨＫが入力されるトランジスタを備えていない。
図２１は、図２０に示すページバッファ及びセンスアンプのデータ読出し動作における動作タイミングチャートであり、図２２は、メモリセルが記憶する多値データと、センスノード、リードライトバスＲＷＢＵＳ等の状態、制御回路２０（コントローラ）の判定結果を示す図である。図２１は図１５に対応し、図２２は図１６に対応する。
図２０及び図２２に示すページバッファ及びセンスアンプのデータ読み出し動作は本実施形態と重複するため、説明を省略する。
従来のページバッファ及びセンスアンプは、本実施形態と相違し、コンパレータを有さないため、図１５に示すように制御信号ＰＢＲＳＴ及びＰＢＬＣＨを動作させてページバッファのラッチにメモリセルからのデータを書き込む構成としても、メモリセルのデータ保持量（閾値電圧を十分確保できているか否か）の評価を行うことができない。そのため、従来の構成では、差動センスアンプＤｉｆｆＳＡが誤動作し、入出力回路１７がフェイルデータ（あるアドレスのメモリセルに書き込んだデータとは異なるデータ）を出力するまで、セルデータの保持量が失われていることを知ることができない。
これに対して、本実施形態の不揮発性半導体記憶装置においては、上述の通り、コンパレータＣＯＭＰ１を備える構成となっているので、セルデータの保持量が失われていることを知ることができる。
【０１１９】
なお、本実施形態において、コンパレータは、図４に示す構成をとったが、コンパレータの構成は、図１９に示すコンパレータＣＯＭＰ２の構成をとってもよい。
コンパレータＣＯＭＰ２は、トランジスタ９０，９２，９４，９６，９８から構成される。これらのトランジスタは、全てＮチャネル型ＭＯＳトランジスタである。
トランジスタ９０は、コンパレータＣＯＭＰ１と同じく、ドレインが転送回路ＰＢＴＲＡＮのトランジスタ８１のソースに接続され、ゲートがカラムアドレス信号ＤＹ０の配線に接続され、ソースがトランジスタ９２，９８のドレインに接続されている。
トランジスタ９２は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ１＿Ｌに接続され、ソースがトランジスタ９６のドレインに接続されている。
トランジスタ９６は、ドレインがトランジスタ９２のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ１＿Ｒに接続され、ソースが接地されている。
トランジスタ９８は、ドレインがトランジスタ９０のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｒの接続点Ｎ２＿Ｒに接続され、ソースがトランジスタ９４のドレインに接続されている。
トランジスタ９４は、ドレインがトランジスタ９８のソースに接続され、ゲートがページバッファＰＢＵＦ＿Ｌの接続点Ｎ２＿Ｌに接続され、ソースが接地されている。
【０１２０】
コンパレータＣＯＭＰ２は、トランジスタ９２と９６により、接続点Ｎ１＿Ｌと接続点Ｎ１＿Ｒがいずれも「Ｈ」レベルの場合、第１の電流パスを形成する。また、トランジスタ９４と９８により、接続点Ｎ２＿Ｒと接続点Ｎ２＿Ｌがいずれも「Ｈ」レベルの場合、第２の電流パスを形成する。コンパレータＣＯＭＰ２の第１及び第２の電流パスは、並列接続されており、データ読み出し動作において、制御回路２０が制御信号ＬＯＳＳ＿ＣＨＫを「Ｈ」レベルにすると、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、検査信号線ｎＬＯＳＳと接地の間で電流パスを形成し、検査信号線ｎＬＯＳＳを「Ｌ」レベルにする。一方、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できている場合、検査信号線ｎＬＯＳＳと接地の間で電流パスは形成されず、検査信号線ｎＬＯＳＳを「Ｈ」レベルに維持する。
つまり、コンパレータＣＯＭＰ１と異なり、センスアンプのセンスノードと接続する構成をとらないで、データ読み出し動作において、ペアセル各々が有する閾値電圧がペアセルのデータを保持するだけ確保できていない場合、閾値電圧が確保できていないという検査結果を、検査信号線ｎＬＯＳＳに転送する。
【０１２１】
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、本実施形態においては、メモリセルが多値データを記憶する例について説明したが、これは多値データを記憶する場合、データ保持量が失われて差動センスアンプＤｉｆｆＳＡが誤動作する可能性が２値データを記憶する場合に比べて高い例として説明したからである。２値データを記憶する場合であっても、本願は同様の効果を奏する。
【０１２２】
また、上記説明では、セルのデータ保持量が失われている情報（検査信号線ｎＬＯＳＳの情報）を、外部に出力して知らせる例について説明したが、ｎＬＯＳＳの情報が入力される外部のコントローラ（例えば、不揮発性半導体記憶装置を制御するＣＰＵ、ＭＰＵ）が、本不揮発性半導体記憶装置に自動的にコピーバック動作を実行させる構成としてもよい。この場合、制御回路２０は、ｎＬＯＳＳ情報と共に、データ保持量が失われているメモリセルを含んだページアドレスの情報（ワード線の位置を示すアドレス情報）を、入出力回路１７から出力する構成とする。外部のコントローラは、当該ページアドレス及び読み出す動作において入出力回路１７が出力した多値データを基に、当該ページアドレスとは別のページアドレスを本不揮発性半導体記憶装置に与え、他のページに読み出した多値データを再書込みする。これにより、メモリセルが記憶するデータが失われる前に、当該データを他のページに退避することができる。
【０１２３】
あるいは、制御回路２０は、他の記憶領域（メモリセルアレイを含む）に、データ保持量が失われているメモリセルを含む同一ページのＲＷＢＵＳへの読出しデータを記憶させる。そして、制御回路２０は、他の記憶領域に記憶したデータを、他のページにコピーする。その際、制御回路２０が、例えばアドレスレジスタ１９を制御して、データ保持量が失われているメモリセルを含むページアドレスと、コピー先のページアドレスとを記憶させ、以降前者のアドレスが外部から入力されると、記憶したコピー先のページが選択されるようにする構成としてもよい。
【符号の説明】
【０１２４】
１１Ｌ，１１Ｒ…メモリセルアレイ、１３…ページバッファ及びセンスアンプ、１４Ｌ，１４Ｒ…ロウデコーダ、１５Ｌ，１５Ｒ…カラムデコーダ、１６…電圧生成回路、１７…入出力回路、１８…コマンドレジスタ、１９…アドレスレジスタ、２０…制御回路、ＢＬ，ＢＬ０，ＢＬｅ，ＢＬｏ…ビット線、ＢＬＣ，ＢＬＣｉ…ブロック、ＣＳＬ…共通ソース線、ＲＷＢＵＳ…リードライトバス、ＩＶ１Ｌ，ＩＶ２Ｌ，ＩＶ３…インバータ、ＬＴＬ，ＬＴＲ…ラッチ、ＭＣ，ＭＣｓｅｌ，Ｃｅｌｌ…不揮発性メモリセル、Ｎ１，Ｎ２，ＳＯ，ＲＤ…接続点、ＮＡ…ＮＡＮＤセルストリング、ＰＢＵＦ…ページバッファ、ＤｉｆｆＳＡ…差動センスアンプ、ＣＯＭＰ１，ＣＯＭＰ２…コンパレータ、ＷＬ，ＷＬ１，Ｗｏｒｄ…ワード線、ＳＳＬ，ＧＳＬ…選択ゲート線、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ，Ｖｒｅａｄ…パス電圧、Ｖｒ…読み出し電圧、Ｖｃｃ…電源電圧、ｎＰＧＭ，ｐＤＩＳｅ，ｐＤＩＳｏ，ｐＬＯＡＤ，ＢＬＳＬＴｅ，ＢＬＳＬＴｏ，ｐＰＧＭ，ＲＥＡＤ，ｎＲＥＡＤ，ＲＴＲＡＮ，ＷＴＲＡＮ，ＰＢＲＳＴ，ＰＢＬＣＨ，ＤＹ，ＢＵＳＰＣ，ＬＯＳＳ，Ｒ，ｎＲ…制御信号、ｎＬＯＳＳ…検査信号線、ＤＹ０，ＤＹ１，ＤＹ２…カラムアドレス信号、３１Ｌ，３２Ｌ，３３Ｌ，３４Ｌ，４０Ｌ，４１Ｌｅ，４１Ｌｏ，４２Ｌｅ，４２Ｌｏ，５１Ｌ，５１Ｒ，５２Ｌ，５２Ｒ，５３Ｌ，５３Ｒ，５４，６０，６１，６２Ｌ，６２Ｒ，６３Ｌ，６３Ｒ，６４Ｌ，６５Ｌ，７１，７２，７３，７４，７５，７６，７７，７８，７９，８０，８１，８２，８３，９０，９１，９２，９３，９４，９５，９６，９７，９８，ＳＧ１，ＳＧ２…トランジスタ
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、
前記複数のビット線のうち対をなす第１のビット線及び第２のビット線にそれぞれ接続され、互いに電圧値の異なる閾値電圧を有してデータを保持する第１のメモリセルと第２のメモリセルとから構成されるペアセルの電流差を検出して、前記ペアセルのデータを読み出すセンスアンプと、
前記第１のビット線及び前記第２のビット線各々に対応して設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含む第１のページバッファ及び第２のページバッファと、
前記センスアンプにより前記ペアセルのデータを読み出すときに、前記第１のページバッファの前記ラッチに読み出したデータと、前記第２のページバッファの前記ラッチに読み出したデータとを比較して、前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記センスアンプは、前記ペアセルのデータ読出し動作において、それぞれ前記第１のビット線及び前記第２のビット線に接続される第１のセンスノード及び第２のセンスノードからなる一対のセンスノードを有し、
前記第１のページバッファ及び前記第２のページバッファの前記ラッチ各々は、第１の接続点及び第２の接続点を有し、前記ペアセルのデータ読出し動作において、前記ワード線により選択された当該メモリセルの有する閾値電圧がデータ保持に十分であることを示すパスデータを前記第１の接続点または前記第２の接続点のいずれか一方に、及び前記パスデータとは相補的なフェイルデータを他方にラッチする回路であって、
前記コンパレータは、
前記第１のセンスノードと前記第１のページバッファの前記ラッチにおける第１の接続点との論理が一致した場合、電流パスを形成する第１の電流パスと、
前記第２のセンスノードと前記第１のページバッファの前記ラッチにおける第２の接続点との論理が一致した場合、電流パスを形成する第２の電流パスと、
前記第２のセンスノードと前記第２のページバッファの前記ラッチにおける第１の接続点との論理が一致した場合、電流パスを形成する第３の電流パスと、
前記第２のセンスノードと前記第２のページバッファの前記ラッチにおける第２の接続点との論理が一致した場合、電流パスを形成する第４の電流パスと、を有し、
前記第１〜第４の電流パスは並列に接続され、
並列接続された前記第１〜第４の電流パスが、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できていない場合、接地または電源への電流パスを形成し、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できている場合、接地または電源への電流パスを形成しない、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のページバッファ及び前記第２のページバッファの前記ラッチ各々は、第１の接続点及び第２の接続点を有し、前記ペアセルのデータ読出し動作において、前記ワード線により選択された当該メモリセルの有する閾値電圧がデータ保持に十分であることを示すパスデータを前記第１の接続点または前記第２の接続点のいずれか一方に、及び前記パスデータとは相補的なフェイルデータを他方にラッチする回路であって、
前記コンパレータは、
前記第１のページバッファの前記ラッチにおける第１の接続点と、前記第２のページバッファの前記ラッチにおける第１の接続点との論理が一致した場合、電流パスを形成する第１の電流パスと、
前記第１のページバッファの前記ラッチにおける第２の接続点と、前記第２のページバッファの前記ラッチにおける第２の接続点との論理が一致した場合、電流パスを形成する第２の電流パスと、を有し、
前記第１及び第２の電流パスは並列に接続され、
並列接続された前記第１及び第２の電流パスが、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できていない場合、接地または電源への電流パスを形成し、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できている場合、接地または電源への電流パスを形成しない、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記コンパレータは、前記センスアンプに対応して設けられ、
前記センスアンプの前記不揮発性半導体記憶装置における位置を示すカラムアドレス信号と、前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できているか否かを検査する検査信号が入力されると、検査信号線に接続され、当該カラムアドレス信号がその位置を示す前記センスアンプが前記ペアセルのデータを読み出すと同時に、検査結果を前記検査信号線に出力することを特徴とする請求項１から請求項３いずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
外部出力端子にデータを出力するデータ出力回路と、
前記検査信号線の論理を監視し、その論理レベルに変化がある場合、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できていないことを示すデータ、及び当該ペアセルに接続されるワード線の位置を示すアドレスを、前記データ出力回路に前記外部出力端子から出力させる制御部と、
を備えることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記検査信号線の論理を監視し、その論理レベルに変化がある場合、センスアンプから読み出されたデータを、前記カラムアドレス信号毎に記憶し、当該記憶したデータを、前記ワード線とは異なるワード線に接続されるメモリセルへ書き込むコピーバック動作を実行する制御部を備えることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記コピーバック動作を実行したか否かを示す第１のデータと、
データがコピーバックされたメモリセルの前記不揮発性半導体記憶装置におけるワード線の位置を示すロウアドレスからなる第２のデータと、
データをコピーバックした先の前記不揮発性半導体記憶装置におけるワード線の位置を示すロウアドレスからなる第３のデータと、を記憶し、
データ読出し動作またはデータ書込み動作において、前記第１のデータがコピーバック動作を実行したことを示すとき、
外部から入力されるメモリセルを選択するワード線の位置を示すロウアドレスが、前記第２のデータと一致するか否かを比較し、比較結果が一致するとき、前記第２のデータに対応するワード線を選択せず、前記第３のデータに対応するワード線を選択することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイは、前記センスアンプ、前記第１のページバッファ、及び第２のページバッファを共有する第１のセルアレイ及び第２のセルアレイを有し、
前記第１のセルアレイ及び前記第２のセルアレイの対応するビット線が、それぞれ前記第１のビット線と前記第２のビット線を構成することを特徴とする請求項１から請求項７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記不揮発性のメモリセルは、それぞれ電圧レベルの異なる第１、第２、第３、第４閾値電圧の状態の中で少なくとも一つの状態で選択的にプログラムされ、前記ペアセルは、データとしてデータ「１１」、データ「１０」、データ「０１」、データ「００」を保持することを特徴とする請求項１から請求項８のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１】
複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、
前記複数のビット線のうち対をなす第１のビット線及び第２のビット線にそれぞれ接続され、互いに電圧値の異なる閾値電圧を有してデータを保持する第１のメモリセルと第２のメモリセルとから構成されるペアセルの電流差を検出して、前記ペアセルのデータを読み出すセンスアンプと、
前記第１のビット線及び前記第２のビット線各々に対応して設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含む第１のページバッファ及び第２のページバッファと、
前記センスアンプにより前記ペアセルのデータを読み出すときに、前記第１のページバッファの前記ラッチに読み出したデータと、前記第２のページバッファの前記ラッチに読み出したデータとを比較して、前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できているか否かを判定するコンパレータと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記センスアンプは、前記ペアセルのデータ読出し動作において、それぞれ前記第１のビット線及び前記第２のビット線に接続される第１のセンスノード及び第２のセンスノードからなる一対のセンスノードを有し、
前記第１のページバッファ及び前記第２のページバッファの前記ラッチ各々は、第１の接続点及び第２の接続点を有し、前記ペアセルのデータ読出し動作において、前記ワード線により選択された当該メモリセルの有する閾値電圧がデータ保持に十分であることを示すパスデータを前記第１の接続点または前記第２の接続点のいずれか一方に、及び前記パスデータとは相補的なフェイルデータを他方にラッチする回路であって、
前記コンパレータは、
前記第１のセンスノードと前記第１のページバッファの前記ラッチにおける第１の接続点との論理が一致した場合、電流パスを形成する第１の電流パスと、
前記第２のセンスノードと前記第１のページバッファの前記ラッチにおける第２の接続点との論理が一致した場合、電流パスを形成する第２の電流パスと、
前記第２のセンスノードと前記第２のページバッファの前記ラッチにおける第１の接続点との論理が一致した場合、電流パスを形成する第３の電流パスと、
前記第２のセンスノードと前記第２のページバッファの前記ラッチにおける第２の接続点との論理が一致した場合、電流パスを形成する第４の電流パスと、を有し、
前記第１〜第４の電流パスは並列に接続され、
並列接続された前記第１〜第４の電流パスが、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できていない場合、接地または電源への電流パスを形成し、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できている場合、接地または電源への電流パスを形成しない、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のページバッファ及び前記第２のページバッファの前記ラッチ各々は、第１の接続点及び第２の接続点を有し、前記ペアセルのデータ読出し動作において、前記ワード線により選択された当該メモリセルの有する閾値電圧がデータ保持に十分であることを示すパスデータを前記第１の接続点または前記第２の接続点のいずれか一方に、及び前記パスデータとは相補的なフェイルデータを他方にラッチする回路であって、
前記コンパレータは、
前記第１のページバッファの前記ラッチにおける第１の接続点と、前記第２のページバッファの前記ラッチにおける第１の接続点との論理が一致した場合、電流パスを形成する第１の電流パスと、
前記第１のページバッファの前記ラッチにおける第２の接続点と、前記第２のページバッファの前記ラッチにおける第２の接続点との論理が一致した場合、電流パスを形成する第２の電流パスと、を有し、
前記第１及び第２の電流パスは並列に接続され、
並列接続された前記第１及び第２の電流パスが、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できていない場合、接地または電源への電流パスを形成し、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できている場合、接地または電源への電流パスを形成しない、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記コンパレータは、前記センスアンプに対応して設けられ、
前記センスアンプの前記不揮発性半導体記憶装置における位置を示すカラムアドレス信号と、前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できているか否かを検査する検査信号が入力されると、検査信号線に接続され、当該カラムアドレス信号がその位置を示す前記センスアンプが前記ペアセルのデータを読み出すと同時に、検査結果を前記検査信号線に出力することを特徴とする請求項１から請求項３いずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
外部出力端子にデータを出力するデータ出力回路と、
前記検査信号線の論理を監視し、その論理レベルに変化がある場合、
前記ペアセル各々が有する閾値電圧が前記ペアセルのデータを保持するだけ確保できていないことを示すデータ、及び当該ペアセルに接続されるワード線の位置を示すアドレスを、前記データ出力回路に前記外部出力端子から出力させる制御部と、
を備えることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記検査信号線の論理を監視し、その論理レベルに変化がある場合、センスアンプから読み出されたデータを、前記カラムアドレス信号毎に記憶し、当該記憶したデータを、前記ワード線とは異なるワード線に接続されるメモリセルへ書き込むコピーバック動作を実行する制御部を備えることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記コピーバック動作を実行したか否かを示す第１のデータと、
データがコピーバックされたメモリセルの前記不揮発性半導体記憶装置におけるワード線の位置を示すロウアドレスからなる第２のデータと、
データをコピーバックした先の前記不揮発性半導体記憶装置におけるワード線の位置を示すロウアドレスからなる第３のデータと、を記憶し、
データ読出し動作またはデータ書込み動作において、前記第１のデータがコピーバック動作を実行したことを示すとき、
外部から入力されるメモリセルを選択するワード線の位置を示すロウアドレスが、前記第２のデータと一致するか否かを比較し、比較結果が一致するとき、前記第２のデータに対応するワード線を選択せず、前記第３のデータに対応するワード線を選択することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイは、前記センスアンプ、前記第１のページバッファ、及び第２のページバッファを共有する第１のセルアレイ及び第２のセルアレイを有し、
前記第１のセルアレイ及び前記第２のセルアレイの対応するビット線が、それぞれ前記第１のビット線と前記第２のビット線を構成することを特徴とする請求項１から請求項７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記不揮発性のメモリセルは、それぞれ電圧レベルの異なる第１、第２、第３、第４閾値電圧の状態の中で少なくとも一つの状態で選択的にプログラムされ、前記ペアセルは、データとしてデータ「１１」、データ「１０」、データ「０１」、データ「００」を保持することを特徴とする請求項１から請求項８のいずれか一項に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１３３８３４（Ｐ２０１２−１３３８３４Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８３１２８（Ｐ２０１０−２８３１２８）
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（５９８０４５０５８）株式会社サムスン横浜研究所 (294)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（５９８０４５０５８）株式会社サムスン横浜研究所 (294)
【Ｆターム（参考）】
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