交互配置三次元オンチップ差動誘導器及び変成器
交互配置三次元（３Ｄ）オンチップ差動誘導器及び変成器が開示されている。交互配置３Ｄオンチップ差動誘導器及び変成器は、ＣＭＯＳ、ＢｉＣＭＯＳ、及び、ＳｉＧｅ技術のような主流標準的プロセスにおいて複数の金属層を最良に使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連する出願の参照）
本出願は、Ｄａｑｕａｎ Ｈｕａｎｇ及びＭａｕ−Ｃｈｕｎｇ Ｆ． Ｃｈａｎｇによる「交互配置三次元オンチップ差動誘導器及び変成器」に関する２００５年８月４日に出願された米国仮特許出願番号第６０／７０５，８６８号の利益を請求し、法律及び規則によって許容される全ての目的のために、その記載を本出願に引用する。
【０００２】
（連邦政府による資金提供を受けた研究開発の陳述）
本発明は、米国海軍によって授与された授与番号第Ｎ６６００１−０４−８９３４号の政府支援を用いてなされた。政府はこの発明に特定の権利を有する。
【０００３】
（技術分野）
本発明は誘導器(inductor)及び変成器(transformer)に関する。具体的には、本発明は改良されたオンチップ誘導器及び変成器並びにそれらを製造する方法に関する。
【背景技術】
【０００４】
オンチップ誘導器及び変成器は、無線周波数／ミリ波集積回路（ＲＦ／ＭＭＩＣ）における鍵となる受動素子である。オンチップ差動誘導器は、増幅器、ミキサ、電子制御発振器（ＶＣＯ）、位相同期ループ（ＰＬＬ）／シンセサイザ、周波数分割器、及び、多くの他のもののような、差動構造を備える如何なる回路のためにも極めて望ましい。
【０００５】
幾つかの既知のオンチップ誘導器及び変成器装置は以下を含む。
（１）非平衡終端された多層オンチップ誘導器
（２）複数の金属層を使用しない平坦オンチップ差動誘導機器
（３）複数の金属層を使用しない平坦オンチップ変成器
（４）非平衡終端型から平衡型への変換を実現する多層バラン変成器
【０００６】
Ｋｙｒｉａｚｉｄｏｕに発効した米国特許第６，７５９，９３７号は、１つの実施態様において、第一層上の第一部分巻線、第一層上の第二部分巻線、第二層上の第三部分巻線、第二層上の第四部分巻線、及び、相互接続構造を含むオンチップ差動多層誘導器を開示している。第一層上の第一及び第二の部分巻線は、差動入力信号を受信するために動作的に結合されている。第二層上の第三及び第四の部分巻線は、それぞれ中心タップに動作的に結合されている。相互接続構造は、第一及び第三の部分巻線が第二及び第四の部分巻線によって形成される巻線を備える中心タップについて対称な巻線を形成するよう、第一、第二、第三、及び、第四の部分巻線を結合している。第一、第二、第三、及び、第四の部分巻線は、大部分は、垂直に整列され且つ中心線について対称的でないが、全部がそうではない（多層差動誘導器の実施態様については図４、多回転多層差動誘導器の多の実施態様については図６を参照）。誘導器において、必要とされるものは、巻線間の電気結合ではなく、磁気結合である。垂直整列は、巻線間の静電容量を通じて、電気結合を高くする。
【０００７】
Ｃａｓｔａｎｅｄａ，ｅｔ ａｌ．に発効した米国特許第６，７０７，３６７号は、２つの部分を含む第一巻線及び第二巻線を含むオンチップ多タップ変成バランを開示している。Ｃａｓｔａｎｅｄａ，ｅｔ ａｌは、複数の巻線が同一の層の上に配置される単層構造を開示している。この種類の構造は、比較的大きいサイズを有する。大きなサイズの故に、費用及び低い自己共振周波数が問題である。チップ不動産が高価であるので、大きなサイズは高価である。このために、ミクロン尺度からサブミクロン尺度に、サブミクロン尺度から強度のサブミクロン尺度に技術を収縮することに、多くの努力が注がれた。
【０００８】
Ｇｅｖｏｒｇｉａｎ， ｅｔ ａｌ．に発効した米国特許第６，６０３，３８３号は、バラン変成器の一方の側で少なくとも１つの平衡信号ポートをもたらし且つバラン変成器の他方の側で非平衡信号ポートをもたらす第一及び第二のコイルを含む多層の平衡−非平衡信号変成器を開示している。コイルの巻線は垂直に整列される。変成器において、必要とされるものは、主コイルと補助コイルとの間の電気結合ではなく、磁気結合である。垂直整列は、巻線間の静電容量を通じて、電気結合を高くする。
【０００９】
上述の特許に開示される装置は利点をもたらすが、依然として改良の余地がある。例えば、第３６７号特許に開示される装置は、同一層の上で複数の巻線を使用する（単層構造と呼ばれる）。この装置の比較的大きなサイズは、費用及び低い自己共振周波数の問題を提起する。第３８３号特許及び第９３７号特許の装置は、垂直に整列される巻線を使用する。しかしながら、変成器においては、主コイルと補助コイルとの間の電気結合よりも磁気結合が好ましいが、垂直整列は、巻線間の静電容量の故に、高い電気結合を引き起こす。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の参照文献及び既知の装置から改良される、小さなサイズ、高い品質因子（Ｑ因子）、大きなインダクタンス、高い結合効率、及び、高い自己共振周波数の特性を備える、オンチップ誘導器及び変成器を設計し且つ製造することが望ましい。基板が損失の多い、シリコンに基づく集積回路では、オンチップ誘導器及び変成器に可能な限り少ない不動産(real estate)を消費させることが特に重要である。何故ならば、大きな誘導器／変成器地域は、オンチップ誘導器／変成器と、回路の他の部分からシリコン基板を通じて望ましくない騒音を取り上げるのみならず、オンチップ誘導器／変成器の自己共振周波数を激しく制限する基板との間の大きな寄生静電容量を誘発するからである。
【課題を解決するための手段】
【００１１】
以下に開示される装置及び方法はこれらの目標を達成する。巻線を十分に交互配置することによって、開示される実施態様は、電気結合を減少しながら、誘導結合を通じて主コイルと補助コイルとの間の幾らかのコアを共有することによって磁気結合を増大する。
【００１２】
交互配置三次元（３Ｄ）オンチップ差動誘導器及び変成器が開示される。交互配置３Ｄオンチップ差動誘導器及び変成器は、ＣＭＯＳ、ＢｉＣＭＯＳ、及び、ＳｉＧｅ技術のような主流の標準的プロセスにおいて複数の金属層を最良に使用する。
【００１３】
コイルの各回転を２つの部分巻線に分離し、且つ、それらを異なる層に交互配置することによって、交互配置３Ｄオンチップ差動誘導器及び変成器は、最小限化されたサイズ、減少された寄生静電容量、より高い自己共振周波数、増大された相互インダクタンス、より高い結合効率、及び、より高いＱ因子を備える。
【００１４】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器は、寄生静電容量を減少するために隣接する巻線を可能な限り分離するために「交互配置」される複数のコイルを有する。この明細書において使用される（辞書の意味とは異なる）「交互配置」の意味は、（垂直方向として無作為に選択される）共通軸を共有し且つ互いに概ね平行に走る少なくとも２つのコイルの構造に言及し、その場合には、コイルの隣接する部分巻線は、寄生静電容量を減少するために、垂直及び水平の両方に分離される。
【００１５】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器のさらなる特徴において、第一コイルと、第二コイルとを含み、第一コイル及び第二コイルは、共通軸の上に芯出しされた連続的に接続された巻線をそれぞれ含み、第一コイルの巻線は、第二コイルの隣接する巻線と交互配置される、誘導性３Ｄオンチップ装置が提供される。
【００１６】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器の他の特徴において、チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、第一コイル及び第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、層を通過する第一コイル及び第二コイルの各々の連続的な部分巻線の間の接続部を備える層の上に配置され、第一コイル及び第二コイルの部分巻線は、共通整列軸に対して概ね垂直であり、且つ、交互配置される、交互配置三次元オンチップ差動誘導器が提供される。
【００１７】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器のさらに他の特徴において、チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、第一コイル及び第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、第一コイル及び第二コイルの各々の連続的な部分巻線を分離する層を通過する第一コイル及び第二コイルの各々の連続的な部分巻線の間の接続部を備える層の上に配置され、第一コイル及び第二コイルの部分巻線は、共通整列軸に対して概ね垂直であり、且つ、交互配置され、チップの複数の層の上に形成され且つ共通整列軸を共有する第三コイル及び第四コイルを含み、第三コイル及び第四コイルの各々は、複数の部分巻線を含み、各部分巻線は、第三コイル及び第四コイルの各々の連続的な巻線を分離する層を通過する第三コイル及び第四コイルの各々の連続的な巻線の間の接続部を備える層の上に配置され、第三コイル及び第四コイルの部分巻線は、共通整列軸に対して概ね垂直であり、且つ、交互配置される、交互配置三次元オンチップ差動変成器が提供される。
【００１８】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器のさらなる特徴において、チップの上の連続的な層の中に基板を形成するステップと、各層の上に２つの部分巻線を配置するステップと、層の１つの上に配置される部分巻線の各々を隣接する層の部分巻線の１つに接続するステップをと含み、部分巻線は、共通軸を有し、且つ、単純な多角形又は単純な閉塞円弧の形状を形成し、１つの層の部分巻線は、隣接する層の部分巻線と交互配置されるように配置される、三次元オンチップ差動誘導器及び変成器を製造するための方法が提供される。
【００１９】
本開示は、図面と共に解釈されるならば、以下の詳細な記載からより十分に理解され且つ認識されるであろう。
【発明を実施するための最良の形態】
【００２０】
本開示によれば、交互配置された３Ｄオンチップ差動誘導器／変成器が提供される。
【００２１】
記載される交互配置３Ｄオンチップ差動誘導器及び交互配置オンチップ変成器は、相補型金属酸化膜半導体（ＣＭＯＳ）、バイポーラ接合トランジスタ及びＣＭＯＳ技術（ＢｉＣＭＯＳ）、並びに、シリコンゲルマニウム（ＳｉＧｅ）技術のような、当業者に周知の標準的プロセスによって製造される。
【００２２】
以下に記載される交互配置３Ｄオンチップ差動誘導器及び交互配置オンチップ変成器は、巻線を含む層内に製造される。巻線は、層が積層するときに、層の上にパターン化され、蒸着され、或いは、多の方法で配置される。巻線はビアによって層の間で接続される。
【００２３】
図１は、参照番号１０によって概ね表示される交互配置オンチップ差動誘導器の好適実施態様の概略的な斜視図を示している。図２は、図１に示される交互配置オンチップ差動誘導器１０の断面図であり、図３は、概略的な端面図である。図面を理解し易くするために、断平面の背後の情報は図２中において削除されていることが分かるであろう。
【００２４】
図１に示される交互配置オンチップ差動誘導器１０は、（利用されるチップ製造技術に依存して）ｐ型シリコンのような半導体から成るチップの頂部の上に構築される（故に「オンチップ」である）概ね非伝導性の基板の６つの層の上に配置され或いは関連付けられている。交互配置オンチップ差動誘導器１０は、中心タップ４０及び直線接続部５０によって底部で接合される第一コイル２０及び第二コイル３０を含む。第一コイル２０は頂部にポート６０を有し、第二コイル３０は頂部にポート７０を有する。第一コイル２０及び第二コイル３０は、直線接続部５０及び中心タップ４０によって底部層１７で接合されている。
【００２５】
コイル２０及び３０は、基板７の順次配列された層の上に水平に配置された伝導性の部分巻線から形成される（図２を参照）。基板７は、好ましくは、二酸化珪素のような概ね非伝導性或いは誘電性材料であることが理解されよう。伝導性の部分巻線は、アルミニウム、銅、及び、金のような金属から成り得る。異なる層の上の部分巻線は、層を通じて垂直に走るビアによって接続されている。（この明細書において、「水平」は層に沿う或いは層と平行であることを意味し、「垂直」は層に対して垂直であることを意味する。）ビアは、好ましくは、金属のような、伝導性の部分巻線と同じ伝導性の材料からなる。
【００２６】
層の実際の数は、用途によって決定される。それは６に限定されず、６未満であってもよい。
【００２７】
図１乃至３に示される差動誘導器の好適実施態様のコイル２０及び３０の各々は、ビアによって接続される連続的な層の上の交互する部分巻線、「右」部分巻線によって後続される「左」部分巻線並びにその反対、から形成される。（「左」及び「右」という用語は、図１に見られる部分巻線の位置に言及しているに過ぎない。）故に、第一コイル２０は、ビア２２によって第二層１３の上の「右」又は第二の部分巻線２３に接続される、第一層１２の上の「左」又は第一の部分巻線２１を有する。右の部分巻線２３は、ビア２４によって第三層１４の上の「左」又は第三の部分巻線に接続されるなどする。第二コイル３０は、ビア３２によって第二層１３の上の「左」又は第二の部分巻線３３に接続される、第一層１２の上の「右」又は第一の部分巻線３１を有する。左の部分巻線３３は、ビア３４によって第三層１４の上の「右」又は第三の部分巻線３５に接続されるなどする。
【００２８】
層の上の「左」部分巻線及び「右」部分巻線の各組は、上又は下から見られるとき、単純な多角形の輪郭の概観又は単純な閉塞円弧のような全周を有する他の形状を有する。図３に示されるように、左の部分巻線２１の交差する相互接続サブセグメント２１ａのような部分巻線の交差する相互接続セグメントを除き、形状は概ね正方形の形状である。各層の「左」部分巻線及び「右」部分巻線は、差動誘導器１０の２つの「半体」（コイル２０及び３０）間の直線接続部５０が見い出されるべき底部層１７（図１乃至３に示される実施態様においては層６）を除き、接続されていないことが理解されよう。
【００２９】
第一層１２の上で、第一コイル２０の「左」若しくは第一の部分巻線２０又は第二コイル３０の「右」若しくは第二の部分巻線３１は、図３において上から見られるとき、第二コイル３０の「左」部分巻線３３及び第一コイル２０の「右」部分巻線２３によって第二層１４の上に形成される正方形よりも大きな平均直径を有する正方形を形成している。この変化を述べる別の方法は、第一層１２中の部分巻線が、（交差する相互接続サブセグメントを無視すれば）、第二層１３中の部分巻線が配置されるよりも、整列の仮想垂直軸５からさらに遠くに離れて配置されると言うことである。この変化を述べるさらに他の方法は、第一層１２の上の部分巻線が、第二層１３よりも大きな地域を有する単純な多角形又は単純な閉塞円弧のような全周を有する他の形状を形成すると述べることである。
【００３０】
結果的に、第二層１３の上の部分巻線２３及び３３は、第一層１２の上の部分巻線２１及び３１に比べ、水平方向に内向きに食い違いにされ或いは配置され、並びに、異なる層の上に位置付けられることの結果として垂直に分離される。次いで、第三層１４の上の巻線２５及び３５は、第二層１３の上の部分巻線２３及び３３に比べ、水平方向に外向きに食い違いにされ或いは配置される。これは図２において最良に見られる。従って、図１乃至３に示される差動誘導器の部分巻線は、水平に並びに垂直に交互配置されている。
【００３１】
２つの隣接する層の上の部分巻線間の距離は、異なる層の上の巻線が上下に垂直に整列される既知の構造に比べ、より大きく、従って、互いにより近接している。何故ならば、それらは層の厚さのみによって分離されているからである。
【００３２】
交互配置は、図１乃至３の実施態様に示されるような、２つのオンチップコイルの脈絡において、以下の通り説明され得る。各コイルは、少なくとも１つの回転を有する。コイルの各回転は、２つの部分巻線を含む。第二コイルからの部分巻線及び第一コイルからの他の部分巻線が、第二コイルからの他の部分巻線と共に、第二レベルの上に配置されるときに、第一コイルからの部分巻線は、第一レベルに配置され、各コイルの部分巻線は、第一及び第二のコイルが二重螺旋構造中の同一軸について螺旋形を描くよう、垂直素子又はビアによって接合される。
【００３３】
第一及び第二のコイルの垂直に分離された部分巻線も、互いに水平方向に偏心されている。よって、第一の全般的な直径を備える部分巻線は、第一の全般的な直径と異なる第二の全般的な直径の部分巻線と互い違いにされる。隣接する部分巻線は、寄生静電容量を減少するために、垂直及び水平の双方に分離されている。
【００３４】
参照番号１００によって表示される交互配置３Ｄオンチップ変成器の第一好適実施態様が、図４Ａ乃至６Ｂに示されている。変成器１００は、２つの差動誘導器１１０及び１２０、従って、４つのコイル１３０，１４０，１５０，１６０を含み、各コイルは、頂部に、その独自のポート１３２，１４２，１５２，１６２をそれぞれ備えている。コイル１３０及び１４０は、差動誘導器１１０の一部であり、コイル１５０及び１６０は、差動誘導器１２０の一部である。
【００３５】
差動誘導器１０と同様に、変成器１００のコイル１３０，１４０，１５０，１６０は、チップの上に構築された概ね非伝導性の基板７の順次配列された層の上に水平に配置された伝導性の部分巻線から形成されている（図５を参照）。異なる層の上の部分巻線は、層間を垂直に走る伝導性ビアによって接続されている。
【００３６】
コイル１３０及び１４０並びに１５０及び１６０は、中心タップ１１２及び１２２に接合された直線接続部１１４及び１２４によって、それらのそれぞれの底部の部分巻線で接合されている。交互配置オンチップ変成器１００は、差動誘導器対１１０及び１２０を堅く結合し、よって、位相一貫特性を固有にもたらす。
【００３７】
中心タップ１１２及び１２４が同一ポートになり、変成器の主コイル及び補助コイルが共通の中心タップを共用し得る一部の回路において求められるように、変成器１００が６ポート変成器であるよりもむしろ５ポート変成器であるよう、直線接続部１１４及び１２４は、（図４Ａ及び４Ｂ中に破線で示された）伝導性ブリッジ１１５によって接続され得る。
【００３８】
図４Ａ乃至６Ｂに示される変成器の好適実施態様のコイル１３０，１４０，１５０，１６０の各々は、ビアによって接続された連続的な層の上の交互する部分巻線、「右」又は第二の部分巻線によって後続される「左」又は第一の部分巻線並びにその反対から成る。（「左」及び「右」という用語は、図４Ａ及び４Ｂに見られるような部分巻線の位置に言及しているに過ぎない。）
【００３９】
よって、差動誘導器１１０の第一コイル、コイル１３０は、ビアによって第二層１０３上の「右」又は第二の部分巻線１３５に接続された、第一層１０２上の「左」又は第一の部分巻線を有する。右部分巻線１３５は、ビア１３７によって第三層１０４上の「左」又は第三の部分巻線１３９に接続されるなどする。差動誘導器１１０の第二コイル、第二コイル１４０は、ビア１４３によって第二層１０３上の「左」又は第二の部分巻線１４５に接続された、第一層１０２上の「右」又は第一の部分巻線１４１を有する。左部分巻線は、ビア１４７によって第三層１０４上の「右」又は第三の部分巻線１４９に接続されるなどする。
【００４０】
よって、差動誘導器１２０の第一コイル、コイル１５０は、ビア１５３によって第二層１０３上の「右」又は第二の部分巻線に接続された、第一層１０２上の「左」又は第一の部分巻線１５１を有する。右部分巻線１５５は、ビア１５７によって第三層１０４上の「左」又は第三の部分巻線１５９に接続されるなどする。差動誘導器１２０の第二コイル、第二コイル１６０は、ビア１６３によって第二層１０３上の「左」又は第二の部分巻線１６５に接続された、第一層１０２上の「右」又は第一の部分巻線１６１を有する。左部分巻線１６５は、ビア１６７によって第三層１０４上の「右」又は第三の部分巻線１６９に接続されるなどする。
【００４１】
この実施態様における各差動誘導器の部分巻線は、図１乃至３と関連して記載された差動誘導器において見られるように、直ぐ上又は下の同一の差動誘導器の部分巻線に比べて水平に変位される。水平変位は図５において最良に見られる。
【００４２】
図４Ｂに示される変成器の実施態様は、現在、図４Ａの実施態様よりも好ましい。何故ならば、模擬実験は対称性に関してより良好な性能を有することを示し、より少ない２つの部分巻線の間の不整合をもたらすからである。図４Ａの実施態様は、交差する相互接続を有し、その場合には、層の上の部分巻線の各組は、他の２つの部分巻線のビアを避けるために、交互する層の上で（交差する相互接続部１９２の）内に或いは（交差する相互接続部１９４の）外に方向を変える。図４Ｂにおいて、これらの相互接続部１９６及び１９８は、左側の部分巻線のみに形成され、且つ、部分巻線が、小さな地域の単純多角形、単純湾曲全周、又は、他の全周によって後続される、大きな地域の単純な多角形、単純な湾曲全周、又は、他の全周を形成する連続的な層の上で、それぞれ交互に内及び外の双方に方向を変える。
【００４３】
参照番号２００によって表示される交互配置変成器の第二好適実施態様が、図７に示されている。変成器２００は、２つの差動誘導器２１０及び２２０を含む。差動誘導器２１０は、コイル２３０及び２４０を有する。差動誘導器２２０は、コイル２５０及び２６０を有する。コイル２３０，２４０，２５０，２６０は、各々、そのそれぞれの頂部の部分巻線に、その独自のポート２３２，２４２，２５２，２６２をそれぞれ有する。
【００４４】
コイル２３０及び２４０並びに２５０及び２６０は、それぞれ、中心タップ２１２及び２２２に接続された直線接続部２１４及び２２４によって、それらのそれぞれの底部層で接合されている。交互配置オンチップ変成器２００は、差動誘導器２１０及び２２０を堅く結合し、よって、位相一貫特性を固有にもたらす。
【００４５】
中心タップ２１２及び２２２が同一ポートになり、変成器２００が６ポート変成器ではなくむしろ５ポート変成器であるよう、直線接続部２１４及び２２４は、伝導性ブリッジ（図示せず）によって接続され得る。
【００４６】
多角形又は部分巻線によって形成される単純な閉塞円弧のような全周の全般的な直径の変化に起因する交互配置は、図７に示されるような２つの層の組の間であり得る。その場合には、２つの層の組は、２つの差動誘導器２１０及び２２０の対とされた巻線に対応する。よって、第一層、層１及び２は、単純な多角形又は部分巻線によって形成される単純な閉塞円弧のような全周の同一又は類似の全般的な直径をそれぞれ有し、この全般的な直径は、単純な多角形、単純な閉塞円弧、又は、層３及び４上の部分巻線によって形成される他の全周の全般的な直径未満である。層５及び６は、層３及び４の全般的な直径よりも大きな全般的な直径の単純な多角形、単純な閉塞円弧、又は、他の全周などを形成する部分巻線を有する。
【００４７】
図７に示される３Ｄオンチップ変成器の実施態様は、所与の差動誘導器の部分巻線が、所与の層厚さのために垂直により一層大きな距離だけ分離され、よって、寄生静電容量を減少するのに役立つという利点を有する。
【００４８】
図８及び９は、図３の上面図に類似する、交互配置オンチップ差動誘導器用の部分巻線のための代替的な形状の上面図を示している。巻線形状も、オンチップ変成器に当て嵌まる。図８は、図１乃至３に示される部分巻線よりも概ねより丸められた形状を有する部分巻線４１０，４２０，４３０，４４０を示している。図９は、図８に示される部分巻線４１０，４２０，４３０，４４０よりもさらに一層丸められた形状を有する部分巻線５１０，５２０，５３０，５４０を示している。
【００４９】
丸められた形状が好ましい。何故ならば、それは同一の閉塞地域のために最短の長さ又は円周をもたらし、それは有限抵抗及び表皮効果によって引き起こされるより低い金属損失をもたらし、よって、より高いＱ因子をもたらすからである。これは最高の磁束をももたらし、より高いインダクタンスをもたらす。しかしながら、図８は、構築するのがより容易であり得る構成を示している。
【００５０】
共振周波数（ｆｏ）は、
【００５１】
【数１】
によって決定される。ここで、Ｃは、誘導器／変成器の静電容量を含む。Ｌは、誘導器／変成器のインダクタンスである。従って、自己共振周波数は、静電容量の平方根に対して反比例する。静電容量を減少することは、全体的に自己共振周波数を増大する。より高い自己共振周波数は、装置がより高い周波数で動作することを許容する。
【００５２】
結合係数は、共振周波数ｆｏで、その最大値に近づく。
【００５３】
誘導器／変成器の静電容量を制御することは、上記のような、装置の寄生静電容量を減少する設計によって達成され得る。静電容量は、誘導器／変成器と並列にバラクタを加え、それによって、自己共振周波数を制御することによって必要に応じて変更され得る。
【００５４】
よって、交互配列３Ｄオンチップ差動誘導器及び変成器は、バラクタバイアスを変更することによって同調され得る共振周波数を有するために、バラクタ（例えば、ダイオード又はトランジスタ）を備え得る。交互配置３Ｄオンチップ差動誘導器６００及びバラクタ８００と並列の交互配置３Ｄオンチップ変成器７００の回路図が、図１０及び１１にそれぞれ示されている。
【００５５】
変成器のために、バラクタ８００は、入力端部又は出力端部のいずれか或いは両方に置かれ得る。図１１では、これはバラクタ８００を変成器７００の入力側７１０と平行に示すことによって表示されているのに対し、バラクタ８０５は、バラクタ８０５を接続する線を破線にすることによって示されるように、変成器７００の出力側７２０と平行であっても平行でなくても良い。バラクタ８００は入力側７１０から除去され得るし、バラクタ８０５のみが出力側７２０に設けられ得る。
【００５６】
出願人は、シリコン交互配置３Ｄオンチップ差動誘導器及び変成器において模擬実験し且つ実施し、それらを低騒音増幅器（ＬＮＡ）、ミキサ、結合ＶＣＯ配列、及び、周波数分割器の設計に適用した。
【００５７】
本開示に従った交互配置３Ｄオンチップ変成器は、２〜１０μｍの範囲の巻線幅並びに０．５〜２μｍの範囲の（同一層中の）巻線間の間隙を備えて構築された。変成器によって占められる不動産は、２０×２０μｍ２〜４０×４０μｍ２の範囲内であった。従来的なオンチップ変成器と比べ、多層交互配置幾何を備えるトランジスタは、典型的には５０〜１００の因数によってサイズを収縮する。
【００５８】
これらの変成器の自己共振周波数は、１００ＧＨｚよりも大きかった。従来的なオンチップ変成器の自己共振周波数は、２０ＧＨｚより下である。
【００５９】
図１２及び１３は、シミュレーションプログラムによって計算されるときに、２０×２０μｍ２の不動産値を有する交互配置３Ｄオンチップ変成器の性能の表を示している。品質因子（Ｑ）及びインダクタンス（Ｌ）は、図１２において、周波数の関数として座標で示されている。
【００６０】
図１３において、結合係数（ｋ）は、周波数の関数として座標で示されている。結合係数は、
【００６１】
【数２】
から得られ、ここで、Ｌ１は、第一誘導器のインダクタンスであり、Ｌ２は、第二誘導器のインダクタンスであり、Ｍは、二重積分式
【００６２】
【数３】
によって計算される２つの誘導器の相互インダクタンスであり、ここで、ｉ及びｊは、その相互インダクタンスが計算されるべき２つの回路を指しており、μｏは、真空の透過率であり、項の残余は、回路の幾何を指しており、インダクタンスは、回路内の電流と無関係に純粋に幾何学的な量である。
【００６３】
インダクタンスがゼロに達するとき、結合係数は約１００ＧＨｚで最大に達することが分かるであろう。約６０ＧＨｚの動作周波数は、高く且つ比較的線形で平坦なインダクタンス並びに最大品質因子を享受する。これは従来的なオンチップ変成器の動作周波数を優に上回る動作周波数である。
【００６４】
ここに開示される交互配置３Ｄオンチップ誘導器及び変成器は、以下の利益をもたらす。
１．極めて小さなチップ不動産を消費する小型サイズ
２．誘導器と基板との間の並びに誘導器及び変成器自体の巻線間のより少ない寄生静電容量
３．Ｑ因子インダクタンス積を増大する大きなインダクタンス
４．オンチップ変成器の主コイルと補助コイルとの間の高い結合係数
５．高周波用途に望ましい極めて高い自己共振周波数
６．差動回路と固有に互換性のある対称構造
７．２つの非相関誘導器よりも求積回路において少ない位相不整合誤差を誘導する変成器
【００６５】
要約すれば、本開示に従って巻線を交互配置することは、より高い磁気結合及びより低い電気結合又は寄生をもたらし、より高い周波数動作を可能にするより高い自己共振周波数をもたらし、よりコンパクトなサイズの故により少ないチップ地域（よって、より低い製造費用）を消費し、対称幾何に起因する位相不整合の減少を提供する。
【００６６】
ここに開示された回路及び方法の例示的な実施態様が上記の記載に示され且つ記載されたが、数多くの変形及び代替的実施態様が当業者に思い浮かぶであろうし、付属の請求項の範囲内で、本発明は具体的に記載されたのと異なる方法で実施され得ることが理解されなければならない。そのような変形及び代替的実施態様は、付属の請求項に定められる本発明の範囲から逸脱することなしに予想され且つ行われ得る。
【図面の簡単な説明】
【００６７】
【図１】図１は、交互配置オンチップ差動誘導器の好適実施態様を概略的に示す等角図である。
【図２】図１に示されるような平面２−２に沿って取られた図１の交互配置オンチップ差動誘導器を示す断面図であり、巻線を強調するために、基板は破線で示されている。
【図３】図１の交互配置オンチップ差動誘導器を概略的に示す端面図であり、基板はあたかも見えないように取り扱われている。
【図４Ａ】交互配置３Ｄオンチップ変成器の第一好適実施態様を示す等角図であり、変成器は２つの交互配置オンチップ差動誘導器を含む。
【図４Ｂ】交互配置３Ｄオンチップ変成器の第一好適実施態様を示す等角図であり、変成器は２つの交互配置オンチップ差動誘導器を含む。
【図５】図４Ａ及び４Ｂに示されるような平面５−５に沿って取られた図４Ａ及び４ｂの交互配置オンチップ変成器を示す断面図である。
【図６Ａ】図４ａ及び４ｂの交互配置オンチップ変成器を概略的に示す端面図であり、基板はあたかも見えないように取り扱われている。
【図６Ｂ】図４ａ及び４ｂの交互配置オンチップ変成器を概略的に示す端面図であり、基板はあたかも見えないように取り扱われている。
【図７】交互配置３Ｄオンチップ変成器の第二好適実施態様を概略的に示す等角図であり、変成器は２つの交互配置差動誘導器を含む。
【図８】交互配置オンチップ差動誘導器の部分巻線のための様々な形状を示す上面図であり、これらの形状はオンチップ変成器にも当て嵌まる。
【図９】交互配置オンチップ差動誘導器の部分巻線のための様々な形状を示す上面図であり、これらの形状はオンチップ変成器にも当て嵌まる。
【図１０】共振周波数を同調するために可変コンデンサを備える交互配置オンチップ差動誘導器の回路を示す回路図である。
【図１１】共振周波数を同調するために可変コンデンサを備える交互配置オンチップ変成器の回路を示す回路図である。
【図１２】本開示に従って製造された変成器のための周波数の関数としての品質因子及びインダクタンスを示すグラフである。
【図１３】本開示に従って製造された変成器のための周波数の関数としての結合係数を示すグラフである。
【技術分野】
【０００１】
（関連する出願の参照）
本出願は、Ｄａｑｕａｎ Ｈｕａｎｇ及びＭａｕ−Ｃｈｕｎｇ Ｆ． Ｃｈａｎｇによる「交互配置三次元オンチップ差動誘導器及び変成器」に関する２００５年８月４日に出願された米国仮特許出願番号第６０／７０５，８６８号の利益を請求し、法律及び規則によって許容される全ての目的のために、その記載を本出願に引用する。
【０００２】
（連邦政府による資金提供を受けた研究開発の陳述）
本発明は、米国海軍によって授与された授与番号第Ｎ６６００１−０４−８９３４号の政府支援を用いてなされた。政府はこの発明に特定の権利を有する。
【０００３】
（技術分野）
本発明は誘導器(inductor)及び変成器(transformer)に関する。具体的には、本発明は改良されたオンチップ誘導器及び変成器並びにそれらを製造する方法に関する。
【背景技術】
【０００４】
オンチップ誘導器及び変成器は、無線周波数／ミリ波集積回路（ＲＦ／ＭＭＩＣ）における鍵となる受動素子である。オンチップ差動誘導器は、増幅器、ミキサ、電子制御発振器（ＶＣＯ）、位相同期ループ（ＰＬＬ）／シンセサイザ、周波数分割器、及び、多くの他のもののような、差動構造を備える如何なる回路のためにも極めて望ましい。
【０００５】
幾つかの既知のオンチップ誘導器及び変成器装置は以下を含む。
（１）非平衡終端された多層オンチップ誘導器
（２）複数の金属層を使用しない平坦オンチップ差動誘導機器
（３）複数の金属層を使用しない平坦オンチップ変成器
（４）非平衡終端型から平衡型への変換を実現する多層バラン変成器
【０００６】
Ｋｙｒｉａｚｉｄｏｕに発効した米国特許第６，７５９，９３７号は、１つの実施態様において、第一層上の第一部分巻線、第一層上の第二部分巻線、第二層上の第三部分巻線、第二層上の第四部分巻線、及び、相互接続構造を含むオンチップ差動多層誘導器を開示している。第一層上の第一及び第二の部分巻線は、差動入力信号を受信するために動作的に結合されている。第二層上の第三及び第四の部分巻線は、それぞれ中心タップに動作的に結合されている。相互接続構造は、第一及び第三の部分巻線が第二及び第四の部分巻線によって形成される巻線を備える中心タップについて対称な巻線を形成するよう、第一、第二、第三、及び、第四の部分巻線を結合している。第一、第二、第三、及び、第四の部分巻線は、大部分は、垂直に整列され且つ中心線について対称的でないが、全部がそうではない（多層差動誘導器の実施態様については図４、多回転多層差動誘導器の多の実施態様については図６を参照）。誘導器において、必要とされるものは、巻線間の電気結合ではなく、磁気結合である。垂直整列は、巻線間の静電容量を通じて、電気結合を高くする。
【０００７】
Ｃａｓｔａｎｅｄａ，ｅｔ ａｌ．に発効した米国特許第６，７０７，３６７号は、２つの部分を含む第一巻線及び第二巻線を含むオンチップ多タップ変成バランを開示している。Ｃａｓｔａｎｅｄａ，ｅｔ ａｌは、複数の巻線が同一の層の上に配置される単層構造を開示している。この種類の構造は、比較的大きいサイズを有する。大きなサイズの故に、費用及び低い自己共振周波数が問題である。チップ不動産が高価であるので、大きなサイズは高価である。このために、ミクロン尺度からサブミクロン尺度に、サブミクロン尺度から強度のサブミクロン尺度に技術を収縮することに、多くの努力が注がれた。
【０００８】
Ｇｅｖｏｒｇｉａｎ， ｅｔ ａｌ．に発効した米国特許第６，６０３，３８３号は、バラン変成器の一方の側で少なくとも１つの平衡信号ポートをもたらし且つバラン変成器の他方の側で非平衡信号ポートをもたらす第一及び第二のコイルを含む多層の平衡−非平衡信号変成器を開示している。コイルの巻線は垂直に整列される。変成器において、必要とされるものは、主コイルと補助コイルとの間の電気結合ではなく、磁気結合である。垂直整列は、巻線間の静電容量を通じて、電気結合を高くする。
【０００９】
上述の特許に開示される装置は利点をもたらすが、依然として改良の余地がある。例えば、第３６７号特許に開示される装置は、同一層の上で複数の巻線を使用する（単層構造と呼ばれる）。この装置の比較的大きなサイズは、費用及び低い自己共振周波数の問題を提起する。第３８３号特許及び第９３７号特許の装置は、垂直に整列される巻線を使用する。しかしながら、変成器においては、主コイルと補助コイルとの間の電気結合よりも磁気結合が好ましいが、垂直整列は、巻線間の静電容量の故に、高い電気結合を引き起こす。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の参照文献及び既知の装置から改良される、小さなサイズ、高い品質因子（Ｑ因子）、大きなインダクタンス、高い結合効率、及び、高い自己共振周波数の特性を備える、オンチップ誘導器及び変成器を設計し且つ製造することが望ましい。基板が損失の多い、シリコンに基づく集積回路では、オンチップ誘導器及び変成器に可能な限り少ない不動産(real estate)を消費させることが特に重要である。何故ならば、大きな誘導器／変成器地域は、オンチップ誘導器／変成器と、回路の他の部分からシリコン基板を通じて望ましくない騒音を取り上げるのみならず、オンチップ誘導器／変成器の自己共振周波数を激しく制限する基板との間の大きな寄生静電容量を誘発するからである。
【課題を解決するための手段】
【００１１】
以下に開示される装置及び方法はこれらの目標を達成する。巻線を十分に交互配置することによって、開示される実施態様は、電気結合を減少しながら、誘導結合を通じて主コイルと補助コイルとの間の幾らかのコアを共有することによって磁気結合を増大する。
【００１２】
交互配置三次元（３Ｄ）オンチップ差動誘導器及び変成器が開示される。交互配置３Ｄオンチップ差動誘導器及び変成器は、ＣＭＯＳ、ＢｉＣＭＯＳ、及び、ＳｉＧｅ技術のような主流の標準的プロセスにおいて複数の金属層を最良に使用する。
【００１３】
コイルの各回転を２つの部分巻線に分離し、且つ、それらを異なる層に交互配置することによって、交互配置３Ｄオンチップ差動誘導器及び変成器は、最小限化されたサイズ、減少された寄生静電容量、より高い自己共振周波数、増大された相互インダクタンス、より高い結合効率、及び、より高いＱ因子を備える。
【００１４】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器は、寄生静電容量を減少するために隣接する巻線を可能な限り分離するために「交互配置」される複数のコイルを有する。この明細書において使用される（辞書の意味とは異なる）「交互配置」の意味は、（垂直方向として無作為に選択される）共通軸を共有し且つ互いに概ね平行に走る少なくとも２つのコイルの構造に言及し、その場合には、コイルの隣接する部分巻線は、寄生静電容量を減少するために、垂直及び水平の両方に分離される。
【００１５】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器のさらなる特徴において、第一コイルと、第二コイルとを含み、第一コイル及び第二コイルは、共通軸の上に芯出しされた連続的に接続された巻線をそれぞれ含み、第一コイルの巻線は、第二コイルの隣接する巻線と交互配置される、誘導性３Ｄオンチップ装置が提供される。
【００１６】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器の他の特徴において、チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、第一コイル及び第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、層を通過する第一コイル及び第二コイルの各々の連続的な部分巻線の間の接続部を備える層の上に配置され、第一コイル及び第二コイルの部分巻線は、共通整列軸に対して概ね垂直であり、且つ、交互配置される、交互配置三次元オンチップ差動誘導器が提供される。
【００１７】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器のさらに他の特徴において、チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、第一コイル及び第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、第一コイル及び第二コイルの各々の連続的な部分巻線を分離する層を通過する第一コイル及び第二コイルの各々の連続的な部分巻線の間の接続部を備える層の上に配置され、第一コイル及び第二コイルの部分巻線は、共通整列軸に対して概ね垂直であり、且つ、交互配置され、チップの複数の層の上に形成され且つ共通整列軸を共有する第三コイル及び第四コイルを含み、第三コイル及び第四コイルの各々は、複数の部分巻線を含み、各部分巻線は、第三コイル及び第四コイルの各々の連続的な巻線を分離する層を通過する第三コイル及び第四コイルの各々の連続的な巻線の間の接続部を備える層の上に配置され、第三コイル及び第四コイルの部分巻線は、共通整列軸に対して概ね垂直であり、且つ、交互配置される、交互配置三次元オンチップ差動変成器が提供される。
【００１８】
ここに開示される交互配置３Ｄオンチップ差動誘導器及び変成器のさらなる特徴において、チップの上の連続的な層の中に基板を形成するステップと、各層の上に２つの部分巻線を配置するステップと、層の１つの上に配置される部分巻線の各々を隣接する層の部分巻線の１つに接続するステップをと含み、部分巻線は、共通軸を有し、且つ、単純な多角形又は単純な閉塞円弧の形状を形成し、１つの層の部分巻線は、隣接する層の部分巻線と交互配置されるように配置される、三次元オンチップ差動誘導器及び変成器を製造するための方法が提供される。
【００１９】
本開示は、図面と共に解釈されるならば、以下の詳細な記載からより十分に理解され且つ認識されるであろう。
【発明を実施するための最良の形態】
【００２０】
本開示によれば、交互配置された３Ｄオンチップ差動誘導器／変成器が提供される。
【００２１】
記載される交互配置３Ｄオンチップ差動誘導器及び交互配置オンチップ変成器は、相補型金属酸化膜半導体（ＣＭＯＳ）、バイポーラ接合トランジスタ及びＣＭＯＳ技術（ＢｉＣＭＯＳ）、並びに、シリコンゲルマニウム（ＳｉＧｅ）技術のような、当業者に周知の標準的プロセスによって製造される。
【００２２】
以下に記載される交互配置３Ｄオンチップ差動誘導器及び交互配置オンチップ変成器は、巻線を含む層内に製造される。巻線は、層が積層するときに、層の上にパターン化され、蒸着され、或いは、多の方法で配置される。巻線はビアによって層の間で接続される。
【００２３】
図１は、参照番号１０によって概ね表示される交互配置オンチップ差動誘導器の好適実施態様の概略的な斜視図を示している。図２は、図１に示される交互配置オンチップ差動誘導器１０の断面図であり、図３は、概略的な端面図である。図面を理解し易くするために、断平面の背後の情報は図２中において削除されていることが分かるであろう。
【００２４】
図１に示される交互配置オンチップ差動誘導器１０は、（利用されるチップ製造技術に依存して）ｐ型シリコンのような半導体から成るチップの頂部の上に構築される（故に「オンチップ」である）概ね非伝導性の基板の６つの層の上に配置され或いは関連付けられている。交互配置オンチップ差動誘導器１０は、中心タップ４０及び直線接続部５０によって底部で接合される第一コイル２０及び第二コイル３０を含む。第一コイル２０は頂部にポート６０を有し、第二コイル３０は頂部にポート７０を有する。第一コイル２０及び第二コイル３０は、直線接続部５０及び中心タップ４０によって底部層１７で接合されている。
【００２５】
コイル２０及び３０は、基板７の順次配列された層の上に水平に配置された伝導性の部分巻線から形成される（図２を参照）。基板７は、好ましくは、二酸化珪素のような概ね非伝導性或いは誘電性材料であることが理解されよう。伝導性の部分巻線は、アルミニウム、銅、及び、金のような金属から成り得る。異なる層の上の部分巻線は、層を通じて垂直に走るビアによって接続されている。（この明細書において、「水平」は層に沿う或いは層と平行であることを意味し、「垂直」は層に対して垂直であることを意味する。）ビアは、好ましくは、金属のような、伝導性の部分巻線と同じ伝導性の材料からなる。
【００２６】
層の実際の数は、用途によって決定される。それは６に限定されず、６未満であってもよい。
【００２７】
図１乃至３に示される差動誘導器の好適実施態様のコイル２０及び３０の各々は、ビアによって接続される連続的な層の上の交互する部分巻線、「右」部分巻線によって後続される「左」部分巻線並びにその反対、から形成される。（「左」及び「右」という用語は、図１に見られる部分巻線の位置に言及しているに過ぎない。）故に、第一コイル２０は、ビア２２によって第二層１３の上の「右」又は第二の部分巻線２３に接続される、第一層１２の上の「左」又は第一の部分巻線２１を有する。右の部分巻線２３は、ビア２４によって第三層１４の上の「左」又は第三の部分巻線に接続されるなどする。第二コイル３０は、ビア３２によって第二層１３の上の「左」又は第二の部分巻線３３に接続される、第一層１２の上の「右」又は第一の部分巻線３１を有する。左の部分巻線３３は、ビア３４によって第三層１４の上の「右」又は第三の部分巻線３５に接続されるなどする。
【００２８】
層の上の「左」部分巻線及び「右」部分巻線の各組は、上又は下から見られるとき、単純な多角形の輪郭の概観又は単純な閉塞円弧のような全周を有する他の形状を有する。図３に示されるように、左の部分巻線２１の交差する相互接続サブセグメント２１ａのような部分巻線の交差する相互接続セグメントを除き、形状は概ね正方形の形状である。各層の「左」部分巻線及び「右」部分巻線は、差動誘導器１０の２つの「半体」（コイル２０及び３０）間の直線接続部５０が見い出されるべき底部層１７（図１乃至３に示される実施態様においては層６）を除き、接続されていないことが理解されよう。
【００２９】
第一層１２の上で、第一コイル２０の「左」若しくは第一の部分巻線２０又は第二コイル３０の「右」若しくは第二の部分巻線３１は、図３において上から見られるとき、第二コイル３０の「左」部分巻線３３及び第一コイル２０の「右」部分巻線２３によって第二層１４の上に形成される正方形よりも大きな平均直径を有する正方形を形成している。この変化を述べる別の方法は、第一層１２中の部分巻線が、（交差する相互接続サブセグメントを無視すれば）、第二層１３中の部分巻線が配置されるよりも、整列の仮想垂直軸５からさらに遠くに離れて配置されると言うことである。この変化を述べるさらに他の方法は、第一層１２の上の部分巻線が、第二層１３よりも大きな地域を有する単純な多角形又は単純な閉塞円弧のような全周を有する他の形状を形成すると述べることである。
【００３０】
結果的に、第二層１３の上の部分巻線２３及び３３は、第一層１２の上の部分巻線２１及び３１に比べ、水平方向に内向きに食い違いにされ或いは配置され、並びに、異なる層の上に位置付けられることの結果として垂直に分離される。次いで、第三層１４の上の巻線２５及び３５は、第二層１３の上の部分巻線２３及び３３に比べ、水平方向に外向きに食い違いにされ或いは配置される。これは図２において最良に見られる。従って、図１乃至３に示される差動誘導器の部分巻線は、水平に並びに垂直に交互配置されている。
【００３１】
２つの隣接する層の上の部分巻線間の距離は、異なる層の上の巻線が上下に垂直に整列される既知の構造に比べ、より大きく、従って、互いにより近接している。何故ならば、それらは層の厚さのみによって分離されているからである。
【００３２】
交互配置は、図１乃至３の実施態様に示されるような、２つのオンチップコイルの脈絡において、以下の通り説明され得る。各コイルは、少なくとも１つの回転を有する。コイルの各回転は、２つの部分巻線を含む。第二コイルからの部分巻線及び第一コイルからの他の部分巻線が、第二コイルからの他の部分巻線と共に、第二レベルの上に配置されるときに、第一コイルからの部分巻線は、第一レベルに配置され、各コイルの部分巻線は、第一及び第二のコイルが二重螺旋構造中の同一軸について螺旋形を描くよう、垂直素子又はビアによって接合される。
【００３３】
第一及び第二のコイルの垂直に分離された部分巻線も、互いに水平方向に偏心されている。よって、第一の全般的な直径を備える部分巻線は、第一の全般的な直径と異なる第二の全般的な直径の部分巻線と互い違いにされる。隣接する部分巻線は、寄生静電容量を減少するために、垂直及び水平の双方に分離されている。
【００３４】
参照番号１００によって表示される交互配置３Ｄオンチップ変成器の第一好適実施態様が、図４Ａ乃至６Ｂに示されている。変成器１００は、２つの差動誘導器１１０及び１２０、従って、４つのコイル１３０，１４０，１５０，１６０を含み、各コイルは、頂部に、その独自のポート１３２，１４２，１５２，１６２をそれぞれ備えている。コイル１３０及び１４０は、差動誘導器１１０の一部であり、コイル１５０及び１６０は、差動誘導器１２０の一部である。
【００３５】
差動誘導器１０と同様に、変成器１００のコイル１３０，１４０，１５０，１６０は、チップの上に構築された概ね非伝導性の基板７の順次配列された層の上に水平に配置された伝導性の部分巻線から形成されている（図５を参照）。異なる層の上の部分巻線は、層間を垂直に走る伝導性ビアによって接続されている。
【００３６】
コイル１３０及び１４０並びに１５０及び１６０は、中心タップ１１２及び１２２に接合された直線接続部１１４及び１２４によって、それらのそれぞれの底部の部分巻線で接合されている。交互配置オンチップ変成器１００は、差動誘導器対１１０及び１２０を堅く結合し、よって、位相一貫特性を固有にもたらす。
【００３７】
中心タップ１１２及び１２４が同一ポートになり、変成器の主コイル及び補助コイルが共通の中心タップを共用し得る一部の回路において求められるように、変成器１００が６ポート変成器であるよりもむしろ５ポート変成器であるよう、直線接続部１１４及び１２４は、（図４Ａ及び４Ｂ中に破線で示された）伝導性ブリッジ１１５によって接続され得る。
【００３８】
図４Ａ乃至６Ｂに示される変成器の好適実施態様のコイル１３０，１４０，１５０，１６０の各々は、ビアによって接続された連続的な層の上の交互する部分巻線、「右」又は第二の部分巻線によって後続される「左」又は第一の部分巻線並びにその反対から成る。（「左」及び「右」という用語は、図４Ａ及び４Ｂに見られるような部分巻線の位置に言及しているに過ぎない。）
【００３９】
よって、差動誘導器１１０の第一コイル、コイル１３０は、ビアによって第二層１０３上の「右」又は第二の部分巻線１３５に接続された、第一層１０２上の「左」又は第一の部分巻線を有する。右部分巻線１３５は、ビア１３７によって第三層１０４上の「左」又は第三の部分巻線１３９に接続されるなどする。差動誘導器１１０の第二コイル、第二コイル１４０は、ビア１４３によって第二層１０３上の「左」又は第二の部分巻線１４５に接続された、第一層１０２上の「右」又は第一の部分巻線１４１を有する。左部分巻線は、ビア１４７によって第三層１０４上の「右」又は第三の部分巻線１４９に接続されるなどする。
【００４０】
よって、差動誘導器１２０の第一コイル、コイル１５０は、ビア１５３によって第二層１０３上の「右」又は第二の部分巻線に接続された、第一層１０２上の「左」又は第一の部分巻線１５１を有する。右部分巻線１５５は、ビア１５７によって第三層１０４上の「左」又は第三の部分巻線１５９に接続されるなどする。差動誘導器１２０の第二コイル、第二コイル１６０は、ビア１６３によって第二層１０３上の「左」又は第二の部分巻線１６５に接続された、第一層１０２上の「右」又は第一の部分巻線１６１を有する。左部分巻線１６５は、ビア１６７によって第三層１０４上の「右」又は第三の部分巻線１６９に接続されるなどする。
【００４１】
この実施態様における各差動誘導器の部分巻線は、図１乃至３と関連して記載された差動誘導器において見られるように、直ぐ上又は下の同一の差動誘導器の部分巻線に比べて水平に変位される。水平変位は図５において最良に見られる。
【００４２】
図４Ｂに示される変成器の実施態様は、現在、図４Ａの実施態様よりも好ましい。何故ならば、模擬実験は対称性に関してより良好な性能を有することを示し、より少ない２つの部分巻線の間の不整合をもたらすからである。図４Ａの実施態様は、交差する相互接続を有し、その場合には、層の上の部分巻線の各組は、他の２つの部分巻線のビアを避けるために、交互する層の上で（交差する相互接続部１９２の）内に或いは（交差する相互接続部１９４の）外に方向を変える。図４Ｂにおいて、これらの相互接続部１９６及び１９８は、左側の部分巻線のみに形成され、且つ、部分巻線が、小さな地域の単純多角形、単純湾曲全周、又は、他の全周によって後続される、大きな地域の単純な多角形、単純な湾曲全周、又は、他の全周を形成する連続的な層の上で、それぞれ交互に内及び外の双方に方向を変える。
【００４３】
参照番号２００によって表示される交互配置変成器の第二好適実施態様が、図７に示されている。変成器２００は、２つの差動誘導器２１０及び２２０を含む。差動誘導器２１０は、コイル２３０及び２４０を有する。差動誘導器２２０は、コイル２５０及び２６０を有する。コイル２３０，２４０，２５０，２６０は、各々、そのそれぞれの頂部の部分巻線に、その独自のポート２３２，２４２，２５２，２６２をそれぞれ有する。
【００４４】
コイル２３０及び２４０並びに２５０及び２６０は、それぞれ、中心タップ２１２及び２２２に接続された直線接続部２１４及び２２４によって、それらのそれぞれの底部層で接合されている。交互配置オンチップ変成器２００は、差動誘導器２１０及び２２０を堅く結合し、よって、位相一貫特性を固有にもたらす。
【００４５】
中心タップ２１２及び２２２が同一ポートになり、変成器２００が６ポート変成器ではなくむしろ５ポート変成器であるよう、直線接続部２１４及び２２４は、伝導性ブリッジ（図示せず）によって接続され得る。
【００４６】
多角形又は部分巻線によって形成される単純な閉塞円弧のような全周の全般的な直径の変化に起因する交互配置は、図７に示されるような２つの層の組の間であり得る。その場合には、２つの層の組は、２つの差動誘導器２１０及び２２０の対とされた巻線に対応する。よって、第一層、層１及び２は、単純な多角形又は部分巻線によって形成される単純な閉塞円弧のような全周の同一又は類似の全般的な直径をそれぞれ有し、この全般的な直径は、単純な多角形、単純な閉塞円弧、又は、層３及び４上の部分巻線によって形成される他の全周の全般的な直径未満である。層５及び６は、層３及び４の全般的な直径よりも大きな全般的な直径の単純な多角形、単純な閉塞円弧、又は、他の全周などを形成する部分巻線を有する。
【００４７】
図７に示される３Ｄオンチップ変成器の実施態様は、所与の差動誘導器の部分巻線が、所与の層厚さのために垂直により一層大きな距離だけ分離され、よって、寄生静電容量を減少するのに役立つという利点を有する。
【００４８】
図８及び９は、図３の上面図に類似する、交互配置オンチップ差動誘導器用の部分巻線のための代替的な形状の上面図を示している。巻線形状も、オンチップ変成器に当て嵌まる。図８は、図１乃至３に示される部分巻線よりも概ねより丸められた形状を有する部分巻線４１０，４２０，４３０，４４０を示している。図９は、図８に示される部分巻線４１０，４２０，４３０，４４０よりもさらに一層丸められた形状を有する部分巻線５１０，５２０，５３０，５４０を示している。
【００４９】
丸められた形状が好ましい。何故ならば、それは同一の閉塞地域のために最短の長さ又は円周をもたらし、それは有限抵抗及び表皮効果によって引き起こされるより低い金属損失をもたらし、よって、より高いＱ因子をもたらすからである。これは最高の磁束をももたらし、より高いインダクタンスをもたらす。しかしながら、図８は、構築するのがより容易であり得る構成を示している。
【００５０】
共振周波数（ｆｏ）は、
【００５１】
【数１】
によって決定される。ここで、Ｃは、誘導器／変成器の静電容量を含む。Ｌは、誘導器／変成器のインダクタンスである。従って、自己共振周波数は、静電容量の平方根に対して反比例する。静電容量を減少することは、全体的に自己共振周波数を増大する。より高い自己共振周波数は、装置がより高い周波数で動作することを許容する。
【００５２】
結合係数は、共振周波数ｆｏで、その最大値に近づく。
【００５３】
誘導器／変成器の静電容量を制御することは、上記のような、装置の寄生静電容量を減少する設計によって達成され得る。静電容量は、誘導器／変成器と並列にバラクタを加え、それによって、自己共振周波数を制御することによって必要に応じて変更され得る。
【００５４】
よって、交互配列３Ｄオンチップ差動誘導器及び変成器は、バラクタバイアスを変更することによって同調され得る共振周波数を有するために、バラクタ（例えば、ダイオード又はトランジスタ）を備え得る。交互配置３Ｄオンチップ差動誘導器６００及びバラクタ８００と並列の交互配置３Ｄオンチップ変成器７００の回路図が、図１０及び１１にそれぞれ示されている。
【００５５】
変成器のために、バラクタ８００は、入力端部又は出力端部のいずれか或いは両方に置かれ得る。図１１では、これはバラクタ８００を変成器７００の入力側７１０と平行に示すことによって表示されているのに対し、バラクタ８０５は、バラクタ８０５を接続する線を破線にすることによって示されるように、変成器７００の出力側７２０と平行であっても平行でなくても良い。バラクタ８００は入力側７１０から除去され得るし、バラクタ８０５のみが出力側７２０に設けられ得る。
【００５６】
出願人は、シリコン交互配置３Ｄオンチップ差動誘導器及び変成器において模擬実験し且つ実施し、それらを低騒音増幅器（ＬＮＡ）、ミキサ、結合ＶＣＯ配列、及び、周波数分割器の設計に適用した。
【００５７】
本開示に従った交互配置３Ｄオンチップ変成器は、２〜１０μｍの範囲の巻線幅並びに０．５〜２μｍの範囲の（同一層中の）巻線間の間隙を備えて構築された。変成器によって占められる不動産は、２０×２０μｍ２〜４０×４０μｍ２の範囲内であった。従来的なオンチップ変成器と比べ、多層交互配置幾何を備えるトランジスタは、典型的には５０〜１００の因数によってサイズを収縮する。
【００５８】
これらの変成器の自己共振周波数は、１００ＧＨｚよりも大きかった。従来的なオンチップ変成器の自己共振周波数は、２０ＧＨｚより下である。
【００５９】
図１２及び１３は、シミュレーションプログラムによって計算されるときに、２０×２０μｍ２の不動産値を有する交互配置３Ｄオンチップ変成器の性能の表を示している。品質因子（Ｑ）及びインダクタンス（Ｌ）は、図１２において、周波数の関数として座標で示されている。
【００６０】
図１３において、結合係数（ｋ）は、周波数の関数として座標で示されている。結合係数は、
【００６１】
【数２】
から得られ、ここで、Ｌ１は、第一誘導器のインダクタンスであり、Ｌ２は、第二誘導器のインダクタンスであり、Ｍは、二重積分式
【００６２】
【数３】
によって計算される２つの誘導器の相互インダクタンスであり、ここで、ｉ及びｊは、その相互インダクタンスが計算されるべき２つの回路を指しており、μｏは、真空の透過率であり、項の残余は、回路の幾何を指しており、インダクタンスは、回路内の電流と無関係に純粋に幾何学的な量である。
【００６３】
インダクタンスがゼロに達するとき、結合係数は約１００ＧＨｚで最大に達することが分かるであろう。約６０ＧＨｚの動作周波数は、高く且つ比較的線形で平坦なインダクタンス並びに最大品質因子を享受する。これは従来的なオンチップ変成器の動作周波数を優に上回る動作周波数である。
【００６４】
ここに開示される交互配置３Ｄオンチップ誘導器及び変成器は、以下の利益をもたらす。
１．極めて小さなチップ不動産を消費する小型サイズ
２．誘導器と基板との間の並びに誘導器及び変成器自体の巻線間のより少ない寄生静電容量
３．Ｑ因子インダクタンス積を増大する大きなインダクタンス
４．オンチップ変成器の主コイルと補助コイルとの間の高い結合係数
５．高周波用途に望ましい極めて高い自己共振周波数
６．差動回路と固有に互換性のある対称構造
７．２つの非相関誘導器よりも求積回路において少ない位相不整合誤差を誘導する変成器
【００６５】
要約すれば、本開示に従って巻線を交互配置することは、より高い磁気結合及びより低い電気結合又は寄生をもたらし、より高い周波数動作を可能にするより高い自己共振周波数をもたらし、よりコンパクトなサイズの故により少ないチップ地域（よって、より低い製造費用）を消費し、対称幾何に起因する位相不整合の減少を提供する。
【００６６】
ここに開示された回路及び方法の例示的な実施態様が上記の記載に示され且つ記載されたが、数多くの変形及び代替的実施態様が当業者に思い浮かぶであろうし、付属の請求項の範囲内で、本発明は具体的に記載されたのと異なる方法で実施され得ることが理解されなければならない。そのような変形及び代替的実施態様は、付属の請求項に定められる本発明の範囲から逸脱することなしに予想され且つ行われ得る。
【図面の簡単な説明】
【００６７】
【図１】図１は、交互配置オンチップ差動誘導器の好適実施態様を概略的に示す等角図である。
【図２】図１に示されるような平面２−２に沿って取られた図１の交互配置オンチップ差動誘導器を示す断面図であり、巻線を強調するために、基板は破線で示されている。
【図３】図１の交互配置オンチップ差動誘導器を概略的に示す端面図であり、基板はあたかも見えないように取り扱われている。
【図４Ａ】交互配置３Ｄオンチップ変成器の第一好適実施態様を示す等角図であり、変成器は２つの交互配置オンチップ差動誘導器を含む。
【図４Ｂ】交互配置３Ｄオンチップ変成器の第一好適実施態様を示す等角図であり、変成器は２つの交互配置オンチップ差動誘導器を含む。
【図５】図４Ａ及び４Ｂに示されるような平面５−５に沿って取られた図４Ａ及び４ｂの交互配置オンチップ変成器を示す断面図である。
【図６Ａ】図４ａ及び４ｂの交互配置オンチップ変成器を概略的に示す端面図であり、基板はあたかも見えないように取り扱われている。
【図６Ｂ】図４ａ及び４ｂの交互配置オンチップ変成器を概略的に示す端面図であり、基板はあたかも見えないように取り扱われている。
【図７】交互配置３Ｄオンチップ変成器の第二好適実施態様を概略的に示す等角図であり、変成器は２つの交互配置差動誘導器を含む。
【図８】交互配置オンチップ差動誘導器の部分巻線のための様々な形状を示す上面図であり、これらの形状はオンチップ変成器にも当て嵌まる。
【図９】交互配置オンチップ差動誘導器の部分巻線のための様々な形状を示す上面図であり、これらの形状はオンチップ変成器にも当て嵌まる。
【図１０】共振周波数を同調するために可変コンデンサを備える交互配置オンチップ差動誘導器の回路を示す回路図である。
【図１１】共振周波数を同調するために可変コンデンサを備える交互配置オンチップ変成器の回路を示す回路図である。
【図１２】本開示に従って製造された変成器のための周波数の関数としての品質因子及びインダクタンスを示すグラフである。
【図１３】本開示に従って製造された変成器のための周波数の関数としての結合係数を示すグラフである。
【特許請求の範囲】
【請求項１】
第一コイルと、第二コイルとを含み、前記第一コイル及び前記第二コイルは、共通軸の上に芯出しされた連続的に接続された巻線をそれぞれ含み、前記第一コイルの前記巻線は、前記第二コイルの前記巻線と交互配置される、誘導性３Ｄオンチップ装置。
【請求項２】
前記第一コイルの前記巻線は、前記共通軸の方向において、前記第二コイルの隣接する巻線と整列されない、請求項１に記載の誘導性３Ｄオンチップ装置。
【請求項３】
前記第一コイル及び前記第二コイルは、第一端部及び第二端部をそれぞれ有し、前記第一コイルの前記第二端部及び前記第二コイルの前記第二端部は、第一中心タップに接続され、前記第一コイルの前記第一端部は、第一ポートであり、前記第二コイルの前記第一端部は、第二ポートである、請求項１に記載の誘導性３Ｄオンチップ装置。
【請求項４】
当該装置は、交互配置三次元オンチップ差動誘導器である、請求項３に記載の誘導性３Ｄオンチップ装置。
【請求項５】
第三コイルと、第四コイルとをさらに含み、前記第三コイル及び前記第四コイルは、前記共通軸の上に芯出しされた連続的に接続された巻線を含み、前記第三コイルの前記巻線は、前記第四コイルの前記巻線と交互配置され、前記第三コイル及び前記第四コイルは、第一端部及び第二端部をそれぞれ有し、前記第三コイルの前記第二端部及び前記第四コイルの前記第二端部は、第二中心タップに接続され、前記第三コイルの前記第一端部は、第三ポートであり、前記第四コイルの前記第一端部は、第四ポートである、請求項１に記載の誘導性３Ｄオンチップ装置。
【請求項６】
前記第一コイルの前記巻線は、前記共通軸の方向において、前記第二コイルの隣接する巻線と整列されない、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項７】
前記第三コイルの前記巻線は、前記共通軸の方向において、前記第四コイルの隣接する巻線と整列されない、請求項６に記載の誘導性３Ｄオンチップ装置。
【請求項８】
当該装置は、交互配置三次元オンチップ変成器である、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項９】
前記第一タップは、第五ポートであり、前記第二タップは、第六ポートである、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項１０】
前記第一中心タップ及び前記第二中心タップは、第五ポートを形成するよう接続される、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項１１】
前記第一ポート及び前記第二ポートと並列に動作的に接続される可変コンデンサをさらに含む、請求項３に記載の誘導性３Ｄオンチップ装置。
【請求項１２】
前記第一ポート及び前記第二ポートと並列に動作的に接続される可変コンデンサをさらに含む、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項１３】
前記第三ポート及び前記第四ポートと並列に動作的に接続される可変コンデンサをさらに含む、請求項１２に記載の誘導性３Ｄオンチップ装置。
【請求項１４】
チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、前記第一コイル及び前記第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、前記層を通過する前記第一コイル及び前記第二コイルの各々の連続的な部分巻線の間の接続部を備える層の上に配置され、
前記第一コイル及び前記第二コイルの前記部分巻線は、前記共通整列軸に対して概ね垂直であり、且つ、交互配置される、
交互配置三次元オンチップ差動誘導器。
【請求項１５】
前記第一コイルの各部分巻線は、前記第二コイルの部分巻線を備える層の上に配置される、請求項１４に記載の交互配置三次元オンチップ差動誘導器。
【請求項１６】
層の上に配置される各部分巻線は、単純な多角形又は単純な閉塞円弧の形状の一部を定める、請求項１５に記載の交互配置三次元オンチップ差動誘導器。
【請求項１７】
層の上に配置される前記第一コイルの前記部分巻線及び前記第二コイルの前記部分巻線は、単純な多角形又は単純な閉塞円弧の形状を概ね定める、請求項１６に記載の交互配置三次元オンチップ差動誘導器。
【請求項１８】
層の上の前記部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の地域は、隣接する層の上の前記部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域よりも大きいか或いは小さい、請求項１７に記載の交互配置三次元オンチップ差動誘導器。
【請求項１９】
コイルの連続的な部分巻線の間の前記接続部は、ビアである、請求項１４乃至１８のうちのいずれか１項に記載の交互配置三次元オンチップ差動誘導器。
【請求項２０】
前記第一コイル及び前記第二コイルは、第一端部及び第二端部をそれぞれ有し、前記第一コイルの前記第二端部及び前記第二コイルの前記第二端部は、中心タップに接続され、前記第一コイルの前記第一端部は、第一ポートであり、前記第二コイルの前記第一端部は、第二ポートである、請求項１４乃至１８のうちのいずれか１項に記載の交互配置三次元オンチップ差動誘導器。
【請求項２１】
チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、前記第一コイル及び前記第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、前記第一コイル及び前記第二コイルの各々の連続的な部分巻線を分離する層を通過する前記第一コイル及び前記第二コイルの各々の前記連続的な部分巻線の間の接続部を備える層の上に配置され、
前記第一コイル及び前記第二コイルの前記部分巻線は、前記共通整列軸に対して概ね垂直であり、且つ、交互配置され、
前記チップの前記複数の層の上に形成され且つ前記共通整列軸を共有する第三コイル及び第四コイルを含み、前記第三コイル及び前記第四コイルの各々は、複数の部分巻線を含み、各部分巻線は、前記第三コイル及び前記第四コイルの各々の連続的な巻線を分離する層を通過する前記第三コイル及び前記第四コイルの各々の前記連続的な巻線の間の接続部を備える層の上に配置され、
前記第三コイル及び前記第四コイルの前記部分巻線は、前記共通整列軸に対して概ね垂直であり、且つ、交互配置される、
交互配置三次元オンチップ差動変成器。
【請求項２２】
前記第一コイルの部分巻線は、前記第二コイルの部分巻線を備える層の上に配置される、請求項２１に記載の交互配置三次元オンチップ差動変成器。
【請求項２３】
前記第一コイル、前記第二コイル、前記第三コイル、及び、前記第四コイルの部分巻線は、少なくとも１つの層の上に配置される、請求項２２に記載の交互配置三次元オンチップ差動変成器。
【請求項２４】
前記第一コイル、前記第二コイル、前記第三コイル、及び、前記第四コイルの部分巻線は、それらの上に配置される部分巻線を有する層のそれぞれの上に配置される、請求項２２に記載の交互配置三次元オンチップ差動変成器。
【請求項２５】
前記第三コイルの部分巻線は、前記第四コイルの部分巻線を備える層の上に配置される、請求項２２に記載の交互配置三次元オンチップ差動変成器。
【請求項２６】
前記第一コイル及び前記第二コイルの前記部分巻線並びに前記第三コイル及び前記第四コイルの前記部分巻線は、交互する層の上に配置される、請求項２５に記載の交互配置三次元オンチップ差動変成器。
【請求項２７】
層の上に配置される各部分巻線は、単純な多角形又は単純な閉塞円弧の形状の一部を定める、請求項２１乃至２６のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項２８】
層の上に配置される前記第一コイルの前記部分巻線及び前記第二コイルの前記部分巻線は、単純な多角形又は単純な閉塞円弧の形状を概ね定める、請求項２１乃至２６のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項２９】
層の上に配置される前記第三コイルの前記部分巻線及び前記第四コイルの前記部分巻線は、単純な多角形又は単純な閉塞円弧の形状を概ね定める、請求項２８に記載の交互配置三次元オンチップ差動変成器。
【請求項３０】
層の上の前記第一コイル及び前記第二コイルによって定められる前記単純な多角形又は単純な閉塞円弧の前記地域は、前記第一コイル及び前記第二コイルの最も近い部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域よりも大きいか或いは小さい、請求項２９に記載の交互配置三次元オンチップ差動変成器。
【請求項３１】
層の上の前記第三コイル及び前記第四コイルの前記部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域は、前記第三コイル及び前記第四コイルの最も近い部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域よりも大きいか或いは小さい、請求項２９に記載の交互配置三次元オンチップ差動変成器。
【請求項３２】
コイルの連続的な部分巻線の間の前記接続部は、ビアである、請求項２１乃至３１のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項３３】
前記第一コイル及び前記第二コイルは、第一端部及び第二端部をそれぞれ有し、前記第一コイルの前記第二端部及び前記第二コイルの前記第二端部は、第一中心タップに接続され、前記第一コイルの前記第一端部は、第一ポートであり、前記第二コイルの前記第一端部は、第二ポートであり、前記第三コイル及び前記第四コイルは、第一端部及び第二端部をそれぞれ有し、前記第三コイルの前記第二端部及び前記第四コイルの前記第二端部は、第二中心タップに接続され、前記第三コイルの前記第一端部は、第三ポートであり、前記第四コイルの前記第一端部は、第二ポートである、請求項２１乃至３１のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項３４】
前記第一中心タップは、第五ポートであり、前記第二中心タップは、第六ポートである、請求項３３に記載の交互配置三次元オンチップ差動変成器。
【請求項３５】
前記第一中心タップ及び前記第二中心タップは、第五ポートであるように接続される、請求項３３に記載の交互配置三次元オンチップ差動変成器。
【請求項３６】
チップの上の連続的な層の中に基板を形成するステップと、
各層の上に２つの部分巻線を配置するステップと、
前記層の１つの上に配置される前記部分巻線の各々を隣接する層の前記部分巻線の１つに接続するステップをと含み、
前記部分巻線は、共通軸を有し、且つ、単純な多角形又は単純な閉塞円弧の形状を形成し、
１つの層の前記部分巻線は、隣接する層の前記部分巻線と交互配置されるように配置される、
三次元オンチップ差動誘導器及び変成器を製造するための方法。
【請求項３７】
各層の上に部分巻線を配置するステップは、各層の上に４つの部分巻線を配置するステップを含み、前記部分巻線は共通軸を有し、且つ、部分巻線の対に配列され、部分巻線の各対は、単純な多角形又は単純な閉塞円弧の形状を形成する、請求項３６に記載の三次元オンチップ差動誘導器及び変成器を製造するための方法。
【請求項１】
第一コイルと、第二コイルとを含み、前記第一コイル及び前記第二コイルは、共通軸の上に芯出しされた連続的に接続された巻線をそれぞれ含み、前記第一コイルの前記巻線は、前記第二コイルの前記巻線と交互配置される、誘導性３Ｄオンチップ装置。
【請求項２】
前記第一コイルの前記巻線は、前記共通軸の方向において、前記第二コイルの隣接する巻線と整列されない、請求項１に記載の誘導性３Ｄオンチップ装置。
【請求項３】
前記第一コイル及び前記第二コイルは、第一端部及び第二端部をそれぞれ有し、前記第一コイルの前記第二端部及び前記第二コイルの前記第二端部は、第一中心タップに接続され、前記第一コイルの前記第一端部は、第一ポートであり、前記第二コイルの前記第一端部は、第二ポートである、請求項１に記載の誘導性３Ｄオンチップ装置。
【請求項４】
当該装置は、交互配置三次元オンチップ差動誘導器である、請求項３に記載の誘導性３Ｄオンチップ装置。
【請求項５】
第三コイルと、第四コイルとをさらに含み、前記第三コイル及び前記第四コイルは、前記共通軸の上に芯出しされた連続的に接続された巻線を含み、前記第三コイルの前記巻線は、前記第四コイルの前記巻線と交互配置され、前記第三コイル及び前記第四コイルは、第一端部及び第二端部をそれぞれ有し、前記第三コイルの前記第二端部及び前記第四コイルの前記第二端部は、第二中心タップに接続され、前記第三コイルの前記第一端部は、第三ポートであり、前記第四コイルの前記第一端部は、第四ポートである、請求項１に記載の誘導性３Ｄオンチップ装置。
【請求項６】
前記第一コイルの前記巻線は、前記共通軸の方向において、前記第二コイルの隣接する巻線と整列されない、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項７】
前記第三コイルの前記巻線は、前記共通軸の方向において、前記第四コイルの隣接する巻線と整列されない、請求項６に記載の誘導性３Ｄオンチップ装置。
【請求項８】
当該装置は、交互配置三次元オンチップ変成器である、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項９】
前記第一タップは、第五ポートであり、前記第二タップは、第六ポートである、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項１０】
前記第一中心タップ及び前記第二中心タップは、第五ポートを形成するよう接続される、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項１１】
前記第一ポート及び前記第二ポートと並列に動作的に接続される可変コンデンサをさらに含む、請求項３に記載の誘導性３Ｄオンチップ装置。
【請求項１２】
前記第一ポート及び前記第二ポートと並列に動作的に接続される可変コンデンサをさらに含む、請求項５に記載の誘導性３Ｄオンチップ装置。
【請求項１３】
前記第三ポート及び前記第四ポートと並列に動作的に接続される可変コンデンサをさらに含む、請求項１２に記載の誘導性３Ｄオンチップ装置。
【請求項１４】
チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、前記第一コイル及び前記第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、前記層を通過する前記第一コイル及び前記第二コイルの各々の連続的な部分巻線の間の接続部を備える層の上に配置され、
前記第一コイル及び前記第二コイルの前記部分巻線は、前記共通整列軸に対して概ね垂直であり、且つ、交互配置される、
交互配置三次元オンチップ差動誘導器。
【請求項１５】
前記第一コイルの各部分巻線は、前記第二コイルの部分巻線を備える層の上に配置される、請求項１４に記載の交互配置三次元オンチップ差動誘導器。
【請求項１６】
層の上に配置される各部分巻線は、単純な多角形又は単純な閉塞円弧の形状の一部を定める、請求項１５に記載の交互配置三次元オンチップ差動誘導器。
【請求項１７】
層の上に配置される前記第一コイルの前記部分巻線及び前記第二コイルの前記部分巻線は、単純な多角形又は単純な閉塞円弧の形状を概ね定める、請求項１６に記載の交互配置三次元オンチップ差動誘導器。
【請求項１８】
層の上の前記部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の地域は、隣接する層の上の前記部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域よりも大きいか或いは小さい、請求項１７に記載の交互配置三次元オンチップ差動誘導器。
【請求項１９】
コイルの連続的な部分巻線の間の前記接続部は、ビアである、請求項１４乃至１８のうちのいずれか１項に記載の交互配置三次元オンチップ差動誘導器。
【請求項２０】
前記第一コイル及び前記第二コイルは、第一端部及び第二端部をそれぞれ有し、前記第一コイルの前記第二端部及び前記第二コイルの前記第二端部は、中心タップに接続され、前記第一コイルの前記第一端部は、第一ポートであり、前記第二コイルの前記第一端部は、第二ポートである、請求項１４乃至１８のうちのいずれか１項に記載の交互配置三次元オンチップ差動誘導器。
【請求項２１】
チップの上の複数の層の上に形成され且つ共通整列軸を共有する第一コイル及び第二コイルを含み、前記第一コイル及び前記第二コイルの各々は、複数の部分巻線を含み、各部分巻線は、前記第一コイル及び前記第二コイルの各々の連続的な部分巻線を分離する層を通過する前記第一コイル及び前記第二コイルの各々の前記連続的な部分巻線の間の接続部を備える層の上に配置され、
前記第一コイル及び前記第二コイルの前記部分巻線は、前記共通整列軸に対して概ね垂直であり、且つ、交互配置され、
前記チップの前記複数の層の上に形成され且つ前記共通整列軸を共有する第三コイル及び第四コイルを含み、前記第三コイル及び前記第四コイルの各々は、複数の部分巻線を含み、各部分巻線は、前記第三コイル及び前記第四コイルの各々の連続的な巻線を分離する層を通過する前記第三コイル及び前記第四コイルの各々の前記連続的な巻線の間の接続部を備える層の上に配置され、
前記第三コイル及び前記第四コイルの前記部分巻線は、前記共通整列軸に対して概ね垂直であり、且つ、交互配置される、
交互配置三次元オンチップ差動変成器。
【請求項２２】
前記第一コイルの部分巻線は、前記第二コイルの部分巻線を備える層の上に配置される、請求項２１に記載の交互配置三次元オンチップ差動変成器。
【請求項２３】
前記第一コイル、前記第二コイル、前記第三コイル、及び、前記第四コイルの部分巻線は、少なくとも１つの層の上に配置される、請求項２２に記載の交互配置三次元オンチップ差動変成器。
【請求項２４】
前記第一コイル、前記第二コイル、前記第三コイル、及び、前記第四コイルの部分巻線は、それらの上に配置される部分巻線を有する層のそれぞれの上に配置される、請求項２２に記載の交互配置三次元オンチップ差動変成器。
【請求項２５】
前記第三コイルの部分巻線は、前記第四コイルの部分巻線を備える層の上に配置される、請求項２２に記載の交互配置三次元オンチップ差動変成器。
【請求項２６】
前記第一コイル及び前記第二コイルの前記部分巻線並びに前記第三コイル及び前記第四コイルの前記部分巻線は、交互する層の上に配置される、請求項２５に記載の交互配置三次元オンチップ差動変成器。
【請求項２７】
層の上に配置される各部分巻線は、単純な多角形又は単純な閉塞円弧の形状の一部を定める、請求項２１乃至２６のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項２８】
層の上に配置される前記第一コイルの前記部分巻線及び前記第二コイルの前記部分巻線は、単純な多角形又は単純な閉塞円弧の形状を概ね定める、請求項２１乃至２６のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項２９】
層の上に配置される前記第三コイルの前記部分巻線及び前記第四コイルの前記部分巻線は、単純な多角形又は単純な閉塞円弧の形状を概ね定める、請求項２８に記載の交互配置三次元オンチップ差動変成器。
【請求項３０】
層の上の前記第一コイル及び前記第二コイルによって定められる前記単純な多角形又は単純な閉塞円弧の前記地域は、前記第一コイル及び前記第二コイルの最も近い部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域よりも大きいか或いは小さい、請求項２９に記載の交互配置三次元オンチップ差動変成器。
【請求項３１】
層の上の前記第三コイル及び前記第四コイルの前記部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域は、前記第三コイル及び前記第四コイルの最も近い部分巻線によって定められる前記単純な多角形又は単純な閉塞円弧の前記地域よりも大きいか或いは小さい、請求項２９に記載の交互配置三次元オンチップ差動変成器。
【請求項３２】
コイルの連続的な部分巻線の間の前記接続部は、ビアである、請求項２１乃至３１のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項３３】
前記第一コイル及び前記第二コイルは、第一端部及び第二端部をそれぞれ有し、前記第一コイルの前記第二端部及び前記第二コイルの前記第二端部は、第一中心タップに接続され、前記第一コイルの前記第一端部は、第一ポートであり、前記第二コイルの前記第一端部は、第二ポートであり、前記第三コイル及び前記第四コイルは、第一端部及び第二端部をそれぞれ有し、前記第三コイルの前記第二端部及び前記第四コイルの前記第二端部は、第二中心タップに接続され、前記第三コイルの前記第一端部は、第三ポートであり、前記第四コイルの前記第一端部は、第二ポートである、請求項２１乃至３１のうちのいずれか１項に記載の交互配置三次元オンチップ差動変成器。
【請求項３４】
前記第一中心タップは、第五ポートであり、前記第二中心タップは、第六ポートである、請求項３３に記載の交互配置三次元オンチップ差動変成器。
【請求項３５】
前記第一中心タップ及び前記第二中心タップは、第五ポートであるように接続される、請求項３３に記載の交互配置三次元オンチップ差動変成器。
【請求項３６】
チップの上の連続的な層の中に基板を形成するステップと、
各層の上に２つの部分巻線を配置するステップと、
前記層の１つの上に配置される前記部分巻線の各々を隣接する層の前記部分巻線の１つに接続するステップをと含み、
前記部分巻線は、共通軸を有し、且つ、単純な多角形又は単純な閉塞円弧の形状を形成し、
１つの層の前記部分巻線は、隣接する層の前記部分巻線と交互配置されるように配置される、
三次元オンチップ差動誘導器及び変成器を製造するための方法。
【請求項３７】
各層の上に部分巻線を配置するステップは、各層の上に４つの部分巻線を配置するステップを含み、前記部分巻線は共通軸を有し、且つ、部分巻線の対に配列され、部分巻線の各対は、単純な多角形又は単純な閉塞円弧の形状を形成する、請求項３６に記載の三次元オンチップ差動誘導器及び変成器を製造するための方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２００９−５０３９０９（Ｐ２００９−５０３９０９Ａ）
【公表日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００８−５２５２１３（Ｐ２００８−５２５２１３）
【出願日】平成１８年８月２日（２００６．８．２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３０３８２
【国際公開番号】ＷＯ２００７／０１９２８０
【国際公開日】平成１９年２月１５日（２００７．２．１５）
【出願人】（５０１３２５９４５）ザ リージェンツ オブ ザ ユニヴァーシティ オブ カリフォルニア (10)
【氏名又は名称原語表記】ＴＨＥ ＲＥＧＥＮＴＳ ＯＦ ＴＨＥ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＣＡＬＩＦＯＲＮＩＡ
【Ｆターム（参考）】
【公表日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成１８年８月２日（２００６．８．２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３０３８２
【国際公開番号】ＷＯ２００７／０１９２８０
【国際公開日】平成１９年２月１５日（２００７．２．１５）
【出願人】（５０１３２５９４５）ザ リージェンツ オブ ザ ユニヴァーシティ オブ カリフォルニア (10)
【氏名又は名称原語表記】ＴＨＥ ＲＥＧＥＮＴＳ ＯＦ ＴＨＥ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＣＡＬＩＦＯＲＮＩＡ
【Ｆターム（参考）】
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