信号伝送回路及び半導体集積回路
【課題】長距離伝送路を有する場合であっても伝送路の容量を抑えたり電源電圧を下げたりすることなく、消費電力を下げることができる信号伝送回路及びそれを備えた半導体集積回路を提供すること。
【解決手段】入力されるデジタル信号Ｓｉｇ１を伝送路２０に送信する送信部１０と、伝送路２０に送信されたデジタル信号Ｓｉｇ２を受信する受信部３０とを有する信号伝送回路１において、送信部１０は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続した２つのＮＭＯＳトランジスタＮ０，Ｎ１を有し、これらのＮＭＯＳトランジスタＮ０，Ｎ１を入力されるデジタル信号Ｓｉｇ１に基づいて交互に動作させて２つＮＭＯＳトランジスタＮ０，Ｎ１の接続点からデジタル信号Ｓｉｇ２を伝送路２０に送信する。
【解決手段】入力されるデジタル信号Ｓｉｇ１を伝送路２０に送信する送信部１０と、伝送路２０に送信されたデジタル信号Ｓｉｇ２を受信する受信部３０とを有する信号伝送回路１において、送信部１０は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続した２つのＮＭＯＳトランジスタＮ０，Ｎ１を有し、これらのＮＭＯＳトランジスタＮ０，Ｎ１を入力されるデジタル信号Ｓｉｇ１に基づいて交互に動作させて２つＮＭＯＳトランジスタＮ０，Ｎ１の接続点からデジタル信号Ｓｉｇ２を伝送路２０に送信する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路間や半導体集積回路内で伝送路を介してデジタル信号を送受信する信号伝送回路及びそれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来より、半導体集積回路（ＩＣ）間や半導体集積回路内で信号配線である伝送路を介して信号を送受信するデジタル信号伝送回路がある（例えば、特許文献１参照）。
【０００３】
図２に従来の信号伝送回路１００を示す。この従来回路においては、伝送路１１０にデジタル信号を送信する送信部１０１にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路Ｉｎｖ１００を用いている。この回路では伝送路に伝送するデジタル信号のレベルがＨレベルのときＶＣＣなる電源電圧レベルとなり、ＬレベルのときＧＮＤなる接地電圧レベルとなる。
【０００４】
このように、従来の信号伝送回路では、伝送路に伝送するＨレベルのデジタル信号を電源電圧に、Ｌレベルのデジタル信号を接地電圧にするように駆動していたため、伝送路に存在する容量成分の影響により、伝送路で電力を消費していた。
【０００５】
例えば、伝送路の容量成分をＣ１（Ｆ）、電源電圧をＶ１（Ｖ）、デジタル信号の遷移サイクル（ＬレベルからＨレベルになるまでの時間或いは、ＨレベルからＬレベルになるまでの時間）をＴ１（ｓｅｃ）とすると、この伝送路で消費される電力Ｐ１（Ｐ）は以下の式（１）で表される。
Ｐ１＝Ｃ１×Ｖ１２／Ｔ１ ・・・（１）
【０００６】
従って、半導体集積回路内に伝送路として長距離配線が多数存在すると、伝送路の容量成分Ｃ１が大きくなることから電力消費が大きくなる。
【０００７】
そこで、従来では、伝送路での電力消費を抑制するために、半導体集積回路において伝送路の容量成分Ｃ１を小さくしたり、電源電圧を低くしたり、或いは半導体集積回路の動作周波数を低くする等の方法が採用されていた。
【０００８】
【特許文献１】特開平１０−９３４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、伝送路の容量成分Ｃ１を小さくするために隣接配線との間隔を広めに確保すると、半導体集積回路中の配線占有領域が増加するため、半導体集積回路の面積が増加してしまう。また、配線自体を細くして伝送路の容量成分Ｃ１を小さくしようとすると、配線自体の持つ抵抗が増加するため、伝送路における時定数が増加し半導体集積回路の動作スピードが遅くなる。
【００１０】
また、半導体集積回路の電源電圧を小さくして電力消費を低減させると、回路全体の動作スピードが遅くなってしまい、結果として半導体集積回路を用いた製品の仕様を満足できなくなる恐れがある。そこで、半導体集積回路において電流消費が著しく大きな部分に別電源を用いて、この部分の電源電圧のみを下げることにより、半導体集積回路全体の動作スピードの低下を阻止することが考えられるが、これらの電源間の素子分離や各電源の電源配線を必要とするため、結果として面積が増大してしまう。
【００１１】
また、半導体集積回路の動作周波数を低くすることで、電力消費を低減することができるが、回路全体の動作スピードが遅くなってしまい、結果として半導体集積回路を用いた製品の仕様を満足できなくなる恐れがある。
【００１２】
そこで、本発明は、長距離伝送路を有する場合であっても伝送路の容量を抑えたり電源電圧を下げたりすることなく、消費電力を下げることができる信号伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１に記載の発明は、入力されるデジタル信号を伝送路に送信する送信部と、前記伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする。
【００１４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記受信部は、増幅器と、この増幅器と前記伝送路との間に配置したＮＭＯＳトランジスタと、前記増幅器の入力をこの増幅器の出力に基づいて前記電源電圧にラッチするラッチ回路とを有することを特徴とする。
【００１５】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記ラッチ回路は、前記増幅器の出力をゲートに接続し、前記電源電圧にソースを接続し、前記増幅器の入力をドレインに接続したＰＭＯＳトランジスタにより構成したことを特徴とする。
【００１６】
また、請求項４に記載の発明は、請求項２又は請求項３に記載の発明において、前記送信部のＮＭＯＳトランジスタの閾値電圧と前記受信部のＮＭＯＳトランジスタの閾値電圧を略同一としたことを特徴とする。
【００１７】
また、請求項５に記載の発明は、請求項２〜４のいずれか一項に記載の発明において、前記送信部のＮＭＯＳトランジスタによる電流能力は、前記受信側のＰＭＯＳトランジスタの電流能力よりも大きくしたことを特徴とする。
【００１８】
また、請求項６に記載の発明は、請求項２〜５のいずれか一項に記載の発明において、前記送信部から送信されるデジタル信号のＨレベルの電圧が、前記受信部のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧よりも大きいことを特徴とする。
【００１９】
また、請求項７に記載の発明は、入力されるデジタル信号を伝送路に送信する送信部と、この送信回路から送信されたデジタル信号を受信する受信部とを有する信号送信回路を備えた半導体集積回路において、前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする。
【発明の効果】
【００２０】
請求項１,７に記載の発明によれば、入力されるデジタル信号を伝送路に送信する送信部と、伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を伝送路に送信するので、長距離伝送路を有する場合であっても伝送路の容量を抑えたり電源電圧を下げたりすることなく、消費電力を下げることができる。
【００２１】
また、請求項２に記載の発明によれば、増幅器と、この増幅器と伝送路との間に配置したＮＭＯＳトランジスタと、増幅器の入力を増幅器の出力に基づいて電源電圧にラッチするラッチ回路とを有するので、電源電圧から接地電圧への貫通電流を抑制することができる。
【００２２】
また、請求項３に記載の発明によれば、ラッチ回路をＰＭＯＳトランジスタ一つで構成しているので、ラッチ回路の実装面積が少なくて済む。
【００２３】
また、請求項４に記載の発明によれば、送信部のＮＭＯＳトランジスタの閾値電圧と受信部のＮＭＯＳトランジスタの閾値電圧を略同一としたので、伝送路の容量成分への余分な電荷の充電や、増幅器の動作スピードの劣化を防止することができる。
【００２４】
また、請求項５に記載の発明によれば、送信部のＮＭＯＳトランジスタによる電流能力は、受信側のＰＭＯＳトランジスタの電流能力よりも大きいものとしたので、ＰＭＯＳトランジスタで構成されるラッチ回路のラッチ状態を反転させることが出来なくなるという問題を回避することができる。
【００２５】
また、請求項６に記載の発明によれば、送信部から送信されるデジタル信号のＨレベルの電圧が、受信部のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧よりも大きいものとしたので、増幅器において、Ｈレベルのデジタル信号の認識漏れを回避することができる。
【発明を実施するための最良の形態】
【００２６】
本実施形態にかかる半導体集積回路（ＩＣ）は、入力される２値論理信号であるデジタル信号（入力信号）をドライブして伝送路に送信する送信部と、信号配線である伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路を備えている。
【００２７】
送信部は、電源電圧であるＶＣＣと接地電圧であるＧＮＤとの間に直列に接続した２つのＮＭＯＳトランジスタを有しており、これらのＮＭＯＳトランジスタを入力信号に基づいて交互に動作させてこれら２つＮＭＯＳトランジスタの接続点からデジタル信号を伝送路に送信するようにしている。
【００２８】
かかる信号伝送回路においては、伝送路を伝送するデジタル信号のＨレベルのときの電圧がＶＣＣ（電源電圧）−Ｖｔｈ（ＮＭＯＳトランジスタの閾値電圧）なる電圧レベルとなり、ＬレベルのときＧＮＤなる接地電圧レベルとなる。
【００２９】
従来の信号伝送回路では、ＶＣＣとＧＮＤとの間に直列に接続するトランジスタを、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成していたため、伝送路を伝送するＨレベルのデジタル信号の電圧がＶＣＣとなっていたが、本実施形態における信号伝送回路では上述のように伝送路を伝送するＨレベルの信号の電圧がＶＣＣ−Ｖｔｈとなる。
【００３０】
従って、伝送路を伝送するＨレベルのデジタル信号の電圧をＶｔｈ分だけ電圧を低減させることができ、信号伝送回路のＶＣＣの電圧を下げることなく、伝送路での電力消費を低減することができる。なお、消費電力の低減を行う目的で、他の回路の駆動電圧とは別に電圧を下げた信号伝送回路用電源を新たに加えることも考えられるが、このように信号伝送回路用電源を別途設けるとその電源を配置するための面積が必要となってしまうことになってしまう。一方、本実施形態のおける信号伝送回路では信号伝送回路用電源を配置する必要がないため、そのための面積が不要である。
【００３１】
このように伝送路へ送信するＨレベルのデジタル信号の電圧を低減することができるため、特に長距離伝送路が多数存在する半導体集積回路にこの回路構成を各々適用することで、消費電力の低減効果が大きなものとなる。
【００３２】
以下、図面に基づいて本発明の一実施形態を詳説する。図１は、本実施形態の信号伝送回路１の概略構成図である。本実施形態における信号伝送回路１は、一つの半導体集積回路Ａ（ＩＣ）内に配置されるものであるが、２以上の半導体集積回路間（例えば、実装基板やインターポーザにおける２以上の半導体素子間）で信号伝送を行うものであってもよい。
【００３３】
図１に示すように、信号伝送回路１は、入力されるデジタル信号Ｓｉｇ１を伝送路２０に送信する送信部１０と、信号配線である伝送路２０に送信されたデジタル信号Ｓｉｇ２を受信する受信部３０とを備えている。
【００３４】
送信部１０は、ＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ１、ＣＭＯＳインバータ回路Ｉｎｖ１を備えている。
【００３５】
ＮＭＯＳトランジスタＮ０のドレインは電源電圧であるＶＣＣに接続され、そのソースは送信部１０の出力ノードＸに接続される。また、ＮＭＯＳトランジスタＮ１のドレインは送信部１０の出力ノードＸに接続され、そのソースは接地電圧であるＧＮＤに接続される。また、ＮＭＯＳトランジスタＮ０，Ｎ１のバックゲートは、ＧＮＤに接続される。
【００３６】
また、デジタル信号である入力信号Ｓｉｇ１をＮＭＯＳトランジスタＮ０のゲートに入力し、入力信号Ｓｉｇ１をＣＭＯＳインバータ回路Ｉｎｖ１によって信号レベルを反転したデジタル信号Ｓｉｇ１’をＮＭＯＳトランジスタＮ１のゲートに入力している。なお、ＣＭＯＳインバータ回路Ｉｎｖ１はＶＣＣ及びＧＮＤを基準電圧として動作する。
【００３７】
すなわち、信号伝送回路１は、電源電圧であるＶＣＣと接地電圧であるＧＮＤとの間に直列に接続したＮＭＯＳトランジスタＮ０及びＮＭＯＳトランジスタＮ１を有しており、入力信号Ｓｉｇ１をＮＭＯＳトランジスタＮ０のゲートに入力し、入力信号Ｓｉｇ１をＣＭＯＳインバータ回路Ｉｎｖ１によって反転したデジタル信号Ｓｉｇ１’をＮＭＯＳトランジスタＮ１のゲートに入力することにより、ＮＭＯＳトランジスタＮ０，Ｎ１を入力信号Ｓｉｇ１に基づいて交互に動作させてこれら２つＮＭＯＳトランジスタＮ０，Ｎ１の接続点（出力ノードＸ）からデジタル信号Ｓｉｇ２を伝送路２０に送信するようにしている。
【００３８】
このように信号伝送回路１においては、Ｈレベルの信号を伝送路２０に出力する駆動ドライバとしてＮＭＯＳトランジスタＮ０を用いており、Ｌレベルのデジタル信号を伝送路２０に出力する駆動ドライバとしてＮＭＯＳトランジスタＮ１を用いている。つまり、ＮＭＯＳトランジスタＮ０がＨレベルの信号送信用の駆動ドライバとなり、ＮＭＯＳトランジスタＮ１がＬレベルの信号送信用の駆動ドライバとなる。
【００３９】
従って、ＮＭＯＳトランジスタＮ０の閾値電圧をＶｔｈ０とすると、送信部１０が出力するデジタル信号Ｓｉｇ２のＨレベルのときの電圧がＶＣＣ−Ｖｔｈ０となり、出力するＨレベルのデジタル信号Ｓｉｇ２の電圧をＶＣＣからＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０分低減させることができる。
【００４０】
このように伝送路を伝送するＨレベルのデジタル信号Ｓｉｇ２の電圧をＶｔｈ０だけ低減させることができるため、ＶＣＣの電圧を下げることなく、伝送路２０での電力消費を低減することができる。なお、消費電力低減を行う目的で、他の回路の駆動電圧とは別に電圧を下げた信号伝送回路用電源を新たに加えることも考えられるが、このように信号伝送回路用電源を別途設けるとその電源を配置するための面積が必要となってしまう。しかし、本実施形態における信号伝送回路１ではそのようなことがない。
【００４１】
特に、長距離伝送路が多数存在する半導体集積回路において、この信号伝送回路１の回路構成を各々適用することで、消費電力の低減効果が大きなものとなる。
【００４２】
ところで、受信部３０において受信するデジタル信号Ｓｉｇ２のＨレベルの電圧は上述のようにＶＣＣ−Ｖｔｈ０となる。
【００４３】
しかし、このデジタル信号Ｓｉｇ２を受信する受信部を従来の信号伝送回路と同様にＶＣＣ及びＧＮＤを基準電圧とするＣＭＯＳインバータ回路のみで構成すると、このＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタを完全にＯＦＦ状態にすることが出来ない状態が発生することがある。
【００４４】
その結果、ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタのソース側からＣＭＯＳインバータ回路を構成するＮＭＯＳトランジスタのソース側へ向けて貫通電流が流れてしまう。この貫通電流はＣＭＯＳインバータ回路へ入力するデジタル信号Ｓｉｇ２の信号レベルがＨレベルの期間中に流れる電流である。
【００４５】
そこで、本実施形態における信号伝送回路１の受信部３０では、この貫通電流を抑制するため、ＣＭＯＳインバータ回路Ｉｎｖ２にさらに、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ０を加えることとし、受信部３０を、ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ０、ＣＭＯＳインバータ回路Ｉｎｖ２，Ｉｎｖ３により構成した。なお、ＣＭＯＳインバータ回路Ｉｎｖ２，Ｉｎｖ３はＶＣＣ及びＧＮＤを基準電圧として動作する。
【００４６】
ＰＭＯＳトランジスタＰ０は、ＣＭＯＳインバータ回路Ｉｎｖ２の出力をゲートに接続し、Ｖｃｃにソースを接続し、ＣＭＯＳインバータ回路Ｉｎｖ２の入力をドレインに接続しており、ＣＭＯＳインバータ回路Ｉｎｖ２へ入力するデジタル信号Ｓｉｇ２をこのＣＭＯＳインバータ回路Ｉｎｖ２から出力されるデジタル信号Ｓｉｇ３に基づいてＨレベルの信号をＶＣＣにラッチするラッチ回路として機能する。なお、ＰＭＯＳトランジスタＰ０のバックゲートは、ＶＣＣに接続する。
【００４７】
このようにＰＭＯＳトランジスタＰ０をラッチ回路として動作させることによって、ＣＭＯＳインバータ回路Ｉｎｖ２にデジタル信号Ｓｉｇ２のＨレベル（ＶＣＣ−Ｖｔｈ０）の電圧が入力されとき、これをＶＣＣなる電源電圧レベルへと持ち上げて、上述したＶＣＣからＧＮＤへの貫通電流を抑制している。
【００４８】
また、ＮＭＯＳトランジスタＮ２は、伝送路２０とＣＭＯＳインバータ回路Ｉｎｖ２との間に配置される。すなわち、伝送路２０にＮＭＯＳトランジスタＮ２のドレインを接続し、ＣＭＯＳインバータ回路Ｉｎｖ２の入力にＮＭＯＳトランジスタＮ２のソースを接続する。また、ＮＭＯＳトランジスタＮ２のゲートはＶＣＣに接続しており、これによりＮＭＯＳトランジスタＮ２は、常に動作状態（Ｎｏｒｍａｌｌｙ ＯＮ）状態となり、所謂トランスファーゲートとして機能することになる。なお、ＮＭＯＳトランジスタＮ２のバックゲートは、ＧＮＤに接続する。
【００４９】
このＮＭＯＳトランジスタＮ２によって、ＰＭＯＳトランジスタＰ０によりＶＣＣレベルにしたＣＭＯＳインバータ回路Ｉｎｖ２の入力の電圧が送信部１０側に伝送されることを抑制することができる。
【００５０】
すなわち、このＮＭＯＳトランジスタＮ２がない場合、ＰＭＯＳトランジスタＰ０によって、伝送路に伝送されるデジタル信号Ｓｉｇ２の電圧レベルがＶＣＣ−Ｖｔｈ０からＶＣＣへと時間と共に上昇してしまうことになる。そうすると、低消費電力化を実現するためＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０分だけ低下させて長距離伝送路にＨレベルのデジタル信号Ｓｉｇ２を送信させる意味が無くなってしまうことになる。
【００５１】
そこで、本実施形態における受信部３０は、伝送路２０とＣＭＯＳインバータ回路Ｉｎｖ２との間にＮＭＯＳトランジスタＮ２を配置することによって、ＰＭＯＳトランジスタＰ０によってＶＣＣレベルにしたＣＭＯＳインバータ回路Ｉｎｖ２の入力の電圧をＮＭＯＳトランジスタＮ２によってその閾値電圧Ｖｔｈ１分だけ減少させ、ＣＭＯＳインバータ回路Ｉｎｖ２の入力に印加されるＶＣＣレベルの電圧が送信部１０側に伝送されることを抑制している。
【００５２】
ここで、ＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０よりもＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈ１が低いと、Ｖｔｈ０−Ｖｔｈ１の差分電圧によって受信部３０から伝送路２０の容量成分へ余分な電荷の充電が発生してしまい、一方で、閾値電圧Ｖｔｈ０よりも閾値電圧Ｖｔｈ１が高いと、ＣＭＯＳインバータ回路Ｉｎｖ２の反転スピードが劣化してしまう。そこで、本実施形態における信号伝送回路１は、送信部１０のＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０と受信部のＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈ１を略同一（Ｖｔｈ０≒Ｖｔｈ１）とすることによって、かかる問題を回避するようにしている。
【００５３】
また、本実施形態における信号伝送回路１は、送信部１０から送信されるＨレベルのデジタル信号Ｓｉｇ２の電圧を、受信部３０のＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ０の閾値電圧よりも大きくしている。すなわち、閾値電圧Ｖｔｈ０，Ｖｔｈ１がＶＣＣの半分未満となるようなＮＭＯＳトランジスタＮ０，Ｎ２を用いる。閾値電圧Ｖｔｈ０，Ｖｔｈ１が電源電圧ＶＣＣの半分未満でなければ、ＣＭＯＳインバータ回路Ｉｎｖ２において、Ｈレベルのデジタル信号Ｓｉｇ２を認識することができなくなるからである。なお、ＣＭＯＳインバータ回路Ｉｎｖ２を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧の絶対値は０．５×ＶＣＣよりも十分に低いものが用いることが望ましい。
【００５４】
また、送信部１０のＮＭＯＳトランジスタＮ１及び受信部３０のＮＭＯＳトランジスタＮ２による電流能力は、受信部３０のＰＭＯＳトランジスタＰ０の電流能力よりも大きいものを選択する。ＰＭＯＳトランジスタＰ０の電流能力がＮＭＯＳトランジスタＮ１，Ｎ２の電流能力に比べて大きいと、ＣＭＯＳインバータ回路Ｉｎｖ２への入力がＨレベルからＬレベルに変化した場合に、ＰＭＯＳトランジスタＰ０で構成されるラッチ回路のラッチ状態を反転させることが出来なくなるからである。
【００５５】
このようにＰＭＯＳトランジスタＰ０の電流能力は、ＮＭＯＳトランジスタＮ１，Ｎ２の電流能力に比べて十分に小さいことが望ましいが、ＰＭＯＳトランジスタＰ０からなるラッチ回路のラッチ状態を反転させるための条件は、以下の式（２）を満たす必要がある。ここで、ＰＭＯＳトランジスタＰ０のゲート幅をＷｐ０、ゲート長をＬｐ０とし、ＮＭＯＳトランジスタＮ１のゲート幅をＷｎ１、ゲート長をＬｎ１とし、ＮＭＯＳトランジスタＮ２のゲート幅をＷｎ２、ゲート長Ｌｎ２とする。
（Ｌｐ０／Ｗｐ０）＞{（Ｌｎ１／Ｗｎ１）＋（Ｌｎ２／Ｗｎ２）} ・・・（２）
【００５６】
以上のように、本実施形態においては、入力されるデジタル信号を伝送路に送信する送信部と、伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を伝送路に送信するので、長距離伝送路を有する場合であっても伝送路の容量を抑えたり電源電圧を下げたりすることなく、消費電力を下げることができる。
【００５７】
また、受信部３０を上述のように構成することにより送信部１０から長距離伝送路にＶＣＣ−Ｖｔｈ０なるＨレベルを送信する際に、ＶＣＣからＧＮＤへの貫通電流を抑制でき、長距離伝送路における信号レベルもＶＣＣ−Ｖｔｈ０へと保つことが出来る。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態における信号伝送回路の構成を示す図である。
【図２】従来の信号伝送回路の構成を示す図である。
【符号の説明】
【００５９】
１ 信号伝送回路
１０ 送信部
２０ 伝送路（信号配線）
３０ 受信部
Ｎ０ 送信部側のＨレベル駆動用ＮＭＯＳトランジスタ
Ｎ１ 送信部側のＬレベル駆動用ＮＭＯＳトランジスタ
Ｎ２ 受信部側のＮＭＯＳトランジスタ
Ｐ０ ＰＭＯＳトランジスタ（ラッチ回路）
Ｉｎｖ１ 送信部側のＣＭＯＳインバータ回路
Ｉｎｖ２ 受信部側のＣＭＯＳインバータ回路（増幅器の一例に相当）
Ｉｎｖ３ 受信部側のＣＭＯＳインバータ回路
【技術分野】
【０００１】
本発明は、半導体集積回路間や半導体集積回路内で伝送路を介してデジタル信号を送受信する信号伝送回路及びそれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来より、半導体集積回路（ＩＣ）間や半導体集積回路内で信号配線である伝送路を介して信号を送受信するデジタル信号伝送回路がある（例えば、特許文献１参照）。
【０００３】
図２に従来の信号伝送回路１００を示す。この従来回路においては、伝送路１１０にデジタル信号を送信する送信部１０１にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路Ｉｎｖ１００を用いている。この回路では伝送路に伝送するデジタル信号のレベルがＨレベルのときＶＣＣなる電源電圧レベルとなり、ＬレベルのときＧＮＤなる接地電圧レベルとなる。
【０００４】
このように、従来の信号伝送回路では、伝送路に伝送するＨレベルのデジタル信号を電源電圧に、Ｌレベルのデジタル信号を接地電圧にするように駆動していたため、伝送路に存在する容量成分の影響により、伝送路で電力を消費していた。
【０００５】
例えば、伝送路の容量成分をＣ１（Ｆ）、電源電圧をＶ１（Ｖ）、デジタル信号の遷移サイクル（ＬレベルからＨレベルになるまでの時間或いは、ＨレベルからＬレベルになるまでの時間）をＴ１（ｓｅｃ）とすると、この伝送路で消費される電力Ｐ１（Ｐ）は以下の式（１）で表される。
Ｐ１＝Ｃ１×Ｖ１２／Ｔ１ ・・・（１）
【０００６】
従って、半導体集積回路内に伝送路として長距離配線が多数存在すると、伝送路の容量成分Ｃ１が大きくなることから電力消費が大きくなる。
【０００７】
そこで、従来では、伝送路での電力消費を抑制するために、半導体集積回路において伝送路の容量成分Ｃ１を小さくしたり、電源電圧を低くしたり、或いは半導体集積回路の動作周波数を低くする等の方法が採用されていた。
【０００８】
【特許文献１】特開平１０−９３４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、伝送路の容量成分Ｃ１を小さくするために隣接配線との間隔を広めに確保すると、半導体集積回路中の配線占有領域が増加するため、半導体集積回路の面積が増加してしまう。また、配線自体を細くして伝送路の容量成分Ｃ１を小さくしようとすると、配線自体の持つ抵抗が増加するため、伝送路における時定数が増加し半導体集積回路の動作スピードが遅くなる。
【００１０】
また、半導体集積回路の電源電圧を小さくして電力消費を低減させると、回路全体の動作スピードが遅くなってしまい、結果として半導体集積回路を用いた製品の仕様を満足できなくなる恐れがある。そこで、半導体集積回路において電流消費が著しく大きな部分に別電源を用いて、この部分の電源電圧のみを下げることにより、半導体集積回路全体の動作スピードの低下を阻止することが考えられるが、これらの電源間の素子分離や各電源の電源配線を必要とするため、結果として面積が増大してしまう。
【００１１】
また、半導体集積回路の動作周波数を低くすることで、電力消費を低減することができるが、回路全体の動作スピードが遅くなってしまい、結果として半導体集積回路を用いた製品の仕様を満足できなくなる恐れがある。
【００１２】
そこで、本発明は、長距離伝送路を有する場合であっても伝送路の容量を抑えたり電源電圧を下げたりすることなく、消費電力を下げることができる信号伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１に記載の発明は、入力されるデジタル信号を伝送路に送信する送信部と、前記伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする。
【００１４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記受信部は、増幅器と、この増幅器と前記伝送路との間に配置したＮＭＯＳトランジスタと、前記増幅器の入力をこの増幅器の出力に基づいて前記電源電圧にラッチするラッチ回路とを有することを特徴とする。
【００１５】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記ラッチ回路は、前記増幅器の出力をゲートに接続し、前記電源電圧にソースを接続し、前記増幅器の入力をドレインに接続したＰＭＯＳトランジスタにより構成したことを特徴とする。
【００１６】
また、請求項４に記載の発明は、請求項２又は請求項３に記載の発明において、前記送信部のＮＭＯＳトランジスタの閾値電圧と前記受信部のＮＭＯＳトランジスタの閾値電圧を略同一としたことを特徴とする。
【００１７】
また、請求項５に記載の発明は、請求項２〜４のいずれか一項に記載の発明において、前記送信部のＮＭＯＳトランジスタによる電流能力は、前記受信側のＰＭＯＳトランジスタの電流能力よりも大きくしたことを特徴とする。
【００１８】
また、請求項６に記載の発明は、請求項２〜５のいずれか一項に記載の発明において、前記送信部から送信されるデジタル信号のＨレベルの電圧が、前記受信部のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧よりも大きいことを特徴とする。
【００１９】
また、請求項７に記載の発明は、入力されるデジタル信号を伝送路に送信する送信部と、この送信回路から送信されたデジタル信号を受信する受信部とを有する信号送信回路を備えた半導体集積回路において、前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする。
【発明の効果】
【００２０】
請求項１,７に記載の発明によれば、入力されるデジタル信号を伝送路に送信する送信部と、伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を伝送路に送信するので、長距離伝送路を有する場合であっても伝送路の容量を抑えたり電源電圧を下げたりすることなく、消費電力を下げることができる。
【００２１】
また、請求項２に記載の発明によれば、増幅器と、この増幅器と伝送路との間に配置したＮＭＯＳトランジスタと、増幅器の入力を増幅器の出力に基づいて電源電圧にラッチするラッチ回路とを有するので、電源電圧から接地電圧への貫通電流を抑制することができる。
【００２２】
また、請求項３に記載の発明によれば、ラッチ回路をＰＭＯＳトランジスタ一つで構成しているので、ラッチ回路の実装面積が少なくて済む。
【００２３】
また、請求項４に記載の発明によれば、送信部のＮＭＯＳトランジスタの閾値電圧と受信部のＮＭＯＳトランジスタの閾値電圧を略同一としたので、伝送路の容量成分への余分な電荷の充電や、増幅器の動作スピードの劣化を防止することができる。
【００２４】
また、請求項５に記載の発明によれば、送信部のＮＭＯＳトランジスタによる電流能力は、受信側のＰＭＯＳトランジスタの電流能力よりも大きいものとしたので、ＰＭＯＳトランジスタで構成されるラッチ回路のラッチ状態を反転させることが出来なくなるという問題を回避することができる。
【００２５】
また、請求項６に記載の発明によれば、送信部から送信されるデジタル信号のＨレベルの電圧が、受信部のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧よりも大きいものとしたので、増幅器において、Ｈレベルのデジタル信号の認識漏れを回避することができる。
【発明を実施するための最良の形態】
【００２６】
本実施形態にかかる半導体集積回路（ＩＣ）は、入力される２値論理信号であるデジタル信号（入力信号）をドライブして伝送路に送信する送信部と、信号配線である伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路を備えている。
【００２７】
送信部は、電源電圧であるＶＣＣと接地電圧であるＧＮＤとの間に直列に接続した２つのＮＭＯＳトランジスタを有しており、これらのＮＭＯＳトランジスタを入力信号に基づいて交互に動作させてこれら２つＮＭＯＳトランジスタの接続点からデジタル信号を伝送路に送信するようにしている。
【００２８】
かかる信号伝送回路においては、伝送路を伝送するデジタル信号のＨレベルのときの電圧がＶＣＣ（電源電圧）−Ｖｔｈ（ＮＭＯＳトランジスタの閾値電圧）なる電圧レベルとなり、ＬレベルのときＧＮＤなる接地電圧レベルとなる。
【００２９】
従来の信号伝送回路では、ＶＣＣとＧＮＤとの間に直列に接続するトランジスタを、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成していたため、伝送路を伝送するＨレベルのデジタル信号の電圧がＶＣＣとなっていたが、本実施形態における信号伝送回路では上述のように伝送路を伝送するＨレベルの信号の電圧がＶＣＣ−Ｖｔｈとなる。
【００３０】
従って、伝送路を伝送するＨレベルのデジタル信号の電圧をＶｔｈ分だけ電圧を低減させることができ、信号伝送回路のＶＣＣの電圧を下げることなく、伝送路での電力消費を低減することができる。なお、消費電力の低減を行う目的で、他の回路の駆動電圧とは別に電圧を下げた信号伝送回路用電源を新たに加えることも考えられるが、このように信号伝送回路用電源を別途設けるとその電源を配置するための面積が必要となってしまうことになってしまう。一方、本実施形態のおける信号伝送回路では信号伝送回路用電源を配置する必要がないため、そのための面積が不要である。
【００３１】
このように伝送路へ送信するＨレベルのデジタル信号の電圧を低減することができるため、特に長距離伝送路が多数存在する半導体集積回路にこの回路構成を各々適用することで、消費電力の低減効果が大きなものとなる。
【００３２】
以下、図面に基づいて本発明の一実施形態を詳説する。図１は、本実施形態の信号伝送回路１の概略構成図である。本実施形態における信号伝送回路１は、一つの半導体集積回路Ａ（ＩＣ）内に配置されるものであるが、２以上の半導体集積回路間（例えば、実装基板やインターポーザにおける２以上の半導体素子間）で信号伝送を行うものであってもよい。
【００３３】
図１に示すように、信号伝送回路１は、入力されるデジタル信号Ｓｉｇ１を伝送路２０に送信する送信部１０と、信号配線である伝送路２０に送信されたデジタル信号Ｓｉｇ２を受信する受信部３０とを備えている。
【００３４】
送信部１０は、ＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ１、ＣＭＯＳインバータ回路Ｉｎｖ１を備えている。
【００３５】
ＮＭＯＳトランジスタＮ０のドレインは電源電圧であるＶＣＣに接続され、そのソースは送信部１０の出力ノードＸに接続される。また、ＮＭＯＳトランジスタＮ１のドレインは送信部１０の出力ノードＸに接続され、そのソースは接地電圧であるＧＮＤに接続される。また、ＮＭＯＳトランジスタＮ０，Ｎ１のバックゲートは、ＧＮＤに接続される。
【００３６】
また、デジタル信号である入力信号Ｓｉｇ１をＮＭＯＳトランジスタＮ０のゲートに入力し、入力信号Ｓｉｇ１をＣＭＯＳインバータ回路Ｉｎｖ１によって信号レベルを反転したデジタル信号Ｓｉｇ１’をＮＭＯＳトランジスタＮ１のゲートに入力している。なお、ＣＭＯＳインバータ回路Ｉｎｖ１はＶＣＣ及びＧＮＤを基準電圧として動作する。
【００３７】
すなわち、信号伝送回路１は、電源電圧であるＶＣＣと接地電圧であるＧＮＤとの間に直列に接続したＮＭＯＳトランジスタＮ０及びＮＭＯＳトランジスタＮ１を有しており、入力信号Ｓｉｇ１をＮＭＯＳトランジスタＮ０のゲートに入力し、入力信号Ｓｉｇ１をＣＭＯＳインバータ回路Ｉｎｖ１によって反転したデジタル信号Ｓｉｇ１’をＮＭＯＳトランジスタＮ１のゲートに入力することにより、ＮＭＯＳトランジスタＮ０，Ｎ１を入力信号Ｓｉｇ１に基づいて交互に動作させてこれら２つＮＭＯＳトランジスタＮ０，Ｎ１の接続点（出力ノードＸ）からデジタル信号Ｓｉｇ２を伝送路２０に送信するようにしている。
【００３８】
このように信号伝送回路１においては、Ｈレベルの信号を伝送路２０に出力する駆動ドライバとしてＮＭＯＳトランジスタＮ０を用いており、Ｌレベルのデジタル信号を伝送路２０に出力する駆動ドライバとしてＮＭＯＳトランジスタＮ１を用いている。つまり、ＮＭＯＳトランジスタＮ０がＨレベルの信号送信用の駆動ドライバとなり、ＮＭＯＳトランジスタＮ１がＬレベルの信号送信用の駆動ドライバとなる。
【００３９】
従って、ＮＭＯＳトランジスタＮ０の閾値電圧をＶｔｈ０とすると、送信部１０が出力するデジタル信号Ｓｉｇ２のＨレベルのときの電圧がＶＣＣ−Ｖｔｈ０となり、出力するＨレベルのデジタル信号Ｓｉｇ２の電圧をＶＣＣからＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０分低減させることができる。
【００４０】
このように伝送路を伝送するＨレベルのデジタル信号Ｓｉｇ２の電圧をＶｔｈ０だけ低減させることができるため、ＶＣＣの電圧を下げることなく、伝送路２０での電力消費を低減することができる。なお、消費電力低減を行う目的で、他の回路の駆動電圧とは別に電圧を下げた信号伝送回路用電源を新たに加えることも考えられるが、このように信号伝送回路用電源を別途設けるとその電源を配置するための面積が必要となってしまう。しかし、本実施形態における信号伝送回路１ではそのようなことがない。
【００４１】
特に、長距離伝送路が多数存在する半導体集積回路において、この信号伝送回路１の回路構成を各々適用することで、消費電力の低減効果が大きなものとなる。
【００４２】
ところで、受信部３０において受信するデジタル信号Ｓｉｇ２のＨレベルの電圧は上述のようにＶＣＣ−Ｖｔｈ０となる。
【００４３】
しかし、このデジタル信号Ｓｉｇ２を受信する受信部を従来の信号伝送回路と同様にＶＣＣ及びＧＮＤを基準電圧とするＣＭＯＳインバータ回路のみで構成すると、このＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタを完全にＯＦＦ状態にすることが出来ない状態が発生することがある。
【００４４】
その結果、ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタのソース側からＣＭＯＳインバータ回路を構成するＮＭＯＳトランジスタのソース側へ向けて貫通電流が流れてしまう。この貫通電流はＣＭＯＳインバータ回路へ入力するデジタル信号Ｓｉｇ２の信号レベルがＨレベルの期間中に流れる電流である。
【００４５】
そこで、本実施形態における信号伝送回路１の受信部３０では、この貫通電流を抑制するため、ＣＭＯＳインバータ回路Ｉｎｖ２にさらに、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ０を加えることとし、受信部３０を、ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ０、ＣＭＯＳインバータ回路Ｉｎｖ２，Ｉｎｖ３により構成した。なお、ＣＭＯＳインバータ回路Ｉｎｖ２，Ｉｎｖ３はＶＣＣ及びＧＮＤを基準電圧として動作する。
【００４６】
ＰＭＯＳトランジスタＰ０は、ＣＭＯＳインバータ回路Ｉｎｖ２の出力をゲートに接続し、Ｖｃｃにソースを接続し、ＣＭＯＳインバータ回路Ｉｎｖ２の入力をドレインに接続しており、ＣＭＯＳインバータ回路Ｉｎｖ２へ入力するデジタル信号Ｓｉｇ２をこのＣＭＯＳインバータ回路Ｉｎｖ２から出力されるデジタル信号Ｓｉｇ３に基づいてＨレベルの信号をＶＣＣにラッチするラッチ回路として機能する。なお、ＰＭＯＳトランジスタＰ０のバックゲートは、ＶＣＣに接続する。
【００４７】
このようにＰＭＯＳトランジスタＰ０をラッチ回路として動作させることによって、ＣＭＯＳインバータ回路Ｉｎｖ２にデジタル信号Ｓｉｇ２のＨレベル（ＶＣＣ−Ｖｔｈ０）の電圧が入力されとき、これをＶＣＣなる電源電圧レベルへと持ち上げて、上述したＶＣＣからＧＮＤへの貫通電流を抑制している。
【００４８】
また、ＮＭＯＳトランジスタＮ２は、伝送路２０とＣＭＯＳインバータ回路Ｉｎｖ２との間に配置される。すなわち、伝送路２０にＮＭＯＳトランジスタＮ２のドレインを接続し、ＣＭＯＳインバータ回路Ｉｎｖ２の入力にＮＭＯＳトランジスタＮ２のソースを接続する。また、ＮＭＯＳトランジスタＮ２のゲートはＶＣＣに接続しており、これによりＮＭＯＳトランジスタＮ２は、常に動作状態（Ｎｏｒｍａｌｌｙ ＯＮ）状態となり、所謂トランスファーゲートとして機能することになる。なお、ＮＭＯＳトランジスタＮ２のバックゲートは、ＧＮＤに接続する。
【００４９】
このＮＭＯＳトランジスタＮ２によって、ＰＭＯＳトランジスタＰ０によりＶＣＣレベルにしたＣＭＯＳインバータ回路Ｉｎｖ２の入力の電圧が送信部１０側に伝送されることを抑制することができる。
【００５０】
すなわち、このＮＭＯＳトランジスタＮ２がない場合、ＰＭＯＳトランジスタＰ０によって、伝送路に伝送されるデジタル信号Ｓｉｇ２の電圧レベルがＶＣＣ−Ｖｔｈ０からＶＣＣへと時間と共に上昇してしまうことになる。そうすると、低消費電力化を実現するためＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０分だけ低下させて長距離伝送路にＨレベルのデジタル信号Ｓｉｇ２を送信させる意味が無くなってしまうことになる。
【００５１】
そこで、本実施形態における受信部３０は、伝送路２０とＣＭＯＳインバータ回路Ｉｎｖ２との間にＮＭＯＳトランジスタＮ２を配置することによって、ＰＭＯＳトランジスタＰ０によってＶＣＣレベルにしたＣＭＯＳインバータ回路Ｉｎｖ２の入力の電圧をＮＭＯＳトランジスタＮ２によってその閾値電圧Ｖｔｈ１分だけ減少させ、ＣＭＯＳインバータ回路Ｉｎｖ２の入力に印加されるＶＣＣレベルの電圧が送信部１０側に伝送されることを抑制している。
【００５２】
ここで、ＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０よりもＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈ１が低いと、Ｖｔｈ０−Ｖｔｈ１の差分電圧によって受信部３０から伝送路２０の容量成分へ余分な電荷の充電が発生してしまい、一方で、閾値電圧Ｖｔｈ０よりも閾値電圧Ｖｔｈ１が高いと、ＣＭＯＳインバータ回路Ｉｎｖ２の反転スピードが劣化してしまう。そこで、本実施形態における信号伝送回路１は、送信部１０のＮＭＯＳトランジスタＮ０の閾値電圧Ｖｔｈ０と受信部のＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈ１を略同一（Ｖｔｈ０≒Ｖｔｈ１）とすることによって、かかる問題を回避するようにしている。
【００５３】
また、本実施形態における信号伝送回路１は、送信部１０から送信されるＨレベルのデジタル信号Ｓｉｇ２の電圧を、受信部３０のＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ０の閾値電圧よりも大きくしている。すなわち、閾値電圧Ｖｔｈ０，Ｖｔｈ１がＶＣＣの半分未満となるようなＮＭＯＳトランジスタＮ０，Ｎ２を用いる。閾値電圧Ｖｔｈ０，Ｖｔｈ１が電源電圧ＶＣＣの半分未満でなければ、ＣＭＯＳインバータ回路Ｉｎｖ２において、Ｈレベルのデジタル信号Ｓｉｇ２を認識することができなくなるからである。なお、ＣＭＯＳインバータ回路Ｉｎｖ２を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧の絶対値は０．５×ＶＣＣよりも十分に低いものが用いることが望ましい。
【００５４】
また、送信部１０のＮＭＯＳトランジスタＮ１及び受信部３０のＮＭＯＳトランジスタＮ２による電流能力は、受信部３０のＰＭＯＳトランジスタＰ０の電流能力よりも大きいものを選択する。ＰＭＯＳトランジスタＰ０の電流能力がＮＭＯＳトランジスタＮ１，Ｎ２の電流能力に比べて大きいと、ＣＭＯＳインバータ回路Ｉｎｖ２への入力がＨレベルからＬレベルに変化した場合に、ＰＭＯＳトランジスタＰ０で構成されるラッチ回路のラッチ状態を反転させることが出来なくなるからである。
【００５５】
このようにＰＭＯＳトランジスタＰ０の電流能力は、ＮＭＯＳトランジスタＮ１，Ｎ２の電流能力に比べて十分に小さいことが望ましいが、ＰＭＯＳトランジスタＰ０からなるラッチ回路のラッチ状態を反転させるための条件は、以下の式（２）を満たす必要がある。ここで、ＰＭＯＳトランジスタＰ０のゲート幅をＷｐ０、ゲート長をＬｐ０とし、ＮＭＯＳトランジスタＮ１のゲート幅をＷｎ１、ゲート長をＬｎ１とし、ＮＭＯＳトランジスタＮ２のゲート幅をＷｎ２、ゲート長Ｌｎ２とする。
（Ｌｐ０／Ｗｐ０）＞{（Ｌｎ１／Ｗｎ１）＋（Ｌｎ２／Ｗｎ２）} ・・・（２）
【００５６】
以上のように、本実施形態においては、入力されるデジタル信号を伝送路に送信する送信部と、伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を伝送路に送信するので、長距離伝送路を有する場合であっても伝送路の容量を抑えたり電源電圧を下げたりすることなく、消費電力を下げることができる。
【００５７】
また、受信部３０を上述のように構成することにより送信部１０から長距離伝送路にＶＣＣ−Ｖｔｈ０なるＨレベルを送信する際に、ＶＣＣからＧＮＤへの貫通電流を抑制でき、長距離伝送路における信号レベルもＶＣＣ−Ｖｔｈ０へと保つことが出来る。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態における信号伝送回路の構成を示す図である。
【図２】従来の信号伝送回路の構成を示す図である。
【符号の説明】
【００５９】
１ 信号伝送回路
１０ 送信部
２０ 伝送路（信号配線）
３０ 受信部
Ｎ０ 送信部側のＨレベル駆動用ＮＭＯＳトランジスタ
Ｎ１ 送信部側のＬレベル駆動用ＮＭＯＳトランジスタ
Ｎ２ 受信部側のＮＭＯＳトランジスタ
Ｐ０ ＰＭＯＳトランジスタ（ラッチ回路）
Ｉｎｖ１ 送信部側のＣＭＯＳインバータ回路
Ｉｎｖ２ 受信部側のＣＭＯＳインバータ回路（増幅器の一例に相当）
Ｉｎｖ３ 受信部側のＣＭＯＳインバータ回路
【特許請求の範囲】
【請求項１】
入力されるデジタル信号を伝送路に送信する送信部と、前記伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、
前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする信号伝送回路。
【請求項２】
前記受信部は、増幅器と、この増幅器と前記伝送路との間に配置したＮＭＯＳトランジスタと、前記増幅器の入力をこの増幅器の出力に基づいて前記電源電圧にラッチするラッチ回路とを有することを特徴とする請求項１に記載の信号伝送回路。
【請求項３】
前記ラッチ回路は、前記増幅器の出力をゲートに接続し、前記電源電圧にソースを接続し、前記増幅器の入力をドレインに接続したＰＭＯＳトランジスタにより構成したことを特徴とする請求項２に記載の信号伝送回路。
【請求項４】
前記送信部のＮＭＯＳトランジスタの閾値電圧と前記受信部のＮＭＯＳトランジスタの閾値電圧を略同一としたことを特徴とする請求項２又は請求項３に記載の信号伝送回路。
【請求項５】
前記送信部のＮＭＯＳトランジスタによる電流能力は、前記受信側のＰＭＯＳトランジスタの電流能力よりも大きいことを特徴とする請求項２〜４のいずれか一項に記載の信号伝送回路。
【請求項６】
前記送信部から送信されるデジタル信号のＨレベルの電圧が、前記受信部のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧よりも大きいことを特徴とする請求項２〜５のいずれか一項に記載の信号伝送回路。
【請求項７】
入力されるデジタル信号を伝送路に送信する送信部と、この送信回路から送信されたデジタル信号を受信する受信部とを有する信号送信回路を備えた半導体集積回路において、
前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする半導体集積回路。
【請求項１】
入力されるデジタル信号を伝送路に送信する送信部と、前記伝送路に送信されたデジタル信号を受信する受信部とを有する信号伝送回路において、
前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする信号伝送回路。
【請求項２】
前記受信部は、増幅器と、この増幅器と前記伝送路との間に配置したＮＭＯＳトランジスタと、前記増幅器の入力をこの増幅器の出力に基づいて前記電源電圧にラッチするラッチ回路とを有することを特徴とする請求項１に記載の信号伝送回路。
【請求項３】
前記ラッチ回路は、前記増幅器の出力をゲートに接続し、前記電源電圧にソースを接続し、前記増幅器の入力をドレインに接続したＰＭＯＳトランジスタにより構成したことを特徴とする請求項２に記載の信号伝送回路。
【請求項４】
前記送信部のＮＭＯＳトランジスタの閾値電圧と前記受信部のＮＭＯＳトランジスタの閾値電圧を略同一としたことを特徴とする請求項２又は請求項３に記載の信号伝送回路。
【請求項５】
前記送信部のＮＭＯＳトランジスタによる電流能力は、前記受信側のＰＭＯＳトランジスタの電流能力よりも大きいことを特徴とする請求項２〜４のいずれか一項に記載の信号伝送回路。
【請求項６】
前記送信部から送信されるデジタル信号のＨレベルの電圧が、前記受信部のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧よりも大きいことを特徴とする請求項２〜５のいずれか一項に記載の信号伝送回路。
【請求項７】
入力されるデジタル信号を伝送路に送信する送信部と、この送信回路から送信されたデジタル信号を受信する受信部とを有する信号送信回路を備えた半導体集積回路において、
前記送信部は、電源電圧と接地電圧との間に直列に接続した２つのＮＭＯＳトランジスタを有し、これらのＮＭＯＳトランジスタを前記入力されるデジタル信号に基づいて交互に動作させて前記２つＮＭＯＳトランジスタの接続点からデジタル信号を前記伝送路に送信することを特徴とする半導体集積回路。
【図１】
【図２】
【図２】
【公開番号】特開２００８−２２８１６７（Ｐ２００８−２２８１６７Ａ）
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願番号】特願２００７−６６６９８（Ｐ２００７−６６６９８）
【出願日】平成１９年３月１５日（２００７．３．１５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願日】平成１９年３月１５日（２００７．３．１５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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