半導体デバイスパッケージ及び半導体デバイスパッケージの製造方法
【課題】電流抑制部を有する半導体デバイスパッケージを提供する。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第１トランジスタ、第２トランジスタ及び電流抑制部を封止する封止部と、第１トランジスタのドレインに接続され、封止部の外に延伸したドレイン端子と、第２トランジスタのゲートに接続され、封止部の外に延伸したゲート端子と、第２トランジスタのソースに接続され、封止部の外に延伸したソース端子と、を備える半導体デバイスパッケージを提供する。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第１トランジスタ、第２トランジスタ及び電流抑制部を封止する封止部と、第１トランジスタのドレインに接続され、封止部の外に延伸したドレイン端子と、第２トランジスタのゲートに接続され、封止部の外に延伸したゲート端子と、第２トランジスタのソースに接続され、封止部の外に延伸したソース端子と、を備える半導体デバイスパッケージを提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスパッケージ及び半導体デバイスパッケージの製造方法に関する。
【背景技術】
【０００２】
従来、ＨＥＭＴを始めとするノーマリーオン型トランジスタをノーマリーオフ型のデバイスとして使用することを目的として、ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続していた（例えば、特許文献１参照）。また、半導体デバイスがボンディングワイヤにより導電性の端子と接続され、絶縁性がある部材で半導体デバイスを封止するパッケージが知られている（例えば、特許文献２及び特許文献３参照）。
特許文献１ 特開２００１−２９３８６号公報
特許文献２ 特表２００８−５４１４３５号公報
特許文献３ 特表２００９−５１２９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、上述したようなカスコード接続された２つのチップを１パッケージ化することは知られていない。また、ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続する場合には、ノーマリーオフ型トランジスタのドレイン端子がノーマリーオン型トランジスタのソース端子に接続され、且つ、ノーマリーオフ型トランジスタのソース端子がノーマリーオン型トランジスタのゲート端子に接続される。一般に、ＭＯＳＦＥＴ等によるノーマリーオフ型トランジスタには、ソース−ドレイン間に寄生ダイオードが形成される。
【０００４】
ノーマリーオフ型トランジスタのソースと、ノーマリーオン型トランジスタのドレインとの間に印加される電圧が、ノーマリーオン型トランジスタのビルトイン電圧よりも大きくなると、ノーマリーオン型トランジスタのゲートに電流が流れてしまう。ここで、ノーマリーオフ型トランジスタが内蔵するダイオードのビルトイン電圧が、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧よりも高い場合には、ノーマリーオン型トランジスタのゲート電極に電流が流れやすくなる。このため、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧が小さいと、当該ゲートに電流が流れやすくなり、ノーマリーオン型トランジスタのゲートが過電流によって破壊される場合がある。これに対し、ノーマリーオン型トランジスタの破壊を防止する素子を設けることが考えられる。しかし、従来のパッケージは、ノーマリーオン型トランジスタの破壊を防止する素子を収容することが想定されていなかった。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第１トランジスタ、第２トランジスタ及び電流抑制部を封止する封止部と、第１トランジスタのドレインに接続され、封止部の外に延伸したドレイン端子と、第２トランジスタのゲートに接続され、封止部の外に延伸したゲート端子と、第２トランジスタのソースに接続され、封止部の外に延伸したソース端子と、を備える半導体デバイスパッケージを提供する。
【０００６】
上記の半導体デバイスパッケージは、例えば、第１トランジスタ及び第２トランジスタが設けられた第１導電性フレームと、電流抑制部が設けられ、かつ、第１導電性フレームと電気的に絶縁された第２導電性フレームとをさらに備える。当該電流抑制部は、例えば、第１トランジスタのゲートにカソードが接続されたダイオードを有し、ダイオードのカソードは、第２導電性フレームに接続され、ダイオードのアノードは、ソース端子に接続されている。
【０００７】
当該第２導電性フレームがソース端子に接続され、半導体デバイスパッケージは、第２導電性フレーム上に設けられた絶縁体をさらに備え、電流抑制部が絶縁体上に設けられていてもよい。上記の半導体デバイスパッケージは、封止部の外に延伸し、ソース端子と電気的に絶縁された外部端子をさらに備え、電流抑制部が、第１トランジスタのゲートにカソードが接続されたダイオードを有し、ダイオードのカソードは、第２導電性フレームに接続され、ダイオードのアノードは、外部端子に接続されていてもよい。
【０００８】
上記の半導体デバイスパッケージは、封止部の外に延伸し、ソース端子と電気的に絶縁され、かつ、第２導電性フレームに接続された外部端子と、第２導電性フレーム上に設けられた絶縁体とをさらに備え、電流抑制部が絶縁体上に設けられていてもよい。上記のゲート端子、ドレイン端子及びソース端子のいずれか２つの間の距離は、例えば、予め定められた距離の整数倍である。
【０００９】
本発明の第２の形態においては、ノーマリーオン型の第１トランジスタと、カソードが、第１トランジスタのソースと接続されたダイオードと、ダイオードのアノードと第１トランジスタのゲートとの間に設けられた、ダイオードのアノードから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第１トランジスタ、ダイオード及び電流抑制部を封止する封止部と、第１トランジスタのドレインに接続され、封止部の外に延伸したカソード端子と、ダイオードのアノードに接続され、封止部の外に延伸したアノード端子とを備える半導体デバイスパッケージを提供する。
【００１０】
本発明の第３の形態においては、第１のトランジスタ回路および第２のトランジスタ回路と、第１のトランジスタ回路および第２のトランジスタ回路を封止する封止部と、第１のトランジスタ回路および第２のトランジスタ回路の少なくとも一方に接続され、封止部の外に延伸する複数の端子とを備え、第１のトランジスタ回路および第２のトランジスタ回路のそれぞれは、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部とを有し、複数の端子は、第１のトランジスタ回路の第２トランジスタのソースに接続される端子と、第１のトランジスタ回路の第２トランジスタのゲートに接続される端子と、第２のトランジスタ回路の第１トランジスタのドレインに接続される端子と、第２のトランジスタ回路の第２トランジスタのゲートに接続される端子と、第１のトランジスタ回路の第１トランジスタのドレイン端子、および、第２のトランジスタ回路の第２トランジスタのソース端子に接続される端子とを含む半導体デバイスパッケージを提供する。
【００１１】
本発明の第４の態様においては、順番にカスコード接続された、ノーマリーオフ型の第３トランジスタ、ノーマリーオン型の第１双方向スイッチ、及び、ノーマリーオフ型の第２トランジスタと、第２トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第１ゲートとの間に設けられ、当該ソースドレイン端子から第１ゲートへと流れる電流を抑制する第１電流抑制部と、第３トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第２ゲートとの間に設けられ、当該ソースドレイン端子から第２ゲートへと流れる電流を抑制する第２電流抑制部と、第１双方向スイッチ、第２トランジスタ、第３トランジスタ、第１電流抑制部及び第２電流抑制部を封止する封止部と、第２トランジスタのゲートに接続され、封止部の外に延伸した第１ゲート端子と、第３トランジスタのゲートに接続され、封止部の外に延伸した第２ゲート端子と、第２トランジスタの第１双方向スイッチと接続されない側のソースドレイン端子に接続され、封止部の外に延伸した第１ソースドレイン端子と、第３トランジスタの第１双方向スイッチと接続されない側のソースドレイン端子に接続され、封止部の外に延伸した第２ソースドレイン端子とを備える半導体デバイスパッケージを提供する。
【００１２】
上記の半導体デバイスパッケージは、第１双方向スイッチが設けられた第１導電性フレームと、第２トランジスタが設けられた第２導電性フレームと、第３トランジスタが設けられた第３導電性フレームと、第１電流抑制部が設けられた第４導電性フレームと、第２電流抑制部が設けられた第５導電性フレームとをさらに備え、第２導電性フレーム、第３導電性フレーム、第４導電性フレーム及び第５導電性フレームは、互いに電気的に絶縁されていてもよい。上記の半導体デバイスパッケージは、第１双方向スイッチ、第１電流抑制部及び第２電流抑制部が設けられた第１導電性フレームと、第２トランジスタが設けられた第２導電性フレームと、第３トランジスタが設けられた第３導電性フレームと、第１導電性フレームと第１電流抑制部との間に設けられた第１絶縁体と、第１導電性フレームと第２電流抑制部との間に設けられた第２絶縁体とをさらに備えてもよい。
【００１３】
半導体デバイスパッケージは、第１電流抑制部が第１ダイオードを有し、第２電流抑制部が第２ダイオードを有し、第１ダイオードのカソードが第１双方向スイッチの第１ゲートに接続され、第２ダイオードのカソードが第１双方向スイッチの第２ゲートに接続され、第１ダイオードのアノードが接続され、封止部の外に延伸し、かつ、第１ソースドレイン端子と電気的に絶縁された第１外部端子と第２ダイオードのアノードが接続され、封止部の外に延伸し、かつ、第２ソースドレイン端子と電気的に絶縁された第２外部端子とをさらに備えてもよい。
【００１４】
半導体デバイスパッケージは、第１双方向スイッチが設けられた第１導電性フレーム、第１ソースドレイン端子及び第２ソースドレイン端子に接続されたバイアス回路部をさらに備えてもよい。バイアス回路部は、一例として、第１導電性フレームにアノードが接続され、かつ、第１ソースドレイン端子にカソードが接続された第１バイアスダイオードと、第１導電性フレームにアノードが接続され、かつ、第２ソースドレイン端子にカソードが接続された第２バイアスダイオードとを有する。上記の第１ゲート端子、第２ゲート端子、第１ソースドレイン端子及び第２ソースドレイン端子のいずれか２つの間の距離が、予め定められた距離の整数倍であってもよい。
【００１５】
本発明の第３の態様においては、第１導電性フレーム上に、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタとを設ける段階と、絶縁体上に、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部を設ける段階と、絶縁体を第２導電性フレームに設ける段階と、ドレイン端子、ゲート端子及びソース端子を形成する段階と、ドレイン端子に第１トランジスタのドレインを接続する段階と、ゲート端子に第２トランジスタのゲートを接続する段階と、ソース端子に第２トランジスタのソースを接続する段階と、第１トランジスタ、第２トランジスタ及び電流抑制部、並びに、ドレイン端子、ゲート端子及びソース端子の一部の領域を封止部で封止する段階とを備える半導体デバイスパッケージの製造方法を提供する。
【００１６】
上記の半導体デバイスパッケージの製造方法においては、電流抑制部を形成する段階は、第１半田により第１電流抑制部を絶縁体に固定する段階を有し、絶縁体を第１導電性フレームに固定する段階において、第１半田よりも融点が低い第２半田により第１電流抑制部が固定された絶縁体を、第１導電性フレームに固定してもよい。
【００１７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１８】
【図１Ａ】本発明の一実施形態に係る半導体デバイスパッケージが有するトランジスタ回路１０を示す。
【図１Ｂ】本実施形態に係る半導体デバイスパッケージの構成例を示す。
【図１Ｃ】本実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図２Ａ】他の発明の一実施形態に係るトランジスタ回路を示す。
【図２Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図２Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図３Ａ】他の実施形態に係る双方向スイッチ回路を示す。
【図３Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図４Ａ】他の実施形態に係る半導体デバイスパッケージが有するトランジスタ回路を示す。
【図４Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図５Ａ】他の実施形態に係る双方向スイッチ回路を示す。
【図５Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図５Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図６Ａ】他の実施形態に係る双方向スイッチ回路を示す。
【図６Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図６Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図７Ａ】他の実施形態に係るダイオード回路を示す。
【図７Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図７Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図８Ａ】他の実施形態に係るトランジスタ回路を示す。
【図８Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【発明を実施するための形態】
【００１９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１Ａは、本発明の一実施形態に係るトランジスタ回路１０を示す。トランジスタ回路１０は、第１トランジスタ１１０、第２トランジスタ１２０及び電流抑制部１３０を備える。第１トランジスタ１１０は、ノーマリーオン型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間で電流を流す。第１トランジスタ１１０は、例えばＨＥＭＴ（High Electron Mobility Transistor）である。第１トランジスタ１１０は、ショットキー接合を有するＨＥＭＴであってもよく、ＭＩＳ（Metal Insulator Semiconductor）構造を有するＨＥＭＴであってもよい。第１トランジスタ１１０のドレインには、端子２１０（ドレイン端子）が接続されている。
【００２１】
第２トランジスタ１２０は、ノーマリーオフ型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間に電流を流さない。第２トランジスタ１２０は、例えば電界効果トランジスタである。第２トランジスタ１２０のゲートには、端子２３０（ゲート端子）が接続され、第２トランジスタ１２０のソースには、端子２２０（ソース端子）が接続されている。
【００２２】
第２トランジスタ１２０は第１トランジスタ１１０にカスコード接続している。具体的には、第２トランジスタ１２０のドレインと第１トランジスタ１１０のソースとが接続されている。第２トランジスタ１２０のソースは、電流抑制部１３０を介して第１トランジスタ１１０のゲートに接続されている。
【００２３】
第２トランジスタ１２０は、ソースとドレインとの間に寄生ダイオード１２２を有する。第２トランジスタ１２０は、例えば電界効果トランジスタであり、ダイオード１２２は、第２トランジスタ１２０のソースとドレインとの間に形成されるｐｎ接合である。端子２２０に印加される電圧が当該ビルトイン電圧よりも大きい場合にはダイオード１２２が導通状態になるので、第２トランジスタ１２０のソースからドレインに向けて電流が流れる。
【００２４】
電流抑制部１３０は、第２トランジスタ１２０のソースと第１トランジスタ１１０のゲートとの間に設けられている。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと流れる電流を抑制する。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと電流を流さないことが好ましい。
【００２５】
なお、第２トランジスタ１２０及び電流抑制部１３０を１チップで形成してよい。例えば第２トランジスタ１２０及び電流抑制部１３０を同一のシリコンチップに形成し、第１トランジスタ１１０を窒化物半導体で形成してよい。
【００２６】
電流抑制部１３０は、ダイオード１３２を有する。ダイオード１３２は、端子２２０にアノードが接続され、第１トランジスタ１１０のゲートにカソードが接続されている。ダイオード１３２は、ツェナーダイオード以外のダイオードである。例えば、ダイオード１３２は、トランジスタ回路１０の使用電圧範囲内に降伏電圧を有しない。トランジスタ回路１０の使用電圧範囲は、トランジスタ回路１０の製品仕様値であってよい。具体的には、ダイオード１３２のビルトイン電圧は、１．２Ｖ以上であってよい。
【００２７】
電流抑制部１３０がダイオード１３２を有することにより、端子２２０に印加される電圧がダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きくなるまでは、端子２２０から第１トランジスタ１１０のゲートに対して電流が流れない。
【００２８】
ダイオード１３２の逆方向電圧は、第１トランジスタ１１０の閾値電圧と第２トランジスタ１２０のソース−ドレイン間耐圧との和より小さいことが好ましい。なお、ダイオード１３２の逆方向電圧とは、ダイオード１３２のリーク電流と、第１トランジスタ１１０のゲートリーク電流とが等しくなる電圧を指す。この場合には、第２トランジスタ１２０に過大な電圧が印加される前に、ダイオード１３２を介して第１トランジスタ１１０のゲートから端子２２０に電流が流れるので、第２トランジスタ１２０が破壊されることを防止できる。
【００２９】
図１Ｂは、本実施形態に係る半導体デバイスパッケージ１００の構成例を示す。図１Ｂの封止部１０００内における点線は、ボンディングワイヤを示す。半導体デバイスパッケージ１００は、図１Ａに示したトランジスタ回路１０に加えて、封止部１０００をさらに備える。封止部１０００は、第１トランジスタ１１０、第２トランジスタ１２０及び電流抑制部１３０を封止する。端子２１０は、第１トランジスタ１１０のドレインに電気的に接続され、封止部１０００の外に延伸している。
【００３０】
端子２３０は、第２トランジスタ１２０のゲートに電気的に接続され、封止部１０００の外に延伸している。端子２２０は、第２トランジスタ１２０のソースに電気的に接続され、封止部１０００の外に延伸している。端子２１０、端子２２０及び端子２３０は、金属である。端子２１０、端子２２０及び端子２３０は、例えば、銅にニッケルメッキが施されることにより形成されていてよい。
【００３１】
半導体デバイスパッケージ１００は、導電性フレーム３１０、導電性フレーム３１２及び導電性フレーム３１４を備える。導電性フレーム３１０には、第１トランジスタ１１０及び第２トランジスタ１２０が設けられている。導電性フレーム３１２は、導電性フレーム３１０と電気的に絶縁されている。導電性フレーム３１２には、電流抑制部１３０が設けられている。電流抑制部１３０は、一例としてダイオードである。当該ダイオードのカソードは、導電性フレーム３１２の表面に接している。当該ダイオードのアノードは、ボンディングワイヤにより端子２２０に接続されている。ボンディングワイヤは、例えばアルミニウムを含む。導電性フレーム３１４は、端子２２０と電気的に接続されている。なお、接続されとは、例えば端子２２０と導電性フレーム３１２とが一体に形成されている形態を含む。
【００３２】
第２トランジスタ１２０のゲートは、ボンディングワイヤにより端子２３０と接続されている。第２トランジスタ１２０のソースは、ボンディングワイヤにより導電性フレーム３１４と接続されている。本例の第２トランジスタ１２０のソースは、端子２２０と一体の導電性フレーム３１４と接続されている。第２トランジスタ１２０のドレインは、第２トランジスタ１２０の裏面において、導電性フレーム３１０と接続されている。
【００３３】
第１トランジスタ１１０のドレインは、ボンディングワイヤにより端子２１０と接続されている。第１トランジスタ１１０のソースは、ボンディングワイヤにより導電性フレーム３１０と接続されている。第２トランジスタ１２０のドレインと第１トランジスタ１１０のソースとは、導電性フレーム３１０を介して相互に接続されている。第１トランジスタ１１０のゲートは、ボンディングワイヤにより導電性フレーム３１２と接続されている。電流抑制部１３０に含まれるダイオードのカソードが導電性フレーム３１２の表面に接しているので、第１トランジスタ１１０のゲートは、ボンディングワイヤ及び導電性フレーム３１２を介して、電流抑制部１３０のカソードに接続されている。
【００３４】
端子２１０、端子２２０及び端子２３０のいずれかの２つの間の距離は、例えば、予め定められた距離の整数倍である。予め定められた距離とは、例えば、半導体デバイスパッケージ１００を取り付けるプリント基板に形成されたランド間の最短距離である。ここで、端子２１０と端子２３０との間の距離とは、図１Ｂにおける端子２１０の短手方向における中心位置と端子２３０の短手方向における中心位置との間の距離ｄである。
【００３５】
一例として、図１Ｂに示すように、端子２１０と端子２２０との間の距離が、端子２３０と端子２１０との間の距離の２倍である。この場合には、端子２３０と端子２２０との間の距離は、端子２３０と端子２１０との間の距離ｄの３倍である。端子２３０と端子２１０との間の距離、及び、端子２１０と端子２２０との間の距離が等しくてもよい。端子２１０、端子２２０、端子２３０及び端子６１０のいずれかの２つの間の距離が、予め定められた距離の整数倍であってもよい。
【００３６】
半導体デバイスパッケージ１００は、以下の手順により製造することができる。まず、端子２１０、端子２２０、端子２３０、導電性フレーム３１０、導電性フレーム３１２、導電性フレーム３１４及び端子６１０の各リードフレームが一体に形成されたフレーム部材を準備する。図１Ｂでは省略しているが、フレーム部材には、導電性フレーム３１０と一体に形成され、且つ、端子２１０と平行に設けられた延伸部が含まれてよい。一例として、フレーム部材における端子２１０、端子２２０、端子２３０、端子６１０及び延伸部は平行に形成され、且つ、封止部１０００の外に突出する長さが略同一となるように形成される。また、導電性フレーム３１４は、端子２２０と一体に形成され、端子２２０の封止部１０００で封止される側の端部から、導電性フレーム３１０に近づく方向に延伸して形成される。
【００３７】
フレーム部材は、端子２１０、端子２２０、端子２３０、端子６１０及び延伸部を、封止部１０００で封止されない領域において連結する連結部を有する。連結部を設けることで、各リードフレームが一体となる。なお連結部は、複数の半導体デバイスパッケージ１００に対応する複数のフレーム部材を連結してもよい。
【００３８】
次に、導電性フレーム３１０上に第１トランジスタ１１０及び第２トランジスタ１２０を設け、また、導電性フレーム３１２上に電流抑制部１３０を設ける。次に、接続すべき部位の間をボンディングワイヤにより接続する。次に、各リードフレームを図１Ｂに示すように封止部１０００で封止する。封止部１０００は、金型にフレーム部材を挿入し、当該金型内に樹脂を射出することで形成する。最後に、連結部を除去する。なお、延伸部及び端子６１０の先端を切断して、封止部１０００から突出する延伸部及び端子６１０の長さを、他の端子よりも短くしてもよい。これにより半導体デバイスパッケージ１００が完成する。
【００３９】
以上のとおり、本実施形態に係る半導体デバイスパッケージ１００は、電流抑制部１３０を有するので、第１トランジスタ１１０に過電流が流入することが防止できる。特に、半導体デバイスパッケージ１００においては、電流抑制部１３０が、第１トランジスタ１１０及び第２トランジスタ１２０が搭載された導電性フレーム３１０と電気的に絶縁された導電性フレーム３１２に設けられているので、絶縁部材を用いることなく、電流抑制部１３０を収容することができる。
【００４０】
図１Ｃは、本実施形態に係る半導体デバイスパッケージ１００の他の構成例を示す。図１Ｃに示す半導体デバイスパッケージ１００は、図１Ｂに示した半導体デバイスパッケージ１００に対して、端子６１０および導電性フレーム３１４を有さない。本例の半導体デバイスパッケージ１００は、端子２２０が導電性フレーム３１２に接続されている。なお、接続されとは、例えば端子２２０と導電性フレーム３１２とが一体に形成されている形態を含む。また、半導体デバイスパッケージ１００は、導電性フレーム３１２上に設けられた絶縁体１４０をさらに備える。電流抑制部１３０は、絶縁体１４０上に設けられている。電流抑制部１３０のカソードが絶縁体１４０の表面に接している。
【００４１】
絶縁体１４０は、例えば、両面をメタライズした平板状の絶縁性材料である。当該絶縁性材料は、例えばＡｌＮ又はＡｌ２Ｏ３である。絶縁体１４０は、電流抑制部１３０が設けられる面に、電流抑制部１３０のカソードと接続される導電性のパターンを有してもよい。第１トランジスタ１１０のゲートは、ボンディングワイヤにより、絶縁体１４０のメタライズ面又は導電性のパターンに接続されることで電流抑制部１３０のカソードと接続されてよい。
【００４２】
第２トランジスタ１２０のソースは、ボンディングワイヤにより接続された導電性フレーム３１２を介して端子２２０と接続されている。本例では、導電性フレーム３１２及び端子２２０は一体に形成され、導電性フレーム３１２及び第２トランジスタ１２０のソースがボンティングワイヤにより接続される。第１トランジスタ１１０のゲートは、ボンディングワイヤにより電流抑制部１３０のカソードと接続されている。電流抑制部１３０のアノードは、ボンディングワイヤにより、端子２２０と一体の導電性フレーム３１２に接続されている。
【００４３】
図１Ｃに示す半導体デバイスパッケージ１００は、以下の手順により製造することができる。まず、端子２１０、端子２２０、端子２３０、導電性フレーム３１０及び導電性フレーム３１２の各リードフレームが一体に形成されたフレーム部材を準備する。図１Ｃでは省略したが、フレーム部材には、導電性フレーム３１０と一体に形成された延伸部が含まれる。フレーム部材は、端子２１０、端子２２０、端子２３０及び延伸部を連結する連結部を有する。各端子、延伸部及び連結部の構成は、図１Ｂに関連して説明した半導体デバイスパッケージ１００のフレーム部材と同様である。
【００４４】
次に、導電性フレーム３１０上に第１トランジスタ１１０及び第２トランジスタ１２０を設ける。また、絶縁体１４０に、電流抑制部１３０と接続するための導電性パッドを形成する。次に、導電性パッド上に電流抑制部１３０を半田付けにより固定する。そして、導電性フレーム３１２上に絶縁体１４０を半田付けにより固定する。導電性フレーム３１２上への絶縁体１４０の固定に用いられる半田の融点は、絶縁体１４０上への電流抑制部１３０の固定に用いられる半田の融点よりも低いことが好ましい。この場合には、絶縁体１４０を導電性フレーム３１２に固定する工程において、絶縁体１４０に固定される電流抑制部１３０の半田が溶融することを防止できる。
【００４５】
続いて、接続すべき部位の間をボンディングワイヤにより接続する。次に、各リードフレームを図１Ｃに示すように封止部１０００で封止する。封止部１０００は、金型にフレーム部材を挿入し、当該金型内に樹脂を射出することで形成する。最後に、連結部を除去する。また、延伸部の先端を切断して、封止部１０００から突出する延伸部の長さを、他の端子よりも短くしてもよい。これにより半導体デバイスパッケージ１００が完成する。
【００４６】
図２Ａは、他の実施形態に係るトランジスタ回路２０を示す。トランジスタ回路２０は、外部端子２４０及び抵抗５１０を有する点で図１Ａに示したトランジスタ回路１０と異なる。外部端子２４０は、ダイオード１３２のアノードに接続されている。外部端子２４０と端子２２０との間に抵抗５１０が接続されてよい。
【００４７】
電流抑制部１３０が抵抗５１０を有することにより、ダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きな電圧が端子２２０に印加された場合に、端子２２０から第１トランジスタ１１０のゲートに流入する電流を抑制することができる。
【００４８】
図２Ｂは、他の実施形態に係る半導体デバイスパッケージ２００の構成例を示す。半導体デバイスパッケージ２００は、外部端子２４０を有する点で、図１Ｂに示した半導体デバイスパッケージ２００と異なる。外部端子２４０は、封止部１０００の外に延伸し、端子２２０と電気的に絶縁されている。外部端子２４０は、端子２２０及び導電性フレーム３１２の間に、端子２２０と平行に設けられてよい。なお、外部端子２４０および端子２２０の間には、ユーザ等が準備する抵抗５１０が接続される。
【００４９】
電流抑制部１３０のカソードは、導電性フレーム３１２に接続されている。電流抑制部１３０のアノードは、ボンディングワイヤにより外部端子２４０に接続されている。当該構成により、端子２２０と電流抑制部１３０との間に抵抗５１０を外付けすることができる。例えば、半導体デバイスパッケージ２００を取り付けるプリント基板に抵抗５１０を設けることで、端子２２０と電流抑制部１３０との間に抵抗５１０を外付することができる。また、電流抑制部１３０に抵抗５１０が含まれてもよい。
【００５０】
図２Ｃは、他の実施形態に係る半導体デバイスパッケージ２００の他の構成例を示す。図２Ｃに示す半導体デバイスパッケージ２００は、図１Ｂに関連して説明した半導体デバイスパッケージ１００の構成に対して、端子６１０に代えて外部端子２４０が設けられる点、及び、導電性フレーム３１２上に絶縁体１４０を備える点で異なる。外部端子２４０は、封止部１０００の外に突出する長さが、端子２２０と略同一であってよい。なお、外部端子２４０および端子２２０の間には、ユーザ等が準備する抵抗５１０が接続される。
【００５１】
電流抑制部１３０の裏面のカソードは、絶縁体１４０上の導電性パッドに接触する。また、電流抑制部１３０の表面のアノードは、導電性フレーム３１２とボンディングワイヤにより接続される。また、絶縁体１４０上の導電性パッドは、第１トランジスタ１１０のゲートとボンディングワイヤにより接続される。本例の半導体デバイスパッケージ２００によっても、抵抗５１０を容易に外付けすることができる。
【００５２】
図３Ａは、他の実施形態に係る双方向スイッチ回路３０の構成を示す。双方向スイッチ回路３０は、図１Ａに示したトランジスタ回路１０に対して、第３トランジスタ１５０及び電流抑制部１６０（第２電流抑制部）を更に備える。なお、第１トランジスタ１１０は、双方向スイッチの一例である。第１トランジスタ１１０は、例えばソース端子及びドレイン端子の機能及び構造が対称なＭＯＳトランジスタである。また、それぞれのトランジスタのソース及びドレイン端子を、ソースドレイン端子（ＳＤ端子）と称する。また、第２トランジスタ１２０及び第３トランジスタ１５０は、例えば縦型のＳｉ−ＭＯＳＦＥＴである。
【００５３】
第３トランジスタ１５０、第１トランジスタ１１０及び第２トランジスタ１２０は、順番にカスコード接続される。つまり、第３トランジスタ１５０の一方のＳＤ端子Ａは端子２５０（第２ソースドレイン端子）に接続され、他方のＳＤ端子Ｂは第１トランジスタ１１０に接続される。第１トランジスタ１１０の一方のＳＤ端子Ｃは第３トランジスタ１５０のＳＤ端子Ｂに接続され、他方のＳＤ端子Ｄは第２トランジスタ１２０のＳＤ端子Ｅに接続される。第２トランジスタ１２０の一方のＳＤ端子Ｅは第１トランジスタ１１０のＳＤ端子Ｄに接続され、他方のＳＤ端子Ｆは端子２２０（第１ソースドレイン端子）に接続される。また、第２トランジスタ１２０のゲートは端子２３０（第１ゲート端子）に接続され、第３トランジスタ１５０のゲートは端子２５０（第２ゲート端子）に接続される。
【００５４】
電流抑制部１３０（第１電流抑制部）は、第２トランジスタ１２０のＳＤ端子Ｆと、第１トランジスタ１１０の第１ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａと、第１トランジスタ１１０の第２ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａから、第１トランジスタ１１０の第２ゲートへと流れる電流を抑制する。電流抑制部１６０は、例えばダイオード１６２（第２ダイオード）を有する。双方向スイッチ回路３０は、端子２２０に印加される電圧と端子２５０に印加される電圧とに応じて、双方向スイッチとして動作する。すなわち、端子２２０に印加される電圧が端子２５０に印加される電圧よりも大きい場合には、端子２２０から端子２５０の向きに電流が流れる。この場合には、電流抑制部１３０が第１トランジスタ１１０のゲートに流れる電流を抑制する。端子２２０に印加される電圧が端子２５０に印加される電圧よりも小さい場合には、端子２５０から端子２２０の向きに電流が流れる。この場合には、電流抑制部１６０が第１トランジスタ１１０のゲートに流れる電流を抑制する。
【００５５】
図３Ｂは、他の実施形態に係る半導体デバイスパッケージ３００の構成例を示す。半導体デバイスパッケージ３００は、図３Ａに示した双方向スイッチ回路３０に加えて、導電性フレーム３１６、導電性フレーム３１８、導電性フレーム３２０、絶縁体１４２、絶縁体１４４及び封止部１０００を備える。導電性フレーム３１６、導電性フレーム３１８及び導電性フレーム３２０は、互いに電気的に絶縁されている。絶縁体１４２及び絶縁体１４４は、図１Ｃにおける絶縁体１４０と同じ材質及び形状を有してよい。
【００５６】
端子２２０、端子２３０、端子２５０及び端子２６０は、封止部１０００の外に延伸している。導電性フレーム３１６には、第１トランジスタ１１０、絶縁体１４２、絶縁体１４４、ダイオード１３２（第１ダイオード）及びダイオード１６２（第２ダイオード）が設けられている。ダイオード１３２は絶縁体１４４上に設けられ、ダイオード１６２は絶縁体１４２上に設けられている。導電性フレーム３１８には、第２トランジスタ１２０が設けられている。導電性フレーム３２０には、第３トランジスタ１５０が設けられている。
【００５７】
絶縁体１４２及び絶縁体１４４には、一例として、それぞれダイオード１６２及びダイオード１３２のカソードと接続される導電性のパターンが形成されている。ダイオード１６２のアノードは、ボンディングワイヤにより端子２５０と接続される。ダイオード１３２のアノードは、ボンディングワイヤにより第２トランジスタ１２０のＳＤ端子Ｆに接続される。
【００５８】
第２トランジスタ１２０の裏面に設けられたＳＤ端子Ｅは導電性フレーム３１８と接続され、ＳＤ端子Ｆはボンディングワイヤにより端子２２０に接続され、ゲートはボンディングワイヤにより端子２３０に接続される。第３トランジスタ１５０の裏面に設けられたＳＤ端子Ｂは導電性フレーム３２０と接続され、ＳＤ端子Ａはボンディングワイヤにより端子２５０に接続され、ゲートは端子２６０に接続される。
【００５９】
第１トランジスタ１１０のゲートは、ボンディングワイヤ、並びに、絶縁体１４２及び絶縁体１４４に形成された導電性のパターンを介して、ダイオード１６２及びダイオード１３２のカソードと接続される。第１トランジスタ１１０のＳＤ端子Ｃは、ボンディングワイヤにより導電性フレーム３２０と接続され、ＳＤ端子Ｄは、ボンディングワイヤにより導電性フレーム３１８と接続される。
【００６０】
図３Ｂに示す半導体デバイスパッケージ３００を製造する場合には、半導体デバイスパッケージ１００および２００と同様に、各リードフレームが一体に形成されたフレーム部材を用いる。なお、予め絶縁体１４２及び絶縁体１４４に、それぞれダイオード１６２及びダイオード１３２を半田付けして固定する。その後に、導電性フレーム３１６に、絶縁体１４２、絶縁体１４４及び第１トランジスタ１１０を半田付けして固定する。絶縁体１４２、絶縁体１４４及び第１トランジスタ１１０の固定に用いる半田の融点は、ダイオード１６２及びダイオード１３２の固定に用いる半田の融点よりも低いことが好ましい。
【００６１】
図４Ａは、他の実施形態に係る双方向スイッチ回路４０の構成例を示す。双方向スイッチ回路４０は、図３Ａに示した双方向スイッチ回路３０に対して、第１外部端子２７０、第２外部端子２８０、抵抗５２０及び抵抗５３０をさらに備える点で異なる。
【００６２】
第２外部端子２８０は、ダイオード１６２のアノードに接続される。また、第２外部端子２８０は、抵抗５３０を介して端子２５０に接続される。第１外部端子２７０は、ダイオード１３２のアノードに接続される。また、第１外部端子２７０は抵抗５２０を介して端子２２０に接続される。抵抗５２０及び抵抗５３０を有することで、第１トランジスタ１１０の第１ゲートに端子２２０から流れる電流、及び、第１トランジスタ１１０の第２ゲートに端子２５０から流れる電流を抑制することができる。
【００６３】
図４Ｂは、他の実施形態に係る半導体デバイスパッケージ４００の構成例を示す。半導体デバイスパッケージ４００は、図３Ｂに示した半導体デバイスパッケージ３００に対して、第１外部端子２７０及び第２外部端子２８０をさらに備える点で異なる。第１外部端子２７０は、端子２２０及び導電性フレーム３１８の間に、端子２２０と平行に設けられてよい。第２外部端子２８０は、端子２５０及び導電性フレーム３２０の間に、端子２５０と平行に設けられてよい。また、半導体デバイスパッケージ４００には、ユーザ等により抵抗５２０及び抵抗５３０が接続される。抵抗５２０は、封止部１０００の外側において第１外部端子２７０及び端子２２０の間に接続される。抵抗５３０は、封止部１０００の外側において第２外部端子２８０及び端子２５０の間に接続される。
【００６４】
ダイオード１３２のアノードは、ボンディングワイヤにより第１外部端子２７０と接続されている。ダイオード１６２のアノードは、ボンディングワイヤにより第２外部端子２８０と接続されている。第１外部端子２７０は、半導体デバイスパッケージ４００が実装されるプリント基板等に設けられた抵抗５２０を介して端子２２０に接続される。第２外部端子２８０は、半導体デバイスパッケージ４００が実装されるプリント基板等に設けられた抵抗５３０を介して端子２５０に接続される。
【００６５】
図５Ａは、他の実施形態に係る双方向スイッチ回路５０の構成例を示す。双方向スイッチ回路５０は、図４Ａに示した双方向スイッチ回路４０に対して、バイアス回路１８０をさらに備える点で異なる。なお、図５Ａに示した第１トランジスタ１１０は、図４Ａに示した第１トランジスタ１１０と同一の機能及び構成を有するが、図５Ａにおいては第１トランジスタ１１０の基板１７２を合わせて示す。
【００６６】
バイアス回路１８０は、ダイオード１８２及びダイオード１８４を有する。第１トランジスタ１１０は、基板１７２を有する。ダイオード１８２及びダイオード１８４のアノードは、基板１７２に接続されている。ダイオード１８２のカソードは、端子２２０に接続されている。ダイオード１８４のカソードは、端子２５０に接続されている。
【００６７】
双方向スイッチ回路５０は、基板１７２に接続されたバイアス回路１８０を有することにより、第１トランジスタ１１０の基板電位が固定されるので、スイッチングした場合に基板電位が変動することを防止できる。
【００６８】
図５Ｂは、他の実施形態に係る半導体デバイスパッケージ５００の構成例を示す。半導体デバイスパッケージ５００は、図５Ａに示した双方向スイッチ回路５０の構成に加え、導電性フレーム３１８、導電性フレーム３２０、導電性フレーム３２２、導電性フレーム３２４、導電性フレーム３２６、導電性フレーム３２８及び導電性フレーム３３０を更に備える。導電性フレーム３２２には第１トランジスタ１１０が設けられている。導電性フレーム３２４にはダイオード１３２が設けられている。導電性フレーム３２６にはダイオード１６２が設けられている。導電性フレーム３２８にはダイオード１８２が設けられている。導電性フレーム３３０にはダイオード１８４が設けられている。導電性フレーム３２８及び導電性フレーム３３０の表面には、それぞれダイオード１８２及びダイオード１８４のカソードが接している。
【００６９】
半導体デバイスパッケージ５００は、図３Ａおよび図３Ｂに関連して説明した半導体デバイスパッケージ３００の構成に対して、ダイオード１８２およびダイオード１８４を更に有する。なお、図５Ｂに示す半導体デバイスパッケージ５００は、端子２２０と一体に形成された導電性フレーム３２８上にダイオード１８２を設け、端子２５０と一体に形成された導電性フレーム３３０上にダイオード１８４を設ける。また、図３Ｂにおいては、第１トランジスタ１１０、ダイオード１３２及びダイオード１６２が共通の導電性フレーム３１６に設けられていたが、図５Ｂの例においては、第１トランジスタ１１０、ダイオード１３２及びダイオード１６２が、それぞれ分離した導電性フレーム３２２、３２４、３２６上に設けられる。
【００７０】
本例の第１トランジスタ１１０のゲートは、ボンディングワイヤにより導電性フレーム３２４及び３２６に接続される。導電性フレーム３２４及び３２６には、ダイオード１３２及び１６２のカソードが接続される。第１トランジスタ１１０の基板電位を与える端子は、導電性フレーム３２２にボンディングワイヤにより接続される。導電性フレーム３２２は、ボンディングワイヤにより、ダイオード１８２及び１８４のカソードと接続される。
【００７１】
図５Ｃは、他の実施形態に係る半導体デバイスパッケージ５００の他の構成例を示す。図５Ｃに示す半導体デバイスパッケージ５００は、図５Ｂに示した半導体デバイスパッケージ５００における導電性フレーム３２２、導電性フレーム３２４及び導電性フレーム３２６に代えて、図３Ｂに示した導電性フレーム３１６を備える点が異なる。
【００７２】
図６Ａは、他の実施形態に係る双方向スイッチ回路６０の構成例を示す。双方向スイッチ回路６０は、図５Ａに示した双方向スイッチ回路５０に対して、第１外部端子２７０、第２外部端子２８０、抵抗５２０及び抵抗５３０をさらに備える点で異なる。
【００７３】
図６Ｂは、他の実施形態に係る半導体デバイスパッケージ６００の構成例を示す。半導体デバイスパッケージ６００は、図５Ｂに示した半導体デバイスパッケージ５００に対して、第１外部端子２７０及び第２外部端子２８０をさらに備える点で異なる。第１外部端子２７０は、端子２２０と平行に設けられてよい。本例の第１外部端子２７０は、端子２２０の外側において端子２２０と平行に設けられる。第２外部端子２８０は、端子２５０と平行に設けられてよい。本例の第２外部端子２８０は、端子２５０の外側において端子２５０と平行に設けられる。半導体デバイスパッケージ６００には、ユーザ等により抵抗５２０及び抵抗５３０が接続される。抵抗５２０は、封止部１０００の外側において第１外部端子２７０及び端子２２０の間に接続される。抵抗５３０は、封止部１０００の外側において第２外部端子２８０及び端子２５０の間に接続される。抵抗５２０及び抵抗５３０は、半導体デバイスパッケージ４００が実装されるプリント基板等に設けられる。本例の半導体デバイスパッケージ６００においては、導電性フレーム３２２が設けられた位置から端子２３０、端子２２０及び第１外部端子２７０の順序、並びに、端子２６０、端子２５０及び第２外部端子２８０の順序で配置されている。
【００７４】
第２外部端子２８０、端子２５０、端子２６０、端子２３０、端子２２０及び第１外部端子２７０のいずれか２つの間の距離は、予め定められた距離の整数倍であってよい。例えば、当該予め定められた距離は、端子２２０と第１外部端子２７０との間に接続される抵抗５２０の端子間の距離に応じて定められた距離である。
【００７５】
図６Ｃは、他の実施形態に係る半導体デバイスパッケージ６００の他の構成例を示す。図６Ｃに示す半導体デバイスパッケージ６００は、図５Ｃに示した半導体デバイスパッケージ５００に対して、第１外部端子２７０及び第２外部端子２８０をさらに備える点で異なる。本例の半導体デバイスパッケージ６００には、ユーザ等により抵抗５２０及び抵抗５３０が接続される。抵抗５２０は、封止部１０００の外側において第１外部端子２７０及び端子２２０の間に接続される。抵抗５３０は、封止部１０００の外側において第２外部端子２８０及び端子２５０の間に接続される。
【００７６】
図７Ａは、他の実施形態に係るダイオード回路７０の構成例を示す。ダイオード回路７０は、図１Ａに示したトランジスタ回路１０における第２トランジスタ１２０に代えてダイオード１９０を備える点で異なる。ダイオード１９０のカソードは、第１トランジスタ１１０のソースに接続されている。ダイオード１９０のアノードは、端子２９０（アノード端子）に接続されている。また、端子２１０は、カソード端子として機能する。
【００７７】
ダイオード回路７０の順方向特性は、ダイオード１９０により定まるので、ビルトイン電圧の低いシリコン等を用いることで、大電流の順方向特性を得ることができる。また、逆方向特性は、第１トランジスタ１１０により定まるので、高耐圧のＧａＮ等を用いることで、高耐圧化することができる。つまり、大電流高耐圧の回路を実現できる。
【００７８】
図７Ｂは、他の実施形態に係る半導体デバイスパッケージ７００の構成例を示す。半導体デバイスパッケージ７００は、ダイオード回路７０に加えて、封止部１０００、導電性フレーム３２６及び導電性フレーム３３２を備える。導電性フレーム３２６にはダイオード１３２が設けられている。導電性フレーム３３２には、第１トランジスタ１１０及びダイオード１９０が設けられている。ダイオード１３２のアノード及びダイオード１９０のアノードは、ボンディングワイヤによって端子２９０に接続されている。
【００７９】
封止部１０００は、第１トランジスタ１１０、ダイオード１３２、電流抑制部１３０、導電性フレーム３２６及び導電性フレーム３３２を封止する。端子２９０および端子２１０は、封止部１０００の外部まで延伸して形成される。
【００８０】
図７Ｃは、他の実施形態に係る半導体デバイスパッケージ７００の他の構成例を示す。図７Ｃに示す半導体デバイスパッケージ７００は、図７Ｂに示した半導体デバイスパッケージ７００における導電性フレーム３２６及び導電性フレーム３３２に代えて、導電性フレーム３３４を備える。導電性フレーム３３４には、ダイオード１９０、絶縁体１４２及び第１トランジスタ１１０が設けられている。絶縁体１４２には、ダイオード１３２が設けられている。
【００８１】
図８Ａは、他の実施形態にかかるトランジスタ回路８０の構成例を示す。トランジスタ回路８０は、図１Ａに示したトランジスタ回路１０を複数備える。第１のトランジスタ回路１０−１における第１トランジスタ１１０のドレインは、第２のトランジスタ回路１０−２における第２トランジスタ１２０のソースと接続されている。第１のトランジスタ回路１０−１及び第２のトランジスタ回路１０−２の接続点には、接続端子８１０が設けられている。
【００８２】
図８Ｂは、他の実施形態に係る半導体デバイスパッケージ８００の構成例を示す。半導体デバイスパッケージ８００は、図１Ｂに示した半導体デバイスパッケージ１００と同等の構成を２つ備える。半導体デバイスパッケージ８００においては、複数の半導体デバイスパッケージ１００の構成を接続する導電性フレーム８２０をさらに備える。導電性フレーム８２０、接続端子８１０及び導電性フレーム３１４−２は一体に形成される。第１トランジスタ１１０のドレインは、導電性フレーム８２０に接続されている。第１トランジスタ１１０のドレインは、一体に形成された導電性フレーム８２０、接続端子８１０及び導電性フレーム３１４−２を介して、第２トランジスタ１２０−２のソースに接続されている。
【００８３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８４】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、各図において同一の符号を付した構成要素は、同一の機能及び構成を有してよい。
【符号の説明】
【００８５】
１０ トランジスタ回路、２０ トランジスタ回路、３０ 双方向スイッチ回路、４０ 双方向スイッチ回路、５０ 双方向スイッチ回路、６０ 双方向スイッチ回路、７０ ダイオード回路、８０ トランジスタ回路、１００ 半導体デバイスパッケージ、１１０ 第１トランジスタ、１２０ 第２トランジスタ、１２２ ダイオード、１３０ 電流抑制部、１３２ ダイオード、１４０ 絶縁体、１４２ 絶縁体、１４４ 絶縁体、１５０ 第３トランジスタ、１６０ 電流抑制部、１６２ ダイオード、１７２ 基板、１８０ バイアス回路、１８２ ダイオード、１８４ ダイオード、１９０ ダイオード、２００ 半導体デバイスパッケージ、２１０、２２０、２３０、２４０、２５０、２６０、２９０ 端子、２７０ 第１外部端子、２８０ 第２外部端子、３００ 半導体デバイスパッケージ、３１０ 導電性フレーム、３１２ 導電性フレーム、３１４ 導電性フレーム、３１６ 導電性フレーム、３１８ 導電性フレーム、３２０ 導電性フレーム、３２２ 導電性フレーム、３２４ 導電性フレーム、３２６ 導電性フレーム、３２８ 導電性フレーム、３３０ 導電性フレーム、３３２ 導電性フレーム、３３４ 導電性フレーム、４００ 半導体デバイスパッケージ、５００ 半導体デバイスパッケージ、５１０ 抵抗、５２０ 抵抗、５３０ 抵抗、６００ 半導体デバイスパッケージ、６１０ 端子、７００ 半導体デバイスパッケージ、８００ 半導体デバイスパッケージ、８１０ 接続端子、８２０ 導電性フレーム、１０００ 封止部
【技術分野】
【０００１】
本発明は、半導体デバイスパッケージ及び半導体デバイスパッケージの製造方法に関する。
【背景技術】
【０００２】
従来、ＨＥＭＴを始めとするノーマリーオン型トランジスタをノーマリーオフ型のデバイスとして使用することを目的として、ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続していた（例えば、特許文献１参照）。また、半導体デバイスがボンディングワイヤにより導電性の端子と接続され、絶縁性がある部材で半導体デバイスを封止するパッケージが知られている（例えば、特許文献２及び特許文献３参照）。
特許文献１ 特開２００１−２９３８６号公報
特許文献２ 特表２００８−５４１４３５号公報
特許文献３ 特表２００９−５１２９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、上述したようなカスコード接続された２つのチップを１パッケージ化することは知られていない。また、ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続する場合には、ノーマリーオフ型トランジスタのドレイン端子がノーマリーオン型トランジスタのソース端子に接続され、且つ、ノーマリーオフ型トランジスタのソース端子がノーマリーオン型トランジスタのゲート端子に接続される。一般に、ＭＯＳＦＥＴ等によるノーマリーオフ型トランジスタには、ソース−ドレイン間に寄生ダイオードが形成される。
【０００４】
ノーマリーオフ型トランジスタのソースと、ノーマリーオン型トランジスタのドレインとの間に印加される電圧が、ノーマリーオン型トランジスタのビルトイン電圧よりも大きくなると、ノーマリーオン型トランジスタのゲートに電流が流れてしまう。ここで、ノーマリーオフ型トランジスタが内蔵するダイオードのビルトイン電圧が、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧よりも高い場合には、ノーマリーオン型トランジスタのゲート電極に電流が流れやすくなる。このため、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧が小さいと、当該ゲートに電流が流れやすくなり、ノーマリーオン型トランジスタのゲートが過電流によって破壊される場合がある。これに対し、ノーマリーオン型トランジスタの破壊を防止する素子を設けることが考えられる。しかし、従来のパッケージは、ノーマリーオン型トランジスタの破壊を防止する素子を収容することが想定されていなかった。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第１トランジスタ、第２トランジスタ及び電流抑制部を封止する封止部と、第１トランジスタのドレインに接続され、封止部の外に延伸したドレイン端子と、第２トランジスタのゲートに接続され、封止部の外に延伸したゲート端子と、第２トランジスタのソースに接続され、封止部の外に延伸したソース端子と、を備える半導体デバイスパッケージを提供する。
【０００６】
上記の半導体デバイスパッケージは、例えば、第１トランジスタ及び第２トランジスタが設けられた第１導電性フレームと、電流抑制部が設けられ、かつ、第１導電性フレームと電気的に絶縁された第２導電性フレームとをさらに備える。当該電流抑制部は、例えば、第１トランジスタのゲートにカソードが接続されたダイオードを有し、ダイオードのカソードは、第２導電性フレームに接続され、ダイオードのアノードは、ソース端子に接続されている。
【０００７】
当該第２導電性フレームがソース端子に接続され、半導体デバイスパッケージは、第２導電性フレーム上に設けられた絶縁体をさらに備え、電流抑制部が絶縁体上に設けられていてもよい。上記の半導体デバイスパッケージは、封止部の外に延伸し、ソース端子と電気的に絶縁された外部端子をさらに備え、電流抑制部が、第１トランジスタのゲートにカソードが接続されたダイオードを有し、ダイオードのカソードは、第２導電性フレームに接続され、ダイオードのアノードは、外部端子に接続されていてもよい。
【０００８】
上記の半導体デバイスパッケージは、封止部の外に延伸し、ソース端子と電気的に絶縁され、かつ、第２導電性フレームに接続された外部端子と、第２導電性フレーム上に設けられた絶縁体とをさらに備え、電流抑制部が絶縁体上に設けられていてもよい。上記のゲート端子、ドレイン端子及びソース端子のいずれか２つの間の距離は、例えば、予め定められた距離の整数倍である。
【０００９】
本発明の第２の形態においては、ノーマリーオン型の第１トランジスタと、カソードが、第１トランジスタのソースと接続されたダイオードと、ダイオードのアノードと第１トランジスタのゲートとの間に設けられた、ダイオードのアノードから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第１トランジスタ、ダイオード及び電流抑制部を封止する封止部と、第１トランジスタのドレインに接続され、封止部の外に延伸したカソード端子と、ダイオードのアノードに接続され、封止部の外に延伸したアノード端子とを備える半導体デバイスパッケージを提供する。
【００１０】
本発明の第３の形態においては、第１のトランジスタ回路および第２のトランジスタ回路と、第１のトランジスタ回路および第２のトランジスタ回路を封止する封止部と、第１のトランジスタ回路および第２のトランジスタ回路の少なくとも一方に接続され、封止部の外に延伸する複数の端子とを備え、第１のトランジスタ回路および第２のトランジスタ回路のそれぞれは、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部とを有し、複数の端子は、第１のトランジスタ回路の第２トランジスタのソースに接続される端子と、第１のトランジスタ回路の第２トランジスタのゲートに接続される端子と、第２のトランジスタ回路の第１トランジスタのドレインに接続される端子と、第２のトランジスタ回路の第２トランジスタのゲートに接続される端子と、第１のトランジスタ回路の第１トランジスタのドレイン端子、および、第２のトランジスタ回路の第２トランジスタのソース端子に接続される端子とを含む半導体デバイスパッケージを提供する。
【００１１】
本発明の第４の態様においては、順番にカスコード接続された、ノーマリーオフ型の第３トランジスタ、ノーマリーオン型の第１双方向スイッチ、及び、ノーマリーオフ型の第２トランジスタと、第２トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第１ゲートとの間に設けられ、当該ソースドレイン端子から第１ゲートへと流れる電流を抑制する第１電流抑制部と、第３トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第２ゲートとの間に設けられ、当該ソースドレイン端子から第２ゲートへと流れる電流を抑制する第２電流抑制部と、第１双方向スイッチ、第２トランジスタ、第３トランジスタ、第１電流抑制部及び第２電流抑制部を封止する封止部と、第２トランジスタのゲートに接続され、封止部の外に延伸した第１ゲート端子と、第３トランジスタのゲートに接続され、封止部の外に延伸した第２ゲート端子と、第２トランジスタの第１双方向スイッチと接続されない側のソースドレイン端子に接続され、封止部の外に延伸した第１ソースドレイン端子と、第３トランジスタの第１双方向スイッチと接続されない側のソースドレイン端子に接続され、封止部の外に延伸した第２ソースドレイン端子とを備える半導体デバイスパッケージを提供する。
【００１２】
上記の半導体デバイスパッケージは、第１双方向スイッチが設けられた第１導電性フレームと、第２トランジスタが設けられた第２導電性フレームと、第３トランジスタが設けられた第３導電性フレームと、第１電流抑制部が設けられた第４導電性フレームと、第２電流抑制部が設けられた第５導電性フレームとをさらに備え、第２導電性フレーム、第３導電性フレーム、第４導電性フレーム及び第５導電性フレームは、互いに電気的に絶縁されていてもよい。上記の半導体デバイスパッケージは、第１双方向スイッチ、第１電流抑制部及び第２電流抑制部が設けられた第１導電性フレームと、第２トランジスタが設けられた第２導電性フレームと、第３トランジスタが設けられた第３導電性フレームと、第１導電性フレームと第１電流抑制部との間に設けられた第１絶縁体と、第１導電性フレームと第２電流抑制部との間に設けられた第２絶縁体とをさらに備えてもよい。
【００１３】
半導体デバイスパッケージは、第１電流抑制部が第１ダイオードを有し、第２電流抑制部が第２ダイオードを有し、第１ダイオードのカソードが第１双方向スイッチの第１ゲートに接続され、第２ダイオードのカソードが第１双方向スイッチの第２ゲートに接続され、第１ダイオードのアノードが接続され、封止部の外に延伸し、かつ、第１ソースドレイン端子と電気的に絶縁された第１外部端子と第２ダイオードのアノードが接続され、封止部の外に延伸し、かつ、第２ソースドレイン端子と電気的に絶縁された第２外部端子とをさらに備えてもよい。
【００１４】
半導体デバイスパッケージは、第１双方向スイッチが設けられた第１導電性フレーム、第１ソースドレイン端子及び第２ソースドレイン端子に接続されたバイアス回路部をさらに備えてもよい。バイアス回路部は、一例として、第１導電性フレームにアノードが接続され、かつ、第１ソースドレイン端子にカソードが接続された第１バイアスダイオードと、第１導電性フレームにアノードが接続され、かつ、第２ソースドレイン端子にカソードが接続された第２バイアスダイオードとを有する。上記の第１ゲート端子、第２ゲート端子、第１ソースドレイン端子及び第２ソースドレイン端子のいずれか２つの間の距離が、予め定められた距離の整数倍であってもよい。
【００１５】
本発明の第３の態様においては、第１導電性フレーム上に、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタとを設ける段階と、絶縁体上に、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部を設ける段階と、絶縁体を第２導電性フレームに設ける段階と、ドレイン端子、ゲート端子及びソース端子を形成する段階と、ドレイン端子に第１トランジスタのドレインを接続する段階と、ゲート端子に第２トランジスタのゲートを接続する段階と、ソース端子に第２トランジスタのソースを接続する段階と、第１トランジスタ、第２トランジスタ及び電流抑制部、並びに、ドレイン端子、ゲート端子及びソース端子の一部の領域を封止部で封止する段階とを備える半導体デバイスパッケージの製造方法を提供する。
【００１６】
上記の半導体デバイスパッケージの製造方法においては、電流抑制部を形成する段階は、第１半田により第１電流抑制部を絶縁体に固定する段階を有し、絶縁体を第１導電性フレームに固定する段階において、第１半田よりも融点が低い第２半田により第１電流抑制部が固定された絶縁体を、第１導電性フレームに固定してもよい。
【００１７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１８】
【図１Ａ】本発明の一実施形態に係る半導体デバイスパッケージが有するトランジスタ回路１０を示す。
【図１Ｂ】本実施形態に係る半導体デバイスパッケージの構成例を示す。
【図１Ｃ】本実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図２Ａ】他の発明の一実施形態に係るトランジスタ回路を示す。
【図２Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図２Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図３Ａ】他の実施形態に係る双方向スイッチ回路を示す。
【図３Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図４Ａ】他の実施形態に係る半導体デバイスパッケージが有するトランジスタ回路を示す。
【図４Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図５Ａ】他の実施形態に係る双方向スイッチ回路を示す。
【図５Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図５Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図６Ａ】他の実施形態に係る双方向スイッチ回路を示す。
【図６Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図６Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図７Ａ】他の実施形態に係るダイオード回路を示す。
【図７Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【図７Ｃ】他の実施形態に係る半導体デバイスパッケージの他の構成例を示す。
【図８Ａ】他の実施形態に係るトランジスタ回路を示す。
【図８Ｂ】他の実施形態に係る半導体デバイスパッケージの構成例を示す。
【発明を実施するための形態】
【００１９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１Ａは、本発明の一実施形態に係るトランジスタ回路１０を示す。トランジスタ回路１０は、第１トランジスタ１１０、第２トランジスタ１２０及び電流抑制部１３０を備える。第１トランジスタ１１０は、ノーマリーオン型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間で電流を流す。第１トランジスタ１１０は、例えばＨＥＭＴ（High Electron Mobility Transistor）である。第１トランジスタ１１０は、ショットキー接合を有するＨＥＭＴであってもよく、ＭＩＳ（Metal Insulator Semiconductor）構造を有するＨＥＭＴであってもよい。第１トランジスタ１１０のドレインには、端子２１０（ドレイン端子）が接続されている。
【００２１】
第２トランジスタ１２０は、ノーマリーオフ型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間に電流を流さない。第２トランジスタ１２０は、例えば電界効果トランジスタである。第２トランジスタ１２０のゲートには、端子２３０（ゲート端子）が接続され、第２トランジスタ１２０のソースには、端子２２０（ソース端子）が接続されている。
【００２２】
第２トランジスタ１２０は第１トランジスタ１１０にカスコード接続している。具体的には、第２トランジスタ１２０のドレインと第１トランジスタ１１０のソースとが接続されている。第２トランジスタ１２０のソースは、電流抑制部１３０を介して第１トランジスタ１１０のゲートに接続されている。
【００２３】
第２トランジスタ１２０は、ソースとドレインとの間に寄生ダイオード１２２を有する。第２トランジスタ１２０は、例えば電界効果トランジスタであり、ダイオード１２２は、第２トランジスタ１２０のソースとドレインとの間に形成されるｐｎ接合である。端子２２０に印加される電圧が当該ビルトイン電圧よりも大きい場合にはダイオード１２２が導通状態になるので、第２トランジスタ１２０のソースからドレインに向けて電流が流れる。
【００２４】
電流抑制部１３０は、第２トランジスタ１２０のソースと第１トランジスタ１１０のゲートとの間に設けられている。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと流れる電流を抑制する。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと電流を流さないことが好ましい。
【００２５】
なお、第２トランジスタ１２０及び電流抑制部１３０を１チップで形成してよい。例えば第２トランジスタ１２０及び電流抑制部１３０を同一のシリコンチップに形成し、第１トランジスタ１１０を窒化物半導体で形成してよい。
【００２６】
電流抑制部１３０は、ダイオード１３２を有する。ダイオード１３２は、端子２２０にアノードが接続され、第１トランジスタ１１０のゲートにカソードが接続されている。ダイオード１３２は、ツェナーダイオード以外のダイオードである。例えば、ダイオード１３２は、トランジスタ回路１０の使用電圧範囲内に降伏電圧を有しない。トランジスタ回路１０の使用電圧範囲は、トランジスタ回路１０の製品仕様値であってよい。具体的には、ダイオード１３２のビルトイン電圧は、１．２Ｖ以上であってよい。
【００２７】
電流抑制部１３０がダイオード１３２を有することにより、端子２２０に印加される電圧がダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きくなるまでは、端子２２０から第１トランジスタ１１０のゲートに対して電流が流れない。
【００２８】
ダイオード１３２の逆方向電圧は、第１トランジスタ１１０の閾値電圧と第２トランジスタ１２０のソース−ドレイン間耐圧との和より小さいことが好ましい。なお、ダイオード１３２の逆方向電圧とは、ダイオード１３２のリーク電流と、第１トランジスタ１１０のゲートリーク電流とが等しくなる電圧を指す。この場合には、第２トランジスタ１２０に過大な電圧が印加される前に、ダイオード１３２を介して第１トランジスタ１１０のゲートから端子２２０に電流が流れるので、第２トランジスタ１２０が破壊されることを防止できる。
【００２９】
図１Ｂは、本実施形態に係る半導体デバイスパッケージ１００の構成例を示す。図１Ｂの封止部１０００内における点線は、ボンディングワイヤを示す。半導体デバイスパッケージ１００は、図１Ａに示したトランジスタ回路１０に加えて、封止部１０００をさらに備える。封止部１０００は、第１トランジスタ１１０、第２トランジスタ１２０及び電流抑制部１３０を封止する。端子２１０は、第１トランジスタ１１０のドレインに電気的に接続され、封止部１０００の外に延伸している。
【００３０】
端子２３０は、第２トランジスタ１２０のゲートに電気的に接続され、封止部１０００の外に延伸している。端子２２０は、第２トランジスタ１２０のソースに電気的に接続され、封止部１０００の外に延伸している。端子２１０、端子２２０及び端子２３０は、金属である。端子２１０、端子２２０及び端子２３０は、例えば、銅にニッケルメッキが施されることにより形成されていてよい。
【００３１】
半導体デバイスパッケージ１００は、導電性フレーム３１０、導電性フレーム３１２及び導電性フレーム３１４を備える。導電性フレーム３１０には、第１トランジスタ１１０及び第２トランジスタ１２０が設けられている。導電性フレーム３１２は、導電性フレーム３１０と電気的に絶縁されている。導電性フレーム３１２には、電流抑制部１３０が設けられている。電流抑制部１３０は、一例としてダイオードである。当該ダイオードのカソードは、導電性フレーム３１２の表面に接している。当該ダイオードのアノードは、ボンディングワイヤにより端子２２０に接続されている。ボンディングワイヤは、例えばアルミニウムを含む。導電性フレーム３１４は、端子２２０と電気的に接続されている。なお、接続されとは、例えば端子２２０と導電性フレーム３１２とが一体に形成されている形態を含む。
【００３２】
第２トランジスタ１２０のゲートは、ボンディングワイヤにより端子２３０と接続されている。第２トランジスタ１２０のソースは、ボンディングワイヤにより導電性フレーム３１４と接続されている。本例の第２トランジスタ１２０のソースは、端子２２０と一体の導電性フレーム３１４と接続されている。第２トランジスタ１２０のドレインは、第２トランジスタ１２０の裏面において、導電性フレーム３１０と接続されている。
【００３３】
第１トランジスタ１１０のドレインは、ボンディングワイヤにより端子２１０と接続されている。第１トランジスタ１１０のソースは、ボンディングワイヤにより導電性フレーム３１０と接続されている。第２トランジスタ１２０のドレインと第１トランジスタ１１０のソースとは、導電性フレーム３１０を介して相互に接続されている。第１トランジスタ１１０のゲートは、ボンディングワイヤにより導電性フレーム３１２と接続されている。電流抑制部１３０に含まれるダイオードのカソードが導電性フレーム３１２の表面に接しているので、第１トランジスタ１１０のゲートは、ボンディングワイヤ及び導電性フレーム３１２を介して、電流抑制部１３０のカソードに接続されている。
【００３４】
端子２１０、端子２２０及び端子２３０のいずれかの２つの間の距離は、例えば、予め定められた距離の整数倍である。予め定められた距離とは、例えば、半導体デバイスパッケージ１００を取り付けるプリント基板に形成されたランド間の最短距離である。ここで、端子２１０と端子２３０との間の距離とは、図１Ｂにおける端子２１０の短手方向における中心位置と端子２３０の短手方向における中心位置との間の距離ｄである。
【００３５】
一例として、図１Ｂに示すように、端子２１０と端子２２０との間の距離が、端子２３０と端子２１０との間の距離の２倍である。この場合には、端子２３０と端子２２０との間の距離は、端子２３０と端子２１０との間の距離ｄの３倍である。端子２３０と端子２１０との間の距離、及び、端子２１０と端子２２０との間の距離が等しくてもよい。端子２１０、端子２２０、端子２３０及び端子６１０のいずれかの２つの間の距離が、予め定められた距離の整数倍であってもよい。
【００３６】
半導体デバイスパッケージ１００は、以下の手順により製造することができる。まず、端子２１０、端子２２０、端子２３０、導電性フレーム３１０、導電性フレーム３１２、導電性フレーム３１４及び端子６１０の各リードフレームが一体に形成されたフレーム部材を準備する。図１Ｂでは省略しているが、フレーム部材には、導電性フレーム３１０と一体に形成され、且つ、端子２１０と平行に設けられた延伸部が含まれてよい。一例として、フレーム部材における端子２１０、端子２２０、端子２３０、端子６１０及び延伸部は平行に形成され、且つ、封止部１０００の外に突出する長さが略同一となるように形成される。また、導電性フレーム３１４は、端子２２０と一体に形成され、端子２２０の封止部１０００で封止される側の端部から、導電性フレーム３１０に近づく方向に延伸して形成される。
【００３７】
フレーム部材は、端子２１０、端子２２０、端子２３０、端子６１０及び延伸部を、封止部１０００で封止されない領域において連結する連結部を有する。連結部を設けることで、各リードフレームが一体となる。なお連結部は、複数の半導体デバイスパッケージ１００に対応する複数のフレーム部材を連結してもよい。
【００３８】
次に、導電性フレーム３１０上に第１トランジスタ１１０及び第２トランジスタ１２０を設け、また、導電性フレーム３１２上に電流抑制部１３０を設ける。次に、接続すべき部位の間をボンディングワイヤにより接続する。次に、各リードフレームを図１Ｂに示すように封止部１０００で封止する。封止部１０００は、金型にフレーム部材を挿入し、当該金型内に樹脂を射出することで形成する。最後に、連結部を除去する。なお、延伸部及び端子６１０の先端を切断して、封止部１０００から突出する延伸部及び端子６１０の長さを、他の端子よりも短くしてもよい。これにより半導体デバイスパッケージ１００が完成する。
【００３９】
以上のとおり、本実施形態に係る半導体デバイスパッケージ１００は、電流抑制部１３０を有するので、第１トランジスタ１１０に過電流が流入することが防止できる。特に、半導体デバイスパッケージ１００においては、電流抑制部１３０が、第１トランジスタ１１０及び第２トランジスタ１２０が搭載された導電性フレーム３１０と電気的に絶縁された導電性フレーム３１２に設けられているので、絶縁部材を用いることなく、電流抑制部１３０を収容することができる。
【００４０】
図１Ｃは、本実施形態に係る半導体デバイスパッケージ１００の他の構成例を示す。図１Ｃに示す半導体デバイスパッケージ１００は、図１Ｂに示した半導体デバイスパッケージ１００に対して、端子６１０および導電性フレーム３１４を有さない。本例の半導体デバイスパッケージ１００は、端子２２０が導電性フレーム３１２に接続されている。なお、接続されとは、例えば端子２２０と導電性フレーム３１２とが一体に形成されている形態を含む。また、半導体デバイスパッケージ１００は、導電性フレーム３１２上に設けられた絶縁体１４０をさらに備える。電流抑制部１３０は、絶縁体１４０上に設けられている。電流抑制部１３０のカソードが絶縁体１４０の表面に接している。
【００４１】
絶縁体１４０は、例えば、両面をメタライズした平板状の絶縁性材料である。当該絶縁性材料は、例えばＡｌＮ又はＡｌ２Ｏ３である。絶縁体１４０は、電流抑制部１３０が設けられる面に、電流抑制部１３０のカソードと接続される導電性のパターンを有してもよい。第１トランジスタ１１０のゲートは、ボンディングワイヤにより、絶縁体１４０のメタライズ面又は導電性のパターンに接続されることで電流抑制部１３０のカソードと接続されてよい。
【００４２】
第２トランジスタ１２０のソースは、ボンディングワイヤにより接続された導電性フレーム３１２を介して端子２２０と接続されている。本例では、導電性フレーム３１２及び端子２２０は一体に形成され、導電性フレーム３１２及び第２トランジスタ１２０のソースがボンティングワイヤにより接続される。第１トランジスタ１１０のゲートは、ボンディングワイヤにより電流抑制部１３０のカソードと接続されている。電流抑制部１３０のアノードは、ボンディングワイヤにより、端子２２０と一体の導電性フレーム３１２に接続されている。
【００４３】
図１Ｃに示す半導体デバイスパッケージ１００は、以下の手順により製造することができる。まず、端子２１０、端子２２０、端子２３０、導電性フレーム３１０及び導電性フレーム３１２の各リードフレームが一体に形成されたフレーム部材を準備する。図１Ｃでは省略したが、フレーム部材には、導電性フレーム３１０と一体に形成された延伸部が含まれる。フレーム部材は、端子２１０、端子２２０、端子２３０及び延伸部を連結する連結部を有する。各端子、延伸部及び連結部の構成は、図１Ｂに関連して説明した半導体デバイスパッケージ１００のフレーム部材と同様である。
【００４４】
次に、導電性フレーム３１０上に第１トランジスタ１１０及び第２トランジスタ１２０を設ける。また、絶縁体１４０に、電流抑制部１３０と接続するための導電性パッドを形成する。次に、導電性パッド上に電流抑制部１３０を半田付けにより固定する。そして、導電性フレーム３１２上に絶縁体１４０を半田付けにより固定する。導電性フレーム３１２上への絶縁体１４０の固定に用いられる半田の融点は、絶縁体１４０上への電流抑制部１３０の固定に用いられる半田の融点よりも低いことが好ましい。この場合には、絶縁体１４０を導電性フレーム３１２に固定する工程において、絶縁体１４０に固定される電流抑制部１３０の半田が溶融することを防止できる。
【００４５】
続いて、接続すべき部位の間をボンディングワイヤにより接続する。次に、各リードフレームを図１Ｃに示すように封止部１０００で封止する。封止部１０００は、金型にフレーム部材を挿入し、当該金型内に樹脂を射出することで形成する。最後に、連結部を除去する。また、延伸部の先端を切断して、封止部１０００から突出する延伸部の長さを、他の端子よりも短くしてもよい。これにより半導体デバイスパッケージ１００が完成する。
【００４６】
図２Ａは、他の実施形態に係るトランジスタ回路２０を示す。トランジスタ回路２０は、外部端子２４０及び抵抗５１０を有する点で図１Ａに示したトランジスタ回路１０と異なる。外部端子２４０は、ダイオード１３２のアノードに接続されている。外部端子２４０と端子２２０との間に抵抗５１０が接続されてよい。
【００４７】
電流抑制部１３０が抵抗５１０を有することにより、ダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きな電圧が端子２２０に印加された場合に、端子２２０から第１トランジスタ１１０のゲートに流入する電流を抑制することができる。
【００４８】
図２Ｂは、他の実施形態に係る半導体デバイスパッケージ２００の構成例を示す。半導体デバイスパッケージ２００は、外部端子２４０を有する点で、図１Ｂに示した半導体デバイスパッケージ２００と異なる。外部端子２４０は、封止部１０００の外に延伸し、端子２２０と電気的に絶縁されている。外部端子２４０は、端子２２０及び導電性フレーム３１２の間に、端子２２０と平行に設けられてよい。なお、外部端子２４０および端子２２０の間には、ユーザ等が準備する抵抗５１０が接続される。
【００４９】
電流抑制部１３０のカソードは、導電性フレーム３１２に接続されている。電流抑制部１３０のアノードは、ボンディングワイヤにより外部端子２４０に接続されている。当該構成により、端子２２０と電流抑制部１３０との間に抵抗５１０を外付けすることができる。例えば、半導体デバイスパッケージ２００を取り付けるプリント基板に抵抗５１０を設けることで、端子２２０と電流抑制部１３０との間に抵抗５１０を外付することができる。また、電流抑制部１３０に抵抗５１０が含まれてもよい。
【００５０】
図２Ｃは、他の実施形態に係る半導体デバイスパッケージ２００の他の構成例を示す。図２Ｃに示す半導体デバイスパッケージ２００は、図１Ｂに関連して説明した半導体デバイスパッケージ１００の構成に対して、端子６１０に代えて外部端子２４０が設けられる点、及び、導電性フレーム３１２上に絶縁体１４０を備える点で異なる。外部端子２４０は、封止部１０００の外に突出する長さが、端子２２０と略同一であってよい。なお、外部端子２４０および端子２２０の間には、ユーザ等が準備する抵抗５１０が接続される。
【００５１】
電流抑制部１３０の裏面のカソードは、絶縁体１４０上の導電性パッドに接触する。また、電流抑制部１３０の表面のアノードは、導電性フレーム３１２とボンディングワイヤにより接続される。また、絶縁体１４０上の導電性パッドは、第１トランジスタ１１０のゲートとボンディングワイヤにより接続される。本例の半導体デバイスパッケージ２００によっても、抵抗５１０を容易に外付けすることができる。
【００５２】
図３Ａは、他の実施形態に係る双方向スイッチ回路３０の構成を示す。双方向スイッチ回路３０は、図１Ａに示したトランジスタ回路１０に対して、第３トランジスタ１５０及び電流抑制部１６０（第２電流抑制部）を更に備える。なお、第１トランジスタ１１０は、双方向スイッチの一例である。第１トランジスタ１１０は、例えばソース端子及びドレイン端子の機能及び構造が対称なＭＯＳトランジスタである。また、それぞれのトランジスタのソース及びドレイン端子を、ソースドレイン端子（ＳＤ端子）と称する。また、第２トランジスタ１２０及び第３トランジスタ１５０は、例えば縦型のＳｉ−ＭＯＳＦＥＴである。
【００５３】
第３トランジスタ１５０、第１トランジスタ１１０及び第２トランジスタ１２０は、順番にカスコード接続される。つまり、第３トランジスタ１５０の一方のＳＤ端子Ａは端子２５０（第２ソースドレイン端子）に接続され、他方のＳＤ端子Ｂは第１トランジスタ１１０に接続される。第１トランジスタ１１０の一方のＳＤ端子Ｃは第３トランジスタ１５０のＳＤ端子Ｂに接続され、他方のＳＤ端子Ｄは第２トランジスタ１２０のＳＤ端子Ｅに接続される。第２トランジスタ１２０の一方のＳＤ端子Ｅは第１トランジスタ１１０のＳＤ端子Ｄに接続され、他方のＳＤ端子Ｆは端子２２０（第１ソースドレイン端子）に接続される。また、第２トランジスタ１２０のゲートは端子２３０（第１ゲート端子）に接続され、第３トランジスタ１５０のゲートは端子２５０（第２ゲート端子）に接続される。
【００５４】
電流抑制部１３０（第１電流抑制部）は、第２トランジスタ１２０のＳＤ端子Ｆと、第１トランジスタ１１０の第１ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａと、第１トランジスタ１１０の第２ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａから、第１トランジスタ１１０の第２ゲートへと流れる電流を抑制する。電流抑制部１６０は、例えばダイオード１６２（第２ダイオード）を有する。双方向スイッチ回路３０は、端子２２０に印加される電圧と端子２５０に印加される電圧とに応じて、双方向スイッチとして動作する。すなわち、端子２２０に印加される電圧が端子２５０に印加される電圧よりも大きい場合には、端子２２０から端子２５０の向きに電流が流れる。この場合には、電流抑制部１３０が第１トランジスタ１１０のゲートに流れる電流を抑制する。端子２２０に印加される電圧が端子２５０に印加される電圧よりも小さい場合には、端子２５０から端子２２０の向きに電流が流れる。この場合には、電流抑制部１６０が第１トランジスタ１１０のゲートに流れる電流を抑制する。
【００５５】
図３Ｂは、他の実施形態に係る半導体デバイスパッケージ３００の構成例を示す。半導体デバイスパッケージ３００は、図３Ａに示した双方向スイッチ回路３０に加えて、導電性フレーム３１６、導電性フレーム３１８、導電性フレーム３２０、絶縁体１４２、絶縁体１４４及び封止部１０００を備える。導電性フレーム３１６、導電性フレーム３１８及び導電性フレーム３２０は、互いに電気的に絶縁されている。絶縁体１４２及び絶縁体１４４は、図１Ｃにおける絶縁体１４０と同じ材質及び形状を有してよい。
【００５６】
端子２２０、端子２３０、端子２５０及び端子２６０は、封止部１０００の外に延伸している。導電性フレーム３１６には、第１トランジスタ１１０、絶縁体１４２、絶縁体１４４、ダイオード１３２（第１ダイオード）及びダイオード１６２（第２ダイオード）が設けられている。ダイオード１３２は絶縁体１４４上に設けられ、ダイオード１６２は絶縁体１４２上に設けられている。導電性フレーム３１８には、第２トランジスタ１２０が設けられている。導電性フレーム３２０には、第３トランジスタ１５０が設けられている。
【００５７】
絶縁体１４２及び絶縁体１４４には、一例として、それぞれダイオード１６２及びダイオード１３２のカソードと接続される導電性のパターンが形成されている。ダイオード１６２のアノードは、ボンディングワイヤにより端子２５０と接続される。ダイオード１３２のアノードは、ボンディングワイヤにより第２トランジスタ１２０のＳＤ端子Ｆに接続される。
【００５８】
第２トランジスタ１２０の裏面に設けられたＳＤ端子Ｅは導電性フレーム３１８と接続され、ＳＤ端子Ｆはボンディングワイヤにより端子２２０に接続され、ゲートはボンディングワイヤにより端子２３０に接続される。第３トランジスタ１５０の裏面に設けられたＳＤ端子Ｂは導電性フレーム３２０と接続され、ＳＤ端子Ａはボンディングワイヤにより端子２５０に接続され、ゲートは端子２６０に接続される。
【００５９】
第１トランジスタ１１０のゲートは、ボンディングワイヤ、並びに、絶縁体１４２及び絶縁体１４４に形成された導電性のパターンを介して、ダイオード１６２及びダイオード１３２のカソードと接続される。第１トランジスタ１１０のＳＤ端子Ｃは、ボンディングワイヤにより導電性フレーム３２０と接続され、ＳＤ端子Ｄは、ボンディングワイヤにより導電性フレーム３１８と接続される。
【００６０】
図３Ｂに示す半導体デバイスパッケージ３００を製造する場合には、半導体デバイスパッケージ１００および２００と同様に、各リードフレームが一体に形成されたフレーム部材を用いる。なお、予め絶縁体１４２及び絶縁体１４４に、それぞれダイオード１６２及びダイオード１３２を半田付けして固定する。その後に、導電性フレーム３１６に、絶縁体１４２、絶縁体１４４及び第１トランジスタ１１０を半田付けして固定する。絶縁体１４２、絶縁体１４４及び第１トランジスタ１１０の固定に用いる半田の融点は、ダイオード１６２及びダイオード１３２の固定に用いる半田の融点よりも低いことが好ましい。
【００６１】
図４Ａは、他の実施形態に係る双方向スイッチ回路４０の構成例を示す。双方向スイッチ回路４０は、図３Ａに示した双方向スイッチ回路３０に対して、第１外部端子２７０、第２外部端子２８０、抵抗５２０及び抵抗５３０をさらに備える点で異なる。
【００６２】
第２外部端子２８０は、ダイオード１６２のアノードに接続される。また、第２外部端子２８０は、抵抗５３０を介して端子２５０に接続される。第１外部端子２７０は、ダイオード１３２のアノードに接続される。また、第１外部端子２７０は抵抗５２０を介して端子２２０に接続される。抵抗５２０及び抵抗５３０を有することで、第１トランジスタ１１０の第１ゲートに端子２２０から流れる電流、及び、第１トランジスタ１１０の第２ゲートに端子２５０から流れる電流を抑制することができる。
【００６３】
図４Ｂは、他の実施形態に係る半導体デバイスパッケージ４００の構成例を示す。半導体デバイスパッケージ４００は、図３Ｂに示した半導体デバイスパッケージ３００に対して、第１外部端子２７０及び第２外部端子２８０をさらに備える点で異なる。第１外部端子２７０は、端子２２０及び導電性フレーム３１８の間に、端子２２０と平行に設けられてよい。第２外部端子２８０は、端子２５０及び導電性フレーム３２０の間に、端子２５０と平行に設けられてよい。また、半導体デバイスパッケージ４００には、ユーザ等により抵抗５２０及び抵抗５３０が接続される。抵抗５２０は、封止部１０００の外側において第１外部端子２７０及び端子２２０の間に接続される。抵抗５３０は、封止部１０００の外側において第２外部端子２８０及び端子２５０の間に接続される。
【００６４】
ダイオード１３２のアノードは、ボンディングワイヤにより第１外部端子２７０と接続されている。ダイオード１６２のアノードは、ボンディングワイヤにより第２外部端子２８０と接続されている。第１外部端子２７０は、半導体デバイスパッケージ４００が実装されるプリント基板等に設けられた抵抗５２０を介して端子２２０に接続される。第２外部端子２８０は、半導体デバイスパッケージ４００が実装されるプリント基板等に設けられた抵抗５３０を介して端子２５０に接続される。
【００６５】
図５Ａは、他の実施形態に係る双方向スイッチ回路５０の構成例を示す。双方向スイッチ回路５０は、図４Ａに示した双方向スイッチ回路４０に対して、バイアス回路１８０をさらに備える点で異なる。なお、図５Ａに示した第１トランジスタ１１０は、図４Ａに示した第１トランジスタ１１０と同一の機能及び構成を有するが、図５Ａにおいては第１トランジスタ１１０の基板１７２を合わせて示す。
【００６６】
バイアス回路１８０は、ダイオード１８２及びダイオード１８４を有する。第１トランジスタ１１０は、基板１７２を有する。ダイオード１８２及びダイオード１８４のアノードは、基板１７２に接続されている。ダイオード１８２のカソードは、端子２２０に接続されている。ダイオード１８４のカソードは、端子２５０に接続されている。
【００６７】
双方向スイッチ回路５０は、基板１７２に接続されたバイアス回路１８０を有することにより、第１トランジスタ１１０の基板電位が固定されるので、スイッチングした場合に基板電位が変動することを防止できる。
【００６８】
図５Ｂは、他の実施形態に係る半導体デバイスパッケージ５００の構成例を示す。半導体デバイスパッケージ５００は、図５Ａに示した双方向スイッチ回路５０の構成に加え、導電性フレーム３１８、導電性フレーム３２０、導電性フレーム３２２、導電性フレーム３２４、導電性フレーム３２６、導電性フレーム３２８及び導電性フレーム３３０を更に備える。導電性フレーム３２２には第１トランジスタ１１０が設けられている。導電性フレーム３２４にはダイオード１３２が設けられている。導電性フレーム３２６にはダイオード１６２が設けられている。導電性フレーム３２８にはダイオード１８２が設けられている。導電性フレーム３３０にはダイオード１８４が設けられている。導電性フレーム３２８及び導電性フレーム３３０の表面には、それぞれダイオード１８２及びダイオード１８４のカソードが接している。
【００６９】
半導体デバイスパッケージ５００は、図３Ａおよび図３Ｂに関連して説明した半導体デバイスパッケージ３００の構成に対して、ダイオード１８２およびダイオード１８４を更に有する。なお、図５Ｂに示す半導体デバイスパッケージ５００は、端子２２０と一体に形成された導電性フレーム３２８上にダイオード１８２を設け、端子２５０と一体に形成された導電性フレーム３３０上にダイオード１８４を設ける。また、図３Ｂにおいては、第１トランジスタ１１０、ダイオード１３２及びダイオード１６２が共通の導電性フレーム３１６に設けられていたが、図５Ｂの例においては、第１トランジスタ１１０、ダイオード１３２及びダイオード１６２が、それぞれ分離した導電性フレーム３２２、３２４、３２６上に設けられる。
【００７０】
本例の第１トランジスタ１１０のゲートは、ボンディングワイヤにより導電性フレーム３２４及び３２６に接続される。導電性フレーム３２４及び３２６には、ダイオード１３２及び１６２のカソードが接続される。第１トランジスタ１１０の基板電位を与える端子は、導電性フレーム３２２にボンディングワイヤにより接続される。導電性フレーム３２２は、ボンディングワイヤにより、ダイオード１８２及び１８４のカソードと接続される。
【００７１】
図５Ｃは、他の実施形態に係る半導体デバイスパッケージ５００の他の構成例を示す。図５Ｃに示す半導体デバイスパッケージ５００は、図５Ｂに示した半導体デバイスパッケージ５００における導電性フレーム３２２、導電性フレーム３２４及び導電性フレーム３２６に代えて、図３Ｂに示した導電性フレーム３１６を備える点が異なる。
【００７２】
図６Ａは、他の実施形態に係る双方向スイッチ回路６０の構成例を示す。双方向スイッチ回路６０は、図５Ａに示した双方向スイッチ回路５０に対して、第１外部端子２７０、第２外部端子２８０、抵抗５２０及び抵抗５３０をさらに備える点で異なる。
【００７３】
図６Ｂは、他の実施形態に係る半導体デバイスパッケージ６００の構成例を示す。半導体デバイスパッケージ６００は、図５Ｂに示した半導体デバイスパッケージ５００に対して、第１外部端子２７０及び第２外部端子２８０をさらに備える点で異なる。第１外部端子２７０は、端子２２０と平行に設けられてよい。本例の第１外部端子２７０は、端子２２０の外側において端子２２０と平行に設けられる。第２外部端子２８０は、端子２５０と平行に設けられてよい。本例の第２外部端子２８０は、端子２５０の外側において端子２５０と平行に設けられる。半導体デバイスパッケージ６００には、ユーザ等により抵抗５２０及び抵抗５３０が接続される。抵抗５２０は、封止部１０００の外側において第１外部端子２７０及び端子２２０の間に接続される。抵抗５３０は、封止部１０００の外側において第２外部端子２８０及び端子２５０の間に接続される。抵抗５２０及び抵抗５３０は、半導体デバイスパッケージ４００が実装されるプリント基板等に設けられる。本例の半導体デバイスパッケージ６００においては、導電性フレーム３２２が設けられた位置から端子２３０、端子２２０及び第１外部端子２７０の順序、並びに、端子２６０、端子２５０及び第２外部端子２８０の順序で配置されている。
【００７４】
第２外部端子２８０、端子２５０、端子２６０、端子２３０、端子２２０及び第１外部端子２７０のいずれか２つの間の距離は、予め定められた距離の整数倍であってよい。例えば、当該予め定められた距離は、端子２２０と第１外部端子２７０との間に接続される抵抗５２０の端子間の距離に応じて定められた距離である。
【００７５】
図６Ｃは、他の実施形態に係る半導体デバイスパッケージ６００の他の構成例を示す。図６Ｃに示す半導体デバイスパッケージ６００は、図５Ｃに示した半導体デバイスパッケージ５００に対して、第１外部端子２７０及び第２外部端子２８０をさらに備える点で異なる。本例の半導体デバイスパッケージ６００には、ユーザ等により抵抗５２０及び抵抗５３０が接続される。抵抗５２０は、封止部１０００の外側において第１外部端子２７０及び端子２２０の間に接続される。抵抗５３０は、封止部１０００の外側において第２外部端子２８０及び端子２５０の間に接続される。
【００７６】
図７Ａは、他の実施形態に係るダイオード回路７０の構成例を示す。ダイオード回路７０は、図１Ａに示したトランジスタ回路１０における第２トランジスタ１２０に代えてダイオード１９０を備える点で異なる。ダイオード１９０のカソードは、第１トランジスタ１１０のソースに接続されている。ダイオード１９０のアノードは、端子２９０（アノード端子）に接続されている。また、端子２１０は、カソード端子として機能する。
【００７７】
ダイオード回路７０の順方向特性は、ダイオード１９０により定まるので、ビルトイン電圧の低いシリコン等を用いることで、大電流の順方向特性を得ることができる。また、逆方向特性は、第１トランジスタ１１０により定まるので、高耐圧のＧａＮ等を用いることで、高耐圧化することができる。つまり、大電流高耐圧の回路を実現できる。
【００７８】
図７Ｂは、他の実施形態に係る半導体デバイスパッケージ７００の構成例を示す。半導体デバイスパッケージ７００は、ダイオード回路７０に加えて、封止部１０００、導電性フレーム３２６及び導電性フレーム３３２を備える。導電性フレーム３２６にはダイオード１３２が設けられている。導電性フレーム３３２には、第１トランジスタ１１０及びダイオード１９０が設けられている。ダイオード１３２のアノード及びダイオード１９０のアノードは、ボンディングワイヤによって端子２９０に接続されている。
【００７９】
封止部１０００は、第１トランジスタ１１０、ダイオード１３２、電流抑制部１３０、導電性フレーム３２６及び導電性フレーム３３２を封止する。端子２９０および端子２１０は、封止部１０００の外部まで延伸して形成される。
【００８０】
図７Ｃは、他の実施形態に係る半導体デバイスパッケージ７００の他の構成例を示す。図７Ｃに示す半導体デバイスパッケージ７００は、図７Ｂに示した半導体デバイスパッケージ７００における導電性フレーム３２６及び導電性フレーム３３２に代えて、導電性フレーム３３４を備える。導電性フレーム３３４には、ダイオード１９０、絶縁体１４２及び第１トランジスタ１１０が設けられている。絶縁体１４２には、ダイオード１３２が設けられている。
【００８１】
図８Ａは、他の実施形態にかかるトランジスタ回路８０の構成例を示す。トランジスタ回路８０は、図１Ａに示したトランジスタ回路１０を複数備える。第１のトランジスタ回路１０−１における第１トランジスタ１１０のドレインは、第２のトランジスタ回路１０−２における第２トランジスタ１２０のソースと接続されている。第１のトランジスタ回路１０−１及び第２のトランジスタ回路１０−２の接続点には、接続端子８１０が設けられている。
【００８２】
図８Ｂは、他の実施形態に係る半導体デバイスパッケージ８００の構成例を示す。半導体デバイスパッケージ８００は、図１Ｂに示した半導体デバイスパッケージ１００と同等の構成を２つ備える。半導体デバイスパッケージ８００においては、複数の半導体デバイスパッケージ１００の構成を接続する導電性フレーム８２０をさらに備える。導電性フレーム８２０、接続端子８１０及び導電性フレーム３１４−２は一体に形成される。第１トランジスタ１１０のドレインは、導電性フレーム８２０に接続されている。第１トランジスタ１１０のドレインは、一体に形成された導電性フレーム８２０、接続端子８１０及び導電性フレーム３１４−２を介して、第２トランジスタ１２０−２のソースに接続されている。
【００８３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８４】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、各図において同一の符号を付した構成要素は、同一の機能及び構成を有してよい。
【符号の説明】
【００８５】
１０ トランジスタ回路、２０ トランジスタ回路、３０ 双方向スイッチ回路、４０ 双方向スイッチ回路、５０ 双方向スイッチ回路、６０ 双方向スイッチ回路、７０ ダイオード回路、８０ トランジスタ回路、１００ 半導体デバイスパッケージ、１１０ 第１トランジスタ、１２０ 第２トランジスタ、１２２ ダイオード、１３０ 電流抑制部、１３２ ダイオード、１４０ 絶縁体、１４２ 絶縁体、１４４ 絶縁体、１５０ 第３トランジスタ、１６０ 電流抑制部、１６２ ダイオード、１７２ 基板、１８０ バイアス回路、１８２ ダイオード、１８４ ダイオード、１９０ ダイオード、２００ 半導体デバイスパッケージ、２１０、２２０、２３０、２４０、２５０、２６０、２９０ 端子、２７０ 第１外部端子、２８０ 第２外部端子、３００ 半導体デバイスパッケージ、３１０ 導電性フレーム、３１２ 導電性フレーム、３１４ 導電性フレーム、３１６ 導電性フレーム、３１８ 導電性フレーム、３２０ 導電性フレーム、３２２ 導電性フレーム、３２４ 導電性フレーム、３２６ 導電性フレーム、３２８ 導電性フレーム、３３０ 導電性フレーム、３３２ 導電性フレーム、３３４ 導電性フレーム、４００ 半導体デバイスパッケージ、５００ 半導体デバイスパッケージ、５１０ 抵抗、５２０ 抵抗、５３０ 抵抗、６００ 半導体デバイスパッケージ、６１０ 端子、７００ 半導体デバイスパッケージ、８００ 半導体デバイスパッケージ、８１０ 接続端子、８２０ 導電性フレーム、１０００ 封止部
【特許請求の範囲】
【請求項１】
ノーマリーオン型の第１トランジスタと、
ドレインが、前記第１トランジスタのソースと接続され、前記第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、
前記第２トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた、前記第２トランジスタのソースから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、
前記第１トランジスタ、前記第２トランジスタ及び前記電流抑制部を封止する封止部と、
前記第１トランジスタのドレインに接続され、前記封止部の外に延伸したドレイン端子と、
前記第２トランジスタのゲートに接続され、前記封止部の外に延伸したゲート端子と、
前記第２トランジスタのソースに接続され、前記封止部の外に延伸したソース端子と、
を備える半導体デバイスパッケージ。
【請求項２】
前記第１トランジスタ及び前記第２トランジスタが設けられた第１導電性フレームと、
前記電流抑制部が設けられ、かつ、前記第１導電性フレームと電気的に絶縁された第２導電性フレームと
をさらに備える請求項１に記載の半導体デバイスパッケージ。
【請求項３】
前記電流抑制部が、前記第１トランジスタのゲートにカソードが接続されたダイオードを有し、
前記ダイオードのカソードは、前記第２導電性フレームに接続され、
前記ダイオードのアノードは、前記ソース端子に接続されている請求項２に記載の半導体デバイスパッケージ。
【請求項４】
前記第２導電性フレームが前記ソース端子に接続され、
前記第２導電性フレーム上に設けられた絶縁体をさらに備え、
前記電流抑制部が前記絶縁体上に設けられている請求項２に記載の半導体デバイスパッケージ。
【請求項５】
前記封止部の外に延伸し、前記ソース端子と電気的に絶縁された外部端子をさらに備え、
前記電流抑制部が、前記第１トランジスタのゲートにカソードが接続されたダイオードを有し、
前記ダイオードのカソードは、前記第２導電性フレームに接続され、
前記ダイオードのアノードは、前記外部端子に接続されている請求項２に記載の半導体デバイスパッケージ。
【請求項６】
前記封止部の外に延伸し、前記ソース端子と電気的に絶縁され、かつ、前記第２導電性フレームに接続された外部端子と、
前記第２導電性フレーム上に設けられた絶縁体と
をさらに備え、
前記電流抑制部が前記絶縁体上に設けられている請求項２に記載の半導体デバイスパッケージ。
【請求項７】
前記ゲート端子、前記ドレイン端子及び前記ソース端子のいずれか２つの間の距離が、予め定められた距離の整数倍である請求項１から６のいずれか一項に記載の半導体デバイスパッケージ。
【請求項８】
ノーマリーオン型の第１双方向スイッチと、
ドレインが、前記第１双方向スイッチのソースと接続され、前記第１双方向スイッチとカスコード接続されたノーマリーオフ型の第２トランジスタと、
ドレインが、前記第１双方向スイッチのドレインと接続され、前記第１双方向スイッチとカスコード接続されたノーマリーオフ型の第３トランジスタと、
前記第２トランジスタのソースと前記第１双方向スイッチのゲートとの間に、前記第２トランジスタのソースから前記第１双方向スイッチのゲートへと流れる電流を抑制する第１電流抑制部と、
前記第３トランジスタのソースと前記第１双方向スイッチのゲートとの間に、前記第３トランジスタのソースから前記第１双方向スイッチのゲートへと流れる電流を抑制する第２電流抑制部と、
前記第１双方向スイッチ、前記第２トランジスタ、前記第３トランジスタ、前記第１電流抑制部及び前記第２電流抑制部を封止する封止部と
前記第２トランジスタのゲートに接続され、前記封止部の外に延伸した第１ゲート端子と、
前記第３トランジスタのゲートに接続され、前記封止部の外に延伸した第２ゲート端子と、
前記第２トランジスタの前記第１双方向スイッチと接続されない側のソースドレイン端子に接続され、前記封止部の外に延伸した第１ソースドレイン端子と、
前記第３トランジスタの前記第１双方向スイッチと接続されない側のソースドレイン端子に接続され、前記封止部の外に延伸した第２ソースドレイン端子と
を備える半導体デバイスパッケージ。
【請求項９】
前記第１双方向スイッチが設けられた第１導電性フレームと、
前記第２トランジスタが設けられた第２導電性フレームと、
前記第３トランジスタが設けられた第３導電性フレームと、
前記第１電流抑制部が設けられた第４導電性フレームと、
前記第２電流抑制部が設けられた第５導電性フレームと
をさらに備え、前記第２導電性フレーム、前記第３導電性フレーム、前記第４導電性フレーム及び前記第５導電性フレームは、互いに電気的に絶縁されている請求項８に記載の半導体デバイスパッケージ。
【請求項１０】
前記第１双方向スイッチ、前記第１電流抑制部及び前記第２電流抑制部が設けられた第１導電性フレームと、
前記第２トランジスタが設けられた第２導電性フレームと、
前記第３トランジスタが設けられた第３導電性フレームと、
前記第１導電性フレームと前記第１電流抑制部との間に設けられた第１絶縁体と、
前記第１導電性フレームと前記第２電流抑制部との間に設けられた第２絶縁体と
をさらに備える請求項８に記載の半導体デバイスパッケージ。
【請求項１１】
前記第１電流抑制部が第１ダイオードを有し、
前記第２電流抑制部が第２ダイオードを有し、
前記第１ダイオードのカソードが前記第１双方向スイッチの第１ゲートに接続され、
前記第２ダイオードのカソードが前記第１双方向スイッチの第２ゲートに接続され、
前記第１ダイオードのアノードが接続され、前記封止部の外に延伸し、かつ、前記第１ソースドレイン端子と電気的に絶縁された第１外部端子と
前記第２ダイオードのアノードが接続され、前記封止部の外に延伸し、かつ、前記第２ソースドレイン端子と電気的に絶縁された第２外部端子と
をさらに備える請求項９又は１０に記載の半導体デバイスパッケージ。
【請求項１２】
前記第１双方向スイッチが設けられた前記第１導電性フレーム、前記第１ソースドレイン端子及び前記第２ソースドレイン端子に接続されたバイアス回路部をさらに備える請求項９から１１のいずれか一項に記載の半導体デバイスパッケージ。
【請求項１３】
前記バイアス回路部は、
前記第１導電性フレームにアノードが接続され、かつ、前記第１ソースドレイン端子にカソードが接続された第１バイアスダイオードと、
前記第１導電性フレームにアノードが接続され、かつ、前記第２ソースドレイン端子にカソードが接続された第２バイアスダイオードと
を有する請求項１２に記載の半導体デバイスパッケージ。
【請求項１４】
前記第１ゲート端子、前記第２ゲート端子、前記第１ソースドレイン端子及び前記第２ソースドレイン端子のいずれか２つの間の距離が、予め定められた距離の整数倍である請求項８から１３のいずれか一項に記載の半導体デバイスパッケージ。
【請求項１５】
ノーマリーオン型の第１トランジスタと、
カソードが、前記第１トランジスタのソースと接続されたダイオードと、
前記ダイオードのアノードと前記第１トランジスタのゲートとの間に設けられた、前記ダイオードのアノードから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、
前記第１トランジスタ、前記ダイオード及び前記電流抑制部を封止する封止部と、
前記第１トランジスタのドレインに接続され、前記封止部の外に延伸したカソード端子と、
前記ダイオードのアノードに接続され、前記封止部の外に延伸したアノード端子と
を備える半導体デバイスパッケージ。
【請求項１６】
第１のトランジスタ回路および第２のトランジスタ回路と、
前記第１のトランジスタ回路および第２のトランジスタ回路を封止する封止部と、
前記第１のトランジスタ回路および前記第２のトランジスタ回路の少なくとも一方に接続され、前記封止部の外に延伸する複数の端子と
を備え、
前記第１のトランジスタ回路および第２のトランジスタ回路のそれぞれは、
ノーマリーオン型の第１トランジスタと、
ドレインが、前記第１トランジスタのソースと接続され、前記第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、
前記第２トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた、前記第２トランジスタのソースから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と
を有し、
前記複数の端子は、
前記第１のトランジスタ回路の前記第２トランジスタのソースに接続される端子と、
前記第１のトランジスタ回路の前記第２トランジスタのゲートに接続される端子と、
前記第２のトランジスタ回路の前記第１トランジスタのドレインに接続される端子と、
前記第２のトランジスタ回路の前記第２トランジスタのゲートに接続される端子と、
前記第１のトランジスタ回路の前記第１トランジスタのドレイン端子、および、前記第２のトランジスタ回路の第２トランジスタのソース端子に接続される端子と
を含む半導体デバイスパッケージ。
【請求項１７】
第１導電性フレーム上に、
ノーマリーオン型の第１双方向スイッチと、
ドレインが、前記第１双方向スイッチのソースと接続され、前記第１双方向スイッチとカスコード接続されたノーマリーオフ型の第２トランジスタと
を設ける段階と、
絶縁体上に、前記第２トランジスタのソースから前記第１双方向スイッチのゲートへと流れる電流を抑制する電流抑制部を設ける段階と、
前記絶縁体を第２導電性フレームに設ける段階と、
ドレイン端子、ゲート端子及びソース端子を形成する段階と、
前記ドレイン端子に前記第１双方向スイッチのドレインを接続する段階と、
前記ゲート端子に前記第２トランジスタのゲートを接続する段階と、
前記ソース端子に前記第２トランジスタのソースを接続する段階と、
前記第１双方向スイッチ、前記第２トランジスタ及び前記電流抑制部、並びに、前記ドレイン端子、前記ゲート端子及び前記ソース端子の一部の領域を封止部で封止する段階と
を備える半導体デバイスパッケージの製造方法。
【請求項１８】
前記電流抑制部を形成する段階は、第１半田により前記電流抑制部を前記絶縁体に固定する段階を有し、
前記絶縁体を前記第１導電性フレームに固定する段階において、前記第１半田よりも融点が低い第２半田により前記電流抑制部が固定された前記絶縁体を、前記第１導電性フレームに固定する請求項１７に記載の半導体デバイスパッケージの製造方法。
【請求項１】
ノーマリーオン型の第１トランジスタと、
ドレインが、前記第１トランジスタのソースと接続され、前記第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、
前記第２トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた、前記第２トランジスタのソースから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、
前記第１トランジスタ、前記第２トランジスタ及び前記電流抑制部を封止する封止部と、
前記第１トランジスタのドレインに接続され、前記封止部の外に延伸したドレイン端子と、
前記第２トランジスタのゲートに接続され、前記封止部の外に延伸したゲート端子と、
前記第２トランジスタのソースに接続され、前記封止部の外に延伸したソース端子と、
を備える半導体デバイスパッケージ。
【請求項２】
前記第１トランジスタ及び前記第２トランジスタが設けられた第１導電性フレームと、
前記電流抑制部が設けられ、かつ、前記第１導電性フレームと電気的に絶縁された第２導電性フレームと
をさらに備える請求項１に記載の半導体デバイスパッケージ。
【請求項３】
前記電流抑制部が、前記第１トランジスタのゲートにカソードが接続されたダイオードを有し、
前記ダイオードのカソードは、前記第２導電性フレームに接続され、
前記ダイオードのアノードは、前記ソース端子に接続されている請求項２に記載の半導体デバイスパッケージ。
【請求項４】
前記第２導電性フレームが前記ソース端子に接続され、
前記第２導電性フレーム上に設けられた絶縁体をさらに備え、
前記電流抑制部が前記絶縁体上に設けられている請求項２に記載の半導体デバイスパッケージ。
【請求項５】
前記封止部の外に延伸し、前記ソース端子と電気的に絶縁された外部端子をさらに備え、
前記電流抑制部が、前記第１トランジスタのゲートにカソードが接続されたダイオードを有し、
前記ダイオードのカソードは、前記第２導電性フレームに接続され、
前記ダイオードのアノードは、前記外部端子に接続されている請求項２に記載の半導体デバイスパッケージ。
【請求項６】
前記封止部の外に延伸し、前記ソース端子と電気的に絶縁され、かつ、前記第２導電性フレームに接続された外部端子と、
前記第２導電性フレーム上に設けられた絶縁体と
をさらに備え、
前記電流抑制部が前記絶縁体上に設けられている請求項２に記載の半導体デバイスパッケージ。
【請求項７】
前記ゲート端子、前記ドレイン端子及び前記ソース端子のいずれか２つの間の距離が、予め定められた距離の整数倍である請求項１から６のいずれか一項に記載の半導体デバイスパッケージ。
【請求項８】
ノーマリーオン型の第１双方向スイッチと、
ドレインが、前記第１双方向スイッチのソースと接続され、前記第１双方向スイッチとカスコード接続されたノーマリーオフ型の第２トランジスタと、
ドレインが、前記第１双方向スイッチのドレインと接続され、前記第１双方向スイッチとカスコード接続されたノーマリーオフ型の第３トランジスタと、
前記第２トランジスタのソースと前記第１双方向スイッチのゲートとの間に、前記第２トランジスタのソースから前記第１双方向スイッチのゲートへと流れる電流を抑制する第１電流抑制部と、
前記第３トランジスタのソースと前記第１双方向スイッチのゲートとの間に、前記第３トランジスタのソースから前記第１双方向スイッチのゲートへと流れる電流を抑制する第２電流抑制部と、
前記第１双方向スイッチ、前記第２トランジスタ、前記第３トランジスタ、前記第１電流抑制部及び前記第２電流抑制部を封止する封止部と
前記第２トランジスタのゲートに接続され、前記封止部の外に延伸した第１ゲート端子と、
前記第３トランジスタのゲートに接続され、前記封止部の外に延伸した第２ゲート端子と、
前記第２トランジスタの前記第１双方向スイッチと接続されない側のソースドレイン端子に接続され、前記封止部の外に延伸した第１ソースドレイン端子と、
前記第３トランジスタの前記第１双方向スイッチと接続されない側のソースドレイン端子に接続され、前記封止部の外に延伸した第２ソースドレイン端子と
を備える半導体デバイスパッケージ。
【請求項９】
前記第１双方向スイッチが設けられた第１導電性フレームと、
前記第２トランジスタが設けられた第２導電性フレームと、
前記第３トランジスタが設けられた第３導電性フレームと、
前記第１電流抑制部が設けられた第４導電性フレームと、
前記第２電流抑制部が設けられた第５導電性フレームと
をさらに備え、前記第２導電性フレーム、前記第３導電性フレーム、前記第４導電性フレーム及び前記第５導電性フレームは、互いに電気的に絶縁されている請求項８に記載の半導体デバイスパッケージ。
【請求項１０】
前記第１双方向スイッチ、前記第１電流抑制部及び前記第２電流抑制部が設けられた第１導電性フレームと、
前記第２トランジスタが設けられた第２導電性フレームと、
前記第３トランジスタが設けられた第３導電性フレームと、
前記第１導電性フレームと前記第１電流抑制部との間に設けられた第１絶縁体と、
前記第１導電性フレームと前記第２電流抑制部との間に設けられた第２絶縁体と
をさらに備える請求項８に記載の半導体デバイスパッケージ。
【請求項１１】
前記第１電流抑制部が第１ダイオードを有し、
前記第２電流抑制部が第２ダイオードを有し、
前記第１ダイオードのカソードが前記第１双方向スイッチの第１ゲートに接続され、
前記第２ダイオードのカソードが前記第１双方向スイッチの第２ゲートに接続され、
前記第１ダイオードのアノードが接続され、前記封止部の外に延伸し、かつ、前記第１ソースドレイン端子と電気的に絶縁された第１外部端子と
前記第２ダイオードのアノードが接続され、前記封止部の外に延伸し、かつ、前記第２ソースドレイン端子と電気的に絶縁された第２外部端子と
をさらに備える請求項９又は１０に記載の半導体デバイスパッケージ。
【請求項１２】
前記第１双方向スイッチが設けられた前記第１導電性フレーム、前記第１ソースドレイン端子及び前記第２ソースドレイン端子に接続されたバイアス回路部をさらに備える請求項９から１１のいずれか一項に記載の半導体デバイスパッケージ。
【請求項１３】
前記バイアス回路部は、
前記第１導電性フレームにアノードが接続され、かつ、前記第１ソースドレイン端子にカソードが接続された第１バイアスダイオードと、
前記第１導電性フレームにアノードが接続され、かつ、前記第２ソースドレイン端子にカソードが接続された第２バイアスダイオードと
を有する請求項１２に記載の半導体デバイスパッケージ。
【請求項１４】
前記第１ゲート端子、前記第２ゲート端子、前記第１ソースドレイン端子及び前記第２ソースドレイン端子のいずれか２つの間の距離が、予め定められた距離の整数倍である請求項８から１３のいずれか一項に記載の半導体デバイスパッケージ。
【請求項１５】
ノーマリーオン型の第１トランジスタと、
カソードが、前記第１トランジスタのソースと接続されたダイオードと、
前記ダイオードのアノードと前記第１トランジスタのゲートとの間に設けられた、前記ダイオードのアノードから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と、
前記第１トランジスタ、前記ダイオード及び前記電流抑制部を封止する封止部と、
前記第１トランジスタのドレインに接続され、前記封止部の外に延伸したカソード端子と、
前記ダイオードのアノードに接続され、前記封止部の外に延伸したアノード端子と
を備える半導体デバイスパッケージ。
【請求項１６】
第１のトランジスタ回路および第２のトランジスタ回路と、
前記第１のトランジスタ回路および第２のトランジスタ回路を封止する封止部と、
前記第１のトランジスタ回路および前記第２のトランジスタ回路の少なくとも一方に接続され、前記封止部の外に延伸する複数の端子と
を備え、
前記第１のトランジスタ回路および第２のトランジスタ回路のそれぞれは、
ノーマリーオン型の第１トランジスタと、
ドレインが、前記第１トランジスタのソースと接続され、前記第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、
前記第２トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた、前記第２トランジスタのソースから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と
を有し、
前記複数の端子は、
前記第１のトランジスタ回路の前記第２トランジスタのソースに接続される端子と、
前記第１のトランジスタ回路の前記第２トランジスタのゲートに接続される端子と、
前記第２のトランジスタ回路の前記第１トランジスタのドレインに接続される端子と、
前記第２のトランジスタ回路の前記第２トランジスタのゲートに接続される端子と、
前記第１のトランジスタ回路の前記第１トランジスタのドレイン端子、および、前記第２のトランジスタ回路の第２トランジスタのソース端子に接続される端子と
を含む半導体デバイスパッケージ。
【請求項１７】
第１導電性フレーム上に、
ノーマリーオン型の第１双方向スイッチと、
ドレインが、前記第１双方向スイッチのソースと接続され、前記第１双方向スイッチとカスコード接続されたノーマリーオフ型の第２トランジスタと
を設ける段階と、
絶縁体上に、前記第２トランジスタのソースから前記第１双方向スイッチのゲートへと流れる電流を抑制する電流抑制部を設ける段階と、
前記絶縁体を第２導電性フレームに設ける段階と、
ドレイン端子、ゲート端子及びソース端子を形成する段階と、
前記ドレイン端子に前記第１双方向スイッチのドレインを接続する段階と、
前記ゲート端子に前記第２トランジスタのゲートを接続する段階と、
前記ソース端子に前記第２トランジスタのソースを接続する段階と、
前記第１双方向スイッチ、前記第２トランジスタ及び前記電流抑制部、並びに、前記ドレイン端子、前記ゲート端子及び前記ソース端子の一部の領域を封止部で封止する段階と
を備える半導体デバイスパッケージの製造方法。
【請求項１８】
前記電流抑制部を形成する段階は、第１半田により前記電流抑制部を前記絶縁体に固定する段階を有し、
前記絶縁体を前記第１導電性フレームに固定する段階において、前記第１半田よりも融点が低い第２半田により前記電流抑制部が固定された前記絶縁体を、前記第１導電性フレームに固定する請求項１７に記載の半導体デバイスパッケージの製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【公開番号】特開２０１３−４５９７９（Ｐ２０１３−４５９７９Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８４１５４（Ｐ２０１１−１８４１５４）
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
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