半導体リレー装置
【課題】半導体リレー装置において、装置全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図る。
【解決手段】従来はｐ型単結晶シリコン島２１３に形成していた（充放電回路における）ｐチャネル型のＭＯＳＦＥＴ２０８（図（ａ）参照）を、ｎ型単結晶シリコン島１３に形成したｎチャネル型のＭＯＳＦＥＴ８（図（ｂ）参照）に変更した。これにより、ｎ型単結晶シリコン島１３のキャリアの通路の断面積を、ｐ型単結晶シリコン島２１３のキャリアの通路の断面積の２分の１以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。従って、ＭＯＳＦＥＴ８をｎ型単結晶シリコン島１３にｎチャネル型で形成することにより、オン抵抗を従来のＭＯＳＦＥＴ２０８に比べて大きくすることなく、ＭＯＳＦＥＴ８のゲート幅Ｗ３を従来のＭＯＳＦＥＴ２０８のゲート幅Ｗ１より小さくできる。
【解決手段】従来はｐ型単結晶シリコン島２１３に形成していた（充放電回路における）ｐチャネル型のＭＯＳＦＥＴ２０８（図（ａ）参照）を、ｎ型単結晶シリコン島１３に形成したｎチャネル型のＭＯＳＦＥＴ８（図（ｂ）参照）に変更した。これにより、ｎ型単結晶シリコン島１３のキャリアの通路の断面積を、ｐ型単結晶シリコン島２１３のキャリアの通路の断面積の２分の１以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。従って、ＭＯＳＦＥＴ８をｎ型単結晶シリコン島１３にｎチャネル型で形成することにより、オン抵抗を従来のＭＯＳＦＥＴ２０８に比べて大きくすることなく、ＭＯＳＦＥＴ８のゲート幅Ｗ３を従来のＭＯＳＦＥＴ２０８のゲート幅Ｗ１より小さくできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光結合型の半導体リレー装置に関する。
【背景技術】
【０００２】
近年、従来の電磁リレー装置に代わり、光結合型の半導体リレー装置が用いられることが多くなってきた。この光結合型の半導体リレー装置は、電磁リレー装置と比べて、小型、高感度、高速、高信頼性といった利点を有している。光結合型の半導体リレー装置では、入力（電気）信号を発光素子（例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））で光信号に変換し、この発光素子と光結合された受光素子（例えばフォトダイオードアレイ）で、受光した光信号を電気信号に変換する。そして、光結合型の半導体リレー装置は、上記の受光素子で変換された電気信号によって、ＭＯＳＦＥＴやバイポーラトランジスタ等の半導体スイッチング素子を駆動することにより、出力端子から信号を出力するようになっている。
【０００３】
上記従来の光結合型の半導体リレー装置では、一般的に、上記の半導体スイッチング素子や受光素子が、誘電体分離基板上のｐ型単結晶シリコン島に形成されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５２９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年のＪＩＳ（Ｊａｐａｎ Ｉｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ）等の安全規格の改訂に伴い、上記の半導体リレー装置についての耐圧向上の必要性が高まっている。そして、半導体リレー装置の耐圧を向上させるためには、上記の半導体スイッチング素子や受光素子等の半導体素子の電極間の距離（例えばドレイン・ソース間の距離）を、従来の半導体リレー装置における半導体素子の電極間の距離よりも大きくする必要がある。このため、半導体リレー装置における各半導体素子のチップサイズが大きくなってしまい、半導体リレー装置におけるチップコストの上昇や実装面積の拡大等の問題が生じる。
【０００６】
本発明は、上記課題を解決するものであり、装置全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることが可能な半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づいて発光する発光素子と、複数の直列に接続されたフォトダイオードセルを有し、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された１つ以上の出力用ＭＯＳＦＥＴと、前記フォトダイオードアレイと並列に接続され、前記フォトダイオードアレイで発生する光起電力に応じて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路は、半導体素子を備え、この半導体素子が、誘電体分離基板上のｎ型単結晶シリコン島に形成されていることを特徴とする。
【０００８】
この半導体リレー装置において、前記半導体素子は、前記フォトダイオードアレイで発生する光起電力に基づいてオン／オフが切り換えられる半導体スイッチング素子であることが望ましい。
【０００９】
この半導体リレー装置において、前記フォトダイオードアレイは、前記１つ以上の出力用ＭＯＳＦＥＴの各々のゲート閾値電圧の１０倍以上の大きさの光起電力を出力することが望ましい。
【００１０】
この半導体リレー装置において、前記フォトダイオードアレイは、１４個以上の直列に接続されたフォトダイオードセルを有することが望ましい。
【００１１】
この半導体リレー装置において、前記半導体素子は、縦型半導体素子であってもよい。
【００１２】
この半導体リレー装置において、前記フォトダイオードアレイと前記充放電回路は、同一の誘電体分離基板上に形成され、かつ、前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、前記フォトダイオードアレイによる近赤外線の光吸収率が９０％以上になる深さであることが望ましい。
【００１３】
この半導体リレー装置において、前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、４０μｍ以上で７０μｍ以下であることが望ましい。
【発明の効果】
【００１４】
本発明の半導体リレー装置によれば、充放電回路における半導体素子が、誘電体分離基板上のｎ型単結晶シリコン島に形成されている。ここで、一般に、同一耐圧・同一抵抗値の半導体素子の場合、その素子を形成する不純物半導体がｎ型半導体である方が、ｐ型半導体である場合より素子領域を小さくすることができる。何故なら、例えば、不純物濃度が同じｎ型単結晶シリコンとｐ型単結晶シリコンとについて考えると、ｎ型単結晶シリコンのキャリア移動度は、ｐ型単結晶シリコンに比べて、２倍以上の大きさである。このため、ｎ型単結晶シリコンの抵抗値は、長さと断面積が同じｐ型単結晶シリコンの抵抗値の２分の１以下になる。従って、キャリアの通路（例えばＭＯＳＦＥＴの場合のチャネル）の長さが同じ場合、ｎ型単結晶シリコンのキャリアの通路の断面積を、ｐ型単結晶シリコンのキャリアの通路の断面積の２分の１以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。このため、従来はｐ型単結晶シリコン島に形成していた（充放電回路における）半導体素子を、ｎ型単結晶シリコン島に形成するように変更することにより、抵抗値（ＭＯＳＦＥＴの場合のオン抵抗）を大きくすることなく、キャリアの通路の断面積を小さくできる。また、耐圧は、単結晶シリコン（不純物半導体）がｎ型であるかｐ型であるかに係らず、単結晶シリコン（不純物半導体）の不純物濃度と半導体素子の電極間の距離とで決まる。このため、同一耐圧・同一抵抗値の半導体素子の場合、この半導体素子をｎ型単結晶シリコン島に形成した方が、キャリアの通路の断面積を小さくできる。従って、充放電回路における半導体素子を誘電体分離基板上のｎ型単結晶シリコン島に形成することにより、この半導体素子をｐ型単結晶シリコン島に形成した場合と比べて、抵抗値を大きくすることなく、耐圧に必要な半導体素子の電極間の距離を確保しつつ、充放電回路における半導体素子のチップサイズの小型化を図ることができる。これにより、半導体リレー装置全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る半導体リレー装置の回路構成図。
【図２】上記半導体リレー装置の誘電体分離基板上に形成されたｎチャネル型のＭＯＳＦＥＴとフォトダイオードセルの断面図。
【図３】（ａ）は、従来例の半導体リレー装置のＭＯＳＦＥＴの上面図、（ｂ）は、第１の実施形態の半導体リレー装置のＭＯＳＦＥＴの上面図。
【図４】従来例の半導体リレー装置の誘電体分離基板上に形成されたｎチャネル型のＭＯＳＦＥＴとフォトダイオードセルの断面図。
【図５】本発明の第２の実施形態による半導体リレー装置の誘電体分離基板上に形成されたｎチャネル型のＭＯＳＦＥＴとフォトダイオードセルの断面図。
【図６】第１及び第２の実施形態のフォトダイオードセルが形成されたｎ型単結晶シリコン島の断面図。
【図７】上記フォトダイオードセルが形成されたｎ型単結晶シリコン島の深さと光吸収率との関係を示すグラフ。
【発明を実施するための形態】
【００１６】
以下、本発明を具体化した実施形態による半導体リレー装置について、図面を参照して説明する。図１は、本発明の第１の実施形態による半導体リレー装置の回路構成を示す。第１の実施形態の半導体リレー装置１は、請求項における半導体素子及び半導体スイッチング素子として、ｎチャネル型でデプレッション型の横型ＭＯＳＦＥＴ８（以下、単にＭＯＳＦＥＴ８という）を用いたものである。半導体リレー装置１は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光する発光素子２（例えばＬＥＤ）と、発光素子２からの光を受光して、光起電力を発生するフォトダイオードアレイ３とを備えている。このフォトダイオードアレイ３は、複数の直列に接続されたフォトダイオードセル３ａを有している。
【００１７】
また、半導体リレー装置１は、フォトダイオードアレイ３と並列に接続された充放電回路７と、この充放電回路７及びフォトダイオードアレイ３に接続された出力用ＭＯＳＦＥＴ５、６とを備えている。図に示されるように、これらの出力用ＭＯＳＦＥＴ５、６は、お互いのソース（電極）同士が接続されることにより、逆直列に接続されている。半導体リレー装置１では、出力用ＭＯＳＦＥＴ５、６を上記のように接続したことにより、出力用ＭＯＳＦＥＴ５、６のドレイン（電極）に接続された出力端子ＯＴ１、ＯＴ２から双方向の電流を取り出し得るようにしている。すなわち、出力用ＭＯＳＦＥＴ５、６は、いわゆる双方向スイッチである。なお、図中のＤ１、Ｄ２は、それぞれ出力用ＭＯＳＦＥＴ５、６の寄生ダイオードを示す。
【００１８】
充放電回路７は、上記のＭＯＳＦＥＴ８と抵抗９とを備えている。ＭＯＳＦＥＴ８のドレインとゲートとは、それぞれフォトダイオードアレイ３のアノード側とカソード側とに接続されている。詳細は後述するが、ＭＯＳＦＥＴ８は、フォトダイオードアレイ３で発生する光起電力に基づいてオン／オフが切り換えられる。また、抵抗９は、その一端が、ＭＯＳＦＥＴ８のソース及び出力用ＭＯＳＦＥＴ５、６のソースに接続されており、その他端が、ＭＯＳＦＥＴ８のゲート及びフォトダイオードアレイ３のカソード側に接続されている。
【００１９】
上記の充放電回路７は、フォトダイオードアレイ３で発生する光起電力の有無に応じて、２つの出力用ＭＯＳＦＥＴ５、６のゲートの充電と放電とを切り換えることにより、これらの出力用ＭＯＳＦＥＴ５、６の開閉を行う。本半導体リレー装置１では、入力端子ＩＴ１、ＩＴ２から入力される入力信号に応答して２つの出力用ＭＯＳＦＥＴ５、６が同時に開閉される。これにより、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。
【００２０】
上記のフォトダイオードアレイ３は、２つの出力用ＭＯＳＦＥＴ５、６の各々のゲート閾値電圧（Ｖｔｈ）の１０倍以上の大きさの光起電力を出力する。ここで、ゲート閾値電圧とは、いわゆるパワーＭＯＳＦＥＴに属する出力用ＭＯＳＦＥＴ５、６がオンし始めるゲート・ソース間の電圧である。一般的に、半導体リレー装置における出力用ＭＯＳＦＥＴを動作させるためには、３Ｖから５Ｖの電圧をゲートに印加すれば充分である。しかしながら、近年、半導体リレー装置の低オン抵抗化により電力損失を減らすという市場ニーズが大きくなっている。このニーズを充たすために、本半導体リレー装置１では、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間の電圧を大きくして、出力用ＭＯＳＦＥＴ５、６のチャネルの断面積を大きくすることにより、出力用ＭＯＳＦＥＴ５、６のオン抵抗を小さくしている。
【００２１】
より詳細に言うと、本半導体リレー装置１では、フォトダイオードアレイ３が、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧の１０倍以上の大きさの光起電力を出力する。具体的には、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧が０．８Ｖであったとすると、フォトダイオードアレイ３は、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧である０．８Ｖの１０倍（８Ｖ）以上の大きさの光起電力を出力する。これにより、２つの出力用ＭＯＳＦＥＴ５、６のオン抵抗を大幅に低減することができるので、半導体リレー装置１全体の低オン抵抗化を図ることができる。なお、図１に示されるように、出力用ＭＯＳＦＥＴ５と出力用ＭＯＳＦＥＴ６とは、並列に接続されているので、これらの出力用ＭＯＳＦＥＴ５、６のゲートには、いずれもフォトダイオードアレイ３から出力された８Ｖの電圧（光起電力）が印加される。
【００２２】
また、この種の半導体リレー装置１に用いられる出力用ＭＯＳＦＥＴのゲート閾値電圧は、０．８Ｖ以上であることが多い。ここで、発光素子２から送られる光の強度に応じた１つのフォトダイオードセル３ａからの光起電力を０．６Ｖに設定したとすると、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧の１０倍（８Ｖ以上）の光起電力を得るためには、１４個以上のセルが必要になる。何故なら、１３＜（８Ｖ／０．６Ｖ）＜１４だからである。本半導体リレー装置１に用いられるフォトダイオードアレイ３は、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧の１０倍以上（８Ｖ以上）の大きさの光起電力を得るために、１４個以上の直列に接続されたフォトダイオードセル３ａを有している。
【００２３】
上記のように、２つの出力用ＭＯＳＦＥＴ５、６のゲートに印加する電圧（ゲート・ソース間の電位差）を、従来より大きくした場合には、充放電回路７のＭＯＳＦＥＴ８は、従来の充放電回路内のＭＯＳＦＥＴと比べて、耐圧性が高くなければならない。ところが、一般に、半導体素子の高耐圧化を図った場合、半導体素子の電極間の距離が増大するので、半導体素子のチップサイズが大きくなってしまう。詳細は後述するが、本半導体リレー装置１は、ＭＯＳＦＥＴ８等の半導体素子を、誘電体分離基板上のｎ型単結晶シリコン島に形成することで、ＭＯＳＦＥＴ８等の高耐圧な半導体素子のチップサイズの増大を防いでいる。
【００２４】
次に、本半導体リレー装置１において行われる、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断との切り替え処理について詳細に説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、この入力信号に基づいて、発光素子２が発光する。フォトダイオードアレイ３は、発光素子２からの光を受光すると、光起電力を発生する。これにより、電流が図中の矢印Ａの方向に流れる。この時点では、デプレッション型で、ノーマル・オンのタイプのＭＯＳＦＥＴ８が導通状態のままであるので、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れる。これにより、抵抗９の両端に、図に示されるような電位差が生じる。
【００２５】
そして、抵抗９における＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ８のゲートが所定のマイナス電位になり、ＭＯＳＦＥＴ８がオンからオフに切り換わる。このため、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れず、矢印Ｃの経路に流れるようになる。この電流により、２つのＭＯＳＦＥＴ５、６のゲートに電荷が蓄積されるので、ＭＯＳＦＥＴ５、６のゲート・ソース間に電位差が発生して、ＭＯＳＦＥＴ５、６は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【００２６】
これに対して、入力端子ＩＴ１、ＩＴ２から信号が遮断されて、発光素子２が発光しなくなると、フォトダイオードアレイ３において光起電力が生じなくなる。これにより、外部出力端子ＯＴ１、ＯＴ２間が導通した状態においては存在した、抵抗９における＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ８のゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ８がオフからオンに切り換わる。これにより、２つのＭＯＳＦＥＴ５、６のゲートに蓄積されていた電荷が、矢印Ｂの経路を通って、ＭＯＳＦＥＴ５、６のソース側に流れ、放電されるので、ＭＯＳＦＥＴ５、６は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【００２７】
次に、図２を参照して、上記のＭＯＳＦＥＴ８と、フォトダイオードアレイ３を構成する各フォトダイオードセル３ａの構造について説明する。フォトダイオードアレイ３と充放電回路７は、同一の誘電体分離基板１１上に形成されており、充放電回路７内のＭＯＳＦＥＴ８と、フォトダイオードアレイ３内の各フォトダイオードセル３ａとは、それぞれ別のｎ型単結晶シリコン島１３、１４に形成されている。誘電体分離基板１１は、誘電体層であるシリコン酸化膜１２によって単結晶シリコンが島状に分離された構造体であり、フォトダイオードセル３ａを構成するｎ型単結晶シリコン島１４と、ＭＯＳＦＥＴ８を構成するｎ型単結晶シリコン島１３とを含んでいる。ｎ型単結晶シリコン島１３は、ｐ−ウェル電位を固定するためのｐ型高濃度領域１６と、ＭＯＳＦＥＴ８のソース領域１５と、ゲート領域１７と、ドレイン領域１８と、ゲート電極１９と、ｐ型低濃度領域であるｐ―ウェル２０を有している。
【００２８】
上記のＭＯＳＦＥＴ８は、ソース領域１５及びドレイン領域１８よりも低濃度のｎ型（ｎ−）のオフセット不純物層であるオフセット領域１３ａを有しており、いわゆるオフセットゲート型のＭＯＳＦＥＴである。また、ｎ型単結晶シリコン島１４は、フォトダイオードセル３ａのアノード領域２１と、カソード領域２２とを有している。なお、図２、及び後述する図４、図５では、全てＭＯＳＦＥＴの酸化膜の図示を省力している。
【００２９】
本半導体リレー装置１によれば、充放電回路７におけるＭＯＳＦＥＴ８が、誘電体分離基板１１上のｎ型単結晶シリコン島１３に形成されている。ここで、一般に、同一耐圧・同一抵抗値の半導体素子の場合、その素子を形成する不純物半導体がｎ型半導体である方が、ｐ型半導体である場合より素子領域を小さくすることができる。何故なら、例えば、不純物濃度が同じｎ型単結晶シリコンとｐ型単結晶シリコンとについて考えると、ｎ型単結晶シリコンのキャリア移動度は、ｐ型単結晶シリコンに比べて、２倍以上の大きさである。このため、ｎ型単結晶シリコンの抵抗値は、長さと断面積が同じｐ型単結晶シリコンの抵抗値の２分の１以下になる。従って、キャリアの通路（例えばＭＯＳＦＥＴの場合のチャネル）の長さが同じ場合、ｎ型単結晶シリコンのキャリアの通路の断面積を、ｐ型単結晶シリコンのキャリアの通路の断面積の２分の１以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。このため、従来はｐ型単結晶シリコン島に形成していた（充放電回路における）ｐチャネル型のＭＯＳＦＥＴを、ｎ型単結晶シリコン島１３に形成したｎチャネル型のＭＯＳＦＥＴ８に変更することにより、ＭＯＳＦＥＴ８のオン抵抗を大きくすることなく、キャリアの通路の断面積を小さくできる。従って、ＭＯＳＦＥＴ８をｎ型単結晶シリコン島１３にｎチャネル型で形成することにより、ＭＯＳＦＥＴ８のオン抵抗を従来のＭＯＳＦＥＴに比べて大きくすることなく、ＭＯＳＦＥＴ８のゲート幅を従来のＭＯＳＦＥＴより小さくできる。
【００３０】
また、上記のように、不純物濃度が同じｎ型単結晶シリコンとｐ型単結晶シリコンとについて考えると、ｎ型単結晶シリコンのキャリア移動度は、ｐ型単結晶シリコンに比べて、２倍以上の大きさである。このため、本実施形態のフォトダイオードセル３ａが形成されたｎ型単結晶シリコン島１４と、従来のフォトダイオードセルが形成されたｐ型単結晶シリコン島との不純物濃度、長さ、及び断面積が、全て同じ場合には、以下のようになる。すなわち、ｎ型単結晶シリコン島１４の抵抗値ｒｎ（図２参照）は、ｐ型単結晶シリコン島の抵抗値ｒｐ（図４参照）の２分の１以下になる。従って、フォトダイオードセル３ａをｎ型単結晶シリコン島１４に形成した方が、ｐ型単結晶シリコン島に形成した場合よりも、フォトダイオード３の内部抵抗を小さくすることができる。本実施形態の半導体リレー装置１では、フォトダイオードセル３ａをｎ型単結晶シリコン島１４に形成したので、フォトダイオード３の内部抵抗を小さくして、フォトダイオード３の動作スピードの向上を図ることができる。この点は、以下の第２及び第３の実施形態による半導体リレー装置についても、同様である。
【００３１】
次に、図３（ａ）（ｂ）を参照して、上記のＭＯＳＦＥＴ８におけるゲート幅の縮小化について具体的に説明する。図３（ａ）（ｂ）は、それぞれ後述する図４に示される従来のＭＯＳＦＥＴ２０８の上面図と、図２に示される本実施形態のＭＯＳＦＥＴ８の上面図とを示す。なお、図２は、図３（ｂ）に示される本実施形態のＭＯＳＦＥＴ８のＥーＥ線断面図であり、図４は、図３（ａ）に示される従来のＭＯＳＦＥＴ２０８のＤーＤ線断面図である。上記のように、本半導体リレー装置１では、従来はｐ型単結晶シリコン島２１３に形成していたｎチャネル型のＭＯＳＦＥＴ２０８を、ｎ型単結晶シリコン島１３に形成したｎチャネル型のＭＯＳＦＥＴ８に変更した。これにより、ＭＯＳＦＥＴ８のオン抵抗を従来のＭＯＳＦＥＴ２０８に比べて大きくすることなく、図３（ａ）（ｂ）に示されるように、ＭＯＳＦＥＴ８のゲート幅Ｗ３を、従来のＭＯＳＦＥＴ２０８のゲート幅Ｗ１より小さくできる。従って、ＭＯＳＦＥＴ８のチップの幅（ｎ型単結晶シリコン島１３の幅）Ｗ４を、従来のＭＯＳＦＥＴ２０８のチップの幅（ｐ型単結晶シリコン島２１３の幅）Ｗ２より小さくして、ＭＯＳＦＥＴ８のチップサイズの小型化を図ることができる。これにより、半導体リレー装置１全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。
【００３２】
次に、図４を参照して、従来のｐ型単結晶シリコン島に形成された、ｎチャネル型でデプレッション型のＭＯＳＦＥＴと比べた、本半導体リレー装置１におけるＭＯＳＦＥＴ８の優位性について説明する。図４は、従来のｐ型単結晶シリコン島に形成された、ｎチャネル型でデプレッション型の横型ＭＯＳＦＥＴ２０８（以下、単にＭＯＳＦＥＴ２０８という）と、各フォトダイオードセル２０３ａとが形成された誘電体分離基板２１１を示す。
【００３３】
上記の誘電体分離基板２１１は、誘電体層であるシリコン酸化膜２１２によって単結晶シリコンが島状に分離された構造体であり、フォトダイオードセル２０３ａを構成するｐ型単結晶シリコン島２１４と、ＭＯＳＦＥＴ２０８を構成するｐ型単結晶シリコン島２１３とを含んでいる。ｐ型単結晶シリコン島２１３は、ｐ−基板電位を固定するためのｐ型高濃度領域２１６と、ＭＯＳＦＥＴ２０８のソース領域２１５と、ゲート領域２１７と、ドレイン領域２１８と、ゲート電極２１９とを有している。また、ｐ型単結晶シリコン島２１４は、フォトダイオードセル２０３ａのアノード領域２２１と、カソード領域２２２とを有している。
【００３４】
上記図２に示すように、ｎ型単結晶シリコン島１３にｎチャネル型のＭＯＳＦＥＴ８を形成した場合、図４に示すように、ｐ型単結晶シリコン島２１３にｎチャネル型のＭＯＳＦＥＴ２０８を形成した場合よりも、ＭＯＳＦＥＴのチップサイズを容易に小さくできる。何故なら、ｐ型単結晶シリコン島２１３にｎチャネル型のＭＯＳＦＥＴ２０８を形成した場合と異なり、ｎ型単結晶シリコン島１３にｎチャネル型のＭＯＳＦＥＴ８を形成した場合、図２に示すように、いわゆるオフセットゲート型のＭＯＳＦＥＴになる。そして、このオフセットゲート型のＭＯＳＦＥＴ８では、ゲート領域１７とドレイン領域１８との間に、低濃度のｎ型（ｎ−）のオフセット領域１３ａを有しており、ゲート領域の一部が低濃度のｎ型の領域になっているとみなすことができる。従って、図５に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、チャネル全体における抵抗値が増すので、ＭＯＳＦＥＴ８のオフ時に、高耐圧化を図ることができる。
【００３５】
上記の点について補足して説明すると、一般に、半導体のオン抵抗（Ｒｏｎ）は、距離（Ｌ）に比例し、不純物濃度（Ｎｄ）に反比例する。すなわち、
Ｒｏｎ ∝ Ｌ／Ｎｄ ・・・（１）
である。この式から、低濃度のｎ型（ｎ−）のオフセット領域１３ａを設けて、ゲート領域の一部を低濃度のｎ型にすることにより、図４に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、チャネル全体におけるオン抵抗が増すのが分かる。また、一般に、ＭＯＳＦＥＴの単位面積当たりのオン抵抗は、耐圧の２．５乗に比例する。従って、オフセット領域１３ａを設けて、ゲート領域の一部を低濃度のｎ型にすることにより、図４に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、耐圧を向上させることができる。
【００３６】
上記の（１）式における距離（Ｌ）は、ＭＯＳＦＥＴの場合、主にソース・ドレイン間の距離を意味する。従って、オフセット領域１３ａを設けて、ゲート領域の一部の不純物濃度（Ｎｄ）を下げることにより、ゲート領域の全体を高濃度のｎ型で形成した場合と比べて、ソース・ドレイン間の距離（Ｌに相当）を小さくしても、同じオン抵抗の値を維持することができる。このことは、ＭＯＳＦＥＴ８のようにオフセット領域１３ａを設けることにより、図４に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、ソース・ドレイン間の距離を小さくしても、同じ耐圧を得ることができることを意味する。従って、図２に示すように、ｎ型単結晶シリコン島１３にｎチャネル型のＭＯＳＦＥＴ８を形成した場合、図４に示すように、ｐ型単結晶シリコン島２１３にｎチャネル型のＭＯＳＦＥＴ２０８を形成した場合よりも、ＭＯＳＦＥＴのチップサイズを容易に小さくできる。これにより、半導体リレー装置１全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。
【００３７】
次に、図５を参照して、本発明の第２の実施形態による半導体リレー装置１について説明する。第２の実施形態の半導体リレー装置１は、誘電体分離基板３１上の各半導体素子（主に、ＭＯＳＦＥＴと、フォトダイオードアレイ内の各フォトダイオードセル）を縦型の構造にした点が、上記第１の実施形態と異なっている。具体的には、本実施形態の誘電体分離基板３１上の各ｎ型単結晶シリコン島の外周部には、高濃度のｎ型の不純物が注入されている。これにより、例えば、各フォトダイオードセル３３ａのカソード領域３２が、ｎ型単結晶シリコン島１４の外周部に延設され、また、ＭＯＳＦＥＴ２８のドレイン領域３８が、ｎ型単結晶シリコン島１３の外周部に延設されている。本実施形態における他の構成については、上記第１の実施形態と同様である。
【００３８】
本実施形態の半導体リレー装置１によれば、誘電体分離基板３１上におけるＭＯＳＦＥＴ２８等の半導体素子を縦型の構造にしたことにより、耐圧保持のための距離（ＭＯＳＦＥＴ２８の場合は、図６中の両方向矢印に示される距離）を縦方向にとることができる。ここで、一般的に、横型の半導体素子を、縦型の半導体素子に代えた場合、耐圧を高めることができるので、横型の半導体素子を、同耐圧の縦型の半導体素子に代えた場合、半導体素子の電極間の距離を小さくすることができる。従って、ＭＯＳＦＥＴ２８やフォトダイオードセル３３ａを縦型の構造にすることにより、これらの半導体素子を横型の構造にした場合と比べて、これらの半導体素子のチップサイズをより小さくすることができる。
【００３９】
次に、図６及び図７を参照して、上記第１及び第２の実施形態の半導体リレー装置１に共通に採用されている、フォトダイオードアレイ３内の各フォトダイオードセル３ａのチップサイズを縮小化するための工夫について説明する。以下、説明が冗長になるのを回避するため、第１の実施形態の半導体リレー装置１を例にして、このチップサイズを縮小化するための工夫について説明する。この半導体リレー装置１では、フォトダイオードアレイ３と充放電回路７とは、同一の誘電体分離基板（図２に示される誘電体分離基板１１）上に形成されている。また、フォトダイオードアレイ３が形成されたｎ型単結晶シリコン島１４は、その深さＳＤ（図６参照）が、フォトダイオードアレイ３による近赤外線の光吸収率が９０％以上になる深さとなるように形成されている。ここで、光吸収率とは、ｎ型単結晶シリコン島１４における深さが０μｍの位置（ｎ型単結晶シリコン島１４の表面）での、光入射エネルギーに対して、この光入射エネルギーのうちのどれだけの割合のエネルギーをｎ型単結晶シリコン島１４が吸収したかを、百分率で表したものである。また、上記のｎ型単結晶シリコン島１４の深さＳＤは、光吸収層の厚さでもある。
【００４０】
上記のｎ型単結晶シリコン島１４の深さＳＤは、実際には、４０μｍ以上で７０μｍ以下（図７中の両矢印で示す範囲）に設定されている。ここで、ｎ型単結晶シリコン島１４の深さＳＤを４０μｍ以上に設定した理由は、近赤外線の波長が８５０μｍの場合、光吸収率が９０％になるｎ型単結晶シリコン島１４の深さは４０μｍだからである。また、ｎ型単結晶シリコン島１４の深さＳＤを７０μｍ以下に設定した理由は、以下の通りである。すなわち、図７中の光吸収量ｙ＝１００［％］の直線１６２が、ｎ型単結晶シリコン島１４の深さＳＤと光吸収率との関係を示す曲線１６１に対する漸近線に相当するため、深さＳＤを７０μｍ以上にしても、光吸収率を殆ど向上させられない。従って、製造コスト（チップコスト）を考慮すると、ｎ型単結晶シリコン島１４の深さＳＤを７０μｍ以下に設定するのが、現実的だからである。なお、８５０μｍ以外の波長の近赤外線についても、ｎ型単結晶シリコン島１４の深さＳＤと光吸収率との関係は、図７に示される曲線１６１とほぼ同様な関係である。
【００４１】
上記のように、フォトダイオードアレイ３を、その深さＳＤが、フォトダイオードアレイ３による近赤外線の光吸収率が９０％以上になるように形成したことにより、各フォトダイオードセル３ａの単位表面積当たりの（近赤外光による）発電効率を最大に近づけられる。これにより、各フォトダイオードセル３ａの表面積を最小に近づけることができるので、各フォトダイオードセル３ａのチップサイズを小さくして、半導体リレー装置１全体のチップサイズをより小さくすることができる。従って、半導体リレー装置１全体のチップコストのより一層の低減と実装面積の縮小化を図ることができる。
【００４２】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、請求項における（充放電回路内の）半導体素子が、デプレッション型でオフセットゲート型のＭＯＳＦＥＴである場合の例を示したが、半導体素子は、これに限られない。例えば、エンハンスメント型のＭＯＳＦＥＴであってもよいし、オフセットゲート型以外のＭＯＳＦＥＴであってもよい。また、上記実施形態では、出力用ＭＯＳＦＥＴの数が２つの場合を示したが、出力用ＭＯＳＦＥＴの数は、これに限られず、例えば１つであってもよい。
【符号の説明】
【００４３】
１ 半導体リレー装置
２ 発光素子
３ フォトダイオードアレイ
３ａ フォトダイオードセル
５、６ 出力用ＭＯＳＦＥＴ
７ 充放電回路
８ ＭＯＳＦＥＴ（半導体素子、半導体スイッチング素子）
１１、３１ 誘電体分離基板
１３ ｎ型単結晶シリコン島
２８ ＭＯＳＦＥＴ（半導体素子、半導体スイッチング素子、縦型半導体素子）
【技術分野】
【０００１】
本発明は、光結合型の半導体リレー装置に関する。
【背景技術】
【０００２】
近年、従来の電磁リレー装置に代わり、光結合型の半導体リレー装置が用いられることが多くなってきた。この光結合型の半導体リレー装置は、電磁リレー装置と比べて、小型、高感度、高速、高信頼性といった利点を有している。光結合型の半導体リレー装置では、入力（電気）信号を発光素子（例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））で光信号に変換し、この発光素子と光結合された受光素子（例えばフォトダイオードアレイ）で、受光した光信号を電気信号に変換する。そして、光結合型の半導体リレー装置は、上記の受光素子で変換された電気信号によって、ＭＯＳＦＥＴやバイポーラトランジスタ等の半導体スイッチング素子を駆動することにより、出力端子から信号を出力するようになっている。
【０００３】
上記従来の光結合型の半導体リレー装置では、一般的に、上記の半導体スイッチング素子や受光素子が、誘電体分離基板上のｐ型単結晶シリコン島に形成されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５２９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年のＪＩＳ（Ｊａｐａｎ Ｉｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ）等の安全規格の改訂に伴い、上記の半導体リレー装置についての耐圧向上の必要性が高まっている。そして、半導体リレー装置の耐圧を向上させるためには、上記の半導体スイッチング素子や受光素子等の半導体素子の電極間の距離（例えばドレイン・ソース間の距離）を、従来の半導体リレー装置における半導体素子の電極間の距離よりも大きくする必要がある。このため、半導体リレー装置における各半導体素子のチップサイズが大きくなってしまい、半導体リレー装置におけるチップコストの上昇や実装面積の拡大等の問題が生じる。
【０００６】
本発明は、上記課題を解決するものであり、装置全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることが可能な半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づいて発光する発光素子と、複数の直列に接続されたフォトダイオードセルを有し、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された１つ以上の出力用ＭＯＳＦＥＴと、前記フォトダイオードアレイと並列に接続され、前記フォトダイオードアレイで発生する光起電力に応じて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路は、半導体素子を備え、この半導体素子が、誘電体分離基板上のｎ型単結晶シリコン島に形成されていることを特徴とする。
【０００８】
この半導体リレー装置において、前記半導体素子は、前記フォトダイオードアレイで発生する光起電力に基づいてオン／オフが切り換えられる半導体スイッチング素子であることが望ましい。
【０００９】
この半導体リレー装置において、前記フォトダイオードアレイは、前記１つ以上の出力用ＭＯＳＦＥＴの各々のゲート閾値電圧の１０倍以上の大きさの光起電力を出力することが望ましい。
【００１０】
この半導体リレー装置において、前記フォトダイオードアレイは、１４個以上の直列に接続されたフォトダイオードセルを有することが望ましい。
【００１１】
この半導体リレー装置において、前記半導体素子は、縦型半導体素子であってもよい。
【００１２】
この半導体リレー装置において、前記フォトダイオードアレイと前記充放電回路は、同一の誘電体分離基板上に形成され、かつ、前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、前記フォトダイオードアレイによる近赤外線の光吸収率が９０％以上になる深さであることが望ましい。
【００１３】
この半導体リレー装置において、前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、４０μｍ以上で７０μｍ以下であることが望ましい。
【発明の効果】
【００１４】
本発明の半導体リレー装置によれば、充放電回路における半導体素子が、誘電体分離基板上のｎ型単結晶シリコン島に形成されている。ここで、一般に、同一耐圧・同一抵抗値の半導体素子の場合、その素子を形成する不純物半導体がｎ型半導体である方が、ｐ型半導体である場合より素子領域を小さくすることができる。何故なら、例えば、不純物濃度が同じｎ型単結晶シリコンとｐ型単結晶シリコンとについて考えると、ｎ型単結晶シリコンのキャリア移動度は、ｐ型単結晶シリコンに比べて、２倍以上の大きさである。このため、ｎ型単結晶シリコンの抵抗値は、長さと断面積が同じｐ型単結晶シリコンの抵抗値の２分の１以下になる。従って、キャリアの通路（例えばＭＯＳＦＥＴの場合のチャネル）の長さが同じ場合、ｎ型単結晶シリコンのキャリアの通路の断面積を、ｐ型単結晶シリコンのキャリアの通路の断面積の２分の１以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。このため、従来はｐ型単結晶シリコン島に形成していた（充放電回路における）半導体素子を、ｎ型単結晶シリコン島に形成するように変更することにより、抵抗値（ＭＯＳＦＥＴの場合のオン抵抗）を大きくすることなく、キャリアの通路の断面積を小さくできる。また、耐圧は、単結晶シリコン（不純物半導体）がｎ型であるかｐ型であるかに係らず、単結晶シリコン（不純物半導体）の不純物濃度と半導体素子の電極間の距離とで決まる。このため、同一耐圧・同一抵抗値の半導体素子の場合、この半導体素子をｎ型単結晶シリコン島に形成した方が、キャリアの通路の断面積を小さくできる。従って、充放電回路における半導体素子を誘電体分離基板上のｎ型単結晶シリコン島に形成することにより、この半導体素子をｐ型単結晶シリコン島に形成した場合と比べて、抵抗値を大きくすることなく、耐圧に必要な半導体素子の電極間の距離を確保しつつ、充放電回路における半導体素子のチップサイズの小型化を図ることができる。これにより、半導体リレー装置全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る半導体リレー装置の回路構成図。
【図２】上記半導体リレー装置の誘電体分離基板上に形成されたｎチャネル型のＭＯＳＦＥＴとフォトダイオードセルの断面図。
【図３】（ａ）は、従来例の半導体リレー装置のＭＯＳＦＥＴの上面図、（ｂ）は、第１の実施形態の半導体リレー装置のＭＯＳＦＥＴの上面図。
【図４】従来例の半導体リレー装置の誘電体分離基板上に形成されたｎチャネル型のＭＯＳＦＥＴとフォトダイオードセルの断面図。
【図５】本発明の第２の実施形態による半導体リレー装置の誘電体分離基板上に形成されたｎチャネル型のＭＯＳＦＥＴとフォトダイオードセルの断面図。
【図６】第１及び第２の実施形態のフォトダイオードセルが形成されたｎ型単結晶シリコン島の断面図。
【図７】上記フォトダイオードセルが形成されたｎ型単結晶シリコン島の深さと光吸収率との関係を示すグラフ。
【発明を実施するための形態】
【００１６】
以下、本発明を具体化した実施形態による半導体リレー装置について、図面を参照して説明する。図１は、本発明の第１の実施形態による半導体リレー装置の回路構成を示す。第１の実施形態の半導体リレー装置１は、請求項における半導体素子及び半導体スイッチング素子として、ｎチャネル型でデプレッション型の横型ＭＯＳＦＥＴ８（以下、単にＭＯＳＦＥＴ８という）を用いたものである。半導体リレー装置１は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光する発光素子２（例えばＬＥＤ）と、発光素子２からの光を受光して、光起電力を発生するフォトダイオードアレイ３とを備えている。このフォトダイオードアレイ３は、複数の直列に接続されたフォトダイオードセル３ａを有している。
【００１７】
また、半導体リレー装置１は、フォトダイオードアレイ３と並列に接続された充放電回路７と、この充放電回路７及びフォトダイオードアレイ３に接続された出力用ＭＯＳＦＥＴ５、６とを備えている。図に示されるように、これらの出力用ＭＯＳＦＥＴ５、６は、お互いのソース（電極）同士が接続されることにより、逆直列に接続されている。半導体リレー装置１では、出力用ＭＯＳＦＥＴ５、６を上記のように接続したことにより、出力用ＭＯＳＦＥＴ５、６のドレイン（電極）に接続された出力端子ＯＴ１、ＯＴ２から双方向の電流を取り出し得るようにしている。すなわち、出力用ＭＯＳＦＥＴ５、６は、いわゆる双方向スイッチである。なお、図中のＤ１、Ｄ２は、それぞれ出力用ＭＯＳＦＥＴ５、６の寄生ダイオードを示す。
【００１８】
充放電回路７は、上記のＭＯＳＦＥＴ８と抵抗９とを備えている。ＭＯＳＦＥＴ８のドレインとゲートとは、それぞれフォトダイオードアレイ３のアノード側とカソード側とに接続されている。詳細は後述するが、ＭＯＳＦＥＴ８は、フォトダイオードアレイ３で発生する光起電力に基づいてオン／オフが切り換えられる。また、抵抗９は、その一端が、ＭＯＳＦＥＴ８のソース及び出力用ＭＯＳＦＥＴ５、６のソースに接続されており、その他端が、ＭＯＳＦＥＴ８のゲート及びフォトダイオードアレイ３のカソード側に接続されている。
【００１９】
上記の充放電回路７は、フォトダイオードアレイ３で発生する光起電力の有無に応じて、２つの出力用ＭＯＳＦＥＴ５、６のゲートの充電と放電とを切り換えることにより、これらの出力用ＭＯＳＦＥＴ５、６の開閉を行う。本半導体リレー装置１では、入力端子ＩＴ１、ＩＴ２から入力される入力信号に応答して２つの出力用ＭＯＳＦＥＴ５、６が同時に開閉される。これにより、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。
【００２０】
上記のフォトダイオードアレイ３は、２つの出力用ＭＯＳＦＥＴ５、６の各々のゲート閾値電圧（Ｖｔｈ）の１０倍以上の大きさの光起電力を出力する。ここで、ゲート閾値電圧とは、いわゆるパワーＭＯＳＦＥＴに属する出力用ＭＯＳＦＥＴ５、６がオンし始めるゲート・ソース間の電圧である。一般的に、半導体リレー装置における出力用ＭＯＳＦＥＴを動作させるためには、３Ｖから５Ｖの電圧をゲートに印加すれば充分である。しかしながら、近年、半導体リレー装置の低オン抵抗化により電力損失を減らすという市場ニーズが大きくなっている。このニーズを充たすために、本半導体リレー装置１では、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間の電圧を大きくして、出力用ＭＯＳＦＥＴ５、６のチャネルの断面積を大きくすることにより、出力用ＭＯＳＦＥＴ５、６のオン抵抗を小さくしている。
【００２１】
より詳細に言うと、本半導体リレー装置１では、フォトダイオードアレイ３が、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧の１０倍以上の大きさの光起電力を出力する。具体的には、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧が０．８Ｖであったとすると、フォトダイオードアレイ３は、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧である０．８Ｖの１０倍（８Ｖ）以上の大きさの光起電力を出力する。これにより、２つの出力用ＭＯＳＦＥＴ５、６のオン抵抗を大幅に低減することができるので、半導体リレー装置１全体の低オン抵抗化を図ることができる。なお、図１に示されるように、出力用ＭＯＳＦＥＴ５と出力用ＭＯＳＦＥＴ６とは、並列に接続されているので、これらの出力用ＭＯＳＦＥＴ５、６のゲートには、いずれもフォトダイオードアレイ３から出力された８Ｖの電圧（光起電力）が印加される。
【００２２】
また、この種の半導体リレー装置１に用いられる出力用ＭＯＳＦＥＴのゲート閾値電圧は、０．８Ｖ以上であることが多い。ここで、発光素子２から送られる光の強度に応じた１つのフォトダイオードセル３ａからの光起電力を０．６Ｖに設定したとすると、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧の１０倍（８Ｖ以上）の光起電力を得るためには、１４個以上のセルが必要になる。何故なら、１３＜（８Ｖ／０．６Ｖ）＜１４だからである。本半導体リレー装置１に用いられるフォトダイオードアレイ３は、各出力用ＭＯＳＦＥＴ５、６のゲート閾値電圧の１０倍以上（８Ｖ以上）の大きさの光起電力を得るために、１４個以上の直列に接続されたフォトダイオードセル３ａを有している。
【００２３】
上記のように、２つの出力用ＭＯＳＦＥＴ５、６のゲートに印加する電圧（ゲート・ソース間の電位差）を、従来より大きくした場合には、充放電回路７のＭＯＳＦＥＴ８は、従来の充放電回路内のＭＯＳＦＥＴと比べて、耐圧性が高くなければならない。ところが、一般に、半導体素子の高耐圧化を図った場合、半導体素子の電極間の距離が増大するので、半導体素子のチップサイズが大きくなってしまう。詳細は後述するが、本半導体リレー装置１は、ＭＯＳＦＥＴ８等の半導体素子を、誘電体分離基板上のｎ型単結晶シリコン島に形成することで、ＭＯＳＦＥＴ８等の高耐圧な半導体素子のチップサイズの増大を防いでいる。
【００２４】
次に、本半導体リレー装置１において行われる、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断との切り替え処理について詳細に説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、この入力信号に基づいて、発光素子２が発光する。フォトダイオードアレイ３は、発光素子２からの光を受光すると、光起電力を発生する。これにより、電流が図中の矢印Ａの方向に流れる。この時点では、デプレッション型で、ノーマル・オンのタイプのＭＯＳＦＥＴ８が導通状態のままであるので、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れる。これにより、抵抗９の両端に、図に示されるような電位差が生じる。
【００２５】
そして、抵抗９における＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ８のゲートが所定のマイナス電位になり、ＭＯＳＦＥＴ８がオンからオフに切り換わる。このため、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れず、矢印Ｃの経路に流れるようになる。この電流により、２つのＭＯＳＦＥＴ５、６のゲートに電荷が蓄積されるので、ＭＯＳＦＥＴ５、６のゲート・ソース間に電位差が発生して、ＭＯＳＦＥＴ５、６は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【００２６】
これに対して、入力端子ＩＴ１、ＩＴ２から信号が遮断されて、発光素子２が発光しなくなると、フォトダイオードアレイ３において光起電力が生じなくなる。これにより、外部出力端子ＯＴ１、ＯＴ２間が導通した状態においては存在した、抵抗９における＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ８のゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ８がオフからオンに切り換わる。これにより、２つのＭＯＳＦＥＴ５、６のゲートに蓄積されていた電荷が、矢印Ｂの経路を通って、ＭＯＳＦＥＴ５、６のソース側に流れ、放電されるので、ＭＯＳＦＥＴ５、６は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【００２７】
次に、図２を参照して、上記のＭＯＳＦＥＴ８と、フォトダイオードアレイ３を構成する各フォトダイオードセル３ａの構造について説明する。フォトダイオードアレイ３と充放電回路７は、同一の誘電体分離基板１１上に形成されており、充放電回路７内のＭＯＳＦＥＴ８と、フォトダイオードアレイ３内の各フォトダイオードセル３ａとは、それぞれ別のｎ型単結晶シリコン島１３、１４に形成されている。誘電体分離基板１１は、誘電体層であるシリコン酸化膜１２によって単結晶シリコンが島状に分離された構造体であり、フォトダイオードセル３ａを構成するｎ型単結晶シリコン島１４と、ＭＯＳＦＥＴ８を構成するｎ型単結晶シリコン島１３とを含んでいる。ｎ型単結晶シリコン島１３は、ｐ−ウェル電位を固定するためのｐ型高濃度領域１６と、ＭＯＳＦＥＴ８のソース領域１５と、ゲート領域１７と、ドレイン領域１８と、ゲート電極１９と、ｐ型低濃度領域であるｐ―ウェル２０を有している。
【００２８】
上記のＭＯＳＦＥＴ８は、ソース領域１５及びドレイン領域１８よりも低濃度のｎ型（ｎ−）のオフセット不純物層であるオフセット領域１３ａを有しており、いわゆるオフセットゲート型のＭＯＳＦＥＴである。また、ｎ型単結晶シリコン島１４は、フォトダイオードセル３ａのアノード領域２１と、カソード領域２２とを有している。なお、図２、及び後述する図４、図５では、全てＭＯＳＦＥＴの酸化膜の図示を省力している。
【００２９】
本半導体リレー装置１によれば、充放電回路７におけるＭＯＳＦＥＴ８が、誘電体分離基板１１上のｎ型単結晶シリコン島１３に形成されている。ここで、一般に、同一耐圧・同一抵抗値の半導体素子の場合、その素子を形成する不純物半導体がｎ型半導体である方が、ｐ型半導体である場合より素子領域を小さくすることができる。何故なら、例えば、不純物濃度が同じｎ型単結晶シリコンとｐ型単結晶シリコンとについて考えると、ｎ型単結晶シリコンのキャリア移動度は、ｐ型単結晶シリコンに比べて、２倍以上の大きさである。このため、ｎ型単結晶シリコンの抵抗値は、長さと断面積が同じｐ型単結晶シリコンの抵抗値の２分の１以下になる。従って、キャリアの通路（例えばＭＯＳＦＥＴの場合のチャネル）の長さが同じ場合、ｎ型単結晶シリコンのキャリアの通路の断面積を、ｐ型単結晶シリコンのキャリアの通路の断面積の２分の１以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。このため、従来はｐ型単結晶シリコン島に形成していた（充放電回路における）ｐチャネル型のＭＯＳＦＥＴを、ｎ型単結晶シリコン島１３に形成したｎチャネル型のＭＯＳＦＥＴ８に変更することにより、ＭＯＳＦＥＴ８のオン抵抗を大きくすることなく、キャリアの通路の断面積を小さくできる。従って、ＭＯＳＦＥＴ８をｎ型単結晶シリコン島１３にｎチャネル型で形成することにより、ＭＯＳＦＥＴ８のオン抵抗を従来のＭＯＳＦＥＴに比べて大きくすることなく、ＭＯＳＦＥＴ８のゲート幅を従来のＭＯＳＦＥＴより小さくできる。
【００３０】
また、上記のように、不純物濃度が同じｎ型単結晶シリコンとｐ型単結晶シリコンとについて考えると、ｎ型単結晶シリコンのキャリア移動度は、ｐ型単結晶シリコンに比べて、２倍以上の大きさである。このため、本実施形態のフォトダイオードセル３ａが形成されたｎ型単結晶シリコン島１４と、従来のフォトダイオードセルが形成されたｐ型単結晶シリコン島との不純物濃度、長さ、及び断面積が、全て同じ場合には、以下のようになる。すなわち、ｎ型単結晶シリコン島１４の抵抗値ｒｎ（図２参照）は、ｐ型単結晶シリコン島の抵抗値ｒｐ（図４参照）の２分の１以下になる。従って、フォトダイオードセル３ａをｎ型単結晶シリコン島１４に形成した方が、ｐ型単結晶シリコン島に形成した場合よりも、フォトダイオード３の内部抵抗を小さくすることができる。本実施形態の半導体リレー装置１では、フォトダイオードセル３ａをｎ型単結晶シリコン島１４に形成したので、フォトダイオード３の内部抵抗を小さくして、フォトダイオード３の動作スピードの向上を図ることができる。この点は、以下の第２及び第３の実施形態による半導体リレー装置についても、同様である。
【００３１】
次に、図３（ａ）（ｂ）を参照して、上記のＭＯＳＦＥＴ８におけるゲート幅の縮小化について具体的に説明する。図３（ａ）（ｂ）は、それぞれ後述する図４に示される従来のＭＯＳＦＥＴ２０８の上面図と、図２に示される本実施形態のＭＯＳＦＥＴ８の上面図とを示す。なお、図２は、図３（ｂ）に示される本実施形態のＭＯＳＦＥＴ８のＥーＥ線断面図であり、図４は、図３（ａ）に示される従来のＭＯＳＦＥＴ２０８のＤーＤ線断面図である。上記のように、本半導体リレー装置１では、従来はｐ型単結晶シリコン島２１３に形成していたｎチャネル型のＭＯＳＦＥＴ２０８を、ｎ型単結晶シリコン島１３に形成したｎチャネル型のＭＯＳＦＥＴ８に変更した。これにより、ＭＯＳＦＥＴ８のオン抵抗を従来のＭＯＳＦＥＴ２０８に比べて大きくすることなく、図３（ａ）（ｂ）に示されるように、ＭＯＳＦＥＴ８のゲート幅Ｗ３を、従来のＭＯＳＦＥＴ２０８のゲート幅Ｗ１より小さくできる。従って、ＭＯＳＦＥＴ８のチップの幅（ｎ型単結晶シリコン島１３の幅）Ｗ４を、従来のＭＯＳＦＥＴ２０８のチップの幅（ｐ型単結晶シリコン島２１３の幅）Ｗ２より小さくして、ＭＯＳＦＥＴ８のチップサイズの小型化を図ることができる。これにより、半導体リレー装置１全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。
【００３２】
次に、図４を参照して、従来のｐ型単結晶シリコン島に形成された、ｎチャネル型でデプレッション型のＭＯＳＦＥＴと比べた、本半導体リレー装置１におけるＭＯＳＦＥＴ８の優位性について説明する。図４は、従来のｐ型単結晶シリコン島に形成された、ｎチャネル型でデプレッション型の横型ＭＯＳＦＥＴ２０８（以下、単にＭＯＳＦＥＴ２０８という）と、各フォトダイオードセル２０３ａとが形成された誘電体分離基板２１１を示す。
【００３３】
上記の誘電体分離基板２１１は、誘電体層であるシリコン酸化膜２１２によって単結晶シリコンが島状に分離された構造体であり、フォトダイオードセル２０３ａを構成するｐ型単結晶シリコン島２１４と、ＭＯＳＦＥＴ２０８を構成するｐ型単結晶シリコン島２１３とを含んでいる。ｐ型単結晶シリコン島２１３は、ｐ−基板電位を固定するためのｐ型高濃度領域２１６と、ＭＯＳＦＥＴ２０８のソース領域２１５と、ゲート領域２１７と、ドレイン領域２１８と、ゲート電極２１９とを有している。また、ｐ型単結晶シリコン島２１４は、フォトダイオードセル２０３ａのアノード領域２２１と、カソード領域２２２とを有している。
【００３４】
上記図２に示すように、ｎ型単結晶シリコン島１３にｎチャネル型のＭＯＳＦＥＴ８を形成した場合、図４に示すように、ｐ型単結晶シリコン島２１３にｎチャネル型のＭＯＳＦＥＴ２０８を形成した場合よりも、ＭＯＳＦＥＴのチップサイズを容易に小さくできる。何故なら、ｐ型単結晶シリコン島２１３にｎチャネル型のＭＯＳＦＥＴ２０８を形成した場合と異なり、ｎ型単結晶シリコン島１３にｎチャネル型のＭＯＳＦＥＴ８を形成した場合、図２に示すように、いわゆるオフセットゲート型のＭＯＳＦＥＴになる。そして、このオフセットゲート型のＭＯＳＦＥＴ８では、ゲート領域１７とドレイン領域１８との間に、低濃度のｎ型（ｎ−）のオフセット領域１３ａを有しており、ゲート領域の一部が低濃度のｎ型の領域になっているとみなすことができる。従って、図５に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、チャネル全体における抵抗値が増すので、ＭＯＳＦＥＴ８のオフ時に、高耐圧化を図ることができる。
【００３５】
上記の点について補足して説明すると、一般に、半導体のオン抵抗（Ｒｏｎ）は、距離（Ｌ）に比例し、不純物濃度（Ｎｄ）に反比例する。すなわち、
Ｒｏｎ ∝ Ｌ／Ｎｄ ・・・（１）
である。この式から、低濃度のｎ型（ｎ−）のオフセット領域１３ａを設けて、ゲート領域の一部を低濃度のｎ型にすることにより、図４に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、チャネル全体におけるオン抵抗が増すのが分かる。また、一般に、ＭＯＳＦＥＴの単位面積当たりのオン抵抗は、耐圧の２．５乗に比例する。従って、オフセット領域１３ａを設けて、ゲート領域の一部を低濃度のｎ型にすることにより、図４に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、耐圧を向上させることができる。
【００３６】
上記の（１）式における距離（Ｌ）は、ＭＯＳＦＥＴの場合、主にソース・ドレイン間の距離を意味する。従って、オフセット領域１３ａを設けて、ゲート領域の一部の不純物濃度（Ｎｄ）を下げることにより、ゲート領域の全体を高濃度のｎ型で形成した場合と比べて、ソース・ドレイン間の距離（Ｌに相当）を小さくしても、同じオン抵抗の値を維持することができる。このことは、ＭＯＳＦＥＴ８のようにオフセット領域１３ａを設けることにより、図４に示されるように、ゲート領域２１７の全体を高濃度のｎ型で形成した場合と比べて、ソース・ドレイン間の距離を小さくしても、同じ耐圧を得ることができることを意味する。従って、図２に示すように、ｎ型単結晶シリコン島１３にｎチャネル型のＭＯＳＦＥＴ８を形成した場合、図４に示すように、ｐ型単結晶シリコン島２１３にｎチャネル型のＭＯＳＦＥＴ２０８を形成した場合よりも、ＭＯＳＦＥＴのチップサイズを容易に小さくできる。これにより、半導体リレー装置１全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。
【００３７】
次に、図５を参照して、本発明の第２の実施形態による半導体リレー装置１について説明する。第２の実施形態の半導体リレー装置１は、誘電体分離基板３１上の各半導体素子（主に、ＭＯＳＦＥＴと、フォトダイオードアレイ内の各フォトダイオードセル）を縦型の構造にした点が、上記第１の実施形態と異なっている。具体的には、本実施形態の誘電体分離基板３１上の各ｎ型単結晶シリコン島の外周部には、高濃度のｎ型の不純物が注入されている。これにより、例えば、各フォトダイオードセル３３ａのカソード領域３２が、ｎ型単結晶シリコン島１４の外周部に延設され、また、ＭＯＳＦＥＴ２８のドレイン領域３８が、ｎ型単結晶シリコン島１３の外周部に延設されている。本実施形態における他の構成については、上記第１の実施形態と同様である。
【００３８】
本実施形態の半導体リレー装置１によれば、誘電体分離基板３１上におけるＭＯＳＦＥＴ２８等の半導体素子を縦型の構造にしたことにより、耐圧保持のための距離（ＭＯＳＦＥＴ２８の場合は、図６中の両方向矢印に示される距離）を縦方向にとることができる。ここで、一般的に、横型の半導体素子を、縦型の半導体素子に代えた場合、耐圧を高めることができるので、横型の半導体素子を、同耐圧の縦型の半導体素子に代えた場合、半導体素子の電極間の距離を小さくすることができる。従って、ＭＯＳＦＥＴ２８やフォトダイオードセル３３ａを縦型の構造にすることにより、これらの半導体素子を横型の構造にした場合と比べて、これらの半導体素子のチップサイズをより小さくすることができる。
【００３９】
次に、図６及び図７を参照して、上記第１及び第２の実施形態の半導体リレー装置１に共通に採用されている、フォトダイオードアレイ３内の各フォトダイオードセル３ａのチップサイズを縮小化するための工夫について説明する。以下、説明が冗長になるのを回避するため、第１の実施形態の半導体リレー装置１を例にして、このチップサイズを縮小化するための工夫について説明する。この半導体リレー装置１では、フォトダイオードアレイ３と充放電回路７とは、同一の誘電体分離基板（図２に示される誘電体分離基板１１）上に形成されている。また、フォトダイオードアレイ３が形成されたｎ型単結晶シリコン島１４は、その深さＳＤ（図６参照）が、フォトダイオードアレイ３による近赤外線の光吸収率が９０％以上になる深さとなるように形成されている。ここで、光吸収率とは、ｎ型単結晶シリコン島１４における深さが０μｍの位置（ｎ型単結晶シリコン島１４の表面）での、光入射エネルギーに対して、この光入射エネルギーのうちのどれだけの割合のエネルギーをｎ型単結晶シリコン島１４が吸収したかを、百分率で表したものである。また、上記のｎ型単結晶シリコン島１４の深さＳＤは、光吸収層の厚さでもある。
【００４０】
上記のｎ型単結晶シリコン島１４の深さＳＤは、実際には、４０μｍ以上で７０μｍ以下（図７中の両矢印で示す範囲）に設定されている。ここで、ｎ型単結晶シリコン島１４の深さＳＤを４０μｍ以上に設定した理由は、近赤外線の波長が８５０μｍの場合、光吸収率が９０％になるｎ型単結晶シリコン島１４の深さは４０μｍだからである。また、ｎ型単結晶シリコン島１４の深さＳＤを７０μｍ以下に設定した理由は、以下の通りである。すなわち、図７中の光吸収量ｙ＝１００［％］の直線１６２が、ｎ型単結晶シリコン島１４の深さＳＤと光吸収率との関係を示す曲線１６１に対する漸近線に相当するため、深さＳＤを７０μｍ以上にしても、光吸収率を殆ど向上させられない。従って、製造コスト（チップコスト）を考慮すると、ｎ型単結晶シリコン島１４の深さＳＤを７０μｍ以下に設定するのが、現実的だからである。なお、８５０μｍ以外の波長の近赤外線についても、ｎ型単結晶シリコン島１４の深さＳＤと光吸収率との関係は、図７に示される曲線１６１とほぼ同様な関係である。
【００４１】
上記のように、フォトダイオードアレイ３を、その深さＳＤが、フォトダイオードアレイ３による近赤外線の光吸収率が９０％以上になるように形成したことにより、各フォトダイオードセル３ａの単位表面積当たりの（近赤外光による）発電効率を最大に近づけられる。これにより、各フォトダイオードセル３ａの表面積を最小に近づけることができるので、各フォトダイオードセル３ａのチップサイズを小さくして、半導体リレー装置１全体のチップサイズをより小さくすることができる。従って、半導体リレー装置１全体のチップコストのより一層の低減と実装面積の縮小化を図ることができる。
【００４２】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、請求項における（充放電回路内の）半導体素子が、デプレッション型でオフセットゲート型のＭＯＳＦＥＴである場合の例を示したが、半導体素子は、これに限られない。例えば、エンハンスメント型のＭＯＳＦＥＴであってもよいし、オフセットゲート型以外のＭＯＳＦＥＴであってもよい。また、上記実施形態では、出力用ＭＯＳＦＥＴの数が２つの場合を示したが、出力用ＭＯＳＦＥＴの数は、これに限られず、例えば１つであってもよい。
【符号の説明】
【００４３】
１ 半導体リレー装置
２ 発光素子
３ フォトダイオードアレイ
３ａ フォトダイオードセル
５、６ 出力用ＭＯＳＦＥＴ
７ 充放電回路
８ ＭＯＳＦＥＴ（半導体素子、半導体スイッチング素子）
１１、３１ 誘電体分離基板
１３ ｎ型単結晶シリコン島
２８ ＭＯＳＦＥＴ（半導体素子、半導体スイッチング素子、縦型半導体素子）
【特許請求の範囲】
【請求項１】
入力信号に基づいて発光する発光素子と、
複数の直列に接続されたフォトダイオードセルを有し、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、
前記フォトダイオードアレイと接続された１つ以上の出力用ＭＯＳＦＥＴと、
前記フォトダイオードアレイと並列に接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、
前記充放電回路は、半導体素子を備え、この半導体素子が、誘電体分離基板上のｎ型単結晶シリコン島に形成されていることを特徴とする半導体リレー装置。
【請求項２】
前記半導体素子は、前記フォトダイオードアレイで発生する光起電力に基づいてオン／オフが切り換えられる半導体スイッチング素子であることを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記フォトダイオードアレイは、前記１つ以上の出力用ＭＯＳＦＥＴの各々のゲート閾値電圧の１０倍以上の大きさの光起電力を出力することを特徴とする請求項1又は請求項２に記載の半導体リレー装置。
【請求項４】
前記フォトダイオードアレイは、１４個以上の直列に接続されたフォトダイオードセルを有することを特徴とする請求項３に記載の半導体リレー装置。
【請求項５】
前記半導体素子は、縦型半導体素子であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体リレー装置。
【請求項６】
前記フォトダイオードアレイと前記充放電回路は、同一の誘電体分離基板上に形成され、かつ、前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、前記フォトダイオードアレイによる近赤外線の光吸収率が９０％以上になる深さであることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体リレー装置。
【請求項７】
前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、４０μｍ以上で７０μｍ以下であることを特徴とする請求項６に記載の半導体リレー装置。
【請求項１】
入力信号に基づいて発光する発光素子と、
複数の直列に接続されたフォトダイオードセルを有し、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、
前記フォトダイオードアレイと接続された１つ以上の出力用ＭＯＳＦＥＴと、
前記フォトダイオードアレイと並列に接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、
前記充放電回路は、半導体素子を備え、この半導体素子が、誘電体分離基板上のｎ型単結晶シリコン島に形成されていることを特徴とする半導体リレー装置。
【請求項２】
前記半導体素子は、前記フォトダイオードアレイで発生する光起電力に基づいてオン／オフが切り換えられる半導体スイッチング素子であることを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記フォトダイオードアレイは、前記１つ以上の出力用ＭＯＳＦＥＴの各々のゲート閾値電圧の１０倍以上の大きさの光起電力を出力することを特徴とする請求項1又は請求項２に記載の半導体リレー装置。
【請求項４】
前記フォトダイオードアレイは、１４個以上の直列に接続されたフォトダイオードセルを有することを特徴とする請求項３に記載の半導体リレー装置。
【請求項５】
前記半導体素子は、縦型半導体素子であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体リレー装置。
【請求項６】
前記フォトダイオードアレイと前記充放電回路は、同一の誘電体分離基板上に形成され、かつ、前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、前記フォトダイオードアレイによる近赤外線の光吸収率が９０％以上になる深さであることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体リレー装置。
【請求項７】
前記フォトダイオードアレイが形成されたｎ型単結晶シリコン島の深さは、４０μｍ以上で７０μｍ以下であることを特徴とする請求項６に記載の半導体リレー装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−９３６４９（Ｐ２０１３−９３６４９Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３２７４０（Ｐ２０１１−２３２７４０）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]