半導体素子内蔵基板及び半導体素子内蔵基板の製造方法
【課題】分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制し、かつ半導体素子に掛かる荷重から半導体素子を保護できる半導体素子内蔵基板及び半導体素子内蔵基板の製造方法を得る。
【解決手段】半導体素子内蔵基板１０は、誘電体層１４に第１金属層１６Ａが積層された基板１８Ａと、分布定数回路を含んで構成され、かつ基板１８Ａに対向する面の周辺領域に複数のボンディングパッド２０Ａが形成され、ボンディングパッド２０Ａに対応した導電性を有する半田バンプ２２Ａによって、第１金属層１６Ａに電気的に接続される半導体素子１２と、半導体素子１２の上記周辺領域よりも内側で、かつ上記分布定数回路が形成されている内側領域に対応して配置され、半導体素子１２と基板１８Ａとの間に介在されて半導体素子１２を支持する半田バンプ２２Ｂと、基板１８Ａ及び半導体素子１２に張り合わされる基板１８Ｂと、を備える。
【解決手段】半導体素子内蔵基板１０は、誘電体層１４に第１金属層１６Ａが積層された基板１８Ａと、分布定数回路を含んで構成され、かつ基板１８Ａに対向する面の周辺領域に複数のボンディングパッド２０Ａが形成され、ボンディングパッド２０Ａに対応した導電性を有する半田バンプ２２Ａによって、第１金属層１６Ａに電気的に接続される半導体素子１２と、半導体素子１２の上記周辺領域よりも内側で、かつ上記分布定数回路が形成されている内側領域に対応して配置され、半導体素子１２と基板１８Ａとの間に介在されて半導体素子１２を支持する半田バンプ２２Ｂと、基板１８Ａ及び半導体素子１２に張り合わされる基板１８Ｂと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を基板内に内蔵した半導体素子内蔵基板、及び半導体素子内蔵基板の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置を小型化、高密度化するために、半導体素子を基板内に内蔵する場合がある。
【０００３】
この場合、誘電体層の両面に銅板が張り合わされて形成された両面銅張積層板を基板として、半導体素子を実装した後に、半導体素子と両面銅張積層板との間にアンダーフィル材を充填する。そして、両面銅張積層板及び半導体素子上に接着剤を塗布し、片面銅張積層板を張り付ける。
【０００４】
なお、アンダーフィル材は、半導体素子の実装位置を固定すると共に、片面銅張積層板の張り合わせにより生じる半導体素子に掛かる荷重から半導体素子を保護する。
【０００５】
このような半導体素子内蔵基板の製造方法が特許文献１〜４に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０８８５号公報
【特許文献２】特開２００６−２４５１０４号公報
【特許文献３】特開２００５−３９０９４号公報
【特許文献４】特開２００３−１４２８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、半導体素子内蔵基板では、半導体素子の周囲が誘電体層やアンダーフィル材といった誘電体で覆われるため、半導体素子の動作が誘電体の誘電率や誘電正接の影響を受ける場合があり、半導体素子の動作周波数が高いと誘電体による影響を受けやすい。
【０００８】
具体的には、半導体素子の表面に形成された回路パターンの信号線路は、半導体素子上で特性インピーダンスが所定の値（例えば、５０Ω）となるように設計されているが、半導体素子を覆う誘電体の影響により特性インピーダンスが変化する場合がある。また、半導体素子を覆う誘電体の誘電率が高くなるほど、より多くの寄生容量が発生し、半導体素子の高周波動作を阻害する場合がある。
【０００９】
特に、分布定数回路を含んで構成され、高周波帯域（ミリ波帯域）で動作するＭＭＩＣ（Monolithic Microwave Integrated Circuits）のような半導体素子が内蔵された半導体素子内蔵基板は、誘電体であるアンダーフィル材が半導体素子と基板との間に充填されることによって、半導体素子がアンダーフィル材の影響を受け、動作周波数のシフトや利得低下等の高周波電気特性の悪化が生じる。
【００１０】
本発明は上記問題点を解決するためになされたものであり、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制し、かつ製造時に半導体素子に掛かる荷重から半導体素子を保護できる半導体素子内蔵基板及び半導体素子内蔵基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１の半導体素子内蔵基板は、誘電体層に配線層が積層された第１の基板と、分布定数回路を含んで構成され、かつ前記第１の基板に対向する面の周辺領域に複数のボンディングパッドが形成され、当該複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記配線層に電気的に接続される半導体素子と、前記半導体素子の前記周辺領域よりも内側の領域に配置され、前記半導体素子と前記第１の基板との間に介在されて前記半導体素子を支持する支持部材と、前記第１の基板及び前記半導体素子に張り合わされる第２の基板と、を備えている。
【００１２】
請求項１に記載の半導体素子内蔵基板によれば、分布定数回路を含んで構成された半導体素子の上記周辺領域に形成された複数のボンディングパッドが導電性を有する導電性部材によって基板の配線層に電気的に接続されると共に、上記内側の領域と第１の基板との間に支持部材が介在されるので、製造時に半導体素子に掛かる荷重が分散支持される。このため、誘電体であるアンダーフィル材を用いることなく、荷重から半導体素子を保護でき、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制できる。
【００１３】
なお、本発明は、請求項２に記載の半導体素子内蔵基板のように、前記半導体素子は、前記内側の領域に信号線路が形成され、前記支持部材は、前記信号線路が形成されている領域以外に配置されてもよい。
【００１４】
これにより、半導体素子の信号線路と基板を構成する誘電体層の間に空気層が形成されるので、半導体素子の動作に対する誘電体の影響をより効果的に抑制できる。
【００１５】
なお、本発明は、請求項３に記載の半導体素子内蔵基板のように、前記第１の基板は、前記半導体素子の前記周辺領域に対向する領域、及び前記内側の領域に対向する領域に前記配線層が積層され、前記半導体素子は、前記内側の領域に複数のボンディングパッドが形成され、前記支持部材は、導電性であると共に、前記内側の領域に形成されている複数のボンディングパッドに対応して複数形成され、前記内側の領域に対向する前記第１の基板の領域に積層された前記配線層と前記内側の領域に形成されている複数のボンディングパッドとを電気的に接続する接続部材としてもよい。
【００１６】
これにより、第２の基板を張り合わせるときに生じる半導体素子に掛かる荷重が、上記内側の領域に形成されたボンディングパッド及び支持部材によって分散され、当該荷重から半導体素子が保護されると共に、半導体素子と誘電体層との間に空気層が生るため、半導体素子の動作に対する誘電体の影響をより効果的に抑制することができる。
【００１７】
また、本発明は、請求項４に記載の半導体素子内蔵基板のように、前記半導体素子は、前記接続部材によって前記配線層に接続される複数のボンディングパッドが前記内側の領域にランダムに形成されてもよい。
【００１８】
これにより、半導体素子内蔵基板に定在波が生じることを防ぐことができる。
【００１９】
また、本発明は、請求項５に記載の半導体素子内蔵基板のように、前記支持部材を、誘電体を含むシート状部材としてもよい。
【００２０】
これにより、第２の基板を張り合わせるときに生じる半導体素子に掛かる荷重が、シート状部材によって分散され、当該荷重から半導体素子が保護されると共に、半導体素子を支持するための誘電体の選択の幅を広げることができる。
【００２１】
また、本発明は、請求項６に記載の半導体素子内蔵基板のように、前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、前記シート状部材は、前記半導体素子の前記回路の動作周波数に対応して、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体を含んで構成されてもよい。
【００２２】
これにより、動作周波数の異なる複数の回路が組み合わされて半導体素子が構成されていても、各回路毎に適した誘電体を半導体素子と第１の基板との間に配置できる。
【００２３】
また、本発明は、請求項７に記載の半導体素子内蔵基板のように、前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、前記シート状部材は、相対的に動作周波数の高い前記回路の位置に対応して配置され、相対的に動作周波数の低い前記回路の位置に対応してアンダーフィル材が充填されてもよい。
【００２４】
これにより、半導体素子への誘電体の影響を抑制すると共に、半導体素子の基板への固定を強固にすることができる。
【００２５】
さらに、上記目的を達成するために、請求項８に記載の半導体素子内蔵基板の製造方法は、分布定数回路を含んで構成された半導体素子に対して、誘電体層に配線層が積層された第１の基板に対向する面の周辺領域に、複数のボンディングパッドを形成する工程と、前記複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記第１の基板の前記配線層に電気的に接続すると共に、前記半導体素子の前記周辺領域よりも内側の領域に前記支持部材を前記第１の基板との間に介在させて、前記半導体素子を前記第１の基板に実装する工程と、第２の基板を前記第１の基板及び前記半導体素子に張り合わせる工程と、を有している。
【００２６】
これにより、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制し、かつ製造時に半導体素子に掛かる荷重から半導体素子を保護できる。
【発明の効果】
【００２７】
以上説明した如く、本発明によれば、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制し、かつ製造時に半導体素子に掛かる荷重から半導体素子を保護できる、という優れた効果を有する。
【図面の簡単な説明】
【００２８】
【図１】第１の実施の形態に係る半導体素子内蔵基板を示す図である。
【図２】第１の実施の形態に係る半導体素子内蔵基板を製造する工程において、基板に半導体素子をフリップチップ実装する工程が終了した状態を示す図である。
【図３】第１の実施の形態に係る半導体素子内蔵基板を製造する工程において、半導体素子をフリップチップ実装した後に、接着剤を塗布する工程が終了した状態を示す図である。
【図４】第１の実施の形態に係る半導体素子内蔵基板を製造する工程において、接着剤を塗布した後に、基板を張り合わせる工程が終了した状態を示す図である。
【図５】第２の実施の形態に係る半導体素子内蔵基板を示す図である。
【図６】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、基板にシート状部材を配置する工程が終了した状態を示す図である。
【図７】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、基板に半導体素子をフリップチップ実装する工程が終了した状態を示す図である。
【図８】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、半導体素子をフリップチップ実装した後に、接着剤を塗布する工程が終了した状態を示す図である。
【図９】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、接着剤を塗布した後に、基板を張り合わせる工程が終了した状態を示す図である。
【図１０】第２の実施の形態に係る半導体素子内蔵基板において、シート状部材の配置が異なる形態を示す図である。
【図１１】半導体素子と基板との間にアンダーフィル材が充填された半導体素子内蔵基板を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００３０】
（第１の実施の形態）
図１は、本第１の実施の形態に係る半導体素子内蔵基板１０を示す縦断面図であり、当該半導体素子内蔵基板１０の製造方法を、図２〜４を用いて説明する。
【００３１】
なお、本第１の実施の形態に係る半導体素子内蔵基板１０では、半導体素子１２として、高周波帯域（ミリ波帯域）で動作させるために、分布定数回路を含んで構成され、かつＣＰＷ（Coplanar Waveguide）を用いて回路パターンが設計された半導体素子を用いる。
【００３２】
図２（Ａ）は、誘電体層１４の両面に第１金属層１６Ａ及び第２金属層１６Ｂが張り合わされた基板１８Ａに、分布定数回路が形成された面を基板１８Ａの第１金属層１６Ａに対向させて半導体素子１２を実装（フリップチップ実装）する工程が終了した状態の平面図である。一方、図２（Ｂ）は、図２（Ａ）のＡ−Ａ線断面図である。
【００３３】
なお、本第１の実施の形態に係る半導体素子内蔵基板１０では、誘電体層１４及び後述する誘電体層１５として、テフロン(登録商標)を用いるが、これに限らず、他の誘電体材料又はセラミック材料等を用いてもよい。
【００３４】
また、本第１の実施の形態に係る半導体素子内蔵基板１０では、基板１８Ａとして、第１金属層１６Ａ及び第２金属層１６Ｂを銅板とした両面銅張積層板を用いるが、これに限らず、第１金属層１６Ａ及び第２金属層１６Ｂを銅板以外の他の金属板としてもよいし、誘電体層１４に第２金属層１６Ｂを張り合わせない基板（片面銅張積層板）等、誘電体層１４に第１金属層１６Ａが積層された基板であれば、他の基板としてもよい。
【００３５】
本第１の実施の形態に係る半導体素子１２は、基板１８Ａに対向する面の周辺領域（図２（Ａ）において、一点鎖線Ｌ１の内側、かつ二点鎖線Ｌ２の外側の領域）に複数のボンディングパッド２０Ａが形成されると共に、当該周辺領域の二点鎖線Ｌ２よりも内側の領域（以下、「内側領域」という。）に複数のボンディングパッド２０Ｂが形成される。
【００３６】
なお、半導体素子１２に対しては、フリップチップ実装を行う工程の前に、ボンディングパッド２０Ａ，２０Ｂを形成する工程が予め実行される。
【００３７】
一方、基板１８Ａの第１金属層１６Ａは、信号層、並びに半導体素子１２の周辺領域及び半導体素子１２の内側領域のグランドに対応したグランド層等を含む配線層として積層される。
【００３８】
そして、半導体素子１２は、ボンディングパッド２０Ａと第１金属層１６Ａとが導電性部材としての半田バンプ２２Ａによって接続され、ボンディングパッド２０Ｂと第１金属層１６Ａとが支持部材（接続部材）としての半田バンプ２２Ｂによって接続される。
【００３９】
このように、本第１の実施の形態に係る半導体素子内蔵基板１０では、半導体素子１２のボンディングパッド２０Ｂと基板１８Ａの第１金属層１６Ａとが、半導体素子１２と基板１８Ａとの間に介在する半田バンプ２２Ｂによって電気的に接続される。
【００４０】
なお、本第１の実施の形態に係る半導体素子１２は内側領域に信号線路及びバイアス回路が形成されており、ボンディングパッド２０Ｂは、半導体素子１２の内側領域において信号線路、及びバイアス回路が形成されている領域以外のグランドとなっている領域に形成される。すなわち、半田バンプ２２Ｂは、半導体素子１２のグランドと配線層として形成されている第１金属層１６Ａのグランド層とを接続させる。
【００４１】
また、本第１の実施の形態に係る半田バンプ２２Ｂは、半導体素子１２と第１金属層１６Ａとが半田バンプ２２Ａによって接続される前に内側領域に配置される。なお、半田バンプ２２Ａ，２２Ｂは、半導体素子１２に形成されることによって配置されてもよいし、基板１８Ａに形成されることによって配置されてもよい。
【００４２】
また、半田バンプ２２Ｂによって第１金属層１６Ａに接続されるボンディングパッド２０Ｂは、内側領域に等間隔に形成してもよいが、図２（Ａ）に示すように内側領域にランダムに形成することが望ましい。高周波帯域で動作する半導体素子１２では、ボンディングパッド２０Ｂを等間隔で形成することによって、定在波が生じ、当該定在波が、半導体素子１２の動作に影響を与える可能性があるためである。
【００４３】
さらに、本第１の実施の形態に係る半導体素子内蔵基板１０では、支持部材として半田バンプ２２Ｂを用いたが、これに限らず、金、銀等の他の金属で形成されたバンプ等、導電性のものであれば他の支持部材を用いてもよい。
【００４４】
次の工程では、基板１８Ａに半導体素子１２をフリップチップ実装した後に、アンダーフィル材を基板１８Ａと半導体素子１２との間に充填することなく、基板１８Ａ及び半導体素子１２上に接着剤２４を塗布する。図３（Ａ）は、接着剤２４を塗布する工程が終了した状態の平面図であり、図３（Ｂ）は、図３（Ａ）のＡ−Ａ線断面図である。
【００４５】
次の工程では、接着剤２４が塗布された状態の基板１８Ａ及び半導体素子１２に基板１８Ｂを張り合わせる。図４（Ａ）は、基板１８Ｂを張り合わせる工程が終了し、半導体素子内蔵基板１０が完成した状態の面図であり、図４（Ｂ）は、図４（Ａ）のＡ−Ａ線断面図（図１と同図）である。
【００４６】
基板１８Ｂは、誘電体層１５に第３金属層１６Ｃが積層され、誘電体層１５の半導体素子１２に対向する側に半導体素子１２及び半田バンプ２２Ａ，２２Ｂの厚みに応じた穴が設けられ、当該穴に半導体素子１２が位置するように、接着剤２４によって張り合わされる。
【００４７】
そして、半導体素子１２と基板１８Ａとが複数のボンディングパッド２０Ａ，２０Ｂ及び半田バンプ２２Ａ，２２Ｂによって接続されているため、基板１８Ａ，１８Ｂが張り合わされるとき、すなわち半導体素子内蔵基板１０の製造時、に生じる半導体素子１２に掛かる荷重は、半田バンプ２２Ａ，２２Ｂによって分散され、当該荷重から半導体素子１２が保護される。
【００４８】
一方、例えば、図１１に示すように、アンダーフィル材４４によって半導体素子１２が固定されている半導体素子内蔵基板１００では、半導体素子１２の信号線路及びバイアス回路が形成されている内側領域と基板１８Ａとの間がアンダーフィル材４４で満たされているため、半導体素子１２がアンダーフィル材４４を構成する誘電体の影響を受ける可能性がある。これに対して、本第１の実施の形態に係る半導体素子内蔵基板１０では、半田バンプ２２Ｂを半導体素子１２と基板１８Ａとの間に介在させることで、半導体素子１２の内側領域の信号線路及びバイアス回路が形成されている領域に、半導体素子１２と誘電体層１４との間で数十μｍ程度の空気層が生じさせ、半導体素子１２の動作に対する誘電体層１４の影響を抑制することができる。
【００４９】
さらに、半導体素子１２は、ボンディングパッド２０Ａ及び半田バンプ２２Ａと共に、ボンディングパッド２０Ｂ及び半田バンプ２２Ｂを介して巨大なグランドパターンを含む基板１８Ａの第１金属層１６Ａ（配線層）に接続されているため、半導体素子１２で発生した熱を第１金属層１６Ａに伝導することができる。これによって、半導体素子１２と基板１８Ａとの間にアンダーフィル材を充填する場合に比較して、半導体素子１２の放熱効率が高くなり、半導体素子１２の動作の信頼性を高めることができる。
【００５０】
以上詳細に説明したように、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、誘電体層１４に第１金属層１６Ａが積層された基板１８Ａと、分布定数回路を含んで構成され、かつ基板１８Ａに対向する面の周辺領域に複数のボンディングパッド２０Ａが形成され、当該複数のボンディングパッド２０Ａに対応した導電性を有する半田バンプ２２Ａによって、第１金属層１６Ａに電気的に接続される半導体素子１２と、半導体素子１２の上記周辺領域よりも内側の領域に配置され、半導体素子１２と基板１８Ａとの間に介在されて半導体素子１２を支持する半田バンプ２２Ｂと、基板１８Ａ及び半導体素子１２に張り合わされる基板１８Ｂと、を備えている。
【００５１】
これにより、分布定数回路を含んで構成された半導体素子１２への誘電体の影響を抑制し、かつ半導体素子内蔵基板１０の製造時に半導体素子１２に掛かる荷重から半導体素子１２を保護することができる。
【００５２】
また、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、半導体素子１２は、上記内側の領域に信号線路が形成され、半田バンプ２２Ｂは、信号線路が形成されている領域以外に配置される。これにより、半導体素子１２の信号線路と基板１８Ａを構成する誘電体層１４との間に空気層が形成されるので、半導体素子１２の動作に対する誘電体層１４の影響をより効果的に抑制できる。
【００５３】
また、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、基板１８Ａは、半導体素子１２の周辺領域に対向する領域、及び上記内側の領域に対向する領域に配線層である第１金属層１６Ａが積層され、半導体素子１２は、上記内側の領域に複数のボンディングパッド２０Ｂが形成され、半田バンプ２２Ｂは、上記内側の領域に形成されている複数のボンディングパッドに対応して複数形成され、上記内側の領域に対向する基板１８Ａの領域に積層された第１金属層１６Ａと上記内側の領域に形成されている複数のボンディングパッド２０Ｂとを電気的に接続する。
【００５４】
これにより、基板１８Ｂを張り合わせるときに生じる半導体素子１２に掛かる荷重が、上記内側の領域に形成されているボンディングパッド２０Ｂ及び半田バンプ２２Ｂによって分散され、当該荷重から半導体素子１２が保護されると共に、半導体素子１２と誘電体層１４との間に空気層が生るため、半導体素子１２の動作に対する誘電体層１４の影響をより効果的に抑制することができる。
【００５５】
また、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、半導体素子１２は、半田バンプ２２Ｂによって第１金属層１６Ａに接続される複数のボンディングパッド２０Ｂが上記内側の領域にランダムに形成されているので、半導体素子内蔵基板１０に定在波が生じることを防ぐことができる。
【００５６】
（第２の実施の形態）
本第２の実施の形態では、半導体素子１２の内側領域に配置され、半導体素子１２と基板１８Ａとの間に介在されて半導体素子１２を支持する支持部材を、誘電体を含むシート状部材とする形態について説明する。
【００５７】
図５は、本第２の実施の形態に係る半導体素子内蔵基板５０を示す縦断面図であり、当該半導体素子内蔵基板５０の製造方法を、図６〜９を用いて説明する。なお、第１の実施の形態に係る半導体素子内蔵基板１０と同様の構成には、同じ符号を付して説明を省略する。
【００５８】
図６（Ａ）は、基板１８Ａに、シート状部材３０を配置する工程が終了した状態の平面図であり、図６（Ｂ）は、図６（Ａ）のＡ−Ａ線断面図である。
【００５９】
本第２の実施の形態に係る半導体素子内蔵基板５０では、半田バンプ２２Ａの厚みと第１金属層１６Ａの厚みとの和と同程度の厚みを有するシート状部材３０が半導体素子１２の内側領域に配置される。また、シート状部材３０として、ＦＲ４（Flame Retardant Type 4）と同程度の特性（誘電率が４程度、誘電正接が０．０２程度）を有するアンダーフィル材よりも誘電率及び誘電正接の値が小さい、例えば、誘電率が２、誘電正接が０．００１５であるグラフポリマやボラジン系化合物等で形成されているものを用いる。さらに、シート状部材３０を基板１８Ａに配置する場合に、接着剤によってシート状部材３０を基板１８Ａに接着させてもよい。
【００６０】
なお、本第２の実施の形態に係る半導体素子内蔵基板５０では、図６（Ａ），（Ｂ）に示すように半田バンプ２２Ａが第１金属層１６Ａに予め形成されているが、これに限らず、半田バンプ２２Ａが第１金属層１６Ａに形成されずに、半田バンプ２２Ａが半導体素子１２のボンディングパッド２０Ａに予め形成されてもよい。
【００６１】
次の工程では、シート状部材３０が半導体素子１２と基板１８Ａとの間に介在された状態で、半導体素子１２が基板１８Ａに実装される。図７（Ａ）は、半導体素子１２が実装された基板１８Ａの平面図であり、図７（Ｂ）は、図７（Ａ）のＡ−Ａ線断面図である。
【００６２】
なお、半導体素子１２を基板１８Ａに実装する場合に、シート状部材３０と半導体素子１２とを接着剤で接着してもよい。
【００６３】
次の工程では、半導体素子１２が実装された基板１８Ａに接着剤２４が塗布される。図８（Ａ）は、接着剤２４が塗布された基板１８Ａの平面図であり、図８（Ｂ）は、図８（Ａ）のＡ−Ａ線断面図である。
【００６４】
次の工程では、接着剤２４が塗布された状態の基板１８Ａに基板１８Ｂを張り合わせる。図９（Ａ）は、基板１８Ｂを張り合わせる工程が終了し、半導体素子内蔵基板５０が完成した状態の平面図であり、図９（Ｂ）は、図９（Ａ）のＡ−Ａ線断面図（図５と同図）である。
【００６５】
以上の工程により製造された半導体素子内蔵基板５０は、半導体素子１２と基板１８Ａと間にシート状部材３０が介在しているため、基板１８Ａ，１８Ｂが張り合わされるとき、すなわち半導体素子内蔵基板５０の製造時に生じる半導体素子１２に掛かる荷重は、シート状部材３０によって分散され、当該荷重から半導体素子１２が保護される。また、図１１に示す半導体素子内蔵基板１００で用いられているアンダーフィル材４４に比較して、誘電率及び誘電正接の値が小さい誘電体をシート状部材３０として用いるため、半導体素子１２の動作に対する誘電体層の影響を抑制することができる。
【００６６】
以上詳細に説明したように、本第２の実施の形態に係る半導体素子内蔵基板によれば、支持部材を、誘電体を含むシート状部材３０としているので、基板１８Ｂを張り合わせるときに生じる半導体素子１２に掛かる荷重が、シート状部材３０によって分散され、当該荷重から半導体素子１２が保護されると共に、半導体素子１２を支持するための誘電体の選択の幅を広げることができる。
【００６７】
なお、本第２の実施の形態に係る半導体素子内蔵基板では、シート状部材３０を異なる複数の材料で形成してもよい。
【００６８】
図１０（Ａ）に示す半導体素子内蔵基板６０のように、半導体素子１２が、動作周波数の異なる回路４０Ａ，４０Ｂで構成されている場合に、回路４０Ａ，４０Ｂの動作周波数に応じて、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体４２Ａ，４２Ｂをシート状部材３０として形成する。
【００６９】
例えば、回路４０Ａが分布定数回路であり、回路４０Ｂが集中定数回路である場合には、シート状部材３０を形成する誘電体４２Ａとして、例えば、誘電率が２、誘電正接が０．００１５であるグラフポリマやボラジン系化合物等で形成されたものを用い、誘電体４２Ｂとして、アンダーフィル材と同程度の特性を有する誘電体を用いる。
【００７０】
なお、半導体素子内蔵基板５０が、動作周波数が異なる回路を有する複数の半導体素子１２を備えている場合には、各々の半導体素子１２の回路の動作周波数に対応して、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体をシート状部材３０として形成してもよい。
【００７１】
これにより、動作周波数の異なる複数の回路４０Ａ、４０Ｂが組み合わされて半導体素子１２が構成されていても、各回路毎に適した誘電体を半導体素子１２と基板１８Ａとの間に配置できる。
【００７２】
また、半導体素子１２が、動作周波数の異なる複数の回路で構成されている場合に、シート状部材３０が、相対的に動作周波数の高い回路の位置に対応して配置され、相対的に動作周波数の低い回路の位置に対応してアンダーフィル材が充填されてもよい。
【００７３】
例えば、図１０（Ｂ）に示す半導体素子内蔵基板７０のように、回路４０Ａは分布定数回路で構成され、回路４０Ｂが集中定数回路で構成されている場合に、回路４０Ａの位置に対応してシート状部材３０を配置し、回路４０Ｂの位置に対応してアンダーフィル材４４を充填する。
【００７４】
また、半導体素子内蔵基板５０が、動作周波数が異なる回路を有する複数の半導体素子１２を備えている場合には、シート状部材３０が、相対的に動作周波数の高い回路の位置に対応して配置され、相対的に動作周波数の低い回路の位置に対応してアンダーフィル材４４が充填されてもよい。
【００７５】
これにより、分布定数回路を含んで構成された半導体素子１２への誘電体の影響を抑制すると共に、半導体素子１２の基板への固定を強固にすることができる。
【００７６】
また、図１０（Ｃ）に示す半導体素子内蔵基板８０のように、半導体素子１２の内側領域にシート状部材３０を配置すると共に、シート状部材３０の周囲にアンダーフィル材４４を充填してもよい。
【００７７】
さらに、シート状部材３０として、半導体素子１２の信号線路に対応した領域をくり抜き、当該信号線路と誘電体層１４との間に空気層を生じさせる構造とさせてもよいし、メッシュ構造にすることでシート状部材３０内に空気を含む構造とさせてもよい。
【００７８】
以上、本発明を上記各実施の形態を用いて説明したが、本発明の技術的範囲は上記各実施の形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記各実施の形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【００７９】
また、上記各実施の形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。前述した実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における組み合わせにより種々の発明を抽出できる。上記各実施の形態に示される全構成要件から幾つかの構成要件が削除又は置換されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【００８０】
例えば、上記各実施の形態では、半導体素子として、ＣＰＷを用いて回路パターンが設計された半導体素子を用いて説明したが、本発明はこれに限定されるものではなく、半導体素子として、マイクロストリップラインを用いた半導体素子を用いた形態としてもよい。
【００８１】
この形態の場合、第１の実施の形態においては、半導体素子の内側領域においてマイクロストリップラインを除いた領域にグランドを形成し、形成したグランドに対応してボンディングパッドを形成する。そして、半導体素子の内側領域に対向する基板の領域にボンディングパッドに対応させてグランド配線を形成し、半導体素子に形成されたボンディングパッドと基板に形成されたグランド配線とをバンプで電気的に接続する。
【００８２】
また、ＣＰＷ又はマイクロストリップラインを用いて構成された半導体素子に限らず、半導体レーザ素子、スイッチング素子、抵抗、インダクタ、及びキャパシタ等、その動作が誘電体の影響を受ける可能性がある素子を用いた形態としてもよい。
【００８３】
その他、上記各実施の形態で説明した半導体素子内蔵基板の構成（図１〜図１０参照。）は一例であり、本発明の主旨を逸脱しない範囲内において不要な部分を削除したり、新たな部分を追加したりすることができることは言うまでもない。
【符号の説明】
【００８４】
１０ 半導体素子内蔵基板
１２ 半導体素子
１４ 誘電体層
１６Ａ 第１金属層（配線層）
１８Ａ 基板（第１の基板）
１８Ｂ 基板（第２の基板）
２０Ａ，２０Ｂ ボンディングパッド
２２Ａ 半田バンプ（導電性部材）
２２Ｂ 半田バンプ（支持部材、接続部材）
３０ シート状部材（支持部材）
【技術分野】
【０００１】
本発明は、半導体素子を基板内に内蔵した半導体素子内蔵基板、及び半導体素子内蔵基板の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置を小型化、高密度化するために、半導体素子を基板内に内蔵する場合がある。
【０００３】
この場合、誘電体層の両面に銅板が張り合わされて形成された両面銅張積層板を基板として、半導体素子を実装した後に、半導体素子と両面銅張積層板との間にアンダーフィル材を充填する。そして、両面銅張積層板及び半導体素子上に接着剤を塗布し、片面銅張積層板を張り付ける。
【０００４】
なお、アンダーフィル材は、半導体素子の実装位置を固定すると共に、片面銅張積層板の張り合わせにより生じる半導体素子に掛かる荷重から半導体素子を保護する。
【０００５】
このような半導体素子内蔵基板の製造方法が特許文献１〜４に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０８８５号公報
【特許文献２】特開２００６−２４５１０４号公報
【特許文献３】特開２００５−３９０９４号公報
【特許文献４】特開２００３−１４２８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、半導体素子内蔵基板では、半導体素子の周囲が誘電体層やアンダーフィル材といった誘電体で覆われるため、半導体素子の動作が誘電体の誘電率や誘電正接の影響を受ける場合があり、半導体素子の動作周波数が高いと誘電体による影響を受けやすい。
【０００８】
具体的には、半導体素子の表面に形成された回路パターンの信号線路は、半導体素子上で特性インピーダンスが所定の値（例えば、５０Ω）となるように設計されているが、半導体素子を覆う誘電体の影響により特性インピーダンスが変化する場合がある。また、半導体素子を覆う誘電体の誘電率が高くなるほど、より多くの寄生容量が発生し、半導体素子の高周波動作を阻害する場合がある。
【０００９】
特に、分布定数回路を含んで構成され、高周波帯域（ミリ波帯域）で動作するＭＭＩＣ（Monolithic Microwave Integrated Circuits）のような半導体素子が内蔵された半導体素子内蔵基板は、誘電体であるアンダーフィル材が半導体素子と基板との間に充填されることによって、半導体素子がアンダーフィル材の影響を受け、動作周波数のシフトや利得低下等の高周波電気特性の悪化が生じる。
【００１０】
本発明は上記問題点を解決するためになされたものであり、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制し、かつ製造時に半導体素子に掛かる荷重から半導体素子を保護できる半導体素子内蔵基板及び半導体素子内蔵基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１の半導体素子内蔵基板は、誘電体層に配線層が積層された第１の基板と、分布定数回路を含んで構成され、かつ前記第１の基板に対向する面の周辺領域に複数のボンディングパッドが形成され、当該複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記配線層に電気的に接続される半導体素子と、前記半導体素子の前記周辺領域よりも内側の領域に配置され、前記半導体素子と前記第１の基板との間に介在されて前記半導体素子を支持する支持部材と、前記第１の基板及び前記半導体素子に張り合わされる第２の基板と、を備えている。
【００１２】
請求項１に記載の半導体素子内蔵基板によれば、分布定数回路を含んで構成された半導体素子の上記周辺領域に形成された複数のボンディングパッドが導電性を有する導電性部材によって基板の配線層に電気的に接続されると共に、上記内側の領域と第１の基板との間に支持部材が介在されるので、製造時に半導体素子に掛かる荷重が分散支持される。このため、誘電体であるアンダーフィル材を用いることなく、荷重から半導体素子を保護でき、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制できる。
【００１３】
なお、本発明は、請求項２に記載の半導体素子内蔵基板のように、前記半導体素子は、前記内側の領域に信号線路が形成され、前記支持部材は、前記信号線路が形成されている領域以外に配置されてもよい。
【００１４】
これにより、半導体素子の信号線路と基板を構成する誘電体層の間に空気層が形成されるので、半導体素子の動作に対する誘電体の影響をより効果的に抑制できる。
【００１５】
なお、本発明は、請求項３に記載の半導体素子内蔵基板のように、前記第１の基板は、前記半導体素子の前記周辺領域に対向する領域、及び前記内側の領域に対向する領域に前記配線層が積層され、前記半導体素子は、前記内側の領域に複数のボンディングパッドが形成され、前記支持部材は、導電性であると共に、前記内側の領域に形成されている複数のボンディングパッドに対応して複数形成され、前記内側の領域に対向する前記第１の基板の領域に積層された前記配線層と前記内側の領域に形成されている複数のボンディングパッドとを電気的に接続する接続部材としてもよい。
【００１６】
これにより、第２の基板を張り合わせるときに生じる半導体素子に掛かる荷重が、上記内側の領域に形成されたボンディングパッド及び支持部材によって分散され、当該荷重から半導体素子が保護されると共に、半導体素子と誘電体層との間に空気層が生るため、半導体素子の動作に対する誘電体の影響をより効果的に抑制することができる。
【００１７】
また、本発明は、請求項４に記載の半導体素子内蔵基板のように、前記半導体素子は、前記接続部材によって前記配線層に接続される複数のボンディングパッドが前記内側の領域にランダムに形成されてもよい。
【００１８】
これにより、半導体素子内蔵基板に定在波が生じることを防ぐことができる。
【００１９】
また、本発明は、請求項５に記載の半導体素子内蔵基板のように、前記支持部材を、誘電体を含むシート状部材としてもよい。
【００２０】
これにより、第２の基板を張り合わせるときに生じる半導体素子に掛かる荷重が、シート状部材によって分散され、当該荷重から半導体素子が保護されると共に、半導体素子を支持するための誘電体の選択の幅を広げることができる。
【００２１】
また、本発明は、請求項６に記載の半導体素子内蔵基板のように、前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、前記シート状部材は、前記半導体素子の前記回路の動作周波数に対応して、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体を含んで構成されてもよい。
【００２２】
これにより、動作周波数の異なる複数の回路が組み合わされて半導体素子が構成されていても、各回路毎に適した誘電体を半導体素子と第１の基板との間に配置できる。
【００２３】
また、本発明は、請求項７に記載の半導体素子内蔵基板のように、前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、前記シート状部材は、相対的に動作周波数の高い前記回路の位置に対応して配置され、相対的に動作周波数の低い前記回路の位置に対応してアンダーフィル材が充填されてもよい。
【００２４】
これにより、半導体素子への誘電体の影響を抑制すると共に、半導体素子の基板への固定を強固にすることができる。
【００２５】
さらに、上記目的を達成するために、請求項８に記載の半導体素子内蔵基板の製造方法は、分布定数回路を含んで構成された半導体素子に対して、誘電体層に配線層が積層された第１の基板に対向する面の周辺領域に、複数のボンディングパッドを形成する工程と、前記複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記第１の基板の前記配線層に電気的に接続すると共に、前記半導体素子の前記周辺領域よりも内側の領域に前記支持部材を前記第１の基板との間に介在させて、前記半導体素子を前記第１の基板に実装する工程と、第２の基板を前記第１の基板及び前記半導体素子に張り合わせる工程と、を有している。
【００２６】
これにより、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制し、かつ製造時に半導体素子に掛かる荷重から半導体素子を保護できる。
【発明の効果】
【００２７】
以上説明した如く、本発明によれば、分布定数回路を含んで構成された半導体素子への誘電体の影響を抑制し、かつ製造時に半導体素子に掛かる荷重から半導体素子を保護できる、という優れた効果を有する。
【図面の簡単な説明】
【００２８】
【図１】第１の実施の形態に係る半導体素子内蔵基板を示す図である。
【図２】第１の実施の形態に係る半導体素子内蔵基板を製造する工程において、基板に半導体素子をフリップチップ実装する工程が終了した状態を示す図である。
【図３】第１の実施の形態に係る半導体素子内蔵基板を製造する工程において、半導体素子をフリップチップ実装した後に、接着剤を塗布する工程が終了した状態を示す図である。
【図４】第１の実施の形態に係る半導体素子内蔵基板を製造する工程において、接着剤を塗布した後に、基板を張り合わせる工程が終了した状態を示す図である。
【図５】第２の実施の形態に係る半導体素子内蔵基板を示す図である。
【図６】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、基板にシート状部材を配置する工程が終了した状態を示す図である。
【図７】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、基板に半導体素子をフリップチップ実装する工程が終了した状態を示す図である。
【図８】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、半導体素子をフリップチップ実装した後に、接着剤を塗布する工程が終了した状態を示す図である。
【図９】第２の実施の形態に係る半導体素子内蔵基板を製造する工程において、接着剤を塗布した後に、基板を張り合わせる工程が終了した状態を示す図である。
【図１０】第２の実施の形態に係る半導体素子内蔵基板において、シート状部材の配置が異なる形態を示す図である。
【図１１】半導体素子と基板との間にアンダーフィル材が充填された半導体素子内蔵基板を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００３０】
（第１の実施の形態）
図１は、本第１の実施の形態に係る半導体素子内蔵基板１０を示す縦断面図であり、当該半導体素子内蔵基板１０の製造方法を、図２〜４を用いて説明する。
【００３１】
なお、本第１の実施の形態に係る半導体素子内蔵基板１０では、半導体素子１２として、高周波帯域（ミリ波帯域）で動作させるために、分布定数回路を含んで構成され、かつＣＰＷ（Coplanar Waveguide）を用いて回路パターンが設計された半導体素子を用いる。
【００３２】
図２（Ａ）は、誘電体層１４の両面に第１金属層１６Ａ及び第２金属層１６Ｂが張り合わされた基板１８Ａに、分布定数回路が形成された面を基板１８Ａの第１金属層１６Ａに対向させて半導体素子１２を実装（フリップチップ実装）する工程が終了した状態の平面図である。一方、図２（Ｂ）は、図２（Ａ）のＡ−Ａ線断面図である。
【００３３】
なお、本第１の実施の形態に係る半導体素子内蔵基板１０では、誘電体層１４及び後述する誘電体層１５として、テフロン(登録商標)を用いるが、これに限らず、他の誘電体材料又はセラミック材料等を用いてもよい。
【００３４】
また、本第１の実施の形態に係る半導体素子内蔵基板１０では、基板１８Ａとして、第１金属層１６Ａ及び第２金属層１６Ｂを銅板とした両面銅張積層板を用いるが、これに限らず、第１金属層１６Ａ及び第２金属層１６Ｂを銅板以外の他の金属板としてもよいし、誘電体層１４に第２金属層１６Ｂを張り合わせない基板（片面銅張積層板）等、誘電体層１４に第１金属層１６Ａが積層された基板であれば、他の基板としてもよい。
【００３５】
本第１の実施の形態に係る半導体素子１２は、基板１８Ａに対向する面の周辺領域（図２（Ａ）において、一点鎖線Ｌ１の内側、かつ二点鎖線Ｌ２の外側の領域）に複数のボンディングパッド２０Ａが形成されると共に、当該周辺領域の二点鎖線Ｌ２よりも内側の領域（以下、「内側領域」という。）に複数のボンディングパッド２０Ｂが形成される。
【００３６】
なお、半導体素子１２に対しては、フリップチップ実装を行う工程の前に、ボンディングパッド２０Ａ，２０Ｂを形成する工程が予め実行される。
【００３７】
一方、基板１８Ａの第１金属層１６Ａは、信号層、並びに半導体素子１２の周辺領域及び半導体素子１２の内側領域のグランドに対応したグランド層等を含む配線層として積層される。
【００３８】
そして、半導体素子１２は、ボンディングパッド２０Ａと第１金属層１６Ａとが導電性部材としての半田バンプ２２Ａによって接続され、ボンディングパッド２０Ｂと第１金属層１６Ａとが支持部材（接続部材）としての半田バンプ２２Ｂによって接続される。
【００３９】
このように、本第１の実施の形態に係る半導体素子内蔵基板１０では、半導体素子１２のボンディングパッド２０Ｂと基板１８Ａの第１金属層１６Ａとが、半導体素子１２と基板１８Ａとの間に介在する半田バンプ２２Ｂによって電気的に接続される。
【００４０】
なお、本第１の実施の形態に係る半導体素子１２は内側領域に信号線路及びバイアス回路が形成されており、ボンディングパッド２０Ｂは、半導体素子１２の内側領域において信号線路、及びバイアス回路が形成されている領域以外のグランドとなっている領域に形成される。すなわち、半田バンプ２２Ｂは、半導体素子１２のグランドと配線層として形成されている第１金属層１６Ａのグランド層とを接続させる。
【００４１】
また、本第１の実施の形態に係る半田バンプ２２Ｂは、半導体素子１２と第１金属層１６Ａとが半田バンプ２２Ａによって接続される前に内側領域に配置される。なお、半田バンプ２２Ａ，２２Ｂは、半導体素子１２に形成されることによって配置されてもよいし、基板１８Ａに形成されることによって配置されてもよい。
【００４２】
また、半田バンプ２２Ｂによって第１金属層１６Ａに接続されるボンディングパッド２０Ｂは、内側領域に等間隔に形成してもよいが、図２（Ａ）に示すように内側領域にランダムに形成することが望ましい。高周波帯域で動作する半導体素子１２では、ボンディングパッド２０Ｂを等間隔で形成することによって、定在波が生じ、当該定在波が、半導体素子１２の動作に影響を与える可能性があるためである。
【００４３】
さらに、本第１の実施の形態に係る半導体素子内蔵基板１０では、支持部材として半田バンプ２２Ｂを用いたが、これに限らず、金、銀等の他の金属で形成されたバンプ等、導電性のものであれば他の支持部材を用いてもよい。
【００４４】
次の工程では、基板１８Ａに半導体素子１２をフリップチップ実装した後に、アンダーフィル材を基板１８Ａと半導体素子１２との間に充填することなく、基板１８Ａ及び半導体素子１２上に接着剤２４を塗布する。図３（Ａ）は、接着剤２４を塗布する工程が終了した状態の平面図であり、図３（Ｂ）は、図３（Ａ）のＡ−Ａ線断面図である。
【００４５】
次の工程では、接着剤２４が塗布された状態の基板１８Ａ及び半導体素子１２に基板１８Ｂを張り合わせる。図４（Ａ）は、基板１８Ｂを張り合わせる工程が終了し、半導体素子内蔵基板１０が完成した状態の面図であり、図４（Ｂ）は、図４（Ａ）のＡ−Ａ線断面図（図１と同図）である。
【００４６】
基板１８Ｂは、誘電体層１５に第３金属層１６Ｃが積層され、誘電体層１５の半導体素子１２に対向する側に半導体素子１２及び半田バンプ２２Ａ，２２Ｂの厚みに応じた穴が設けられ、当該穴に半導体素子１２が位置するように、接着剤２４によって張り合わされる。
【００４７】
そして、半導体素子１２と基板１８Ａとが複数のボンディングパッド２０Ａ，２０Ｂ及び半田バンプ２２Ａ，２２Ｂによって接続されているため、基板１８Ａ，１８Ｂが張り合わされるとき、すなわち半導体素子内蔵基板１０の製造時、に生じる半導体素子１２に掛かる荷重は、半田バンプ２２Ａ，２２Ｂによって分散され、当該荷重から半導体素子１２が保護される。
【００４８】
一方、例えば、図１１に示すように、アンダーフィル材４４によって半導体素子１２が固定されている半導体素子内蔵基板１００では、半導体素子１２の信号線路及びバイアス回路が形成されている内側領域と基板１８Ａとの間がアンダーフィル材４４で満たされているため、半導体素子１２がアンダーフィル材４４を構成する誘電体の影響を受ける可能性がある。これに対して、本第１の実施の形態に係る半導体素子内蔵基板１０では、半田バンプ２２Ｂを半導体素子１２と基板１８Ａとの間に介在させることで、半導体素子１２の内側領域の信号線路及びバイアス回路が形成されている領域に、半導体素子１２と誘電体層１４との間で数十μｍ程度の空気層が生じさせ、半導体素子１２の動作に対する誘電体層１４の影響を抑制することができる。
【００４９】
さらに、半導体素子１２は、ボンディングパッド２０Ａ及び半田バンプ２２Ａと共に、ボンディングパッド２０Ｂ及び半田バンプ２２Ｂを介して巨大なグランドパターンを含む基板１８Ａの第１金属層１６Ａ（配線層）に接続されているため、半導体素子１２で発生した熱を第１金属層１６Ａに伝導することができる。これによって、半導体素子１２と基板１８Ａとの間にアンダーフィル材を充填する場合に比較して、半導体素子１２の放熱効率が高くなり、半導体素子１２の動作の信頼性を高めることができる。
【００５０】
以上詳細に説明したように、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、誘電体層１４に第１金属層１６Ａが積層された基板１８Ａと、分布定数回路を含んで構成され、かつ基板１８Ａに対向する面の周辺領域に複数のボンディングパッド２０Ａが形成され、当該複数のボンディングパッド２０Ａに対応した導電性を有する半田バンプ２２Ａによって、第１金属層１６Ａに電気的に接続される半導体素子１２と、半導体素子１２の上記周辺領域よりも内側の領域に配置され、半導体素子１２と基板１８Ａとの間に介在されて半導体素子１２を支持する半田バンプ２２Ｂと、基板１８Ａ及び半導体素子１２に張り合わされる基板１８Ｂと、を備えている。
【００５１】
これにより、分布定数回路を含んで構成された半導体素子１２への誘電体の影響を抑制し、かつ半導体素子内蔵基板１０の製造時に半導体素子１２に掛かる荷重から半導体素子１２を保護することができる。
【００５２】
また、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、半導体素子１２は、上記内側の領域に信号線路が形成され、半田バンプ２２Ｂは、信号線路が形成されている領域以外に配置される。これにより、半導体素子１２の信号線路と基板１８Ａを構成する誘電体層１４との間に空気層が形成されるので、半導体素子１２の動作に対する誘電体層１４の影響をより効果的に抑制できる。
【００５３】
また、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、基板１８Ａは、半導体素子１２の周辺領域に対向する領域、及び上記内側の領域に対向する領域に配線層である第１金属層１６Ａが積層され、半導体素子１２は、上記内側の領域に複数のボンディングパッド２０Ｂが形成され、半田バンプ２２Ｂは、上記内側の領域に形成されている複数のボンディングパッドに対応して複数形成され、上記内側の領域に対向する基板１８Ａの領域に積層された第１金属層１６Ａと上記内側の領域に形成されている複数のボンディングパッド２０Ｂとを電気的に接続する。
【００５４】
これにより、基板１８Ｂを張り合わせるときに生じる半導体素子１２に掛かる荷重が、上記内側の領域に形成されているボンディングパッド２０Ｂ及び半田バンプ２２Ｂによって分散され、当該荷重から半導体素子１２が保護されると共に、半導体素子１２と誘電体層１４との間に空気層が生るため、半導体素子１２の動作に対する誘電体層１４の影響をより効果的に抑制することができる。
【００５５】
また、本第１の実施の形態に係る半導体素子内蔵基板１０によれば、半導体素子１２は、半田バンプ２２Ｂによって第１金属層１６Ａに接続される複数のボンディングパッド２０Ｂが上記内側の領域にランダムに形成されているので、半導体素子内蔵基板１０に定在波が生じることを防ぐことができる。
【００５６】
（第２の実施の形態）
本第２の実施の形態では、半導体素子１２の内側領域に配置され、半導体素子１２と基板１８Ａとの間に介在されて半導体素子１２を支持する支持部材を、誘電体を含むシート状部材とする形態について説明する。
【００５７】
図５は、本第２の実施の形態に係る半導体素子内蔵基板５０を示す縦断面図であり、当該半導体素子内蔵基板５０の製造方法を、図６〜９を用いて説明する。なお、第１の実施の形態に係る半導体素子内蔵基板１０と同様の構成には、同じ符号を付して説明を省略する。
【００５８】
図６（Ａ）は、基板１８Ａに、シート状部材３０を配置する工程が終了した状態の平面図であり、図６（Ｂ）は、図６（Ａ）のＡ−Ａ線断面図である。
【００５９】
本第２の実施の形態に係る半導体素子内蔵基板５０では、半田バンプ２２Ａの厚みと第１金属層１６Ａの厚みとの和と同程度の厚みを有するシート状部材３０が半導体素子１２の内側領域に配置される。また、シート状部材３０として、ＦＲ４（Flame Retardant Type 4）と同程度の特性（誘電率が４程度、誘電正接が０．０２程度）を有するアンダーフィル材よりも誘電率及び誘電正接の値が小さい、例えば、誘電率が２、誘電正接が０．００１５であるグラフポリマやボラジン系化合物等で形成されているものを用いる。さらに、シート状部材３０を基板１８Ａに配置する場合に、接着剤によってシート状部材３０を基板１８Ａに接着させてもよい。
【００６０】
なお、本第２の実施の形態に係る半導体素子内蔵基板５０では、図６（Ａ），（Ｂ）に示すように半田バンプ２２Ａが第１金属層１６Ａに予め形成されているが、これに限らず、半田バンプ２２Ａが第１金属層１６Ａに形成されずに、半田バンプ２２Ａが半導体素子１２のボンディングパッド２０Ａに予め形成されてもよい。
【００６１】
次の工程では、シート状部材３０が半導体素子１２と基板１８Ａとの間に介在された状態で、半導体素子１２が基板１８Ａに実装される。図７（Ａ）は、半導体素子１２が実装された基板１８Ａの平面図であり、図７（Ｂ）は、図７（Ａ）のＡ−Ａ線断面図である。
【００６２】
なお、半導体素子１２を基板１８Ａに実装する場合に、シート状部材３０と半導体素子１２とを接着剤で接着してもよい。
【００６３】
次の工程では、半導体素子１２が実装された基板１８Ａに接着剤２４が塗布される。図８（Ａ）は、接着剤２４が塗布された基板１８Ａの平面図であり、図８（Ｂ）は、図８（Ａ）のＡ−Ａ線断面図である。
【００６４】
次の工程では、接着剤２４が塗布された状態の基板１８Ａに基板１８Ｂを張り合わせる。図９（Ａ）は、基板１８Ｂを張り合わせる工程が終了し、半導体素子内蔵基板５０が完成した状態の平面図であり、図９（Ｂ）は、図９（Ａ）のＡ−Ａ線断面図（図５と同図）である。
【００６５】
以上の工程により製造された半導体素子内蔵基板５０は、半導体素子１２と基板１８Ａと間にシート状部材３０が介在しているため、基板１８Ａ，１８Ｂが張り合わされるとき、すなわち半導体素子内蔵基板５０の製造時に生じる半導体素子１２に掛かる荷重は、シート状部材３０によって分散され、当該荷重から半導体素子１２が保護される。また、図１１に示す半導体素子内蔵基板１００で用いられているアンダーフィル材４４に比較して、誘電率及び誘電正接の値が小さい誘電体をシート状部材３０として用いるため、半導体素子１２の動作に対する誘電体層の影響を抑制することができる。
【００６６】
以上詳細に説明したように、本第２の実施の形態に係る半導体素子内蔵基板によれば、支持部材を、誘電体を含むシート状部材３０としているので、基板１８Ｂを張り合わせるときに生じる半導体素子１２に掛かる荷重が、シート状部材３０によって分散され、当該荷重から半導体素子１２が保護されると共に、半導体素子１２を支持するための誘電体の選択の幅を広げることができる。
【００６７】
なお、本第２の実施の形態に係る半導体素子内蔵基板では、シート状部材３０を異なる複数の材料で形成してもよい。
【００６８】
図１０（Ａ）に示す半導体素子内蔵基板６０のように、半導体素子１２が、動作周波数の異なる回路４０Ａ，４０Ｂで構成されている場合に、回路４０Ａ，４０Ｂの動作周波数に応じて、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体４２Ａ，４２Ｂをシート状部材３０として形成する。
【００６９】
例えば、回路４０Ａが分布定数回路であり、回路４０Ｂが集中定数回路である場合には、シート状部材３０を形成する誘電体４２Ａとして、例えば、誘電率が２、誘電正接が０．００１５であるグラフポリマやボラジン系化合物等で形成されたものを用い、誘電体４２Ｂとして、アンダーフィル材と同程度の特性を有する誘電体を用いる。
【００７０】
なお、半導体素子内蔵基板５０が、動作周波数が異なる回路を有する複数の半導体素子１２を備えている場合には、各々の半導体素子１２の回路の動作周波数に対応して、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体をシート状部材３０として形成してもよい。
【００７１】
これにより、動作周波数の異なる複数の回路４０Ａ、４０Ｂが組み合わされて半導体素子１２が構成されていても、各回路毎に適した誘電体を半導体素子１２と基板１８Ａとの間に配置できる。
【００７２】
また、半導体素子１２が、動作周波数の異なる複数の回路で構成されている場合に、シート状部材３０が、相対的に動作周波数の高い回路の位置に対応して配置され、相対的に動作周波数の低い回路の位置に対応してアンダーフィル材が充填されてもよい。
【００７３】
例えば、図１０（Ｂ）に示す半導体素子内蔵基板７０のように、回路４０Ａは分布定数回路で構成され、回路４０Ｂが集中定数回路で構成されている場合に、回路４０Ａの位置に対応してシート状部材３０を配置し、回路４０Ｂの位置に対応してアンダーフィル材４４を充填する。
【００７４】
また、半導体素子内蔵基板５０が、動作周波数が異なる回路を有する複数の半導体素子１２を備えている場合には、シート状部材３０が、相対的に動作周波数の高い回路の位置に対応して配置され、相対的に動作周波数の低い回路の位置に対応してアンダーフィル材４４が充填されてもよい。
【００７５】
これにより、分布定数回路を含んで構成された半導体素子１２への誘電体の影響を抑制すると共に、半導体素子１２の基板への固定を強固にすることができる。
【００７６】
また、図１０（Ｃ）に示す半導体素子内蔵基板８０のように、半導体素子１２の内側領域にシート状部材３０を配置すると共に、シート状部材３０の周囲にアンダーフィル材４４を充填してもよい。
【００７７】
さらに、シート状部材３０として、半導体素子１２の信号線路に対応した領域をくり抜き、当該信号線路と誘電体層１４との間に空気層を生じさせる構造とさせてもよいし、メッシュ構造にすることでシート状部材３０内に空気を含む構造とさせてもよい。
【００７８】
以上、本発明を上記各実施の形態を用いて説明したが、本発明の技術的範囲は上記各実施の形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記各実施の形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【００７９】
また、上記各実施の形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。前述した実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における組み合わせにより種々の発明を抽出できる。上記各実施の形態に示される全構成要件から幾つかの構成要件が削除又は置換されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【００８０】
例えば、上記各実施の形態では、半導体素子として、ＣＰＷを用いて回路パターンが設計された半導体素子を用いて説明したが、本発明はこれに限定されるものではなく、半導体素子として、マイクロストリップラインを用いた半導体素子を用いた形態としてもよい。
【００８１】
この形態の場合、第１の実施の形態においては、半導体素子の内側領域においてマイクロストリップラインを除いた領域にグランドを形成し、形成したグランドに対応してボンディングパッドを形成する。そして、半導体素子の内側領域に対向する基板の領域にボンディングパッドに対応させてグランド配線を形成し、半導体素子に形成されたボンディングパッドと基板に形成されたグランド配線とをバンプで電気的に接続する。
【００８２】
また、ＣＰＷ又はマイクロストリップラインを用いて構成された半導体素子に限らず、半導体レーザ素子、スイッチング素子、抵抗、インダクタ、及びキャパシタ等、その動作が誘電体の影響を受ける可能性がある素子を用いた形態としてもよい。
【００８３】
その他、上記各実施の形態で説明した半導体素子内蔵基板の構成（図１〜図１０参照。）は一例であり、本発明の主旨を逸脱しない範囲内において不要な部分を削除したり、新たな部分を追加したりすることができることは言うまでもない。
【符号の説明】
【００８４】
１０ 半導体素子内蔵基板
１２ 半導体素子
１４ 誘電体層
１６Ａ 第１金属層（配線層）
１８Ａ 基板（第１の基板）
１８Ｂ 基板（第２の基板）
２０Ａ，２０Ｂ ボンディングパッド
２２Ａ 半田バンプ（導電性部材）
２２Ｂ 半田バンプ（支持部材、接続部材）
３０ シート状部材（支持部材）
【特許請求の範囲】
【請求項１】
誘電体層に配線層が積層された第１の基板と、
分布定数回路を含んで構成され、かつ前記第１の基板に対向する面の周辺領域に複数のボンディングパッドが形成され、当該複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記配線層に電気的に接続される半導体素子と、
前記半導体素子の前記周辺領域よりも内側の領域に配置され、前記半導体素子と前記第１の基板との間に介在されて前記半導体素子を支持する支持部材と、
前記第１の基板及び前記半導体素子に張り合わされる第２の基板と、
を備えた半導体素子内蔵基板。
【請求項２】
前記半導体素子は、前記内側の領域に信号線路が形成され、
前記支持部材は、前記信号線路が形成されている領域以外に配置される請求項１記載の半導体素子内蔵基板。
【請求項３】
前記第１の基板は、前記半導体素子の前記周辺領域に対向する領域、及び前記内側の領域に対向する領域に前記配線層が積層され、
前記半導体素子は、前記内側の領域に複数のボンディングパッドが形成され、
前記支持部材は、導電性であると共に、前記内側の領域に形成されている複数のボンディングパッドに対応して複数形成され、前記内側の領域に対向する前記第１の基板の領域に積層された前記配線層と前記内側の領域に形成されている複数のボンディングパッドとを電気的に接続する接続部材である請求項２に記載の半導体素子内蔵基板。
【請求項４】
前記半導体素子は、前記接続部材によって前記配線層に接続される複数のボンディングパッドが前記内側の領域にランダムに形成されている請求項３に記載の半導体素子内蔵基板。
【請求項５】
前記支持部材は、誘電体を含むシート状部材である請求項１に記載の半導体素子内蔵基板。
【請求項６】
前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、
前記シート状部材は、前記半導体素子の前記回路の動作周波数に対応して、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体を含んで構成される請求項５記載の半導体素子内蔵基板。
【請求項７】
前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、
前記シート状部材は、相対的に動作周波数の高い前記回路の位置に対応して配置され、
相対的に動作周波数の低い前記回路の位置に対応してアンダーフィル材が充填される請求項５又は請求項６記載の半導体素子内蔵基板。
【請求項８】
分布定数回路を含んで構成された半導体素子に対して、誘電体層に配線層が積層された第１の基板に対向する面の周辺領域に、複数のボンディングパッドを形成する工程と、
前記複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記第１の基板の前記配線層に電気的に接続すると共に、前記半導体素子の前記周辺領域よりも内側の領域に前記支持部材を前記第１の基板との間に介在させて、前記半導体素子を前記第１の基板に実装する工程と、
第２の基板を前記第１の基板及び前記半導体素子に張り合わせる工程と、
を有する半導体素子内蔵基板の製造方法。
【請求項１】
誘電体層に配線層が積層された第１の基板と、
分布定数回路を含んで構成され、かつ前記第１の基板に対向する面の周辺領域に複数のボンディングパッドが形成され、当該複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記配線層に電気的に接続される半導体素子と、
前記半導体素子の前記周辺領域よりも内側の領域に配置され、前記半導体素子と前記第１の基板との間に介在されて前記半導体素子を支持する支持部材と、
前記第１の基板及び前記半導体素子に張り合わされる第２の基板と、
を備えた半導体素子内蔵基板。
【請求項２】
前記半導体素子は、前記内側の領域に信号線路が形成され、
前記支持部材は、前記信号線路が形成されている領域以外に配置される請求項１記載の半導体素子内蔵基板。
【請求項３】
前記第１の基板は、前記半導体素子の前記周辺領域に対向する領域、及び前記内側の領域に対向する領域に前記配線層が積層され、
前記半導体素子は、前記内側の領域に複数のボンディングパッドが形成され、
前記支持部材は、導電性であると共に、前記内側の領域に形成されている複数のボンディングパッドに対応して複数形成され、前記内側の領域に対向する前記第１の基板の領域に積層された前記配線層と前記内側の領域に形成されている複数のボンディングパッドとを電気的に接続する接続部材である請求項２に記載の半導体素子内蔵基板。
【請求項４】
前記半導体素子は、前記接続部材によって前記配線層に接続される複数のボンディングパッドが前記内側の領域にランダムに形成されている請求項３に記載の半導体素子内蔵基板。
【請求項５】
前記支持部材は、誘電体を含むシート状部材である請求項１に記載の半導体素子内蔵基板。
【請求項６】
前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、
前記シート状部材は、前記半導体素子の前記回路の動作周波数に対応して、誘電率及び誘電正接の少なくとも一方が異なる複数の誘電体を含んで構成される請求項５記載の半導体素子内蔵基板。
【請求項７】
前記半導体素子は、動作周波数が異なる複数の回路を有し、又は、動作周波数が異なる回路を有する複数の前記半導体素子を備え、
前記シート状部材は、相対的に動作周波数の高い前記回路の位置に対応して配置され、
相対的に動作周波数の低い前記回路の位置に対応してアンダーフィル材が充填される請求項５又は請求項６記載の半導体素子内蔵基板。
【請求項８】
分布定数回路を含んで構成された半導体素子に対して、誘電体層に配線層が積層された第１の基板に対向する面の周辺領域に、複数のボンディングパッドを形成する工程と、
前記複数のボンディングパッドに対応した導電性を有する導電性部材によって、前記第１の基板の前記配線層に電気的に接続すると共に、前記半導体素子の前記周辺領域よりも内側の領域に前記支持部材を前記第１の基板との間に介在させて、前記半導体素子を前記第１の基板に実装する工程と、
第２の基板を前記第１の基板及び前記半導体素子に張り合わせる工程と、
を有する半導体素子内蔵基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−７７１３２（Ｐ２０１１−７７１３２Ａ）
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２００９−２２４６７２（Ｐ２００９−２２４６７２）
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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