半導体装置の製造方法
【課題】半導体装置の信頼性を向上させる。
【解決手段】フリップチップ接続工程で、突起電極４の先端面に予め取り付けられた半田材と、端子（ボンディングリード）１１上に予め塗布された半田材を加熱することで一体化させて電気的に接続する。ここで、端子１１は、第１の幅Ｗ１を有する幅広部（第１部分）１１ｗと、第２の幅Ｗ２を有する幅狭部（第２部分）１１ｎを有する。半田材を加熱すると、幅狭部１１ｎ上に配置される半田材の厚さは、幅広部１１ｗに配置される半田材の厚さよりも薄くなる。そして、フリップチップ接続工程では、幅狭部１１ｎ上に突起電極４を配置して、幅狭部１１ｎ上に接合する。これにより半田材のはみ出し量を低減できる。
【解決手段】フリップチップ接続工程で、突起電極４の先端面に予め取り付けられた半田材と、端子（ボンディングリード）１１上に予め塗布された半田材を加熱することで一体化させて電気的に接続する。ここで、端子１１は、第１の幅Ｗ１を有する幅広部（第１部分）１１ｗと、第２の幅Ｗ２を有する幅狭部（第２部分）１１ｎを有する。半田材を加熱すると、幅狭部１１ｎ上に配置される半田材の厚さは、幅広部１１ｗに配置される半田材の厚さよりも薄くなる。そして、フリップチップ接続工程では、幅狭部１１ｎ上に突起電極４を配置して、幅狭部１１ｎ上に接合する。これにより半田材のはみ出し量を低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体チップのバンプ電極を、半田材を介して基板の端子に接続する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０００−７７４７１号公報（特許文献１）には半導体チップに設けられた金からなるバンプ電極と配線基板の接続パッドとを、半田材を介して接続する実装方法（フリップチップ実装方式）が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−７７４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フリップチップ実装方式では、半導体チップの複数の電極パッド上にそれぞれ突起電極（バンプ電極、バンプ）を形成する。そして、突起電極を、例えば半田材を介して配線基板側の端子と接続することで、半導体チップと配線基板を電気的に接続する。この突起電極は、例えばワイヤボンディング技術を応用したボールボンディング方式により形成され、金（Ａｕ）を主成分とする金属材が用いられる（例えば特許文献１参照）。本願発明者は、フリップチップ接続方式により製造される半導体装置の製造コストを低減させる技術について検討を行っており、その一環として、突起電極を金（Ａｕ）よりも安価な、例えば銅（Ｃｕ）を主成分とする金属材に変更する技術について検討した結果、以下の課題を見出した。
【０００５】
半田材を用いたフリップチップ実装方式では、配線基板側の端子上に半田材を予め塗布した後、突起電極と半田材を接触させて、リフロー処理（加熱処理）を施すことで、突起電極と半田材を接合させる。ここで、突起電極を例えば銅（Ｃｕ）とする場合、金（Ａｕ）の場合よりも突起電極の表面に酸化膜が形成され易い。このため、単に、配線基板側の端子上に半田材を塗布しておく接続方式では、金から成る突起電極の場合と比較して接合強度が低下する。そこで、本願発明者は、配線基板側の端子上および突起電極の表面に、それぞれ予め半田材を塗布しておく接続方式について検討を行った。
【０００６】
突起電極の表面に予め半田材を塗布しておく接続方式の場合、半田材により例えば銅（Ｃｕ）からなる突起電極の表面の酸化を防止ないしは抑制できるので、半田材と突起電極の接合強度の低下を抑制できる。しかし、配線基板側の端子上および突起電極の表面にそれぞれ予め半田材を塗布しておくと、突起電極と端子の間の半田材の量が多くなり、突起電極と端子の接合領域の周囲に半田材がはみ出すことが判った。このように接合領域の周囲に半田材がはみ出すと、隣り合う端子間（あるいは突起電極間）の距離によっては、はみ出た半田材を介して隣り合う端子同士が電気的に接続され、短絡する虞がある。つまり、半導体装置の信頼性低下の原因となる。言い換えれば、半田材がはみ出した場合であっても隣り合う端子間（あるいは突起電極間）が短絡しないようにすることは、多数の端子間の距離を近づけて、端子の集積度を向上させる上での阻害要因となる。つまり、半導体装置の高機能化（あるいは小型化）を阻害する要因となる。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。
【０００８】
また、本発明の他の目的は、半導体装置の製造コストを低減することができる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本願発明の一態様である半導体装置の製造方法は、半導体チップの表面上に形成され、先端面に第１半田材が取り付けられた複数の突起電極と、配線基板の複数のボンディングリードを、半田材を介して電気的に接続するフリップチップ接続工程を含んでいる。ここで、前記複数のボンディングリードは、平面視において第１の幅からなる第１部分、および前記第１部分と一体に形成され、平面視において前記第１の幅よりも小さい第２の幅からなる第２部分をそれぞれ有している。また、前記配線基板の前記複数のボンディングリードには、複数の第２半田材が予め塗布される。そして前記フリップチップ接続工程では、前記複数の突起電極が前記複数のボンディングリードの前記第２部分と重なるように、前記半導体チップを前記配線基板上に配置する。また、前記フリップチップ接続工程では、前記第２半田材に熱を加えることで前記第２半田材を溶融させるものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１３】
すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態の半導体装置のチップ搭載面側の全体構造を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１に示す半導体チップの表面（配線基板との対向面）側を示す平面図である。
【図４】図１に示す半導体チップを取り除き、配線基板のチップ搭載面側を示す平面図である。
【図５】図１に示す半導体装置の裏面（実装面）側を示す平面図である。
【図６】図４のＢ部において、端子と突起電極の平面的位置関係を示す拡大平面図である。
【図７】図６のＣ−Ｃ線に沿った拡大断面図である。
【図８】図６のＤ−Ｄ線に沿った拡大断面図である。
【図９】図７に示す配線基板に突起電極を接続する前に、予め半田材を塗布した状態を示す拡大断面図である。
【図１０】本発明の一実施の形態の半導体装置の製造工程の概要を示す説明図である。
【図１１】図１０に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【図１２】図１１のＥ−Ｅ線に沿った拡大断面図である。
【図１３】図１２に示す半田材を形成する方法の一例を模式的に示す説明図である。
【図１４】図１３に示す方法の他の方法で図１２に示す半田材を形成する方法の一例を模式的に示す説明図である。
【図１５】図１０に示すウエハ準備工程で準備する半導体ウエハを示す平面図である。
【図１６】図１５に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。
【図１７】図１６に示す複数のパッド上に突起電極を形成した状態を示す拡大断面図である。
【図１８】図１７に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図である。
【図１９】図１８に示すマスクを取り除いた状態を示す拡大断面図である。
【図２０】図１９に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。
【図２１】図１２に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。
【図２２】配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。
【図２３】図２２のＣ−Ｃ線に沿った拡大断面図である。
【図２４】図２２のＤ−Ｄ線に沿った拡大断面図である。
【図２５】図２３に示す対向配置された半田材を接触させた状態を示す拡大断面図である。
【図２６】図２４に示す対向配置された半田材を接触させた状態を示す拡大断面図である。
【図２７】図２５に示す接触した半田材が一体化した状態を示す拡大断面図である。
【図２８】図２６に示す接触した半田材が一体化した状態を示す拡大断面図である。
【図２９】図２１に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。
【図３０】図２９に示す配線基板の上下を反転させた後、複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【図３１】図２９に示す多数個取りの配線基板を個片化した状態を示す平面図（下面図）である。
【図３２】図２２に対する変形例である配線基板を示す拡大平面図である。
【図３３】図３２のＣ−Ｃ線に沿った拡大断面図である。
【図３４】図３に対する変形例である半導体チップを示す平面図である。
【図３５】は図３４に示す半導体チップを、図３２に示す配線基板上に搭載した状態を示す拡大平面図である。
【図３６】図３５にＣ−Ｃ線に沿った拡大断面図である。
【図３７】図２２に対する他の変形例である配線基板に図３４に示す半導体チップを搭載した状態を示す拡大平面図である。
【図３８】図３７のＣ−Ｃ線に沿った拡大断面図である。
【図３９】図３７に対する変形例を示す拡大平面図である。
【図４０】図３９のＣ−Ｃ線に沿った拡大断面図である。
【図４１】図３９に示す配線基板に対する変形例を示す拡大平面図である。
【図４２】図３９に対する他の変形例を示す拡大平面図である。
【発明を実施するための形態】
【００１５】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１６】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１７】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１８】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００２０】
＜半導体装置＞
図１は本実施の形態の半導体装置のチップ搭載面側の全体構造を示す平面図である。また、図２は、図１のＡ−Ａ線に沿った断面図である。また、図３は、図１に示す半導体チップの表面（配線基板との対向面）側を示す平面図である。また、図４は、図１に示す半導体チップを取り除き、配線基板のチップ搭載面側を示す平面図、図５は、１に示す半導体装置の裏面（実装面）側を示す平面図である。なお、図２〜図５では、本実施の形態の半導体装置１が備えるパッド２ｄや端子１１形状を見易く示すため、複数のパッド２ｄや端子１１それぞれの平面寸法について、以下で例示的に説明する寸法よりも大きく示している。
【００２１】
図１に示すように、本実施の形態の半導体装置１は、半導体チップ２、および半導体チップ２を搭載する基材であって、半導体チップ２と電気的に接続される配線基板（基材、インタポーザ）３を有している。
【００２２】
半導体チップ２は、平面視においてそれぞれ四辺形を成す表面２ａ（図２、図３参照）、表面２ａの反対側に位置する裏面２ｂ（図１、図２参照）を備えている。例えば図３に示す例では、半導体チップ２の平面形状は、一辺の長さは５ｍｍ程度の正方形である。また半導体チップ２は、表面２ａと裏面２ｂの間に位置する側面２ｃ（図２参照）を備えている。また、半導体チップ２は、例えばシリコンからなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、集積回路を構成する。また、半導体チップ２の表面２ａ（図３参照）には、複数のパッド（電極パッド、ボンディングパッド、チップ電極）２ｄが形成されている。複数のパッド２ｄは、半導体基板上に積層された配線層の最上層に形成され、配線層の複数の配線を介して複数の半導体素子と電気的に接続されている。また、半導体チップ２の表面２ａは、例えば酸化ケイ素（ＳｉＯ2）などの絶縁膜により覆われているが、複数のパッド２ｄ上において、表面２ａを覆う絶縁膜に開口部が形成されている。そして、開口部において、パッド２ｄが絶縁膜から露出している。このように、半導体チップ２の表面２ａに形成された複数のパッド２ｄは、半導体チップ２が備える複数の半導体素子と電気的に接続され、半導体チップ２の外部端子（電極）として機能する。
【００２３】
本実施の形態では、例えば図３に示すように半導体チップ２の４つの側面２ｃ（辺）に沿って、それぞれ複数のパッド２ｄが配置されている。半導体チップ２の表面２ａは、例えば論理回路などの主回路（コア回路）が形成される主回路形成領域（論理回路形成領域）と、複数のパッド２ｄが配置される入出力端子形成領域（Ｉ／Ｏ領域）に区分けされる。図３に示す例では、表面２ａの中央部に主回路形成領域が形成され、その主回路形成領域を取り囲むように、入出力端子形成領域が配置される。このように主回路形成領域と入出力端子形成領域を区分けすることで、例えば複数のパッド２ｄに応力が発生した場合でも、その影響が主回路に及ぶことを抑制できる。また、入出力端子形成領域を表面２ａの周縁部に集約することで、外部端子であるパッド２ｄの数を増やし、かつ、主回路形成領域の面積を広くすることができる。また、本実施の形態では、半導体チップ２の４つの側面２ｃに沿って、それぞれ複数列（図３では２列）で複数のパッド２ｄが配置されている。言い換えれば、半導体チップ２は、側面２ｃに沿って配置される複数の第１列目パッド２ｄ１と、第１列目パッド２ｄ１と側面２ｃの間に配置される複数の第２列目パッド２ｄ２を備えている。なお、本実施の形態では、第１列目パッド２ｄ１および第２列目パッド２ｄ２は、主回路形成領域の外側に配置されているが（図示は省略）、応力を緩和できる構成をパッド２ｄに採用している、あるいは、応力を考慮しない場合には、例えば第１列目パッド２ｄ１は主回路形成領域内に配置されていてもよい。この第１列目パッド２ｄ１と第２列目パッド２ｄ２は、半導体チップ２の４つの側面２ｃのそれぞれに対応して設けられている。このように側面２ｃに沿ってそれぞれ複数列でパッド２ｄを配置することで、一列で配置した場合よりもさらにパッド２ｄの数を増加させることができる。このように複数列でパッド２ｄを配置する場合には、図３に示すように、側面２ｃに沿って第１列目パッド２ｄ１と第２列目パッド２ｄ２を交互に配置する、所謂千鳥配置とすることが好ましい。パッド２ｄを千鳥配置とすることにより、隣り合う第１列目パッド２ｄ１の間に、配線２ｅ（後述する図８参照）を配置して、第２列目パッド２ｄ２と電気的に接続することができる。言い換えれば、第２列目パッド２ｄ２に接続される配線の間に第１列目パッド２ｄ１を配置することができる。このため、半導体チップ２の主面上における配線レイアウトを効率化（狭ピッチ化）することができるため、外部端子であるパッド２ｄの数を増やし、かつ、主回路形成領域の面積を広くすることができる。
【００２４】
図１および図２に示すように、半導体チップ２は配線基板３に搭載される。配線基板３は、平面視においてそれぞれ四辺形を成す上面（チップ搭載面、表面）３ａ（図２、図４参照）、上面３ａの反対側に位置する下面（実装面、裏面）３ｂ（図２、図５参照）を備えている。例えば図３に示す例では、配線基板３の平面形状は一辺の長さが７ｍｍ〜８ｍｍ程度の正方形である。また配線基板３は、上面３ａと下面３ｂの間に位置する側面３ｃ（図２参照）を備えている。図４に示すように、配線基板３の上面３ａには、複数の端子（ボンディングリード）１１が配置される。詳しくは、配線基板３は、絶縁層（コア層、コア材）１５を有し、絶縁層１５の上面１５ａに複数の端子１１、および端子１１に接続される配線を含む、例えば銅（Ｃｕ）から成る導体パターンが形成されている。これらの導体パターンは、上面１５ａ上に形成されたソルダレジスト膜（絶縁膜、保護膜）１６により覆われるが、ソルダレジスト膜１６には、端子１１が配置される位置に開口部１６ａが形成され、複数の端子１１は、開口部１６ａにおいて、ソルダレジスト膜１６から露出している。また、平面視において、複数の端子１１は、半導体チップ２の複数のパッド２ｄ（図３参照）と重なる位置に配置される。このため、本実施の形態では、半導体チップ２と重なる領域であるチップ搭載領域の各辺（平面視において四辺形を成すチップ搭載部の各辺）に沿って、それぞれ複数の端子１１が配置されている。チップ搭載部は、また、本実施の形態では、半導体チップ２と重なる領域であるチップ搭載領域の各辺に沿って、それぞれ複数列（図４では２列）で複数のパッド２ｄが配置されている。言い換えれば、配線基板３の上面３ａには、チップ搭載領域の各辺に沿って配置される複数の第１列目端子（第１列目ボンディングリード）１１ａと、第１列目端子１１ａとチップ搭載領域の各辺の間に配置される複数の第２列目端子（第２列目ボンディングリード）１１ｂを備えている。さらに言い換えれば、複数の端子１１には、複数の第１列目パッド２ｄ１と電気的に接続される複数の第１列目端子１１ａと、複数の第２列目パッド２ｄ２と電気的に接続される複数の第２列目端子１１ｂが含まれる。また、第１列目端子１１ａと第２列目端子１１ｂは、それぞれ半導体チップ２のパッド２ｄ（図３参照）と対向する位置に配置されるので、パッド２ｄの配置に対応して千鳥配置されている。
【００２５】
一方、図５に示すように、配線基板３の下面３ｂには、半導体装置１の外部端子である複数のランド（外部端子）１２が配置され、複数のランド１２には、複数の半田ボール（実装端子、接合材）１３が接合されている。詳しくは、図２に示すように、配線基板３は、絶縁層（コア層、コア材）１５を有し、絶縁層１５の下面１５ｂに複数のランド１２およびランド１２に接続される配線を含む、例えば銅（Ｃｕ）から成る導体パターンが形成されている。これらの導体パターンは、下面１５ｂを覆うように形成されたソルダレジスト膜（絶縁膜、保護膜）１７により覆われるが、ソルダレジスト膜１７には、ランド１２が配置される位置に開口部１７ａが形成され、複数のランド１２は、開口部１７ａにおいて、ソルダレジスト膜１７から露出している。またランド１２に接合される半田ボール１３は、半導体装置１を図示しない実装基板に実装する際に、実装基板側の複数の端子と、複数のランド１２を電気的に接続する導電性接合材である。また、図５に示すように、平面視において、複数のランド１２および半田ボール１３は、行列状（アレイ状、マトリクス状）に配置されている。半導体装置１のように外部端子であるランド１２（または半田ボール１３）を実装面において行列状に配置したパッケージは、エリアアレイ型の半導体装置と呼ばれる。エリアアレイ型の半導体装置１は、実装面となる配線基板３の下面３ｂを外部端子の配置スペースとして有効に活用することができるため、実装面積の増大を抑制しつつ、かつ、端子数を増加させることができる。
【００２６】
また、図２に模式的に示すように、配線基板３の複数の端子１１は配線基板３の上面３ａ側と下面３ｂ側を電気的に接続する複数の配線１４を介して、複数のランド１２と電気的に接続されている。このように、配線基板３は、図示しない実装基板と半導体チップ２を電気的に接続する際に、実装基板と半導体チップ２を中継するインタポーザとして機能する。なお、図２では、複数の配線１４を、それぞれ直線を用いて模式的に示しているが、複数の配線１４には、配線基板３が備える各配線層において引き回される配線、および配線基板３が備える複数の配線層の間を電気的に接続する層間配線（ビア配線）が含まれる。また、図２では、一例として４層（絶縁層１５の上面１５ａに第１層、上面１５ａと下面１５ｂの間に第２層および第３層、下面１５ｂに第４層で合計４層）の配線層を備えた配線基板３を示しているが、配線層の数は４層に限定されず、端子数や配線レイアウトに応じて変更することができる。
【００２７】
本実施の形態では、図２に示すように半導体チップ２の表面２ａを配線基板３の上面３ａと対向させた状態で、半導体チップ２を配線基板３上に搭載する、所謂、フリップチップ実装方式（フェイスダウン実装方式）で搭載している。複数の端子１１は半導体チップ２の複数のパッド２ｄと対向する位置に配置され、図２に示すように複数の突起電極（柱状電極）４および半田材５を介して電気的に接続されている。また、半導体チップ２は、複数の突起電極４および半田材５を介して配線基板３の上面３ａ上に固定されている。つまり、半導体チップ２は、パッド２ｄ上に形成された突起電極４を、半田材５を介して端子１１に接合することにより、配線基板３上に固定され、かつ、配線基板３と電気的に接続されている。
【００２８】
本実施の形態の突起電極４は、例えば銅（Ｃｕ）から成り、円柱形状を成す柱状電極である。なお、この突起電極４の形状は、円柱形状に限らず、角柱形状であってもよい。一般に、半導体チップの電極パッドに接合する突起電極の構成材料としては、銅（Ｃｕ）の他、金（Ａｕ）が用いられる場合があるが、本実施の形態４のように銅（Ｃｕ）から成る突起電極４を用いることで、材料コストを大幅に低減することができる。また、本実施形態の半田材５、および半田ボール１３は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビス膜（Ｓｎ−Ｂｉ）、錫−銀（Ｓｎ−Ａｇ）、または錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。
【００２９】
また、半導体チップ２の表面２ａと配線基板３の上面３ａの間には、アンダフィル樹脂（封止体）６が配置され、パッド２ｄと端子１１の接合部はアンダフィル樹脂６により封止されている。このようにパッド２ｄと端子１１の接合部をアンダフィル樹脂６により封止することで、パッド２ｄと端子１１の接合部周辺に生じる応力を分散させて緩和することができる。ただし、フリップチップ実装方式は、図２に示すようにアンダフィル樹脂６を半導体チップ２と配線基板３の間に配置する実施態様には限定されず、変形例としてアンダフィル樹脂６を配置しない構成に適用することができる。
【００３０】
＜端子接合部の周辺構造＞
次に、図２に示すパッド２ｄと端子１１の接合部周辺の詳細な構造について説明する。図６は、図４のＢ部において、端子と突起電極の平面的位置関係を示す拡大平面図である。また、図７は図６のＣ−Ｃ線に沿った拡大断面図、図８は図６のＤ−Ｄ線に沿った拡大断面図である。また、図９は、図７に示す配線基板に突起電極を接続する前に、予め半田材を塗布した状態を示す拡大断面図である。
【００３１】
図６に示すように、複数の端子１１のそれぞれは、平面視において幅（端子１１が延びる方向と交差する方向の長さ）Ｗ１からなる幅広部（部分）１１ｗ、および幅広部１１ｗと一体に形成され、平面視において幅Ｗ１よりも小さい幅（端子１１が延びる方向と交差する方向の長さ）Ｗ２からなる幅狭部（部分）１１ｎを有している。本実施の形態では、幅広部１１ｗの幅Ｗ１は、突起電極４の幅（平面視における直径）ＷＢと同程度であり、例えば、３０μｍ程度である。一方、幅狭部１１ｎの幅Ｗ２は幅Ｗ１よりも小さく（狭く）、例えば２０μｍ程度である。そして、複数の突起電極４（パッド２ｄ）は、複数の端子１１の幅狭部１１ｎと重なる位置に配置され、図７および図８に示す半田材５を介して接続されている。
【００３２】
ところで、突起電極４と対向する領域における半田材５と端子１１の密着面積を増大させる観点からは、幅広部１１ｗと重なる位置に突起電極４を配置することが好ましい。しかし、本実施の形態では、以下の理由から幅狭部１１ｎと重なる位置に突起電極４を配置している。本実施の形態の突起電極４は、金（Ａｕ）と比較して酸化し易い銅（Ｃｕ）から成る。そして、突起電極４の表面に酸化膜が形成されると、半田材５の濡れ性が低下するため、半田材５と突起電極４の接合強度が低下する。このため、突起電極４の表面を予め半田材（半田材５の原料となる半田材）で覆った状態で、加熱処理（ローカルリフロー処理）を施して端子１１と接合する。一方、本実施の形態の端子１１は、前記したように銅（Ｃｕ）から成る。したがって、突起電極４の場合と同様に、端子１１の表面に酸化膜が形成されると、半田材５の濡れ性が低下するため、半田材５と端子１１の接合強度が低下する。このため、端子１１の表面を予め半田材（半田材５の原料となる半田材）で覆った状態で、加熱処理（ローカルリフロー処理）を施して突起電極４と接合する。このように、突起電極４の表面および端子１１の表面のそれぞれに予め半田材５の原料を塗布した状態で接合することで、突起電極４と端子１１の接合部の接合強度を向上させることができる。
【００３３】
ところが、突起電極４の表面および端子１１の表面のそれぞれに予め半田材５の原料となる半田材を塗布した状態で接合する場合、端子１１および突起電極４の表面を確実に覆うためには、半田材の量が多くなる。特に、端子１１の表面に半田材５の原料となる半田材を印刷法により塗布する（詳細は後述する）場合、例えば１５μｍ〜１８μｍ程度の厚さになる。このため、突起電極４および端子１１のそれぞれに塗布した半田材を一体化させて形成する半田材５の量が多くなり、半導体チップ２を搭載することにより突起電極４の表面（先端面４ｓ）と端子１１の表面（上面）との間隔が狭くなると、この突起電極４の表面（先端面４ｓ）と端子１１の表面（上面）の間に介在していた半田材５の一部が、接合領域の周囲（例えば図８に示す隣り合う突起電極４の間）にはみ出してしまうことが判った。そして、接合領域の周囲に半田材５がはみ出すと、隣り合う端子１１間（あるいは突起電極４間）の距離によっては、はみ出た半田材５を介して隣り合う端子１１同士が電気的に接続され、短絡する虞がある。つまり、半導体装置の信頼性低下の原因となる。言い換えれば、半田材５がはみ出した場合であっても隣り合う端子１１間（あるいは突起電極４間）が短絡しないようにすることは、多数の端子間の距離を近づけて、端子の集積度を向上させる上での阻害要因となる。つまり、半導体装置の高機能化（あるいは小型化）を阻害する要因となる。
【００３４】
上記課題に対する対応策として、以下の工法が考えられる。一つの工法としては、端子１１の表面に酸化膜が形成されることを防止ないしは抑制するため、銅（Ｃｕ）からなる端子１１の表面を、例えば金（Ａｕ）など、銅（Ｃｕ）よりも酸化し難い材料からなる金属膜で覆う工法が考えられる。この場合、端子１１の表面に予め半田材５の原料となる半田材を塗布しなくても、端子１１の表面における半田材５の濡れ性低下を抑制することができる。しかしこの場合、突起電極４に塗布された半田材のみを利用して突起電極４と端子１１を接合することになるため、半田材５の量が不足して接合強度が低下する原因となる。また、半田材５の量が少ない場合、リフロー処理時に半田材５が接合部の周囲に流れ、突起電極４と端子１１の導通不良の原因となる。また、他の工法としては、端子１１の表面に半田材５の原料となる半田材をめっき法により塗布（形成）する工法が考えられる。例えば、電解めっき法によれば、半田材５の原料となる半田材（半田膜）を５μｍ程度の厚さで塗布することができる。しかし、電解めっき法で半田材を塗布（形成）するためには、複数の端子１１のそれぞれを、電流を流すための配線（給電線）に接続する必要がある。つまり、配線基板３に電解めっき用の給電線を配置するスペースを確保する必要が生じ、配線基板の小型化が困難になる。また、配線基板３の端子１１に接続される配線１４のレイアウトの自由度が低下する。また、無電解めっき法で半田材を塗布（形成）する場合、給電線は配置しなくても良いが、塗布される半田材にムラが生じ易い。言い換えれば、端子１１の突起電極４と対向する位置に半田材が形成されない場合がある。また、無電解めっき法は、還元作用によってめっき膜を堆積するため、銅（Ｃｕ）からなる端子１１が使用するめっき液に浸食され、本実施の形態のように端子１１の幅狭部１１ｎに突起電極４を接合する場合は、接合不良が発生しやすくなる。
【００３５】
そこで、本願発明者は、上記課題に鑑みて検討を行い、図６〜図８に示す構成を見出した。すなわち、複数の端子１１のそれぞれは、平面視において幅Ｗ１を有する幅広部（部分）１１ｗ、および幅広部１１ｗと一体に形成され、かつ、平面視において幅Ｗ１よりも小さい幅Ｗ２を有する幅狭部１１ｎを有している。そして、幅狭部１１ｎと重なる位置に突起電極４を配置して、半田材５を介して接合している。言い換えれば、突起電極４を接合するボンディング領域は、端子１１の幅狭部１１ｎと重なっている。複数の端子１１の表面に印刷法により半田材を塗布する工法では、半田成分と、フラックス成分（半田成分を活性化させる成分）を含む半田ペースト、あるいは多数の半田粒子（半田粉末）とフラックスペースト（フラックス成分を含むペースト）を端子１１の表面に塗布する。そしてフラックス成分と半田成分を接触させた状態で、加熱処理（リフロー処理）を施すと、半田成分が溶融して一体化する。この時、溶融した半田成分（溶融半田）は、溶融半田の表面張力の影響を受けて、物理的に安定した形状となるように変形する。
【００３６】
ここで、半田材を塗布した端子１１の平面形状が例えば単純な四角形などの形状ではない場合、溶融半田はその表面張力の影響により、端子１１の形状に応じて変形する。すなわち、一定方向に延びる金属パターンにおいて、幅の広い部分と幅の狭い分が存在する場合、溶融半田は幅の広い部分に向かって集まり易いという傾向がある。図６に示す例に当てはめると、幅広部１１ｗには、多くの溶融半田が集まって、図９に示すように幅広部１１ｗの形状に倣って、ドーム状（半球状）の半田材（半田塊）５ａ１が形成される。一方、図６に示す幅狭部１１ｎ上、特に幅広部１１ｗと隣接する領域では、溶融半田が幅広部１１ｗに向かって移動するため、図９に示すように溶融半田が形成する半田材（半田膜）５ａ２の量は幅広部１１ｗよりも少なくなる。そして、溶融半田を冷却し、洗浄によりフラックス成分の残渣などを取り除くと、溶融半田の表面張力により形成された形状を維持した状態で端子１１上に半田材（半田材５の原料となる半田材）が塗布（形成）される。つまり、端子１１の表面に予め塗布（形成）される半田材５ａのうち、幅狭部（部分）１１ｎに設けられた半田材５ａ２の量（厚さ）は、幅広部１１ｗに設けられた半田材５ａ１の量（厚さ）よりも小さく（薄く）なる。言い換えると、本実施の形態では、複数の端子１１のそれぞれが、幅広部１１ｗと幅狭部１１ｎを有する形状とすることにより、例えば、印刷法により半田材５ａを塗布する工法を用いた場合であっても、半田材５ａ２を安定的に薄く形成することができる。例えば、本実施の形態では、半田材５ａ１の厚さ（端子１１の上面から半田材５ａ１の最高地点までの距離）は１０μｍ以上となっている。ただし、印刷法により半田材５ａを塗布する場合には、半田材５ａ１の厚さは２０μｍ以上とすることが特に好ましい。一方、半田材５ａ２の厚さ（端子１１の上面から半田材５ａ２の最高地点までの距離）は７μｍ以下となっている。ただし、半田材５ａ１の厚さを２０μｍ以上とした場合には、半田材５ａ２の厚さが１０μｍ以下となる場合がある。
【００３７】
このように、本実施の形態によれば、幅狭部１１ｎ上に塗布（形成）される半田材５ａ２の厚さを安定的に薄くすることができる。このため、薄く形成された半田材５ａ２上（つまり、幅狭部１１ｎと重なる位置）に突起電極４（図７参照）を配置して、半田材５ａ２と接合することで、図７および図８に示すように突起電極４と端子１１を接続する半田材５の量を適正量に制御することができる。したがって、接合領域の周囲に半田材５がはみ出すことにより生じる半導体装置１の信頼性低下を防止ないしは抑制することができる。言い換えれば、半導体装置１の信頼性を向上させることができる。また、本実施の形態では印刷法により安定的に半田材５ａを形成することができるので、配線基板３に電解めっき用の配線（給電線）を設けていない。したがって、給電線の配置スペースおよびその周辺スペースを省くことができるので、配線基板３の平面サイズを小型化することができる。言い換えれば、半導体装置１の実装面積を低減することができる。また、給電線を設けないことにより、配線レイアウトの設計の自由度を向上させることができる。また、本実施の形態によれば、半田材５ａの塗布方法として印刷法を適用することができるので、配線基板を量産する場合であっても、安定的に量産することができる。上記工法を適用した場合、図９に示す半田材５ａのうち、幅広部１１ｗ上に配置される半田材５ａ１は、突起電極４が接合されると、一部が突起電極４側に移動するが、図７に示すように、多くの部分が幅広部１１ｗ上に残留する。したがって、上記工法を適用した本実施の形態の半導体装置１は、突起電極４と端子１１を接合する半田材５のうち、突起電極４との接合部（先端面４ｓと端子１１に挟まれた領域）よりも幅広部１１ｗ側に配置される半田材５ｗの厚さは、突起電極４との接合部よりも幅狭部１１ｎ側（幅広部１１ｗに対して反対側）に配置される半田材５ａ２の厚さよりも厚くなる。ただし、半田材５のうち、突起電極４との接合部（先端面４ｓと幅狭部１１ｎに挟まれた領域）に配置される半田材５ｎの厚さは、表面張力の影響により、幅広部１１ｗ上に配置される半田材５ｗよりも厚くなる場合がある。
【００３８】
なお、本実施の形態に対する変形例として、印刷法以外の工法を適用して半田材５ａを形成する場合であっても、端子１１上に塗布した半田材に熱処理（加熱処理）を施し、半田材を溶融させると、前記したように溶融半田は端子１１の形状に応じて変形する。したがって、例えばめっき法（電解めっき法または無電解めっき法）を適用した場合であっても、例えば１０μｍ程度以上の厚さで半田材のめっき膜を成膜する場合には、上記した本実施の形態の構造を適用し、突起電極４を接合する前に半田材を溶融させて、図９に示す半田材５ａを形成することが有効である。
【００３９】
また、半田材５ａ２の厚さを安定的に薄くする観点からは、端子１１に設ける幅広部１１ｗと幅狭部１１ｎの幅を相対的に異なる幅とすれば良いので、例えば、図６に示す端子１１の変形例として、幅広部１１ｗの幅Ｗ１を突起電極４の幅（平面視における直径）ＷＢよりも広くして、幅狭部１１ｎの幅Ｗ２を突起電極４の幅と同程度にすることもできる。しかし、複数の端子１１の平面寸法を小型化する観点からは、図６に示すように、幅広部１１ｗの幅Ｗ１を突起電極４の幅ＷＢと同程度とし、かつ、幅狭部１１ｎの幅Ｗ２を突起電極４の幅よりも狭くすることが好ましい。この場合、図８に示すように突起電極４の先端面（端子１１の上面１１ｃとの対向面）４ｓの一部は、端子１１の外側にはみ出るように配置される。したがって、突起電極４を幅狭部１１ｎと重なる位置に接合することによる接合強度の低下を抑制する観点からは、半田材５ｎは端子１１の上面１１ｃおよび両側面１１ｄを覆うように形成することが好ましい。これにより、半田材５ｎと端子１１の接触面積を増加させることができるので、接合強度の低下を抑制できる。
【００４０】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態における半導体装置１は、図１０に示すフローに沿って製造される。図１０は、本実施の形態の半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１１〜図３１を用いて、以下に説明する。
【００４１】
＜基板準備工程＞
まず、図１０に示す基板準備工程では、図１１および図１２に示す配線基板２０を準備する。図１１は、図１０に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図１２は図１１のＥ−Ｅ線に沿った拡大断面図である。
【００４２】
図１１に示すように、本工程で準備する配線基板２０は、枠部（枠体）２０ｂの内側に複数の製品形成領域２０ａを備えている。詳しくは、複数（図１１では２７個）の製品形成領域２０ａが行列状に配置されている。配線基板２０は、図１に示す配線基板３に相当する複数の製品形成領域２０ａと、各製品形成領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数の製品形成領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
【００４３】
また、図１２に示すように各製品形成領域２０ａには、図１〜図９を用いて説明した配線基板３の構成部材がそれぞれ形成されている。詳しくは、配線基板２０は、例えば樹脂から成り、上面１５ａおよび上面１５ａの反対側の下面１５ｂを有する絶縁層（コア層、コア材）１５を備えている。また、配線基板２０の各製品形成領域２０ａは、上面３ａ側に配置される複数の端子１１、下面３ｂ側に配置される複数のランド１２、および複数の端子１１とランド１２を電気的に接続する複数の配線１４を備えている。また、絶縁層１５の上面１５ａ上および下面１５ｂの下は、それぞれソルダレジスト膜１６、１７に覆われ、ソルダレジスト膜１６に形成された開口部１６ａにおいて、複数の端子（ボンディングリード）１１がソルダレジスト膜１６から露出している。本実施の形態では、一つの開口部１６ａにおいて、複数の端子１１が露出している。また、ソルダレジスト膜１７に形成された複数の開口部１７ａにおいて、複数のランド１２がそれぞれソルダレジスト膜１７から露出している。配線基板２０が備える導体パターン（端子１１、ランド１２および配線１４）はそれぞれ銅（Ｃｕ）を主成分とする金属材料で形成される。本実施の形態では、これらの導体パターンを形成する工法として、例えば、サブトラクト法やセミアディティブ法などの工法を用いて形成する。このような方法によれば、前記した図６に示すように、平面視において幅（端子１１が延びる方向と交差する方向の長さ）Ｗ１からなる幅広部（部分）１１ｗ、および幅広部１１ｗと一体に形成され、かつ、平面視において幅Ｗ１よりも小さい幅（端子１１が延びる方向と交差する方向の長さ）Ｗ２からなる幅狭部（部分）１１ｎを備える端子１１の形状を形成することができる。したがって、本工程で準備する配線基板２０が有する複数の端子１１は、図６に示すように幅広部１１ｗと幅狭部１１ｎを有する平面形状となっている。
【００４４】
また、複数の端子１１の上面１１ｃ上には、複数の半田材５ａが予め塗布されている。この半田材５ａは、前記したように図２に示す半田材５の原料である。また、半田材５ａは、端子１１の表面に予め塗布（形成）される半田材５ａのうち、幅狭部（部分）１１ｎに設けられた半田材５ａ２の量（厚さ）は、幅広部１１ｗに設けられた半田材５ａ１の量（厚さ）よりも小さく（薄く）なるように塗布（形成）されている。言い換えれば、複数の端子１１は、幅広部１１ｗの隣に薄く（例えば７μｍ以下の厚さ）で半田材（半田膜）５ａ２が塗布（形成）された領域（幅狭部１１ｎ）を備えている。この半田材５ａは、前記したように例えば印刷法により形成される。以下では、印刷法により半田材５ａ２を形成する方法を説明する。図１３は図１２に示す半田材を形成する方法の一例を模式的に示す説明図、図１４は、図１３に示す方法の他の方法で図１２に示す半田材を形成する方法の一例を模式的に示す説明図である。
【００４５】
図１３に示す半田材の形成方法では、まずステップＳ１（図１０に示す基板準備工程）で、複数の端子１１が形成された配線基板２０を準備する。次にステップＳ２（図１０に示す半田材塗布工程）では、複数の端子１１上に半田ペースト（半田材）Ｐｓｓを塗布（印刷）する。この半田ペーストＰｓｓは、半田成分と、半田成分を活性化させるフラックス成分を含み、常温においてペースト状の性状を呈する。本実施の形態では、複数の端子１１のそれぞれに独立して半田ペーストＰｓｓを塗布するのではなく、複数の端子１１を一括して覆うように半田ペーストＰｓｓを塗布する。このような塗布方式を採用することで、塗布工程を簡略化することができる。次に、ステップＳ３（図１０に示す熱処理工程）では、半田ペーストＰｓｓに熱処理（加熱処理、リフロー処理）を施し、半田ペーストＰｓｓに含まれる半田成分を溶融させる。なお、このときの加熱温度は、半田成分の融点により異なるが、例えば錫−銀（Ｓｎ−Ａｇ）系の鉛フリー半田を採用した場合は、２４０℃〜２８０℃で加熱する。本工程では、半田ペーストＰｓｓ中に含まれるフラックス（フラックス成分）ＦＬが、半田ペーストＰｓｓの半田成分を活性化することで、溶融半田Ｍｓの端子１１に対する濡れ性を向上させることができる。また、本工程では、溶融半田Ｍｓが表面張力の影響を受けて、物理的に安定した形状となるように変形する。したがって、図９あるいは図１２に示す半田材５ａのように、幅広部１１ｗ上に多くの溶融半田Ｍｓ（図１３参照）が集まる。この結果、図１３に示す幅狭部１１ｎ上の溶融半田Ｍｓの厚さは、例えば７μｍ以下で安定的に薄くすることができる。次にステップＳ４（図１０に示す洗浄工程）では、溶融半田Ｍｓを冷却することで溶融半田Ｍｓを凝固させて半田材５ａを形成する。また、端子１１の周囲を洗浄し、半田材５ａの周囲に残ったフラックスＦＬの残渣を取り除くことにより、図１２に示す半田材５ａが形成された配線基板２０が得られる。
【００４６】
一方、図１４に示す半田材の形成方法は、以下のとおりである。まず図１４に示すステップＳ１（図１０に示す基板準備工程）で、複数の端子１１が形成された配線基板２０を準備する。次にステップＳ２（図１０に示す基板準備工程）では、配線基板２０に形成された複数の端子１１を薬剤に浸し、乾燥させることで端子１１の表面（上面および側面）に粘着膜ＮＦを形成する。粘着膜ＮＦは、端子１１の表面の金属と薬剤の化学反応により形成されるため、端子１１の露出面（上面および側面）に粘着膜ＮＦを形成することができる。次に、ステップＳ３（図１０に示す半田材塗布工程）では、複数の端子１１上に多数の半田粒子（半田粉末、半田材）Ｐｗｓを塗布（印刷）し、粘着膜ＮＦに付着させる。粘着膜ＮＦは、端子１１の表面に選択的に形成されているので、半田粒子Ｐｗｓを複数の端子１１上に一括して塗布しても、絶縁層１５の上面１５ａには半田粒子Ｐｗｓは付着しない。したがって、端子１１上に選択的に半田粒子Ｐｗｓを付着させることができる。このため、図１３に示す方法と比較して、端子１１の周囲に付着する半田成分の量を低減することができる。また、半田粒子Ｐｗｓの平均粒径により、端子１１の周囲に付着する半田成分の量を制御することができる。つまり、半田粒子Ｐｗｓの平均粒径を小さくすれば、端子１１の周囲に付着する半田成分の量を低減することができる。反対に、半田粒子Ｐｗｓの平均粒径を大きくすれば、端子１１の周囲に付着する半田成分の量を増大させることができる。次に、ステップＳ４（図１０に示す半田材塗布工程）では、複数の端子１１および半田粒子Ｐｗｓを覆うようにフラックスＦＬを含むペースト（フラックスペースト）を塗布（印刷）する。フラックスＦＬは半田粒子（半田成分）Ｐｗｓを活性化させて端子１１に対する濡れ性を向上させるために塗布するので、塗布工程を簡略化する観点から、例えば、複数の端子１１を覆うように一括して塗布する。次に、ステップＳ５（図１０に示す熱処理工程）では、半田粒子Ｐｗｓに熱処理（加熱処理、リフロー処理）を施し、半田成分を溶融させる。なお、このときの加熱温度は、半田成分の融点により異なるが、錫−銀（Ｓｎ−Ａｇ）系の鉛フリー半田を採用した場合は、２４０℃〜２８０℃で加熱する。本工程では、半田粒子Ｐｗｓ上に塗布されたフラックスＦＬが半田成分を活性化することで、溶融半田Ｍｓの端子１１に対する濡れ性を向上させることができる。また、本工程では、前記したように、溶融半田Ｍｓが表面張力の影響を受けて、物理的に安定した形状となるように変形する。したがって、図９あるいは図１２に示す半田材５ａのように、幅広部１１ｗ上に多くの溶融半田Ｍｓ（図１３参照）が集まる。次にステップＳ６（図１０に示す洗浄工程）では、溶融半田Ｍｓを冷却することで溶融半田Ｍｓを凝固させて半田材５ａを形成する。また、端子１１の周囲を洗浄し、半田材５ａの周囲に残ったフラックスＦＬの残渣を取り除くことにより、図１２に示す半田材５ａが形成された配線基板２０が得られる。
【００４７】
なお、上記した半田材５ａの形成方法は、本願発明者が検討した中で、特に好適と考えられる二つの方法を例示的に取り上げたものである。したがって、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
＜半導体チップ準備工程＞
図１０に示す半導体チップ準備工程では、前記した図３に示す半導体チップ２を準備する。図１５は、図１０に示すウエハ準備工程で準備する半導体ウエハを示す平面図、図１６は、図１５に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。また、図１７は図１６に示す複数のパッド上に突起電極を形成した状態を示す拡大断面図、図１８は、図１７に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図、図１９は図１８に示すマスクを取り除いた状態を示す拡大断面図、図２０は、図１９に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。
【００４９】
図３に示す半導体チップは、例えば以下のように製造される。まず、図１０に示すウエハ準備工程では、図１５に示すウエハ（半導体ウエハ）２５を準備する。本工程で準備するウエハ２５は、図１５に示すように略円形の平面形状を有する表面２ａおよび表面２ａの反対側に位置する裏面２ｂを有している。また、ウエハ２５は、複数のチップ領域（デバイス領域）２５ａを有し、各チップ領域２５ａが、それぞれ図３に示す半導体チップ２に相当する。また、隣り合うチップ領域２５ａの間には、スクライブライン（スクライブ領域）２５ｂが形成されている。スクライブライン２５ｂは格子状に形成され、ウエハ２５の表面２ａを複数のチップ領域２５ａに区画する。また、スクライブライン２５ｂには、チップ領域２５ａ内に形成される半導体素子などが正しく形成されているか否かを確認するためのＴＥＧ（Test Element Group）やアライメントマークなどの導体パターンが複数形成されている。
【００５０】
本工程で準備するウエハ２５には、例えばシリコン（Ｓｉ）から成る半導体基板の主面（素子形成面）に例えばトランジスタなどの複数の半導体素子（図示は省略）が形成されている。また、半導体基板の主面上には図１６に示すように複数の配線２ｅと隣り合う配線２ｅ間を絶縁する絶縁膜２ｆを備える配線層（図示は省略）が積層され、最上層には、これら複数の配線２ｅと電気的に接続される複数のパッド（電極パッド、ボンディングパッド、チップ電極）２ｄが形成されている。複数のパッド２ｄは、配線層の複数の配線２ｅを介して複数の半導体素子と電気的に接続されている。つまり、本工程で準備するウエハ２５には、予め半導体基板の主面上に集積回路が形成されている。また、半導体チップ２の表面２ａは、例えば酸化ケイ素（ＳｉＯ2）などの絶縁膜２ｇにより覆われているが、複数のパッド２ｄ上において、表面２ａを覆う絶縁膜２ｇに開口部２ｈが形成されている。そして、開口部２ｈにおいて、パッド２ｄが絶縁膜から露出している。
【００５１】
次に図１０に示す突起電極形成工程では、図１７に示すように複数のパッド２ｄ上にそれぞれ金属膜を堆積させて突起電極４を形成する。本実施の形態では、図１７に示すようにウエハ２５の表面２ａ上にマスク２６を配置（固定）する。そして、突起電極４を形成する位置に貫通孔（開口部）２６ａを形成する。貫通孔２６ａは、例えばフォトリソグラフィ技術やエッチング技術を用いて形成することができる。続いて貫通孔２６ａ内に金属膜を堆積させて突起電極４を形成する。本実施の形態では、銅膜を堆積させる。金属膜を堆積させる方法は、特に限定されず、例えばめっき法により堆積させることができる。また、銅膜とパッド２ｄの界面、あるいは突起電極４の先端面４ｓに銅とは異なる金属膜を形成する場合には、異なる金属材料を順次堆積させることで容易に形成することができる。このように、金属膜を堆積させることにより突起電極４を形成する場合、突起電極４とパッド２ｄを接合する際に、パッド２ｄに加わるストレスを低減することができる。特に、ボールボンディング方式など、突起電極をパッドに圧着（熱圧着を含む）する方式と比較すると、大幅にストレスを低減できる。このため、突起電極形成時のチップ領域２５ａの破損に起因する信頼性低下を抑制することができる。また、マスク２６に複数の貫通孔２６ａが形成された状態で金属膜を堆積させることで、複数（多数）の突起電極４を一括して形成することができる。このため、突起電極４を効率的に形成することができる。また、ウエハ２５を分割する前に突起電極４を形成するので、複数のチップ領域２５ａに一括して突起電極４を形成する事ができる。このため、突起電極４を効率的に形成することができる。このようにマスク２６の貫通孔２６ａ内に金属膜を堆積させて形成した突起電極は、柱状の立体形状を備えた柱状電極となる。また、突起電極４の平面形状は、貫通孔２６ａの開口形状に応じて形成される。例えば、本実施の形態では、円形の開口形状を有する貫通孔２６ａを形成することで、円柱形の突起電極４が得られる。
【００５２】
次に図１０に示す半田材形成工程では、図１８に示すように突起電極の先端面４ｓ上にそれぞれ半田膜を堆積させて半田材５ｂを形成する（取り付ける）。本実施の形態では、前記した突起電極形成工程で貫通孔２６ａ（図１７参照）の途中まで金属膜を堆積し、その後引き続いて（マスク２６を取り除くことなく）半田膜を堆積させる。このため、例えば銅膜を堆積させた後、引き続き半田膜を堆積させれば、半田膜を形成する前に銅膜に酸化膜が形成されることを抑制できる。したがって、半田材５ｂと突起電極４の接合界面の接合強度を向上させることができる。また、本工程で突起電極４の先端面４ｓを半田材５ｂで覆うことにより、先端面４ｓが大気に曝露することを防止できるので、先端面４ｓに酸化膜が形成され難い状態を維持することができる。したがって、半田材５ｂと突起電極４の接合界面の接合強度を向上させることができる。この結果、図８に示すように半田材５と先端面４ｓの接合界面の接合強度を向上させることができる。なお、突起電極４の酸化をより確実に抑制するためには、突起電極４の先端面４ｓにニッケル（Ｎｉ）膜を形成してもよい。但し、ニッケル膜を形成する場合、めっきの工程数（工程時間）が増えるだけでなく、半田材５の突起電極４への濡れ性が低下するため、本実施の形態のように、突起電極４の先端面４ｓに半田材５ｂを直接形成することが好ましい。
【００５３】
次に、マスク２６（図１８参照）を取り除き、洗浄を行うと、図１９に示すように、突起電極４の側面が露出する。この状態では半田材５ｂは突起電極４と同様に円柱形状となっているが、熱処理（加熱処理）を施し、半田材５ｂの少なくとも一部を溶融させると、図２０に示すように、半田材５ｂの形状が溶融半田の表面張力の影響により変形し、ドーム形状となる。このように熱処理を施すと、突起電極４の先端面４ｓと半田材５ｂをしっかりと接合することができる。また、図２０に示すようにドーム形状とした方が、半田材５ｂが安定するため、突起電極からの脱落や損傷を抑制できる。
【００５４】
以上の各工程により、複数のパッド２ｄの表面（上面）上に複数の突起電極４が形成（接合）され、かつ、複数の突起電極４の先端面４ｓに複数の半田材５ｂが形成されたウエハ２５が得られる。
【００５５】
次に、複数の突起電極４が形成されたウエハ２５の表面にバックグラインド用のテープを貼り付け、ウエハ２５の裏面を研磨（研削）することで、所望の厚さのウエハ２５を取得する。なお、準備するウエハ５の厚さがウエハの準備段階において既に薄い場合、あるいは、薄くする必要が無い場合には、この研削工程を削除できる。
【００５６】
次に、図１０に示す分割工程では、図２０に示すウエハ２５をチップ領域２５ａ毎に分割（個片化）し、図３に示す半導体チップ２を複数個取得する。本工程では、図１６に示すスクライブライン２５ｂに沿ってウエハ２５を切断し、分割する。切断方法は特に限定されないが、ダイシングブレード（回転刃）を用いた切断方法やレーザを照射する切断方法を用いることができる。
【００５７】
＜チップ搭載工程＞
図１０に示すチップ搭載工程では、図２１に示すように、半導体チップ２を、表面２ａが配線基板２０の上面３ａと対向するように配線基板２０上に配置し、複数の端子１１と複数のパッド２ｄを電気的に接続する。図２１は、図１２に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。また、図２２は、配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。また、図２３は図２２のＣ−Ｃ線に沿った拡大断面図、図２４は図２２のＤ−Ｄ線に沿った拡大断面図である。また、図２５は、図２３に示す対向配置された半田材を接触させた状態を示す拡大断面図、図２６は図２４に示す対向配置された半田材を接触させた状態を示す拡大断面図である。また、図２７は、図２５に示す接触した半田材が一体化した状態を示す拡大断面図、図２８は図２６に示す接触した半田材が一体化した状態を示す拡大断面図である。
【００５８】
本工程では、まず、図２２〜図２４に示すように、半導体チップ２を、表面２ａが配線基板２０の上面３ａと対向するように配線基板２０上に配置する（半導体チップ配置工程）。この時、図２３および図２４に示すように、複数の突起電極４の先端面４ｓのそれぞれが、端子１１の幅狭部１１ｎ上（幅狭部１１ｎと重なる位置）に配置されるようにする。言い換えれば、図２３および図２４に示すように、突起電極４の先端面４ｓに取り付けられた半田材５ｂが、端子１１の幅狭部１１ｎと対向するように配置する。これは、突起電極４を半田材５ａが薄く形成された領域、すなわち、幅狭部１１ｎ上のボンディング領域に接合するためである。図２３に示すように、本実施の形態では、突起電極４の先端面４ｓが端子１１の幅広部１１ｗと重ならないように配置する。なお、図２３に示すように幅広部１１ｗに配置された半田材５ａ１は、ドーム上になっており、その頂点は、幅広部１１ｗの中央部に存在する。したがって、幅広部１１ｗの周縁部（半田材５ａ１の裾野部）では、中央部よりも半田材５ａ１の厚さは薄くなる。したがって、突起電極４の先端面４ｓの周縁部の一部が、幅広部１１ｗと重なっている場合でも、先端面４ｓの中央部が幅広部１１ｗ上に配置される場合と比較すると、半田材５（図２１参照）の端子１１上からのはみ出し量を低減することはできる。しかし、半田材５の端子１１上からのはみ出し量を大幅に低減し、確実に短絡不良を抑制する観点からは、図２３に示すように突起電極４の先端面４ｓ全体が端子１１の幅広部１１ｗと重ならないように配置することが好ましい。また、後述する加熱工程（熱処理工程、ローカルリフロー工程）で半田材５ａ、５ｂの温度が融点以上に到達するまでの時間を短縮する観点から、図２３および図２４に示す状態で半田材５ａおよび半田材５ｂを予め加熱しておく（予備加熱工程を実施する）ことが好ましい。ただし、この段階では、半田材５ａ、５ｂを溶融させる必要はなく、予備加熱をしておけば良い。半田材５ａを加熱する方法としては、例えば、配線基板２０をヒートステージ（ヒータなどの加熱部を備えた基板保持台；図示は省略）に固定して、ヒートステージの温度を例えば１００℃程度に設定する。これにより、配線基板２０に形成された導体パターン（端子１１等）を介して半田材５ａを加熱することができる。また、ヒータなどの加熱部（図示は省略）により半導体チップ２を加熱することで半導体チップ２に取り付けられた半田材５ｂを加熱することができる。半導体チップ２は、配線基板２０よりも高温に加熱することができるため、配線基板２０よりも高い温度、例えば２００℃程度まで加熱しておく。
【００５９】
次に、図２５および図２６に示すように半導体チップ２と配線基板３の距離を近づけて半田材５ａ、５ｂを接触（当接）させる（半田材接触工程）。この時、図２５に示すように、半田材５ｂは、半田材５ａのうち、端子１１の幅狭部１１ｎ上に配置された半田材５ａ２と接触させる。また、図２６に示すように、複数の半田材５ｂと複数の半田材５ａをそれぞれ接触させるためには、半田材５ａまたは半田材５ｂの少なくとも一方が、接触後に変形する程度の硬さになるまで加熱されていることが好ましい。半田材５ａ、５ｂの一方を他方に食い込ませるように接触させることで、突起電極４や半田材５ａ、５ｂの厚さのばらつきが生じた場合であっても、全ての半田材５ａ、５ｂを接触させることができるからである。また、この状態で半田材５ａ、５ｂが融点以上になるまでさらに加熱する（加熱工程（熱処理工程、ローカルリフロー工程））。加熱温度は、半田材５ａ、５ｂの融点により変化するが、錫−銀（Ｓｎ−Ａｇ）系の鉛フリー半田を採用した場合は、２４０℃〜２８０℃で加熱する。本工程では、半田材５ａ、５ｂを接触させた状態で加熱するので、例えば半田材５ｂからの熱伝達により半田材５ａを加熱することができる。そして、半田材５ａ、５ｂがそれぞれ溶融すると、半田材５ａ、５ｂが一体化する。つまり、半田材５ａ、５ｂが、所謂、「濡れた」状態となる。そして、一体化させた後で、溶融半田を冷却することにより、図２７および図２８に示す（詳しくは半田材５ｎ）が形成される。このように半田材５ａ、５ｂを濡れた状態にすることで、強固に接合することができる。また、半田材５ａ、５ｂが一体化されると、一体化した溶融半田の表面張力により、物理的に安定な形状となるように変形する。このため、図２７に示すように、端子１１の幅広部１１ｗ上に配置された半田材の一部が突起電極４に向かって移動する。ただし、前記したように、溶融半田は、表面張力の影響により、平面積が広い幅広部１１ｗに集まり易い傾向があるため、多くの溶融半田は、幅広部１１ｗ上に残留する。つまり突起電極４の先端面に向かって移動する溶融半田の量は限定的である。したがって、本工程で形成される半田材５の形状は図２７および図２８に例示的に示す形状になり易い。つまり、半田材５のうち、突起電極４との接合部（先端面４ｓと端子１１に挟まれた領域）に配置される半田材５ｎの厚さと、幅広部１１ｗ上に配置される半田材５ｗの厚さは略同等（半田材５ｎの方が僅かに厚い程度）である。一方、半田材５のうち、突起電極４との接合部の隣に配置され、かつ、半田材５ｗとは反対側に配置される半田材５ａ２は、その厚さに殆ど変化はなく、半田材５ｗ、５ｎよりも薄い。また、突起電極４との接合部の幅方向（端子１１が延びる方向とは交差する方向）における断面では、図２８に示すように、半田材５ｎの量が少なくなることで、半田材５ｎの幅方向へのはみ出し量を抑制することができる。この結果、隣り合う半田材５ｎ同士の短絡（ショート）を抑制することができる。つまり、半導体装置の信頼性低下を抑制することができる。言い換えれば、半田材５ｎのはみ出した量を抑制することにより、隣り合う端子１１間の距離（突起電極４間の距離、パッド２ｄ間の距離）を近づけることができるので、集積度を向上させることができる。
【００６０】
＜封止工程＞
次に、図１０に示す封止工程では、図２９に示すように、半導体チップ２の表面２ａと、配線基板２０の上面３ａの間にアンダフィル樹脂６を供給して、パッド２ｄと端子１１の接合部を封止する。図２９は図２１に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。本工程では、例えば半導体チップ２の側面２ｃの外側に樹脂供給用のノズル２７を配置して、例えば熱硬化性樹脂であるアンダフィル樹脂６を半導体チップ２の表面２ａと、配線基板２０の上面３ａの間に供給する。これにより、パッド２ｄ、突起電極４、半田材５および端子１１の各接合部を一括して封止することができる。このように、パッド２ｄと端子１１の接合部をアンダフィル樹脂６により封止することで、接合部にかかる応力を、アンダフィル樹脂６を介して分散させることができるので、パッド２ｄと端子１１の接続信頼線を向上させる観点から好ましい。ただし、本実施の形態で説明する技術は、アンダフィル樹脂６を用いる半導体装置に限って適用されるものではなく、本実施の形態に対する変形例としては、図２９に示すアンダフィル樹脂６を配置しない半導体装置に適用することもできる。この場合、図１０に示す封止工程は省略することができる。また、アンダフィル樹脂６を用いる場合であっても、本実施の形態のように、半導体チップ２を配線基板２０上に配置してからアンダフィル樹脂６を半導体チップ２と配線基板２０との間に供給するのではなく、予め配線基板２０のチップ搭載領域にアンダフィル樹脂６を配置してから半導体チップ２を配線基板２０上に配置してもよい。
【００６１】
＜ボールマウント工程＞
次に、図１０に示すボールマウント工程では、図３０に示すように、配線基板２０の下面３ｂに形成された複数のランド１２に複数の半田ボール１３を接合する。図３０は、図２９に示す配線基板の上下を反転させた後、複数のランド上に半田ボールを接合した状態を示す拡大断面図である。本工程では、図３０に示すように配線基板２０を反転させた後、配線基板２０の下面３ｂにおいて露出する複数のランド１２のそれぞれの上に半田ボール１３を配置した後、加熱することで複数の半田ボール１３とランド１２を接合する。本工程により、複数の半田ボール１３は、配線基板２０を介して半導体チップ２と電気的に接続される。ただし、本実施の形態で説明する技術は、半田ボール１３を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール１３を形成せず、ランド１２を露出させた状態、あるいはランド１２に半田ボール１３よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。
【００６２】
＜個片化工程＞
次に、図１０に示す個片化工程では、図３１に示すように、配線基板２０を製品形成領域２０ａ毎に分割する。図３１は図２９に示す多数個取りの配線基板を個片化した状態を示す平面図（下面図）である。本工程では、図３１に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０を切断し、個片化された複数の半導体装置１を取得する。切断方法は特に限定されないが、例えばダイシングブレード（回転刃）を用いて配線基板を切削切断する方法を用いることができる。
【００６３】
以上の各工程により、図１〜図４を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
【００６４】
＜好ましい態様＞
上記の通り、本実施の形態の基本的な構成について説明したが、図１〜図３１を用いて説明した実施形態は、種々の変形例を適用することができる。以下では、本実施の形態の好ましい態様について、変形例を交えてさらに説明する。
【００６５】
＜幅広部の延在距離＞
まず、図６および図２２に示す幅広部１１ｗの長さ（延在距離；端子１１の延在方向の長さ）Ｌ１について説明する。図３２は、図２２に対する変形例である配線基板を示す拡大平面図、図３３は図３２のＣ−Ｃ線に沿った拡大断面図である。図３２に示す配線基板３０は、幅広部１１ｗの長さＬ１が幅Ｗ１よりも短くなっている点で図２２に示す配線基板２０と相違する。その他の点では、配線基板２０と同様である。前記したように、例えば印刷法により端子１１上に半田材を塗布した後、該半田材を加熱して溶融させた場合、溶融半田は、端子１１の形状に応じて変形する。すなわち、一定方向に延びる金属パターンにおいて、幅の広い部分と幅の狭い分が存在する場合、溶融半田は幅の広い部分に向かって集まり易いという傾向がある。この傾向は、幅広部１１ｗの長さＬ１に係わらず発生するため、幅広部１１ｗが形成されていれば、幅広部１１ｗ側に溶融半田を寄せることができる。したがって、図３２に示す配線基板３０のように例えば、幅Ｗ１よりも短い長さＬ１を有する幅広部１１ｗを適用することができる。ただし、幅広部１１ｗ平面積と半田材５ａ全体の塗布量の関係によっては、図３３に示すように幅狭部１１ｎ上であっても、幅広部１１ｗと隣接する領域における半田材５ａ２の厚さは、半田材５ａ１と同程度の厚さとなる場合がある。また、幅広部１１ｗの平面積を拡大させる観点からは、図３２に示す幅Ｗ１をさらに長くする方法が考えられる。しかし、幅Ｗ１を長くすれば、配線基板３０の上面３ａにおける端子１１の配置ピッチ（幅Ｗ１方向の配置ピッチ）が拡大することとなるため、半導体装置の小型化が困難になる。したがって、端子１１の配置ピッチの拡大を抑制し、かつ、突起電極４を接合する領域の半田材５ａ２の厚さを薄くする観点からは、図２２に示す配線基板２０のように幅広部１１ｗの長さＬ１を長くすることが好ましい。本願発明者の検討によれば、幅広部１１ｗの長さＬ１を幅Ｗ１以上とすることで、幅狭部１１ｎ上に配置される半田材５ａ２の厚さを安定的に薄くすることができる。
【００６６】
また、幅広部１１ｗの長さＬ１を長くする場合、以下の効果が得られる。すなわち、図１０に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部１１ｗをテスト用のパッドとして用いることができる。ここで、図８に示すように、突起電極４の先端面４ｓは平坦な面であるのに対し、電気的検査で使用するテストピン（プローブ針）の先端の形状は尖っている（図示しない）。一方、幅狭部１ｎの表面（上面、突起電極４と対向する面）は、幅広部１ｗの表面（上面）の平坦度よりも低い。そのため、この幅広部１１ｗをテスト用のパッドとすることでテストピンの接触不良を抑制することができる。なお、幅広部１１ｗは端子１１の一部を構成し、突起電極４が接合される幅狭部１１ｎと一体に形成されている。このように、配線基板２０上に半導体チップ２を搭載する前に、導通試験を行うことにより、不良箇所を予め検出することができる。そして不良箇所を予め検出すれば、補修ができない場合であっても、不良が検出された製品形成領域２０ａに良品の半導体チップ２を搭載してしまうロスを低減することができる。上記したように、半導体チップ２を搭載する前に行う配線基板２０の電気的検査工程において、幅広部１１ｗをテスト用のパッドとして用いる場合には、長さＬ１を５０μｍ以上とすることが好ましい。
【００６７】
＜複数列で配置したパッド列間距離＞
次に、図３に示すように、複数のパッドを複数列で配置した場合のパッド列間距離について説明する。図３４は、図３に対する変形例である半導体チップを示す平面図である。また、図３５は図３４に示す半導体チップを図３２に示す配線基板上に搭載した状態を示す拡大平面図、図３６は図３５にＣ−Ｃ線に沿った拡大断面図である。
【００６８】
図３４に示す半導体チップ３１は、第１列目パッド２ｄ１がそれぞれ半導体チップ３１の側面２ｃ側に寄せて配置されている点、および第１列目パッド２ｄ１の数が多い点で、図３に示す半導体チップ２と相違する。言い換えれば、図３４に示す半導体チップ３１は、側面２ｃに沿って複数列でパッド２ｄが配置されているが、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１が図３に示す半導体チップ２における距離Ｐ１よりも短い。また、図３４に示す例では、第１列目パッド２ｄ１の数が、図３に示す例よりも多くなっている。その他の点では、図３に示す半導体チップ２と同様である。図３４に示す半導体チップ３１のように、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１を短くすると、第１列目パッド２ｄ１を側面２ｃ側（表面２ａの外縁側）に寄せることができる。ここで、半導体チップ３１の表面２ａは、例えば論理回路などの主回路（コア回路）が形成される主回路形成領域（論理回路形成領域）と、複数のパッド２ｄが配置される入出力端子形成領域（Ｉ／Ｏ領域）に区分けされる。図３４に示す例では、表面２ａの中央部に主回路形成領域が形成され、その主回路形成領域を取り囲むように、入出力端子形成領域が配置される。このように主回路形成領域と入出力端子形成領域を区分けすることで、例えば複数のパッド２ｄに応力が発生した場合でも、その影響が主回路に及ぶことを抑制できる。また、第１列目パッド２ｄ１を表面２ａの外周側に寄せて配置することで、主回路形成領域の面積を広くすることができる。また、全てのパッド２ｄを表面２ａの周縁部に集約することで、外部端子であるパッド２ｄの数を増やすことができる。
【００６９】
ここで、図３４に示す半導体チップ３１を、例えば図２２に示す配線基板２０上に搭載する場合、距離Ｐ１が短くなったことにより、突起電極４が幅広部１１ｗと重なってしまう場合がある。図２２に示す配線基板２０のように、複数列で配置される突起電極４の間（第１列目パッド２ｄ１と第２列目パッド２ｄ２の間）に幅広部１１ｗを配置する場合には、１列目の突起電極４と２列目の突起電極４の間の隙間を幅広部１１ｗの長さＬ１の２倍よりも大きい長さとする必要がある。このため、図２２に示すように幅広部１１ｗの長さＬ１を幅Ｗ１よりも長くすると、突起電極４が幅広部１１ｗと重なってしまう場合がある。そこで、複数列で配置される突起電極４の間（第１列目パッド２ｄ１と第２列目パッド２ｄ２の間）に幅広部１１ｗを配置する場合には、図３５に示す配線基板３０のように、幅広部１１ｗの長さＬ１が幅Ｗ１よりも短く（小さく）なるようにすることが好ましい。これにより、突起電極４を確実に幅狭部１１ｎ上に配置することができる。
【００７０】
ただし、幅広部１１ｗ平面積と半田材５ａ全体の塗布量の関係によっては、図３６に示すように幅狭部１１ｎ上であっても、幅広部１１ｗと隣接する領域における半田材５ａ２の厚さは、半田材５ａ１と同程度の厚さとなる場合がある。この場合、この場合、幅狭部１１ｎ上に突起電極４を接合した場合でも、半田材のはみ出し量が増加する。また、幅広部１１ｗの長さＬ１を短くする場合、図１０に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部１１ｗをテスト用のパッドとして用いることが困難になる。そこで、上記を勘案すると、図３７および図３８示す変形例のように、幅広部１１ｗの間に設けられた幅狭部１１ｎ上に突起電極４を配置（接合）する構成が特に好ましい。図３７は、図２２に対する他の変形例である配線基板に図３４に示す半導体チップを搭載した状態を示す拡大平面図、図３８は図３７のＣ−Ｃ線に沿った拡大断面図である。
【００７１】
図３７に示す配線基板３２は、第１列目端子１１ａが備える幅広部１１ｗと第２列目端子１１ｂが備える幅広部１１ｗの間に幅狭部１１ｎ（第１列目端子１１ａの幅狭部１１ｎと第２列目端子１１ｂの幅狭部１１ｎ）が配置され、この幅狭部１１ｎ上にそれぞれ突起電極４が配置されている点で、図２２に示す配線基板２０とは異なる。言い換えれば、図３７に示す配線基板３２は、第１列目端子１１ａの幅広部１１ｗと第２列目端子１１ｂの間に突起電極４を接合する接合領域が配置されている点で、図２２に示す配線基板２０とは異なる。また、配線基板３２は、幅広部１１ｗが端子１１の途中からソルダレジスト膜１６の開口部１６ａの境界まで延びている点で、図２２に示す配線基板２０とは異なる。
【００７２】
図３７に示す配線基板３２のように、第１列目端子１１ａが備える幅広部１１ｗと第２列目端子１１ｂが備える幅広部１１ｗの間に幅狭部１１ｎを配置し、この幅狭部１１ｎ上に突起電極４を配置する場合、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１に係わらず、幅広部１１ｗの位置および長さＬ１を設定することができる。つまり、幅広部１１ｗの長さＬ１を考慮せずに半導体チップ３１のパッド２ｄ（突起電極４）を配置することができる。また、図３８に示すように、半田材５ａの厚さは、幅広部１１ｗ上に配置される半田材５ａ１の方が幅狭部１１ｎ上に配置される半田材５ａ２よりも厚くなる点は、前記した配線基板２０と同様である。つまり、図３７および図３８に示す配線基板３２の場合、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１が狭い半導体チップ３１を搭載する場合であっても、突起電極４の接合位置を、安定的に薄く形成された半田材５ａ２上とすることができる。また、図３７に示す配線基板３２は、幅広部１１ｗの長さＬ１を第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１に係わらず、長くすることができるので、例えば、図１０に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部１１ｗをテスト用のパッドとして用いることができる。
【００７３】
また、複数の端子１１のそれぞれにおいて、突起電極４を接合する領域の半田材５ａ２の厚さのばらつきを低減する観点からは、図３９および図４０に示す配線基板３３のように、複数の端子１１のそれぞれが幅狭部１１ｎに挟まれた幅広部１１ｗを有する構造とすることが好ましい。図３９は図３７に対する変形例を示す拡大平面図、図４０は図３９のＣ−Ｃ線に沿った拡大断面図である。図３９に示す配線基板３３は、複数の端子１１のそれぞれが、幅狭部１１ｎに挟まれた幅広部１１ｗを有している点で図３７に示す配線基板３２と相違する。言い換えれば、配線基板３２の幅広部１１ｗは、ソルダレジスト膜１６の開口部１６ａの境界まで延びず、開口部の境界には幅狭部１１ｎが配置されている点で配線基板３２と異なる。その他の点は配線基板３２と同様である。
【００７４】
前記したように、本実施の形態では、端子１１上において、溶融半田が幅の広い部分に集まり易いという性質を利用して、図１０に示す半田材塗布工程の後、熱処理工程を行うことにより、半田材５ａ（図３８参照）の厚さを制御している。ここで、図３７に示す配線基板３２のように幅広部１１ｗをソルダレジスト膜１６の開口部１６ａの境界まで延ばす場合、開口部１６ａの位置精度によって、幅広部１１ｗの長さＬ１に、ばらつきが生じる。幅広部１１ｗの長さＬ１にばらつきが生じると、図３８に示す半田材５ａ１、および半田材５ａ２の厚さにばらつきが生じる懸念がある。そこで、図３９に示すように、幅広部１１ｗは、ソルダレジスト膜１６の開口部１６ａの境界まで延ばさず、幅狭部１１ｎに挟まれた幅広部１１ｗを有する構造とすることで、開口部１６ａの位置精度の影響を低減することができる。つまり、幅狭部１１ｎに挟まれた幅広部１１ｗを有する構造とすることで、幅広部１１ｗの面積のばらつきを低減することができる。この結果、図４０に示すように、突起電極４が接合される領域の半田材５ａ２の厚さのばらつきを低減することができる。
【００７５】
＜その他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
例えば、前記実施の形態では、複数の端子１１のそれぞれが一つの幅広部１１ｗを備えている実施態様に説明したが、例えば、図４１に示す配線基板３４のように、複数の端子１１のそれぞれが、複数（図４１では２個）の幅広部１１ｗを備え、幅広部１１ｗの間の幅狭部１１ｎ上に突起電極４を接合する構成とすることができる。図４１は、図３９に示す配線基板に対する変形例を示す拡大平面図である。図４１に示す配線基板３４は、２個の幅広部１１ｗが設けられている点で図３９に示す配線基板３３と相違する。その他の点は配線基板３３と同様である。配線基板３４のように一つの端子１１に複数の幅広部１１ｗが設けられている場合、半田材は幅広部１１ｗのそれぞれに集まるので、幅広部１１ｗの間に配置された幅狭部１１ｎ上における半田材の厚さを安定的に薄くすることができる。ただし、本願発明者の検討によれば、図３９および図４０に示す配線基板３３を用いることで、半田材５ａ２（図４０参照）の厚さを安定的に薄くすることができる。したがって、導体パターンの形状を単純化する観点から図３９および図４０に示す配線基板３３の方が、より好ましい。つまり、複数列で配置される突起電極４の間には幅広部１１ｗが配置されない構成が好ましい。
【００７７】
また例えば、前記実施の形態では、端子１１の一方の端部は他の導体パターンに接続されず、他方の端部が配線１４に接続される実施態様について説明したが、例えば図４２に示す配線基板３５のように、端子１１の両端部がそれぞれ配線１４に接続される構成に適用することができる。図４２は、図３９に対する他の変形例を示す拡大平面図である。図４２に示す配線基板３５は、端子１１の両端が、それぞれソルダレジスト膜１６に覆われる配線１４に接続されている点で図３９に示す配線基板３３と相違する。その他の点は配線基板３３と同様である。また、図４２に示す半導体チップ３６は、複数のパッド２ｄ（突起電極４）が一列で配置されている点を除き、図３９に示す半導体チップ３１と同様である。図４２に示すように、端子１１の両端部をそれぞれ配線１４に接続する場合、いずれか一方の配線１４を介して下層の配線層（下層の配線層の配線）と接続することができる。つまり、下層の配線層の配線と電気的に接続するためには、ビア配線を形成する必要があるが、配線基板３５の場合、端子１１の両端部をそれぞれ配線１４に接続するので、ビア配線のレイアウトの自由度を向上させることができる。また、配線基板３５は図４２に示すように、複数のパッド２ｄ（突起電極４）が一列で配置された半導体チップ３６をフリップチップ実装方式により搭載する実施態様に適用して特に有効である。図４２に示すように、複数のパッド２ｄ（突起電極４）が一列で配置される半導体チップ３６に適用する場合、隣り合う幅広部１１ｗの配置ピッチを広くする観点から、複数の幅広部１１ｗはパッド２ｄ（突起電極４）が配置される配列ラインを挟むように２列で配置され、かつ、配列ラインに対して交互に反対側に並ぶように配置されることが好ましい。このような配置端子配置にすれば、隣り合う幅広部１１ｗの間のスペースを広くすることができる。したがって、隣り合う幅広部１１ｗの間に幅狭部１１ｎを配置するスペースを容易に確保することができる。この結果、幅広部１１ｗの間に配置される幅狭部１１ｎをさらに伸ばすことで、端子１１の両端部をそれぞれ配線１４に接続することができる。
【００７８】
また例えば、前記実施の形態では、印刷法（例えば図１３および図１４に示す方法）により半田材５ａを配線基板３の端子１１上に形成することについて説明したが、この方法の場合、熱処理工程（加熱処理工程）を含んでいるため、準備される配線基板２０の各チップ領域（デバイス領域）２５ａに設けられた端子１１のうちの幅広部１１ｗと幅狭部１１ｎに形成される半田材５ａの厚さは互いに異なる。すなわち、幅広部１１ｗに配置される半田材５ａ１の厚さ（量）は、幅狭部１１ｎに配置される半田材５ａ２の厚さ（量）よりも多くなる。一方、半田材５ａの形成方法としてめっき法（電解めっき法、無電解めっき法）を採用することで、端子１１のうちの幅広部１１ｗに形成される半田材５ａ１の厚さを、端子１１のうちの幅狭部１１ｎに形成される半田材５ａ２の厚さと同じにすることができる。しかし、後のチップ搭載工程は加熱工程を含んでいるため、このチップ搭載工程において幅狭部１１ｎに形成された半田材５ａ２の一部が幅広部１１ｗに移動し、この結果、幅広部１１ｗにおける半田材５ａ１の量が多くなる。そのため、突起電極４を幅広部１１ｗに接合すると、半田材が周囲にはみ出してしまう恐れがある。このとき、前記実施の形態における変形例のように、突起電極４の先端面４ｓにニッケル（Ｎｉ）を形成している場合は、半田材の濡れ性が低下するため、半田材がよりはみ出し易くなる。以上のことから、チップ搭載工程では、めっき法を用いて半田材５ａを端子１１上に形成した配線基板を使用する場合、すなわち、配線基板を準備する段階では、幅広部１１ｗに配置される半田材５ａ１の厚さが幅狭部１１ｎに配置される半田材５ａ２の厚さと同じであっても、幅広部１１ｗではなく、前記実施の形態のように、半田材５ａが薄く形成された領域、すなわち、幅狭部１１ｎ上のボンディング領域に突起電極４を接合することが好ましい。
【００７９】
また例えば、前記実施の形態では、配線基板３上に１個の半導体チップ２がフリップチップ実装方式により搭載された半導体装置１について説明したが、配線基板上に搭載されて半導体チップの数は１個に限定されない。例えば、複数の半導体チップを積層する、ＳＩＰ（System in Package）などの半導体装置に適用することができる。また例えば、配線基板３上に、別の半導体装置を積層して、ＰＯＰ（Package on Package）と呼ばれる半導体装置に適用することがきる。
【００８０】
また、例えば、前記実施の形態では、例えば銅（Ｃｕ）から成り、柱状に形成された突起電極４を、半田材５を介して接合する実施態様について説明したが、種々の変形例を適用することができる。例えば、金（Ａｕ）から成り、ボールボンディング技術により形成された突起電極を用いる場合であっても、該突起電極に半田材を予め取り付けた状態で、端子１１上に塗布された半田材と接合する場合には、前記したように半田材のはみ出し量によっては、短絡不良が発生する場合がある。したがって、前記実施の形態で説明した技術を適用することによりこれを抑制することができる。
【産業上の利用可能性】
【００８１】
半導体チップのバンプ電極を、半田材を介して基板の端子に接続する半導体装置に利用可能である。
【符号の説明】
【００８２】
１ 半導体装置
２ 半導体チップ
２ａ 表面
２ｂ 裏面
２ｃ 側面
２ｄ パッド（電極パッド、ボンディングパッド、チップ電極）
２ｄ１ 第１列目パッド
２ｄ２ 第２列目パッド
２ｅ 配線
２ｆ 絶縁膜
２ｇ 絶縁膜
２ｈ 開口部
３ 配線基板（基材、インタポーザ）
３ａ 上面
３ｂ 下面
３ｃ 側面
４ 突起電極（バンプ電極、柱状電極）
４ｓ 先端面
５、５ｎ、５ｗ 半田材
５ａ、５ａ１、５ａ２ 半田材（第２半田材）
５ｂ 半田材（第１半田材）
６ アンダフィル樹脂（封止体）
１１ 端子（ボンディングリード）
１１ａ 第１列目端子（第１列目ボンディングリード）
１１ｂ 第２列目端子（第２列目ボンディングリード）
１１ｃ 上面
１１ｄ 側面
１１ｎ 幅狭部
１１ｗ 幅広部
１２ ランド（端子）
１３ 半田ボール
１４ 配線
１５ 絶縁層
１５ａ 上面
１５ｂ 下面
１６、１７ ソルダレジスト膜（絶縁膜）
１６ａ、１７ａ 開口部
２０ 配線基板（多数個取り基板）
２０ａ 製品形成領域
２０ｂ 枠部（枠体）
２０ｃ ダイシングライン（ダイシング領域）
２５ ウエハ（半導体ウエハ）
２５ａ チップ領域
２５ｂ スクライブライン（スクライブ領域）
２６ マスク
２６ａ 貫通孔
２７ ノズル
３０、３２、３３、３４、３５ 配線基板
３１、３６ 半導体チップ
ＦＬ フラックス（フラックス成分）
Ｍｓ 溶融半田
ＮＦ 粘着膜
Ｐ１ 距離
Ｐｓｓ 半田ペースト
Ｐｗｓ 半田粒子
Ｗ１、Ｗ２、ＷＢ 幅
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体チップのバンプ電極を、半田材を介して基板の端子に接続する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０００−７７４７１号公報（特許文献１）には半導体チップに設けられた金からなるバンプ電極と配線基板の接続パッドとを、半田材を介して接続する実装方法（フリップチップ実装方式）が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−７７４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フリップチップ実装方式では、半導体チップの複数の電極パッド上にそれぞれ突起電極（バンプ電極、バンプ）を形成する。そして、突起電極を、例えば半田材を介して配線基板側の端子と接続することで、半導体チップと配線基板を電気的に接続する。この突起電極は、例えばワイヤボンディング技術を応用したボールボンディング方式により形成され、金（Ａｕ）を主成分とする金属材が用いられる（例えば特許文献１参照）。本願発明者は、フリップチップ接続方式により製造される半導体装置の製造コストを低減させる技術について検討を行っており、その一環として、突起電極を金（Ａｕ）よりも安価な、例えば銅（Ｃｕ）を主成分とする金属材に変更する技術について検討した結果、以下の課題を見出した。
【０００５】
半田材を用いたフリップチップ実装方式では、配線基板側の端子上に半田材を予め塗布した後、突起電極と半田材を接触させて、リフロー処理（加熱処理）を施すことで、突起電極と半田材を接合させる。ここで、突起電極を例えば銅（Ｃｕ）とする場合、金（Ａｕ）の場合よりも突起電極の表面に酸化膜が形成され易い。このため、単に、配線基板側の端子上に半田材を塗布しておく接続方式では、金から成る突起電極の場合と比較して接合強度が低下する。そこで、本願発明者は、配線基板側の端子上および突起電極の表面に、それぞれ予め半田材を塗布しておく接続方式について検討を行った。
【０００６】
突起電極の表面に予め半田材を塗布しておく接続方式の場合、半田材により例えば銅（Ｃｕ）からなる突起電極の表面の酸化を防止ないしは抑制できるので、半田材と突起電極の接合強度の低下を抑制できる。しかし、配線基板側の端子上および突起電極の表面にそれぞれ予め半田材を塗布しておくと、突起電極と端子の間の半田材の量が多くなり、突起電極と端子の接合領域の周囲に半田材がはみ出すことが判った。このように接合領域の周囲に半田材がはみ出すと、隣り合う端子間（あるいは突起電極間）の距離によっては、はみ出た半田材を介して隣り合う端子同士が電気的に接続され、短絡する虞がある。つまり、半導体装置の信頼性低下の原因となる。言い換えれば、半田材がはみ出した場合であっても隣り合う端子間（あるいは突起電極間）が短絡しないようにすることは、多数の端子間の距離を近づけて、端子の集積度を向上させる上での阻害要因となる。つまり、半導体装置の高機能化（あるいは小型化）を阻害する要因となる。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。
【０００８】
また、本発明の他の目的は、半導体装置の製造コストを低減することができる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本願発明の一態様である半導体装置の製造方法は、半導体チップの表面上に形成され、先端面に第１半田材が取り付けられた複数の突起電極と、配線基板の複数のボンディングリードを、半田材を介して電気的に接続するフリップチップ接続工程を含んでいる。ここで、前記複数のボンディングリードは、平面視において第１の幅からなる第１部分、および前記第１部分と一体に形成され、平面視において前記第１の幅よりも小さい第２の幅からなる第２部分をそれぞれ有している。また、前記配線基板の前記複数のボンディングリードには、複数の第２半田材が予め塗布される。そして前記フリップチップ接続工程では、前記複数の突起電極が前記複数のボンディングリードの前記第２部分と重なるように、前記半導体チップを前記配線基板上に配置する。また、前記フリップチップ接続工程では、前記第２半田材に熱を加えることで前記第２半田材を溶融させるものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１３】
すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態の半導体装置のチップ搭載面側の全体構造を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１に示す半導体チップの表面（配線基板との対向面）側を示す平面図である。
【図４】図１に示す半導体チップを取り除き、配線基板のチップ搭載面側を示す平面図である。
【図５】図１に示す半導体装置の裏面（実装面）側を示す平面図である。
【図６】図４のＢ部において、端子と突起電極の平面的位置関係を示す拡大平面図である。
【図７】図６のＣ−Ｃ線に沿った拡大断面図である。
【図８】図６のＤ−Ｄ線に沿った拡大断面図である。
【図９】図７に示す配線基板に突起電極を接続する前に、予め半田材を塗布した状態を示す拡大断面図である。
【図１０】本発明の一実施の形態の半導体装置の製造工程の概要を示す説明図である。
【図１１】図１０に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【図１２】図１１のＥ−Ｅ線に沿った拡大断面図である。
【図１３】図１２に示す半田材を形成する方法の一例を模式的に示す説明図である。
【図１４】図１３に示す方法の他の方法で図１２に示す半田材を形成する方法の一例を模式的に示す説明図である。
【図１５】図１０に示すウエハ準備工程で準備する半導体ウエハを示す平面図である。
【図１６】図１５に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。
【図１７】図１６に示す複数のパッド上に突起電極を形成した状態を示す拡大断面図である。
【図１８】図１７に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図である。
【図１９】図１８に示すマスクを取り除いた状態を示す拡大断面図である。
【図２０】図１９に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。
【図２１】図１２に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。
【図２２】配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。
【図２３】図２２のＣ−Ｃ線に沿った拡大断面図である。
【図２４】図２２のＤ−Ｄ線に沿った拡大断面図である。
【図２５】図２３に示す対向配置された半田材を接触させた状態を示す拡大断面図である。
【図２６】図２４に示す対向配置された半田材を接触させた状態を示す拡大断面図である。
【図２７】図２５に示す接触した半田材が一体化した状態を示す拡大断面図である。
【図２８】図２６に示す接触した半田材が一体化した状態を示す拡大断面図である。
【図２９】図２１に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。
【図３０】図２９に示す配線基板の上下を反転させた後、複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【図３１】図２９に示す多数個取りの配線基板を個片化した状態を示す平面図（下面図）である。
【図３２】図２２に対する変形例である配線基板を示す拡大平面図である。
【図３３】図３２のＣ−Ｃ線に沿った拡大断面図である。
【図３４】図３に対する変形例である半導体チップを示す平面図である。
【図３５】は図３４に示す半導体チップを、図３２に示す配線基板上に搭載した状態を示す拡大平面図である。
【図３６】図３５にＣ−Ｃ線に沿った拡大断面図である。
【図３７】図２２に対する他の変形例である配線基板に図３４に示す半導体チップを搭載した状態を示す拡大平面図である。
【図３８】図３７のＣ−Ｃ線に沿った拡大断面図である。
【図３９】図３７に対する変形例を示す拡大平面図である。
【図４０】図３９のＣ−Ｃ線に沿った拡大断面図である。
【図４１】図３９に示す配線基板に対する変形例を示す拡大平面図である。
【図４２】図３９に対する他の変形例を示す拡大平面図である。
【発明を実施するための形態】
【００１５】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１６】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１７】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１８】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００２０】
＜半導体装置＞
図１は本実施の形態の半導体装置のチップ搭載面側の全体構造を示す平面図である。また、図２は、図１のＡ−Ａ線に沿った断面図である。また、図３は、図１に示す半導体チップの表面（配線基板との対向面）側を示す平面図である。また、図４は、図１に示す半導体チップを取り除き、配線基板のチップ搭載面側を示す平面図、図５は、１に示す半導体装置の裏面（実装面）側を示す平面図である。なお、図２〜図５では、本実施の形態の半導体装置１が備えるパッド２ｄや端子１１形状を見易く示すため、複数のパッド２ｄや端子１１それぞれの平面寸法について、以下で例示的に説明する寸法よりも大きく示している。
【００２１】
図１に示すように、本実施の形態の半導体装置１は、半導体チップ２、および半導体チップ２を搭載する基材であって、半導体チップ２と電気的に接続される配線基板（基材、インタポーザ）３を有している。
【００２２】
半導体チップ２は、平面視においてそれぞれ四辺形を成す表面２ａ（図２、図３参照）、表面２ａの反対側に位置する裏面２ｂ（図１、図２参照）を備えている。例えば図３に示す例では、半導体チップ２の平面形状は、一辺の長さは５ｍｍ程度の正方形である。また半導体チップ２は、表面２ａと裏面２ｂの間に位置する側面２ｃ（図２参照）を備えている。また、半導体チップ２は、例えばシリコンからなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、集積回路を構成する。また、半導体チップ２の表面２ａ（図３参照）には、複数のパッド（電極パッド、ボンディングパッド、チップ電極）２ｄが形成されている。複数のパッド２ｄは、半導体基板上に積層された配線層の最上層に形成され、配線層の複数の配線を介して複数の半導体素子と電気的に接続されている。また、半導体チップ２の表面２ａは、例えば酸化ケイ素（ＳｉＯ2）などの絶縁膜により覆われているが、複数のパッド２ｄ上において、表面２ａを覆う絶縁膜に開口部が形成されている。そして、開口部において、パッド２ｄが絶縁膜から露出している。このように、半導体チップ２の表面２ａに形成された複数のパッド２ｄは、半導体チップ２が備える複数の半導体素子と電気的に接続され、半導体チップ２の外部端子（電極）として機能する。
【００２３】
本実施の形態では、例えば図３に示すように半導体チップ２の４つの側面２ｃ（辺）に沿って、それぞれ複数のパッド２ｄが配置されている。半導体チップ２の表面２ａは、例えば論理回路などの主回路（コア回路）が形成される主回路形成領域（論理回路形成領域）と、複数のパッド２ｄが配置される入出力端子形成領域（Ｉ／Ｏ領域）に区分けされる。図３に示す例では、表面２ａの中央部に主回路形成領域が形成され、その主回路形成領域を取り囲むように、入出力端子形成領域が配置される。このように主回路形成領域と入出力端子形成領域を区分けすることで、例えば複数のパッド２ｄに応力が発生した場合でも、その影響が主回路に及ぶことを抑制できる。また、入出力端子形成領域を表面２ａの周縁部に集約することで、外部端子であるパッド２ｄの数を増やし、かつ、主回路形成領域の面積を広くすることができる。また、本実施の形態では、半導体チップ２の４つの側面２ｃに沿って、それぞれ複数列（図３では２列）で複数のパッド２ｄが配置されている。言い換えれば、半導体チップ２は、側面２ｃに沿って配置される複数の第１列目パッド２ｄ１と、第１列目パッド２ｄ１と側面２ｃの間に配置される複数の第２列目パッド２ｄ２を備えている。なお、本実施の形態では、第１列目パッド２ｄ１および第２列目パッド２ｄ２は、主回路形成領域の外側に配置されているが（図示は省略）、応力を緩和できる構成をパッド２ｄに採用している、あるいは、応力を考慮しない場合には、例えば第１列目パッド２ｄ１は主回路形成領域内に配置されていてもよい。この第１列目パッド２ｄ１と第２列目パッド２ｄ２は、半導体チップ２の４つの側面２ｃのそれぞれに対応して設けられている。このように側面２ｃに沿ってそれぞれ複数列でパッド２ｄを配置することで、一列で配置した場合よりもさらにパッド２ｄの数を増加させることができる。このように複数列でパッド２ｄを配置する場合には、図３に示すように、側面２ｃに沿って第１列目パッド２ｄ１と第２列目パッド２ｄ２を交互に配置する、所謂千鳥配置とすることが好ましい。パッド２ｄを千鳥配置とすることにより、隣り合う第１列目パッド２ｄ１の間に、配線２ｅ（後述する図８参照）を配置して、第２列目パッド２ｄ２と電気的に接続することができる。言い換えれば、第２列目パッド２ｄ２に接続される配線の間に第１列目パッド２ｄ１を配置することができる。このため、半導体チップ２の主面上における配線レイアウトを効率化（狭ピッチ化）することができるため、外部端子であるパッド２ｄの数を増やし、かつ、主回路形成領域の面積を広くすることができる。
【００２４】
図１および図２に示すように、半導体チップ２は配線基板３に搭載される。配線基板３は、平面視においてそれぞれ四辺形を成す上面（チップ搭載面、表面）３ａ（図２、図４参照）、上面３ａの反対側に位置する下面（実装面、裏面）３ｂ（図２、図５参照）を備えている。例えば図３に示す例では、配線基板３の平面形状は一辺の長さが７ｍｍ〜８ｍｍ程度の正方形である。また配線基板３は、上面３ａと下面３ｂの間に位置する側面３ｃ（図２参照）を備えている。図４に示すように、配線基板３の上面３ａには、複数の端子（ボンディングリード）１１が配置される。詳しくは、配線基板３は、絶縁層（コア層、コア材）１５を有し、絶縁層１５の上面１５ａに複数の端子１１、および端子１１に接続される配線を含む、例えば銅（Ｃｕ）から成る導体パターンが形成されている。これらの導体パターンは、上面１５ａ上に形成されたソルダレジスト膜（絶縁膜、保護膜）１６により覆われるが、ソルダレジスト膜１６には、端子１１が配置される位置に開口部１６ａが形成され、複数の端子１１は、開口部１６ａにおいて、ソルダレジスト膜１６から露出している。また、平面視において、複数の端子１１は、半導体チップ２の複数のパッド２ｄ（図３参照）と重なる位置に配置される。このため、本実施の形態では、半導体チップ２と重なる領域であるチップ搭載領域の各辺（平面視において四辺形を成すチップ搭載部の各辺）に沿って、それぞれ複数の端子１１が配置されている。チップ搭載部は、また、本実施の形態では、半導体チップ２と重なる領域であるチップ搭載領域の各辺に沿って、それぞれ複数列（図４では２列）で複数のパッド２ｄが配置されている。言い換えれば、配線基板３の上面３ａには、チップ搭載領域の各辺に沿って配置される複数の第１列目端子（第１列目ボンディングリード）１１ａと、第１列目端子１１ａとチップ搭載領域の各辺の間に配置される複数の第２列目端子（第２列目ボンディングリード）１１ｂを備えている。さらに言い換えれば、複数の端子１１には、複数の第１列目パッド２ｄ１と電気的に接続される複数の第１列目端子１１ａと、複数の第２列目パッド２ｄ２と電気的に接続される複数の第２列目端子１１ｂが含まれる。また、第１列目端子１１ａと第２列目端子１１ｂは、それぞれ半導体チップ２のパッド２ｄ（図３参照）と対向する位置に配置されるので、パッド２ｄの配置に対応して千鳥配置されている。
【００２５】
一方、図５に示すように、配線基板３の下面３ｂには、半導体装置１の外部端子である複数のランド（外部端子）１２が配置され、複数のランド１２には、複数の半田ボール（実装端子、接合材）１３が接合されている。詳しくは、図２に示すように、配線基板３は、絶縁層（コア層、コア材）１５を有し、絶縁層１５の下面１５ｂに複数のランド１２およびランド１２に接続される配線を含む、例えば銅（Ｃｕ）から成る導体パターンが形成されている。これらの導体パターンは、下面１５ｂを覆うように形成されたソルダレジスト膜（絶縁膜、保護膜）１７により覆われるが、ソルダレジスト膜１７には、ランド１２が配置される位置に開口部１７ａが形成され、複数のランド１２は、開口部１７ａにおいて、ソルダレジスト膜１７から露出している。またランド１２に接合される半田ボール１３は、半導体装置１を図示しない実装基板に実装する際に、実装基板側の複数の端子と、複数のランド１２を電気的に接続する導電性接合材である。また、図５に示すように、平面視において、複数のランド１２および半田ボール１３は、行列状（アレイ状、マトリクス状）に配置されている。半導体装置１のように外部端子であるランド１２（または半田ボール１３）を実装面において行列状に配置したパッケージは、エリアアレイ型の半導体装置と呼ばれる。エリアアレイ型の半導体装置１は、実装面となる配線基板３の下面３ｂを外部端子の配置スペースとして有効に活用することができるため、実装面積の増大を抑制しつつ、かつ、端子数を増加させることができる。
【００２６】
また、図２に模式的に示すように、配線基板３の複数の端子１１は配線基板３の上面３ａ側と下面３ｂ側を電気的に接続する複数の配線１４を介して、複数のランド１２と電気的に接続されている。このように、配線基板３は、図示しない実装基板と半導体チップ２を電気的に接続する際に、実装基板と半導体チップ２を中継するインタポーザとして機能する。なお、図２では、複数の配線１４を、それぞれ直線を用いて模式的に示しているが、複数の配線１４には、配線基板３が備える各配線層において引き回される配線、および配線基板３が備える複数の配線層の間を電気的に接続する層間配線（ビア配線）が含まれる。また、図２では、一例として４層（絶縁層１５の上面１５ａに第１層、上面１５ａと下面１５ｂの間に第２層および第３層、下面１５ｂに第４層で合計４層）の配線層を備えた配線基板３を示しているが、配線層の数は４層に限定されず、端子数や配線レイアウトに応じて変更することができる。
【００２７】
本実施の形態では、図２に示すように半導体チップ２の表面２ａを配線基板３の上面３ａと対向させた状態で、半導体チップ２を配線基板３上に搭載する、所謂、フリップチップ実装方式（フェイスダウン実装方式）で搭載している。複数の端子１１は半導体チップ２の複数のパッド２ｄと対向する位置に配置され、図２に示すように複数の突起電極（柱状電極）４および半田材５を介して電気的に接続されている。また、半導体チップ２は、複数の突起電極４および半田材５を介して配線基板３の上面３ａ上に固定されている。つまり、半導体チップ２は、パッド２ｄ上に形成された突起電極４を、半田材５を介して端子１１に接合することにより、配線基板３上に固定され、かつ、配線基板３と電気的に接続されている。
【００２８】
本実施の形態の突起電極４は、例えば銅（Ｃｕ）から成り、円柱形状を成す柱状電極である。なお、この突起電極４の形状は、円柱形状に限らず、角柱形状であってもよい。一般に、半導体チップの電極パッドに接合する突起電極の構成材料としては、銅（Ｃｕ）の他、金（Ａｕ）が用いられる場合があるが、本実施の形態４のように銅（Ｃｕ）から成る突起電極４を用いることで、材料コストを大幅に低減することができる。また、本実施形態の半田材５、および半田ボール１３は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビス膜（Ｓｎ−Ｂｉ）、錫−銀（Ｓｎ−Ａｇ）、または錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。
【００２９】
また、半導体チップ２の表面２ａと配線基板３の上面３ａの間には、アンダフィル樹脂（封止体）６が配置され、パッド２ｄと端子１１の接合部はアンダフィル樹脂６により封止されている。このようにパッド２ｄと端子１１の接合部をアンダフィル樹脂６により封止することで、パッド２ｄと端子１１の接合部周辺に生じる応力を分散させて緩和することができる。ただし、フリップチップ実装方式は、図２に示すようにアンダフィル樹脂６を半導体チップ２と配線基板３の間に配置する実施態様には限定されず、変形例としてアンダフィル樹脂６を配置しない構成に適用することができる。
【００３０】
＜端子接合部の周辺構造＞
次に、図２に示すパッド２ｄと端子１１の接合部周辺の詳細な構造について説明する。図６は、図４のＢ部において、端子と突起電極の平面的位置関係を示す拡大平面図である。また、図７は図６のＣ−Ｃ線に沿った拡大断面図、図８は図６のＤ−Ｄ線に沿った拡大断面図である。また、図９は、図７に示す配線基板に突起電極を接続する前に、予め半田材を塗布した状態を示す拡大断面図である。
【００３１】
図６に示すように、複数の端子１１のそれぞれは、平面視において幅（端子１１が延びる方向と交差する方向の長さ）Ｗ１からなる幅広部（部分）１１ｗ、および幅広部１１ｗと一体に形成され、平面視において幅Ｗ１よりも小さい幅（端子１１が延びる方向と交差する方向の長さ）Ｗ２からなる幅狭部（部分）１１ｎを有している。本実施の形態では、幅広部１１ｗの幅Ｗ１は、突起電極４の幅（平面視における直径）ＷＢと同程度であり、例えば、３０μｍ程度である。一方、幅狭部１１ｎの幅Ｗ２は幅Ｗ１よりも小さく（狭く）、例えば２０μｍ程度である。そして、複数の突起電極４（パッド２ｄ）は、複数の端子１１の幅狭部１１ｎと重なる位置に配置され、図７および図８に示す半田材５を介して接続されている。
【００３２】
ところで、突起電極４と対向する領域における半田材５と端子１１の密着面積を増大させる観点からは、幅広部１１ｗと重なる位置に突起電極４を配置することが好ましい。しかし、本実施の形態では、以下の理由から幅狭部１１ｎと重なる位置に突起電極４を配置している。本実施の形態の突起電極４は、金（Ａｕ）と比較して酸化し易い銅（Ｃｕ）から成る。そして、突起電極４の表面に酸化膜が形成されると、半田材５の濡れ性が低下するため、半田材５と突起電極４の接合強度が低下する。このため、突起電極４の表面を予め半田材（半田材５の原料となる半田材）で覆った状態で、加熱処理（ローカルリフロー処理）を施して端子１１と接合する。一方、本実施の形態の端子１１は、前記したように銅（Ｃｕ）から成る。したがって、突起電極４の場合と同様に、端子１１の表面に酸化膜が形成されると、半田材５の濡れ性が低下するため、半田材５と端子１１の接合強度が低下する。このため、端子１１の表面を予め半田材（半田材５の原料となる半田材）で覆った状態で、加熱処理（ローカルリフロー処理）を施して突起電極４と接合する。このように、突起電極４の表面および端子１１の表面のそれぞれに予め半田材５の原料を塗布した状態で接合することで、突起電極４と端子１１の接合部の接合強度を向上させることができる。
【００３３】
ところが、突起電極４の表面および端子１１の表面のそれぞれに予め半田材５の原料となる半田材を塗布した状態で接合する場合、端子１１および突起電極４の表面を確実に覆うためには、半田材の量が多くなる。特に、端子１１の表面に半田材５の原料となる半田材を印刷法により塗布する（詳細は後述する）場合、例えば１５μｍ〜１８μｍ程度の厚さになる。このため、突起電極４および端子１１のそれぞれに塗布した半田材を一体化させて形成する半田材５の量が多くなり、半導体チップ２を搭載することにより突起電極４の表面（先端面４ｓ）と端子１１の表面（上面）との間隔が狭くなると、この突起電極４の表面（先端面４ｓ）と端子１１の表面（上面）の間に介在していた半田材５の一部が、接合領域の周囲（例えば図８に示す隣り合う突起電極４の間）にはみ出してしまうことが判った。そして、接合領域の周囲に半田材５がはみ出すと、隣り合う端子１１間（あるいは突起電極４間）の距離によっては、はみ出た半田材５を介して隣り合う端子１１同士が電気的に接続され、短絡する虞がある。つまり、半導体装置の信頼性低下の原因となる。言い換えれば、半田材５がはみ出した場合であっても隣り合う端子１１間（あるいは突起電極４間）が短絡しないようにすることは、多数の端子間の距離を近づけて、端子の集積度を向上させる上での阻害要因となる。つまり、半導体装置の高機能化（あるいは小型化）を阻害する要因となる。
【００３４】
上記課題に対する対応策として、以下の工法が考えられる。一つの工法としては、端子１１の表面に酸化膜が形成されることを防止ないしは抑制するため、銅（Ｃｕ）からなる端子１１の表面を、例えば金（Ａｕ）など、銅（Ｃｕ）よりも酸化し難い材料からなる金属膜で覆う工法が考えられる。この場合、端子１１の表面に予め半田材５の原料となる半田材を塗布しなくても、端子１１の表面における半田材５の濡れ性低下を抑制することができる。しかしこの場合、突起電極４に塗布された半田材のみを利用して突起電極４と端子１１を接合することになるため、半田材５の量が不足して接合強度が低下する原因となる。また、半田材５の量が少ない場合、リフロー処理時に半田材５が接合部の周囲に流れ、突起電極４と端子１１の導通不良の原因となる。また、他の工法としては、端子１１の表面に半田材５の原料となる半田材をめっき法により塗布（形成）する工法が考えられる。例えば、電解めっき法によれば、半田材５の原料となる半田材（半田膜）を５μｍ程度の厚さで塗布することができる。しかし、電解めっき法で半田材を塗布（形成）するためには、複数の端子１１のそれぞれを、電流を流すための配線（給電線）に接続する必要がある。つまり、配線基板３に電解めっき用の給電線を配置するスペースを確保する必要が生じ、配線基板の小型化が困難になる。また、配線基板３の端子１１に接続される配線１４のレイアウトの自由度が低下する。また、無電解めっき法で半田材を塗布（形成）する場合、給電線は配置しなくても良いが、塗布される半田材にムラが生じ易い。言い換えれば、端子１１の突起電極４と対向する位置に半田材が形成されない場合がある。また、無電解めっき法は、還元作用によってめっき膜を堆積するため、銅（Ｃｕ）からなる端子１１が使用するめっき液に浸食され、本実施の形態のように端子１１の幅狭部１１ｎに突起電極４を接合する場合は、接合不良が発生しやすくなる。
【００３５】
そこで、本願発明者は、上記課題に鑑みて検討を行い、図６〜図８に示す構成を見出した。すなわち、複数の端子１１のそれぞれは、平面視において幅Ｗ１を有する幅広部（部分）１１ｗ、および幅広部１１ｗと一体に形成され、かつ、平面視において幅Ｗ１よりも小さい幅Ｗ２を有する幅狭部１１ｎを有している。そして、幅狭部１１ｎと重なる位置に突起電極４を配置して、半田材５を介して接合している。言い換えれば、突起電極４を接合するボンディング領域は、端子１１の幅狭部１１ｎと重なっている。複数の端子１１の表面に印刷法により半田材を塗布する工法では、半田成分と、フラックス成分（半田成分を活性化させる成分）を含む半田ペースト、あるいは多数の半田粒子（半田粉末）とフラックスペースト（フラックス成分を含むペースト）を端子１１の表面に塗布する。そしてフラックス成分と半田成分を接触させた状態で、加熱処理（リフロー処理）を施すと、半田成分が溶融して一体化する。この時、溶融した半田成分（溶融半田）は、溶融半田の表面張力の影響を受けて、物理的に安定した形状となるように変形する。
【００３６】
ここで、半田材を塗布した端子１１の平面形状が例えば単純な四角形などの形状ではない場合、溶融半田はその表面張力の影響により、端子１１の形状に応じて変形する。すなわち、一定方向に延びる金属パターンにおいて、幅の広い部分と幅の狭い分が存在する場合、溶融半田は幅の広い部分に向かって集まり易いという傾向がある。図６に示す例に当てはめると、幅広部１１ｗには、多くの溶融半田が集まって、図９に示すように幅広部１１ｗの形状に倣って、ドーム状（半球状）の半田材（半田塊）５ａ１が形成される。一方、図６に示す幅狭部１１ｎ上、特に幅広部１１ｗと隣接する領域では、溶融半田が幅広部１１ｗに向かって移動するため、図９に示すように溶融半田が形成する半田材（半田膜）５ａ２の量は幅広部１１ｗよりも少なくなる。そして、溶融半田を冷却し、洗浄によりフラックス成分の残渣などを取り除くと、溶融半田の表面張力により形成された形状を維持した状態で端子１１上に半田材（半田材５の原料となる半田材）が塗布（形成）される。つまり、端子１１の表面に予め塗布（形成）される半田材５ａのうち、幅狭部（部分）１１ｎに設けられた半田材５ａ２の量（厚さ）は、幅広部１１ｗに設けられた半田材５ａ１の量（厚さ）よりも小さく（薄く）なる。言い換えると、本実施の形態では、複数の端子１１のそれぞれが、幅広部１１ｗと幅狭部１１ｎを有する形状とすることにより、例えば、印刷法により半田材５ａを塗布する工法を用いた場合であっても、半田材５ａ２を安定的に薄く形成することができる。例えば、本実施の形態では、半田材５ａ１の厚さ（端子１１の上面から半田材５ａ１の最高地点までの距離）は１０μｍ以上となっている。ただし、印刷法により半田材５ａを塗布する場合には、半田材５ａ１の厚さは２０μｍ以上とすることが特に好ましい。一方、半田材５ａ２の厚さ（端子１１の上面から半田材５ａ２の最高地点までの距離）は７μｍ以下となっている。ただし、半田材５ａ１の厚さを２０μｍ以上とした場合には、半田材５ａ２の厚さが１０μｍ以下となる場合がある。
【００３７】
このように、本実施の形態によれば、幅狭部１１ｎ上に塗布（形成）される半田材５ａ２の厚さを安定的に薄くすることができる。このため、薄く形成された半田材５ａ２上（つまり、幅狭部１１ｎと重なる位置）に突起電極４（図７参照）を配置して、半田材５ａ２と接合することで、図７および図８に示すように突起電極４と端子１１を接続する半田材５の量を適正量に制御することができる。したがって、接合領域の周囲に半田材５がはみ出すことにより生じる半導体装置１の信頼性低下を防止ないしは抑制することができる。言い換えれば、半導体装置１の信頼性を向上させることができる。また、本実施の形態では印刷法により安定的に半田材５ａを形成することができるので、配線基板３に電解めっき用の配線（給電線）を設けていない。したがって、給電線の配置スペースおよびその周辺スペースを省くことができるので、配線基板３の平面サイズを小型化することができる。言い換えれば、半導体装置１の実装面積を低減することができる。また、給電線を設けないことにより、配線レイアウトの設計の自由度を向上させることができる。また、本実施の形態によれば、半田材５ａの塗布方法として印刷法を適用することができるので、配線基板を量産する場合であっても、安定的に量産することができる。上記工法を適用した場合、図９に示す半田材５ａのうち、幅広部１１ｗ上に配置される半田材５ａ１は、突起電極４が接合されると、一部が突起電極４側に移動するが、図７に示すように、多くの部分が幅広部１１ｗ上に残留する。したがって、上記工法を適用した本実施の形態の半導体装置１は、突起電極４と端子１１を接合する半田材５のうち、突起電極４との接合部（先端面４ｓと端子１１に挟まれた領域）よりも幅広部１１ｗ側に配置される半田材５ｗの厚さは、突起電極４との接合部よりも幅狭部１１ｎ側（幅広部１１ｗに対して反対側）に配置される半田材５ａ２の厚さよりも厚くなる。ただし、半田材５のうち、突起電極４との接合部（先端面４ｓと幅狭部１１ｎに挟まれた領域）に配置される半田材５ｎの厚さは、表面張力の影響により、幅広部１１ｗ上に配置される半田材５ｗよりも厚くなる場合がある。
【００３８】
なお、本実施の形態に対する変形例として、印刷法以外の工法を適用して半田材５ａを形成する場合であっても、端子１１上に塗布した半田材に熱処理（加熱処理）を施し、半田材を溶融させると、前記したように溶融半田は端子１１の形状に応じて変形する。したがって、例えばめっき法（電解めっき法または無電解めっき法）を適用した場合であっても、例えば１０μｍ程度以上の厚さで半田材のめっき膜を成膜する場合には、上記した本実施の形態の構造を適用し、突起電極４を接合する前に半田材を溶融させて、図９に示す半田材５ａを形成することが有効である。
【００３９】
また、半田材５ａ２の厚さを安定的に薄くする観点からは、端子１１に設ける幅広部１１ｗと幅狭部１１ｎの幅を相対的に異なる幅とすれば良いので、例えば、図６に示す端子１１の変形例として、幅広部１１ｗの幅Ｗ１を突起電極４の幅（平面視における直径）ＷＢよりも広くして、幅狭部１１ｎの幅Ｗ２を突起電極４の幅と同程度にすることもできる。しかし、複数の端子１１の平面寸法を小型化する観点からは、図６に示すように、幅広部１１ｗの幅Ｗ１を突起電極４の幅ＷＢと同程度とし、かつ、幅狭部１１ｎの幅Ｗ２を突起電極４の幅よりも狭くすることが好ましい。この場合、図８に示すように突起電極４の先端面（端子１１の上面１１ｃとの対向面）４ｓの一部は、端子１１の外側にはみ出るように配置される。したがって、突起電極４を幅狭部１１ｎと重なる位置に接合することによる接合強度の低下を抑制する観点からは、半田材５ｎは端子１１の上面１１ｃおよび両側面１１ｄを覆うように形成することが好ましい。これにより、半田材５ｎと端子１１の接触面積を増加させることができるので、接合強度の低下を抑制できる。
【００４０】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態における半導体装置１は、図１０に示すフローに沿って製造される。図１０は、本実施の形態の半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１１〜図３１を用いて、以下に説明する。
【００４１】
＜基板準備工程＞
まず、図１０に示す基板準備工程では、図１１および図１２に示す配線基板２０を準備する。図１１は、図１０に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図１２は図１１のＥ−Ｅ線に沿った拡大断面図である。
【００４２】
図１１に示すように、本工程で準備する配線基板２０は、枠部（枠体）２０ｂの内側に複数の製品形成領域２０ａを備えている。詳しくは、複数（図１１では２７個）の製品形成領域２０ａが行列状に配置されている。配線基板２０は、図１に示す配線基板３に相当する複数の製品形成領域２０ａと、各製品形成領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数の製品形成領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
【００４３】
また、図１２に示すように各製品形成領域２０ａには、図１〜図９を用いて説明した配線基板３の構成部材がそれぞれ形成されている。詳しくは、配線基板２０は、例えば樹脂から成り、上面１５ａおよび上面１５ａの反対側の下面１５ｂを有する絶縁層（コア層、コア材）１５を備えている。また、配線基板２０の各製品形成領域２０ａは、上面３ａ側に配置される複数の端子１１、下面３ｂ側に配置される複数のランド１２、および複数の端子１１とランド１２を電気的に接続する複数の配線１４を備えている。また、絶縁層１５の上面１５ａ上および下面１５ｂの下は、それぞれソルダレジスト膜１６、１７に覆われ、ソルダレジスト膜１６に形成された開口部１６ａにおいて、複数の端子（ボンディングリード）１１がソルダレジスト膜１６から露出している。本実施の形態では、一つの開口部１６ａにおいて、複数の端子１１が露出している。また、ソルダレジスト膜１７に形成された複数の開口部１７ａにおいて、複数のランド１２がそれぞれソルダレジスト膜１７から露出している。配線基板２０が備える導体パターン（端子１１、ランド１２および配線１４）はそれぞれ銅（Ｃｕ）を主成分とする金属材料で形成される。本実施の形態では、これらの導体パターンを形成する工法として、例えば、サブトラクト法やセミアディティブ法などの工法を用いて形成する。このような方法によれば、前記した図６に示すように、平面視において幅（端子１１が延びる方向と交差する方向の長さ）Ｗ１からなる幅広部（部分）１１ｗ、および幅広部１１ｗと一体に形成され、かつ、平面視において幅Ｗ１よりも小さい幅（端子１１が延びる方向と交差する方向の長さ）Ｗ２からなる幅狭部（部分）１１ｎを備える端子１１の形状を形成することができる。したがって、本工程で準備する配線基板２０が有する複数の端子１１は、図６に示すように幅広部１１ｗと幅狭部１１ｎを有する平面形状となっている。
【００４４】
また、複数の端子１１の上面１１ｃ上には、複数の半田材５ａが予め塗布されている。この半田材５ａは、前記したように図２に示す半田材５の原料である。また、半田材５ａは、端子１１の表面に予め塗布（形成）される半田材５ａのうち、幅狭部（部分）１１ｎに設けられた半田材５ａ２の量（厚さ）は、幅広部１１ｗに設けられた半田材５ａ１の量（厚さ）よりも小さく（薄く）なるように塗布（形成）されている。言い換えれば、複数の端子１１は、幅広部１１ｗの隣に薄く（例えば７μｍ以下の厚さ）で半田材（半田膜）５ａ２が塗布（形成）された領域（幅狭部１１ｎ）を備えている。この半田材５ａは、前記したように例えば印刷法により形成される。以下では、印刷法により半田材５ａ２を形成する方法を説明する。図１３は図１２に示す半田材を形成する方法の一例を模式的に示す説明図、図１４は、図１３に示す方法の他の方法で図１２に示す半田材を形成する方法の一例を模式的に示す説明図である。
【００４５】
図１３に示す半田材の形成方法では、まずステップＳ１（図１０に示す基板準備工程）で、複数の端子１１が形成された配線基板２０を準備する。次にステップＳ２（図１０に示す半田材塗布工程）では、複数の端子１１上に半田ペースト（半田材）Ｐｓｓを塗布（印刷）する。この半田ペーストＰｓｓは、半田成分と、半田成分を活性化させるフラックス成分を含み、常温においてペースト状の性状を呈する。本実施の形態では、複数の端子１１のそれぞれに独立して半田ペーストＰｓｓを塗布するのではなく、複数の端子１１を一括して覆うように半田ペーストＰｓｓを塗布する。このような塗布方式を採用することで、塗布工程を簡略化することができる。次に、ステップＳ３（図１０に示す熱処理工程）では、半田ペーストＰｓｓに熱処理（加熱処理、リフロー処理）を施し、半田ペーストＰｓｓに含まれる半田成分を溶融させる。なお、このときの加熱温度は、半田成分の融点により異なるが、例えば錫−銀（Ｓｎ−Ａｇ）系の鉛フリー半田を採用した場合は、２４０℃〜２８０℃で加熱する。本工程では、半田ペーストＰｓｓ中に含まれるフラックス（フラックス成分）ＦＬが、半田ペーストＰｓｓの半田成分を活性化することで、溶融半田Ｍｓの端子１１に対する濡れ性を向上させることができる。また、本工程では、溶融半田Ｍｓが表面張力の影響を受けて、物理的に安定した形状となるように変形する。したがって、図９あるいは図１２に示す半田材５ａのように、幅広部１１ｗ上に多くの溶融半田Ｍｓ（図１３参照）が集まる。この結果、図１３に示す幅狭部１１ｎ上の溶融半田Ｍｓの厚さは、例えば７μｍ以下で安定的に薄くすることができる。次にステップＳ４（図１０に示す洗浄工程）では、溶融半田Ｍｓを冷却することで溶融半田Ｍｓを凝固させて半田材５ａを形成する。また、端子１１の周囲を洗浄し、半田材５ａの周囲に残ったフラックスＦＬの残渣を取り除くことにより、図１２に示す半田材５ａが形成された配線基板２０が得られる。
【００４６】
一方、図１４に示す半田材の形成方法は、以下のとおりである。まず図１４に示すステップＳ１（図１０に示す基板準備工程）で、複数の端子１１が形成された配線基板２０を準備する。次にステップＳ２（図１０に示す基板準備工程）では、配線基板２０に形成された複数の端子１１を薬剤に浸し、乾燥させることで端子１１の表面（上面および側面）に粘着膜ＮＦを形成する。粘着膜ＮＦは、端子１１の表面の金属と薬剤の化学反応により形成されるため、端子１１の露出面（上面および側面）に粘着膜ＮＦを形成することができる。次に、ステップＳ３（図１０に示す半田材塗布工程）では、複数の端子１１上に多数の半田粒子（半田粉末、半田材）Ｐｗｓを塗布（印刷）し、粘着膜ＮＦに付着させる。粘着膜ＮＦは、端子１１の表面に選択的に形成されているので、半田粒子Ｐｗｓを複数の端子１１上に一括して塗布しても、絶縁層１５の上面１５ａには半田粒子Ｐｗｓは付着しない。したがって、端子１１上に選択的に半田粒子Ｐｗｓを付着させることができる。このため、図１３に示す方法と比較して、端子１１の周囲に付着する半田成分の量を低減することができる。また、半田粒子Ｐｗｓの平均粒径により、端子１１の周囲に付着する半田成分の量を制御することができる。つまり、半田粒子Ｐｗｓの平均粒径を小さくすれば、端子１１の周囲に付着する半田成分の量を低減することができる。反対に、半田粒子Ｐｗｓの平均粒径を大きくすれば、端子１１の周囲に付着する半田成分の量を増大させることができる。次に、ステップＳ４（図１０に示す半田材塗布工程）では、複数の端子１１および半田粒子Ｐｗｓを覆うようにフラックスＦＬを含むペースト（フラックスペースト）を塗布（印刷）する。フラックスＦＬは半田粒子（半田成分）Ｐｗｓを活性化させて端子１１に対する濡れ性を向上させるために塗布するので、塗布工程を簡略化する観点から、例えば、複数の端子１１を覆うように一括して塗布する。次に、ステップＳ５（図１０に示す熱処理工程）では、半田粒子Ｐｗｓに熱処理（加熱処理、リフロー処理）を施し、半田成分を溶融させる。なお、このときの加熱温度は、半田成分の融点により異なるが、錫−銀（Ｓｎ−Ａｇ）系の鉛フリー半田を採用した場合は、２４０℃〜２８０℃で加熱する。本工程では、半田粒子Ｐｗｓ上に塗布されたフラックスＦＬが半田成分を活性化することで、溶融半田Ｍｓの端子１１に対する濡れ性を向上させることができる。また、本工程では、前記したように、溶融半田Ｍｓが表面張力の影響を受けて、物理的に安定した形状となるように変形する。したがって、図９あるいは図１２に示す半田材５ａのように、幅広部１１ｗ上に多くの溶融半田Ｍｓ（図１３参照）が集まる。次にステップＳ６（図１０に示す洗浄工程）では、溶融半田Ｍｓを冷却することで溶融半田Ｍｓを凝固させて半田材５ａを形成する。また、端子１１の周囲を洗浄し、半田材５ａの周囲に残ったフラックスＦＬの残渣を取り除くことにより、図１２に示す半田材５ａが形成された配線基板２０が得られる。
【００４７】
なお、上記した半田材５ａの形成方法は、本願発明者が検討した中で、特に好適と考えられる二つの方法を例示的に取り上げたものである。したがって、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
＜半導体チップ準備工程＞
図１０に示す半導体チップ準備工程では、前記した図３に示す半導体チップ２を準備する。図１５は、図１０に示すウエハ準備工程で準備する半導体ウエハを示す平面図、図１６は、図１５に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。また、図１７は図１６に示す複数のパッド上に突起電極を形成した状態を示す拡大断面図、図１８は、図１７に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図、図１９は図１８に示すマスクを取り除いた状態を示す拡大断面図、図２０は、図１９に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。
【００４９】
図３に示す半導体チップは、例えば以下のように製造される。まず、図１０に示すウエハ準備工程では、図１５に示すウエハ（半導体ウエハ）２５を準備する。本工程で準備するウエハ２５は、図１５に示すように略円形の平面形状を有する表面２ａおよび表面２ａの反対側に位置する裏面２ｂを有している。また、ウエハ２５は、複数のチップ領域（デバイス領域）２５ａを有し、各チップ領域２５ａが、それぞれ図３に示す半導体チップ２に相当する。また、隣り合うチップ領域２５ａの間には、スクライブライン（スクライブ領域）２５ｂが形成されている。スクライブライン２５ｂは格子状に形成され、ウエハ２５の表面２ａを複数のチップ領域２５ａに区画する。また、スクライブライン２５ｂには、チップ領域２５ａ内に形成される半導体素子などが正しく形成されているか否かを確認するためのＴＥＧ（Test Element Group）やアライメントマークなどの導体パターンが複数形成されている。
【００５０】
本工程で準備するウエハ２５には、例えばシリコン（Ｓｉ）から成る半導体基板の主面（素子形成面）に例えばトランジスタなどの複数の半導体素子（図示は省略）が形成されている。また、半導体基板の主面上には図１６に示すように複数の配線２ｅと隣り合う配線２ｅ間を絶縁する絶縁膜２ｆを備える配線層（図示は省略）が積層され、最上層には、これら複数の配線２ｅと電気的に接続される複数のパッド（電極パッド、ボンディングパッド、チップ電極）２ｄが形成されている。複数のパッド２ｄは、配線層の複数の配線２ｅを介して複数の半導体素子と電気的に接続されている。つまり、本工程で準備するウエハ２５には、予め半導体基板の主面上に集積回路が形成されている。また、半導体チップ２の表面２ａは、例えば酸化ケイ素（ＳｉＯ2）などの絶縁膜２ｇにより覆われているが、複数のパッド２ｄ上において、表面２ａを覆う絶縁膜２ｇに開口部２ｈが形成されている。そして、開口部２ｈにおいて、パッド２ｄが絶縁膜から露出している。
【００５１】
次に図１０に示す突起電極形成工程では、図１７に示すように複数のパッド２ｄ上にそれぞれ金属膜を堆積させて突起電極４を形成する。本実施の形態では、図１７に示すようにウエハ２５の表面２ａ上にマスク２６を配置（固定）する。そして、突起電極４を形成する位置に貫通孔（開口部）２６ａを形成する。貫通孔２６ａは、例えばフォトリソグラフィ技術やエッチング技術を用いて形成することができる。続いて貫通孔２６ａ内に金属膜を堆積させて突起電極４を形成する。本実施の形態では、銅膜を堆積させる。金属膜を堆積させる方法は、特に限定されず、例えばめっき法により堆積させることができる。また、銅膜とパッド２ｄの界面、あるいは突起電極４の先端面４ｓに銅とは異なる金属膜を形成する場合には、異なる金属材料を順次堆積させることで容易に形成することができる。このように、金属膜を堆積させることにより突起電極４を形成する場合、突起電極４とパッド２ｄを接合する際に、パッド２ｄに加わるストレスを低減することができる。特に、ボールボンディング方式など、突起電極をパッドに圧着（熱圧着を含む）する方式と比較すると、大幅にストレスを低減できる。このため、突起電極形成時のチップ領域２５ａの破損に起因する信頼性低下を抑制することができる。また、マスク２６に複数の貫通孔２６ａが形成された状態で金属膜を堆積させることで、複数（多数）の突起電極４を一括して形成することができる。このため、突起電極４を効率的に形成することができる。また、ウエハ２５を分割する前に突起電極４を形成するので、複数のチップ領域２５ａに一括して突起電極４を形成する事ができる。このため、突起電極４を効率的に形成することができる。このようにマスク２６の貫通孔２６ａ内に金属膜を堆積させて形成した突起電極は、柱状の立体形状を備えた柱状電極となる。また、突起電極４の平面形状は、貫通孔２６ａの開口形状に応じて形成される。例えば、本実施の形態では、円形の開口形状を有する貫通孔２６ａを形成することで、円柱形の突起電極４が得られる。
【００５２】
次に図１０に示す半田材形成工程では、図１８に示すように突起電極の先端面４ｓ上にそれぞれ半田膜を堆積させて半田材５ｂを形成する（取り付ける）。本実施の形態では、前記した突起電極形成工程で貫通孔２６ａ（図１７参照）の途中まで金属膜を堆積し、その後引き続いて（マスク２６を取り除くことなく）半田膜を堆積させる。このため、例えば銅膜を堆積させた後、引き続き半田膜を堆積させれば、半田膜を形成する前に銅膜に酸化膜が形成されることを抑制できる。したがって、半田材５ｂと突起電極４の接合界面の接合強度を向上させることができる。また、本工程で突起電極４の先端面４ｓを半田材５ｂで覆うことにより、先端面４ｓが大気に曝露することを防止できるので、先端面４ｓに酸化膜が形成され難い状態を維持することができる。したがって、半田材５ｂと突起電極４の接合界面の接合強度を向上させることができる。この結果、図８に示すように半田材５と先端面４ｓの接合界面の接合強度を向上させることができる。なお、突起電極４の酸化をより確実に抑制するためには、突起電極４の先端面４ｓにニッケル（Ｎｉ）膜を形成してもよい。但し、ニッケル膜を形成する場合、めっきの工程数（工程時間）が増えるだけでなく、半田材５の突起電極４への濡れ性が低下するため、本実施の形態のように、突起電極４の先端面４ｓに半田材５ｂを直接形成することが好ましい。
【００５３】
次に、マスク２６（図１８参照）を取り除き、洗浄を行うと、図１９に示すように、突起電極４の側面が露出する。この状態では半田材５ｂは突起電極４と同様に円柱形状となっているが、熱処理（加熱処理）を施し、半田材５ｂの少なくとも一部を溶融させると、図２０に示すように、半田材５ｂの形状が溶融半田の表面張力の影響により変形し、ドーム形状となる。このように熱処理を施すと、突起電極４の先端面４ｓと半田材５ｂをしっかりと接合することができる。また、図２０に示すようにドーム形状とした方が、半田材５ｂが安定するため、突起電極からの脱落や損傷を抑制できる。
【００５４】
以上の各工程により、複数のパッド２ｄの表面（上面）上に複数の突起電極４が形成（接合）され、かつ、複数の突起電極４の先端面４ｓに複数の半田材５ｂが形成されたウエハ２５が得られる。
【００５５】
次に、複数の突起電極４が形成されたウエハ２５の表面にバックグラインド用のテープを貼り付け、ウエハ２５の裏面を研磨（研削）することで、所望の厚さのウエハ２５を取得する。なお、準備するウエハ５の厚さがウエハの準備段階において既に薄い場合、あるいは、薄くする必要が無い場合には、この研削工程を削除できる。
【００５６】
次に、図１０に示す分割工程では、図２０に示すウエハ２５をチップ領域２５ａ毎に分割（個片化）し、図３に示す半導体チップ２を複数個取得する。本工程では、図１６に示すスクライブライン２５ｂに沿ってウエハ２５を切断し、分割する。切断方法は特に限定されないが、ダイシングブレード（回転刃）を用いた切断方法やレーザを照射する切断方法を用いることができる。
【００５７】
＜チップ搭載工程＞
図１０に示すチップ搭載工程では、図２１に示すように、半導体チップ２を、表面２ａが配線基板２０の上面３ａと対向するように配線基板２０上に配置し、複数の端子１１と複数のパッド２ｄを電気的に接続する。図２１は、図１２に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。また、図２２は、配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。また、図２３は図２２のＣ−Ｃ線に沿った拡大断面図、図２４は図２２のＤ−Ｄ線に沿った拡大断面図である。また、図２５は、図２３に示す対向配置された半田材を接触させた状態を示す拡大断面図、図２６は図２４に示す対向配置された半田材を接触させた状態を示す拡大断面図である。また、図２７は、図２５に示す接触した半田材が一体化した状態を示す拡大断面図、図２８は図２６に示す接触した半田材が一体化した状態を示す拡大断面図である。
【００５８】
本工程では、まず、図２２〜図２４に示すように、半導体チップ２を、表面２ａが配線基板２０の上面３ａと対向するように配線基板２０上に配置する（半導体チップ配置工程）。この時、図２３および図２４に示すように、複数の突起電極４の先端面４ｓのそれぞれが、端子１１の幅狭部１１ｎ上（幅狭部１１ｎと重なる位置）に配置されるようにする。言い換えれば、図２３および図２４に示すように、突起電極４の先端面４ｓに取り付けられた半田材５ｂが、端子１１の幅狭部１１ｎと対向するように配置する。これは、突起電極４を半田材５ａが薄く形成された領域、すなわち、幅狭部１１ｎ上のボンディング領域に接合するためである。図２３に示すように、本実施の形態では、突起電極４の先端面４ｓが端子１１の幅広部１１ｗと重ならないように配置する。なお、図２３に示すように幅広部１１ｗに配置された半田材５ａ１は、ドーム上になっており、その頂点は、幅広部１１ｗの中央部に存在する。したがって、幅広部１１ｗの周縁部（半田材５ａ１の裾野部）では、中央部よりも半田材５ａ１の厚さは薄くなる。したがって、突起電極４の先端面４ｓの周縁部の一部が、幅広部１１ｗと重なっている場合でも、先端面４ｓの中央部が幅広部１１ｗ上に配置される場合と比較すると、半田材５（図２１参照）の端子１１上からのはみ出し量を低減することはできる。しかし、半田材５の端子１１上からのはみ出し量を大幅に低減し、確実に短絡不良を抑制する観点からは、図２３に示すように突起電極４の先端面４ｓ全体が端子１１の幅広部１１ｗと重ならないように配置することが好ましい。また、後述する加熱工程（熱処理工程、ローカルリフロー工程）で半田材５ａ、５ｂの温度が融点以上に到達するまでの時間を短縮する観点から、図２３および図２４に示す状態で半田材５ａおよび半田材５ｂを予め加熱しておく（予備加熱工程を実施する）ことが好ましい。ただし、この段階では、半田材５ａ、５ｂを溶融させる必要はなく、予備加熱をしておけば良い。半田材５ａを加熱する方法としては、例えば、配線基板２０をヒートステージ（ヒータなどの加熱部を備えた基板保持台；図示は省略）に固定して、ヒートステージの温度を例えば１００℃程度に設定する。これにより、配線基板２０に形成された導体パターン（端子１１等）を介して半田材５ａを加熱することができる。また、ヒータなどの加熱部（図示は省略）により半導体チップ２を加熱することで半導体チップ２に取り付けられた半田材５ｂを加熱することができる。半導体チップ２は、配線基板２０よりも高温に加熱することができるため、配線基板２０よりも高い温度、例えば２００℃程度まで加熱しておく。
【００５９】
次に、図２５および図２６に示すように半導体チップ２と配線基板３の距離を近づけて半田材５ａ、５ｂを接触（当接）させる（半田材接触工程）。この時、図２５に示すように、半田材５ｂは、半田材５ａのうち、端子１１の幅狭部１１ｎ上に配置された半田材５ａ２と接触させる。また、図２６に示すように、複数の半田材５ｂと複数の半田材５ａをそれぞれ接触させるためには、半田材５ａまたは半田材５ｂの少なくとも一方が、接触後に変形する程度の硬さになるまで加熱されていることが好ましい。半田材５ａ、５ｂの一方を他方に食い込ませるように接触させることで、突起電極４や半田材５ａ、５ｂの厚さのばらつきが生じた場合であっても、全ての半田材５ａ、５ｂを接触させることができるからである。また、この状態で半田材５ａ、５ｂが融点以上になるまでさらに加熱する（加熱工程（熱処理工程、ローカルリフロー工程））。加熱温度は、半田材５ａ、５ｂの融点により変化するが、錫−銀（Ｓｎ−Ａｇ）系の鉛フリー半田を採用した場合は、２４０℃〜２８０℃で加熱する。本工程では、半田材５ａ、５ｂを接触させた状態で加熱するので、例えば半田材５ｂからの熱伝達により半田材５ａを加熱することができる。そして、半田材５ａ、５ｂがそれぞれ溶融すると、半田材５ａ、５ｂが一体化する。つまり、半田材５ａ、５ｂが、所謂、「濡れた」状態となる。そして、一体化させた後で、溶融半田を冷却することにより、図２７および図２８に示す（詳しくは半田材５ｎ）が形成される。このように半田材５ａ、５ｂを濡れた状態にすることで、強固に接合することができる。また、半田材５ａ、５ｂが一体化されると、一体化した溶融半田の表面張力により、物理的に安定な形状となるように変形する。このため、図２７に示すように、端子１１の幅広部１１ｗ上に配置された半田材の一部が突起電極４に向かって移動する。ただし、前記したように、溶融半田は、表面張力の影響により、平面積が広い幅広部１１ｗに集まり易い傾向があるため、多くの溶融半田は、幅広部１１ｗ上に残留する。つまり突起電極４の先端面に向かって移動する溶融半田の量は限定的である。したがって、本工程で形成される半田材５の形状は図２７および図２８に例示的に示す形状になり易い。つまり、半田材５のうち、突起電極４との接合部（先端面４ｓと端子１１に挟まれた領域）に配置される半田材５ｎの厚さと、幅広部１１ｗ上に配置される半田材５ｗの厚さは略同等（半田材５ｎの方が僅かに厚い程度）である。一方、半田材５のうち、突起電極４との接合部の隣に配置され、かつ、半田材５ｗとは反対側に配置される半田材５ａ２は、その厚さに殆ど変化はなく、半田材５ｗ、５ｎよりも薄い。また、突起電極４との接合部の幅方向（端子１１が延びる方向とは交差する方向）における断面では、図２８に示すように、半田材５ｎの量が少なくなることで、半田材５ｎの幅方向へのはみ出し量を抑制することができる。この結果、隣り合う半田材５ｎ同士の短絡（ショート）を抑制することができる。つまり、半導体装置の信頼性低下を抑制することができる。言い換えれば、半田材５ｎのはみ出した量を抑制することにより、隣り合う端子１１間の距離（突起電極４間の距離、パッド２ｄ間の距離）を近づけることができるので、集積度を向上させることができる。
【００６０】
＜封止工程＞
次に、図１０に示す封止工程では、図２９に示すように、半導体チップ２の表面２ａと、配線基板２０の上面３ａの間にアンダフィル樹脂６を供給して、パッド２ｄと端子１１の接合部を封止する。図２９は図２１に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。本工程では、例えば半導体チップ２の側面２ｃの外側に樹脂供給用のノズル２７を配置して、例えば熱硬化性樹脂であるアンダフィル樹脂６を半導体チップ２の表面２ａと、配線基板２０の上面３ａの間に供給する。これにより、パッド２ｄ、突起電極４、半田材５および端子１１の各接合部を一括して封止することができる。このように、パッド２ｄと端子１１の接合部をアンダフィル樹脂６により封止することで、接合部にかかる応力を、アンダフィル樹脂６を介して分散させることができるので、パッド２ｄと端子１１の接続信頼線を向上させる観点から好ましい。ただし、本実施の形態で説明する技術は、アンダフィル樹脂６を用いる半導体装置に限って適用されるものではなく、本実施の形態に対する変形例としては、図２９に示すアンダフィル樹脂６を配置しない半導体装置に適用することもできる。この場合、図１０に示す封止工程は省略することができる。また、アンダフィル樹脂６を用いる場合であっても、本実施の形態のように、半導体チップ２を配線基板２０上に配置してからアンダフィル樹脂６を半導体チップ２と配線基板２０との間に供給するのではなく、予め配線基板２０のチップ搭載領域にアンダフィル樹脂６を配置してから半導体チップ２を配線基板２０上に配置してもよい。
【００６１】
＜ボールマウント工程＞
次に、図１０に示すボールマウント工程では、図３０に示すように、配線基板２０の下面３ｂに形成された複数のランド１２に複数の半田ボール１３を接合する。図３０は、図２９に示す配線基板の上下を反転させた後、複数のランド上に半田ボールを接合した状態を示す拡大断面図である。本工程では、図３０に示すように配線基板２０を反転させた後、配線基板２０の下面３ｂにおいて露出する複数のランド１２のそれぞれの上に半田ボール１３を配置した後、加熱することで複数の半田ボール１３とランド１２を接合する。本工程により、複数の半田ボール１３は、配線基板２０を介して半導体チップ２と電気的に接続される。ただし、本実施の形態で説明する技術は、半田ボール１３を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール１３を形成せず、ランド１２を露出させた状態、あるいはランド１２に半田ボール１３よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。
【００６２】
＜個片化工程＞
次に、図１０に示す個片化工程では、図３１に示すように、配線基板２０を製品形成領域２０ａ毎に分割する。図３１は図２９に示す多数個取りの配線基板を個片化した状態を示す平面図（下面図）である。本工程では、図３１に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０を切断し、個片化された複数の半導体装置１を取得する。切断方法は特に限定されないが、例えばダイシングブレード（回転刃）を用いて配線基板を切削切断する方法を用いることができる。
【００６３】
以上の各工程により、図１〜図４を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
【００６４】
＜好ましい態様＞
上記の通り、本実施の形態の基本的な構成について説明したが、図１〜図３１を用いて説明した実施形態は、種々の変形例を適用することができる。以下では、本実施の形態の好ましい態様について、変形例を交えてさらに説明する。
【００６５】
＜幅広部の延在距離＞
まず、図６および図２２に示す幅広部１１ｗの長さ（延在距離；端子１１の延在方向の長さ）Ｌ１について説明する。図３２は、図２２に対する変形例である配線基板を示す拡大平面図、図３３は図３２のＣ−Ｃ線に沿った拡大断面図である。図３２に示す配線基板３０は、幅広部１１ｗの長さＬ１が幅Ｗ１よりも短くなっている点で図２２に示す配線基板２０と相違する。その他の点では、配線基板２０と同様である。前記したように、例えば印刷法により端子１１上に半田材を塗布した後、該半田材を加熱して溶融させた場合、溶融半田は、端子１１の形状に応じて変形する。すなわち、一定方向に延びる金属パターンにおいて、幅の広い部分と幅の狭い分が存在する場合、溶融半田は幅の広い部分に向かって集まり易いという傾向がある。この傾向は、幅広部１１ｗの長さＬ１に係わらず発生するため、幅広部１１ｗが形成されていれば、幅広部１１ｗ側に溶融半田を寄せることができる。したがって、図３２に示す配線基板３０のように例えば、幅Ｗ１よりも短い長さＬ１を有する幅広部１１ｗを適用することができる。ただし、幅広部１１ｗ平面積と半田材５ａ全体の塗布量の関係によっては、図３３に示すように幅狭部１１ｎ上であっても、幅広部１１ｗと隣接する領域における半田材５ａ２の厚さは、半田材５ａ１と同程度の厚さとなる場合がある。また、幅広部１１ｗの平面積を拡大させる観点からは、図３２に示す幅Ｗ１をさらに長くする方法が考えられる。しかし、幅Ｗ１を長くすれば、配線基板３０の上面３ａにおける端子１１の配置ピッチ（幅Ｗ１方向の配置ピッチ）が拡大することとなるため、半導体装置の小型化が困難になる。したがって、端子１１の配置ピッチの拡大を抑制し、かつ、突起電極４を接合する領域の半田材５ａ２の厚さを薄くする観点からは、図２２に示す配線基板２０のように幅広部１１ｗの長さＬ１を長くすることが好ましい。本願発明者の検討によれば、幅広部１１ｗの長さＬ１を幅Ｗ１以上とすることで、幅狭部１１ｎ上に配置される半田材５ａ２の厚さを安定的に薄くすることができる。
【００６６】
また、幅広部１１ｗの長さＬ１を長くする場合、以下の効果が得られる。すなわち、図１０に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部１１ｗをテスト用のパッドとして用いることができる。ここで、図８に示すように、突起電極４の先端面４ｓは平坦な面であるのに対し、電気的検査で使用するテストピン（プローブ針）の先端の形状は尖っている（図示しない）。一方、幅狭部１ｎの表面（上面、突起電極４と対向する面）は、幅広部１ｗの表面（上面）の平坦度よりも低い。そのため、この幅広部１１ｗをテスト用のパッドとすることでテストピンの接触不良を抑制することができる。なお、幅広部１１ｗは端子１１の一部を構成し、突起電極４が接合される幅狭部１１ｎと一体に形成されている。このように、配線基板２０上に半導体チップ２を搭載する前に、導通試験を行うことにより、不良箇所を予め検出することができる。そして不良箇所を予め検出すれば、補修ができない場合であっても、不良が検出された製品形成領域２０ａに良品の半導体チップ２を搭載してしまうロスを低減することができる。上記したように、半導体チップ２を搭載する前に行う配線基板２０の電気的検査工程において、幅広部１１ｗをテスト用のパッドとして用いる場合には、長さＬ１を５０μｍ以上とすることが好ましい。
【００６７】
＜複数列で配置したパッド列間距離＞
次に、図３に示すように、複数のパッドを複数列で配置した場合のパッド列間距離について説明する。図３４は、図３に対する変形例である半導体チップを示す平面図である。また、図３５は図３４に示す半導体チップを図３２に示す配線基板上に搭載した状態を示す拡大平面図、図３６は図３５にＣ−Ｃ線に沿った拡大断面図である。
【００６８】
図３４に示す半導体チップ３１は、第１列目パッド２ｄ１がそれぞれ半導体チップ３１の側面２ｃ側に寄せて配置されている点、および第１列目パッド２ｄ１の数が多い点で、図３に示す半導体チップ２と相違する。言い換えれば、図３４に示す半導体チップ３１は、側面２ｃに沿って複数列でパッド２ｄが配置されているが、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１が図３に示す半導体チップ２における距離Ｐ１よりも短い。また、図３４に示す例では、第１列目パッド２ｄ１の数が、図３に示す例よりも多くなっている。その他の点では、図３に示す半導体チップ２と同様である。図３４に示す半導体チップ３１のように、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１を短くすると、第１列目パッド２ｄ１を側面２ｃ側（表面２ａの外縁側）に寄せることができる。ここで、半導体チップ３１の表面２ａは、例えば論理回路などの主回路（コア回路）が形成される主回路形成領域（論理回路形成領域）と、複数のパッド２ｄが配置される入出力端子形成領域（Ｉ／Ｏ領域）に区分けされる。図３４に示す例では、表面２ａの中央部に主回路形成領域が形成され、その主回路形成領域を取り囲むように、入出力端子形成領域が配置される。このように主回路形成領域と入出力端子形成領域を区分けすることで、例えば複数のパッド２ｄに応力が発生した場合でも、その影響が主回路に及ぶことを抑制できる。また、第１列目パッド２ｄ１を表面２ａの外周側に寄せて配置することで、主回路形成領域の面積を広くすることができる。また、全てのパッド２ｄを表面２ａの周縁部に集約することで、外部端子であるパッド２ｄの数を増やすことができる。
【００６９】
ここで、図３４に示す半導体チップ３１を、例えば図２２に示す配線基板２０上に搭載する場合、距離Ｐ１が短くなったことにより、突起電極４が幅広部１１ｗと重なってしまう場合がある。図２２に示す配線基板２０のように、複数列で配置される突起電極４の間（第１列目パッド２ｄ１と第２列目パッド２ｄ２の間）に幅広部１１ｗを配置する場合には、１列目の突起電極４と２列目の突起電極４の間の隙間を幅広部１１ｗの長さＬ１の２倍よりも大きい長さとする必要がある。このため、図２２に示すように幅広部１１ｗの長さＬ１を幅Ｗ１よりも長くすると、突起電極４が幅広部１１ｗと重なってしまう場合がある。そこで、複数列で配置される突起電極４の間（第１列目パッド２ｄ１と第２列目パッド２ｄ２の間）に幅広部１１ｗを配置する場合には、図３５に示す配線基板３０のように、幅広部１１ｗの長さＬ１が幅Ｗ１よりも短く（小さく）なるようにすることが好ましい。これにより、突起電極４を確実に幅狭部１１ｎ上に配置することができる。
【００７０】
ただし、幅広部１１ｗ平面積と半田材５ａ全体の塗布量の関係によっては、図３６に示すように幅狭部１１ｎ上であっても、幅広部１１ｗと隣接する領域における半田材５ａ２の厚さは、半田材５ａ１と同程度の厚さとなる場合がある。この場合、この場合、幅狭部１１ｎ上に突起電極４を接合した場合でも、半田材のはみ出し量が増加する。また、幅広部１１ｗの長さＬ１を短くする場合、図１０に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部１１ｗをテスト用のパッドとして用いることが困難になる。そこで、上記を勘案すると、図３７および図３８示す変形例のように、幅広部１１ｗの間に設けられた幅狭部１１ｎ上に突起電極４を配置（接合）する構成が特に好ましい。図３７は、図２２に対する他の変形例である配線基板に図３４に示す半導体チップを搭載した状態を示す拡大平面図、図３８は図３７のＣ−Ｃ線に沿った拡大断面図である。
【００７１】
図３７に示す配線基板３２は、第１列目端子１１ａが備える幅広部１１ｗと第２列目端子１１ｂが備える幅広部１１ｗの間に幅狭部１１ｎ（第１列目端子１１ａの幅狭部１１ｎと第２列目端子１１ｂの幅狭部１１ｎ）が配置され、この幅狭部１１ｎ上にそれぞれ突起電極４が配置されている点で、図２２に示す配線基板２０とは異なる。言い換えれば、図３７に示す配線基板３２は、第１列目端子１１ａの幅広部１１ｗと第２列目端子１１ｂの間に突起電極４を接合する接合領域が配置されている点で、図２２に示す配線基板２０とは異なる。また、配線基板３２は、幅広部１１ｗが端子１１の途中からソルダレジスト膜１６の開口部１６ａの境界まで延びている点で、図２２に示す配線基板２０とは異なる。
【００７２】
図３７に示す配線基板３２のように、第１列目端子１１ａが備える幅広部１１ｗと第２列目端子１１ｂが備える幅広部１１ｗの間に幅狭部１１ｎを配置し、この幅狭部１１ｎ上に突起電極４を配置する場合、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１に係わらず、幅広部１１ｗの位置および長さＬ１を設定することができる。つまり、幅広部１１ｗの長さＬ１を考慮せずに半導体チップ３１のパッド２ｄ（突起電極４）を配置することができる。また、図３８に示すように、半田材５ａの厚さは、幅広部１１ｗ上に配置される半田材５ａ１の方が幅狭部１１ｎ上に配置される半田材５ａ２よりも厚くなる点は、前記した配線基板２０と同様である。つまり、図３７および図３８に示す配線基板３２の場合、第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１が狭い半導体チップ３１を搭載する場合であっても、突起電極４の接合位置を、安定的に薄く形成された半田材５ａ２上とすることができる。また、図３７に示す配線基板３２は、幅広部１１ｗの長さＬ１を第１列目パッド２ｄ１と第２列目パッド２ｄ２の距離（パッド列間距離）Ｐ１に係わらず、長くすることができるので、例えば、図１０に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部１１ｗをテスト用のパッドとして用いることができる。
【００７３】
また、複数の端子１１のそれぞれにおいて、突起電極４を接合する領域の半田材５ａ２の厚さのばらつきを低減する観点からは、図３９および図４０に示す配線基板３３のように、複数の端子１１のそれぞれが幅狭部１１ｎに挟まれた幅広部１１ｗを有する構造とすることが好ましい。図３９は図３７に対する変形例を示す拡大平面図、図４０は図３９のＣ−Ｃ線に沿った拡大断面図である。図３９に示す配線基板３３は、複数の端子１１のそれぞれが、幅狭部１１ｎに挟まれた幅広部１１ｗを有している点で図３７に示す配線基板３２と相違する。言い換えれば、配線基板３２の幅広部１１ｗは、ソルダレジスト膜１６の開口部１６ａの境界まで延びず、開口部の境界には幅狭部１１ｎが配置されている点で配線基板３２と異なる。その他の点は配線基板３２と同様である。
【００７４】
前記したように、本実施の形態では、端子１１上において、溶融半田が幅の広い部分に集まり易いという性質を利用して、図１０に示す半田材塗布工程の後、熱処理工程を行うことにより、半田材５ａ（図３８参照）の厚さを制御している。ここで、図３７に示す配線基板３２のように幅広部１１ｗをソルダレジスト膜１６の開口部１６ａの境界まで延ばす場合、開口部１６ａの位置精度によって、幅広部１１ｗの長さＬ１に、ばらつきが生じる。幅広部１１ｗの長さＬ１にばらつきが生じると、図３８に示す半田材５ａ１、および半田材５ａ２の厚さにばらつきが生じる懸念がある。そこで、図３９に示すように、幅広部１１ｗは、ソルダレジスト膜１６の開口部１６ａの境界まで延ばさず、幅狭部１１ｎに挟まれた幅広部１１ｗを有する構造とすることで、開口部１６ａの位置精度の影響を低減することができる。つまり、幅狭部１１ｎに挟まれた幅広部１１ｗを有する構造とすることで、幅広部１１ｗの面積のばらつきを低減することができる。この結果、図４０に示すように、突起電極４が接合される領域の半田材５ａ２の厚さのばらつきを低減することができる。
【００７５】
＜その他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
例えば、前記実施の形態では、複数の端子１１のそれぞれが一つの幅広部１１ｗを備えている実施態様に説明したが、例えば、図４１に示す配線基板３４のように、複数の端子１１のそれぞれが、複数（図４１では２個）の幅広部１１ｗを備え、幅広部１１ｗの間の幅狭部１１ｎ上に突起電極４を接合する構成とすることができる。図４１は、図３９に示す配線基板に対する変形例を示す拡大平面図である。図４１に示す配線基板３４は、２個の幅広部１１ｗが設けられている点で図３９に示す配線基板３３と相違する。その他の点は配線基板３３と同様である。配線基板３４のように一つの端子１１に複数の幅広部１１ｗが設けられている場合、半田材は幅広部１１ｗのそれぞれに集まるので、幅広部１１ｗの間に配置された幅狭部１１ｎ上における半田材の厚さを安定的に薄くすることができる。ただし、本願発明者の検討によれば、図３９および図４０に示す配線基板３３を用いることで、半田材５ａ２（図４０参照）の厚さを安定的に薄くすることができる。したがって、導体パターンの形状を単純化する観点から図３９および図４０に示す配線基板３３の方が、より好ましい。つまり、複数列で配置される突起電極４の間には幅広部１１ｗが配置されない構成が好ましい。
【００７７】
また例えば、前記実施の形態では、端子１１の一方の端部は他の導体パターンに接続されず、他方の端部が配線１４に接続される実施態様について説明したが、例えば図４２に示す配線基板３５のように、端子１１の両端部がそれぞれ配線１４に接続される構成に適用することができる。図４２は、図３９に対する他の変形例を示す拡大平面図である。図４２に示す配線基板３５は、端子１１の両端が、それぞれソルダレジスト膜１６に覆われる配線１４に接続されている点で図３９に示す配線基板３３と相違する。その他の点は配線基板３３と同様である。また、図４２に示す半導体チップ３６は、複数のパッド２ｄ（突起電極４）が一列で配置されている点を除き、図３９に示す半導体チップ３１と同様である。図４２に示すように、端子１１の両端部をそれぞれ配線１４に接続する場合、いずれか一方の配線１４を介して下層の配線層（下層の配線層の配線）と接続することができる。つまり、下層の配線層の配線と電気的に接続するためには、ビア配線を形成する必要があるが、配線基板３５の場合、端子１１の両端部をそれぞれ配線１４に接続するので、ビア配線のレイアウトの自由度を向上させることができる。また、配線基板３５は図４２に示すように、複数のパッド２ｄ（突起電極４）が一列で配置された半導体チップ３６をフリップチップ実装方式により搭載する実施態様に適用して特に有効である。図４２に示すように、複数のパッド２ｄ（突起電極４）が一列で配置される半導体チップ３６に適用する場合、隣り合う幅広部１１ｗの配置ピッチを広くする観点から、複数の幅広部１１ｗはパッド２ｄ（突起電極４）が配置される配列ラインを挟むように２列で配置され、かつ、配列ラインに対して交互に反対側に並ぶように配置されることが好ましい。このような配置端子配置にすれば、隣り合う幅広部１１ｗの間のスペースを広くすることができる。したがって、隣り合う幅広部１１ｗの間に幅狭部１１ｎを配置するスペースを容易に確保することができる。この結果、幅広部１１ｗの間に配置される幅狭部１１ｎをさらに伸ばすことで、端子１１の両端部をそれぞれ配線１４に接続することができる。
【００７８】
また例えば、前記実施の形態では、印刷法（例えば図１３および図１４に示す方法）により半田材５ａを配線基板３の端子１１上に形成することについて説明したが、この方法の場合、熱処理工程（加熱処理工程）を含んでいるため、準備される配線基板２０の各チップ領域（デバイス領域）２５ａに設けられた端子１１のうちの幅広部１１ｗと幅狭部１１ｎに形成される半田材５ａの厚さは互いに異なる。すなわち、幅広部１１ｗに配置される半田材５ａ１の厚さ（量）は、幅狭部１１ｎに配置される半田材５ａ２の厚さ（量）よりも多くなる。一方、半田材５ａの形成方法としてめっき法（電解めっき法、無電解めっき法）を採用することで、端子１１のうちの幅広部１１ｗに形成される半田材５ａ１の厚さを、端子１１のうちの幅狭部１１ｎに形成される半田材５ａ２の厚さと同じにすることができる。しかし、後のチップ搭載工程は加熱工程を含んでいるため、このチップ搭載工程において幅狭部１１ｎに形成された半田材５ａ２の一部が幅広部１１ｗに移動し、この結果、幅広部１１ｗにおける半田材５ａ１の量が多くなる。そのため、突起電極４を幅広部１１ｗに接合すると、半田材が周囲にはみ出してしまう恐れがある。このとき、前記実施の形態における変形例のように、突起電極４の先端面４ｓにニッケル（Ｎｉ）を形成している場合は、半田材の濡れ性が低下するため、半田材がよりはみ出し易くなる。以上のことから、チップ搭載工程では、めっき法を用いて半田材５ａを端子１１上に形成した配線基板を使用する場合、すなわち、配線基板を準備する段階では、幅広部１１ｗに配置される半田材５ａ１の厚さが幅狭部１１ｎに配置される半田材５ａ２の厚さと同じであっても、幅広部１１ｗではなく、前記実施の形態のように、半田材５ａが薄く形成された領域、すなわち、幅狭部１１ｎ上のボンディング領域に突起電極４を接合することが好ましい。
【００７９】
また例えば、前記実施の形態では、配線基板３上に１個の半導体チップ２がフリップチップ実装方式により搭載された半導体装置１について説明したが、配線基板上に搭載されて半導体チップの数は１個に限定されない。例えば、複数の半導体チップを積層する、ＳＩＰ（System in Package）などの半導体装置に適用することができる。また例えば、配線基板３上に、別の半導体装置を積層して、ＰＯＰ（Package on Package）と呼ばれる半導体装置に適用することがきる。
【００８０】
また、例えば、前記実施の形態では、例えば銅（Ｃｕ）から成り、柱状に形成された突起電極４を、半田材５を介して接合する実施態様について説明したが、種々の変形例を適用することができる。例えば、金（Ａｕ）から成り、ボールボンディング技術により形成された突起電極を用いる場合であっても、該突起電極に半田材を予め取り付けた状態で、端子１１上に塗布された半田材と接合する場合には、前記したように半田材のはみ出し量によっては、短絡不良が発生する場合がある。したがって、前記実施の形態で説明した技術を適用することによりこれを抑制することができる。
【産業上の利用可能性】
【００８１】
半導体チップのバンプ電極を、半田材を介して基板の端子に接続する半導体装置に利用可能である。
【符号の説明】
【００８２】
１ 半導体装置
２ 半導体チップ
２ａ 表面
２ｂ 裏面
２ｃ 側面
２ｄ パッド（電極パッド、ボンディングパッド、チップ電極）
２ｄ１ 第１列目パッド
２ｄ２ 第２列目パッド
２ｅ 配線
２ｆ 絶縁膜
２ｇ 絶縁膜
２ｈ 開口部
３ 配線基板（基材、インタポーザ）
３ａ 上面
３ｂ 下面
３ｃ 側面
４ 突起電極（バンプ電極、柱状電極）
４ｓ 先端面
５、５ｎ、５ｗ 半田材
５ａ、５ａ１、５ａ２ 半田材（第２半田材）
５ｂ 半田材（第１半田材）
６ アンダフィル樹脂（封止体）
１１ 端子（ボンディングリード）
１１ａ 第１列目端子（第１列目ボンディングリード）
１１ｂ 第２列目端子（第２列目ボンディングリード）
１１ｃ 上面
１１ｄ 側面
１１ｎ 幅狭部
１１ｗ 幅広部
１２ ランド（端子）
１３ 半田ボール
１４ 配線
１５ 絶縁層
１５ａ 上面
１５ｂ 下面
１６、１７ ソルダレジスト膜（絶縁膜）
１６ａ、１７ａ 開口部
２０ 配線基板（多数個取り基板）
２０ａ 製品形成領域
２０ｂ 枠部（枠体）
２０ｃ ダイシングライン（ダイシング領域）
２５ ウエハ（半導体ウエハ）
２５ａ チップ領域
２５ｂ スクライブライン（スクライブ領域）
２６ マスク
２６ａ 貫通孔
２７ ノズル
３０、３２、３３、３４、３５ 配線基板
３１、３６ 半導体チップ
ＦＬ フラックス（フラックス成分）
Ｍｓ 溶融半田
ＮＦ 粘着膜
Ｐ１ 距離
Ｐｓｓ 半田ペースト
Ｐｗｓ 半田粒子
Ｗ１、Ｗ２、ＷＢ 幅
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）平面視において第１の幅からなる第１部分、および前記第１部分と一体に形成され、かつ、平面視において前記第１の幅よりも小さい第２の幅からなる第２部分、で構成された複数のボンディングリードが形成された上面を備えた配線基板を準備する工程；
（ｂ）表面、前記表面に形成された複数のボンディングパッド、前記複数のボンディングパッドに接合された複数の突起電極、および前記複数の突起電極の先端面に取り付けられた複数の第１半田材を有する半導体チップを、前記表面が前記配線基板の前記上面と対向するように前記配線基板上に配置し、前記複数のボンディングリードと前記複数のボンディングパッドを電気的に接続する工程；
ここで、
前記（ａ）工程で準備する前記配線基板の前記複数のボンディングリードには、複数の第２半田材が予め形成され、
前記（ｂ）工程では、前記複数の突起電極が前記複数のボンディングリードの前記第２部分とそれぞれ重なるように、前記半導体チップを前記配線基板上に配置しており、
前記（ｂ）工程では、前記第２半田材に熱を加えることで前記第２半田材を溶融させている。
【請求項２】
請求項１において、
前記（ａ）工程において、前記複数のボンディングリードのうちの前記第２部分に配置される前記複数の第２半田材の厚さは、前記複数のボンディングリードのうちの前記第１部分に配置される前記複数の第２半田材の厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
前記（ａ）工程には、前記複数のボンディングリード上に半田材を塗布した後、前記半田材を加熱することで、前記第２半田材を形成する工程が含まれることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記突起電極の先端面は、平面視において、前記第１部分と重ならないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
前記複数の突起電極は前記複数のボンディングパッド上に金属膜を堆積させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記複数の突起電極は、銅（Ｃｕ）を主成分とすることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記複数の第１半田材は、前記複数の突起電極の前記先端面に半田膜を堆積させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１において、
前記第２部分の前記第２の幅は、前記複数の突起電極それぞれの幅よりも小さいことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１において、
前記第１部分の延在方向の長さは、前記第１の幅以上であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１において、
前記第１部分の延在方向の長さは、５０μｍ以上であって、
前記（ａ）工程には前記配線基板に配線を形成した後で、電気的検査を行う工程が含まれ、
前記電気的検査では、前記第１部分をテスト用のパッドとして用いることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１において、
前記半導体チップは、平面視において四辺形を成す前記表面、前記表面の反対側に位置する裏面、および前記表面と前記裏面の間に位置する側面を有し、
前記複数のボンディングパッドには、前記側面に沿って配置される複数の第１列目パッドと、前記第１列目パッドと前記側面の間に配置される複数の第２列目パッドが含まれ、
前記複数のボンディングリードには、前記複数の第１列目パッドと電気的に接続される複数の第１列目ボンディングリードと、前記複数の第２列目パッドと電気的に接続される複数の第２列目ボンディングリードが含まれることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記（ｂ）工程では、平面視において前記複数の第１列目ボンディングリードの前記第１部分と、前記複数の第２列目ボンディングリードの前記第１部分は複数列で配置される前記複数の突起電極の間に配置され、
前記第１部分の延在方向の長さは、前記第１の幅より小さいことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１において、
前記（ｂ）工程では、平面視において複数列で配置される前記複数の突起電極は、前記複数の第１列目ボンディングリードの前記第１部分と、前記複数の第２列目ボンディングリードの前記第１部分の間に配置されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記配線基板の前記上面は、絶縁膜により覆われ、かつ、開口部が形成され、
前記複数の第１列目および第２列目ボンディングリードは前記開口部において、前記絶縁膜から露出しており、
前記複数の第１列目および第２列目ボンディングリードのそれぞれの前記第１部分は、前記絶縁膜の前記開口部との境界までは延びていないことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１において、
前記配線基板の前記上面には、前記複数の端子と電気的に接続される複数の配線が形成され、
前記複数の第１列目および第２列目ボンディングリードのそれぞれは、一方の端部は他の導体パターンには接続されず、他方の端部が前記複数の配線に接続されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１において、
前記複数のボンディングリードのそれぞれは、複数の前記第１部分と、前記第１部分の間に配置される前記第２部分を有していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１において、
前記配線基板の前記上面には、前記複数の端子と電気的に接続される複数の配線が形成され、
前記複数のボンディングリードのそれぞれは、両方の端部が前記複数の配線に接続されていることを特徴とする半導体装置の製造方法。
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）平面視において第１の幅からなる第１部分、および前記第１部分と一体に形成され、かつ、平面視において前記第１の幅よりも小さい第２の幅からなる第２部分、で構成された複数のボンディングリードが形成された上面を備えた配線基板を準備する工程；
（ｂ）表面、前記表面に形成された複数のボンディングパッド、前記複数のボンディングパッドに接合された複数の突起電極、および前記複数の突起電極の先端面に取り付けられた複数の第１半田材を有する半導体チップを、前記表面が前記配線基板の前記上面と対向するように前記配線基板上に配置し、前記複数のボンディングリードと前記複数のボンディングパッドを電気的に接続する工程；
ここで、
前記（ａ）工程で準備する前記配線基板の前記複数のボンディングリードには、複数の第２半田材が予め形成され、
前記（ｂ）工程では、前記複数の突起電極が前記複数のボンディングリードの前記第２部分とそれぞれ重なるように、前記半導体チップを前記配線基板上に配置しており、
前記（ｂ）工程では、前記第２半田材に熱を加えることで前記第２半田材を溶融させている。
【請求項２】
請求項１において、
前記（ａ）工程において、前記複数のボンディングリードのうちの前記第２部分に配置される前記複数の第２半田材の厚さは、前記複数のボンディングリードのうちの前記第１部分に配置される前記複数の第２半田材の厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
前記（ａ）工程には、前記複数のボンディングリード上に半田材を塗布した後、前記半田材を加熱することで、前記第２半田材を形成する工程が含まれることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記突起電極の先端面は、平面視において、前記第１部分と重ならないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
前記複数の突起電極は前記複数のボンディングパッド上に金属膜を堆積させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記複数の突起電極は、銅（Ｃｕ）を主成分とすることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記複数の第１半田材は、前記複数の突起電極の前記先端面に半田膜を堆積させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１において、
前記第２部分の前記第２の幅は、前記複数の突起電極それぞれの幅よりも小さいことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１において、
前記第１部分の延在方向の長さは、前記第１の幅以上であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１において、
前記第１部分の延在方向の長さは、５０μｍ以上であって、
前記（ａ）工程には前記配線基板に配線を形成した後で、電気的検査を行う工程が含まれ、
前記電気的検査では、前記第１部分をテスト用のパッドとして用いることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１において、
前記半導体チップは、平面視において四辺形を成す前記表面、前記表面の反対側に位置する裏面、および前記表面と前記裏面の間に位置する側面を有し、
前記複数のボンディングパッドには、前記側面に沿って配置される複数の第１列目パッドと、前記第１列目パッドと前記側面の間に配置される複数の第２列目パッドが含まれ、
前記複数のボンディングリードには、前記複数の第１列目パッドと電気的に接続される複数の第１列目ボンディングリードと、前記複数の第２列目パッドと電気的に接続される複数の第２列目ボンディングリードが含まれることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記（ｂ）工程では、平面視において前記複数の第１列目ボンディングリードの前記第１部分と、前記複数の第２列目ボンディングリードの前記第１部分は複数列で配置される前記複数の突起電極の間に配置され、
前記第１部分の延在方向の長さは、前記第１の幅より小さいことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１において、
前記（ｂ）工程では、平面視において複数列で配置される前記複数の突起電極は、前記複数の第１列目ボンディングリードの前記第１部分と、前記複数の第２列目ボンディングリードの前記第１部分の間に配置されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記配線基板の前記上面は、絶縁膜により覆われ、かつ、開口部が形成され、
前記複数の第１列目および第２列目ボンディングリードは前記開口部において、前記絶縁膜から露出しており、
前記複数の第１列目および第２列目ボンディングリードのそれぞれの前記第１部分は、前記絶縁膜の前記開口部との境界までは延びていないことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１において、
前記配線基板の前記上面には、前記複数の端子と電気的に接続される複数の配線が形成され、
前記複数の第１列目および第２列目ボンディングリードのそれぞれは、一方の端部は他の導体パターンには接続されず、他方の端部が前記複数の配線に接続されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１において、
前記複数のボンディングリードのそれぞれは、複数の前記第１部分と、前記第１部分の間に配置される前記第２部分を有していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１において、
前記配線基板の前記上面には、前記複数の端子と電気的に接続される複数の配線が形成され、
前記複数のボンディングリードのそれぞれは、両方の端部が前記複数の配線に接続されていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【公開番号】特開２０１３−１２６４８（Ｐ２０１３−１２６４８Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４５４３１（Ｐ２０１１−１４５４３１）
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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