半導体装置及び半導体装置の製造方法
【課題】素子分離領域での電流リークを低減する。
【解決手段】抵抗素子５用の多結晶シリコン膜５０の第２領域５２にはドーパントがイオン注入されている。抵抗素子６用の多結晶シリコン膜６０の第２領域６２には窒素等がイオン注入されている。第２領域５２，６２は第１領域５１，６１よりも結晶欠陥密度が高い。抵抗素子７用の多結晶シリコン膜７０中の結晶欠陥密度はシリサイド膜７３付近においてより高い。抵抗素子８用の多結晶シリコン膜８０は素子分離絶縁膜３の開口内のシリサイド膜を介して基板２に接している。当該シリサイド膜付近の基板表面２Ｓ内の結晶欠陥密度は周辺よりも高い。
【解決手段】抵抗素子５用の多結晶シリコン膜５０の第２領域５２にはドーパントがイオン注入されている。抵抗素子６用の多結晶シリコン膜６０の第２領域６２には窒素等がイオン注入されている。第２領域５２，６２は第１領域５１，６１よりも結晶欠陥密度が高い。抵抗素子７用の多結晶シリコン膜７０中の結晶欠陥密度はシリサイド膜７３付近においてより高い。抵抗素子８用の多結晶シリコン膜８０は素子分離絶縁膜３の開口内のシリサイド膜を介して基板２に接している。当該シリサイド膜付近の基板表面２Ｓ内の結晶欠陥密度は周辺よりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子分離領域での電流リークを低減可能な半導体装置及びそのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、トランジスタ、キャパシタ、抵抗等の基本素子を配線で接続している。なお、トランジスタの電極をそのまま配線として用いる場合もある。一般的に、トランジスタやキャパシタの電極や、配線として、アルミニウムや銅等の金属や、多結晶シリコンが多用されている。この際、電極や配線に多結晶シリコン膜を用いる場合、多結晶シリコン膜上に全体にシリサイド膜や金属膜を形成することによって、電気抵抗の低減化が図られる。
【０００３】
半導体膜、例えば多結晶シリコン膜は抵抗素子としても用いられる。このとき、当該抵抗素子の抵抗値は多結晶シリコン膜の断面積に反比例し、長さ及び不純物（ドーパント）濃度に比例する。例えば抵抗を高くする場合、多結晶シリコン膜の断面積をより小さくしたり、長さをより長くしたりする。更には、多結晶シリコン膜の不純物濃度をより低くしたり又は多結晶シリコン膜に不純物を導入しないで用いることによっても抵抗を高くすることができる。
【０００４】
電極や配線として用いる低抵抗の多結晶シリコン膜と、抵抗素子として用いる高抵抗の多結晶シリコン膜とは、１つの多結晶シリコン膜から形成可能である。ここで、図１４を参照しつつ従来の半導体装置１Ｐの形成方法を説明する。
【０００５】
まず、ＬＯＣＯＳ(Local Oxidation of Silicon)法等を用いてシリコン酸化膜から成る素子分離絶縁膜３Ｐを形成することによって、シリコン基板２Ｐを活性領域と素子分離領域とに区画する。その後、ウエルや素子分離注入領域をイオン注入法等で形成する。
【０００６】
次に、トランジスタ（図示せず）の形成領域に、ゲート酸化膜を形成する。その後、ＬＰＣＶＤ（減圧ＣＶＤ）法により、ドーピングされていない（真性の）多結晶シリコン膜を５０ｎｍ〜２５０ｎｍの厚さで基板２Ｐ上の全体に堆積し、当該多結晶シリコン膜を写真製版法によってパターニングする。このとき、多結晶シリコン膜のうちで素子分離膜３Ｐ上にパターニングされた部分が抵抗素子５Ｐになる。抵抗素子５Ｐはレジストや酸化膜等で覆い、トランジスタ製造工程での影響を受けないように保護する。
【０００７】
上記パターニングされた多結晶シリコン膜のうちでトランジスタ配置領域内の部分は、シリサイド膜と共にトランジスタのゲート電極になる。具体的には、当該多結晶シリコン膜に接するように露出表面上にチタン、コバルト、ニッケル、タングステン等の金属膜を形成してシリサイド化反応を生じさせることにより、シリサイド膜を形成する。あるいは、多結晶シリコン膜に接するように直接、タングステンシリサイド膜等を堆積する。なお、このとき、ゲート・シリサイド膜を形成するための上記金属膜や上記シリサイド膜は、抵抗素子５Ｐを覆うレジスト等上にも形成される。
【０００８】
その後、不図示の保護膜や金属配線等を形成することによって、半導体装置１Ｐが完成する。
【０００９】
なお、多結晶シリコンに代えて非結晶（アモルファス）シリコンが用いられる場合もある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述のように、トランジスタ配置領域に対して各種処理を施す間、抵抗素子５Ｐはレジストや酸化膜で覆われる。また、トランジスタ配置領域への処理の際、かかるレジスト等上にゲート・シリサイド膜を形成するための上記金属膜や上記シリサイド膜が形成される。
【００１１】
ところで、レジストや酸化膜中での金属原子の拡散係数はシリコン中での拡散係数（図１５参照）と同様の傾向を示し、ボロンやヒ素等に比べて大きい。このため、上述のゲート・シリサイド膜用の金属膜中やシリサイド膜中の金属原子がレジスト等中へ進入する場合がある。
【００１２】
レジスト等へ進入した金属原子は多結晶シリコン膜５Ｐ中又は／及び素子分離絶縁膜３Ｐ中を通って基板２Ｐ内へ拡散する。その結果、図１６に示すように、基板２Ｐ中に進入した金属原子１１Ｐによって、素子分離絶縁膜３Ｐの下方で、すなわち素子分離領域でリーク電流１２Ｐが引き起こされる。
【００１３】
なお、メタル・ゲートとしての金属膜（例えばタングステンやアルミニウム等）や金属配線（例えばアルミニウムや銅等）中の金属原子も上記金属原子１１Ｐに成りうる。
【００１４】
本発明はかかる点に鑑みてなされたものであり、素子分離領域での電流リークを低減可能な半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る半導体装置は、半導体基板の半導体表層に配置された活性領域と、前記活性領域を区画するように前記半導体基板の半導体表層に形成され、絶縁膜からなる素子分離膜と、前記素子分離膜上に配置された半導体膜からなる抵抗素子と、を備え、前記抵抗素子は、平面視において第１領域と、前記第１領域内よりも結晶欠陥の密度が高い第２領域とを含み、前記第２領域は、前記絶縁膜上に配置される。
【００１６】
また、本発明の別の態様に係る半導体装置の製造方法は、(a)半導体基板の表層に、活性領域を区画するように、絶縁膜からなる素子分離膜を形成する工程と、(b)前記素子分離膜上に、半導体膜からなる抵抗素子を形成する工程とを備え、前記工程(b)は、(b)-1)平面視における前記半導体膜の一部の領域内の結晶欠陥の密度を増大する工程を含み、前記半導体膜の前記一部の領域は、前記半導体膜のうちで前記絶縁膜の上に配置されている部分である。
【発明の効果】
【００１７】
上記一態様によれば、第２領域内の結晶欠陥がゲッタリング効果を奏するので、絶縁膜下でのリーク電流を低減することができる。
【００１８】
また、上記別の態様によれば、工程(b)-1)で生成された結晶欠陥がゲッタリング効果を奏するので、絶縁膜下でのリーク電流が低減された半導体装置を製造することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係る半導体装置を説明するための斜視図である。
【図２】実施の形態１に係る半導体装置を説明するための断面図である。
【図３】実施の形態１に係る半導体装置を説明するための断面図である。
【図４】実施の形態１に係る半導体装置を説明するための断面図である。
【図５】実施の形態１に係る半導体装置を説明するための断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１４】従来の半導体装置を説明するための斜視図である。
【図１５】シリコン中での拡散係数を説明するためのグラフである。
【図１６】従来の半導体装置における電流リークを説明するための斜視図である。
【発明を実施するための形態】
【００２０】
＜実施の形態１＞
図１に実施の形態１に係る半導体装置１を説明するための斜視図を示す。図１に示すように、半導体装置１は、半導体基板（以下、単に「基板」とも呼ぶ）２と、ＭＯＳＦＥＴ９０と、素子分離絶縁膜（ないしは絶縁膜）３と、抵抗素子５，６，７，８，５Ｐとを備えている。なお、図１への図示化は省略するが、半導体装置１は他のトランジスタやキャパシタ等を備えている。
【００２１】
具体的には、基板２は例えばｐ型のシリコンから成る。基板２の表面（以下「基板表面」とも呼ぶ）２Ｓ上に素子分離絶縁膜３が形成されており、素子分離絶縁膜３によって基板２が活性領域と素子分離領域とに区画されている。なお、素子分離絶縁膜３下の基板表面２Ｓ内に素子分離注入領域が形成されている。
【００２２】
活性領域内において、基板表面２Ｓ上にＭＯＳＦＥＴ９０のゲート絶縁膜９２と、多結晶シリコン膜９３と、シリサイド膜９４とがこの順序で形成されている。なお、多結晶シリコン膜９３とシリサイド膜９４とから成る構成がＭＯＳＦＥＴ９０のゲート電極９５にあたる。基板２のうちでゲート絶縁膜９２下方部分、すなわちチャネル領域を介して、基板表面２Ｓ内にＭＯＳＦＥＴ９０のソース／ドレイン領域９１が形成されている。
【００２３】
次に、抵抗素子５〜８，５Ｐを説明する。各抵抗素子５〜８，５ＰはＭＯＳＦＥＴ９０のゲート電極９５やソース／ドレイン領域９１と不図示の部分で接続されている、あるいは不図示のトランジスタやキャパシタ等に接続されている。なお、抵抗素子５Ｐは従来と同様の抵抗素子である。
【００２４】
図２に抵抗素子５を説明するための断面図を示す。図２は図１中のＡ−Ａ線における縦断面の一部にあたる。抵抗素子５は素子分離絶縁膜３上に形成された（より具体的には素子分離絶縁膜３を介して基板表面２Ｓに対面し、素子分離絶縁膜３に接して形成された）多結晶シリコン膜（ないしは半導体膜）５０から成る。当該多結晶シリコン膜５０は例えば５０ｎｍ〜２５０ｎｍ厚の帯状に形成されている。
【００２５】
特に、抵抗素子５の多結晶シリコン膜５０は基板表面２Ｓの平面視に相当の平面視において第１領域５１と、第１領域５１よりも不純物（ないしはドーパント）濃度が高い第２領域５２とを含んでいる。第２領域５２は、例えば、ヒ素を５×１０２０／ｃｍ３の濃度で含んでいる。なお、第２領域５２内のドーパントはＰ型／Ｎ型のいずれの導電型を与えるものであっても良い。第２領域５２内の不純物は結晶欠陥４を誘起する結晶欠陥誘起粒子として働き、不純物濃度の違いに起因して第２領域５２は第１領域５１よりも結晶欠陥４の密度が高い。
【００２６】
多結晶シリコン膜５０は第２領域５２を少なくとも１つ含んでおり（図１には２つの場合を図示している）、第２領域５２は例えば、多結晶シリコン膜５０の表面のうちで素子分離絶縁膜３から遠い表面内に形成されている。なお、図１及び図２の図示とは違えて、第２領域５２を素子分離絶縁膜３に接するように、すなわち厚さ方向の全体に形成しても構わないし、帯状の幅方向の一部に形成しても（つまり全幅でなくても）構わない。
【００２７】
次に、図３に抵抗素子６を説明するための断面図を示す。図３は図１中のＢ−Ｂ線における縦断面の一部にあたる。抵抗素子６は上記抵抗素子５の多結晶シリコン膜５０と同様に多結晶シリコン膜６０から成り、抵抗素子６の多結晶シリコン膜６０は上記多結晶シリコン膜５０と同様に第１領域６１及び少なくとも１つの第２領域６２を含んでいる。
【００２８】
特に、抵抗素子６の第２領域６２は、上記抵抗素子５の第２領域５２が含むドーパントに変えて、多結晶シリコン膜６０の導電型に関与しにくい粒子（元素）、例えば窒素、フッ素、アルゴン、シリコン（ないしは半導体元素）等の少なくとも１種類の粒子を結晶欠陥誘起粒子として含んでおり、第２領域６２は第１領域６１よりも結晶欠陥４の密度が高い。なお、第２領域６２中の上記窒素等の濃度は例えば１×１０１５〜３×１０１５／ｃｍ３である。
【００２９】
次に、図４に抵抗素子７付近の構造を説明するための断面図を示す。図４は図１中のＣ−Ｃ線における縦断面の一部にあたる。抵抗素子７は上記抵抗素子５の多結晶シリコン膜５０と同様に多結晶シリコン膜７０から成り、抵抗素子７の多結晶シリコン膜７０は上記多結晶シリコン膜５０と同様に第１領域７１及び少なくとも１つの第２領域７２を含んでいる。第２領域７２は第１領域７１よりも結晶欠陥４の密度が高い。
【００３０】
抵抗素子７に関して、半導体装置１は例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド等から成るシリサイド膜７３を更に備えている。シリサイド膜７３は多結晶シリコン膜７０を介して素子分離絶縁膜３に対面し、多結晶シリコン膜７０の第２領域７２に接するように配置されている。換言すれば、抵抗素子７の第２領域７２はシリサイド膜７３と素子分離絶縁膜３との間に設けられている。
【００３１】
次に、図５に抵抗素子８付近の構造を説明するための断面図を示す。図５は図１中のＤ−Ｄ線における縦断面の一部にあたる。半導体装置１では、素子分離絶縁膜３に少なくとも１つの開口３Ｋが形成されており、当該開口３Ｋは素子分離絶縁膜３を厚さ方向に貫いている。（基板表面２Ｓの平面視において）開口３Ｋ内に位置する基板表面２Ｓ内には（ｐ型の基板２とは反対の導電型である）ｎ型の不純物領域２２が形成されている。
【００３２】
抵抗素子８に関して、半導体装置１は不純物領域２２に接する、換言すれば開口３Ｋ内の基板表面２Ｓに接するシリサイド膜（ないしは化合物膜）２３を更に備えている。なお、シリサイド膜２３は上述のシリサイド膜７３と同様に各種のシリサイド材料が適用可能である。
【００３３】
特に、不純物領域２２は、より具体的には開口３Ｋ内の基板表面２Ｓにおけるシリサイド膜２３付近の領域は、その周辺よりも結晶欠陥４の密度が高く、上述の抵抗素子７の第２領域５２に対応する。
【００３４】
そして、シリサイド膜２３及び素子分離絶縁膜３に接して、抵抗素子８を成す多結晶シリコン膜（ないしは半導体膜）８０が形成されている。なお、多結晶シリコン膜８０のうちで素子分離絶縁膜３に接する部分は素子分離絶縁膜３を介して基板表面２Ｓに対面している。上述の多結晶シリコン膜５０と同様に、多結晶シリコン膜８０は例えば５０ｎｍ〜２５０ｎｍ厚の帯状に形成されている。
【００３５】
このとき、不純物領域２２によって抵抗素子８と基板２とを電気的に分離することができる。また、シリサイド膜２３はバリアメタルとして働き、多結晶シリコン膜８０（のシリコン原子）が基板２へ進入するのを防ぐことができる。
【００３６】
１つの抵抗素子８に対して、換言すれば１つの多結晶シリコン膜８０に対して、素子分離絶縁膜３の開口３Ｋ、シリサイド膜２３及び不純物領域２２を含む構成が少なくとも１つ設けられている。なお、図１及び図５の図示とは違えて、帯状の多結晶シリコン８０の幅を素子分離絶縁膜３の開口３Ｋよりも広く形成しても構わない。
【００３７】
抵抗素子５，６，７，８の抵抗値は多結晶シリコン膜５０，６０，７０，８０の不純物濃度や断面積や長さ等によって調整・設定可能である。
【００３８】
次に、図１〜図５に加えて図６〜図１３の断面図を参照しつつ半導体装置１の製造方法を説明する。
【００３９】
まず、基板２を準備し、例えばＬＯＣＯＳ(Local Oxidation of Silicon)法等によって基板表面２Ｓに接する素子分離絶縁膜３を形成する。このとき、抵抗素子８用の開口３Ｋを設けて素子分離絶縁膜３を形成する（図６参照）。なお、素子分離絶縁膜３をトレンチ素子分離法によって形成しても良く、かかる場合には素子分離絶縁膜３は基板２に形成されたトレンチ内に充填される（従って基板表面２Ｓ上に形成される）。素子分離絶縁膜３の形成後、ウエルや素子分離注入領域をイオン注入法等で形成する。
【００４０】
その後、図７に示すように素子分離絶縁膜３上にレジスト１２２Ａを、開口３Ｋを開けて形成する。そして、当該レジスト１２２Ａをマスクにして例えばヒ素２２Ａをイオン注入して、開口３Ｋ内の基板表面２Ｓ内に不純物領域２２を形成する。そして、レジスト１２２Ａを除去する。なお、不純物領域２２を形成するためのイオン注入工程は例えばチャネル・ドープ工程と兼ねることが可能である。
【００４１】
次に、図８に示すように、不純物領域２２を覆って例えばチタン等の金属膜２３Ａを形成する。続いて、金属膜２３Ａと不純物領域２２とにシリサイド化反応（ないしは合金化反応）を生じさせてシリサイド膜を形成する。なお、一般的にシリサイド化反応は例えばドーパントを活性化させるための熱処理よりも低い温度で実施される。その後、金属膜２３Ａの未反応部分を除去することにより、図９に示すようにシリサイド膜２３を得る。かかるシリサイド化反応時に不純物領域２２内に、より具体的には開口３Ｋ内の基板表面２Ｓにおけるシリサイド膜２３付近の領域に結晶欠陥４が形成される。
【００４２】
その後、ＭＯＳＦＥＴ９０（図１参照）のゲート絶縁膜９２用の酸化膜を形成する。
【００４３】
次に、例えばＬＰＣＶＤ（減圧ＣＶＤ）法によって、図１０に示すように、ドーピングされていない真性の多結晶シリコン膜５Ａを５０ｎｍ〜２５０ｎｍの厚さで堆積する。このとき、多結晶シリコン膜５Ａは素子分離絶縁膜３及びゲート絶縁膜９２用の上記酸化膜を覆って基板表面２Ｓ上に全面的に形成する。そして、写真製版法によって多結晶シリコン膜５Ａをパターニングして、多結晶シリコン膜５０，６０，７０，８０、抵抗素子５Ｐ用の多結晶シリコン膜及びゲート電極９５用の多結晶シリコン膜（後に多結晶シリコン膜９３となる）を形成する（図１参照）。
【００４４】
その後、抵抗素子５，６の第２領域５２，６２及び抵抗素子７に関するシリサイド膜７３を形成する。
【００４５】
詳細には、抵抗素子５の第２領域５２は以下のようにして形成する。図１１に示すように、多結晶シリコン膜５０上にレジスト１５２Ａを、第２領域５２を形成する部分を開けて形成する。そして、当該レジスト１５２Ａをマスクとして多結晶シリコン膜５０に対して例えばヒ素（ないしは結晶欠陥誘起粒子）５２Ａをイオン注入する。ヒ素５２Ａは例えば２０ｋｅＶ以上の加速エネルギー及び３×１０１５／ｃｍ２以上のドーズ量でイオン注入する。このイオン注入により第２領域５２内に結晶欠陥４が形成される（結晶欠陥密度が増大する）。
【００４６】
このとき、抵抗素子５の第２領域５２のイオン注入工程を、ＭＯＳＦＥＴ９０のソース／ドレイン領域９１を形成するためのイオン注入工程と同時に実施することが可能である。なお、ソース／ドレイン領域９１のためのイオン注入工程においてゲート電極９５の多結晶シリコン膜９３のためのイオン注入を同時に行っても良い。
【００４７】
また、抵抗素子６の第２領域６２は以下のようにして形成する。図１２に示すように、多結晶シリコン膜６０上にレジスト１６２Ａを、第２領域６２を形成する部分を開けて形成する。そして、当該レジスト１６２Ａをマスクとして多結晶シリコン膜６０に対して例えば窒素（ないしは結晶欠陥誘起粒子）６２Ａをイオン注入する。窒素６２Ａは例えば４ｋｅＶ以上の加速エネルギー及び２×１０１５／ｃｍ２以上のドーズ量でイオン注入する。このイオン注入により第２領域６２内に結晶欠陥４が形成される（結晶欠陥密度が増大する）。
【００４８】
なお、窒素６２Ａに変えて、例えば、フッ素を５ｋｅＶ以上の加速エネルギーで、又は、アルゴンを２ｋｅＶ以上の加速エネルギーで、又は、シリコンを７ｋｅＶ以上の加速エネルギーで注入しても良い。また、複数種類のイオン種を注入しても良い。このとき、イオン種の原子量（原子の大きさ）が大きいほど、同じドーズ量においてより多くの結晶欠陥４を発生させることができる。
【００４９】
また、抵抗素子７に関するシリサイド膜７３は以下のようにして形成する。図１３に示すように、多結晶シリコン膜７０上にレジスト１７３Ａを、シリサイド膜７３を形成する部分を開けて形成する。そして、レジスト１７３Ａの開口内に露出している多結晶シリコン膜７０膜を覆って例えばチタン、コバルト、ニッケル、タングステン等の金属膜７３Ａを形成する。続いて、金属膜７３Ａと多結晶シリコン膜７０とにシリサイド化反応（ないしは合金化反応）を生じさせてシリサイド膜を形成する。その後、金属膜７３Ａの未反応部分を除去することにより、図４に示すようにシリサイド膜７３を得る。かかるシリサイド化反応時に多結晶シリコン膜７０の第２領域７２内に結晶欠陥４が形成される（結晶欠陥密度が増大する）。このとき、シリサイド膜７３の形成工程を、ＭＯＳＦＥＴ９０のシリサイド膜９４を形成するための工程と同時に実施することが可能である。
【００５０】
なお、図１に示す状態の半導体装置１が得られた後、一般的な工程により保護膜や金属配線を形成する。
【００５１】
半導体装置１によれば、第２領域５２，６２，７２内及び不純物領域２２内の結晶欠陥４がリーク電流１２Ｐを引き起こす金属原子１１Ｐ（図１６参照）あるいは金属原子１１Ｐと成りうる金属原子をゲッタリングするので、素子分離絶縁膜３下でのリーク電流を低減することができる。また、上述の製造方法によれば、そのような半導体装置１を製造することができる。
【００５２】
このとき、第２領域５２，６２，７２内及び不純物領域２２内の結晶欠陥４の密度を１０１５／ｃｍ３オーダー以上に設定することによって、ゲッタリング効果がより確実に発揮される。
【００５３】
更に、多結晶シリコン膜５０において複数の第２領域５２の間隔を、リーク電流１２Ｐを引き起こす金属原子１１Ｐ（図１６参照）の拡散長よりも短く（発明者の実験によれば例えば１０μｍ以下に）設定することがより好ましい。かかる間隔設定によれば、金属原子１１Ｐをより確実にゲッタリングすることができる。このような間隔設定は、多結晶シリコン膜６０，７０の第２領域６２，７２及び基板２内の不純物領域２２のそれぞれについても当てはまる。
【００５４】
更に、上述の間隔設定は隣接する抵抗素子５〜８間についても当てはまる。例えば、抵抗素子５の第２領域５２と抵抗素子６の第２領域６２との間隔を１０μｍ以下に設定することがより好ましい。また、例えば抵抗素子５の第２領域５２と抵抗素子７の第２領域７２との間隔を１０μｍ以下に設定する場合には、両第２領域５２，７２間に第２領域６２を設けなくても構わない。すなわち、図１のように第２領域５２，６２，７２及び不純物領域２２（図５参照）を抵抗素子５〜８の配列方向（図１において横方向）に並べる必要はない。
【００５５】
なお、例えば抵抗素子５の低抵抗の第２領域５２は多結晶シリコン膜５０の一部に形成されているに過ぎないので、抵抗素子５によれば同形状の従来の抵素子５Ｐと同様の抵抗値が得られる。
【００５６】
さて、第２領域５２，６２，７２及び不純物領域２２を組み合わせても構わない。例えば第２領域５２内に窒素等をイオン注入することにより、第２領域５２，６２を組み合わせることが可能である。あるいは、例えば、第２領域５２又は６２上にシリサイド膜７３を形成しても良い。なお、上述のように一般的にシリサイド化反応はドーパントを活性化させるための熱処理よりも低い温度で実施されるので、第２領域５２又は６２とシリサイド膜７３との両方に起因して結晶欠陥４を生成することができる。あるいは、例えば、抵抗素子８を成す多結晶シリコン膜８０に対して第２領域５２又は６２又はシリサイド膜７３を設けても構わない。
【００５７】
また、上述の説明では１つの素子分離絶縁膜３上に複数種類の抵抗素子５〜８が形成されている場合を述べたが、１つの素子分離絶縁膜３上に１種類の抵抗素子５，６，７又は８を形成しても良い。
【００５８】
また、複数の抵抗素子５０，６０，７０，８０を組み合わせて１つの抵抗素子を形成しても構わない。例えば、１つの多結晶シリコン膜に対して別個に第２領域５２及びシリサイド膜７３の両方を設けることが可能である。
【００５９】
また、多結晶シリコン膜５０，６０，７０，８０に変えて非結晶（アモルファス）シリコンや他の半導体材料を用いることも可能である。また、非結晶シリコンを熱処理することにより多結晶シリコン膜５０，６０，７０，８０を形成しても構わない。
【００６０】
なお、半導体装置１は一般的な比例縮小則に従って設計することにより、将来的な微細化の進展にも対応可能である。
【符号の説明】
【００６１】
１ 半導体装置、２ 半導体基板、２Ｓ 基板表面、３ 素子分離絶縁膜（絶縁膜）、３Ｋ 開口、４ 結晶欠陥、５，６，７，８ 抵抗素子、２２ 不純物領域（第２領域）、２３，７３ シリサイド膜（化合物膜）、２３Ａ，７３Ａ 金属膜、５０，６０，７０，８０ 多結晶シリコン膜（半導体膜）、５１，６１，７１ 第１領域、５２，６２，７２ 第２領域、５２Ａ ヒ素（結晶欠陥誘起粒子）、６２Ａ 窒素（結晶欠陥誘起粒子）。
【技術分野】
【０００１】
本発明は素子分離領域での電流リークを低減可能な半導体装置及びそのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、トランジスタ、キャパシタ、抵抗等の基本素子を配線で接続している。なお、トランジスタの電極をそのまま配線として用いる場合もある。一般的に、トランジスタやキャパシタの電極や、配線として、アルミニウムや銅等の金属や、多結晶シリコンが多用されている。この際、電極や配線に多結晶シリコン膜を用いる場合、多結晶シリコン膜上に全体にシリサイド膜や金属膜を形成することによって、電気抵抗の低減化が図られる。
【０００３】
半導体膜、例えば多結晶シリコン膜は抵抗素子としても用いられる。このとき、当該抵抗素子の抵抗値は多結晶シリコン膜の断面積に反比例し、長さ及び不純物（ドーパント）濃度に比例する。例えば抵抗を高くする場合、多結晶シリコン膜の断面積をより小さくしたり、長さをより長くしたりする。更には、多結晶シリコン膜の不純物濃度をより低くしたり又は多結晶シリコン膜に不純物を導入しないで用いることによっても抵抗を高くすることができる。
【０００４】
電極や配線として用いる低抵抗の多結晶シリコン膜と、抵抗素子として用いる高抵抗の多結晶シリコン膜とは、１つの多結晶シリコン膜から形成可能である。ここで、図１４を参照しつつ従来の半導体装置１Ｐの形成方法を説明する。
【０００５】
まず、ＬＯＣＯＳ(Local Oxidation of Silicon)法等を用いてシリコン酸化膜から成る素子分離絶縁膜３Ｐを形成することによって、シリコン基板２Ｐを活性領域と素子分離領域とに区画する。その後、ウエルや素子分離注入領域をイオン注入法等で形成する。
【０００６】
次に、トランジスタ（図示せず）の形成領域に、ゲート酸化膜を形成する。その後、ＬＰＣＶＤ（減圧ＣＶＤ）法により、ドーピングされていない（真性の）多結晶シリコン膜を５０ｎｍ〜２５０ｎｍの厚さで基板２Ｐ上の全体に堆積し、当該多結晶シリコン膜を写真製版法によってパターニングする。このとき、多結晶シリコン膜のうちで素子分離膜３Ｐ上にパターニングされた部分が抵抗素子５Ｐになる。抵抗素子５Ｐはレジストや酸化膜等で覆い、トランジスタ製造工程での影響を受けないように保護する。
【０００７】
上記パターニングされた多結晶シリコン膜のうちでトランジスタ配置領域内の部分は、シリサイド膜と共にトランジスタのゲート電極になる。具体的には、当該多結晶シリコン膜に接するように露出表面上にチタン、コバルト、ニッケル、タングステン等の金属膜を形成してシリサイド化反応を生じさせることにより、シリサイド膜を形成する。あるいは、多結晶シリコン膜に接するように直接、タングステンシリサイド膜等を堆積する。なお、このとき、ゲート・シリサイド膜を形成するための上記金属膜や上記シリサイド膜は、抵抗素子５Ｐを覆うレジスト等上にも形成される。
【０００８】
その後、不図示の保護膜や金属配線等を形成することによって、半導体装置１Ｐが完成する。
【０００９】
なお、多結晶シリコンに代えて非結晶（アモルファス）シリコンが用いられる場合もある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述のように、トランジスタ配置領域に対して各種処理を施す間、抵抗素子５Ｐはレジストや酸化膜で覆われる。また、トランジスタ配置領域への処理の際、かかるレジスト等上にゲート・シリサイド膜を形成するための上記金属膜や上記シリサイド膜が形成される。
【００１１】
ところで、レジストや酸化膜中での金属原子の拡散係数はシリコン中での拡散係数（図１５参照）と同様の傾向を示し、ボロンやヒ素等に比べて大きい。このため、上述のゲート・シリサイド膜用の金属膜中やシリサイド膜中の金属原子がレジスト等中へ進入する場合がある。
【００１２】
レジスト等へ進入した金属原子は多結晶シリコン膜５Ｐ中又は／及び素子分離絶縁膜３Ｐ中を通って基板２Ｐ内へ拡散する。その結果、図１６に示すように、基板２Ｐ中に進入した金属原子１１Ｐによって、素子分離絶縁膜３Ｐの下方で、すなわち素子分離領域でリーク電流１２Ｐが引き起こされる。
【００１３】
なお、メタル・ゲートとしての金属膜（例えばタングステンやアルミニウム等）や金属配線（例えばアルミニウムや銅等）中の金属原子も上記金属原子１１Ｐに成りうる。
【００１４】
本発明はかかる点に鑑みてなされたものであり、素子分離領域での電流リークを低減可能な半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る半導体装置は、半導体基板の半導体表層に配置された活性領域と、前記活性領域を区画するように前記半導体基板の半導体表層に形成され、絶縁膜からなる素子分離膜と、前記素子分離膜上に配置された半導体膜からなる抵抗素子と、を備え、前記抵抗素子は、平面視において第１領域と、前記第１領域内よりも結晶欠陥の密度が高い第２領域とを含み、前記第２領域は、前記絶縁膜上に配置される。
【００１６】
また、本発明の別の態様に係る半導体装置の製造方法は、(a)半導体基板の表層に、活性領域を区画するように、絶縁膜からなる素子分離膜を形成する工程と、(b)前記素子分離膜上に、半導体膜からなる抵抗素子を形成する工程とを備え、前記工程(b)は、(b)-1)平面視における前記半導体膜の一部の領域内の結晶欠陥の密度を増大する工程を含み、前記半導体膜の前記一部の領域は、前記半導体膜のうちで前記絶縁膜の上に配置されている部分である。
【発明の効果】
【００１７】
上記一態様によれば、第２領域内の結晶欠陥がゲッタリング効果を奏するので、絶縁膜下でのリーク電流を低減することができる。
【００１８】
また、上記別の態様によれば、工程(b)-1)で生成された結晶欠陥がゲッタリング効果を奏するので、絶縁膜下でのリーク電流が低減された半導体装置を製造することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係る半導体装置を説明するための斜視図である。
【図２】実施の形態１に係る半導体装置を説明するための断面図である。
【図３】実施の形態１に係る半導体装置を説明するための断面図である。
【図４】実施の形態１に係る半導体装置を説明するための断面図である。
【図５】実施の形態１に係る半導体装置を説明するための断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１４】従来の半導体装置を説明するための斜視図である。
【図１５】シリコン中での拡散係数を説明するためのグラフである。
【図１６】従来の半導体装置における電流リークを説明するための斜視図である。
【発明を実施するための形態】
【００２０】
＜実施の形態１＞
図１に実施の形態１に係る半導体装置１を説明するための斜視図を示す。図１に示すように、半導体装置１は、半導体基板（以下、単に「基板」とも呼ぶ）２と、ＭＯＳＦＥＴ９０と、素子分離絶縁膜（ないしは絶縁膜）３と、抵抗素子５，６，７，８，５Ｐとを備えている。なお、図１への図示化は省略するが、半導体装置１は他のトランジスタやキャパシタ等を備えている。
【００２１】
具体的には、基板２は例えばｐ型のシリコンから成る。基板２の表面（以下「基板表面」とも呼ぶ）２Ｓ上に素子分離絶縁膜３が形成されており、素子分離絶縁膜３によって基板２が活性領域と素子分離領域とに区画されている。なお、素子分離絶縁膜３下の基板表面２Ｓ内に素子分離注入領域が形成されている。
【００２２】
活性領域内において、基板表面２Ｓ上にＭＯＳＦＥＴ９０のゲート絶縁膜９２と、多結晶シリコン膜９３と、シリサイド膜９４とがこの順序で形成されている。なお、多結晶シリコン膜９３とシリサイド膜９４とから成る構成がＭＯＳＦＥＴ９０のゲート電極９５にあたる。基板２のうちでゲート絶縁膜９２下方部分、すなわちチャネル領域を介して、基板表面２Ｓ内にＭＯＳＦＥＴ９０のソース／ドレイン領域９１が形成されている。
【００２３】
次に、抵抗素子５〜８，５Ｐを説明する。各抵抗素子５〜８，５ＰはＭＯＳＦＥＴ９０のゲート電極９５やソース／ドレイン領域９１と不図示の部分で接続されている、あるいは不図示のトランジスタやキャパシタ等に接続されている。なお、抵抗素子５Ｐは従来と同様の抵抗素子である。
【００２４】
図２に抵抗素子５を説明するための断面図を示す。図２は図１中のＡ−Ａ線における縦断面の一部にあたる。抵抗素子５は素子分離絶縁膜３上に形成された（より具体的には素子分離絶縁膜３を介して基板表面２Ｓに対面し、素子分離絶縁膜３に接して形成された）多結晶シリコン膜（ないしは半導体膜）５０から成る。当該多結晶シリコン膜５０は例えば５０ｎｍ〜２５０ｎｍ厚の帯状に形成されている。
【００２５】
特に、抵抗素子５の多結晶シリコン膜５０は基板表面２Ｓの平面視に相当の平面視において第１領域５１と、第１領域５１よりも不純物（ないしはドーパント）濃度が高い第２領域５２とを含んでいる。第２領域５２は、例えば、ヒ素を５×１０２０／ｃｍ３の濃度で含んでいる。なお、第２領域５２内のドーパントはＰ型／Ｎ型のいずれの導電型を与えるものであっても良い。第２領域５２内の不純物は結晶欠陥４を誘起する結晶欠陥誘起粒子として働き、不純物濃度の違いに起因して第２領域５２は第１領域５１よりも結晶欠陥４の密度が高い。
【００２６】
多結晶シリコン膜５０は第２領域５２を少なくとも１つ含んでおり（図１には２つの場合を図示している）、第２領域５２は例えば、多結晶シリコン膜５０の表面のうちで素子分離絶縁膜３から遠い表面内に形成されている。なお、図１及び図２の図示とは違えて、第２領域５２を素子分離絶縁膜３に接するように、すなわち厚さ方向の全体に形成しても構わないし、帯状の幅方向の一部に形成しても（つまり全幅でなくても）構わない。
【００２７】
次に、図３に抵抗素子６を説明するための断面図を示す。図３は図１中のＢ−Ｂ線における縦断面の一部にあたる。抵抗素子６は上記抵抗素子５の多結晶シリコン膜５０と同様に多結晶シリコン膜６０から成り、抵抗素子６の多結晶シリコン膜６０は上記多結晶シリコン膜５０と同様に第１領域６１及び少なくとも１つの第２領域６２を含んでいる。
【００２８】
特に、抵抗素子６の第２領域６２は、上記抵抗素子５の第２領域５２が含むドーパントに変えて、多結晶シリコン膜６０の導電型に関与しにくい粒子（元素）、例えば窒素、フッ素、アルゴン、シリコン（ないしは半導体元素）等の少なくとも１種類の粒子を結晶欠陥誘起粒子として含んでおり、第２領域６２は第１領域６１よりも結晶欠陥４の密度が高い。なお、第２領域６２中の上記窒素等の濃度は例えば１×１０１５〜３×１０１５／ｃｍ３である。
【００２９】
次に、図４に抵抗素子７付近の構造を説明するための断面図を示す。図４は図１中のＣ−Ｃ線における縦断面の一部にあたる。抵抗素子７は上記抵抗素子５の多結晶シリコン膜５０と同様に多結晶シリコン膜７０から成り、抵抗素子７の多結晶シリコン膜７０は上記多結晶シリコン膜５０と同様に第１領域７１及び少なくとも１つの第２領域７２を含んでいる。第２領域７２は第１領域７１よりも結晶欠陥４の密度が高い。
【００３０】
抵抗素子７に関して、半導体装置１は例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド等から成るシリサイド膜７３を更に備えている。シリサイド膜７３は多結晶シリコン膜７０を介して素子分離絶縁膜３に対面し、多結晶シリコン膜７０の第２領域７２に接するように配置されている。換言すれば、抵抗素子７の第２領域７２はシリサイド膜７３と素子分離絶縁膜３との間に設けられている。
【００３１】
次に、図５に抵抗素子８付近の構造を説明するための断面図を示す。図５は図１中のＤ−Ｄ線における縦断面の一部にあたる。半導体装置１では、素子分離絶縁膜３に少なくとも１つの開口３Ｋが形成されており、当該開口３Ｋは素子分離絶縁膜３を厚さ方向に貫いている。（基板表面２Ｓの平面視において）開口３Ｋ内に位置する基板表面２Ｓ内には（ｐ型の基板２とは反対の導電型である）ｎ型の不純物領域２２が形成されている。
【００３２】
抵抗素子８に関して、半導体装置１は不純物領域２２に接する、換言すれば開口３Ｋ内の基板表面２Ｓに接するシリサイド膜（ないしは化合物膜）２３を更に備えている。なお、シリサイド膜２３は上述のシリサイド膜７３と同様に各種のシリサイド材料が適用可能である。
【００３３】
特に、不純物領域２２は、より具体的には開口３Ｋ内の基板表面２Ｓにおけるシリサイド膜２３付近の領域は、その周辺よりも結晶欠陥４の密度が高く、上述の抵抗素子７の第２領域５２に対応する。
【００３４】
そして、シリサイド膜２３及び素子分離絶縁膜３に接して、抵抗素子８を成す多結晶シリコン膜（ないしは半導体膜）８０が形成されている。なお、多結晶シリコン膜８０のうちで素子分離絶縁膜３に接する部分は素子分離絶縁膜３を介して基板表面２Ｓに対面している。上述の多結晶シリコン膜５０と同様に、多結晶シリコン膜８０は例えば５０ｎｍ〜２５０ｎｍ厚の帯状に形成されている。
【００３５】
このとき、不純物領域２２によって抵抗素子８と基板２とを電気的に分離することができる。また、シリサイド膜２３はバリアメタルとして働き、多結晶シリコン膜８０（のシリコン原子）が基板２へ進入するのを防ぐことができる。
【００３６】
１つの抵抗素子８に対して、換言すれば１つの多結晶シリコン膜８０に対して、素子分離絶縁膜３の開口３Ｋ、シリサイド膜２３及び不純物領域２２を含む構成が少なくとも１つ設けられている。なお、図１及び図５の図示とは違えて、帯状の多結晶シリコン８０の幅を素子分離絶縁膜３の開口３Ｋよりも広く形成しても構わない。
【００３７】
抵抗素子５，６，７，８の抵抗値は多結晶シリコン膜５０，６０，７０，８０の不純物濃度や断面積や長さ等によって調整・設定可能である。
【００３８】
次に、図１〜図５に加えて図６〜図１３の断面図を参照しつつ半導体装置１の製造方法を説明する。
【００３９】
まず、基板２を準備し、例えばＬＯＣＯＳ(Local Oxidation of Silicon)法等によって基板表面２Ｓに接する素子分離絶縁膜３を形成する。このとき、抵抗素子８用の開口３Ｋを設けて素子分離絶縁膜３を形成する（図６参照）。なお、素子分離絶縁膜３をトレンチ素子分離法によって形成しても良く、かかる場合には素子分離絶縁膜３は基板２に形成されたトレンチ内に充填される（従って基板表面２Ｓ上に形成される）。素子分離絶縁膜３の形成後、ウエルや素子分離注入領域をイオン注入法等で形成する。
【００４０】
その後、図７に示すように素子分離絶縁膜３上にレジスト１２２Ａを、開口３Ｋを開けて形成する。そして、当該レジスト１２２Ａをマスクにして例えばヒ素２２Ａをイオン注入して、開口３Ｋ内の基板表面２Ｓ内に不純物領域２２を形成する。そして、レジスト１２２Ａを除去する。なお、不純物領域２２を形成するためのイオン注入工程は例えばチャネル・ドープ工程と兼ねることが可能である。
【００４１】
次に、図８に示すように、不純物領域２２を覆って例えばチタン等の金属膜２３Ａを形成する。続いて、金属膜２３Ａと不純物領域２２とにシリサイド化反応（ないしは合金化反応）を生じさせてシリサイド膜を形成する。なお、一般的にシリサイド化反応は例えばドーパントを活性化させるための熱処理よりも低い温度で実施される。その後、金属膜２３Ａの未反応部分を除去することにより、図９に示すようにシリサイド膜２３を得る。かかるシリサイド化反応時に不純物領域２２内に、より具体的には開口３Ｋ内の基板表面２Ｓにおけるシリサイド膜２３付近の領域に結晶欠陥４が形成される。
【００４２】
その後、ＭＯＳＦＥＴ９０（図１参照）のゲート絶縁膜９２用の酸化膜を形成する。
【００４３】
次に、例えばＬＰＣＶＤ（減圧ＣＶＤ）法によって、図１０に示すように、ドーピングされていない真性の多結晶シリコン膜５Ａを５０ｎｍ〜２５０ｎｍの厚さで堆積する。このとき、多結晶シリコン膜５Ａは素子分離絶縁膜３及びゲート絶縁膜９２用の上記酸化膜を覆って基板表面２Ｓ上に全面的に形成する。そして、写真製版法によって多結晶シリコン膜５Ａをパターニングして、多結晶シリコン膜５０，６０，７０，８０、抵抗素子５Ｐ用の多結晶シリコン膜及びゲート電極９５用の多結晶シリコン膜（後に多結晶シリコン膜９３となる）を形成する（図１参照）。
【００４４】
その後、抵抗素子５，６の第２領域５２，６２及び抵抗素子７に関するシリサイド膜７３を形成する。
【００４５】
詳細には、抵抗素子５の第２領域５２は以下のようにして形成する。図１１に示すように、多結晶シリコン膜５０上にレジスト１５２Ａを、第２領域５２を形成する部分を開けて形成する。そして、当該レジスト１５２Ａをマスクとして多結晶シリコン膜５０に対して例えばヒ素（ないしは結晶欠陥誘起粒子）５２Ａをイオン注入する。ヒ素５２Ａは例えば２０ｋｅＶ以上の加速エネルギー及び３×１０１５／ｃｍ２以上のドーズ量でイオン注入する。このイオン注入により第２領域５２内に結晶欠陥４が形成される（結晶欠陥密度が増大する）。
【００４６】
このとき、抵抗素子５の第２領域５２のイオン注入工程を、ＭＯＳＦＥＴ９０のソース／ドレイン領域９１を形成するためのイオン注入工程と同時に実施することが可能である。なお、ソース／ドレイン領域９１のためのイオン注入工程においてゲート電極９５の多結晶シリコン膜９３のためのイオン注入を同時に行っても良い。
【００４７】
また、抵抗素子６の第２領域６２は以下のようにして形成する。図１２に示すように、多結晶シリコン膜６０上にレジスト１６２Ａを、第２領域６２を形成する部分を開けて形成する。そして、当該レジスト１６２Ａをマスクとして多結晶シリコン膜６０に対して例えば窒素（ないしは結晶欠陥誘起粒子）６２Ａをイオン注入する。窒素６２Ａは例えば４ｋｅＶ以上の加速エネルギー及び２×１０１５／ｃｍ２以上のドーズ量でイオン注入する。このイオン注入により第２領域６２内に結晶欠陥４が形成される（結晶欠陥密度が増大する）。
【００４８】
なお、窒素６２Ａに変えて、例えば、フッ素を５ｋｅＶ以上の加速エネルギーで、又は、アルゴンを２ｋｅＶ以上の加速エネルギーで、又は、シリコンを７ｋｅＶ以上の加速エネルギーで注入しても良い。また、複数種類のイオン種を注入しても良い。このとき、イオン種の原子量（原子の大きさ）が大きいほど、同じドーズ量においてより多くの結晶欠陥４を発生させることができる。
【００４９】
また、抵抗素子７に関するシリサイド膜７３は以下のようにして形成する。図１３に示すように、多結晶シリコン膜７０上にレジスト１７３Ａを、シリサイド膜７３を形成する部分を開けて形成する。そして、レジスト１７３Ａの開口内に露出している多結晶シリコン膜７０膜を覆って例えばチタン、コバルト、ニッケル、タングステン等の金属膜７３Ａを形成する。続いて、金属膜７３Ａと多結晶シリコン膜７０とにシリサイド化反応（ないしは合金化反応）を生じさせてシリサイド膜を形成する。その後、金属膜７３Ａの未反応部分を除去することにより、図４に示すようにシリサイド膜７３を得る。かかるシリサイド化反応時に多結晶シリコン膜７０の第２領域７２内に結晶欠陥４が形成される（結晶欠陥密度が増大する）。このとき、シリサイド膜７３の形成工程を、ＭＯＳＦＥＴ９０のシリサイド膜９４を形成するための工程と同時に実施することが可能である。
【００５０】
なお、図１に示す状態の半導体装置１が得られた後、一般的な工程により保護膜や金属配線を形成する。
【００５１】
半導体装置１によれば、第２領域５２，６２，７２内及び不純物領域２２内の結晶欠陥４がリーク電流１２Ｐを引き起こす金属原子１１Ｐ（図１６参照）あるいは金属原子１１Ｐと成りうる金属原子をゲッタリングするので、素子分離絶縁膜３下でのリーク電流を低減することができる。また、上述の製造方法によれば、そのような半導体装置１を製造することができる。
【００５２】
このとき、第２領域５２，６２，７２内及び不純物領域２２内の結晶欠陥４の密度を１０１５／ｃｍ３オーダー以上に設定することによって、ゲッタリング効果がより確実に発揮される。
【００５３】
更に、多結晶シリコン膜５０において複数の第２領域５２の間隔を、リーク電流１２Ｐを引き起こす金属原子１１Ｐ（図１６参照）の拡散長よりも短く（発明者の実験によれば例えば１０μｍ以下に）設定することがより好ましい。かかる間隔設定によれば、金属原子１１Ｐをより確実にゲッタリングすることができる。このような間隔設定は、多結晶シリコン膜６０，７０の第２領域６２，７２及び基板２内の不純物領域２２のそれぞれについても当てはまる。
【００５４】
更に、上述の間隔設定は隣接する抵抗素子５〜８間についても当てはまる。例えば、抵抗素子５の第２領域５２と抵抗素子６の第２領域６２との間隔を１０μｍ以下に設定することがより好ましい。また、例えば抵抗素子５の第２領域５２と抵抗素子７の第２領域７２との間隔を１０μｍ以下に設定する場合には、両第２領域５２，７２間に第２領域６２を設けなくても構わない。すなわち、図１のように第２領域５２，６２，７２及び不純物領域２２（図５参照）を抵抗素子５〜８の配列方向（図１において横方向）に並べる必要はない。
【００５５】
なお、例えば抵抗素子５の低抵抗の第２領域５２は多結晶シリコン膜５０の一部に形成されているに過ぎないので、抵抗素子５によれば同形状の従来の抵素子５Ｐと同様の抵抗値が得られる。
【００５６】
さて、第２領域５２，６２，７２及び不純物領域２２を組み合わせても構わない。例えば第２領域５２内に窒素等をイオン注入することにより、第２領域５２，６２を組み合わせることが可能である。あるいは、例えば、第２領域５２又は６２上にシリサイド膜７３を形成しても良い。なお、上述のように一般的にシリサイド化反応はドーパントを活性化させるための熱処理よりも低い温度で実施されるので、第２領域５２又は６２とシリサイド膜７３との両方に起因して結晶欠陥４を生成することができる。あるいは、例えば、抵抗素子８を成す多結晶シリコン膜８０に対して第２領域５２又は６２又はシリサイド膜７３を設けても構わない。
【００５７】
また、上述の説明では１つの素子分離絶縁膜３上に複数種類の抵抗素子５〜８が形成されている場合を述べたが、１つの素子分離絶縁膜３上に１種類の抵抗素子５，６，７又は８を形成しても良い。
【００５８】
また、複数の抵抗素子５０，６０，７０，８０を組み合わせて１つの抵抗素子を形成しても構わない。例えば、１つの多結晶シリコン膜に対して別個に第２領域５２及びシリサイド膜７３の両方を設けることが可能である。
【００５９】
また、多結晶シリコン膜５０，６０，７０，８０に変えて非結晶（アモルファス）シリコンや他の半導体材料を用いることも可能である。また、非結晶シリコンを熱処理することにより多結晶シリコン膜５０，６０，７０，８０を形成しても構わない。
【００６０】
なお、半導体装置１は一般的な比例縮小則に従って設計することにより、将来的な微細化の進展にも対応可能である。
【符号の説明】
【００６１】
１ 半導体装置、２ 半導体基板、２Ｓ 基板表面、３ 素子分離絶縁膜（絶縁膜）、３Ｋ 開口、４ 結晶欠陥、５，６，７，８ 抵抗素子、２２ 不純物領域（第２領域）、２３，７３ シリサイド膜（化合物膜）、２３Ａ，７３Ａ 金属膜、５０，６０，７０，８０ 多結晶シリコン膜（半導体膜）、５１，６１，７１ 第１領域、５２，６２，７２ 第２領域、５２Ａ ヒ素（結晶欠陥誘起粒子）、６２Ａ 窒素（結晶欠陥誘起粒子）。
【特許請求の範囲】
【請求項１】
半導体基板の半導体表層に配置された活性領域と、
前記活性領域を区画するように前記半導体基板の半導体表層に形成され、絶縁膜からなる素子分離膜と、
前記素子分離膜上に配置された半導体膜からなる抵抗素子と、を備え、
前記抵抗素子は、平面視において第１領域と、前記第１領域内よりも結晶欠陥の密度が高い第２領域とを含み、
前記第２領域は、前記絶縁膜上に配置される、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記第２領域に接して配置され、前記半導体膜の材料と金属との化合物からなる化合物膜をさらに備える、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、前記第２領域は、前記結晶欠陥を誘起している結晶欠陥誘起粒子を含んでいる、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、前記結晶欠陥誘起粒子は、前記半導体膜に対してドーパントとして働く元素、半導体元素、窒素、フッ素及びアルゴンのうちの少なくとも１種類の粒子を含む、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、前記結晶欠陥誘起粒子は、前記半導体膜の導電型に関与しない粒子からなる、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、前記結晶欠陥誘起粒子は、窒素、フッ素、アルゴン、シリコンの何れかからなる、半導体装置。
【請求項７】
請求項２に記載の半導体装置であって、前記化合物膜は配線が接続されない、半導体装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体装置であって、前記半導体膜は、多結晶半導体膜と非結晶半導体膜とのいずれかを含む、半導体装置。
【請求項９】
(a)半導体基板の表層に、活性領域を区画するように、絶縁膜からなる素子分離膜を形成する工程と、
(b)前記素子分離膜上に、半導体膜からなる抵抗素子を形成する工程とを備え、
前記工程(b)は、
(b)-1)平面視における前記半導体膜の一部の領域内の結晶欠陥の密度を増大する工程を
含み、
前記半導体膜の前記一部の領域は、前記半導体膜のうちで前記絶縁膜の上に配置されている部分である、
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記工程(b)-1)は、
(b)-1-1)前記半導体膜の前記一部の領域付近で合金化反応を生じさせる工程、又は、
(b)-1-2)前記半導体膜の前記一部の領域に対してイオン注入を行う工程を含む、
半導体装置の製造方法。
【請求項１】
半導体基板の半導体表層に配置された活性領域と、
前記活性領域を区画するように前記半導体基板の半導体表層に形成され、絶縁膜からなる素子分離膜と、
前記素子分離膜上に配置された半導体膜からなる抵抗素子と、を備え、
前記抵抗素子は、平面視において第１領域と、前記第１領域内よりも結晶欠陥の密度が高い第２領域とを含み、
前記第２領域は、前記絶縁膜上に配置される、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記第２領域に接して配置され、前記半導体膜の材料と金属との化合物からなる化合物膜をさらに備える、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、前記第２領域は、前記結晶欠陥を誘起している結晶欠陥誘起粒子を含んでいる、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、前記結晶欠陥誘起粒子は、前記半導体膜に対してドーパントとして働く元素、半導体元素、窒素、フッ素及びアルゴンのうちの少なくとも１種類の粒子を含む、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、前記結晶欠陥誘起粒子は、前記半導体膜の導電型に関与しない粒子からなる、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、前記結晶欠陥誘起粒子は、窒素、フッ素、アルゴン、シリコンの何れかからなる、半導体装置。
【請求項７】
請求項２に記載の半導体装置であって、前記化合物膜は配線が接続されない、半導体装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体装置であって、前記半導体膜は、多結晶半導体膜と非結晶半導体膜とのいずれかを含む、半導体装置。
【請求項９】
(a)半導体基板の表層に、活性領域を区画するように、絶縁膜からなる素子分離膜を形成する工程と、
(b)前記素子分離膜上に、半導体膜からなる抵抗素子を形成する工程とを備え、
前記工程(b)は、
(b)-1)平面視における前記半導体膜の一部の領域内の結晶欠陥の密度を増大する工程を
含み、
前記半導体膜の前記一部の領域は、前記半導体膜のうちで前記絶縁膜の上に配置されている部分である、
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記工程(b)-1)は、
(b)-1-1)前記半導体膜の前記一部の領域付近で合金化反応を生じさせる工程、又は、
(b)-1-2)前記半導体膜の前記一部の領域に対してイオン注入を行う工程を含む、
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１８２４８８（Ｐ２０１２−１８２４８８Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１２−１１９６０９（Ｐ２０１２−１１９６０９）
【出願日】平成２４年５月２５日（２０１２．５．２５）
【分割の表示】特願２００１−２３１１８６（Ｐ２００１−２３１１８６）の分割
【原出願日】平成１３年７月３１日（２００１．７．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２４年５月２５日（２０１２．５．２５）
【分割の表示】特願２００１−２３１１８６（Ｐ２００１−２３１１８６）の分割
【原出願日】平成１３年７月３１日（２００１．７．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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