半導体装置及び電子機器
【課題】消費電力、安定性、信頼性に優れたデジタルデータ分割回路を提供する。
【解決手段】シリアルに入力されるデジタルデータをパラレルなデジタルデータに変換し出力するデジタルデータ分割回路において、デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、SPC/bit回路は、第1から第yステージ回路を有しており、第yステージ回路は、2y-1個のシリアルに入力される各ビットデジタルデータの周波数を1/2にし、かつ2y個のパラレルなビットデジタルデータに変換する。
【解決手段】シリアルに入力されるデジタルデータをパラレルなデジタルデータに変換し出力するデジタルデータ分割回路において、デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、SPC/bit回路は、第1から第yステージ回路を有しており、第yステージ回路は、2y-1個のシリアルに入力される各ビットデジタルデータの周波数を1/2にし、かつ2y個のパラレルなビットデジタルデータに変換する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デジタルデータのシリアル−パラレル変換を行うデジタルデータ分割回路(Serial−to−Parallel Conversion Circuit:SPC)に関する。また本発明は、そのデジタルデータ分割回路を有する半導体装置に関する。
【背景技術】
【0002】
デジタルデータを入力信号とする半導体装置の一例として、アクティブマトリクス型の液晶表示装置がある。近年、アクティブマトリクス型液晶表示装置は、多結晶シリコンによって形成された複数のTFT(薄膜トランジスタ)によって構成され、画像を表示するアクティブマトリクス回路と駆動回路とが一体形成されるようになってきている。
【0003】
デジタルデータ分割回路は、入力信号となるデジタルデータ(以下、入力デジタルデータ)の入力を受け、その入力デジタルデータのパルス長を時間伸長(何倍に伸長しても良いが、a倍(aは2以上の自然数)に伸長するのが最も一般的である)した修正デジタルデータを、アクティブマトリクス型液晶表示装置のソース信号線駆動回路に入力する。入力デジタルデータのパルス長をa倍に時間伸長するということは、言い換えれば、入力デジタルデータの周波数を1/a倍に落とすことである。
【0004】
デジタルデータ分割回路は、次のような意義を有している。つまり、アクティブマトリクス型液晶表示装置に入力されるデジタルデータは、数10MHzであるのが通常であるが、近年の高精細・高解像度・多階調の要求に対して、百数10MHzのものが一般化する可能性もある。
【0005】
しかし、このような高周波数のデジタルデータの処理を行うには、アクティブマトリクス型液晶表示装置内のソース信号線駆動回路中のTFTの性能は十分ではなく、動作が不可能か、または信頼性の上で難があった。そこで、ソース信号線駆動回路が完全に動作可能な程度にまで入力デジタル信号の周波数を落とすことが不可欠であり、デジタルデータ分割回路が入力デジタルデータの周波数を落とすという役割を担っている。なお、デジタルデータ分割回路は、ソース信号線駆動回路と比較して回路の規模が小さく、回路内を流れるクロック信号の“なまり”(クロック信号のパルスの立ち上がり時または立ち下がり時の信号遅延)も小さいので、高速駆動が可能である。
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述したように、デジタルデータ分割回路は、ソース信号線駆動回路等に比較して高速駆動が可能であるが、近年の高精細・高解像度・多階調の要求に対して、その高速動作の信頼性・安定性の面では少々難があった。
【0007】
従来本出願人が用いてきたデジタルデータ分割回路の一例としては、本出願人による特許出願である特願平9−356238号(特開平11−231798号)に記載のデジタルデータ分割回路がある。
【0008】
前記特許出願に係るデジタルデータ分割回路は、入力デジタルデータの周波数と同じ周波数のクロック信号がその動作にとって必要であった。例えば、前記特許出願に係るデジタルデータ分割回路には、シリアルに入力される80MHzのデジタルデータを、8個のパラレルなデジタルデータに変換するために、80MHzのクロック信号が常時供給されており、その動作の消費電力、安定性、信頼性等に問題があった。
【課題を解決するための手段】
【0009】
そこで、本発明は上述の問題に鑑みてなされたものであり、消費電力、安定性、信頼性に優れた新規なデジタルデータ分割回路を提供するものである。
【0010】
以下に本発明のデジタルデータ分割回路およびそれを用いた半導体表示装置の構成について述べる。
【0011】
本発明によると、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、yは自然数)、 (m/2)Hz以下の複数のクロック信号によって動作することを特徴とするデジタルデータ分割回路が提供される。
【0012】
このように、本発明のデジタルデータ分割回路は、入力されるデジタルデータの1/2以下の周波数のクロック信号で動作が可能である。
【0013】
なお、本明細書においては、クロック信号やデジタル信号の周波数を規定することが多いが、これらの周波数はおおよその周波数であり、均等な周波数が含まれるものとする。
【0014】
また、本発明によると、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、yは自然数)、 (m/2)Hz以下(m・2-y)Hz以上の複数のクロック信号によって動作することを特徴とするデジタルデータ分割回路が提供される。
【0015】
また、本発明によると、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、xおよびyは自然数)、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、第1から第yステージ回路を有しており、 前記第yステージ回路は、2y-1個のシリアルに入力される前記各ビットデジタルデータの周波数を1/2にし、かつ2y個のパラレルなビットデジタルデータに変換することを特徴とするデジタルデータ分割回路が提供される。
【0016】
また、本発明によると、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、xおよびyは自然数)、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、数式(1)で表される個数の基本ユニットを有しており、 前記数式(1)で表される個数の基本ユニットのそれぞれは、シリアルに入力されるデジタルデータの周波数を1/2にし、かつ前記2個のパラレルなデジタルデータに変換することを特徴とするデジタルデータ分割回路が提供される。
【0017】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、yは自然数)と、を有するアクティブマトリクス型表示装置であって、 (m/2)Hz以下の複数のクロック信号によって動作することを特徴とするアクティブマトリクス型表示装置が提供される。
【0018】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、yは自然数)と、を有するアクティブマトリクス型表示装置であって、 (m/2)Hz以下(m・2-y)Hz以上の複数のクロック信号によって動作することを特徴とするアクティブマトリクス型表示装置が提供される。
【0019】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、xおよびyは自然数)と、を有するアクティブマトリクス型表示装置であって、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、第1から第yステージ回路を有しており、 前記第yステージ回路は、2y-1個のシリアルに入力されるデジタルデータの周波数を1/2にし、かつ前記2y個のパラレルなデジタルデータに変換することを特徴とするアクティブマトリクス型表示装置が提供される。
【0020】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、xおよびyは自然数)と、を有するアクティブマトリクス型表示装置であって、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、数式(1)で表される個数の基本ユニットを有しており、 前記数式(1)で表される個数の基本ユニットのそれぞれは、シリアルに入力されるデジタルデータの周波数を1/2にし、かつ前記2個のパラレルなデジタルデータに変換することを特徴とするアクティブマトリクス型表示装置が提供される。
【発明の効果】
【0021】
本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数の半分以下の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明のデジタルデータ分割回路は安定性および信頼性に優れている。
【0022】
また、本発明のデジタルデータ分割回路は、従来のデジタルデータ分割回路よりも回路を構成する素子数や配線が少なく小面積である。よって、本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置のサイズを小さくできる。
【図面の簡単な説明】
【0023】
【図1】実施形態1のデジタルデータ分割回路のブロック図である。
【図2】実施形態1のデジタルデータ分割回路のクロックジェネレータおよびSPC/bit回路の回路構成を示す図である。
【図3】実施形態1のデジタルデータ分割回路のSPC基本ユニットの回路構成を示す図である。
【図4】実施形態1のデジタルデータ分割回路のDラッチ回路の回路構成を示す図である。
【図5】実施形態1のデジタルデータ分割回路の動作を説明するタイミングチャートである。
【図6】実施形態2のデジタルデータ分割回路のブロック図である。
【図7】実施形態2のデジタルデータ分割回路のクロックジェネレータおよびSPC/bit回路の回路構成を示す図である。
【図8】実施形態2のデジタルデータ分割回路のデジタルデータ並べ替えスイッチの回路構成を示す図である。
【図9】実施形態2のデジタルデータ分割回路の動作を説明するタイミングチャートである。
【図10】本発明のデジタルデータ分割回路を用いた実施形態3のアクティブマトリクス型液晶表示装置のブロック図である。
【図11】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図12】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図13】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図14】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図15】実施形態4のアクティブマトリクス型液晶表示装置の作製工程例である。
【図16】実施形態4のアクティブマトリクス型液晶表示装置の作製工程例である。
【図17】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだプロジェクターの例である。
【図18】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ電子機器の例である。
【図19】実施形態3の作製方法によって作製された本発明のデジタルデータ分割回路の動作波形を示すオシロスコープ図である。
【図20】実施形態3の作製方法によって作製された本発明のデジタルデータ分割回路の動作波形を示すオシロスコープ図である。
【図21】TFT特性のグラフである。
【図22】本発明のDACを有するアクティブマトリクス型液晶表示装置の表示例である。
【図23】本発明のDACを有するアクティブマトリクス型液晶表示装置の表示例。
【図24】無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図25】実施形態9のアクティブマトリクス型ELパネルの構成を示す図である
【図26】実施形態10のアクティブマトリクス型ELパネルの構成を示す図である
【図27】実施形態11のアクティブマトリクス型ELパネルの断面図である。
【図28】実施形態11のアクティブマトリクス型ELパネルの上面図および回路図である。
【図29】実施形態12のアクティブマトリクス型ELパネルの断面図である。
【図30】実施形態13のアクティブマトリクス型ELパネルの回路図である。
【図31】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ電子機器の例である。
【発明を実施するための形態】
【0024】
以下に本発明のデジタルデータ分割回路を実施形態をもって説明する。ただし、本発明のデジタルデータ分割回路は、以下の実施形態に限定されるわけではない。
【実施例1】
【0025】
本発明のデジタルデータ分割回路の一実施形態について説明する。図1を参照する。図1には、本実施形態の8ビットデジタルデータ分割回路の回路構成がブロック図で示されている。本実施形態の8ビットデジタルデータ分割回路は、80MHzでシリアルに入力される8ビットのデジタルデータ(DIGITAL DATA-1(LSB)〜DIGITAL DATA-8(MSB))をパラレル変換し、各ビットにつき8個のパラレルな10MHzデジタルデータを出力する。
【0026】
図1の本実施形態のデジタルデータ分割回路において、CLK_GEN_LおよびCLK_GEN_Rはクロックジェネレータ回路であり、デジタルデータ分割回路の動作に必要な複数のクロック信号を生成する回路である。このクロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rは、本発明のデジタルデータ分割回路の一部であるとしてもよいし、外部回路であるとしてもよい。本実施形態においては、クロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rには、40MHzのクロック信号(CK40)およびその反転信号である反転クロック信号(CK40B)が外部から入力される。このように、クロック信号の周波数は外部から入力されるデジタルデータの周波数(本実施形態では80MHz)の1/2でよい。このことは、本発明のデジタルデータ分割回路の特徴の一つである。
【0027】
また、クロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rには、リセット信号(RES)が入力される。このリセット信号のパルス入力によって本実施形態のデジタルデータ分割回路の動作が始まる。
【0028】
クロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rは、外部から入力される40MHzのクロック信号を基に20MHzおよび10MHzのクロック信号を生成し、以下に説明するSPC/bit回路にこれらのクロック信号および反転クロック信号を供給する。図1に示すクロックジェネレータCLK_GEN_LおよびCLK_GEN_Rの出力CK40_Oからは40MHzのクロック信号が出力され、出力CK40B_Oからはその反転クロック信号が出力される。また、出力CK20_Oからは20MHzのクロック信号が出力され、出力CK20B_Oからはその反転クロック信号が出力される。さらに、出力CK10_Oからは10MHzのクロック信号が出力され、出力CK10B_Oからはその反転クロック信号が出力される。
【0029】
なお、本実施形態においては、2つのクロックジェネレータCLK_GEN_LおよびCLK_GEN_Rが用いられているが、いずれか一方だけ用いるようにしても構わない。
【0030】
SPC/bit回路は、デジタルデータ1ビットに対応する回路であり、本実施形態においては、8個のSPC/bit回路(SPC/bit−1回路〜SPC/bit−8回路)がデジタルデータ分割回路に含まれる。本実施形態のデジタルデータ分割回路は、8ビットのデジタルデータ(DIGITAL DATA-1(LSB)
〜DIGITAL DATA-8(MSB))を扱うので、SPC/bit−1回路〜SPC/bit−8回路には、それぞれデジタルデータの各ビットデータ(DIGITAL VIDEO-1〜DIGITAL VIDEO-8)が入力される。
【0031】
SPC/bit回路は、クロックジェネレータCLK_GENから供給されるクロック信号(CK40、CK40B、CK20、CK20B、CK10およびCK10B)に基づいて、各ビットにつき80MHzでシリアルに入力されるデジタルデータをパラレル変換し、8個のパラレルなデジタルデータを10MHzで出力する。
【0032】
ここで、本実施形態のデジタルデータ分割回路の構成要素であるSPC/bit回路について説明する。図2を参照する。図2には、本実施形態のデジタルデータ分割回路のクロックジェネレータCLK_GEN_Lおよびデジタルデータの最下位ビット(DIGITAL DATA-1)が入力されるSPC/bit−1回路が示されている。なお、デジタルデータ(DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit回路も、図2に示されるSPC/bit−1回路と同様である。
【0033】
図2に示すように本実施形態では、SPC/bit−1回路は、第1ステージ回路(Stage1)、第2ステージ回路(Stage2)、および第3ステージ回路(Stage3)を有している。
【0034】
SPC/bit−1回路は7個のSPC基本ユニットを有している。第1ステージ回路は1個のSPC基本ユニットを有しており、第2ステージ回路は2個のSPC基本ユニットを有しており、第3ステージ回路は4個のSPC基本ユニットを有している。
【0035】
第1ステージ回路のSPC基本ユニットには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rから40MHzのクロック信号(CK40)およびその反転クロック信号(CK40B)が供給される。第1ステージのSPC基本ユニットの入力(IN)には、外部から80MHzのデジタルデータが入力される。図2に示すSPC/bit−1回路の第1ステージ回路のSPC基本ユニットの入力(IN)には、外部からの80MHzの8ビットデジタルデータの最下位ビット(DIGITAL DATA-1)が入力される。第1ステージ回路のSPC基本ユニットの出力OUT1およびOUT2からは、第2ステージ回路の2個のSPC基本ユニットのそれぞれの入力(IN)へ40MHzのデジタルデータが出力される。
【0036】
第2ステージ回路の2個のSPC基本ユニットには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rから20MHzのクロック信号(CK20)およびその反転クロック信号(CK20B)が供給される。第2ステージ回路の各SPC基本ユニットの出力OUT1およびOUT2からは、第3ステージ回路の4個のSPC基本ユニットの各入力(IN)へ20MHzのデジタルデータが出力される。
【0037】
第3ステージ回路の4個のSPC基本ユニットには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rから10MHzのクロック信号(CK10)およびその反転クロック信号(CK10B)が供給される。第3ステージ回路の各SPC基本ユニットの出力OUT1およびOUT2からは10MHzのデジタルデータが出力される。
【0038】
なお、残りの上位7ビットのデジタルデータ(DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit−2〜SPC/bit−8回路においても、上述した様な動作がおこなわれ、各SPC/bit回路の第3ステージ回路の各SPC基本ユニットの出力OUT1およびOUT2からは、10MHzのデジタルデータが出力される。
【0039】
ここで、図3に本実施形態のデジタルデータ分割回路のSPC/bit回路を構成するSPC基本ユニットの回路構成について説明する。図3を参照する。図3には、1つのSPC基本ユニットの回路構成がブロックで示されている。なお、本実施形態においては、いずれのSPC基本ユニットも図3に示す通りの構成を有している。ただし、各ステージ回路のSPC基本ユニットは、それぞれ動作周波数が異なるので、異なる特性を有するトランジスタで構成されるようにしても良い。
【0040】
図3のSPC基本ユニットにおいて、H−DLおよびL−DLはDラッチ回路と呼ばれるラッチ回路である。H−DLは入力されるラッチ信号がHiの時、入力信号(IN)をラッチするDラッチ回路であり、L−DLは入力されるラッチ信号がLoの時、入力信号(IN)をラッチするDラッチ回路である。
【0041】
ここで図4を参照し、本実施形態のDラッチ回路H−DLおよびL−DLの回路構成を説明する。なお、図4で説明する以外のDラッチ回路を用いても良い。
【0042】
図4(A)にはDラッチ回路H−DLが、図4(B)にはDラッチ回路L−DLが示されている。Dラッチ回路H−DLおよびL−DLは、それぞれ、2個のクロックドインバータ回路および1個のインバータ回路を有している。クロックドインバータ回路は、入力されるクロック信号および反転クロック信号に基づいて動作するインバータ回路である。図4(C)に、本実施形態のクロックドインバータ回路の回路図を示しておく。
【0043】
Dラッチ回路H−DLおよびL−DLには、クロック信号(CK)およびその反転クロック信号(CKB)が入力される。本実施形態においては、Dラッチ回路H−DLおよびL−DLは、クロック信号(CK)がラッチ信号に対応する。
また、Dラッチ回路H−DLは、クロック信号(CK)がHiの時、入力INより入力される入力信号をラッチし、出力OUTから信号を出力する。また、Dラッチ回路L−DLは、クロック信号(CK)がLoの時、入力INより入力される入力信号をラッチし、出力OUTから信号を出力する。
【0044】
ここで図1、図2および図5を参照しながら、本実施形態のデジタルデータ分割回路の動作をタイミングチャートを用いて詳細に説明する。図5に示すタイミングチャートには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rに入力される信号として、40MHzのクロック信号(CK40)(CLK_GEN_LおよびCLK_GEN_Rから各SPC/bitに入力される40MHzのクロック信号でもある)、その反転信号(CK40B)およびリセット信号(RES)が示されている。
【0045】
また、図5のタイミングチャートには、CLK_GENから各SPC/bitに入力される20MHzのクロック信号、10MHzのクロック信号(CK10)が示されている。
【0046】
また、SPC/bit−1回路〜SPC/bit−8回路に入力されるシリアルな80MHzの8ビットのデジタルデータの最下位ビット(A、B、C、…、A'、B'、C'、…、A''、B''、C''、…)が示されている。なお、1つのデジタルデータ(例えばA)のデータ長は、12.5nsecである。
【0047】
さらに、図5のタイミングチャートには、各SPC/bit回路のOUT100ならびにOUT200(Stage1)、OUT110、OUT120、OUT210ならびにOUT220(Stage2)、およびOUT111(PAO)、OUT112(PEO)、OUT121(PCO)、OUT122(PGO)、OUT211(PBO)、OUT212(PFO)、OUT221(PDO)ならびにOUT222(PHO)(Stage3)から出力されるデジタル信号が示されている。
【0048】
図5のタイミングチャートに示されるように、各StageのSPC基本ユニットは、入力されるデジタルデータの周波数を1/2に落とし(言い換えると、データ長を倍にし)、かつ2個のパラレルなデジタル信号に順次変換する。
【0049】
まず、各SPC/bit回路のStage1のSPC基本ユニットは、80MHzでシリアルに入力されるデジタルデータを、パラレルな40MHzのデジタルデータに変換し、OUT100およびOUT200からStage2の2個のSPC基本ユニットの入力(IN)にそれぞれ出力する。例えば、80MHzでシリアルに入力されるデジタルデータ(AおよびB、それぞれデータ長12.5nsec)を、40MHzのパラレルな2個のデジタルデータ(AおよびB、それぞれデータ長25nsec)に変換する。
【0050】
各SPC/bit回路のStage2の2個のSPC基本ユニットは、40MHzでシリアルに入力されるデジタルデータをパラレルな20MHzのデジタルデータに変換し、OUT110、OUT120、OUT210およびOUT220からStage3の4個のSPC基本ユニットにそれぞれ出力する。例えば、40MHzでシリアルに入力されるデジタルデータ(AおよびC、それぞれデータ長25nsec)を、20MHzのパラレルな2個のデジタルデータ(AおよびC、それぞれデータ長50nsec)に変換する。
【0051】
さらに、各SPC/bit回路のStage3のSPC基本ユニットは、20MHzでシリアルに入力されるデジタルデータをパラレルな10MHzのデジタルデータに変換し、OUT111(PAO)、OUT112(PEO)、OUT121(PCO)、OUT122(PGO)、OUT211(PBO)、OUT212(PFO)、OUT221(PDO)、およびOUT222(PHO)からそれぞれ出力する。例えば、20MHzでシリアルに入力されるデジタルデータ(AおよびE、それぞれデータ長50nsec)を、10MHzのパラレルな2個のデジタルデータ(AおよびE、それぞれデータ長100nsec)に変換する。
【0052】
従って、出力PAO、PBO、PCO、PDO、PEO、PFO、PGO、PHOからは、それぞれ10MHzのデジタルデータが出力されることになる。
【0053】
上述の動作が全てのSPC/bit回路で行われ、結果として、シリアルに入力される80MHzの8ビットデジタルデータが、8個のパラレルな10MHzの8ビットデジタルデータに変換されることになる。
【0054】
なお、本実施形態では、本発明のデジタルデータ分割回路が、シリアルな80MHzの8ビットデジタルデータを、パラレルな8個の10MHzの8ビットデジタルデータに変換する場合について説明したが、本発明のデジタルデータ分割回路は、この場合に限られず適用され得る。
【0055】
本発明のデジタルデータ分割回路は、mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力することができる。なお、mは正数、yは自然数である。この場合、本発明のデジタルデータ分割回路は、(m/2)Hz以下の複数のクロック信号によって動作することができることが理解される。
【0056】
なおクロック信号は、(m/2)Hz以下(m・2-y)Hz以上の複数のクロック信号が用いられることになる。
【0057】
また、本発明のデジタルデータ分割回路が扱うデジタルデータがxビットである場合には、デジタルデータの各ビットデジタルデータが入力されるSPC/bit回路は、SPC/bit−1回路〜SPC/bit−x回路までのx個となる。また、各SPC/bit回路は、下記数式(1)で表される個数のSPC基本ユニットを有していることになる。なお、xは2以上の自然数である。
【数1】
【0058】
詳細には、第1ステージ回路は1個のSPC基本ユニットを有しており、第2ステージ回路は2個のSPC基本ユニットを有しており、第kステージ回路は2k-1個のSPC基本ユニットを有しており、第yステージ回路は2y-1個のSPC基本ユニットを有している。なお、kは1乃至yの自然数である。
【0059】
xビットデジタルデータの各ビットデジタルデータは、各SPC/bit回路に入力され、各SPC/bit回路の第kステージ回路は2k-1個のシリアルに入力されるデジタルデータの周波数を1/2にし、かつ2k個のパラレルなデジタルデータに変換し、次段である第(k+1)ステージ回路の各SPC基本ユニットへデジタルデータを出力する。なお、最終段のステージ回路は、デジタルデータ分割回路の出力として各ビットデジタルデータを出力する。
【0060】
上述のように、本発明のデジタルデータ分割回路は、周波数、ビット数、分割数に限定されない。
【0061】
また、本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数の半分以下の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明のデジタルデータ分割回路は安定性、信頼性、消費電力に優れている。
【実施例2】
【0062】
本実施形態では、本発明のデジタルデータ分割回路の別の実施形態について説明する。本実施形態のデジタルデータ分割回路は、実施形態1のデジタルデータ分割回路にデジタルデータ並び替え機能を追加したものである。他の構成は、実施形態1と同様である。
【0063】
図6を参照する。図6には、本実施形態のデジタルデータ分割回路の回路構成がブロック図で示されている。本実施形態においても実施形態1と同様に、8ビットのデジタルデータを扱う。本実施形態の8ビットデジタルデータ分割回路も、実施形態1と同様、80MHzでシリアルに入力される8ビットのデジタルデータ(DIGITAL DATA-1(LSB)〜DIGITAL DATA-8(MSB))をパラレル変換し、各ビットにつき8個のパラレルな10MHzデジタルデータを出力する。
【0064】
図6に示すように、本実施形態のデジタルデータ分割回路には、デジタルデータ並び替え機能を実現するためのデジタルデータ並び替え信号(LR)およびその反転信号(LRB)が、各SPC/bit回路の入力LR_LおよびLRB_Lに入力される。
【0065】
ここで、本実施形態のデジタルデータ分割回路の構成要素であるSPC/bit回路について説明する。図7を参照する。図7には、本実施形態のデジタルデータ分割回路のクロックジェネレータCLK_GEN_Lおよびデジタルデータの最下位ビット(DIGITAL DATA-1)が入力されるSPC/bit−1回路が示されている。なお、デジタルデータ(DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit回路も、図6に示されるSPC/bit回路と同様である。
【0066】
図6に示すように本実施形態では、SPC/bit−1回路は7個のSPC基本ユニット、および8個のデジタルデータ並び替えスイッチSW_LRを有している。7個のSPC基本ユニットの接続についても実施形態1と同様である。
【0067】
ここで、図8に本実施形態のデジタルデータ並び替えスイッチSW_LRの回路図を示す。本実施形態においては、SW_LRは、Pチャネル型トランジスタ(Pch Tr)とNチャネル型トランジスタ(Nch Tr)とで構成されるアナログスイッチを2個有している。本実施形態のデジタルデータ並び替えスイッチSW_LRは、入力LRおよびLRBに入力される信号によって、入力P1または入力P2のいずれかの信号を出力P3から出力することができる。
【0068】
LR=HiかつLRB=Loの時、デジタルデータ並び替えスイッチSW_LRは、P1に入力されるデジタルデータをP3から出力する。また、LR=LoかつLRB=Hiの時、デジタルデータ並び替えスイッチSW_LRは、P2に入力されるデジタルデータをP3から出力する。
【0069】
本実施形態のデジタルデータ分割回路の動作をタイミングチャートを用いて説明する。図9を参照する。第3ステージ回路のSPC基本ユニットの出力OUT111、OUT112、OUT121、OUT122、OUT211、OUT212、OUT221、およびOUT222までは、実施形態1と同様であるので、実施形態1を参照されたい。
【0070】
各SPC/bit回路の第3ステージ回路のSPC基本ユニットは、20MHzでシリアルに入力されるデジタルデータをパラレルな10MHzのデジタルデータに変換し、OUT111、OUT112、OUT121、OUT122、OUT211、OUT212、OUT221、およびOUT222からそれぞれ出力する。
【0071】
デジタルデータ並び替えスイッチに入力する信号がLR=HiかつLRB=Loの時、デジタルデータ並び替えスイッチSW_LRは、P1に入力されるデジタルデータをP3から出力する。よって、図9のタイミングチャートに示すように、出力PAO、PEO、PCO、PGO、PBO、PFO、PDO、PHOからは、それぞれ、デジタルデータA、E、C、G、B、F、D、Hが出力される。
【0072】
デジタルデータ並び替えスイッチに入力する信号がLR=LoかつLRB=Hiの時、デジタルデータ並び替えスイッチSW_LRは、P2に入力されるデジタルデータをP3から出力する。よって、図9のタイミングチャートの括弧に示すように、出力PAO、PEO、PCO、PGO、PBO、PFO、PDO、PHOからは、それぞれ、デジタルデータH、D、F、B、G、C、E、Aが出力される。
【0073】
上述の動作が全てのSPC/bit回路で行われ、結果として、シリアルに入力される80MHzの8ビットデジタルデータが、10MHzの8個のパラレルな8ビットデジタルデータに変換されることになる。
【0074】
このように、デジタルデータ並び替えスイッチに入力する信号LRを制御することによって、デジタルデータ分割回路から出力されるデジタルデータの並び替えを行うことができる。
【0075】
なお、本実施形態においては、デジタルデータ並び替えスイッチに入力する信号LRを制御することによって、デジタルデータ分割回路から出力されるデジタルデータの並び替えを行うようにしたが、外部から入力されるデジタルデータをあらかじめ並べ替えてから入力するという方法を実施することもできる。特にこの方法は、実施形態1のデジタルデータ分割回路のように、デジタルデータ並べ替えスイッチを有していない実施形態に有用である。
【実施例3】
【0076】
本実施形態においては、上述の実施形態1または2のデジタルデータ分割回路を、アクティブマトリクス型液晶表示装置の駆動回路に用いた場合について説明する。
【0077】
図10を参照する。図10は、本実施形態のアクティブマトリクス型液晶表示装置の概略ブロック図である。1001はソース信号線駆動回路Aであり、1002はソース信号線駆動回路Bである。1003はゲート信号線駆動回路である。1004はアクティブマトリクス回路である。1005はデジタルデータ分割回路であり、上述の実施形態2で説明されたデジタルデータ並び替え機能付きのものである。
【0078】
ソース信号線駆動回路A1001は、シフトレジスタ回路(240ステージ×2のシフトレジスタ回路)1001−1、ラッチ回路1(960×8デジタルラッチ回路)1001−2、ラッチ回路2(960×8デジタルラッチ回路)1001−3、セレクタ回路1(240のセレクタ回路)1001−4、D/A変換回路(240のD/A変換回路(DACともいう))1001−5、セレクタ回路2(240のセレクタ回路)1001−6を有している。その他、バッファ回路やレベルシフタ回路(いずれも図示せず)を有している。また、説明の便宜上、DAC1001−5にはレベルシフタ回路が含まれている。
【0079】
シフトレジスタ回路1001−1にはクロック信号(CK)およびスタートパルス(SP)が入力される。ラッチ回路1(1001−2)にはデジタルデータ分割回路1005によって周波数を10MHzに落とされた8個のパラレルな8ビットデジタルデータが入力される。ラッチ回路2(1001−3)にはラッチ信号(Latch Signal)が入力される。セレクタ回路1(1001−4)には選択信号(Select Signal)が入力される。D/A変換回路1001−5には高電位電源(DC_VIDEO_H)、低電位電源(DC_VIDEO_L)、オフセット電源(DC_VIDEO_M)、リセットパルス(ResAおよびResB)が入力される。また、セレクタ回路2(1001−6)には選択信号(Select Signal)が入力される。
【0080】
ソース信号線駆動回路B1002は、ソース信号線駆動回路A1001と同じ構成を有する。なお、ソース信号線駆動回路A1001は、奇数番目のソース信号線に映像信号(階調電圧信号)を供給し、ソース信号線駆動回路B1002は、偶数番目のソース信号線に映像信号を供給するようになっている。
【0081】
なお、本実施形態のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、アクティブマトリクス回路の上下を挟むように2つのソース信号線駆動回路Aおよびソース信号線駆動回路Bを設けたが、回路レイアウト上、可能であれば、ソース信号線駆動回路を1つだけ設けるようにしても良い。
【0082】
また、1003はゲート信号線駆動回路であり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等(いずれも図示せず)を有している。
【0083】
アクティブマトリクス回路1004は、1920×1080(横×縦)個の画素を有している。各画素には画素TFT(薄膜トランジスタ)が配置されており、各画素TFTのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素TFTのドレイン領域には画素電極が電気的に接続されている。各画素TFTは、各画素TFTに電気的に接続された画素電極への映像信号(階調電圧)の供給を制御している。各画素電極に映像信号(階調電圧)が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【0084】
本実施形態では、デジタルデータ分割回路1005には、外部から80MHzの8ビットデジタルデータが入力される。デジタルデータ分割回路1005は、外部から入力される80MHzの8ビットデジタルデータをシリアル−パラレル変換し、8個のパラレルな10MHzのデジタルデータをソース信号線駆動回路に供給する。
【0085】
ここで、本実施形態のアクティブマトリクス型液晶表示装置の動作について順を追って説明する。
【0086】
まず、ソース信号線側駆動回路A1001の動作を説明する。シフトレジスタ回路1001−1にクロック信号(CK)およびスタートパルス(SP)が入力される。シフトレジスタ回路1001−1は、これらのクロック信号(CK)およびスタートパルス(SP)に基づきタイミング信号を順に発生させ、バッファ回路等(図示せず)を通して後段の回路へタイミング信号を順次供給する。
【0087】
シフトレジスタ回路1001−1からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量(寄生容量)が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【0088】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路1(1001−2)に供給される。ラッチ回路1(1001−2)は、8ビットデジタルデータ(8bit digital data)を処理するラッチ回路を960ステージ有してる。ラッチ回路1(1001−2)は、前記タイミング信号が入力されると、本発明のデジタルデータ分割回路から供給される8ビットデジタルデータを順次取り込み、保持する。
【0089】
ラッチ回路1(1001−2)の全てのステージにラッチ回路にデジタルデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、順方向走査の場合、ラッチ回路1(1001−2)の中で一番左側のステージのラッチ回路にデジタルデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【0090】
1ライン期間の終了後、シフトレジスタ回路1001−1の動作タイミングに合わせて、ラッチ回路2(1001−3)にラッチシグナル(Latch Signal)が供給される。この瞬間、ラッチ回路1(1001−2)に書き込まれ保持されているデジタルデータは、ラッチ回路2(1001−3)に一斉に送出され、ラッチ回路2(1001−3)の全ステージのラッチ回路に書き込まれ、保持される。
【0091】
デジタルデータをラッチ回路2(1001−3)に送出し終えたラッチ回路1(1001−2)には、シフトレジスタ回路1001−1からのタイミング信号に基づき、再び本発明のデジタルデータ分割回路から供給されるデジタルデータの書き込みが順次行われる。
【0092】
この2順目の1ライン期間中には、ラッチ回路2(1001−3)に書き込まれ、保持されているデジタルデータが、セレクタ回路1(1001−4)によって順次選択され、D/A変換回路(DAC)1001−5に供給される。なお本実施形態では、セレクタ回路1(1001−4)においては、1つのセレクタ回路がソース信号線4本に対応している。
【0093】
なお、セレクタ回路については、本出願人による特許出願である特願平9−286098号に記載されているものを用いることもできる。
【0094】
セレクタ回路1(1001−4)は、入力される選択信号(Select Signal)
によって、1ライン走査期間(水平走査期間)の1/4づつ、4本のソース信号線に対応するデジタルデータが選択され出力される。
【0095】
本実施形態のセレクタ回路1001−4においては、ソース信号線4本毎に一つのセレクタ回路が設けられている。また、1ライン走査期間の1/4づつ、対応するソース信号線にラッチ回路2(1001−3)から供給される8ビットデジタルデータが選択される。
【0096】
セレクタ回路1(1001−4)で選択された8ビットデジタルデータがDAC1001−5に供給される。本実施形態には、どのようなD/A変換回路を用いても良いが、本出願人による特許出願である特願平10−344732号に記載されているD/A変換回路を用いることが好ましい。
【0097】
D/A変換回路1001−5から出力されるアナログデータ(階調電圧)は、セレクタ回路2(1001−6)によって、上述のセレクタ回路1(1001−4)と同様に1/4ライン期間づつ選択され、ソース信号線に供給される。
【0098】
ソース信号線に供給されるアナログデータは、ソース信号線に接続されているアクティブマトリクス回路の画素TFTのソース領域に供給される。
【0099】
1002はソース信号線駆動回路Bであり、その構成はソース信号線駆動回路A1001と同じである。ソース信号線駆動回路B1002は、偶数番目のソース信号線にアナログデータを供給する。
【0100】
ゲート信号線駆動回路1003においては、シフトレジスタ(図示せず)からのタイミング信号がバッファ回路(図示せず)に供給され、対応するゲート信号線(走査線)に供給される。ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、1ライン分全ての画素TFTを同時にONにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【0101】
このように、ゲート信号線駆動回路1003からの走査信号によって対応する画素TFTのスイッチングが行われ、ソース信号線駆動回路1001および1002からのアナログデータ(階調電圧)が画素TFTに供給され、液晶分子が駆動される。
【0102】
本実施形態のように、本発明のデジタルデータ分割回路をアクティブマトリクス型液晶表示装置に用いると、高周波数のデジタルデータを処理することができる。
【0103】
ここで、本実施形態で説明した、本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置の作製方法例を以下に説明する。本実施形態では、絶縁表面を有する基板上に複数のTFTを形成し、アクティブマトリクス回路、ソース信号線駆動回路、ゲート信号線駆動回路、本発明のデジタルデータ分割回路、および他の周辺回路等を同一基板上に形成する例を図11〜図14に示す。なお、以下の例では、アクティブマトリクス回路の1つの画素TFTと、他の回路(ソース信号線駆動回路、ゲート信号線駆動回路、デジタルデータ分割回路、および他の周辺回路)の基本回路であるCMOS回路とが同時に形成される様子を示す。また、以下の例では、CMOS回路においてはPチャネル型TFTとNチャネル型TFTとがそれぞれ1つのゲート電極を備えている場合について、その作製工程を説明するが、ダブルゲート型やトリプルゲート型のような複数のゲート電極を備えたTFTによるCMOS回路をも同様に作製することができる。また、以下の例では、画素TFTはダブルゲートのNチャネル型TFTである、シングルゲート、トリプルゲート等のTFTとしてもよい。
【0104】
図11(A)を参照する。まず、絶縁表面を有する基板として石英基板5001を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英基板上に一旦非晶質シリコン膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。次に、下地膜5001を形成する。本実施形態では、下地膜5001には酸化シリコン(SiO2)が用いられた。次に、非晶質シリコン膜5003を形成する。非晶質シリコン膜5003は、最終的な膜厚(熱酸化後の膜減りを考慮した膜厚)
が10〜75nm(好ましくは15〜45nm、より好ましくは25nm)となる様に調節する。
【0105】
なお、非晶質シリコン膜5003の成膜に際して膜中の不純物濃度の管理を徹底的に行うことが重要である。本実施形態の場合、非晶質シリコン膜5003中では、後の結晶化を阻害する不純物であるC(炭素)およびN(窒素)の濃度はいずれも5×1018atoms/cm3未満(代表的には5×1017atoms/cm3以下、好ましくは2×1017atoms/cm3以下)、O(酸素)は1.5×1019atoms/cm3未満(代表的には1×1018atoms/cm3以下、好ましくは5×1017atoms/cm3以下)となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、SIMS(質量2次イオン分析)の測定結果における最小値で定義される。
【0106】
上記構成を得るため、本実施形態で用いる減圧熱CVD炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、200〜400℃程度に加熱した炉内に100〜300sccmのClF3(フッ化塩素)ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【0107】
なお、本出願人の知見によれば炉内温度300℃とし、ClF3ガスの流量を300sccmとした場合、約2μm厚の付着物(主にシリコンを主成分する)
を4時間で完全に除去することができる。
【0108】
また、非晶質シリコン膜5003中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質シリコン膜5003の成膜は減圧熱CVD法であることが好ましい。なお、成膜条件を最適化することでプラズマCVD法を用いることも可能である。
【0109】
次に、非晶質シリコン膜5003の結晶化工程を行う。結晶化の手段としては特開平7−130652号公報記載の技術を用いる。同公報の実施例1および実施形態2のどちらの手段でも良いが、本実施形態では、同公報の実施例2に記載した技術内容(特開平8−78329号公報に詳しい)を利用するのが好ましい。
【0110】
特開平8−78329号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜5004を150nmに形成する。マスク絶縁膜5004は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる(図11(B))。
【0111】
そして、非晶質シリコン膜5003の結晶化を助長する触媒元素としてニッケル(Ni)を含有した溶液(Ni酢酸塩エタノール溶液)5005をスピンコート法により塗布する。なお、触媒元素としてはニッケル以外にも、コバルト(Co)、鉄(Fe)、パラジウム(Pd)、ゲルマニウム(Ge)、白金(Pt)
、銅(Cu)、金(Au)等を用いることができる(図11(B))。
【0112】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、後述する横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【0113】
触媒元素の添加工程が終了したら、次に、450℃で1時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において500〜960℃(代表的には550〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質シリコン膜5003の結晶化を行う。本実施形態では窒素雰囲気で600℃で12時間の加熱処理を行う。
【0114】
この時、非晶質シリコン膜5003の結晶化は、ニッケルを添加した領域5006で発生した核から優先的に進行し、基板5001の基板面に対してほぼ平行に成長した多結晶シリコン膜からなる結晶領域5007が形成される。この結晶領域5007を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。
【0115】
なお、マスク絶縁膜5004を用いずに、Ni酢酸溶液を非晶質シリコン膜の全面に塗布し結晶化させることもできる。
【0116】
図11(D)を参照する。次に、触媒元素のゲッタリングプロセスを行う。まず、リンイオンのドーピングを選択的に行う。マスク絶縁膜5004が形成された状態で、リンのドーピングを行う。すると、多結晶シリコン膜のマスク絶縁膜5004で覆われていない部分5008のみに、リンがドーピングされる(これらの領域をリン添加領域5008と呼ぶ)。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リンがマスク絶縁膜5004を突き抜けないようにする。このマスク絶縁膜5004は、必ずしも酸化膜でなくてもよいが、酸化膜は活性層に直接触れても汚染の原因にならないので都合がよい。
【0117】
リンのドーズ量は、1×1014から2×1015ions/cm2程度とすると良い。本実施形態では、2×1015ions/cm2のドーズをイオンドーピング装置を用いて行った。
【0118】
なお、イオンドープの際の加速電圧は10keVとした。10keVの加速電圧であれば、リンは150nmのマスク絶縁膜をほとんど通過することができない。
【0119】
図11(E)を参照する。次に、600℃の窒素雰囲気にて1〜12時間(本実施形態では12時間)熱アニールし、ニッケル元素のゲッタリングを行った。
こうすることによって、図11(E)において矢印で示されるように、ニッケルがリンに吸い寄せられることになる。600℃の温度のもとでは、リン原子は膜中をほとんど動かないが、ニッケル原子は数100μm程度またはそれ以上の距離を移動することができる。このことからリンがニッケルのゲッタリングに最も適した元素の1つであることが理解できる。
【0120】
次に図12(A)を参照し、多結晶シリコン膜をパターニングする工程を説明する。このとき、リンの添加領域5008、すなわちニッケルがゲッタリングされた領域が残らないようにする。このようにして、ニッケル元素をほとんど含まない多結晶シリコン膜の活性層5009〜5011が得られた。得られた多結晶シリコン膜の活性層5009〜5011が後にTFTの活性層となる。
【0121】
図12(B)を参照する。活性層5009〜5011を形成したら、その上にシリコンを含む絶縁膜でなるゲート絶縁膜5012を70nmに成膜する。そして、酸化性雰囲気において、800〜1100℃(好ましくは950〜1050℃)で加熱処理を行い、活性層5009〜5011とゲート絶縁膜5012の界面に熱酸化膜(図示せず)を形成する。
【0122】
なお、ゲート絶縁膜を成膜した後、部分的に該ゲート絶縁膜を除去し、更にゲート絶縁膜を形成することによって、本発明のデジタルデータ分割回路や駆動回路等の高速動作が必要となる部分のゲート絶縁膜の膜厚を薄くするようにしても良い。
【0123】
また、触媒元素をゲッタリングするための加熱処理(触媒元素のゲッタリングプロセス)を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはHCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F2、Br2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。
この工程においては、例えばHClを用いた場合、活性層中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒元素のゲッタリングプロセスを、マスク絶縁膜5004を除去した後、活性層をパターンニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【0124】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲート電極の原型を形成する。本実施形態では2wt%のスカンジウムを含有したアルミニウム膜を400nmに形成した。
【0125】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極を形成しても良い。
【0126】
次に、特開平7−135318号公報記載の技術により多孔性陽極酸化膜5013〜5020、無孔性陽極酸化膜5021〜5024およびゲート電極5025〜5028を形成する(図12(B))。
【0127】
こうして図12(B)の状態が得られたら、次にゲート電極5025〜5028および多孔性陽極酸化膜5013〜5020をマスクとしてゲート絶縁膜5012をエッチングする。そして、多孔性陽極酸化膜5013〜5020を除去し、図12(C)の状態を得る。なお、図12(C)において5029〜5031で示されるのは加工後のゲート絶縁膜である。
【0128】
図13(A)を参照する。次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはNチャネル型ならばP(リン)またはAs(砒素)、P型ならばB(ボロン)またはGa(ガリウム)を用いれば良い。
【0129】
本実施形態では、Nチャネル型およびPチャネル型のTFTを形成するための不純物添加をそれぞれ2回の工程に分けて行う。
【0130】
最初に、Nチャネル型のTFTを形成するための不純物添加を行う。まず、1回目の不純物添加(本実施形態ではP(リン)を用いる)を高加速電圧80keV程度で行い、n-領域を形成する。このn-領域は、Pイオン濃度が1×1018atoms/cm3〜1×1019atoms/cm3となるように調節する。
【0131】
さらに、2回目の不純物添加を低加速電圧10keV程度で行い、n+領域を形成する。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このn+領域は、シート抵抗が500Ω以下(好ましくは300Ω以下)となるように調節する。
【0132】
以上の工程を経て、CMOS回路を構成するNチャネル型TFTのソース領域およびドレイン領域5033および5034、低濃度不純物領域5037、チャネル形成領域5040が形成される。また、画素TFTを構成するNチャネル型TFTのソース領域およびドレイン領域5035および5036、低濃度不純物領域5038及び5039、チャネル形成領域5041および5042が確定する(図13(A))。
【0133】
なお、図13(A)に示す状態ではCMOS回路を構成するPチャネル型TFTの活性層は、Nチャネル型TFTの活性層と同じ構成となっている。
【0134】
次に、図13(B)に示すように、Nチャネル型TFTを覆ってレジストマスク5043を設け、P型を付与する不純物イオン(本実施形態ではボロンを用いる)の添加を行う。
【0135】
この工程も前述の不純物添加工程と同様に2回に分けて行うが、Nチャネル型をPチャネル型に反転させる必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のB(ボロン)イオンを添加する。
【0136】
こうしてCMOS回路を構成するPチャネル型TFTのソース領域およびドレイン領域5045および5044、低濃度不純物領域5046、チャネル形成領域5047が形成される(図13(B))。
【0137】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極を形成した場合は、低濃度不純物の形成には公知のサイドウォール構造を用いれば良い。
【0138】
次に、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【0139】
図13(C)を参照する。次に、第1層間絶縁膜5048として酸化シリコン膜と窒化シリコン膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレイン電極5049〜5053を形成する。なお、第1層間絶縁膜5048として有機性樹脂膜を用いることもできる。
【0140】
図14を参照する。次に、第2層間絶縁膜5054を窒化シリコン膜で形成する。そして次に、有機性樹脂膜からなる第3層間絶縁膜5056を0.5〜3μmの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【0141】
次に、第3層間絶縁膜5056の一部をエッチングし、画素TFTのドレイン電極5053の上部に第2層間絶縁膜を挟んでブラックマトリクス5055を形成する。本実施形態では、ブラックマトリクス5055にはTi(チタン)が用いられた。なお、本実施形態では、画素TFTとブラックマトリクスとの間で保持容量5058が形成される。
【0142】
次に、第2層間絶縁膜5054および第3層間絶縁膜5056にコンタクトホールを形成し、画素電極5057を120nmの厚さに形成する。なお、本実施形態は透過型のアクティブマトリクス液晶表示装置の例であるため、画素電極5057を構成する導電膜としてITO等の透明導電膜を用いる。
【0143】
次に、基板全体を350℃の水素雰囲気で1〜2時間加熱し、素子全体の水素化を行うことで膜中(特に活性層中)のダングリングボンド(不対結合手)を補償する。なお、この水素化処理を、プラズマ化させることによってできた水素で行っても良い。
【0144】
以上の工程を経て同一基板上にCMOS回路および画素マトリクス回路を有するアクティブマトリクス基板が完成する。
【0145】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【0146】
図14(B)の状態のアクティブマトリクス基板に配向膜5059を形成する。本実施形態では、配向膜5059にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板5060、透明導電膜から成る対向電極5061、配向膜5062とで構成される。
【0147】
なお、本実施形態では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチルト角を持つようなポリイミドを用いた。
【0148】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ(共に図示せず)などを介して貼り合わせる。その後、両基板の間に液晶5063を注入し、封止剤(図示せず)によって完全に封止する。本実施形態では、液晶5063にネマチック液晶を用いた。
【0149】
よって、図14(C)に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【0150】
なお、本実施形態で説明した非晶質シリコン膜の結晶化の方法の代わりに、レーザー光(代表的にはエキシマレーザー光)によって、非晶質シリコン膜の結晶化を行ってもよい。
【0151】
また、多結晶シリコン膜を用いる代わりに、スマートカット、SIMOX、ELTRAN(エルトラン)等のSOI構造(SOI基板)を用いて他のプロセスを行ってもよい。
【0152】
ここで図19および図20を参照し、本実施形態のアクティブマトリクス型液晶表示装置の動作結果について解説する。図19には、本実施形態のデジタルデータ分割回路を動作させた時のオシロスコープ図が示されている。
【0153】
図19には、クロックジェネレータCLK_GEN_LまたはCLK_GEN_Rからのクロック信号の出力波形が示されている。図中、Ref1はCK40_Oの出力波形(約40MHz)であり、Ref2はCK20_Oの出力波形(約20MHz)であり、Ref3はCK10_Oの出力波形(約10MHz)である。なお、Ref5はリセットパルス(RES)であり、Ref4はそのリセットパルスをデジタルデータ分割回路において実測した信号波形である。
【0154】
図20(A)、(B)および(C)には、8ビットのデジタルデータの最下位ビットが入力されるSPC/bit−1回路における出力波形を示している。
【0155】
図20(A)には、SPC/bit−1回路のStage1のSPC基本ユニットに入力される約40MHzのクロック信号CK40(Ref1)ならびに80MHzのデジタルデータ(Ref2)、およびOUT100ならびにOUT200からそれぞれ出力される2個の40MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示されている。また、リセットパルス(Ref5)
が示されている。
【0156】
SPC/bit−1回路の入力INには、80MHzのデジタルデータ(Ref2)が入力される。この80MHzデジタルデータは、最左のパルスから順に、Hi、Lo、Lo、Hi、Lo、Lo、Hi、Hiというシリアルなデジタルデータである。なお、この80MHzのシリアルなデジタルデータは、図5のタイミングチャートにおいては、DIGITAL DATAのA、D、G、HのデータがHiであり、その他のデータがLoであるとした場合である。
【0157】
出力OUT100およびOUT200からそれぞれ出力されるデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(Ref2)
の周波数が1/2(約40MHz)となり、2つのパラレルなデジタルデータ(Ref3およびRef4)に変換されている様子がわかる。この様子は、図5のタイミングチャートにおいて、DIGITAL DATAのA、D、G、HのHiのデータが出力OUT100およびOUT200からどのような順序で出力されているかを参考にすると良い。
【0158】
図20(B)には、SPC/bit−1回路のStage2のSPC基本ユニットに入力される約20MHzのクロック信号CK20(Ref1)ならびに40MHzのデジタルデータ(Ref2)、および出力OUT110ならびにOUT120からそれぞれ出力される2個の20MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示されている。また、リセットパルス(Ref5)が示されている。
【0159】
図20(B)においても、出力OUT110およびOUT120からそれぞれ出力されるデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(Ref2)の周波数が1/2(約20MHz)となり、2つのパラレルなデジタルデータ(Ref3およびRef4)に変換されている様子がわかる。
【0160】
また、図20(C)には、SPC/bit−1回路のStage3のSPC基本ユニットに入力される約10MHzのクロック信号CK10(Ref1)ならびに20MHzのデジタルデータ(Ref2)、および出力OUT111ならびにOUT112からそれぞれ出力される2個の10MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示されている。また、リセットパルス(Ref5)が示されている。
【0161】
図20(C)においても、出力OUT111およびOUT112からそれぞれ出力されるデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(Ref2)の周波数が1/2(約10MHz)となり、2つのパラレルなデジタルデータ(Ref3およびRef4)に変換されている様子がわかる。
【0162】
上述のように、本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数が約80MHzという高周波数にもかかわらず、安定した動作を示した。また、今回作製した本発明のデジタルデータ分割回路の最高動作周波数は、140MHz(入力するデジタルデータは140MHz、クロック信号は70MHz)であった。
【実施例4】
【0163】
本実施形態では、上述の実施形態3で説明した、本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置の作製方法の別の例について説明する。本実施形態においても、絶縁表面を有する基板上に複数のTFTを形成し、アクティブマトリクス回路、ソース信号線駆動回路、ゲート信号線駆動回路、本発明のデジタルデータ分割回路、および他の周辺回路等を同一基板上に形成する例を示す。なお、ここでは、CMOS回路の基本構成であるインバータ回路を図15および図16を用いて説明する。
【0164】
図15を参照する。基板6001はガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板をもちいることも可能である。
【0165】
そして、基板6001のTFTが形成される主表面には、窒化シリコン膜から成る下地膜6002と、酸化シリコン膜から成る下地膜6003が形成される。
これらの下地膜はプラズマCVD法やスパッタ法で形成されるものであり、基板6001からTFTに有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのために、窒化シリコン膜からなる下地膜6002を20〜100nm、代表的には50nmの厚さに形成し、さらに酸化シリコン膜ならなる下地膜6003を50〜500nm、代表的には150〜200nmの厚さに形成すれば良い。
【0166】
勿論、下地膜を窒化シリコン膜からなる下地膜6002または、酸化シリコン膜ならなる下地膜6003のどちらか一方のみで形成しても良いが、TFTの信頼性のを考慮すると2層構造とすることが最も望ましかった。
【0167】
下地膜6003に接して形成される半導体層は、プラズマCVD法、減圧CVD法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体を適用することも可能である。
ここで適用できる半導体材料は、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【0168】
半導体層は10〜100nm、代表的には50nmの厚さとして形成されるものである。プラズマCVD法で作製される非晶質半導体膜には10〜40atom%の割合で膜中に水素が含まれているが、結晶化の工程に先立って400〜500℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を5atom%以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【0169】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜6002と下地膜6003と、さらに半導体層を連続形成すると良い。それぞれの膜が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。その結果、TFTの特性バラツキを発生させる要因の一つをなくすことができた。
【0170】
非晶質半導体膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を用いることもできる。さらに、触媒元素を用いた熱結晶化の技術により形成された結晶質半導体膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたTFT特性を得ることができる。
【0171】
こうして形成された結晶質半導体膜を、第1のフォトマスクを使用して、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により第2の島状半導体層(活性層)6004と、第1の島状半導体層(活性層)6005を形成した。
【0172】
次に、第2の島状半導体層6004と、第1の島状半導体層6005との表面に、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜6006を形成する。ゲート絶縁膜6006は、プラズマCVD法やスパッタ法で形成し、その厚さを10〜200nm、好ましくは50〜150nmとして形成すれば良い(図15(A))。
【0173】
そして、第2のフォトマスクにより、第2の島状半導体層6004と、第1の島状半導体層6005のチャネル形成領域を覆うレジストマスク6007、6008を形成した。このとき、配線を形成する領域にもレジストマスク6009を形成しておいても良い。
【0174】
そして、n型を付与する不純物元素を添加することにより第2の不純物領域を形成する工程を行った。結晶質半導体材料に対してn型を付与する不純物元素としては、リン(P)、砒素(As)、アンチモン(Sb)などが知られているが、ここでは、リンを用い、フォスフィン(PH3)を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜6006を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。半導体層に添加されるリンの濃度は、1×1016〜1×1019atoms/cm3の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。そして、半導体層にリンが添加された領域6010、6011が形成された。ここで形成された第2の不純物領域の一部は、LDD領域として機能するものである(図15(B))。
【0175】
レジストマスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的であった。
【0176】
そして、ゲート絶縁膜6006の表面に第1の導電層6012を形成した。第1の導電層6012は、Ta、Ti、Mo、Wから選ばれた元素を主成分とする導電性材料を用いて形成する。そして、第1の導電層6007の厚さは10〜100nm、好ましくは150〜400nmで形成すれば良い(図15(C))。
【0177】
例えば、WMo、TaN、MoTa、WSix(x=2.4<X<2.7)などの化合物を用いることができる。
【0178】
Ta、Ti、Mo、Wなどの導電性材料は、AlやCuに比べ抵抗率が高いが、作製する回路の面積との関係で、100cm2程度までならば問題なく使用することができた。
【0179】
次に、第3のフォトマスクによりレジストマスク6013、6014、6015、6016を形成した。レジストマスク6013は、pチャネル型TFTのゲート電極を形成するためのものであり、レジストマスク6015、6016は、ゲート配線およびゲートバスラインを形成するためのものであった。また、レジストマスク6014は第1の島状半導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマスクとするために設けられた。
【0180】
第1の導電層はドライエッチング法により不要な部分が除去され、第2のゲート電極6017と、ゲート配線6019と、ゲートバスライン6020が形成された。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良かった。
【0181】
そして、レジストマスク6013、6014、6015、6016をそのまま残して、pチャネル型TFTが形成される第2の島状半導体層6004の一部に、p型を付与する不純物元素を添加して第3の不純物領域を形成する工程を行った。p型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)
、ガリウム(Ga)、が知られているが、ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイオンドープ法で添加した。ここでも加速電圧を80keVとして、2×1020atoms/cm3の濃度にボロンを添加した。そして、図1(D)に示すようにボロンが高濃度に添加された第3の不純物領域6021、6022が形成された。
【0182】
図15(D)で設けられたレジストマスクを除去した後、第4のフォトマスクを用いてレジストマスク6023、6024、6025を形成した。第4のフォトマスクはnチャネル型TFTのゲート電極を形成するためのものであり、ドライエッチング法により第1のゲート電極6026が形成された。このとき第1のゲート電極6026は、第2の不純物領域6010、6011の一部とゲート絶縁膜を介して重なるように形成された(図15(E))。
【0183】
そして、レジストマスク6023、6024、6025を完全に除去した後、第5のフォトマスクによりレジストマスク6029、6030、6031を形成した。レジストマスク6030は第1のゲート電極6026とを覆って、さらに第2の不純物領域6010、6011の一部と重なる形で形成されたものであった。レジストマスク6030は、LDD領域のオフセット量を決めるものであった。
【0184】
また、ここでレジストマスク6030を使用してゲート絶縁膜の一部を除去して、第1の不純物領域が形成される半導体層の表面を露出させておいても良い。
このようにすると、次の工程で実施されるn型を付与する不純物元素を添加する工程を効果的に実施することができる。
【0185】
そして、n型を付与する不純物元素を添加して第1の不純物領域を形成する工程を行った。そして、ソース領域となる第1の不純物領域6032とドレイン領域となる第1の不純物領域6033が形成された。ここでは、フォスフィン(PH3)を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜6006を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。この領域のリンの濃度はn型を付与する第1の不純物元素を添加する工程と比較して高濃度であり、1×1019〜1×1021atoms/cm3とするのが好ましく、ここでは1×1020atoms/cm3とした(図16(A))。
【0186】
そして、ゲート絶縁膜6006、第1および第2のゲート電極6026、6017、ゲート配線6027、ゲートバスライン6028の表面に第1の層間絶縁膜6034、第2の層間絶縁膜6035を形成した。第1の層間絶縁膜6034は窒化シリコン膜であり、50nmの厚さで形成された。また第2の層間絶縁膜6035は酸化シリコン膜であり、950nmの厚さに形成された。
【0187】
ここで形成された窒化シリコン膜から成る第1の層間絶縁膜6034は次の熱処理の工程を行うために必要なものであった。これは第1および第2のゲート電極6026、6017、ゲート配線6027、ゲートバスライン6028の表面が酸化することを防ぐために効果的であった。
【0188】
熱処理の工程は、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピッドサーマルアニール法(RTA法)で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において300〜700℃、好ましくは350〜550℃、ここでは450℃、2時間の処理を行った。
【0189】
この熱処理の工程において、窒素雰囲気中に3〜90%の水素を添加しておいても良い。また、熱処理の工程の後に、さらに3〜100%の水素雰囲気中で150〜500℃、好ましくは300〜450℃で2〜12時間の水素化処理の工程を行うと良い。または、150〜500℃、好ましくは200〜450℃の基板温度で水素プラズマ処理をしても良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することにより、TFTの特性を向上させることができた。
【0190】
第1の層間絶縁膜6034、第2の層間絶縁膜6035はその後、第6のフォトマスクを用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのTFTのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第2の導電層を形成し、第7のフォトマスクを用いたパターニングの工程によりソース電極6036、6037とドレイン電極6038を形成した。図示していないが、本実施形態ではこの電極第2の導電層を、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の電極として用いた。
【0191】
以上の工程で、pチャネル型TFTは自己整合的(セルフアライン)に形成され、nチャネル型TFTは非自己整合的(ノンセルフアライン)に形成された。
【0192】
CMOS回路のnチャネル型TFTにはチャネル形成領域6042、第1の不純物領域6045、6046、第2の不純物領域6043、6044が形成された。ここで、第2の不純物領域は、ゲート電極と重なる領域(GOLD領域)6043a、6044aと、ゲート電極と重ならない領域(LDD領域)6043b、6044bがそれぞれ形成された。そして、第1の不純物領域6045はソース領域として、第1の不純物領域6046はドレイン領域となった。
【0193】
一方、pチャネル型TFTは、チャネル形成領域6039、第3の不純物領域6040、6041が形成された。そして、第3の不純物領域6040はソース領域として、第3の不純物領域6041はドレイン領域となった(図16(B)
)。
【0194】
また、図16(C)はインバータ回路の上面図を示し、TFT部分のA−A' 断面構造、ゲート配線部分のB−B' 断面構造,ゲートバスライン部分のC−C' 断面構造は、図16(B)と対応している。本実施形態において、ゲート電極とゲート配線とゲートバスラインとは、第1の導電層から形成されている。
【0195】
図15と図16では、nチャネル型TFTとpチャネル型TFTとを相補的組み合わせて成るCMOS回路を例にして示したが、nチャネル型TFTを用いたNMOS回路や、アクティブマトリクス回路等も同様に作製される。
【0196】
作製されたアクティブマトリクス基板は、実施形態3と同様の方法によってアクティブマトリクス型液晶表示装置とされる。
【実施例5】
【0197】
上述の実施形態3および4のアクティブマトリクス型液晶表示装置においては、ネマチック液晶を用いたTNモードが表示モードとして用いられているが、他の表示モードをも用いることができる。
【0198】
さらに、応答速度の速い無しきい値反強誘電性液晶または強誘電性液晶を用いて、アクティブマトリクス型液晶表示装置を構成してもよい。
【0199】
例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【0200】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、V字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(セル厚約1μm〜2μm)のものも見出されている。
【0201】
ここで、V字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図24に示す。図24に示すグラフの縦軸は透過率(任意単位)、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角(クロスニコル)に設定されている。
【0202】
図24に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【0203】
このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置に用いた場合にも、DAC(D/A変換回路)の出力電圧を下げることができるので、DACの動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、アクティブマトリクス液晶表示装置の低消費電力化および高信頼性が実現できる。
【0204】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的LDD領域(低濃度不純物領域)の幅が小さなTFT(例えば、0nm〜500nmまたは0nm〜200nm)を用いる場合においても有効である。
【0205】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【0206】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、アクティブマトリクス液晶表示装置の低消費電力が実現される。
【0207】
なお、図24に示すような電気光学特性を有する液晶は、いかなるものも本発明の液晶表示装置の表示媒体として用いることができる。
【0208】
また、本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置には、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を用いてもよい。例えば、エレクトロルミネセンス素子などを用いても良い。
【0209】
また、アクティブマトリクス型液晶表示装置のアクティブマトリクス回路に用いられるアクティブ素子には、TFTの他MIM素子等が用いられても良い。
【0210】
また、上述の実施形態3および4では、トップゲート型のTFTを例にとって説明したが、本発明のデジタルデータ分割回路を有するアクティブマトリクス型半導体表示装置(代表的には液晶表示装置)は、逆スタガ型のようなボトムゲイト型TFTによって構成されてもよい。
【実施例6】
【0211】
本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置(アクティブマトリクス型液晶表示装置を含む)には様々な用途がある。本実施形態では、本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ半導体装置について説明する。
【0212】
このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話など)などが挙げられる。それらの一例を図17、図18および図31に示す。
【0213】
図17(A)はフロント型プロジェクタ−であり、本体10001、アクティブマトリクス型半導体表示装置10002(代表的には液晶表示装置)、光源10003、光学系10004、スクリーン10005で構成されている。なお、図17(A)には、半導体表示装置を1つ組み込んだフロントプロジェクターが示されているが、アクティブマトリクス型半導体表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【0214】
図17(B)はリア型プロジェクターであり、10006は本体、10007はアクティブマトリクス型半導体表示装置であり、10008は光源であり、10009はリフレクター、10010はスクリーンである。なお、図17(B)
には、アクティブマトリクス型半導体表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み込んだリア型プロジェクタが示されている。
【0215】
図18(A)は携帯電話であり、本体11001、音声出力部11002、音声入力部11003、アクティブマトリクス型半導体表示装置11004、操作スイッチ11005、アンテナ11006で構成される。
【0216】
図18(B)はビデオカメラであり、本体12001、アクティブマトリクス型半導体表示装置12002、音声入力部12003、操作スイッチ12004、バッテリー12005、受像部12006で構成される。
【0217】
図18(C)はモバイルコンピュータであり、本体130013、カメラ部13002、受像部13003、操作スイッチ13004、アクティブマトリクス型半導体表示装置13005で構成される。
【0218】
図18(D)はヘッドマウントディスプレイであり、本体14001、アクティブマトリクス型半導体表示装置14002で構成される。
【0219】
図18(E)は携帯書籍(電子書籍)であり、本体15001、アクティブマトリクス型半導体表示装置15002、15003、記憶媒体15004、操作スイッチ15005、アンテナ15006で構成される。
【0220】
図31(A)はパーソナルコンピュータであり、本体16001、画像入力部16002、表示部16003、キーボード16004等を含む。本願発明を表示部16003に適用することができる。
【0221】
図31(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体17001、表示部17002、スピーカ部17003、記録媒体17004、操作スイッチ17005等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明は表示部17002やその他の信号制御回路に適用することができる。
【実施例7】
【0222】
本実施形態においては、本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置の別の作製例について説明する。なお、本実施例においては、特に説明しない部分には実施形態3に示した作製例とほぼ同様のプロセスを適用できる。
【0223】
本実施形態においては、図11(A)の状態において、触媒元素の添加工程として、マスク絶縁膜5004を用いずにNi酢酸溶液を非晶質シリコン膜の全面に塗布した。
【0224】
触媒元素の添加工程が終了したら、次に、450℃で1時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において 500〜960℃(代表的には550〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質シリコン膜4003の結晶化を行う。本実施形態では窒素雰囲気で590℃で8時間の加熱処理を行う。
【0225】
その後、触媒元素をゲッタリングするための加熱処理(触媒元素のゲッタリングプロセス)を行う。本実施形態の場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはHCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F2、Br2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。本実施形態においては、O2およびHCl雰囲気下950℃で行い、熱酸化膜の形成と同時にゲッタリングプロセスを行った。
【0226】
その後、ゲイト絶縁膜を形成する。本実施形態では、ゲイト絶縁膜の厚さは、最終膜厚が約50nmとなるようにした。
【0227】
その他の工程については、実施形態3を参照することができる。
【0228】
本実施形態の作製工程によって得られたTFTの特性を以下の表1に示す。
【表1】
【0229】
表1においては、L/W(チャネル長/チャネル幅)、Ion(オン電流)、Ioff(オフ電流)、Ion/Ioff(オン電流とオフ電流との比の常用対数をとったもの)、Vth(しきい値電圧)、Svalue(S値)、μFE(電界効果移動度)
を示している。なお、*印がついたものは、L=50μmとしたTFTのμFEを示す。
【0230】
ここで、図21に、本実施例の作製工程によって得られたTFT特性のグラフを示す。図21において、Vgはゲイト電圧、Idはドレイン電流、Vdはドレイン電圧を示す。
【実施例8】
【0231】
本実施形態においては、本出願人が作製した本発明のデジタルビデオデータ分割回路を有するアクティブマトリクス型液晶表示装置の例について説明する。
【0232】
下記の表2には、本出願人が作製した本発明のデジタルビデオデータ分割回路を有するアクティブマトリクス型液晶表示装置の仕様が示されている。
【表2】
【0233】
なお、表2におけるdata driverおよびscan driverは、それぞれ、ソース信号線駆動回路、ゲイト信号線駆動回路のことである。また、アドレッシングモード(Addressing mode)として、ソースライン反転表示を行った。
【0234】
図22には、本実施形態で説明する本発明のデジタルビデオデータ分割回路(8ビット)を有するアクティブマトリクス型液晶表示装置の表示例が示されている。
【0235】
また、図23には、本実施形態で説明する本発明のデジタルビデオデータ分割回路(8ビット)を有するアクティブマトリクス型液晶表示装置を3個用いたフロント型プロジェクターの表示例である。なお、フロント型プロジェクタ−については、実施形態6を参照されたい。
【0236】
図22および図23によると、本発明のデジタルビデオデータ分割回路を有するアクティブマトリクス型液晶表示装置は、1980×1080画素という高解像度にもかかわらず、非常に精細な表示が実現できており、かつ非常に細かな階調表示が実現できていることがわかる。
【実施例9】
【0237】
本実施形態では、本願発明を用いてEL(エレクトロルミネッセンス)表示装置を作製した例について説明する。
【0238】
図25(A)は本実施形態のEL表示装置の上面図である。図25(A)において、4010は基板、4011は画素部、4012はソース側駆動回路、4013はゲート側駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至り、外部機器へと接続される。
【0239】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材7010、シーリング材(ハウジング材ともいう)7000、密封材(第2のシーリング材)7001が設けられている。
【0240】
また、図25(B)は、本実施形態のEL表示装置の断面構造であり、基板4010、下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT4023(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成されている。これらのTFてゃ公知の構造(トッピゲート構造またはボトムゲート構造)を用いればよい。
【0241】
駆動回路用TFT4022、画素部用TFT4023が完成したら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。
【0242】
次に、EL層4029を形成する。EL層4029は公知のEL材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【0243】
本実施形態では、シャドーマスクを用いて蒸着法によりEL層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のEL表示装置とすることもできる。
【0244】
EL層4029を形成したら、その上に陰極4030を形成する。陰極4030とEL層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。本実施形態ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。
【0245】
なお、本実施形態では陰極4030として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。具体的にはEL層4029上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4030は4031で示される領域において配線4016に接続される。配線4016は陰極4030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC4017に接続される。
【0246】
4031に示された領域において陰極4030と配線4016とを電気的に接続するために、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある。これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良い。また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチングしても良い。この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【0247】
このようにして形成されたEL素子の表面を覆って、パッシベーション膜7013、充填材7014、カバー材7010が形成される。
【0248】
さらに、EL素子部を囲むようにして、カバー材7010と基板4010の内側にシール材7000が設けられ、さらにシール材7000の外側には密封材(第2のシール材)7001が形成される。
【0249】
このとき、この充填材7014は、カバー材7010を接着するための接着剤としても機能する。充填材7014としては、PVC(ポリビニルクロライド)
、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填材7014の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0250】
また、充填材7014の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0251】
スペーサーを設けた場合、パッシベーション膜7013はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0252】
また、カバー材7010としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0253】
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材7010が透光性を有する必要がある。
【0254】
また、配線4016はシール材7000および密封材7001と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材7000および密封材7001の下を通ってFPC4017に電気的に接続される。
【実施例10】
【0255】
本実施形態では、本願発明を用いて実施形態9とは異なる形態のEL表示装置を作製した例について、図26(A)、26(B)を用いて説明する。図25(A)、25(B)と同じ番号のものは同じ部分を指しているので説明は省略する。
【0256】
図26(A)は本実施形態のEL表示装置の上面図であり、図26(A)をA-A'で切断した断面図を図26(B)に示す。
【0257】
実施形態9に従って、EL素子の表面を覆ってパッシベーション膜6003までを形成する。
【0258】
さらに、EL素子を覆うようにして充填材7014を設ける。この充填材7014は、カバー材7010を接着するための接着剤としても機能する。充填材7014としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)
を用いることができる。この充填材7014の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0259】
また、充填材7014の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0260】
スペーサーを設けた場合、パッシベーション膜7013はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0261】
また、カバー材7010としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0262】
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。
【0263】
次に、充填材7014を用いてカバー材7010を接着した後、充填材7014の側面(露呈面)を覆うようにフレーム材7011を取り付ける。フレーム材7011はシール材(接着剤として機能する)7012によって接着される。このとき、シール材7012としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シール材7012はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材7012の内部に乾燥剤を添加してあっても良い。
【0264】
また、配線4016はシール材7012と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材7012の下を通ってFPC4017に電気的に接続される。
【実施例11】
【0265】
本実施形態ではEL表示パネルの画素部のさらに詳細な断面構造を図27に、上面構造を図28(A)に、回路図を図28(B)に示す。図27、図28(A)、図28(B)では共通の符号を用いるので互いに参照すればよい。
【0266】
図27において、基板3501上に設けられたスイッチング用TFT3502はNTFTを用いて形成される。本実施形態ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施形態ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、PTFTを用いて形成しても構わない。
【0267】
また、電流制御用TFT3503はNTFTを用いて形成される。このとき、スイッチング用TFT3502のドレイン配線35は配線36によって電流制御用TFTのゲート電極37に電気的に接続されている。また、38で示される配線は、スイッチング用TFT3502のゲート電極39a、39bを電気的に接続するゲート配線である。
【0268】
電流制御用TFT3503はEL素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにLDD領域を設ける本願発明の構造は極めて有効である。
【0269】
また、本実施形態では電流制御用TFT3503をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【0270】
また、図28(A)に示すように、電流制御用TFT3503のゲート電極37となる配線は3504で示される領域で、電流制御用TFT3503のドレイン配線40と絶縁膜を介して重なる。このとき、3504で示される領域ではコンデンサが形成される。このコンデンサ3504は電流制御用TFT3503のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線40は電流供給線(電源線)3506に接続され、常に一定の電圧が加えられている。
【0271】
スイッチング用TFT3502及び電流制御用TFT3503の上には第1パッシベーション膜41が設けられ、その上に樹脂絶縁膜でなる平坦化膜42が形成される。平坦化膜42を用いてTFTによる段差を平坦化することは非常に重要である。後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0272】
また、43は反射性の高い導電膜でなる画素電極(EL素子の陰極)であり、電流制御用TFT3503のドレインに電気的に接続される。画素電極43としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【0273】
また、絶縁膜(好ましくは樹脂)で形成されたバンク44a、44bにより形成された溝(画素に相当する)の中に発光層45が形成される。なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。
【0274】
なお、PPV系有機EL材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。
【0275】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。
【0276】
但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。
【0277】
例えば、本実施形態ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いることができる。
【0278】
本実施形態では発光層45の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層46を設けた積層構造のEL層としている。そして、正孔注入層46の上には透明導電膜でなる陽極47が設けられる。本実施形態の場合、発光層45で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【0279】
陽極47まで形成された時点でEL素子3505が完成する。なお、ここでいうEL素子3505は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成されたコンデンサを指す。図28(A)に示すように画素電極43は画素の面積にほぼ一致するため、画素全体がEL素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【0280】
ところで、本実施形態では、陽極47の上にさらに第2パッシベーション膜48を設けている。第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。これによりEL表示装置の信頼性が高められる。
【0281】
以上のように本実施形態のEL表示パネルは図27のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示パネルが得られる。
【実施例12】
【0282】
本実施形態では、実施形態11に示した画素部において、EL素子3505の構造を反転させた構造について説明する。説明には図29を用いる。なお、図27の構造と異なる点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする。
【0283】
図29において、電流制御用TFT3503はPTFTを用いて形成される。
【0284】
本実施形態では、画素電極(陽極)50として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【0285】
そして、絶縁膜でなるバンク51a、51bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層52が形成される。その上にはカリウムアセチルアセトネートでなる電子注入層53、アルミニウム合金でなる陰極54が形成される。この場合、陰極54がパッシベーション膜としても機能する。こうしてEL素子3701が形成される。
【0286】
本実施形態の場合、発光層52で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。
【0287】
実施形態6の電子機器の表示部として本実施形態のEL表示パネルを用いることは有効である。
【実施例13】
【0288】
本実施形態では、図28(B)に示した回路図とは異なる構造の画素とした場合の例について図30(A)〜(C)に示す。なお、本実施形態において、3801はスイッチング用TFT3802のソース配線、3803はスイッチング用TFT3802のゲート配線、3804は電流制御用TFT、3805はコンデンサ、3806、3808は電流供給線、3807はEL素子とする。
【0289】
図30(A)は、二つの画素間で電流供給線3806を共通とした場合の例である。即ち、二つの画素が電流供給線3806を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0290】
また、図30(B)は、電流供給線3808をゲート配線3803と平行に設けた場合の例である。なお、図30(B)では電流供給線3808とゲート配線3803とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線3808とゲート配線3803とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【0291】
また、図30(C)は、図30(B)の構造と同様に電流供給線3808をゲート配線3803と平行に設け、さらに、二つの画素を電流供給線3808を中心に線対称となるように形成する点に特徴がある。また、電流供給線3808をゲート配線3803のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0292】
なお、本実施形態の構成は、実施形態9または10の構成と自由に組み合わせて実施することが可能である。また、実施形態6の電子機器の表示部として本実施形態のが素行構造を有するEL表示パネルを用いることは有効である。
【実施例14】
【0293】
実施形態11に示した図28(A)、28(B)では電流制御用TFT3503のゲートにかかる電圧を保持するためにコンデンサ3504を設ける構造としているが、コンデンサ3504を省略することも可能である。実施形態11の場合、電流制御用TFT3503は、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有しているTFTを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施形態ではこの寄生容量をコンデンサ3504の代わりとして積極的に用いる点に特徴がある。
【0294】
この寄生容量のキャパシタンスは、上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。
【0295】
また、本実施形態13に示した図30(A),(B),(C)の構造においても同様に、コンデンサ3805を省略することは可能である。
【0296】
なお、本実施形態の構成は、実施形態9~13の構成と自由に組み合わせて実施することが可能である。また、実施形態6の電子機器の表示部として本実施形態の画素構造を有するEL表示パネルを用いることは有効である。
【符号の説明】
【0297】
CLK_GEN_L クロックジェネレータ
CLK_GEN_R クロックジェネレータ
1001 ソース信号線駆動回路A
1001−2 ラッチ回路1
1001−3 ラッチ回路2
1001−4 セレクタ回路1
1001−5 D/A変換回路(DAC)
1001−6 セレクタ回路2
1002 ソース信号線駆動回路B
1003 ゲート信号線駆動回路
1005 デジタルデータ分割回路
【技術分野】
【0001】
本発明は、デジタルデータのシリアル−パラレル変換を行うデジタルデータ分割回路(Serial−to−Parallel Conversion Circuit:SPC)に関する。また本発明は、そのデジタルデータ分割回路を有する半導体装置に関する。
【背景技術】
【0002】
デジタルデータを入力信号とする半導体装置の一例として、アクティブマトリクス型の液晶表示装置がある。近年、アクティブマトリクス型液晶表示装置は、多結晶シリコンによって形成された複数のTFT(薄膜トランジスタ)によって構成され、画像を表示するアクティブマトリクス回路と駆動回路とが一体形成されるようになってきている。
【0003】
デジタルデータ分割回路は、入力信号となるデジタルデータ(以下、入力デジタルデータ)の入力を受け、その入力デジタルデータのパルス長を時間伸長(何倍に伸長しても良いが、a倍(aは2以上の自然数)に伸長するのが最も一般的である)した修正デジタルデータを、アクティブマトリクス型液晶表示装置のソース信号線駆動回路に入力する。入力デジタルデータのパルス長をa倍に時間伸長するということは、言い換えれば、入力デジタルデータの周波数を1/a倍に落とすことである。
【0004】
デジタルデータ分割回路は、次のような意義を有している。つまり、アクティブマトリクス型液晶表示装置に入力されるデジタルデータは、数10MHzであるのが通常であるが、近年の高精細・高解像度・多階調の要求に対して、百数10MHzのものが一般化する可能性もある。
【0005】
しかし、このような高周波数のデジタルデータの処理を行うには、アクティブマトリクス型液晶表示装置内のソース信号線駆動回路中のTFTの性能は十分ではなく、動作が不可能か、または信頼性の上で難があった。そこで、ソース信号線駆動回路が完全に動作可能な程度にまで入力デジタル信号の周波数を落とすことが不可欠であり、デジタルデータ分割回路が入力デジタルデータの周波数を落とすという役割を担っている。なお、デジタルデータ分割回路は、ソース信号線駆動回路と比較して回路の規模が小さく、回路内を流れるクロック信号の“なまり”(クロック信号のパルスの立ち上がり時または立ち下がり時の信号遅延)も小さいので、高速駆動が可能である。
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述したように、デジタルデータ分割回路は、ソース信号線駆動回路等に比較して高速駆動が可能であるが、近年の高精細・高解像度・多階調の要求に対して、その高速動作の信頼性・安定性の面では少々難があった。
【0007】
従来本出願人が用いてきたデジタルデータ分割回路の一例としては、本出願人による特許出願である特願平9−356238号(特開平11−231798号)に記載のデジタルデータ分割回路がある。
【0008】
前記特許出願に係るデジタルデータ分割回路は、入力デジタルデータの周波数と同じ周波数のクロック信号がその動作にとって必要であった。例えば、前記特許出願に係るデジタルデータ分割回路には、シリアルに入力される80MHzのデジタルデータを、8個のパラレルなデジタルデータに変換するために、80MHzのクロック信号が常時供給されており、その動作の消費電力、安定性、信頼性等に問題があった。
【課題を解決するための手段】
【0009】
そこで、本発明は上述の問題に鑑みてなされたものであり、消費電力、安定性、信頼性に優れた新規なデジタルデータ分割回路を提供するものである。
【0010】
以下に本発明のデジタルデータ分割回路およびそれを用いた半導体表示装置の構成について述べる。
【0011】
本発明によると、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、yは自然数)、 (m/2)Hz以下の複数のクロック信号によって動作することを特徴とするデジタルデータ分割回路が提供される。
【0012】
このように、本発明のデジタルデータ分割回路は、入力されるデジタルデータの1/2以下の周波数のクロック信号で動作が可能である。
【0013】
なお、本明細書においては、クロック信号やデジタル信号の周波数を規定することが多いが、これらの周波数はおおよその周波数であり、均等な周波数が含まれるものとする。
【0014】
また、本発明によると、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、yは自然数)、 (m/2)Hz以下(m・2-y)Hz以上の複数のクロック信号によって動作することを特徴とするデジタルデータ分割回路が提供される。
【0015】
また、本発明によると、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、xおよびyは自然数)、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、第1から第yステージ回路を有しており、 前記第yステージ回路は、2y-1個のシリアルに入力される前記各ビットデジタルデータの周波数を1/2にし、かつ2y個のパラレルなビットデジタルデータに変換することを特徴とするデジタルデータ分割回路が提供される。
【0016】
また、本発明によると、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、xおよびyは自然数)、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、数式(1)で表される個数の基本ユニットを有しており、 前記数式(1)で表される個数の基本ユニットのそれぞれは、シリアルに入力されるデジタルデータの周波数を1/2にし、かつ前記2個のパラレルなデジタルデータに変換することを特徴とするデジタルデータ分割回路が提供される。
【0017】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、yは自然数)と、を有するアクティブマトリクス型表示装置であって、 (m/2)Hz以下の複数のクロック信号によって動作することを特徴とするアクティブマトリクス型表示装置が提供される。
【0018】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、yは自然数)と、を有するアクティブマトリクス型表示装置であって、 (m/2)Hz以下(m・2-y)Hz以上の複数のクロック信号によって動作することを特徴とするアクティブマトリクス型表示装置が提供される。
【0019】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、xおよびyは自然数)と、を有するアクティブマトリクス型表示装置であって、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、第1から第yステージ回路を有しており、 前記第yステージ回路は、2y-1個のシリアルに入力されるデジタルデータの周波数を1/2にし、かつ前記2y個のパラレルなデジタルデータに変換することを特徴とするアクティブマトリクス型表示装置が提供される。
【0020】
また、本発明によると、 画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲート信号線駆動回路と、 mHzでシリアルに入力されるxビットデジタルデータの各ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(mは正数、xおよびyは自然数)と、を有するアクティブマトリクス型表示装置であって、 前記デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、数式(1)で表される個数の基本ユニットを有しており、 前記数式(1)で表される個数の基本ユニットのそれぞれは、シリアルに入力されるデジタルデータの周波数を1/2にし、かつ前記2個のパラレルなデジタルデータに変換することを特徴とするアクティブマトリクス型表示装置が提供される。
【発明の効果】
【0021】
本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数の半分以下の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明のデジタルデータ分割回路は安定性および信頼性に優れている。
【0022】
また、本発明のデジタルデータ分割回路は、従来のデジタルデータ分割回路よりも回路を構成する素子数や配線が少なく小面積である。よって、本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置のサイズを小さくできる。
【図面の簡単な説明】
【0023】
【図1】実施形態1のデジタルデータ分割回路のブロック図である。
【図2】実施形態1のデジタルデータ分割回路のクロックジェネレータおよびSPC/bit回路の回路構成を示す図である。
【図3】実施形態1のデジタルデータ分割回路のSPC基本ユニットの回路構成を示す図である。
【図4】実施形態1のデジタルデータ分割回路のDラッチ回路の回路構成を示す図である。
【図5】実施形態1のデジタルデータ分割回路の動作を説明するタイミングチャートである。
【図6】実施形態2のデジタルデータ分割回路のブロック図である。
【図7】実施形態2のデジタルデータ分割回路のクロックジェネレータおよびSPC/bit回路の回路構成を示す図である。
【図8】実施形態2のデジタルデータ分割回路のデジタルデータ並べ替えスイッチの回路構成を示す図である。
【図9】実施形態2のデジタルデータ分割回路の動作を説明するタイミングチャートである。
【図10】本発明のデジタルデータ分割回路を用いた実施形態3のアクティブマトリクス型液晶表示装置のブロック図である。
【図11】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図12】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図13】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図14】実施形態3のアクティブマトリクス型液晶表示装置の作製工程例である。
【図15】実施形態4のアクティブマトリクス型液晶表示装置の作製工程例である。
【図16】実施形態4のアクティブマトリクス型液晶表示装置の作製工程例である。
【図17】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだプロジェクターの例である。
【図18】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ電子機器の例である。
【図19】実施形態3の作製方法によって作製された本発明のデジタルデータ分割回路の動作波形を示すオシロスコープ図である。
【図20】実施形態3の作製方法によって作製された本発明のデジタルデータ分割回路の動作波形を示すオシロスコープ図である。
【図21】TFT特性のグラフである。
【図22】本発明のDACを有するアクティブマトリクス型液晶表示装置の表示例である。
【図23】本発明のDACを有するアクティブマトリクス型液晶表示装置の表示例。
【図24】無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図25】実施形態9のアクティブマトリクス型ELパネルの構成を示す図である
【図26】実施形態10のアクティブマトリクス型ELパネルの構成を示す図である
【図27】実施形態11のアクティブマトリクス型ELパネルの断面図である。
【図28】実施形態11のアクティブマトリクス型ELパネルの上面図および回路図である。
【図29】実施形態12のアクティブマトリクス型ELパネルの断面図である。
【図30】実施形態13のアクティブマトリクス型ELパネルの回路図である。
【図31】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ電子機器の例である。
【発明を実施するための形態】
【0024】
以下に本発明のデジタルデータ分割回路を実施形態をもって説明する。ただし、本発明のデジタルデータ分割回路は、以下の実施形態に限定されるわけではない。
【実施例1】
【0025】
本発明のデジタルデータ分割回路の一実施形態について説明する。図1を参照する。図1には、本実施形態の8ビットデジタルデータ分割回路の回路構成がブロック図で示されている。本実施形態の8ビットデジタルデータ分割回路は、80MHzでシリアルに入力される8ビットのデジタルデータ(DIGITAL DATA-1(LSB)〜DIGITAL DATA-8(MSB))をパラレル変換し、各ビットにつき8個のパラレルな10MHzデジタルデータを出力する。
【0026】
図1の本実施形態のデジタルデータ分割回路において、CLK_GEN_LおよびCLK_GEN_Rはクロックジェネレータ回路であり、デジタルデータ分割回路の動作に必要な複数のクロック信号を生成する回路である。このクロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rは、本発明のデジタルデータ分割回路の一部であるとしてもよいし、外部回路であるとしてもよい。本実施形態においては、クロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rには、40MHzのクロック信号(CK40)およびその反転信号である反転クロック信号(CK40B)が外部から入力される。このように、クロック信号の周波数は外部から入力されるデジタルデータの周波数(本実施形態では80MHz)の1/2でよい。このことは、本発明のデジタルデータ分割回路の特徴の一つである。
【0027】
また、クロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rには、リセット信号(RES)が入力される。このリセット信号のパルス入力によって本実施形態のデジタルデータ分割回路の動作が始まる。
【0028】
クロックジェネレータ回路CLK_GEN_LおよびCLK_GEN_Rは、外部から入力される40MHzのクロック信号を基に20MHzおよび10MHzのクロック信号を生成し、以下に説明するSPC/bit回路にこれらのクロック信号および反転クロック信号を供給する。図1に示すクロックジェネレータCLK_GEN_LおよびCLK_GEN_Rの出力CK40_Oからは40MHzのクロック信号が出力され、出力CK40B_Oからはその反転クロック信号が出力される。また、出力CK20_Oからは20MHzのクロック信号が出力され、出力CK20B_Oからはその反転クロック信号が出力される。さらに、出力CK10_Oからは10MHzのクロック信号が出力され、出力CK10B_Oからはその反転クロック信号が出力される。
【0029】
なお、本実施形態においては、2つのクロックジェネレータCLK_GEN_LおよびCLK_GEN_Rが用いられているが、いずれか一方だけ用いるようにしても構わない。
【0030】
SPC/bit回路は、デジタルデータ1ビットに対応する回路であり、本実施形態においては、8個のSPC/bit回路(SPC/bit−1回路〜SPC/bit−8回路)がデジタルデータ分割回路に含まれる。本実施形態のデジタルデータ分割回路は、8ビットのデジタルデータ(DIGITAL DATA-1(LSB)
〜DIGITAL DATA-8(MSB))を扱うので、SPC/bit−1回路〜SPC/bit−8回路には、それぞれデジタルデータの各ビットデータ(DIGITAL VIDEO-1〜DIGITAL VIDEO-8)が入力される。
【0031】
SPC/bit回路は、クロックジェネレータCLK_GENから供給されるクロック信号(CK40、CK40B、CK20、CK20B、CK10およびCK10B)に基づいて、各ビットにつき80MHzでシリアルに入力されるデジタルデータをパラレル変換し、8個のパラレルなデジタルデータを10MHzで出力する。
【0032】
ここで、本実施形態のデジタルデータ分割回路の構成要素であるSPC/bit回路について説明する。図2を参照する。図2には、本実施形態のデジタルデータ分割回路のクロックジェネレータCLK_GEN_Lおよびデジタルデータの最下位ビット(DIGITAL DATA-1)が入力されるSPC/bit−1回路が示されている。なお、デジタルデータ(DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit回路も、図2に示されるSPC/bit−1回路と同様である。
【0033】
図2に示すように本実施形態では、SPC/bit−1回路は、第1ステージ回路(Stage1)、第2ステージ回路(Stage2)、および第3ステージ回路(Stage3)を有している。
【0034】
SPC/bit−1回路は7個のSPC基本ユニットを有している。第1ステージ回路は1個のSPC基本ユニットを有しており、第2ステージ回路は2個のSPC基本ユニットを有しており、第3ステージ回路は4個のSPC基本ユニットを有している。
【0035】
第1ステージ回路のSPC基本ユニットには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rから40MHzのクロック信号(CK40)およびその反転クロック信号(CK40B)が供給される。第1ステージのSPC基本ユニットの入力(IN)には、外部から80MHzのデジタルデータが入力される。図2に示すSPC/bit−1回路の第1ステージ回路のSPC基本ユニットの入力(IN)には、外部からの80MHzの8ビットデジタルデータの最下位ビット(DIGITAL DATA-1)が入力される。第1ステージ回路のSPC基本ユニットの出力OUT1およびOUT2からは、第2ステージ回路の2個のSPC基本ユニットのそれぞれの入力(IN)へ40MHzのデジタルデータが出力される。
【0036】
第2ステージ回路の2個のSPC基本ユニットには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rから20MHzのクロック信号(CK20)およびその反転クロック信号(CK20B)が供給される。第2ステージ回路の各SPC基本ユニットの出力OUT1およびOUT2からは、第3ステージ回路の4個のSPC基本ユニットの各入力(IN)へ20MHzのデジタルデータが出力される。
【0037】
第3ステージ回路の4個のSPC基本ユニットには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rから10MHzのクロック信号(CK10)およびその反転クロック信号(CK10B)が供給される。第3ステージ回路の各SPC基本ユニットの出力OUT1およびOUT2からは10MHzのデジタルデータが出力される。
【0038】
なお、残りの上位7ビットのデジタルデータ(DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit−2〜SPC/bit−8回路においても、上述した様な動作がおこなわれ、各SPC/bit回路の第3ステージ回路の各SPC基本ユニットの出力OUT1およびOUT2からは、10MHzのデジタルデータが出力される。
【0039】
ここで、図3に本実施形態のデジタルデータ分割回路のSPC/bit回路を構成するSPC基本ユニットの回路構成について説明する。図3を参照する。図3には、1つのSPC基本ユニットの回路構成がブロックで示されている。なお、本実施形態においては、いずれのSPC基本ユニットも図3に示す通りの構成を有している。ただし、各ステージ回路のSPC基本ユニットは、それぞれ動作周波数が異なるので、異なる特性を有するトランジスタで構成されるようにしても良い。
【0040】
図3のSPC基本ユニットにおいて、H−DLおよびL−DLはDラッチ回路と呼ばれるラッチ回路である。H−DLは入力されるラッチ信号がHiの時、入力信号(IN)をラッチするDラッチ回路であり、L−DLは入力されるラッチ信号がLoの時、入力信号(IN)をラッチするDラッチ回路である。
【0041】
ここで図4を参照し、本実施形態のDラッチ回路H−DLおよびL−DLの回路構成を説明する。なお、図4で説明する以外のDラッチ回路を用いても良い。
【0042】
図4(A)にはDラッチ回路H−DLが、図4(B)にはDラッチ回路L−DLが示されている。Dラッチ回路H−DLおよびL−DLは、それぞれ、2個のクロックドインバータ回路および1個のインバータ回路を有している。クロックドインバータ回路は、入力されるクロック信号および反転クロック信号に基づいて動作するインバータ回路である。図4(C)に、本実施形態のクロックドインバータ回路の回路図を示しておく。
【0043】
Dラッチ回路H−DLおよびL−DLには、クロック信号(CK)およびその反転クロック信号(CKB)が入力される。本実施形態においては、Dラッチ回路H−DLおよびL−DLは、クロック信号(CK)がラッチ信号に対応する。
また、Dラッチ回路H−DLは、クロック信号(CK)がHiの時、入力INより入力される入力信号をラッチし、出力OUTから信号を出力する。また、Dラッチ回路L−DLは、クロック信号(CK)がLoの時、入力INより入力される入力信号をラッチし、出力OUTから信号を出力する。
【0044】
ここで図1、図2および図5を参照しながら、本実施形態のデジタルデータ分割回路の動作をタイミングチャートを用いて詳細に説明する。図5に示すタイミングチャートには、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rに入力される信号として、40MHzのクロック信号(CK40)(CLK_GEN_LおよびCLK_GEN_Rから各SPC/bitに入力される40MHzのクロック信号でもある)、その反転信号(CK40B)およびリセット信号(RES)が示されている。
【0045】
また、図5のタイミングチャートには、CLK_GENから各SPC/bitに入力される20MHzのクロック信号、10MHzのクロック信号(CK10)が示されている。
【0046】
また、SPC/bit−1回路〜SPC/bit−8回路に入力されるシリアルな80MHzの8ビットのデジタルデータの最下位ビット(A、B、C、…、A'、B'、C'、…、A''、B''、C''、…)が示されている。なお、1つのデジタルデータ(例えばA)のデータ長は、12.5nsecである。
【0047】
さらに、図5のタイミングチャートには、各SPC/bit回路のOUT100ならびにOUT200(Stage1)、OUT110、OUT120、OUT210ならびにOUT220(Stage2)、およびOUT111(PAO)、OUT112(PEO)、OUT121(PCO)、OUT122(PGO)、OUT211(PBO)、OUT212(PFO)、OUT221(PDO)ならびにOUT222(PHO)(Stage3)から出力されるデジタル信号が示されている。
【0048】
図5のタイミングチャートに示されるように、各StageのSPC基本ユニットは、入力されるデジタルデータの周波数を1/2に落とし(言い換えると、データ長を倍にし)、かつ2個のパラレルなデジタル信号に順次変換する。
【0049】
まず、各SPC/bit回路のStage1のSPC基本ユニットは、80MHzでシリアルに入力されるデジタルデータを、パラレルな40MHzのデジタルデータに変換し、OUT100およびOUT200からStage2の2個のSPC基本ユニットの入力(IN)にそれぞれ出力する。例えば、80MHzでシリアルに入力されるデジタルデータ(AおよびB、それぞれデータ長12.5nsec)を、40MHzのパラレルな2個のデジタルデータ(AおよびB、それぞれデータ長25nsec)に変換する。
【0050】
各SPC/bit回路のStage2の2個のSPC基本ユニットは、40MHzでシリアルに入力されるデジタルデータをパラレルな20MHzのデジタルデータに変換し、OUT110、OUT120、OUT210およびOUT220からStage3の4個のSPC基本ユニットにそれぞれ出力する。例えば、40MHzでシリアルに入力されるデジタルデータ(AおよびC、それぞれデータ長25nsec)を、20MHzのパラレルな2個のデジタルデータ(AおよびC、それぞれデータ長50nsec)に変換する。
【0051】
さらに、各SPC/bit回路のStage3のSPC基本ユニットは、20MHzでシリアルに入力されるデジタルデータをパラレルな10MHzのデジタルデータに変換し、OUT111(PAO)、OUT112(PEO)、OUT121(PCO)、OUT122(PGO)、OUT211(PBO)、OUT212(PFO)、OUT221(PDO)、およびOUT222(PHO)からそれぞれ出力する。例えば、20MHzでシリアルに入力されるデジタルデータ(AおよびE、それぞれデータ長50nsec)を、10MHzのパラレルな2個のデジタルデータ(AおよびE、それぞれデータ長100nsec)に変換する。
【0052】
従って、出力PAO、PBO、PCO、PDO、PEO、PFO、PGO、PHOからは、それぞれ10MHzのデジタルデータが出力されることになる。
【0053】
上述の動作が全てのSPC/bit回路で行われ、結果として、シリアルに入力される80MHzの8ビットデジタルデータが、8個のパラレルな10MHzの8ビットデジタルデータに変換されることになる。
【0054】
なお、本実施形態では、本発明のデジタルデータ分割回路が、シリアルな80MHzの8ビットデジタルデータを、パラレルな8個の10MHzの8ビットデジタルデータに変換する場合について説明したが、本発明のデジタルデータ分割回路は、この場合に限られず適用され得る。
【0055】
本発明のデジタルデータ分割回路は、mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力することができる。なお、mは正数、yは自然数である。この場合、本発明のデジタルデータ分割回路は、(m/2)Hz以下の複数のクロック信号によって動作することができることが理解される。
【0056】
なおクロック信号は、(m/2)Hz以下(m・2-y)Hz以上の複数のクロック信号が用いられることになる。
【0057】
また、本発明のデジタルデータ分割回路が扱うデジタルデータがxビットである場合には、デジタルデータの各ビットデジタルデータが入力されるSPC/bit回路は、SPC/bit−1回路〜SPC/bit−x回路までのx個となる。また、各SPC/bit回路は、下記数式(1)で表される個数のSPC基本ユニットを有していることになる。なお、xは2以上の自然数である。
【数1】
【0058】
詳細には、第1ステージ回路は1個のSPC基本ユニットを有しており、第2ステージ回路は2個のSPC基本ユニットを有しており、第kステージ回路は2k-1個のSPC基本ユニットを有しており、第yステージ回路は2y-1個のSPC基本ユニットを有している。なお、kは1乃至yの自然数である。
【0059】
xビットデジタルデータの各ビットデジタルデータは、各SPC/bit回路に入力され、各SPC/bit回路の第kステージ回路は2k-1個のシリアルに入力されるデジタルデータの周波数を1/2にし、かつ2k個のパラレルなデジタルデータに変換し、次段である第(k+1)ステージ回路の各SPC基本ユニットへデジタルデータを出力する。なお、最終段のステージ回路は、デジタルデータ分割回路の出力として各ビットデジタルデータを出力する。
【0060】
上述のように、本発明のデジタルデータ分割回路は、周波数、ビット数、分割数に限定されない。
【0061】
また、本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数の半分以下の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明のデジタルデータ分割回路は安定性、信頼性、消費電力に優れている。
【実施例2】
【0062】
本実施形態では、本発明のデジタルデータ分割回路の別の実施形態について説明する。本実施形態のデジタルデータ分割回路は、実施形態1のデジタルデータ分割回路にデジタルデータ並び替え機能を追加したものである。他の構成は、実施形態1と同様である。
【0063】
図6を参照する。図6には、本実施形態のデジタルデータ分割回路の回路構成がブロック図で示されている。本実施形態においても実施形態1と同様に、8ビットのデジタルデータを扱う。本実施形態の8ビットデジタルデータ分割回路も、実施形態1と同様、80MHzでシリアルに入力される8ビットのデジタルデータ(DIGITAL DATA-1(LSB)〜DIGITAL DATA-8(MSB))をパラレル変換し、各ビットにつき8個のパラレルな10MHzデジタルデータを出力する。
【0064】
図6に示すように、本実施形態のデジタルデータ分割回路には、デジタルデータ並び替え機能を実現するためのデジタルデータ並び替え信号(LR)およびその反転信号(LRB)が、各SPC/bit回路の入力LR_LおよびLRB_Lに入力される。
【0065】
ここで、本実施形態のデジタルデータ分割回路の構成要素であるSPC/bit回路について説明する。図7を参照する。図7には、本実施形態のデジタルデータ分割回路のクロックジェネレータCLK_GEN_Lおよびデジタルデータの最下位ビット(DIGITAL DATA-1)が入力されるSPC/bit−1回路が示されている。なお、デジタルデータ(DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit回路も、図6に示されるSPC/bit回路と同様である。
【0066】
図6に示すように本実施形態では、SPC/bit−1回路は7個のSPC基本ユニット、および8個のデジタルデータ並び替えスイッチSW_LRを有している。7個のSPC基本ユニットの接続についても実施形態1と同様である。
【0067】
ここで、図8に本実施形態のデジタルデータ並び替えスイッチSW_LRの回路図を示す。本実施形態においては、SW_LRは、Pチャネル型トランジスタ(Pch Tr)とNチャネル型トランジスタ(Nch Tr)とで構成されるアナログスイッチを2個有している。本実施形態のデジタルデータ並び替えスイッチSW_LRは、入力LRおよびLRBに入力される信号によって、入力P1または入力P2のいずれかの信号を出力P3から出力することができる。
【0068】
LR=HiかつLRB=Loの時、デジタルデータ並び替えスイッチSW_LRは、P1に入力されるデジタルデータをP3から出力する。また、LR=LoかつLRB=Hiの時、デジタルデータ並び替えスイッチSW_LRは、P2に入力されるデジタルデータをP3から出力する。
【0069】
本実施形態のデジタルデータ分割回路の動作をタイミングチャートを用いて説明する。図9を参照する。第3ステージ回路のSPC基本ユニットの出力OUT111、OUT112、OUT121、OUT122、OUT211、OUT212、OUT221、およびOUT222までは、実施形態1と同様であるので、実施形態1を参照されたい。
【0070】
各SPC/bit回路の第3ステージ回路のSPC基本ユニットは、20MHzでシリアルに入力されるデジタルデータをパラレルな10MHzのデジタルデータに変換し、OUT111、OUT112、OUT121、OUT122、OUT211、OUT212、OUT221、およびOUT222からそれぞれ出力する。
【0071】
デジタルデータ並び替えスイッチに入力する信号がLR=HiかつLRB=Loの時、デジタルデータ並び替えスイッチSW_LRは、P1に入力されるデジタルデータをP3から出力する。よって、図9のタイミングチャートに示すように、出力PAO、PEO、PCO、PGO、PBO、PFO、PDO、PHOからは、それぞれ、デジタルデータA、E、C、G、B、F、D、Hが出力される。
【0072】
デジタルデータ並び替えスイッチに入力する信号がLR=LoかつLRB=Hiの時、デジタルデータ並び替えスイッチSW_LRは、P2に入力されるデジタルデータをP3から出力する。よって、図9のタイミングチャートの括弧に示すように、出力PAO、PEO、PCO、PGO、PBO、PFO、PDO、PHOからは、それぞれ、デジタルデータH、D、F、B、G、C、E、Aが出力される。
【0073】
上述の動作が全てのSPC/bit回路で行われ、結果として、シリアルに入力される80MHzの8ビットデジタルデータが、10MHzの8個のパラレルな8ビットデジタルデータに変換されることになる。
【0074】
このように、デジタルデータ並び替えスイッチに入力する信号LRを制御することによって、デジタルデータ分割回路から出力されるデジタルデータの並び替えを行うことができる。
【0075】
なお、本実施形態においては、デジタルデータ並び替えスイッチに入力する信号LRを制御することによって、デジタルデータ分割回路から出力されるデジタルデータの並び替えを行うようにしたが、外部から入力されるデジタルデータをあらかじめ並べ替えてから入力するという方法を実施することもできる。特にこの方法は、実施形態1のデジタルデータ分割回路のように、デジタルデータ並べ替えスイッチを有していない実施形態に有用である。
【実施例3】
【0076】
本実施形態においては、上述の実施形態1または2のデジタルデータ分割回路を、アクティブマトリクス型液晶表示装置の駆動回路に用いた場合について説明する。
【0077】
図10を参照する。図10は、本実施形態のアクティブマトリクス型液晶表示装置の概略ブロック図である。1001はソース信号線駆動回路Aであり、1002はソース信号線駆動回路Bである。1003はゲート信号線駆動回路である。1004はアクティブマトリクス回路である。1005はデジタルデータ分割回路であり、上述の実施形態2で説明されたデジタルデータ並び替え機能付きのものである。
【0078】
ソース信号線駆動回路A1001は、シフトレジスタ回路(240ステージ×2のシフトレジスタ回路)1001−1、ラッチ回路1(960×8デジタルラッチ回路)1001−2、ラッチ回路2(960×8デジタルラッチ回路)1001−3、セレクタ回路1(240のセレクタ回路)1001−4、D/A変換回路(240のD/A変換回路(DACともいう))1001−5、セレクタ回路2(240のセレクタ回路)1001−6を有している。その他、バッファ回路やレベルシフタ回路(いずれも図示せず)を有している。また、説明の便宜上、DAC1001−5にはレベルシフタ回路が含まれている。
【0079】
シフトレジスタ回路1001−1にはクロック信号(CK)およびスタートパルス(SP)が入力される。ラッチ回路1(1001−2)にはデジタルデータ分割回路1005によって周波数を10MHzに落とされた8個のパラレルな8ビットデジタルデータが入力される。ラッチ回路2(1001−3)にはラッチ信号(Latch Signal)が入力される。セレクタ回路1(1001−4)には選択信号(Select Signal)が入力される。D/A変換回路1001−5には高電位電源(DC_VIDEO_H)、低電位電源(DC_VIDEO_L)、オフセット電源(DC_VIDEO_M)、リセットパルス(ResAおよびResB)が入力される。また、セレクタ回路2(1001−6)には選択信号(Select Signal)が入力される。
【0080】
ソース信号線駆動回路B1002は、ソース信号線駆動回路A1001と同じ構成を有する。なお、ソース信号線駆動回路A1001は、奇数番目のソース信号線に映像信号(階調電圧信号)を供給し、ソース信号線駆動回路B1002は、偶数番目のソース信号線に映像信号を供給するようになっている。
【0081】
なお、本実施形態のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、アクティブマトリクス回路の上下を挟むように2つのソース信号線駆動回路Aおよびソース信号線駆動回路Bを設けたが、回路レイアウト上、可能であれば、ソース信号線駆動回路を1つだけ設けるようにしても良い。
【0082】
また、1003はゲート信号線駆動回路であり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等(いずれも図示せず)を有している。
【0083】
アクティブマトリクス回路1004は、1920×1080(横×縦)個の画素を有している。各画素には画素TFT(薄膜トランジスタ)が配置されており、各画素TFTのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素TFTのドレイン領域には画素電極が電気的に接続されている。各画素TFTは、各画素TFTに電気的に接続された画素電極への映像信号(階調電圧)の供給を制御している。各画素電極に映像信号(階調電圧)が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【0084】
本実施形態では、デジタルデータ分割回路1005には、外部から80MHzの8ビットデジタルデータが入力される。デジタルデータ分割回路1005は、外部から入力される80MHzの8ビットデジタルデータをシリアル−パラレル変換し、8個のパラレルな10MHzのデジタルデータをソース信号線駆動回路に供給する。
【0085】
ここで、本実施形態のアクティブマトリクス型液晶表示装置の動作について順を追って説明する。
【0086】
まず、ソース信号線側駆動回路A1001の動作を説明する。シフトレジスタ回路1001−1にクロック信号(CK)およびスタートパルス(SP)が入力される。シフトレジスタ回路1001−1は、これらのクロック信号(CK)およびスタートパルス(SP)に基づきタイミング信号を順に発生させ、バッファ回路等(図示せず)を通して後段の回路へタイミング信号を順次供給する。
【0087】
シフトレジスタ回路1001−1からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量(寄生容量)が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【0088】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路1(1001−2)に供給される。ラッチ回路1(1001−2)は、8ビットデジタルデータ(8bit digital data)を処理するラッチ回路を960ステージ有してる。ラッチ回路1(1001−2)は、前記タイミング信号が入力されると、本発明のデジタルデータ分割回路から供給される8ビットデジタルデータを順次取り込み、保持する。
【0089】
ラッチ回路1(1001−2)の全てのステージにラッチ回路にデジタルデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、順方向走査の場合、ラッチ回路1(1001−2)の中で一番左側のステージのラッチ回路にデジタルデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【0090】
1ライン期間の終了後、シフトレジスタ回路1001−1の動作タイミングに合わせて、ラッチ回路2(1001−3)にラッチシグナル(Latch Signal)が供給される。この瞬間、ラッチ回路1(1001−2)に書き込まれ保持されているデジタルデータは、ラッチ回路2(1001−3)に一斉に送出され、ラッチ回路2(1001−3)の全ステージのラッチ回路に書き込まれ、保持される。
【0091】
デジタルデータをラッチ回路2(1001−3)に送出し終えたラッチ回路1(1001−2)には、シフトレジスタ回路1001−1からのタイミング信号に基づき、再び本発明のデジタルデータ分割回路から供給されるデジタルデータの書き込みが順次行われる。
【0092】
この2順目の1ライン期間中には、ラッチ回路2(1001−3)に書き込まれ、保持されているデジタルデータが、セレクタ回路1(1001−4)によって順次選択され、D/A変換回路(DAC)1001−5に供給される。なお本実施形態では、セレクタ回路1(1001−4)においては、1つのセレクタ回路がソース信号線4本に対応している。
【0093】
なお、セレクタ回路については、本出願人による特許出願である特願平9−286098号に記載されているものを用いることもできる。
【0094】
セレクタ回路1(1001−4)は、入力される選択信号(Select Signal)
によって、1ライン走査期間(水平走査期間)の1/4づつ、4本のソース信号線に対応するデジタルデータが選択され出力される。
【0095】
本実施形態のセレクタ回路1001−4においては、ソース信号線4本毎に一つのセレクタ回路が設けられている。また、1ライン走査期間の1/4づつ、対応するソース信号線にラッチ回路2(1001−3)から供給される8ビットデジタルデータが選択される。
【0096】
セレクタ回路1(1001−4)で選択された8ビットデジタルデータがDAC1001−5に供給される。本実施形態には、どのようなD/A変換回路を用いても良いが、本出願人による特許出願である特願平10−344732号に記載されているD/A変換回路を用いることが好ましい。
【0097】
D/A変換回路1001−5から出力されるアナログデータ(階調電圧)は、セレクタ回路2(1001−6)によって、上述のセレクタ回路1(1001−4)と同様に1/4ライン期間づつ選択され、ソース信号線に供給される。
【0098】
ソース信号線に供給されるアナログデータは、ソース信号線に接続されているアクティブマトリクス回路の画素TFTのソース領域に供給される。
【0099】
1002はソース信号線駆動回路Bであり、その構成はソース信号線駆動回路A1001と同じである。ソース信号線駆動回路B1002は、偶数番目のソース信号線にアナログデータを供給する。
【0100】
ゲート信号線駆動回路1003においては、シフトレジスタ(図示せず)からのタイミング信号がバッファ回路(図示せず)に供給され、対応するゲート信号線(走査線)に供給される。ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、1ライン分全ての画素TFTを同時にONにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【0101】
このように、ゲート信号線駆動回路1003からの走査信号によって対応する画素TFTのスイッチングが行われ、ソース信号線駆動回路1001および1002からのアナログデータ(階調電圧)が画素TFTに供給され、液晶分子が駆動される。
【0102】
本実施形態のように、本発明のデジタルデータ分割回路をアクティブマトリクス型液晶表示装置に用いると、高周波数のデジタルデータを処理することができる。
【0103】
ここで、本実施形態で説明した、本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置の作製方法例を以下に説明する。本実施形態では、絶縁表面を有する基板上に複数のTFTを形成し、アクティブマトリクス回路、ソース信号線駆動回路、ゲート信号線駆動回路、本発明のデジタルデータ分割回路、および他の周辺回路等を同一基板上に形成する例を図11〜図14に示す。なお、以下の例では、アクティブマトリクス回路の1つの画素TFTと、他の回路(ソース信号線駆動回路、ゲート信号線駆動回路、デジタルデータ分割回路、および他の周辺回路)の基本回路であるCMOS回路とが同時に形成される様子を示す。また、以下の例では、CMOS回路においてはPチャネル型TFTとNチャネル型TFTとがそれぞれ1つのゲート電極を備えている場合について、その作製工程を説明するが、ダブルゲート型やトリプルゲート型のような複数のゲート電極を備えたTFTによるCMOS回路をも同様に作製することができる。また、以下の例では、画素TFTはダブルゲートのNチャネル型TFTである、シングルゲート、トリプルゲート等のTFTとしてもよい。
【0104】
図11(A)を参照する。まず、絶縁表面を有する基板として石英基板5001を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英基板上に一旦非晶質シリコン膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。次に、下地膜5001を形成する。本実施形態では、下地膜5001には酸化シリコン(SiO2)が用いられた。次に、非晶質シリコン膜5003を形成する。非晶質シリコン膜5003は、最終的な膜厚(熱酸化後の膜減りを考慮した膜厚)
が10〜75nm(好ましくは15〜45nm、より好ましくは25nm)となる様に調節する。
【0105】
なお、非晶質シリコン膜5003の成膜に際して膜中の不純物濃度の管理を徹底的に行うことが重要である。本実施形態の場合、非晶質シリコン膜5003中では、後の結晶化を阻害する不純物であるC(炭素)およびN(窒素)の濃度はいずれも5×1018atoms/cm3未満(代表的には5×1017atoms/cm3以下、好ましくは2×1017atoms/cm3以下)、O(酸素)は1.5×1019atoms/cm3未満(代表的には1×1018atoms/cm3以下、好ましくは5×1017atoms/cm3以下)となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、SIMS(質量2次イオン分析)の測定結果における最小値で定義される。
【0106】
上記構成を得るため、本実施形態で用いる減圧熱CVD炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、200〜400℃程度に加熱した炉内に100〜300sccmのClF3(フッ化塩素)ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【0107】
なお、本出願人の知見によれば炉内温度300℃とし、ClF3ガスの流量を300sccmとした場合、約2μm厚の付着物(主にシリコンを主成分する)
を4時間で完全に除去することができる。
【0108】
また、非晶質シリコン膜5003中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質シリコン膜5003の成膜は減圧熱CVD法であることが好ましい。なお、成膜条件を最適化することでプラズマCVD法を用いることも可能である。
【0109】
次に、非晶質シリコン膜5003の結晶化工程を行う。結晶化の手段としては特開平7−130652号公報記載の技術を用いる。同公報の実施例1および実施形態2のどちらの手段でも良いが、本実施形態では、同公報の実施例2に記載した技術内容(特開平8−78329号公報に詳しい)を利用するのが好ましい。
【0110】
特開平8−78329号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜5004を150nmに形成する。マスク絶縁膜5004は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる(図11(B))。
【0111】
そして、非晶質シリコン膜5003の結晶化を助長する触媒元素としてニッケル(Ni)を含有した溶液(Ni酢酸塩エタノール溶液)5005をスピンコート法により塗布する。なお、触媒元素としてはニッケル以外にも、コバルト(Co)、鉄(Fe)、パラジウム(Pd)、ゲルマニウム(Ge)、白金(Pt)
、銅(Cu)、金(Au)等を用いることができる(図11(B))。
【0112】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、後述する横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【0113】
触媒元素の添加工程が終了したら、次に、450℃で1時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において500〜960℃(代表的には550〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質シリコン膜5003の結晶化を行う。本実施形態では窒素雰囲気で600℃で12時間の加熱処理を行う。
【0114】
この時、非晶質シリコン膜5003の結晶化は、ニッケルを添加した領域5006で発生した核から優先的に進行し、基板5001の基板面に対してほぼ平行に成長した多結晶シリコン膜からなる結晶領域5007が形成される。この結晶領域5007を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。
【0115】
なお、マスク絶縁膜5004を用いずに、Ni酢酸溶液を非晶質シリコン膜の全面に塗布し結晶化させることもできる。
【0116】
図11(D)を参照する。次に、触媒元素のゲッタリングプロセスを行う。まず、リンイオンのドーピングを選択的に行う。マスク絶縁膜5004が形成された状態で、リンのドーピングを行う。すると、多結晶シリコン膜のマスク絶縁膜5004で覆われていない部分5008のみに、リンがドーピングされる(これらの領域をリン添加領域5008と呼ぶ)。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リンがマスク絶縁膜5004を突き抜けないようにする。このマスク絶縁膜5004は、必ずしも酸化膜でなくてもよいが、酸化膜は活性層に直接触れても汚染の原因にならないので都合がよい。
【0117】
リンのドーズ量は、1×1014から2×1015ions/cm2程度とすると良い。本実施形態では、2×1015ions/cm2のドーズをイオンドーピング装置を用いて行った。
【0118】
なお、イオンドープの際の加速電圧は10keVとした。10keVの加速電圧であれば、リンは150nmのマスク絶縁膜をほとんど通過することができない。
【0119】
図11(E)を参照する。次に、600℃の窒素雰囲気にて1〜12時間(本実施形態では12時間)熱アニールし、ニッケル元素のゲッタリングを行った。
こうすることによって、図11(E)において矢印で示されるように、ニッケルがリンに吸い寄せられることになる。600℃の温度のもとでは、リン原子は膜中をほとんど動かないが、ニッケル原子は数100μm程度またはそれ以上の距離を移動することができる。このことからリンがニッケルのゲッタリングに最も適した元素の1つであることが理解できる。
【0120】
次に図12(A)を参照し、多結晶シリコン膜をパターニングする工程を説明する。このとき、リンの添加領域5008、すなわちニッケルがゲッタリングされた領域が残らないようにする。このようにして、ニッケル元素をほとんど含まない多結晶シリコン膜の活性層5009〜5011が得られた。得られた多結晶シリコン膜の活性層5009〜5011が後にTFTの活性層となる。
【0121】
図12(B)を参照する。活性層5009〜5011を形成したら、その上にシリコンを含む絶縁膜でなるゲート絶縁膜5012を70nmに成膜する。そして、酸化性雰囲気において、800〜1100℃(好ましくは950〜1050℃)で加熱処理を行い、活性層5009〜5011とゲート絶縁膜5012の界面に熱酸化膜(図示せず)を形成する。
【0122】
なお、ゲート絶縁膜を成膜した後、部分的に該ゲート絶縁膜を除去し、更にゲート絶縁膜を形成することによって、本発明のデジタルデータ分割回路や駆動回路等の高速動作が必要となる部分のゲート絶縁膜の膜厚を薄くするようにしても良い。
【0123】
また、触媒元素をゲッタリングするための加熱処理(触媒元素のゲッタリングプロセス)を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはHCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F2、Br2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。
この工程においては、例えばHClを用いた場合、活性層中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒元素のゲッタリングプロセスを、マスク絶縁膜5004を除去した後、活性層をパターンニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【0124】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲート電極の原型を形成する。本実施形態では2wt%のスカンジウムを含有したアルミニウム膜を400nmに形成した。
【0125】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極を形成しても良い。
【0126】
次に、特開平7−135318号公報記載の技術により多孔性陽極酸化膜5013〜5020、無孔性陽極酸化膜5021〜5024およびゲート電極5025〜5028を形成する(図12(B))。
【0127】
こうして図12(B)の状態が得られたら、次にゲート電極5025〜5028および多孔性陽極酸化膜5013〜5020をマスクとしてゲート絶縁膜5012をエッチングする。そして、多孔性陽極酸化膜5013〜5020を除去し、図12(C)の状態を得る。なお、図12(C)において5029〜5031で示されるのは加工後のゲート絶縁膜である。
【0128】
図13(A)を参照する。次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはNチャネル型ならばP(リン)またはAs(砒素)、P型ならばB(ボロン)またはGa(ガリウム)を用いれば良い。
【0129】
本実施形態では、Nチャネル型およびPチャネル型のTFTを形成するための不純物添加をそれぞれ2回の工程に分けて行う。
【0130】
最初に、Nチャネル型のTFTを形成するための不純物添加を行う。まず、1回目の不純物添加(本実施形態ではP(リン)を用いる)を高加速電圧80keV程度で行い、n-領域を形成する。このn-領域は、Pイオン濃度が1×1018atoms/cm3〜1×1019atoms/cm3となるように調節する。
【0131】
さらに、2回目の不純物添加を低加速電圧10keV程度で行い、n+領域を形成する。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このn+領域は、シート抵抗が500Ω以下(好ましくは300Ω以下)となるように調節する。
【0132】
以上の工程を経て、CMOS回路を構成するNチャネル型TFTのソース領域およびドレイン領域5033および5034、低濃度不純物領域5037、チャネル形成領域5040が形成される。また、画素TFTを構成するNチャネル型TFTのソース領域およびドレイン領域5035および5036、低濃度不純物領域5038及び5039、チャネル形成領域5041および5042が確定する(図13(A))。
【0133】
なお、図13(A)に示す状態ではCMOS回路を構成するPチャネル型TFTの活性層は、Nチャネル型TFTの活性層と同じ構成となっている。
【0134】
次に、図13(B)に示すように、Nチャネル型TFTを覆ってレジストマスク5043を設け、P型を付与する不純物イオン(本実施形態ではボロンを用いる)の添加を行う。
【0135】
この工程も前述の不純物添加工程と同様に2回に分けて行うが、Nチャネル型をPチャネル型に反転させる必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のB(ボロン)イオンを添加する。
【0136】
こうしてCMOS回路を構成するPチャネル型TFTのソース領域およびドレイン領域5045および5044、低濃度不純物領域5046、チャネル形成領域5047が形成される(図13(B))。
【0137】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極を形成した場合は、低濃度不純物の形成には公知のサイドウォール構造を用いれば良い。
【0138】
次に、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【0139】
図13(C)を参照する。次に、第1層間絶縁膜5048として酸化シリコン膜と窒化シリコン膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレイン電極5049〜5053を形成する。なお、第1層間絶縁膜5048として有機性樹脂膜を用いることもできる。
【0140】
図14を参照する。次に、第2層間絶縁膜5054を窒化シリコン膜で形成する。そして次に、有機性樹脂膜からなる第3層間絶縁膜5056を0.5〜3μmの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【0141】
次に、第3層間絶縁膜5056の一部をエッチングし、画素TFTのドレイン電極5053の上部に第2層間絶縁膜を挟んでブラックマトリクス5055を形成する。本実施形態では、ブラックマトリクス5055にはTi(チタン)が用いられた。なお、本実施形態では、画素TFTとブラックマトリクスとの間で保持容量5058が形成される。
【0142】
次に、第2層間絶縁膜5054および第3層間絶縁膜5056にコンタクトホールを形成し、画素電極5057を120nmの厚さに形成する。なお、本実施形態は透過型のアクティブマトリクス液晶表示装置の例であるため、画素電極5057を構成する導電膜としてITO等の透明導電膜を用いる。
【0143】
次に、基板全体を350℃の水素雰囲気で1〜2時間加熱し、素子全体の水素化を行うことで膜中(特に活性層中)のダングリングボンド(不対結合手)を補償する。なお、この水素化処理を、プラズマ化させることによってできた水素で行っても良い。
【0144】
以上の工程を経て同一基板上にCMOS回路および画素マトリクス回路を有するアクティブマトリクス基板が完成する。
【0145】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【0146】
図14(B)の状態のアクティブマトリクス基板に配向膜5059を形成する。本実施形態では、配向膜5059にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板5060、透明導電膜から成る対向電極5061、配向膜5062とで構成される。
【0147】
なお、本実施形態では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチルト角を持つようなポリイミドを用いた。
【0148】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ(共に図示せず)などを介して貼り合わせる。その後、両基板の間に液晶5063を注入し、封止剤(図示せず)によって完全に封止する。本実施形態では、液晶5063にネマチック液晶を用いた。
【0149】
よって、図14(C)に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【0150】
なお、本実施形態で説明した非晶質シリコン膜の結晶化の方法の代わりに、レーザー光(代表的にはエキシマレーザー光)によって、非晶質シリコン膜の結晶化を行ってもよい。
【0151】
また、多結晶シリコン膜を用いる代わりに、スマートカット、SIMOX、ELTRAN(エルトラン)等のSOI構造(SOI基板)を用いて他のプロセスを行ってもよい。
【0152】
ここで図19および図20を参照し、本実施形態のアクティブマトリクス型液晶表示装置の動作結果について解説する。図19には、本実施形態のデジタルデータ分割回路を動作させた時のオシロスコープ図が示されている。
【0153】
図19には、クロックジェネレータCLK_GEN_LまたはCLK_GEN_Rからのクロック信号の出力波形が示されている。図中、Ref1はCK40_Oの出力波形(約40MHz)であり、Ref2はCK20_Oの出力波形(約20MHz)であり、Ref3はCK10_Oの出力波形(約10MHz)である。なお、Ref5はリセットパルス(RES)であり、Ref4はそのリセットパルスをデジタルデータ分割回路において実測した信号波形である。
【0154】
図20(A)、(B)および(C)には、8ビットのデジタルデータの最下位ビットが入力されるSPC/bit−1回路における出力波形を示している。
【0155】
図20(A)には、SPC/bit−1回路のStage1のSPC基本ユニットに入力される約40MHzのクロック信号CK40(Ref1)ならびに80MHzのデジタルデータ(Ref2)、およびOUT100ならびにOUT200からそれぞれ出力される2個の40MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示されている。また、リセットパルス(Ref5)
が示されている。
【0156】
SPC/bit−1回路の入力INには、80MHzのデジタルデータ(Ref2)が入力される。この80MHzデジタルデータは、最左のパルスから順に、Hi、Lo、Lo、Hi、Lo、Lo、Hi、Hiというシリアルなデジタルデータである。なお、この80MHzのシリアルなデジタルデータは、図5のタイミングチャートにおいては、DIGITAL DATAのA、D、G、HのデータがHiであり、その他のデータがLoであるとした場合である。
【0157】
出力OUT100およびOUT200からそれぞれ出力されるデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(Ref2)
の周波数が1/2(約40MHz)となり、2つのパラレルなデジタルデータ(Ref3およびRef4)に変換されている様子がわかる。この様子は、図5のタイミングチャートにおいて、DIGITAL DATAのA、D、G、HのHiのデータが出力OUT100およびOUT200からどのような順序で出力されているかを参考にすると良い。
【0158】
図20(B)には、SPC/bit−1回路のStage2のSPC基本ユニットに入力される約20MHzのクロック信号CK20(Ref1)ならびに40MHzのデジタルデータ(Ref2)、および出力OUT110ならびにOUT120からそれぞれ出力される2個の20MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示されている。また、リセットパルス(Ref5)が示されている。
【0159】
図20(B)においても、出力OUT110およびOUT120からそれぞれ出力されるデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(Ref2)の周波数が1/2(約20MHz)となり、2つのパラレルなデジタルデータ(Ref3およびRef4)に変換されている様子がわかる。
【0160】
また、図20(C)には、SPC/bit−1回路のStage3のSPC基本ユニットに入力される約10MHzのクロック信号CK10(Ref1)ならびに20MHzのデジタルデータ(Ref2)、および出力OUT111ならびにOUT112からそれぞれ出力される2個の10MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示されている。また、リセットパルス(Ref5)が示されている。
【0161】
図20(C)においても、出力OUT111およびOUT112からそれぞれ出力されるデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(Ref2)の周波数が1/2(約10MHz)となり、2つのパラレルなデジタルデータ(Ref3およびRef4)に変換されている様子がわかる。
【0162】
上述のように、本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数が約80MHzという高周波数にもかかわらず、安定した動作を示した。また、今回作製した本発明のデジタルデータ分割回路の最高動作周波数は、140MHz(入力するデジタルデータは140MHz、クロック信号は70MHz)であった。
【実施例4】
【0163】
本実施形態では、上述の実施形態3で説明した、本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置の作製方法の別の例について説明する。本実施形態においても、絶縁表面を有する基板上に複数のTFTを形成し、アクティブマトリクス回路、ソース信号線駆動回路、ゲート信号線駆動回路、本発明のデジタルデータ分割回路、および他の周辺回路等を同一基板上に形成する例を示す。なお、ここでは、CMOS回路の基本構成であるインバータ回路を図15および図16を用いて説明する。
【0164】
図15を参照する。基板6001はガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板をもちいることも可能である。
【0165】
そして、基板6001のTFTが形成される主表面には、窒化シリコン膜から成る下地膜6002と、酸化シリコン膜から成る下地膜6003が形成される。
これらの下地膜はプラズマCVD法やスパッタ法で形成されるものであり、基板6001からTFTに有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのために、窒化シリコン膜からなる下地膜6002を20〜100nm、代表的には50nmの厚さに形成し、さらに酸化シリコン膜ならなる下地膜6003を50〜500nm、代表的には150〜200nmの厚さに形成すれば良い。
【0166】
勿論、下地膜を窒化シリコン膜からなる下地膜6002または、酸化シリコン膜ならなる下地膜6003のどちらか一方のみで形成しても良いが、TFTの信頼性のを考慮すると2層構造とすることが最も望ましかった。
【0167】
下地膜6003に接して形成される半導体層は、プラズマCVD法、減圧CVD法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体を適用することも可能である。
ここで適用できる半導体材料は、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【0168】
半導体層は10〜100nm、代表的には50nmの厚さとして形成されるものである。プラズマCVD法で作製される非晶質半導体膜には10〜40atom%の割合で膜中に水素が含まれているが、結晶化の工程に先立って400〜500℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を5atom%以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【0169】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜6002と下地膜6003と、さらに半導体層を連続形成すると良い。それぞれの膜が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。その結果、TFTの特性バラツキを発生させる要因の一つをなくすことができた。
【0170】
非晶質半導体膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を用いることもできる。さらに、触媒元素を用いた熱結晶化の技術により形成された結晶質半導体膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたTFT特性を得ることができる。
【0171】
こうして形成された結晶質半導体膜を、第1のフォトマスクを使用して、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により第2の島状半導体層(活性層)6004と、第1の島状半導体層(活性層)6005を形成した。
【0172】
次に、第2の島状半導体層6004と、第1の島状半導体層6005との表面に、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜6006を形成する。ゲート絶縁膜6006は、プラズマCVD法やスパッタ法で形成し、その厚さを10〜200nm、好ましくは50〜150nmとして形成すれば良い(図15(A))。
【0173】
そして、第2のフォトマスクにより、第2の島状半導体層6004と、第1の島状半導体層6005のチャネル形成領域を覆うレジストマスク6007、6008を形成した。このとき、配線を形成する領域にもレジストマスク6009を形成しておいても良い。
【0174】
そして、n型を付与する不純物元素を添加することにより第2の不純物領域を形成する工程を行った。結晶質半導体材料に対してn型を付与する不純物元素としては、リン(P)、砒素(As)、アンチモン(Sb)などが知られているが、ここでは、リンを用い、フォスフィン(PH3)を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜6006を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。半導体層に添加されるリンの濃度は、1×1016〜1×1019atoms/cm3の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。そして、半導体層にリンが添加された領域6010、6011が形成された。ここで形成された第2の不純物領域の一部は、LDD領域として機能するものである(図15(B))。
【0175】
レジストマスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的であった。
【0176】
そして、ゲート絶縁膜6006の表面に第1の導電層6012を形成した。第1の導電層6012は、Ta、Ti、Mo、Wから選ばれた元素を主成分とする導電性材料を用いて形成する。そして、第1の導電層6007の厚さは10〜100nm、好ましくは150〜400nmで形成すれば良い(図15(C))。
【0177】
例えば、WMo、TaN、MoTa、WSix(x=2.4<X<2.7)などの化合物を用いることができる。
【0178】
Ta、Ti、Mo、Wなどの導電性材料は、AlやCuに比べ抵抗率が高いが、作製する回路の面積との関係で、100cm2程度までならば問題なく使用することができた。
【0179】
次に、第3のフォトマスクによりレジストマスク6013、6014、6015、6016を形成した。レジストマスク6013は、pチャネル型TFTのゲート電極を形成するためのものであり、レジストマスク6015、6016は、ゲート配線およびゲートバスラインを形成するためのものであった。また、レジストマスク6014は第1の島状半導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマスクとするために設けられた。
【0180】
第1の導電層はドライエッチング法により不要な部分が除去され、第2のゲート電極6017と、ゲート配線6019と、ゲートバスライン6020が形成された。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良かった。
【0181】
そして、レジストマスク6013、6014、6015、6016をそのまま残して、pチャネル型TFTが形成される第2の島状半導体層6004の一部に、p型を付与する不純物元素を添加して第3の不純物領域を形成する工程を行った。p型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)
、ガリウム(Ga)、が知られているが、ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイオンドープ法で添加した。ここでも加速電圧を80keVとして、2×1020atoms/cm3の濃度にボロンを添加した。そして、図1(D)に示すようにボロンが高濃度に添加された第3の不純物領域6021、6022が形成された。
【0182】
図15(D)で設けられたレジストマスクを除去した後、第4のフォトマスクを用いてレジストマスク6023、6024、6025を形成した。第4のフォトマスクはnチャネル型TFTのゲート電極を形成するためのものであり、ドライエッチング法により第1のゲート電極6026が形成された。このとき第1のゲート電極6026は、第2の不純物領域6010、6011の一部とゲート絶縁膜を介して重なるように形成された(図15(E))。
【0183】
そして、レジストマスク6023、6024、6025を完全に除去した後、第5のフォトマスクによりレジストマスク6029、6030、6031を形成した。レジストマスク6030は第1のゲート電極6026とを覆って、さらに第2の不純物領域6010、6011の一部と重なる形で形成されたものであった。レジストマスク6030は、LDD領域のオフセット量を決めるものであった。
【0184】
また、ここでレジストマスク6030を使用してゲート絶縁膜の一部を除去して、第1の不純物領域が形成される半導体層の表面を露出させておいても良い。
このようにすると、次の工程で実施されるn型を付与する不純物元素を添加する工程を効果的に実施することができる。
【0185】
そして、n型を付与する不純物元素を添加して第1の不純物領域を形成する工程を行った。そして、ソース領域となる第1の不純物領域6032とドレイン領域となる第1の不純物領域6033が形成された。ここでは、フォスフィン(PH3)を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜6006を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。この領域のリンの濃度はn型を付与する第1の不純物元素を添加する工程と比較して高濃度であり、1×1019〜1×1021atoms/cm3とするのが好ましく、ここでは1×1020atoms/cm3とした(図16(A))。
【0186】
そして、ゲート絶縁膜6006、第1および第2のゲート電極6026、6017、ゲート配線6027、ゲートバスライン6028の表面に第1の層間絶縁膜6034、第2の層間絶縁膜6035を形成した。第1の層間絶縁膜6034は窒化シリコン膜であり、50nmの厚さで形成された。また第2の層間絶縁膜6035は酸化シリコン膜であり、950nmの厚さに形成された。
【0187】
ここで形成された窒化シリコン膜から成る第1の層間絶縁膜6034は次の熱処理の工程を行うために必要なものであった。これは第1および第2のゲート電極6026、6017、ゲート配線6027、ゲートバスライン6028の表面が酸化することを防ぐために効果的であった。
【0188】
熱処理の工程は、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピッドサーマルアニール法(RTA法)で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において300〜700℃、好ましくは350〜550℃、ここでは450℃、2時間の処理を行った。
【0189】
この熱処理の工程において、窒素雰囲気中に3〜90%の水素を添加しておいても良い。また、熱処理の工程の後に、さらに3〜100%の水素雰囲気中で150〜500℃、好ましくは300〜450℃で2〜12時間の水素化処理の工程を行うと良い。または、150〜500℃、好ましくは200〜450℃の基板温度で水素プラズマ処理をしても良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することにより、TFTの特性を向上させることができた。
【0190】
第1の層間絶縁膜6034、第2の層間絶縁膜6035はその後、第6のフォトマスクを用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのTFTのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第2の導電層を形成し、第7のフォトマスクを用いたパターニングの工程によりソース電極6036、6037とドレイン電極6038を形成した。図示していないが、本実施形態ではこの電極第2の導電層を、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の電極として用いた。
【0191】
以上の工程で、pチャネル型TFTは自己整合的(セルフアライン)に形成され、nチャネル型TFTは非自己整合的(ノンセルフアライン)に形成された。
【0192】
CMOS回路のnチャネル型TFTにはチャネル形成領域6042、第1の不純物領域6045、6046、第2の不純物領域6043、6044が形成された。ここで、第2の不純物領域は、ゲート電極と重なる領域(GOLD領域)6043a、6044aと、ゲート電極と重ならない領域(LDD領域)6043b、6044bがそれぞれ形成された。そして、第1の不純物領域6045はソース領域として、第1の不純物領域6046はドレイン領域となった。
【0193】
一方、pチャネル型TFTは、チャネル形成領域6039、第3の不純物領域6040、6041が形成された。そして、第3の不純物領域6040はソース領域として、第3の不純物領域6041はドレイン領域となった(図16(B)
)。
【0194】
また、図16(C)はインバータ回路の上面図を示し、TFT部分のA−A' 断面構造、ゲート配線部分のB−B' 断面構造,ゲートバスライン部分のC−C' 断面構造は、図16(B)と対応している。本実施形態において、ゲート電極とゲート配線とゲートバスラインとは、第1の導電層から形成されている。
【0195】
図15と図16では、nチャネル型TFTとpチャネル型TFTとを相補的組み合わせて成るCMOS回路を例にして示したが、nチャネル型TFTを用いたNMOS回路や、アクティブマトリクス回路等も同様に作製される。
【0196】
作製されたアクティブマトリクス基板は、実施形態3と同様の方法によってアクティブマトリクス型液晶表示装置とされる。
【実施例5】
【0197】
上述の実施形態3および4のアクティブマトリクス型液晶表示装置においては、ネマチック液晶を用いたTNモードが表示モードとして用いられているが、他の表示モードをも用いることができる。
【0198】
さらに、応答速度の速い無しきい値反強誘電性液晶または強誘電性液晶を用いて、アクティブマトリクス型液晶表示装置を構成してもよい。
【0199】
例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【0200】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、V字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(セル厚約1μm〜2μm)のものも見出されている。
【0201】
ここで、V字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図24に示す。図24に示すグラフの縦軸は透過率(任意単位)、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角(クロスニコル)に設定されている。
【0202】
図24に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【0203】
このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置に用いた場合にも、DAC(D/A変換回路)の出力電圧を下げることができるので、DACの動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、アクティブマトリクス液晶表示装置の低消費電力化および高信頼性が実現できる。
【0204】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的LDD領域(低濃度不純物領域)の幅が小さなTFT(例えば、0nm〜500nmまたは0nm〜200nm)を用いる場合においても有効である。
【0205】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【0206】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、アクティブマトリクス液晶表示装置の低消費電力が実現される。
【0207】
なお、図24に示すような電気光学特性を有する液晶は、いかなるものも本発明の液晶表示装置の表示媒体として用いることができる。
【0208】
また、本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置には、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を用いてもよい。例えば、エレクトロルミネセンス素子などを用いても良い。
【0209】
また、アクティブマトリクス型液晶表示装置のアクティブマトリクス回路に用いられるアクティブ素子には、TFTの他MIM素子等が用いられても良い。
【0210】
また、上述の実施形態3および4では、トップゲート型のTFTを例にとって説明したが、本発明のデジタルデータ分割回路を有するアクティブマトリクス型半導体表示装置(代表的には液晶表示装置)は、逆スタガ型のようなボトムゲイト型TFTによって構成されてもよい。
【実施例6】
【0211】
本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置(アクティブマトリクス型液晶表示装置を含む)には様々な用途がある。本実施形態では、本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ半導体装置について説明する。
【0212】
このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話など)などが挙げられる。それらの一例を図17、図18および図31に示す。
【0213】
図17(A)はフロント型プロジェクタ−であり、本体10001、アクティブマトリクス型半導体表示装置10002(代表的には液晶表示装置)、光源10003、光学系10004、スクリーン10005で構成されている。なお、図17(A)には、半導体表示装置を1つ組み込んだフロントプロジェクターが示されているが、アクティブマトリクス型半導体表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【0214】
図17(B)はリア型プロジェクターであり、10006は本体、10007はアクティブマトリクス型半導体表示装置であり、10008は光源であり、10009はリフレクター、10010はスクリーンである。なお、図17(B)
には、アクティブマトリクス型半導体表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み込んだリア型プロジェクタが示されている。
【0215】
図18(A)は携帯電話であり、本体11001、音声出力部11002、音声入力部11003、アクティブマトリクス型半導体表示装置11004、操作スイッチ11005、アンテナ11006で構成される。
【0216】
図18(B)はビデオカメラであり、本体12001、アクティブマトリクス型半導体表示装置12002、音声入力部12003、操作スイッチ12004、バッテリー12005、受像部12006で構成される。
【0217】
図18(C)はモバイルコンピュータであり、本体130013、カメラ部13002、受像部13003、操作スイッチ13004、アクティブマトリクス型半導体表示装置13005で構成される。
【0218】
図18(D)はヘッドマウントディスプレイであり、本体14001、アクティブマトリクス型半導体表示装置14002で構成される。
【0219】
図18(E)は携帯書籍(電子書籍)であり、本体15001、アクティブマトリクス型半導体表示装置15002、15003、記憶媒体15004、操作スイッチ15005、アンテナ15006で構成される。
【0220】
図31(A)はパーソナルコンピュータであり、本体16001、画像入力部16002、表示部16003、キーボード16004等を含む。本願発明を表示部16003に適用することができる。
【0221】
図31(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体17001、表示部17002、スピーカ部17003、記録媒体17004、操作スイッチ17005等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明は表示部17002やその他の信号制御回路に適用することができる。
【実施例7】
【0222】
本実施形態においては、本発明のデジタルデータ分割回路を有するアクティブマトリクス型液晶表示装置の別の作製例について説明する。なお、本実施例においては、特に説明しない部分には実施形態3に示した作製例とほぼ同様のプロセスを適用できる。
【0223】
本実施形態においては、図11(A)の状態において、触媒元素の添加工程として、マスク絶縁膜5004を用いずにNi酢酸溶液を非晶質シリコン膜の全面に塗布した。
【0224】
触媒元素の添加工程が終了したら、次に、450℃で1時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において 500〜960℃(代表的には550〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質シリコン膜4003の結晶化を行う。本実施形態では窒素雰囲気で590℃で8時間の加熱処理を行う。
【0225】
その後、触媒元素をゲッタリングするための加熱処理(触媒元素のゲッタリングプロセス)を行う。本実施形態の場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはHCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F2、Br2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。本実施形態においては、O2およびHCl雰囲気下950℃で行い、熱酸化膜の形成と同時にゲッタリングプロセスを行った。
【0226】
その後、ゲイト絶縁膜を形成する。本実施形態では、ゲイト絶縁膜の厚さは、最終膜厚が約50nmとなるようにした。
【0227】
その他の工程については、実施形態3を参照することができる。
【0228】
本実施形態の作製工程によって得られたTFTの特性を以下の表1に示す。
【表1】
【0229】
表1においては、L/W(チャネル長/チャネル幅)、Ion(オン電流)、Ioff(オフ電流)、Ion/Ioff(オン電流とオフ電流との比の常用対数をとったもの)、Vth(しきい値電圧)、Svalue(S値)、μFE(電界効果移動度)
を示している。なお、*印がついたものは、L=50μmとしたTFTのμFEを示す。
【0230】
ここで、図21に、本実施例の作製工程によって得られたTFT特性のグラフを示す。図21において、Vgはゲイト電圧、Idはドレイン電流、Vdはドレイン電圧を示す。
【実施例8】
【0231】
本実施形態においては、本出願人が作製した本発明のデジタルビデオデータ分割回路を有するアクティブマトリクス型液晶表示装置の例について説明する。
【0232】
下記の表2には、本出願人が作製した本発明のデジタルビデオデータ分割回路を有するアクティブマトリクス型液晶表示装置の仕様が示されている。
【表2】
【0233】
なお、表2におけるdata driverおよびscan driverは、それぞれ、ソース信号線駆動回路、ゲイト信号線駆動回路のことである。また、アドレッシングモード(Addressing mode)として、ソースライン反転表示を行った。
【0234】
図22には、本実施形態で説明する本発明のデジタルビデオデータ分割回路(8ビット)を有するアクティブマトリクス型液晶表示装置の表示例が示されている。
【0235】
また、図23には、本実施形態で説明する本発明のデジタルビデオデータ分割回路(8ビット)を有するアクティブマトリクス型液晶表示装置を3個用いたフロント型プロジェクターの表示例である。なお、フロント型プロジェクタ−については、実施形態6を参照されたい。
【0236】
図22および図23によると、本発明のデジタルビデオデータ分割回路を有するアクティブマトリクス型液晶表示装置は、1980×1080画素という高解像度にもかかわらず、非常に精細な表示が実現できており、かつ非常に細かな階調表示が実現できていることがわかる。
【実施例9】
【0237】
本実施形態では、本願発明を用いてEL(エレクトロルミネッセンス)表示装置を作製した例について説明する。
【0238】
図25(A)は本実施形態のEL表示装置の上面図である。図25(A)において、4010は基板、4011は画素部、4012はソース側駆動回路、4013はゲート側駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至り、外部機器へと接続される。
【0239】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材7010、シーリング材(ハウジング材ともいう)7000、密封材(第2のシーリング材)7001が設けられている。
【0240】
また、図25(B)は、本実施形態のEL表示装置の断面構造であり、基板4010、下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT4023(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成されている。これらのTFてゃ公知の構造(トッピゲート構造またはボトムゲート構造)を用いればよい。
【0241】
駆動回路用TFT4022、画素部用TFT4023が完成したら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。
【0242】
次に、EL層4029を形成する。EL層4029は公知のEL材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【0243】
本実施形態では、シャドーマスクを用いて蒸着法によりEL層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のEL表示装置とすることもできる。
【0244】
EL層4029を形成したら、その上に陰極4030を形成する。陰極4030とEL層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。本実施形態ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。
【0245】
なお、本実施形態では陰極4030として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。具体的にはEL層4029上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4030は4031で示される領域において配線4016に接続される。配線4016は陰極4030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC4017に接続される。
【0246】
4031に示された領域において陰極4030と配線4016とを電気的に接続するために、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある。これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良い。また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチングしても良い。この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【0247】
このようにして形成されたEL素子の表面を覆って、パッシベーション膜7013、充填材7014、カバー材7010が形成される。
【0248】
さらに、EL素子部を囲むようにして、カバー材7010と基板4010の内側にシール材7000が設けられ、さらにシール材7000の外側には密封材(第2のシール材)7001が形成される。
【0249】
このとき、この充填材7014は、カバー材7010を接着するための接着剤としても機能する。充填材7014としては、PVC(ポリビニルクロライド)
、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填材7014の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0250】
また、充填材7014の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0251】
スペーサーを設けた場合、パッシベーション膜7013はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0252】
また、カバー材7010としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0253】
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材7010が透光性を有する必要がある。
【0254】
また、配線4016はシール材7000および密封材7001と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材7000および密封材7001の下を通ってFPC4017に電気的に接続される。
【実施例10】
【0255】
本実施形態では、本願発明を用いて実施形態9とは異なる形態のEL表示装置を作製した例について、図26(A)、26(B)を用いて説明する。図25(A)、25(B)と同じ番号のものは同じ部分を指しているので説明は省略する。
【0256】
図26(A)は本実施形態のEL表示装置の上面図であり、図26(A)をA-A'で切断した断面図を図26(B)に示す。
【0257】
実施形態9に従って、EL素子の表面を覆ってパッシベーション膜6003までを形成する。
【0258】
さらに、EL素子を覆うようにして充填材7014を設ける。この充填材7014は、カバー材7010を接着するための接着剤としても機能する。充填材7014としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)
を用いることができる。この充填材7014の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0259】
また、充填材7014の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0260】
スペーサーを設けた場合、パッシベーション膜7013はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0261】
また、カバー材7010としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0262】
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。
【0263】
次に、充填材7014を用いてカバー材7010を接着した後、充填材7014の側面(露呈面)を覆うようにフレーム材7011を取り付ける。フレーム材7011はシール材(接着剤として機能する)7012によって接着される。このとき、シール材7012としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シール材7012はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材7012の内部に乾燥剤を添加してあっても良い。
【0264】
また、配線4016はシール材7012と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材7012の下を通ってFPC4017に電気的に接続される。
【実施例11】
【0265】
本実施形態ではEL表示パネルの画素部のさらに詳細な断面構造を図27に、上面構造を図28(A)に、回路図を図28(B)に示す。図27、図28(A)、図28(B)では共通の符号を用いるので互いに参照すればよい。
【0266】
図27において、基板3501上に設けられたスイッチング用TFT3502はNTFTを用いて形成される。本実施形態ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施形態ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、PTFTを用いて形成しても構わない。
【0267】
また、電流制御用TFT3503はNTFTを用いて形成される。このとき、スイッチング用TFT3502のドレイン配線35は配線36によって電流制御用TFTのゲート電極37に電気的に接続されている。また、38で示される配線は、スイッチング用TFT3502のゲート電極39a、39bを電気的に接続するゲート配線である。
【0268】
電流制御用TFT3503はEL素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにLDD領域を設ける本願発明の構造は極めて有効である。
【0269】
また、本実施形態では電流制御用TFT3503をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【0270】
また、図28(A)に示すように、電流制御用TFT3503のゲート電極37となる配線は3504で示される領域で、電流制御用TFT3503のドレイン配線40と絶縁膜を介して重なる。このとき、3504で示される領域ではコンデンサが形成される。このコンデンサ3504は電流制御用TFT3503のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線40は電流供給線(電源線)3506に接続され、常に一定の電圧が加えられている。
【0271】
スイッチング用TFT3502及び電流制御用TFT3503の上には第1パッシベーション膜41が設けられ、その上に樹脂絶縁膜でなる平坦化膜42が形成される。平坦化膜42を用いてTFTによる段差を平坦化することは非常に重要である。後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0272】
また、43は反射性の高い導電膜でなる画素電極(EL素子の陰極)であり、電流制御用TFT3503のドレインに電気的に接続される。画素電極43としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【0273】
また、絶縁膜(好ましくは樹脂)で形成されたバンク44a、44bにより形成された溝(画素に相当する)の中に発光層45が形成される。なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。
【0274】
なお、PPV系有機EL材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。
【0275】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。
【0276】
但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。
【0277】
例えば、本実施形態ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いることができる。
【0278】
本実施形態では発光層45の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層46を設けた積層構造のEL層としている。そして、正孔注入層46の上には透明導電膜でなる陽極47が設けられる。本実施形態の場合、発光層45で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【0279】
陽極47まで形成された時点でEL素子3505が完成する。なお、ここでいうEL素子3505は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成されたコンデンサを指す。図28(A)に示すように画素電極43は画素の面積にほぼ一致するため、画素全体がEL素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【0280】
ところで、本実施形態では、陽極47の上にさらに第2パッシベーション膜48を設けている。第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。これによりEL表示装置の信頼性が高められる。
【0281】
以上のように本実施形態のEL表示パネルは図27のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示パネルが得られる。
【実施例12】
【0282】
本実施形態では、実施形態11に示した画素部において、EL素子3505の構造を反転させた構造について説明する。説明には図29を用いる。なお、図27の構造と異なる点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする。
【0283】
図29において、電流制御用TFT3503はPTFTを用いて形成される。
【0284】
本実施形態では、画素電極(陽極)50として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【0285】
そして、絶縁膜でなるバンク51a、51bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層52が形成される。その上にはカリウムアセチルアセトネートでなる電子注入層53、アルミニウム合金でなる陰極54が形成される。この場合、陰極54がパッシベーション膜としても機能する。こうしてEL素子3701が形成される。
【0286】
本実施形態の場合、発光層52で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。
【0287】
実施形態6の電子機器の表示部として本実施形態のEL表示パネルを用いることは有効である。
【実施例13】
【0288】
本実施形態では、図28(B)に示した回路図とは異なる構造の画素とした場合の例について図30(A)〜(C)に示す。なお、本実施形態において、3801はスイッチング用TFT3802のソース配線、3803はスイッチング用TFT3802のゲート配線、3804は電流制御用TFT、3805はコンデンサ、3806、3808は電流供給線、3807はEL素子とする。
【0289】
図30(A)は、二つの画素間で電流供給線3806を共通とした場合の例である。即ち、二つの画素が電流供給線3806を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0290】
また、図30(B)は、電流供給線3808をゲート配線3803と平行に設けた場合の例である。なお、図30(B)では電流供給線3808とゲート配線3803とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線3808とゲート配線3803とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【0291】
また、図30(C)は、図30(B)の構造と同様に電流供給線3808をゲート配線3803と平行に設け、さらに、二つの画素を電流供給線3808を中心に線対称となるように形成する点に特徴がある。また、電流供給線3808をゲート配線3803のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0292】
なお、本実施形態の構成は、実施形態9または10の構成と自由に組み合わせて実施することが可能である。また、実施形態6の電子機器の表示部として本実施形態のが素行構造を有するEL表示パネルを用いることは有効である。
【実施例14】
【0293】
実施形態11に示した図28(A)、28(B)では電流制御用TFT3503のゲートにかかる電圧を保持するためにコンデンサ3504を設ける構造としているが、コンデンサ3504を省略することも可能である。実施形態11の場合、電流制御用TFT3503は、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有しているTFTを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施形態ではこの寄生容量をコンデンサ3504の代わりとして積極的に用いる点に特徴がある。
【0294】
この寄生容量のキャパシタンスは、上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。
【0295】
また、本実施形態13に示した図30(A),(B),(C)の構造においても同様に、コンデンサ3805を省略することは可能である。
【0296】
なお、本実施形態の構成は、実施形態9~13の構成と自由に組み合わせて実施することが可能である。また、実施形態6の電子機器の表示部として本実施形態の画素構造を有するEL表示パネルを用いることは有効である。
【符号の説明】
【0297】
CLK_GEN_L クロックジェネレータ
CLK_GEN_R クロックジェネレータ
1001 ソース信号線駆動回路A
1001−2 ラッチ回路1
1001−3 ラッチ回路2
1001−4 セレクタ回路1
1001−5 D/A変換回路(DAC)
1001−6 セレクタ回路2
1002 ソース信号線駆動回路B
1003 ゲート信号線駆動回路
1005 デジタルデータ分割回路
【特許請求の範囲】
【請求項1】
mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2−y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、yは自然数)、
(m/2)Hz以下の複数のクロック信号によって動作することを特徴とするデジタルデータ分割回路。
【請求項1】
mHzでシリアルに入力されるデジタルデータを、2y個のパラレルな(m・2−y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路において(mは正数、yは自然数)、
(m/2)Hz以下の複数のクロック信号によって動作することを特徴とするデジタルデータ分割回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
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【図11】
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【図13】
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【図15】
【図16】
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【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【公開番号】特開2011−70186(P2011−70186A)
【公開日】平成23年4月7日(2011.4.7)
【国際特許分類】
【出願番号】特願2010−208098(P2010−208098)
【出願日】平成22年9月16日(2010.9.16)
【分割の表示】特願2000−19944(P2000−19944)の分割
【原出願日】平成12年1月28日(2000.1.28)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成23年4月7日(2011.4.7)
【国際特許分類】
【出願日】平成22年9月16日(2010.9.16)
【分割の表示】特願2000−19944(P2000−19944)の分割
【原出願日】平成12年1月28日(2000.1.28)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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