半導体装置
【課題】 従来例に比して、短チャネル効果を抑制し、かつ移動度を向上させるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴによる半導体装置を提供する。
【解決手段】 本発明の半導体装置は、ｐ型ＭＯＳ-ＦＥＴであり、半導体基板と、該半導体表面に形成された絶縁層と、該絶縁層表面に形成され、素子形成領域を有する半導体層と、該半導体層に形成されたチャネル部ならびにソース及びドレインと、前記チャネル部上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記チャネル部のゲート電極と対向するチャネル形成面が（１１０）面方位である。
【解決手段】 本発明の半導体装置は、ｐ型ＭＯＳ-ＦＥＴであり、半導体基板と、該半導体表面に形成された絶縁層と、該絶縁層表面に形成され、素子形成領域を有する半導体層と、該半導体層に形成されたチャネル部ならびにソース及びドレインと、前記チャネル部上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記チャネル部のゲート電極と対向するチャネル形成面が（１１０）面方位である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＳＯＩ（Silicon-On-Insulator）構造にて構成された半導体装置に関する。
【背景技術】
【０００２】
一般に、ＬＳＩ（Large-Scale Integration）の性能向上は、使用されるＭＯＳ（Metal Oxide Semiconductor）-ＦＥＴ（Field-Effect-Transistor）の微細化により実現される。
このＭＯＳ-ＦＥＴの性能向上に対して、ＳＯＩ ＭＯＳ-ＦＥＴ（特許文献１）や、Ｆｉｎ ＦＥＴに代表される、チャネル部分を３次元に形成した構造が有望視されている。
一般にＭＯＳ-ＦＥＴにおいては、チャネル長が短くなると、トランジスタが導通し始める電圧(閾値電圧)が低下し、リーク電流が増大する短チャネル効果が顕著になる。短チャネル効果を抑制するためには、ＳＯＩ ＭＯＳ-ＦＥＴやＦｉｎ ＦＥＴチャネルを採用し，そのボディ層を薄くする必要がある。
一方、トランジスタを形成する半導体基板の結晶面方向及び電流の流れる結晶軸方向を選択することにより、チャネルを移動するキャリアの移動度を高めて、ＭＯＳ-ＦＥＴの性能を向上させることが可能である（特許文献２）。
【特許文献１】特開平０８−８３９１３号公報
【特許文献２】特開２００５−３９１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１及び特許文献２に示す構造のトランジスタにあっては、双方共にチャネル長が短くなると、短チャネル効果により、トランジスタの特性が劣化するという問題がある。
特に、特許文献２は、キャリア移動度を向上させたとしても、特許文献１に比較して、より短チャネル効果の影響を受け、特性が劣化する。
そこで、ＳＯＩ構造におけるボディ層を薄くすることにより、短チャネル効果を抑制することになる。
【０００４】
しかしながら、ボディ層を１０ｎｍ以下にまで薄膜化した場合、超薄ボディのＭＯＳ-ＦＥＴ特有のキャリア散乱機構が強くなり、図９に示すように、ＳＯＩ層の薄膜化とともに移動度は低下することとなる。
この図９は、面方位（１００）のシリコン（Ｓi）基板上に形成したｐ型ＭＯＳ-ＦＥＴの膜厚と移動度との対応関係を示している。図９において、横軸がＳＯＩ厚ｔSOI（ｎｍ）を示し、縦軸が移動度（実効移動度）μeff（ｃｍ２／Ｖｓ）である。ここで、上記図９に示す移動度の低下は、超薄ボディ層によって生じる量子閉じ込め効果に起因する。
【０００５】
一方、超薄ボディ層による量子閉じ込め効果はトランジスタの閾値電圧に対しても大きな影響を及ぼし、ボディ層の薄膜化がすすむにつれ、閾値電圧は上昇することとなる。
このため、素子の製造工程において、ボディ層の膜厚がばらつくことにより、閾値電圧が変動することになる。
上述した移動度の劣化及び閾値電圧のばらつきは、ボディ層を薄くするに従い、顕著に現れ、トランジスタの性能を劣化させることになる。
特に、図９に示す、面方位（１００）のシリコン（Ｓi）基板上に形成したｐ型ＭＯＳ-ＦＥＴの特性はボディ層の薄膜化の影響を大きく受けて劣化する。
【０００６】
本発明は、このような事情に鑑みてなされたもので、ＳＯＩ ＭＯＳ-ＦＥＴ、特にｐ型ＭＯＳ-ＦＥＴにおいて、従来例に比して、短チャネル効果を抑制し、かつ移動度を向上させ、閾値電圧ばらつきを抑制するＳＯＩ構造の半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、ＳＯＩ構造、またはフィンＭＯＳ-ＦＥＴや縦型ダブルゲートに代表されるゲートを３次元にした構造で形成されたｐ型ＭＯＳ-ＦＥＴであり、半導体基板と、該半導体表面に形成された絶縁層と、前記絶縁層表面に形成され、素子形成領域を有する半導体層と、該半導体層に形成されたチャネル部ならびにソース及びドレインと、前記チャネル部上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記チャネル部のゲート電極と対向するチャネル形成面が（１１０）面方位であることを特徴とする。
【０００８】
本発明の半導体装置は、前記チャネル部の厚さが２ｎｍから１０ｎｍの範囲で形成されることを特徴とする。
【０００９】
本発明の半導体装置は、前記半導体層及びゲート電極がフィン構造で形成されていることを特徴とする。
【００１０】
本発明の半導体装置は、前記チャネル部において、電流を流す方向が＜１１０＞軸に沿った方向に設定されていることを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、ＳＯＩ構造のｐ型のＭＯＳ-ＦＥＴを、ボディ層（チャネル部）の厚さが１０ｎｍ以下に形成し、短チャネル効果を抑制する構造とする場合、チャネル部を（１１０）面方位とすることにより、従来に比して移動度を向上させ、かつ、量子閉じ込め効果に起因する閾値電圧のばらつきを抑制することができる。
また、本発明によれば、チャネル部の厚さを、特に２ｎｍ〜３ｎｍの範囲にて形成した場合、従来例と比較して顕著に移動度を向上させることができる。
また、本発明によれば、チャネル部において、電流の流れる方向、すなわち正孔の移動する方向を＜１１０＞軸に沿った方向とすることにより、移動度をさらに向上させることができる。
【発明を実施するための最良の形態】
【００１２】
本発明は、図１に示すＳＯＩ構造、または図２に示すフィン構造や縦型ダブルゲートに代表されるゲートを３次元にした構造で形成されたｐ型ＭＯＳ-ＦＥＴに関するものである。
特に、素子構造として、ゲート長が２０ｎｍより短いＭＯＳ-ＦＥＴを対象としており、短チャネル効果を抑制する観点から、ゲート絶縁膜直下のＳＯＩ層（本実施形態ではチャネル部）の厚さが２ｎｍ〜１０ｎｍの１０ｎｍ以下の極めて薄いものを使用する。
一方、寄生抵抗を減少させるため、ゲート絶縁膜直下のＳＯＩ層に比較して、ソース及びドレイン領域（本実施形態においては３Ａ）は厚く、例えば１０ｎｍ以上として形成する。
【００１３】
図１は、ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴ（半導体装置）の断面構造を示している。図１におけるＳＯＩ構造のＭＯＳ-ＦＥＴは、シリコン（Ｓi）の半導体基板１と、半導体基板１の表面に形成された絶縁層（埋め込み絶縁膜）２と、絶縁層２表面に形成され、素子形成領域を有する半導体層（ボディ部）３と、半導体層３に形成されたチャネル部３Ｂならびにソース及びドレイン３Ａ（いずれか一方の３Ａがドレインの場合、他方の３Ａがソースとなる）と、チャネル部３Ｂ上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５を半導体層３に対して絶縁する絶縁層６を有している。
【００１４】
また、図２（ａ）及び図２（ｂ）は、フィン構造のｐ型ＭＯＳ-ＦＥＴ（半導体装置）の断面構造を示している。図２（ａ）は正面からみた平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ線による線視断面図を示している。図１におけるＳＯＩ構造のＭＯＳ-ＦＥＴは、シリコン（Ｓi）の半導体基板１と、半導体基板１の表面に形成された絶縁層（埋め込み絶縁膜）２と、絶縁層２表面に形成され、素子形成領域を有する半導体層１３と、図に現れないが半導体層３に形成されたチャネル部１３Ｂと、半導体層１３の両端部に形成されたソースまたはドレイン１３Ａと、チャネル部１３Ｂ上にゲート絶縁膜１４を介して形成されたゲート電極１５とを有している。
【００１５】
ここで、本発明の最大の特徴は、ＳＯＩ構造（図１）において、ＭＯＳ-ＦＥＴが（１１０）面方位にて形成、すなわち、電流が流れるチャネルが形成されるチャネル部３Ｂにおいて、ゲート電極５と対向するチャネル形成面が（１１０）面方位にて形成されていることである。同様に、フィン構造（図２）のｐ型のＭＯＳ-ＦＥＴにおいて、トランジスタが（１１０）面方位にて形成、すなわち、電流が流れるチャネルが形成されるチャネル部１３Ｂにおいて、ゲート電極１５と対向するチャネル形成面（図２（ｂ）におけるチャネル部１３Ｂの側面）が（１１０）面方位にて形成されていることである。
これにより、本発明の半導体装置は、チャネル部３Ｂもしくは１３Ｂの厚さを１０ｎｍ以下（２ｎｍ〜１０ｎｍ）に形成した際、従来例に比して、短チャネル効果を抑制し、かつ移動度を向上させ、閾値電圧ばらつきを抑制することができる。
ここで、チャネル部３Ｂの膜厚ｔSOIはゲート絶縁膜４と絶縁層２との対向する距離であり、チャネル１３Ｂの膜厚はｔである。
【００１６】
ここで、半導体素子中において伝導するキャリアの性質は、素子を形成する結晶の面方位によるバンド構造により決定され、有効質量という物理量にて評価される。一般的に、有効質量が小さい伝導方向ほど、その伝導方向における移動度が高くなる。
本発明の半導体装置の構造を説明する前に、チャネル部における正孔の移動度を低下させる要因を説明し、その後に構造の詳細な説明とともに、本発明がその移動度の低下をどのように抑制したかを順に説明することとする。
【００１７】
図３は、ＭＯＳ-ＦＥＴにおける、ゲートに印加される電圧によりチャネル部３Ｂがゲート電極５と対向する面（（１１０）面）に対して垂直にかかる電界Ｅeff（Ｖ／ｍ）と、実効移動度μeff（ｃｍ２／Ｖｓ）との対応関係を示すものである。
この図３において、実効移動度μeff（以下、移動度μ）は、イオン化不純物散乱により抑制される移動度μc、フォノン散乱により抑制される移動度μph、表面ラフネス散乱により抑制される移動度μsrの合成された移動度として定義される。
電界Ｅeffが低い領域においては、イオン化不純物散乱が支配的であり、フォノン散乱が支配的な領域を挟み、電界Ｅeffが高い領域においては、表面ラフネス散乱が支配的となる。
【００１８】
ここで、イオン化不純物散乱は、伝導キャリアがシリコン内に存在するイオン化した不純物によって引力または斥力を受け、散乱されるものである。また、フォノン散乱は、チャネル部を構成するシリコン結晶中のシリコン原子の格子振動によってキャリアが散乱をうけるものである。格子振動の種類として、音響フォノンと光学フォノンの２つが存在する。また、表面ラフネス散乱は、ゲート絶縁膜とチャネル部界面における原子オーダでの界面のゆらぎに起因した散乱である。電界Ｅeffが高い領域では、伝導キャリアが界面により強くひきつけられるために表面ラフネス散乱の影響をより強く受けるようになる。
【００１９】
超薄ボディＭＯＳ-ＦＥＴでは、前述した３つの散乱に加えて第４の散乱である膜厚ゆらぎ散乱の影響を受けることとなる。これは、ＳＯＩ構造及びフィン構造の場合、チャネル部の膜厚のばらつきに起因する散乱である。すなわち、膜厚ゆらぎ散乱は、チャネル部の膜厚が部分的に厚い箇所と薄い箇所とにばらつき、これに応じて量子閉じ込め効果によってポテンシャルの高い場所と低い場所が生み出され、このポテンシャルの差によって伝導キャリアが散乱されるものである。また、図９に示すチャネル部の膜厚が薄くなるとより、量子閉じ込め効果の影響が強くなるため、膜厚ゆらぎ散乱の影響は強くなり、移動度の低下現象における支配的な要因となる。また、膜厚ゆらぎ散乱は、チャネル部の膜厚に強く依存し、膜厚の６乗に依存することが知られている。以上のようなことは、文献「Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ」（２９１６頁、Ｋ.Ｕｃｈｉｄａ著、８２，２００３）にも示されるところである。
【００２０】
次に、図４に、トランジスタ形成面が（１１０）面方位である本実施形態と、（１００）Universal-curveと、（１１０）面方位のバルク（正孔電流方向を＜１１０＞軸方向）とにおける、チャネル領域における反転電荷量Ｎinvと移動度μeffとの関係を示すグラフを示す。ここで、反転電荷量はチャネルに印加されるチャネル面に垂直な電界（この場合、正孔を蓄積する方向の電界）に比例（垂直電界が増加するに従い反転電荷量も増加）した数値であり、評価されている本実施形態のトランジスタは、ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴであり、正孔電流方向を＜１１０＞軸方向としている。測定温度Ｔ＝３００Ｋである。実質的に、キャリア（ここでは正孔）の伝導方向の有効質量が低い程、キャリアの移動度は高くなる。このため、（１１０）面方位の本発明は（１００）面方位より有効質量が低いため、（１００）面方位に比較して移動度の高いトランジスタが形成可能となる。
【００２１】
この図４から解るように、本実施形態のｐ型ＭＯＳ-ＦＥＴは、（１００）Universal-curveに比較して移動度が高く、特に、電界が高くなるに従い、その差が大きくなっている。
また、ある電界の範囲、すなわち反転電荷量の領域によっては、チャネル部３Ｂの厚さが厚い試料（５．２ｎｍ，９ｎｍ，３２ｎｍ）より、薄い試料（３．６ｎｍ）の方が高い移動度を示している。なお、この移動度の上昇がみられる反転電荷量の領域は、図３に対比したところのフォノン散乱が支配的な領域である。
以下、本実施形態における移動度向上の物理的な起源について説明する。
【００２２】
＜フォノン散乱の抑制＞
一般に，図４の中央領域のフォノン散乱が支配的な領域における移動度において、チャネル部３Ｂが薄くなるほど、音響フォノンとの遭遇確率が高く、すなわち音響フォノン散乱の影響を受け易くなる。ところが、図４においては、上述した予想とは異なり、チャネル部３Ｂの膜厚がより薄くなった（３．６ｎｍの試料）場合において移動度が高くなることがあることを示している。
【００２３】
ここで、問題となるフォノン散乱は光学フォノン散乱である。荷電子帯におけるサブバンド間のエネルギー差が光学フォノンのもつエネルギーに等しい場合，光学フォノンによる散乱をうける。ここで、チャネル部３Ｂにおけるキャリアである正孔は、２次元に量子化されており、荷電子帯にて分離されたサブバンドのいずれかに存在し、その大部分は基底準位と第１励起サブバンドに存在することとなる。また、荷電子帯におけるサブバンド間のエネルギー分離幅は、量子閉じ込め効果によって大きくなる。すなわち、チャネル部３Ｂの厚さを薄くするほど分離幅は大きくなる。
【００２４】
この結果、チャネル部３Ｂがある領域にまで薄くなると（図４においては３．６ｎｍの試料）サブバンド間のエネルギーの分離幅が大きくなり、光学フォノン散乱が抑制されることとなる。
フォノン散乱のみの影響による移動度μphの変化と、反転電荷量Ｎinvとの関係を、温度依存性を用いて抽出したグラフを図５に示す。
図５から解るように、チャネル部３Ｂが５ｎｍ以上の膜厚のＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴより、チャネル部３Ｂが３．４ｎｍ及び３．６ｎｍの膜厚のＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの方が移動度が高く、光学フォノン散乱の抑制効果が観測されている。
【００２５】
次に、図４の反転電荷量Ｎinvが３×１０１２ｃｍ-２におけるチャネル部３Ｂの膜厚ｔSOIと、移動度μeffとの関係を、図６に示す（試験温度Ｔ＝３００Ｋ＝２７℃）。
この図６において、チャネル部３Ｂの膜厚を薄くしていくと、厚さ５．２ｎｍまでは徐々に移動度が低下する。５．２ｎｍより薄くなると、一度移動度は上昇し、厚さが３．６ｎｍにて、バルクにおける移動度と同等の最大値となり、その後、移動度は低下している。
これにより、本実施形態によれば、膜厚１０ｎｍ以下の領域において、チャネル部３Ｂの膜厚が３ｎｍ〜４ｎｍにて、最良に近い移動度を得ることができることが解る。
【００２６】
＜膜厚ゆらぎ散乱の抑制＞
次に、本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴにおける膜厚ゆらぎ散乱の抑制について説明する。
ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの膜厚（横軸）と、移動度μeffとの関係を示すグラフを図７に示す。この図７は、測定温度Ｔ＝４０Ｋとして、フォノン散乱の影響を十分に低減した状況における移動度と、チャネル部３Ｂの膜厚との関係を示している。
図７において、実線が本実施形態による（１１０）面方位で形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの移動度を示し、破線が従来の（１００）面方位で形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの移動度を示している。いずれの曲線もチャネル部３Ｂの膜厚の６乗に依存しており、膜厚ゆらぎ散乱の影響が観測されている。
【００２７】
図７においては、本実施形態の（１１０）面方位にて形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの方が、従来の（１００）面方位に形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴより、チャネル部３Ｂの膜厚の低下による膜厚ゆらぎ散乱の影響が小さいことがわかる。
これは、チャネル部３Ｂの膜厚が３ｎｍ以下の場合、基板垂直方向の有効質量（キャリアの伝送面と垂直方向である、量子効果による閉じ込め方向における有効質量）、すなわち（１１０）面方位に対する正孔の有効質量が（１００）面方位に対する正孔の有効質量より大きいことに起因する。これは、有効質量が大きい方が量子閉じ込め効果の影響を受けにくくするためであり、膜厚ゆらぎ散乱の影響は（１１０）面方位において、（１００）面方位より小さくなる。
【００２８】
上述してきたように、本実施形態は、ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴを（１１０）面方位にて形成し、フォノン散乱及び膜厚ゆらぎ散乱を抑制することにより、図８に示すように、チャネル部３Ｂが３２ｎｍ以下の膜厚全般において、従来の（１００）面方位で形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴに対して、移動度μeffが向上している。
すなわち、本実施形態においては、膜厚６ｎｍ以下で最も高い移動度を示し、従来の（１００）面方位で形成した場合と比較して、最大で７倍の移動度を有している。
【００２９】
一方、素子間における閾値電圧のばらつきは、素子間におけるチャネル部３Ｂの厚さｔSOIのばらつきに起因する。すなわち、チャネル部３Ｂの膜厚が素子間においてばらつくことにより、素子間の閾値電圧がばらつくことになる。上述したように閉じ込め方向におけるキャリアの有効質量は（１１０）面方位では大きいため、量子閉じ込め効果の影響が少なく、チャネル部３Ｂの厚さのばらつきに起因した閾値電圧のばらつきが小さくなる。上述したように、（１１０）面方位においては、従来の（１００）面方位に比較して、上述したように、はるかに高い移動度を実現でき、閾値電圧のばらつきを低下させることができる。
【００３０】
また、図４から図８の本実施形態における、正孔電流の流れる軸方向を＜１１０＞軸方向としているが、いずれの軸方向に正孔電流が流れるように設定しても、上述してきた効果は同様に観測することができた。
しかしながら、チャネル面に平行方向の有効質量は＜１１０＞軸方向が最も小さくなるため、＜１１０＞軸方向で移動度は最大となる。
また、一実施形態として、ＳＯＩ構造のＭＯＳ-ＦＥＴを説明したが、図２に示すフィン構造のＭＯＳ-ＦＥＴにおいても同様の効果を得ることができ、チャネル部１３Ｂの厚さｔを、チャネル部３Ｂの膜厚ｔSOIとすることにより、上述してきた理論を適用することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの構造の断面を示す概念図である。
【図２】本発明の一実施形態によるフィン構造のｐ型ＭＯＳ-ＦＥＴの構造の断面を示す概念図である。
【図３】ＭＯＳ-ＦＥＴにおける電界Ｅeff（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図４】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴにおける反転電荷量Ｎinv（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図５】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴにおける反転電荷量Ｎinv（横軸）と、フォノン散乱で決定される移動度μph（縦軸）との関係を示すグラフである。
【図６】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの厚さｔSOI（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図７】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの厚さｔSOI（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図８】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの厚さｔSOI（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図９】面方位（１００）におけるチャネル部３Ｂの膜厚ｔSOI（横軸）と、キャリア（正孔）の移動度μeff（縦軸）との関係を示すグラフである。
【符号の説明】
【００３２】
１…半導体基板
２，６…絶縁層
３，１３…半導体層
３Ａ，１３Ａ…ソースまたはドレイン
３Ｂ，１３Ｂ…チャネル部
４，１４…ゲート絶縁膜
５，１５…ゲート電極
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＳＯＩ（Silicon-On-Insulator）構造にて構成された半導体装置に関する。
【背景技術】
【０００２】
一般に、ＬＳＩ（Large-Scale Integration）の性能向上は、使用されるＭＯＳ（Metal Oxide Semiconductor）-ＦＥＴ（Field-Effect-Transistor）の微細化により実現される。
このＭＯＳ-ＦＥＴの性能向上に対して、ＳＯＩ ＭＯＳ-ＦＥＴ（特許文献１）や、Ｆｉｎ ＦＥＴに代表される、チャネル部分を３次元に形成した構造が有望視されている。
一般にＭＯＳ-ＦＥＴにおいては、チャネル長が短くなると、トランジスタが導通し始める電圧(閾値電圧)が低下し、リーク電流が増大する短チャネル効果が顕著になる。短チャネル効果を抑制するためには、ＳＯＩ ＭＯＳ-ＦＥＴやＦｉｎ ＦＥＴチャネルを採用し，そのボディ層を薄くする必要がある。
一方、トランジスタを形成する半導体基板の結晶面方向及び電流の流れる結晶軸方向を選択することにより、チャネルを移動するキャリアの移動度を高めて、ＭＯＳ-ＦＥＴの性能を向上させることが可能である（特許文献２）。
【特許文献１】特開平０８−８３９１３号公報
【特許文献２】特開２００５−３９１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１及び特許文献２に示す構造のトランジスタにあっては、双方共にチャネル長が短くなると、短チャネル効果により、トランジスタの特性が劣化するという問題がある。
特に、特許文献２は、キャリア移動度を向上させたとしても、特許文献１に比較して、より短チャネル効果の影響を受け、特性が劣化する。
そこで、ＳＯＩ構造におけるボディ層を薄くすることにより、短チャネル効果を抑制することになる。
【０００４】
しかしながら、ボディ層を１０ｎｍ以下にまで薄膜化した場合、超薄ボディのＭＯＳ-ＦＥＴ特有のキャリア散乱機構が強くなり、図９に示すように、ＳＯＩ層の薄膜化とともに移動度は低下することとなる。
この図９は、面方位（１００）のシリコン（Ｓi）基板上に形成したｐ型ＭＯＳ-ＦＥＴの膜厚と移動度との対応関係を示している。図９において、横軸がＳＯＩ厚ｔSOI（ｎｍ）を示し、縦軸が移動度（実効移動度）μeff（ｃｍ２／Ｖｓ）である。ここで、上記図９に示す移動度の低下は、超薄ボディ層によって生じる量子閉じ込め効果に起因する。
【０００５】
一方、超薄ボディ層による量子閉じ込め効果はトランジスタの閾値電圧に対しても大きな影響を及ぼし、ボディ層の薄膜化がすすむにつれ、閾値電圧は上昇することとなる。
このため、素子の製造工程において、ボディ層の膜厚がばらつくことにより、閾値電圧が変動することになる。
上述した移動度の劣化及び閾値電圧のばらつきは、ボディ層を薄くするに従い、顕著に現れ、トランジスタの性能を劣化させることになる。
特に、図９に示す、面方位（１００）のシリコン（Ｓi）基板上に形成したｐ型ＭＯＳ-ＦＥＴの特性はボディ層の薄膜化の影響を大きく受けて劣化する。
【０００６】
本発明は、このような事情に鑑みてなされたもので、ＳＯＩ ＭＯＳ-ＦＥＴ、特にｐ型ＭＯＳ-ＦＥＴにおいて、従来例に比して、短チャネル効果を抑制し、かつ移動度を向上させ、閾値電圧ばらつきを抑制するＳＯＩ構造の半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、ＳＯＩ構造、またはフィンＭＯＳ-ＦＥＴや縦型ダブルゲートに代表されるゲートを３次元にした構造で形成されたｐ型ＭＯＳ-ＦＥＴであり、半導体基板と、該半導体表面に形成された絶縁層と、前記絶縁層表面に形成され、素子形成領域を有する半導体層と、該半導体層に形成されたチャネル部ならびにソース及びドレインと、前記チャネル部上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記チャネル部のゲート電極と対向するチャネル形成面が（１１０）面方位であることを特徴とする。
【０００８】
本発明の半導体装置は、前記チャネル部の厚さが２ｎｍから１０ｎｍの範囲で形成されることを特徴とする。
【０００９】
本発明の半導体装置は、前記半導体層及びゲート電極がフィン構造で形成されていることを特徴とする。
【００１０】
本発明の半導体装置は、前記チャネル部において、電流を流す方向が＜１１０＞軸に沿った方向に設定されていることを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、ＳＯＩ構造のｐ型のＭＯＳ-ＦＥＴを、ボディ層（チャネル部）の厚さが１０ｎｍ以下に形成し、短チャネル効果を抑制する構造とする場合、チャネル部を（１１０）面方位とすることにより、従来に比して移動度を向上させ、かつ、量子閉じ込め効果に起因する閾値電圧のばらつきを抑制することができる。
また、本発明によれば、チャネル部の厚さを、特に２ｎｍ〜３ｎｍの範囲にて形成した場合、従来例と比較して顕著に移動度を向上させることができる。
また、本発明によれば、チャネル部において、電流の流れる方向、すなわち正孔の移動する方向を＜１１０＞軸に沿った方向とすることにより、移動度をさらに向上させることができる。
【発明を実施するための最良の形態】
【００１２】
本発明は、図１に示すＳＯＩ構造、または図２に示すフィン構造や縦型ダブルゲートに代表されるゲートを３次元にした構造で形成されたｐ型ＭＯＳ-ＦＥＴに関するものである。
特に、素子構造として、ゲート長が２０ｎｍより短いＭＯＳ-ＦＥＴを対象としており、短チャネル効果を抑制する観点から、ゲート絶縁膜直下のＳＯＩ層（本実施形態ではチャネル部）の厚さが２ｎｍ〜１０ｎｍの１０ｎｍ以下の極めて薄いものを使用する。
一方、寄生抵抗を減少させるため、ゲート絶縁膜直下のＳＯＩ層に比較して、ソース及びドレイン領域（本実施形態においては３Ａ）は厚く、例えば１０ｎｍ以上として形成する。
【００１３】
図１は、ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴ（半導体装置）の断面構造を示している。図１におけるＳＯＩ構造のＭＯＳ-ＦＥＴは、シリコン（Ｓi）の半導体基板１と、半導体基板１の表面に形成された絶縁層（埋め込み絶縁膜）２と、絶縁層２表面に形成され、素子形成領域を有する半導体層（ボディ部）３と、半導体層３に形成されたチャネル部３Ｂならびにソース及びドレイン３Ａ（いずれか一方の３Ａがドレインの場合、他方の３Ａがソースとなる）と、チャネル部３Ｂ上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５を半導体層３に対して絶縁する絶縁層６を有している。
【００１４】
また、図２（ａ）及び図２（ｂ）は、フィン構造のｐ型ＭＯＳ-ＦＥＴ（半導体装置）の断面構造を示している。図２（ａ）は正面からみた平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ線による線視断面図を示している。図１におけるＳＯＩ構造のＭＯＳ-ＦＥＴは、シリコン（Ｓi）の半導体基板１と、半導体基板１の表面に形成された絶縁層（埋め込み絶縁膜）２と、絶縁層２表面に形成され、素子形成領域を有する半導体層１３と、図に現れないが半導体層３に形成されたチャネル部１３Ｂと、半導体層１３の両端部に形成されたソースまたはドレイン１３Ａと、チャネル部１３Ｂ上にゲート絶縁膜１４を介して形成されたゲート電極１５とを有している。
【００１５】
ここで、本発明の最大の特徴は、ＳＯＩ構造（図１）において、ＭＯＳ-ＦＥＴが（１１０）面方位にて形成、すなわち、電流が流れるチャネルが形成されるチャネル部３Ｂにおいて、ゲート電極５と対向するチャネル形成面が（１１０）面方位にて形成されていることである。同様に、フィン構造（図２）のｐ型のＭＯＳ-ＦＥＴにおいて、トランジスタが（１１０）面方位にて形成、すなわち、電流が流れるチャネルが形成されるチャネル部１３Ｂにおいて、ゲート電極１５と対向するチャネル形成面（図２（ｂ）におけるチャネル部１３Ｂの側面）が（１１０）面方位にて形成されていることである。
これにより、本発明の半導体装置は、チャネル部３Ｂもしくは１３Ｂの厚さを１０ｎｍ以下（２ｎｍ〜１０ｎｍ）に形成した際、従来例に比して、短チャネル効果を抑制し、かつ移動度を向上させ、閾値電圧ばらつきを抑制することができる。
ここで、チャネル部３Ｂの膜厚ｔSOIはゲート絶縁膜４と絶縁層２との対向する距離であり、チャネル１３Ｂの膜厚はｔである。
【００１６】
ここで、半導体素子中において伝導するキャリアの性質は、素子を形成する結晶の面方位によるバンド構造により決定され、有効質量という物理量にて評価される。一般的に、有効質量が小さい伝導方向ほど、その伝導方向における移動度が高くなる。
本発明の半導体装置の構造を説明する前に、チャネル部における正孔の移動度を低下させる要因を説明し、その後に構造の詳細な説明とともに、本発明がその移動度の低下をどのように抑制したかを順に説明することとする。
【００１７】
図３は、ＭＯＳ-ＦＥＴにおける、ゲートに印加される電圧によりチャネル部３Ｂがゲート電極５と対向する面（（１１０）面）に対して垂直にかかる電界Ｅeff（Ｖ／ｍ）と、実効移動度μeff（ｃｍ２／Ｖｓ）との対応関係を示すものである。
この図３において、実効移動度μeff（以下、移動度μ）は、イオン化不純物散乱により抑制される移動度μc、フォノン散乱により抑制される移動度μph、表面ラフネス散乱により抑制される移動度μsrの合成された移動度として定義される。
電界Ｅeffが低い領域においては、イオン化不純物散乱が支配的であり、フォノン散乱が支配的な領域を挟み、電界Ｅeffが高い領域においては、表面ラフネス散乱が支配的となる。
【００１８】
ここで、イオン化不純物散乱は、伝導キャリアがシリコン内に存在するイオン化した不純物によって引力または斥力を受け、散乱されるものである。また、フォノン散乱は、チャネル部を構成するシリコン結晶中のシリコン原子の格子振動によってキャリアが散乱をうけるものである。格子振動の種類として、音響フォノンと光学フォノンの２つが存在する。また、表面ラフネス散乱は、ゲート絶縁膜とチャネル部界面における原子オーダでの界面のゆらぎに起因した散乱である。電界Ｅeffが高い領域では、伝導キャリアが界面により強くひきつけられるために表面ラフネス散乱の影響をより強く受けるようになる。
【００１９】
超薄ボディＭＯＳ-ＦＥＴでは、前述した３つの散乱に加えて第４の散乱である膜厚ゆらぎ散乱の影響を受けることとなる。これは、ＳＯＩ構造及びフィン構造の場合、チャネル部の膜厚のばらつきに起因する散乱である。すなわち、膜厚ゆらぎ散乱は、チャネル部の膜厚が部分的に厚い箇所と薄い箇所とにばらつき、これに応じて量子閉じ込め効果によってポテンシャルの高い場所と低い場所が生み出され、このポテンシャルの差によって伝導キャリアが散乱されるものである。また、図９に示すチャネル部の膜厚が薄くなるとより、量子閉じ込め効果の影響が強くなるため、膜厚ゆらぎ散乱の影響は強くなり、移動度の低下現象における支配的な要因となる。また、膜厚ゆらぎ散乱は、チャネル部の膜厚に強く依存し、膜厚の６乗に依存することが知られている。以上のようなことは、文献「Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ」（２９１６頁、Ｋ.Ｕｃｈｉｄａ著、８２，２００３）にも示されるところである。
【００２０】
次に、図４に、トランジスタ形成面が（１１０）面方位である本実施形態と、（１００）Universal-curveと、（１１０）面方位のバルク（正孔電流方向を＜１１０＞軸方向）とにおける、チャネル領域における反転電荷量Ｎinvと移動度μeffとの関係を示すグラフを示す。ここで、反転電荷量はチャネルに印加されるチャネル面に垂直な電界（この場合、正孔を蓄積する方向の電界）に比例（垂直電界が増加するに従い反転電荷量も増加）した数値であり、評価されている本実施形態のトランジスタは、ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴであり、正孔電流方向を＜１１０＞軸方向としている。測定温度Ｔ＝３００Ｋである。実質的に、キャリア（ここでは正孔）の伝導方向の有効質量が低い程、キャリアの移動度は高くなる。このため、（１１０）面方位の本発明は（１００）面方位より有効質量が低いため、（１００）面方位に比較して移動度の高いトランジスタが形成可能となる。
【００２１】
この図４から解るように、本実施形態のｐ型ＭＯＳ-ＦＥＴは、（１００）Universal-curveに比較して移動度が高く、特に、電界が高くなるに従い、その差が大きくなっている。
また、ある電界の範囲、すなわち反転電荷量の領域によっては、チャネル部３Ｂの厚さが厚い試料（５．２ｎｍ，９ｎｍ，３２ｎｍ）より、薄い試料（３．６ｎｍ）の方が高い移動度を示している。なお、この移動度の上昇がみられる反転電荷量の領域は、図３に対比したところのフォノン散乱が支配的な領域である。
以下、本実施形態における移動度向上の物理的な起源について説明する。
【００２２】
＜フォノン散乱の抑制＞
一般に，図４の中央領域のフォノン散乱が支配的な領域における移動度において、チャネル部３Ｂが薄くなるほど、音響フォノンとの遭遇確率が高く、すなわち音響フォノン散乱の影響を受け易くなる。ところが、図４においては、上述した予想とは異なり、チャネル部３Ｂの膜厚がより薄くなった（３．６ｎｍの試料）場合において移動度が高くなることがあることを示している。
【００２３】
ここで、問題となるフォノン散乱は光学フォノン散乱である。荷電子帯におけるサブバンド間のエネルギー差が光学フォノンのもつエネルギーに等しい場合，光学フォノンによる散乱をうける。ここで、チャネル部３Ｂにおけるキャリアである正孔は、２次元に量子化されており、荷電子帯にて分離されたサブバンドのいずれかに存在し、その大部分は基底準位と第１励起サブバンドに存在することとなる。また、荷電子帯におけるサブバンド間のエネルギー分離幅は、量子閉じ込め効果によって大きくなる。すなわち、チャネル部３Ｂの厚さを薄くするほど分離幅は大きくなる。
【００２４】
この結果、チャネル部３Ｂがある領域にまで薄くなると（図４においては３．６ｎｍの試料）サブバンド間のエネルギーの分離幅が大きくなり、光学フォノン散乱が抑制されることとなる。
フォノン散乱のみの影響による移動度μphの変化と、反転電荷量Ｎinvとの関係を、温度依存性を用いて抽出したグラフを図５に示す。
図５から解るように、チャネル部３Ｂが５ｎｍ以上の膜厚のＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴより、チャネル部３Ｂが３．４ｎｍ及び３．６ｎｍの膜厚のＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの方が移動度が高く、光学フォノン散乱の抑制効果が観測されている。
【００２５】
次に、図４の反転電荷量Ｎinvが３×１０１２ｃｍ-２におけるチャネル部３Ｂの膜厚ｔSOIと、移動度μeffとの関係を、図６に示す（試験温度Ｔ＝３００Ｋ＝２７℃）。
この図６において、チャネル部３Ｂの膜厚を薄くしていくと、厚さ５．２ｎｍまでは徐々に移動度が低下する。５．２ｎｍより薄くなると、一度移動度は上昇し、厚さが３．６ｎｍにて、バルクにおける移動度と同等の最大値となり、その後、移動度は低下している。
これにより、本実施形態によれば、膜厚１０ｎｍ以下の領域において、チャネル部３Ｂの膜厚が３ｎｍ〜４ｎｍにて、最良に近い移動度を得ることができることが解る。
【００２６】
＜膜厚ゆらぎ散乱の抑制＞
次に、本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴにおける膜厚ゆらぎ散乱の抑制について説明する。
ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの膜厚（横軸）と、移動度μeffとの関係を示すグラフを図７に示す。この図７は、測定温度Ｔ＝４０Ｋとして、フォノン散乱の影響を十分に低減した状況における移動度と、チャネル部３Ｂの膜厚との関係を示している。
図７において、実線が本実施形態による（１１０）面方位で形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの移動度を示し、破線が従来の（１００）面方位で形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの移動度を示している。いずれの曲線もチャネル部３Ｂの膜厚の６乗に依存しており、膜厚ゆらぎ散乱の影響が観測されている。
【００２７】
図７においては、本実施形態の（１１０）面方位にて形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの方が、従来の（１００）面方位に形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴより、チャネル部３Ｂの膜厚の低下による膜厚ゆらぎ散乱の影響が小さいことがわかる。
これは、チャネル部３Ｂの膜厚が３ｎｍ以下の場合、基板垂直方向の有効質量（キャリアの伝送面と垂直方向である、量子効果による閉じ込め方向における有効質量）、すなわち（１１０）面方位に対する正孔の有効質量が（１００）面方位に対する正孔の有効質量より大きいことに起因する。これは、有効質量が大きい方が量子閉じ込め効果の影響を受けにくくするためであり、膜厚ゆらぎ散乱の影響は（１１０）面方位において、（１００）面方位より小さくなる。
【００２８】
上述してきたように、本実施形態は、ＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴを（１１０）面方位にて形成し、フォノン散乱及び膜厚ゆらぎ散乱を抑制することにより、図８に示すように、チャネル部３Ｂが３２ｎｍ以下の膜厚全般において、従来の（１００）面方位で形成したＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴに対して、移動度μeffが向上している。
すなわち、本実施形態においては、膜厚６ｎｍ以下で最も高い移動度を示し、従来の（１００）面方位で形成した場合と比較して、最大で７倍の移動度を有している。
【００２９】
一方、素子間における閾値電圧のばらつきは、素子間におけるチャネル部３Ｂの厚さｔSOIのばらつきに起因する。すなわち、チャネル部３Ｂの膜厚が素子間においてばらつくことにより、素子間の閾値電圧がばらつくことになる。上述したように閉じ込め方向におけるキャリアの有効質量は（１１０）面方位では大きいため、量子閉じ込め効果の影響が少なく、チャネル部３Ｂの厚さのばらつきに起因した閾値電圧のばらつきが小さくなる。上述したように、（１１０）面方位においては、従来の（１００）面方位に比較して、上述したように、はるかに高い移動度を実現でき、閾値電圧のばらつきを低下させることができる。
【００３０】
また、図４から図８の本実施形態における、正孔電流の流れる軸方向を＜１１０＞軸方向としているが、いずれの軸方向に正孔電流が流れるように設定しても、上述してきた効果は同様に観測することができた。
しかしながら、チャネル面に平行方向の有効質量は＜１１０＞軸方向が最も小さくなるため、＜１１０＞軸方向で移動度は最大となる。
また、一実施形態として、ＳＯＩ構造のＭＯＳ-ＦＥＴを説明したが、図２に示すフィン構造のＭＯＳ-ＦＥＴにおいても同様の効果を得ることができ、チャネル部１３Ｂの厚さｔを、チャネル部３Ｂの膜厚ｔSOIとすることにより、上述してきた理論を適用することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴの構造の断面を示す概念図である。
【図２】本発明の一実施形態によるフィン構造のｐ型ＭＯＳ-ＦＥＴの構造の断面を示す概念図である。
【図３】ＭＯＳ-ＦＥＴにおける電界Ｅeff（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図４】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴにおける反転電荷量Ｎinv（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図５】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴにおける反転電荷量Ｎinv（横軸）と、フォノン散乱で決定される移動度μph（縦軸）との関係を示すグラフである。
【図６】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの厚さｔSOI（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図７】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの厚さｔSOI（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図８】本実施形態によるＳＯＩ構造のｐ型ＭＯＳ-ＦＥＴのチャネル部３Ｂの厚さｔSOI（横軸）と、移動度μeff（縦軸）との関係を示すグラフである。
【図９】面方位（１００）におけるチャネル部３Ｂの膜厚ｔSOI（横軸）と、キャリア（正孔）の移動度μeff（縦軸）との関係を示すグラフである。
【符号の説明】
【００３２】
１…半導体基板
２，６…絶縁層
３，１３…半導体層
３Ａ，１３Ａ…ソースまたはドレイン
３Ｂ，１３Ｂ…チャネル部
４，１４…ゲート絶縁膜
５，１５…ゲート電極
【特許請求の範囲】
【請求項１】
ｐ型ＭＯＳ-ＦＥＴであり、
半導体基板と、
該半導体表面に形成された絶縁層と、
該絶縁層表面に形成され、素子形成領域を有する半導体層と、
該半導体層に形成されたチャネル部ならびにソース及びドレインと、
前記チャネル部上にゲート絶縁膜を介して形成されたゲート電極と
を有し、
前記チャネル部のゲート電極と対向するチャネル形成面が（１１０）面方位であることを特徴とする半導体装置。
【請求項２】
前記チャネル部の厚さが２ｎｍから１０ｎｍの範囲で形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層及びゲート電極がフィン構造で形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記チャネル部において、電流を流す方向が＜１１０＞軸に沿った方向に設定されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項１】
ｐ型ＭＯＳ-ＦＥＴであり、
半導体基板と、
該半導体表面に形成された絶縁層と、
該絶縁層表面に形成され、素子形成領域を有する半導体層と、
該半導体層に形成されたチャネル部ならびにソース及びドレインと、
前記チャネル部上にゲート絶縁膜を介して形成されたゲート電極と
を有し、
前記チャネル部のゲート電極と対向するチャネル形成面が（１１０）面方位であることを特徴とする半導体装置。
【請求項２】
前記チャネル部の厚さが２ｎｍから１０ｎｍの範囲で形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層及びゲート電極がフィン構造で形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記チャネル部において、電流を流す方向が＜１１０＞軸に沿った方向に設定されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−３４４８７４（Ｐ２００６−３４４８７４Ａ）
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願番号】特願２００５−１７０６７６（Ｐ２００５−１７０６７６）
【出願日】平成１７年６月１０日（２００５．６．１０）
【出願人】（８０１００００４９）財団法人生産技術研究奨励会 (72)
【Ｆターム（参考）】
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願日】平成１７年６月１０日（２００５．６．１０）
【出願人】（８０１００００４９）財団法人生産技術研究奨励会 (72)
【Ｆターム（参考）】
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