半導体装置
【課題】小型化可能なＥＳＤ保護デバイスを得る。
【解決手段】半導体基板上に形成された第２導電型のカソード層と、第１導電型のベース層と、第２導電型の第１のアノード領域と、第１導電型の第２のアノード領域と、第１導電型の第１の半導体領域と、第２導電型の第２の半導体領域と、第２導電型のコンタクト領域と、前記第１導電型の半導体基板の表面に形成されたカソード電極と、前記第１のアノード領域及び前記第２のアノード領域の表面に形成されたアノード電極と、前記第１の半導体領域及び前記コンタクト領域の表面に形成された中間電極を備えたことを特徴とする半導体装置を提供することにより上記課題を解決する。
【解決手段】半導体基板上に形成された第２導電型のカソード層と、第１導電型のベース層と、第２導電型の第１のアノード領域と、第１導電型の第２のアノード領域と、第１導電型の第１の半導体領域と、第２導電型の第２の半導体領域と、第２導電型のコンタクト領域と、前記第１導電型の半導体基板の表面に形成されたカソード電極と、前記第１のアノード領域及び前記第２のアノード領域の表面に形成されたアノード電極と、前記第１の半導体領域及び前記コンタクト領域の表面に形成された中間電極を備えたことを特徴とする半導体装置を提供することにより上記課題を解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ＥＳＤ保護のための半導体装置の技術分野に関するものである。
【背景技術】
【０００２】
電気機器等においてＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）保護のためのデバイスとして、ツェナーダイオードがある。このツェナーダイオードは、サージのような高電圧パルスが、アノード・カソード間に印加された場合、ツェナー降伏或いはアバランシェ降伏により、アノード・カソード間に電流が流れ電圧上昇を抑止し、ＥＳＤ保護デバイスとして機能するものである。しかしながら、高周波の高電圧パルスに対しては、一定の容量が必要となることから、広い接合面積を必要とすることから、小型化への障害となっていた。
【０００３】
一方、ツェナーダイオードよりも、接合面積を小さくすることができ、小型化可能なＥＳＤ保護デバイスとして、特許文献１において、双方向性２端子サイリスタが開示されている。この双方向性２端子サイリスタは、シリコン等の半導体基板に縦型に形成されるため半導体基板の両面において、Ｎ型半導体領域とＰ型半導体領域を形成する必要がある。しかしながら、半導体基板の両面にＮ型半導体領域とＰ型半導体領域を各々形成することは、製造工程が複雑になり時間と手間を要し、高コストなものとなるとともに、両面にＮ型半導体領域とＰ型半導体領域が形成されていることから、研削等の加工を行うことができないため、小型化するには限界があった。
【特許文献１】特開平８−３１６４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ＥＳＤ保護のためのデバイスであって、小型化可能な構造の半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、第１導電型の半導体基板上に形成された第２導電型のカソード層と、前記カソード層上に形成された第１導電型のベース層と、前記ベース層の表面に形成された第２導電型の第１のアノード領域と、前記第１のアノード領域内に形成された第１導電型の第２のアノード領域と、前記第１のアノード領域から離れて、前記ベース層の表面より前記半導体基板に接して形成された第１導電型の第１の半導体領域と、前記第１のアノード領域から離れて、前記第１の半導体領域に隣接し、前記カソード層と接して形成された第２導電型の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との境界部分を含む表面に形成された第２導電型のコンタクト領域と、前記半導体基板の表面に形成されたカソード電極と、前記第１のアノード領域及び前記第２のアノード領域の表面に形成されたアノード電極と、前記第１の半導体領域及び前記コンタクト領域の表面に形成された中間電極と、を備えたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、ＥＳＤ保護のためのデバイスであるトリガ・ダイオードについて、半導体基板の一方の面にのみＮ型半導体領域とＰ型半導体領域を形成することができるため、複雑な製造工程を必要とせず、又、半導体基板の裏面研削も可能となり、低いコストで小型化にすることができる。
【発明を実施するための最良の形態】
【０００７】
〔半導体装置の構成〕
本発明における一実施の形態を以下に記載する。
【０００８】
図１に、本実施の形態における半導体装置であるトリガ・ダイオードの基板に垂直方向の断面図を示す。図２に、図１の線２Ａ−２Ｂにおける断面図を示す。
【０００９】
本実施の形態におけるトリガ・ダイオードは、シリコン（Ｓｉ）にＰ（リン）等がドープされたＮ＋型の半導体基板１１上に、シリコンのエピタキシャル成長によりＢ（ボロン）等をドープしたＰ型のカソード層１２を形成し、その上に、シリコンのエピタキシャル成長によりＰ等をドープしたＮ型のベース層１３を形成する。
【００１０】
この後、ベース層１３の表面にフォトリソグラフィによりマスクとなるレジストを形成し、レジストの形成されていない所定の領域に不純物イオンのイオン注入を行うことにより各々の領域を形成する。
【００１１】
具体的には、ベース層１３において、アノードの形成される領域に、Ｂ等のイオン注入を行うことにより、Ｐ型の第１のアノード領域１４を形成し、第１のアノード領域１４内に、Ｐ等のイオン注入を行うことにより、Ｎ＋型の第２のアノード領域１５を形成する。
【００１２】
また、ベース層１３において、第１のアノード領域１４及び第２のアノード領域１５の周囲を取り囲むように円周状に、Ｐ等のイオン注入を行うことによりＮ＋型リング領域である第１の半導体領域１６を形成する。第１の半導体領域１６を形成するためのＰ等のイオン注入は、第１の半導体領域１６が半導体基板１１に接することができるように、Ｐ等のイオンの加速を調整して注入する。これにより、第１の半導体領域１６は半導体基板１１に隣接して形成される。
【００１３】
この後、第１の半導体領域１６の内側（第１のアノード領域１４が形成されている側）に隣接して、第１のアノード領域１４及び第２のアノード領域１５の周囲を取り囲むように円周状に、Ｂ等のイオン注入を行うことによりＰ型リング領域である第２の半導体領域１７を形成する。第２の半導体領域１７を形成するためのＢ等のイオン注入は、第２の半導体領域１７がカソード層１２と接することができるように、Ｂ等のイオンの加速を調整して注入する。これにより、第２の半導体領域１７はカソード層１２に隣接して形成される。
【００１４】
この後、第１の半導体領域１６及び第２の半導体領域１７の境界部分の表面より、Ｂ等のイオンを注入して、Ｐ＋型のコンタクト領域１８を形成する。
【００１５】
この後、少なくとも表面に露出しているベース層１２と第２の半導体領域１７を覆うように酸化シリコン（ＳｉＯ２）からなる絶縁膜１９を形成する。これにより、後述するアノード電極２０と中間電極２１の間の部分には、円周状に絶縁膜１９が形成される。
【００１６】
この後、第１のアノード領域１４及び第２のアノード領域１５の表面にアノード電極２０を形成し、第１の半導体領域１６及びコンタクト領域１８の表面に中間電極２１を形成し、これらの裏面となる半導体基板１１の露出している面にカソード電極２２を形成する。尚、カソード電極２２を形成する前に、半導体基板１１の研削を行うことにより薄型化することができ、トリガ・ダイオードをより小型化にすることが可能となる。
【００１７】
〔半導体装置の動作〕
次に、本実施の形態における半導体装置であるトリガ・ダイオードの動作について説明する。
【００１８】
図３は、本実施の形態におけるトリガ・ダイオードにおいて、アノード電極２０に負の電圧を印加し、カソード電極２２に正の電圧を印加した場合の様子を示す。この場合、Ｐ型である第１のアノード領域１４とＮ型であるベース層１３との間における接合は逆バイアスされ、Ｎ型であるベース層１３とＰ型であるカソード層１２との間における接合は順バイアスされる。第１のアノード領域１４とベース層１３との間に印加される電圧が、第１のアノード領域１４とベース層１３との接合が降伏する電圧より高くなると、接合が形成される領域より生じたホールが第１のアノード領域１４を実線矢印に示すようにアノード電極２０に流れ、ホール電流が発生する。第１のアノード領域１４は、シート抵抗による抵抗成分が形成されているため、第１アノード領域１４の一点鎖線により囲まれた部分ａ１の電位は、アノード電極２０における電位よりも高い電位となる。この部分の電位が、Ｎ＋型の第２のアノード領域１５とＰ型の第１のアノード領域１４との間における拡散電位と同等以上になると、第２のアノード領域１５からベース層１３に向かって点線矢印ｅに示すように電子が直接注入される。一方、前述のようにベース層１３とカソード層１２との間の接合は順バイアスされており、Ｐ型のカソード層１２は、Ｐ型の第２の半導体領域１７、Ｐ＋型のコンタクト領域１８、中間電極２１、Ｎ＋型の第１の半導体領域１６、Ｎ＋型の半導体基板１１を介しカソード電極２２に電気的に接続されている。このため、第２のアノード領域１５よりベース層１３に注入される電子の量に応じて、点線矢印ｈに示すようにカソード電極２２よりカソード層１２を介しベース層１３にホールが注入され、ベース層１３は高注入状態となり伝導度変調を生じ、極めて低抵抗となり、オン状態（ラッチアップ状態）となる。
【００１９】
次に、図４は、本実施の形態におけるトリガ・ダイオードにおいて、アノード電極２０に正の電圧を印加し、カソード電極２２に負の電圧を印加した場合の様子を示す。この場合、Ｐ型である第１のアノード領域１４とＮ型であるベース層１３との間における接合は順バイアスされ、Ｎ型であるベース層１３とＰ型であるカソード層１２との間における接合は逆バイアスされる。ベース層１３とカソード層１２との間に印加される電圧が、ベース層１３とカソード層１２との接合が降伏する電圧より高くなると、この接合が形成される領域より生じたホールが、実線矢印に示すように、Ｐ型のカソード層１２、Ｐ型の第２の半導体領域１７、Ｐ＋型のコンタクト領域１８、中間電極２１、Ｎ＋型の第１の半導体領域１６、Ｎ＋型の半導体基板１１を介しカソード層２２に流れ、ホール電流が発生する。カソード層１２は、シート抵抗による抵抗成分が形成されているためカソード層１２の一点鎖線により囲まれた部分ａ２の電位は、カソード電極２２における電位よりも高い電位となる。この部分の電位が、Ｎ＋型の半導体基板１１とＰ型のカソード層１２との間における拡散電位と同等以上になると、半導体基板１１からベース層１３に向かって点線矢印ｅに示すように電子が直接注入される。一方、前述のように第１のアノード領域１４とベース層１３との間の接合は順バイアスされており、第１のアノード領域１４とアノード電極２０とは電気的に接合されている。このため、半導体基板１１からベース層１３に注入される電子の量に応じて、点線矢印ｈに示すように、アノード電極２０より第１のアノード領域１４を介しベース層１３にホールが注入され、ベース層１３は高注入状態となり伝導度変調を生じ、極めて低抵抗となり、オン状態（ラッチアップ状態）となる。
【００２０】
図３、図４において説明したトリガ・ダイオードにおける電圧と電流の関係（Ｖ−Ｉ）を図５に示す。ベース層１３と第１のアノード領域１４との間の接合が降伏する電圧をＶ１、ベース層１３とカソード層１２との間の接合が降伏する電圧をＶ２とした場合、カソード電極２２に対しアノード電極２０に印加される電圧がＶ２からＶ１の間においては、本実施の形態におけるトリガ・ダイオードはオフ状態であり、極めて僅かなリーク電流しか流れない。しかしながら、カソード電極２２に対しアノード電極２０に印加される電圧がＶ１よりも高い電圧である場合や、Ｖ２よりも低い電圧である場合においては、トリガ・ダイオードはオン状態となり、アノード・カソード間の抵抗は急激に低下し、大電流を流すことが可能となる。
【００２１】
従って、本実施の形態におけるトリガ・ダイオードは、ＥＤＳを生じさせるような高電圧のパルスが印加された場合であっても、急速にオン状態に移行することができ、保護するデバイスの端子間に高電圧が印加されることにより生じるＥＳＤによる破壊を防止することができる。
【００２２】
尚、本実施の形態におけるトリガ・ダイオードは、半導体基板１１の片面にのみＮ型半導体領域、Ｐ型半導体領域の双方が形成されているため、複雑な製造工程を経ることなく製造可能であり、また、薄型化、小型化のための裏面加工も行うことが可能となる。
【００２３】
更に、本実施の形態では、図１に示す構成の半導体装置について説明したが、図６に示すように、第２の半導体領域１７を半導体基板１１に接触するように形成してもよい。
【００２４】
以上、実施の形態において本発明における半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることは可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態における半導体装置の構造図
【図２】図１の線２Ａ−２Ｂにおいて切断した断面図
【図３】本実施の形態における半導体装置の動作の説明図（１）
【図４】本実施の形態における半導体装置の動作の説明図（２）
【図５】本実施の形態における半導体装置の電圧と電流の関係図
【図６】本発明の実施の形態における別の半導体装置の構造図
【符号の説明】
【００２６】
１１・・・半導体基板、１２・・・カソード層、１３・・・ベース層、１４・・・第１のアノード領域、１５・・・第２のアノード領域、１６・・・第１の半導体領域、１７・・・第２の半導体領域、１８・・・コンタクト領域、１９・・・絶縁膜、２０・・・カソード電極、２１・・・中間電極、２２・・・アノード電極
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ＥＳＤ保護のための半導体装置の技術分野に関するものである。
【背景技術】
【０００２】
電気機器等においてＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）保護のためのデバイスとして、ツェナーダイオードがある。このツェナーダイオードは、サージのような高電圧パルスが、アノード・カソード間に印加された場合、ツェナー降伏或いはアバランシェ降伏により、アノード・カソード間に電流が流れ電圧上昇を抑止し、ＥＳＤ保護デバイスとして機能するものである。しかしながら、高周波の高電圧パルスに対しては、一定の容量が必要となることから、広い接合面積を必要とすることから、小型化への障害となっていた。
【０００３】
一方、ツェナーダイオードよりも、接合面積を小さくすることができ、小型化可能なＥＳＤ保護デバイスとして、特許文献１において、双方向性２端子サイリスタが開示されている。この双方向性２端子サイリスタは、シリコン等の半導体基板に縦型に形成されるため半導体基板の両面において、Ｎ型半導体領域とＰ型半導体領域を形成する必要がある。しかしながら、半導体基板の両面にＮ型半導体領域とＰ型半導体領域を各々形成することは、製造工程が複雑になり時間と手間を要し、高コストなものとなるとともに、両面にＮ型半導体領域とＰ型半導体領域が形成されていることから、研削等の加工を行うことができないため、小型化するには限界があった。
【特許文献１】特開平８−３１６４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ＥＳＤ保護のためのデバイスであって、小型化可能な構造の半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、第１導電型の半導体基板上に形成された第２導電型のカソード層と、前記カソード層上に形成された第１導電型のベース層と、前記ベース層の表面に形成された第２導電型の第１のアノード領域と、前記第１のアノード領域内に形成された第１導電型の第２のアノード領域と、前記第１のアノード領域から離れて、前記ベース層の表面より前記半導体基板に接して形成された第１導電型の第１の半導体領域と、前記第１のアノード領域から離れて、前記第１の半導体領域に隣接し、前記カソード層と接して形成された第２導電型の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との境界部分を含む表面に形成された第２導電型のコンタクト領域と、前記半導体基板の表面に形成されたカソード電極と、前記第１のアノード領域及び前記第２のアノード領域の表面に形成されたアノード電極と、前記第１の半導体領域及び前記コンタクト領域の表面に形成された中間電極と、を備えたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、ＥＳＤ保護のためのデバイスであるトリガ・ダイオードについて、半導体基板の一方の面にのみＮ型半導体領域とＰ型半導体領域を形成することができるため、複雑な製造工程を必要とせず、又、半導体基板の裏面研削も可能となり、低いコストで小型化にすることができる。
【発明を実施するための最良の形態】
【０００７】
〔半導体装置の構成〕
本発明における一実施の形態を以下に記載する。
【０００８】
図１に、本実施の形態における半導体装置であるトリガ・ダイオードの基板に垂直方向の断面図を示す。図２に、図１の線２Ａ−２Ｂにおける断面図を示す。
【０００９】
本実施の形態におけるトリガ・ダイオードは、シリコン（Ｓｉ）にＰ（リン）等がドープされたＮ＋型の半導体基板１１上に、シリコンのエピタキシャル成長によりＢ（ボロン）等をドープしたＰ型のカソード層１２を形成し、その上に、シリコンのエピタキシャル成長によりＰ等をドープしたＮ型のベース層１３を形成する。
【００１０】
この後、ベース層１３の表面にフォトリソグラフィによりマスクとなるレジストを形成し、レジストの形成されていない所定の領域に不純物イオンのイオン注入を行うことにより各々の領域を形成する。
【００１１】
具体的には、ベース層１３において、アノードの形成される領域に、Ｂ等のイオン注入を行うことにより、Ｐ型の第１のアノード領域１４を形成し、第１のアノード領域１４内に、Ｐ等のイオン注入を行うことにより、Ｎ＋型の第２のアノード領域１５を形成する。
【００１２】
また、ベース層１３において、第１のアノード領域１４及び第２のアノード領域１５の周囲を取り囲むように円周状に、Ｐ等のイオン注入を行うことによりＮ＋型リング領域である第１の半導体領域１６を形成する。第１の半導体領域１６を形成するためのＰ等のイオン注入は、第１の半導体領域１６が半導体基板１１に接することができるように、Ｐ等のイオンの加速を調整して注入する。これにより、第１の半導体領域１６は半導体基板１１に隣接して形成される。
【００１３】
この後、第１の半導体領域１６の内側（第１のアノード領域１４が形成されている側）に隣接して、第１のアノード領域１４及び第２のアノード領域１５の周囲を取り囲むように円周状に、Ｂ等のイオン注入を行うことによりＰ型リング領域である第２の半導体領域１７を形成する。第２の半導体領域１７を形成するためのＢ等のイオン注入は、第２の半導体領域１７がカソード層１２と接することができるように、Ｂ等のイオンの加速を調整して注入する。これにより、第２の半導体領域１７はカソード層１２に隣接して形成される。
【００１４】
この後、第１の半導体領域１６及び第２の半導体領域１７の境界部分の表面より、Ｂ等のイオンを注入して、Ｐ＋型のコンタクト領域１８を形成する。
【００１５】
この後、少なくとも表面に露出しているベース層１２と第２の半導体領域１７を覆うように酸化シリコン（ＳｉＯ２）からなる絶縁膜１９を形成する。これにより、後述するアノード電極２０と中間電極２１の間の部分には、円周状に絶縁膜１９が形成される。
【００１６】
この後、第１のアノード領域１４及び第２のアノード領域１５の表面にアノード電極２０を形成し、第１の半導体領域１６及びコンタクト領域１８の表面に中間電極２１を形成し、これらの裏面となる半導体基板１１の露出している面にカソード電極２２を形成する。尚、カソード電極２２を形成する前に、半導体基板１１の研削を行うことにより薄型化することができ、トリガ・ダイオードをより小型化にすることが可能となる。
【００１７】
〔半導体装置の動作〕
次に、本実施の形態における半導体装置であるトリガ・ダイオードの動作について説明する。
【００１８】
図３は、本実施の形態におけるトリガ・ダイオードにおいて、アノード電極２０に負の電圧を印加し、カソード電極２２に正の電圧を印加した場合の様子を示す。この場合、Ｐ型である第１のアノード領域１４とＮ型であるベース層１３との間における接合は逆バイアスされ、Ｎ型であるベース層１３とＰ型であるカソード層１２との間における接合は順バイアスされる。第１のアノード領域１４とベース層１３との間に印加される電圧が、第１のアノード領域１４とベース層１３との接合が降伏する電圧より高くなると、接合が形成される領域より生じたホールが第１のアノード領域１４を実線矢印に示すようにアノード電極２０に流れ、ホール電流が発生する。第１のアノード領域１４は、シート抵抗による抵抗成分が形成されているため、第１アノード領域１４の一点鎖線により囲まれた部分ａ１の電位は、アノード電極２０における電位よりも高い電位となる。この部分の電位が、Ｎ＋型の第２のアノード領域１５とＰ型の第１のアノード領域１４との間における拡散電位と同等以上になると、第２のアノード領域１５からベース層１３に向かって点線矢印ｅに示すように電子が直接注入される。一方、前述のようにベース層１３とカソード層１２との間の接合は順バイアスされており、Ｐ型のカソード層１２は、Ｐ型の第２の半導体領域１７、Ｐ＋型のコンタクト領域１８、中間電極２１、Ｎ＋型の第１の半導体領域１６、Ｎ＋型の半導体基板１１を介しカソード電極２２に電気的に接続されている。このため、第２のアノード領域１５よりベース層１３に注入される電子の量に応じて、点線矢印ｈに示すようにカソード電極２２よりカソード層１２を介しベース層１３にホールが注入され、ベース層１３は高注入状態となり伝導度変調を生じ、極めて低抵抗となり、オン状態（ラッチアップ状態）となる。
【００１９】
次に、図４は、本実施の形態におけるトリガ・ダイオードにおいて、アノード電極２０に正の電圧を印加し、カソード電極２２に負の電圧を印加した場合の様子を示す。この場合、Ｐ型である第１のアノード領域１４とＮ型であるベース層１３との間における接合は順バイアスされ、Ｎ型であるベース層１３とＰ型であるカソード層１２との間における接合は逆バイアスされる。ベース層１３とカソード層１２との間に印加される電圧が、ベース層１３とカソード層１２との接合が降伏する電圧より高くなると、この接合が形成される領域より生じたホールが、実線矢印に示すように、Ｐ型のカソード層１２、Ｐ型の第２の半導体領域１７、Ｐ＋型のコンタクト領域１８、中間電極２１、Ｎ＋型の第１の半導体領域１６、Ｎ＋型の半導体基板１１を介しカソード層２２に流れ、ホール電流が発生する。カソード層１２は、シート抵抗による抵抗成分が形成されているためカソード層１２の一点鎖線により囲まれた部分ａ２の電位は、カソード電極２２における電位よりも高い電位となる。この部分の電位が、Ｎ＋型の半導体基板１１とＰ型のカソード層１２との間における拡散電位と同等以上になると、半導体基板１１からベース層１３に向かって点線矢印ｅに示すように電子が直接注入される。一方、前述のように第１のアノード領域１４とベース層１３との間の接合は順バイアスされており、第１のアノード領域１４とアノード電極２０とは電気的に接合されている。このため、半導体基板１１からベース層１３に注入される電子の量に応じて、点線矢印ｈに示すように、アノード電極２０より第１のアノード領域１４を介しベース層１３にホールが注入され、ベース層１３は高注入状態となり伝導度変調を生じ、極めて低抵抗となり、オン状態（ラッチアップ状態）となる。
【００２０】
図３、図４において説明したトリガ・ダイオードにおける電圧と電流の関係（Ｖ−Ｉ）を図５に示す。ベース層１３と第１のアノード領域１４との間の接合が降伏する電圧をＶ１、ベース層１３とカソード層１２との間の接合が降伏する電圧をＶ２とした場合、カソード電極２２に対しアノード電極２０に印加される電圧がＶ２からＶ１の間においては、本実施の形態におけるトリガ・ダイオードはオフ状態であり、極めて僅かなリーク電流しか流れない。しかしながら、カソード電極２２に対しアノード電極２０に印加される電圧がＶ１よりも高い電圧である場合や、Ｖ２よりも低い電圧である場合においては、トリガ・ダイオードはオン状態となり、アノード・カソード間の抵抗は急激に低下し、大電流を流すことが可能となる。
【００２１】
従って、本実施の形態におけるトリガ・ダイオードは、ＥＤＳを生じさせるような高電圧のパルスが印加された場合であっても、急速にオン状態に移行することができ、保護するデバイスの端子間に高電圧が印加されることにより生じるＥＳＤによる破壊を防止することができる。
【００２２】
尚、本実施の形態におけるトリガ・ダイオードは、半導体基板１１の片面にのみＮ型半導体領域、Ｐ型半導体領域の双方が形成されているため、複雑な製造工程を経ることなく製造可能であり、また、薄型化、小型化のための裏面加工も行うことが可能となる。
【００２３】
更に、本実施の形態では、図１に示す構成の半導体装置について説明したが、図６に示すように、第２の半導体領域１７を半導体基板１１に接触するように形成してもよい。
【００２４】
以上、実施の形態において本発明における半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることは可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態における半導体装置の構造図
【図２】図１の線２Ａ−２Ｂにおいて切断した断面図
【図３】本実施の形態における半導体装置の動作の説明図（１）
【図４】本実施の形態における半導体装置の動作の説明図（２）
【図５】本実施の形態における半導体装置の電圧と電流の関係図
【図６】本発明の実施の形態における別の半導体装置の構造図
【符号の説明】
【００２６】
１１・・・半導体基板、１２・・・カソード層、１３・・・ベース層、１４・・・第１のアノード領域、１５・・・第２のアノード領域、１６・・・第１の半導体領域、１７・・・第２の半導体領域、１８・・・コンタクト領域、１９・・・絶縁膜、２０・・・カソード電極、２１・・・中間電極、２２・・・アノード電極
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第２導電型のカソード層と、
前記カソード層上に形成された第１導電型のベース層と、
前記ベース層の表面に形成された第２導電型の第１のアノード領域と、
前記第１のアノード領域内に形成された第１導電型の第２のアノード領域と、
前記第１のアノード領域から離れて、前記ベース層の表面より前記半導体基板に接して形成された第１導電型の第１の半導体領域と、
前記第１のアノード領域から離れて、前記第１の半導体領域に隣接し、前記カソード層と接して形成された第２導電型の第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との境界部分を含む表面に形成された第２導電型のコンタクト領域と、
前記半導体基板の表面に形成されたカソード電極と、
前記第１のアノード領域及び前記第２のアノード領域の表面に形成されたアノード電極と、
前記第１の半導体領域及び前記コンタクト領域の表面に形成された中間電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記アノード電極と中間電極との間における少なくとも前記ベース層及び前記第２半導体領域の表面は、絶縁膜で覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体領域、前記第２の半導体領域、前記コンタクト領域は、前記第１のアノード領域を取り囲むように円周状に形成されており、
前記中間電極は、前記アノード電極を取り囲むように円周状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１】
第１導電型の半導体基板上に形成された第２導電型のカソード層と、
前記カソード層上に形成された第１導電型のベース層と、
前記ベース層の表面に形成された第２導電型の第１のアノード領域と、
前記第１のアノード領域内に形成された第１導電型の第２のアノード領域と、
前記第１のアノード領域から離れて、前記ベース層の表面より前記半導体基板に接して形成された第１導電型の第１の半導体領域と、
前記第１のアノード領域から離れて、前記第１の半導体領域に隣接し、前記カソード層と接して形成された第２導電型の第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との境界部分を含む表面に形成された第２導電型のコンタクト領域と、
前記半導体基板の表面に形成されたカソード電極と、
前記第１のアノード領域及び前記第２のアノード領域の表面に形成されたアノード電極と、
前記第１の半導体領域及び前記コンタクト領域の表面に形成された中間電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記アノード電極と中間電極との間における少なくとも前記ベース層及び前記第２半導体領域の表面は、絶縁膜で覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体領域、前記第２の半導体領域、前記コンタクト領域は、前記第１のアノード領域を取り囲むように円周状に形成されており、
前記中間電極は、前記アノード電極を取り囲むように円周状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−１７２１６５（Ｐ２００８−１７２１６５Ａ）
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願番号】特願２００７−６１８８（Ｐ２００７−６１８８）
【出願日】平成１９年１月１５日（２００７．１．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願日】平成１９年１月１５日（２００７．１．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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