半導体装置
【課題】半導体素子とインタポーザ基板との接合品質を安定化させる。
【解決手段】半導体装置１は、フィルム基板８に実装されてシリコンにより構成されたインタポーザ基板２と、液晶を駆動するためにインタポーザ基板２に実装された半導体素子３とを備え、インタポーザ基板２は、半導体素子３側に形成された基板突起電極４を有し、半導体素子３は、基板突起電極４と接合する素子突起電極５を有し、素子突起電極５の素子接合面の面積が、基板突起電極４の基板接合面の面積よりも大きい。
【解決手段】半導体装置１は、フィルム基板８に実装されてシリコンにより構成されたインタポーザ基板２と、液晶を駆動するためにインタポーザ基板２に実装された半導体素子３とを備え、インタポーザ基板２は、半導体素子３側に形成された基板突起電極４を有し、半導体素子３は、基板突起電極４と接合する素子突起電極５を有し、素子突起電極５の素子接合面の面積が、基板突起電極４の基板接合面の面積よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、フィルム基板に実装されてシリコンにより構成されたインタポーザ基板と、液晶を駆動するためにインタポーザ基板に実装された半導体素子とを備えたＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ Ｆｉｌｍ）に好適な半導体装置に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）に組み込まれるトランジスタの数は年々多くなっており、内部に構成される回路数も多くなっている。液晶パネルは近年高精細化が進み、表示画素が増加する分、駆動回路も増加する。増加した駆動回路を補うためには、液晶パネルに実装される液晶ドラバの数を増加させるか、１つの液晶ドライバに搭載される駆動回路を増加させる必要がある。近年では液晶パネルに実装される液晶ドライバの数が増加しないように後者の液晶ドライバの駆動回路を増加で対応することが多い。
【０００３】
集積回路チップは、チップサイズが小さいほど量産効率がよく、チップの原価は安くなる。そのため、多出力のドライバでは、チップサイズ縮小のためにパッドをファインピッチ化することが必要となる。また、集積回路チップのパッドのファインピッチ化に伴い、ドライバのパッケージであるフィルムのインナーリード（液晶ドライバとフィルムをつなぐ配線）のピッチもファインピッチ化する必要がある。ファインピッチ化を実現可能にする構造として、ＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ Ｆｉｌｍ：ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）とも呼ばれる）が知られている。
【０００４】
図８は、従来の半導体装置９１の構成を示す模式断面図である。半導体装置９１は、フィルム基板９８を備えている。フィルム基板９８は、孔８２を有している。フィルム基板９８の表面には、配線パターン８１が形成されている。
【０００５】
半導体装置９１には、インタポーザ基板９２が設けられている。インタポーザ基板９２のフィルム基板９８側の表面の配線パターン８１に対向する位置には、金によって構成された複数個の突起電極９０が設けられている。インタポーザ基板９２は、突起電極９０及び配線パターン８１を介してフィルム基板９８に実装されている。
【０００６】
インタポーザ基板９２のフィルム基板９８側の表面の孔８２に対向する位置には、金によって構成された複数個の基板突起電極９４が設けられている。
【０００７】
フィルム基板９８の孔８２の中には、半導体素子９３が設けられている。半導体素子９３のインタポーザ基板９２側の表面の各基板突起電極９４に対向する位置には、金によって構成された複数個の素子突起電極９５が設けられている。半導体素子９３は、素子突起電極９５及び基板突起電極９４を介してインタポーザ基板９２に実装されている。半導体素子９３とフィルム基板９８との間、並びに、インタポーザ基板９２とフィルム基板９８及び半導体素子９３との間には、封止樹脂９９が封止されている。
【特許文献１】特開２００４−２０７５６６号公報（平成１６年７月２２日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の構成では、半導体素子９３をインタポーザ基板９２に実装する際に、素子突起電極９５と基板突起電極９４との接合位置ズレが生じ、素子突起電極９５の接合面が、基板突起電極９４の接合面からはみ出して、接合荷重が変動する結果、半導体素子９３とインタポーザ基板９２との接合品質が不安定になるという問題がある。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体素子とインタポーザ基板との接合品質を安定化させることができる半導体装置を実現することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、上記課題を解決するために、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記素子突起電極の素子接合面の面積が、前記基板突起電極の基板接合面の面積よりも大きいことを特徴とする。
【００１１】
また、本発明に係る他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記インタポーザ基板側又は前記半導体素子側から透視した場合に、前記素子突起電極の面積が前記基板突起電極の面積よりも大きいことを特徴とする。
【００１２】
また、本発明に係るさらに他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、一側面視で、前記素子突起電極の素子接合面の長さが、前記基板突起電極の基板接合面の長さよりも長いことを特徴とする。
【００１３】
上記の特徴によれば、基板突起電極と素子突起電極との接合位置にズレが生じても、素子突起電極は、基板突起電極の基板接合面のうちの広い面積の面と接触することができ、接合荷重の変動が抑制されて、接合品質を安定化することができる。
【００１４】
なお、突起電極とは、通常「バンプ」と呼ばれているもので、電極部の表面に形成され、電気的に接続する対象物と接合されるものである。
【００１５】
本発明に係る半導体装置では、前記素子接合面及び前記基板接合面は、長方形状をしており、前記素子接合面及び前記基板接合面のそれぞれの長軸は、互いに平行に配置されており、前記素子接合面の短軸方向の幅が、前記基板接合面の短軸方向の幅よりも広いことが好ましい。
【００１６】
上記構成によれば、基板接合面の短軸方向に沿った接合位置のズレに対して、好適に接合荷重の変動を抑制し、接合品質を安定化することができる。
【００１７】
本発明に係る半導体装置では、前記素子接合面の長軸方向の長さと前記基板接合面の長軸方向の長さとが、互いに等しいことが好ましい。
【００１８】
基板突起電極の長軸方向に沿った側壁が、素子突起電極の素子接合面に食い込んで接合強度が増大するが、上記構成によれば、素子接合面に食い込む基板突起電極の側壁が長くなり、噛み合うように接合するので、接合強度が増大し、接合品質が向上する。
【００１９】
本発明に係る半導体装置では、前記基板接合面の長軸方向の長さは、前記素子接合面の長軸方向の長さよりも長いことが好ましい。
【００２０】
上記構成によれば、基板突起電極の長軸方向に沿った側壁が、素子突起電極の素子接合面に食い込むのみならず、素子突起電極の短軸方向に沿った側壁が、基板突起電極の基板接合面に逆方向に食い込む。このため、基板突起電極と素子突起電極とが、互いに噛み合うように接合して、接合強度がより一層増大し、接合品質がより一層向上する。
【００２１】
本発明に係る半導体装置では、前記インタポーザ基板に垂直な方向から見て、前記素子接合面は、前記基板接合面を囲むように配置されており、前記素子接合面及び前記基板接合面は、長方形状をしており、前記素子接合面及び前記基板接合面のそれぞれの長軸は、互いに平行に配置されており、前記インタポーザ基板に垂直な方向から見て、前記素子接合面の一辺は、前記基板接合面の対応する一辺から５〜１０μｍ離れて配置されていることが好ましい。
【００２２】
上記構成によれば、接合位置のズレがどの方向に５〜１０μｍ生じても、接合荷重の変動を抑制し、接合品質を安定化することができる。
【００２３】
本発明に係る半導体装置では、前記素子突起電極の高さと前記基板突起電極の高さとが、互いに異なっていることが好ましい。
【００２４】
上記構成によれば、素子突起電極または基板突起電極を低くすることができ、高さのバラツキを低減して、接合品質を安定化することができる。
【００２５】
例えばテープキャリアのように曲げ加工し易いように薄くて可撓性が高い素材をパッケージ基材として構成した場合、テープキャリアにインターポーザ基板を接続する際、前記基板突起電極が低いとテープキャリアの配線とインターポーザ基板の端部の間隔が充分に確保できず、テープキャリアの配線がインターポーザ基板の端部に接触して、テープキャリアの配線導体間の短絡が生じることがある。例えば基板突起電極を１５μｍで作製し、基板突起電極とテープキャリアの配線を接続した場合にテープキャリアの配線とインターポーザ基板の端部との間隔は９μｍ程度確保できるため、基板突起電極高さが、１０〜１５μｍであればテープキャリアの配線とインターポーザ基板の端部との間隔が充分に確保でき、配線同士の短絡を避けることができる。また、素子突起電極はそのような心配が無い為、前記基板突起電極の高さよりも低くできる。
【００２６】
そのため本発明に係る半導体装置では、前記素子突起電極の高さが、前記基板突起電極の高さよりも低いことが好ましい。
【００２７】
上記構成によれば、素子突起電極を基板突起電極よりも低くすることができ、素子突起電極の高さのバラツキを低減して、Ａｕ使用量を削減し、接合品質を安定化することができる。
【００２８】
本発明に係る半導体装置では、前記素子突起電極の高さが、５〜８μｍであることが好ましい。
【００２９】
上記構成によれば、素子突起電極を低くすることができ、素子突起電極の高さのバラツキを低減して、Ａｕ使用量を削減してコストを低減するとともに、接合品質を安定化することができる。
【００３０】
本発明に係る半導体装置では、前記基板突起電極の高さが、１０〜１５μｍであることが好ましい。
【００３１】
上記構成によれば、基板突起電極を低くして、Ａｕ使用量削減によるコストダウンを実現し、バンプ高さのバラツキを低減して、接合品質を安定化することができる。
【００３２】
本発明に係る半導体装置では、前記基板突起電極は、前記素子突起電極よりも硬度が高いことが好ましい。
【００３３】
上記構成によれば、硬度が高い基板突起電極が、柔らかい素子突起電極に食い込むので、接合強度が向上する。
【００３４】
本発明に係る他の半導体装置は、上記課題を解決するために、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する端子を有することを特徴とする。
【００３５】
上記特徴により、半導体素子側に突起電極を設けないので、Ａｕ使用量低減によるコストダウンを実現することができる。
【００３６】
本発明に係る半導体装置では、前記端子は、アルミニウムによって構成され、前記基板突起電極は、金によって構成されることが好ましい。
【００３７】
上記構成によれば、ワイヤーボンド等の一般的なＡｌ−Ａｕ接合により、接合品質の安定化を図ることができる。
【００３８】
本発明に係るさらに他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記素子突起電極の高さと前記基板突起電極の高さとが、互いに異なっていることを特徴とする。
【００３９】
上記特徴により、素子突起電極を、基板突起電極よりも低く構成することができ、素子突起電極の高さのバラツキを低減して、Ａｕ使用量を削減し、接合品質を安定化することができる。
【００４０】
本発明に係るさらに他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記素子突起電極の素子接合面及び前記基板突起電極の基板接合面は、長方形状をしており、前記素子接合面及び前記基板接合面のそれぞれの長軸は、互いに平行に配置されており、前記素子接合面の短軸方向の幅が、前記基板接合面の短軸方向の幅よりも広く、前記基板接合面の長軸方向の長さは、前記素子接合面の長軸方向の長さよりも長いことを特徴とする。
【００４１】
上記特徴により、基板突起電極の長軸方向に沿った側壁が、素子突起電極の素子接合面に食い込むのみならず、素子突起電極の短軸方向に沿った側壁が、基板突起電極の基板接合面に逆方向に食い込む。このため、基板突起電極と素子突起電極とが、互いに噛み合うように接合して、接合強度がより一層増大し、接合品質がより一層向上する。
【発明の効果】
【００４２】
本発明に係る半導体装置は、以上のように、基板突起電極と素子突起電極との接合位置にズレが生じても、素子突起電極は、基板突起電極の基板接合面のうちの広い面積の面と接触することができ、接合荷重の変動が抑制されて、接合品質を安定化することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４３】
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。図１は、実施の形態に係る半導体装置１の構成を示す模式断面図である。半導体装置１は、フィルム基板８を備えている。フィルム基板８は、孔１２を有している。フィルム基板８の表面には、配線パターン１１が形成されている。
【００４４】
半導体装置１には、インタポーザ基板２が設けられている。インタポーザ基板２のフィルム基板８側の表面の配線パターン１１に対向する位置には、金によって構成された複数個の突起電極（バンプ）１０が設けられている。インタポーザ基板２は、突起電極１０及び配線パターン１１を介してフィルム基板８に実装されている。
【００４５】
インタポーザ基板２のフィルム基板８側の表面の孔２に対向する位置には、金によって構成された複数個の基板突起電極（バンプ）４が設けられている。
【００４６】
フィルム基板８の孔１２の中には、液晶を駆動するための半導体素子３が設けられている。半導体素子３のインタポーザ基板２側の表面の各基板突起電極４に対向する位置には、金によって構成された複数個の素子突起電極（バンプ）５が設けられている。半導体素子３は、素子突起電極５及び基板突起電極４を介してインタポーザ基板２に実装されている。半導体素子３とフィルム基板８との間、並びに、インタポーザ基板２とフィルム基板８及び半導体素子３との間には、封止樹脂９が封止されている。
【００４７】
図２は、実施の形態に係る基板突起電極４の基板接合面６と素子突起電極５の素子接合面７との寸法関係を示す模式断面図であり、図１に示す断面ＡＡに沿った模式断面図である。基板接合面６は、長方形状をしている。素子接合面７は、基板接合面６よりも大きな長方形状をしており、基板接合面６を囲むように配置されている。素子接合面７及び基板接合面６のそれぞれの長軸は、一致している。素子接合面７の短軸方向の幅Ｗ２は、基板接合面６の短軸方向の幅Ｗ１よりも広い。素子接合面７の長軸方向の長さＬ２は、基板接合面６の長軸方向の長さＬ１よりも長い。基板接合面６の長軸方向に沿った縁辺は、素子接合面７の長軸方向に沿った縁辺から距離Ｄ１だけ離れている。基板接合面６の短軸方向に沿った縁辺は、素子接合面７の短軸方向に沿った縁辺から距離Ｄ２だけ離れている。素子接合面７の長さＬ２は、例えば７５μｍであり、幅Ｗ２は、例えば４５μｍである。基板接合面６の長さＬ１は、例えば６０μｍであり、幅Ｗ１は、例えば３０μｍである。従って、距離Ｄ１及び距離Ｄ２は、７．５μｍである。
【００４８】
基板突起電極４は、素子突起電極５よりも硬度が高くなっている。突起電極の硬度は、アニールの有無によって調整することができる。硬くて細い基板突起電極４が、柔らかくて低い素子突起電極５に食い込むことにより、接合品質を向上させることができる。
【００４９】
また、素子突起電極５の表面粗度と、基板突起電極４の表面粗度とを０．５μｍ以上異ならせてもよい。接触面の凹凸を大きくして接触面積を増大させ、接合強度を大きくして接合品質を増大させることができる。突起電極の表面粗度は、エッチング液に浸す時間等のメッキ条件を変更することによって調整することができる。
【００５０】
また、バンプ潰れ状態を確認するためのバンプを、チップのコーナ部に設けてもよい。赤外線顕微鏡による画像により、バンプが広がっているほど、バンプ同士がぶつかり合って圧縮されていると判断することができ、この判断に基づいて微調整することが可能になるので、接合品質を向上させることができる。
【００５１】
また、基板突起電極４及び素子突起電極５のインタポーザ基板３に垂直な方向から見た形状は、正方形であってもよい。従来のＳＯＦでは、リードとの接合面積を確保するためにバンプを縦長の長方形にする必要があったが、本実施の形態では、バンプはメタル配線と接続すればよく、リードと接合する必要がなくなるため、正方形にして、接合状態を均一にし、接合品質を高めることができる。
【００５２】
このように、基板突起電極４のバンプサイズと、素子突起電極５のバンプサイズとは、互いに異なっており、素子突起電極５のバンプサイズは、基板突起電極４のバンプサイズよりも大きい。このため、バンプ形成位置ズレ、立ち上げ位置ズレ、及び設備能力に起因する接合位置ズレによって生じる接合荷重の変動を抑制することができる。
【００５３】
図３は、実施の形態に係る基板突起電極４と素子突起電極５との寸法関係を示す模式断面図である。基板突起電極４のバンプ高さＨ１は、例えば１５μｍであり、素子突起電極５バンプ高さＨ２は、例えば８μｍである。このように、素子突起電極５のバンプ高さと、基板突起電極４のバンプ高さとは、互いに異なっており、素子突起電極５のバンプ高さは、基板突起電極４のバンプ高さよりも低くなっている。素子突起電極５のバンプ高さＨ２は、例えば５μｍに低くしてもよい。
【００５４】
このように、素子突起電極５のバンプ高さを低くすると、Ａｕの使用量を削減することができ、コストを低減することができる。また、素子突起電極５のバンプ高さを低くすると、素子突起電極５の高さバラツキが低減するので、接合品質が安定する。
【００５５】
基板突起電極４のバンプ高さＨ１は、例えば１０μｍに低くしてもよい。基板突起電極４を低くすると、Ａｕの使用量を削減することができ、コストを低減することができる。また、高さバラツキが低減するので、接合品質が安定する。
【００５６】
以上のように、大きくて低いバンプである素子突起電極５を、細くて高いバンプである基板突起電極４に接合すると、素子突起電極５と基板突起電極４との接合品質が安定する。
【００５７】
サイズの異なる素子突起電極５と基板突起電極４とは、全バンプ中、接合面積で換算して、８０％程度にする。残りの２０％のバンプは、サイズを等しくしている。なお、全てのバンプにおいて、上下バンプサイズが異なるように構成してもよい。
【００５８】
また、半導体素子３の入力端子に接続して設けられる入力バンプ、及び出力端子に接続して設けられる出力バンプ以外に、冗長バンプを設けてもよい。また、入力バンプにおいて、電源系及びＧＮＤ系のバンプを冗長的に複数個設けると、デバイス特性の安定化により高品質化を図ることができる。
【００５９】
また、素子突起電極５を設けず、半導体素子３にアルミニウムによって形成された端子に基板突起電極４を接合するように構成してもよい。ワイヤーボンド等の一般的なＡｌ−Ａｕ接合により、接合品質を安定化することができる。
【００６０】
図４は、実施の形態に係る基板突起電極４の基板接合面６と素子突起電極５の素子接合面７との他の寸法関係を示す模式断面図である。素子接合面７の長軸方向の長さと基板接合面６の長軸方向の長さとは、互いに等しくてもよい。基板突起電極４の長軸方向に沿った側壁が、素子突起電極５の素子接合面７に食い込んで接合強度が増大するが、図４に示すように構成すると、素子接合面７に食い込む基板突起電極４の側壁が、図２に示す構成よりも長くなり、噛み合うように接合するので、接合強度が増大し、接合品質が向上する。
【００６１】
図５は、実施の形態に係る基板突起電極４の基板接合面６と素子突起電極５の素子接合面７とのさらに他の寸法関係を示す模式断面図である。基板接合面６の長軸方向の長さは、素子接合面７の長軸方向の長さよりも長く構成してもよい。このように構成すると、基板突起電極４の長軸方向に沿った側壁が、素子突起電極５の素子接合面７に食い込むのみならず、素子突起電極５の短軸方向に沿った側壁が、基板突起電極４の基板接合面６に逆方向に食い込む。このため、基板突起電極４と素子突起電極５とが、互いに噛み合うように接合して、接合強度がより一層増大し、接合品質がより一層向上する。
【００６２】
図６は、実施の形態に係る基板突起電極４と素子突起電極５との他の寸法関係を示す模式断面図である。基板接合面６と素子接合面７との形状及びサイズとは、同一にしながら、基板突起電極４の高さと、素子突起電極５の高さとを異ならせてもよい。素子突起電極５は基板突起電極４よりも低く、基板突起電極４の高さは、例えば１５μｍであり、素子突起電極５の高さは、例えば８μｍである。素子突起電極５の高さは、例えば５μｍに低くしてもよい。
【００６３】
このように構成すると、素子突起電極５を低く構成するので、Ａｕの使用量を削減してコストを低減することができる。また、素子突起電極５が低くなるので、高さバラツキが低減し、接合品質を安定化することができる。
【００６４】
図７は、実施の形態に係る基板突起電極４と素子突起電極５とのさらに他の寸法関係を示す模式断面図である。基板接合面６と素子接合面７とを同一の形状及びサイズにすると、接合ズレが発生した場合、基板突起電極４の一端が、素子突起電極５の一端からはみ出し、素子突起電極５の他端が、基板突起電極４の他端からはみ出した状態で、圧着接合される。素子突起電極５の一端からはみ出した基板突起電極４の一端と、基板突起電極４の他端からはみ出した素子突起電極５の他端とは、圧着されないことになるが、素子突起電極５の一端からはみ出した基板突起電極４の一端は、半導体素子３のインターポーザ基板２側の表面に接触せず、また、基板突起電極４の他端からはみ出した素子突起電極５の他端は、インターポーザ基板２の半導体素子３側の表面に接触しないように構成されている。このため、バンプがチップの表面に接触することによる品質低下を回避することができる。
【００６５】
なお、上述した実施形態では、図２，４，５からも明らかなように、インタポーザ基板２側又は半導体素子３側から透視した場合に、素子突起電極４の面積が基板突起電極５の面積よりも大きくなっている。また、例えば図１に示すような半導体装置を側面から見た側面視において、図２の図面上下方向と図面左右方向とのいずれでも、素子突起電極５の素子接合面の長さ（Ｌ１，Ｌ２）が、基板突起電極４の基板接合面の長さ（Ｗ１，Ｗ２）よりも長くなっている。そして、同様に側面視において、図４，５の図面左右方向では、素子突起電極５の素子接合面の長さが、基板突起電極４の基板接合面の長さよりも長くなっている。
【００６６】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えば、上記実施形態では、いずれも突起電極の平面形状が四角形のものを示したが、楕円形状や丸形状のものでも良い。
【産業上の利用可能性】
【００６７】
本発明は、フィルム基板に実装されてシリコンにより構成されたインタポーザ基板と、液晶を駆動するためにインタポーザ基板に実装された半導体素子とを備えたハイブリッドＳＯＦに適用することができる。
【図面の簡単な説明】
【００６８】
【図１】実施の形態に係る半導体装置の構成を示す模式断面図である。
【図２】実施の形態に係る基板突起電極の基板接合面と素子突起電極の素子接合面との寸法関係を示す模式断面図である。
【図３】実施の形態に係る基板突起電極と素子突起電極との寸法関係を示す模式断面図である。
【図４】実施の形態に係る基板突起電極の基板接合面と素子突起電極の素子接合面との他の寸法関係を示す模式断面図である。
【図５】実施の形態に係る基板突起電極の基板接合面と素子突起電極の素子接合面とのさらに他の寸法関係を示す模式断面図である。
【図６】実施の形態に係る基板突起電極と素子突起電極との他の寸法関係を示す模式断面図である。
【図７】実施の形態に係る基板突起電極と素子突起電極とのさらに他の寸法関係を示す模式断面図である。
【図８】従来の半導体装置の構成を示す模式断面図である。
【符号の説明】
【００６９】
１ 半導体装置
２ インターポーザ基板
３ 半導体素子
４ 基板突起電極
５ 素子突起電極
６ 基板接合面
７ 素子接合面
８ フィルム基板
９ 封止樹脂
１０ 突起電極
１１ 配線パターン
１２ 孔
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、フィルム基板に実装されてシリコンにより構成されたインタポーザ基板と、液晶を駆動するためにインタポーザ基板に実装された半導体素子とを備えたＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ Ｆｉｌｍ）に好適な半導体装置に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）に組み込まれるトランジスタの数は年々多くなっており、内部に構成される回路数も多くなっている。液晶パネルは近年高精細化が進み、表示画素が増加する分、駆動回路も増加する。増加した駆動回路を補うためには、液晶パネルに実装される液晶ドラバの数を増加させるか、１つの液晶ドライバに搭載される駆動回路を増加させる必要がある。近年では液晶パネルに実装される液晶ドライバの数が増加しないように後者の液晶ドライバの駆動回路を増加で対応することが多い。
【０００３】
集積回路チップは、チップサイズが小さいほど量産効率がよく、チップの原価は安くなる。そのため、多出力のドライバでは、チップサイズ縮小のためにパッドをファインピッチ化することが必要となる。また、集積回路チップのパッドのファインピッチ化に伴い、ドライバのパッケージであるフィルムのインナーリード（液晶ドライバとフィルムをつなぐ配線）のピッチもファインピッチ化する必要がある。ファインピッチ化を実現可能にする構造として、ＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ Ｆｉｌｍ：ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）とも呼ばれる）が知られている。
【０００４】
図８は、従来の半導体装置９１の構成を示す模式断面図である。半導体装置９１は、フィルム基板９８を備えている。フィルム基板９８は、孔８２を有している。フィルム基板９８の表面には、配線パターン８１が形成されている。
【０００５】
半導体装置９１には、インタポーザ基板９２が設けられている。インタポーザ基板９２のフィルム基板９８側の表面の配線パターン８１に対向する位置には、金によって構成された複数個の突起電極９０が設けられている。インタポーザ基板９２は、突起電極９０及び配線パターン８１を介してフィルム基板９８に実装されている。
【０００６】
インタポーザ基板９２のフィルム基板９８側の表面の孔８２に対向する位置には、金によって構成された複数個の基板突起電極９４が設けられている。
【０００７】
フィルム基板９８の孔８２の中には、半導体素子９３が設けられている。半導体素子９３のインタポーザ基板９２側の表面の各基板突起電極９４に対向する位置には、金によって構成された複数個の素子突起電極９５が設けられている。半導体素子９３は、素子突起電極９５及び基板突起電極９４を介してインタポーザ基板９２に実装されている。半導体素子９３とフィルム基板９８との間、並びに、インタポーザ基板９２とフィルム基板９８及び半導体素子９３との間には、封止樹脂９９が封止されている。
【特許文献１】特開２００４−２０７５６６号公報（平成１６年７月２２日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の構成では、半導体素子９３をインタポーザ基板９２に実装する際に、素子突起電極９５と基板突起電極９４との接合位置ズレが生じ、素子突起電極９５の接合面が、基板突起電極９４の接合面からはみ出して、接合荷重が変動する結果、半導体素子９３とインタポーザ基板９２との接合品質が不安定になるという問題がある。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体素子とインタポーザ基板との接合品質を安定化させることができる半導体装置を実現することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、上記課題を解決するために、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記素子突起電極の素子接合面の面積が、前記基板突起電極の基板接合面の面積よりも大きいことを特徴とする。
【００１１】
また、本発明に係る他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記インタポーザ基板側又は前記半導体素子側から透視した場合に、前記素子突起電極の面積が前記基板突起電極の面積よりも大きいことを特徴とする。
【００１２】
また、本発明に係るさらに他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、一側面視で、前記素子突起電極の素子接合面の長さが、前記基板突起電極の基板接合面の長さよりも長いことを特徴とする。
【００１３】
上記の特徴によれば、基板突起電極と素子突起電極との接合位置にズレが生じても、素子突起電極は、基板突起電極の基板接合面のうちの広い面積の面と接触することができ、接合荷重の変動が抑制されて、接合品質を安定化することができる。
【００１４】
なお、突起電極とは、通常「バンプ」と呼ばれているもので、電極部の表面に形成され、電気的に接続する対象物と接合されるものである。
【００１５】
本発明に係る半導体装置では、前記素子接合面及び前記基板接合面は、長方形状をしており、前記素子接合面及び前記基板接合面のそれぞれの長軸は、互いに平行に配置されており、前記素子接合面の短軸方向の幅が、前記基板接合面の短軸方向の幅よりも広いことが好ましい。
【００１６】
上記構成によれば、基板接合面の短軸方向に沿った接合位置のズレに対して、好適に接合荷重の変動を抑制し、接合品質を安定化することができる。
【００１７】
本発明に係る半導体装置では、前記素子接合面の長軸方向の長さと前記基板接合面の長軸方向の長さとが、互いに等しいことが好ましい。
【００１８】
基板突起電極の長軸方向に沿った側壁が、素子突起電極の素子接合面に食い込んで接合強度が増大するが、上記構成によれば、素子接合面に食い込む基板突起電極の側壁が長くなり、噛み合うように接合するので、接合強度が増大し、接合品質が向上する。
【００１９】
本発明に係る半導体装置では、前記基板接合面の長軸方向の長さは、前記素子接合面の長軸方向の長さよりも長いことが好ましい。
【００２０】
上記構成によれば、基板突起電極の長軸方向に沿った側壁が、素子突起電極の素子接合面に食い込むのみならず、素子突起電極の短軸方向に沿った側壁が、基板突起電極の基板接合面に逆方向に食い込む。このため、基板突起電極と素子突起電極とが、互いに噛み合うように接合して、接合強度がより一層増大し、接合品質がより一層向上する。
【００２１】
本発明に係る半導体装置では、前記インタポーザ基板に垂直な方向から見て、前記素子接合面は、前記基板接合面を囲むように配置されており、前記素子接合面及び前記基板接合面は、長方形状をしており、前記素子接合面及び前記基板接合面のそれぞれの長軸は、互いに平行に配置されており、前記インタポーザ基板に垂直な方向から見て、前記素子接合面の一辺は、前記基板接合面の対応する一辺から５〜１０μｍ離れて配置されていることが好ましい。
【００２２】
上記構成によれば、接合位置のズレがどの方向に５〜１０μｍ生じても、接合荷重の変動を抑制し、接合品質を安定化することができる。
【００２３】
本発明に係る半導体装置では、前記素子突起電極の高さと前記基板突起電極の高さとが、互いに異なっていることが好ましい。
【００２４】
上記構成によれば、素子突起電極または基板突起電極を低くすることができ、高さのバラツキを低減して、接合品質を安定化することができる。
【００２５】
例えばテープキャリアのように曲げ加工し易いように薄くて可撓性が高い素材をパッケージ基材として構成した場合、テープキャリアにインターポーザ基板を接続する際、前記基板突起電極が低いとテープキャリアの配線とインターポーザ基板の端部の間隔が充分に確保できず、テープキャリアの配線がインターポーザ基板の端部に接触して、テープキャリアの配線導体間の短絡が生じることがある。例えば基板突起電極を１５μｍで作製し、基板突起電極とテープキャリアの配線を接続した場合にテープキャリアの配線とインターポーザ基板の端部との間隔は９μｍ程度確保できるため、基板突起電極高さが、１０〜１５μｍであればテープキャリアの配線とインターポーザ基板の端部との間隔が充分に確保でき、配線同士の短絡を避けることができる。また、素子突起電極はそのような心配が無い為、前記基板突起電極の高さよりも低くできる。
【００２６】
そのため本発明に係る半導体装置では、前記素子突起電極の高さが、前記基板突起電極の高さよりも低いことが好ましい。
【００２７】
上記構成によれば、素子突起電極を基板突起電極よりも低くすることができ、素子突起電極の高さのバラツキを低減して、Ａｕ使用量を削減し、接合品質を安定化することができる。
【００２８】
本発明に係る半導体装置では、前記素子突起電極の高さが、５〜８μｍであることが好ましい。
【００２９】
上記構成によれば、素子突起電極を低くすることができ、素子突起電極の高さのバラツキを低減して、Ａｕ使用量を削減してコストを低減するとともに、接合品質を安定化することができる。
【００３０】
本発明に係る半導体装置では、前記基板突起電極の高さが、１０〜１５μｍであることが好ましい。
【００３１】
上記構成によれば、基板突起電極を低くして、Ａｕ使用量削減によるコストダウンを実現し、バンプ高さのバラツキを低減して、接合品質を安定化することができる。
【００３２】
本発明に係る半導体装置では、前記基板突起電極は、前記素子突起電極よりも硬度が高いことが好ましい。
【００３３】
上記構成によれば、硬度が高い基板突起電極が、柔らかい素子突起電極に食い込むので、接合強度が向上する。
【００３４】
本発明に係る他の半導体装置は、上記課題を解決するために、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する端子を有することを特徴とする。
【００３５】
上記特徴により、半導体素子側に突起電極を設けないので、Ａｕ使用量低減によるコストダウンを実現することができる。
【００３６】
本発明に係る半導体装置では、前記端子は、アルミニウムによって構成され、前記基板突起電極は、金によって構成されることが好ましい。
【００３７】
上記構成によれば、ワイヤーボンド等の一般的なＡｌ−Ａｕ接合により、接合品質の安定化を図ることができる。
【００３８】
本発明に係るさらに他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記素子突起電極の高さと前記基板突起電極の高さとが、互いに異なっていることを特徴とする。
【００３９】
上記特徴により、素子突起電極を、基板突起電極よりも低く構成することができ、素子突起電極の高さのバラツキを低減して、Ａｕ使用量を削減し、接合品質を安定化することができる。
【００４０】
本発明に係るさらに他の半導体装置は、実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する素子突起電極を有する半導体装置において、前記素子突起電極の素子接合面及び前記基板突起電極の基板接合面は、長方形状をしており、前記素子接合面及び前記基板接合面のそれぞれの長軸は、互いに平行に配置されており、前記素子接合面の短軸方向の幅が、前記基板接合面の短軸方向の幅よりも広く、前記基板接合面の長軸方向の長さは、前記素子接合面の長軸方向の長さよりも長いことを特徴とする。
【００４１】
上記特徴により、基板突起電極の長軸方向に沿った側壁が、素子突起電極の素子接合面に食い込むのみならず、素子突起電極の短軸方向に沿った側壁が、基板突起電極の基板接合面に逆方向に食い込む。このため、基板突起電極と素子突起電極とが、互いに噛み合うように接合して、接合強度がより一層増大し、接合品質がより一層向上する。
【発明の効果】
【００４２】
本発明に係る半導体装置は、以上のように、基板突起電極と素子突起電極との接合位置にズレが生じても、素子突起電極は、基板突起電極の基板接合面のうちの広い面積の面と接触することができ、接合荷重の変動が抑制されて、接合品質を安定化することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４３】
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。図１は、実施の形態に係る半導体装置１の構成を示す模式断面図である。半導体装置１は、フィルム基板８を備えている。フィルム基板８は、孔１２を有している。フィルム基板８の表面には、配線パターン１１が形成されている。
【００４４】
半導体装置１には、インタポーザ基板２が設けられている。インタポーザ基板２のフィルム基板８側の表面の配線パターン１１に対向する位置には、金によって構成された複数個の突起電極（バンプ）１０が設けられている。インタポーザ基板２は、突起電極１０及び配線パターン１１を介してフィルム基板８に実装されている。
【００４５】
インタポーザ基板２のフィルム基板８側の表面の孔２に対向する位置には、金によって構成された複数個の基板突起電極（バンプ）４が設けられている。
【００４６】
フィルム基板８の孔１２の中には、液晶を駆動するための半導体素子３が設けられている。半導体素子３のインタポーザ基板２側の表面の各基板突起電極４に対向する位置には、金によって構成された複数個の素子突起電極（バンプ）５が設けられている。半導体素子３は、素子突起電極５及び基板突起電極４を介してインタポーザ基板２に実装されている。半導体素子３とフィルム基板８との間、並びに、インタポーザ基板２とフィルム基板８及び半導体素子３との間には、封止樹脂９が封止されている。
【００４７】
図２は、実施の形態に係る基板突起電極４の基板接合面６と素子突起電極５の素子接合面７との寸法関係を示す模式断面図であり、図１に示す断面ＡＡに沿った模式断面図である。基板接合面６は、長方形状をしている。素子接合面７は、基板接合面６よりも大きな長方形状をしており、基板接合面６を囲むように配置されている。素子接合面７及び基板接合面６のそれぞれの長軸は、一致している。素子接合面７の短軸方向の幅Ｗ２は、基板接合面６の短軸方向の幅Ｗ１よりも広い。素子接合面７の長軸方向の長さＬ２は、基板接合面６の長軸方向の長さＬ１よりも長い。基板接合面６の長軸方向に沿った縁辺は、素子接合面７の長軸方向に沿った縁辺から距離Ｄ１だけ離れている。基板接合面６の短軸方向に沿った縁辺は、素子接合面７の短軸方向に沿った縁辺から距離Ｄ２だけ離れている。素子接合面７の長さＬ２は、例えば７５μｍであり、幅Ｗ２は、例えば４５μｍである。基板接合面６の長さＬ１は、例えば６０μｍであり、幅Ｗ１は、例えば３０μｍである。従って、距離Ｄ１及び距離Ｄ２は、７．５μｍである。
【００４８】
基板突起電極４は、素子突起電極５よりも硬度が高くなっている。突起電極の硬度は、アニールの有無によって調整することができる。硬くて細い基板突起電極４が、柔らかくて低い素子突起電極５に食い込むことにより、接合品質を向上させることができる。
【００４９】
また、素子突起電極５の表面粗度と、基板突起電極４の表面粗度とを０．５μｍ以上異ならせてもよい。接触面の凹凸を大きくして接触面積を増大させ、接合強度を大きくして接合品質を増大させることができる。突起電極の表面粗度は、エッチング液に浸す時間等のメッキ条件を変更することによって調整することができる。
【００５０】
また、バンプ潰れ状態を確認するためのバンプを、チップのコーナ部に設けてもよい。赤外線顕微鏡による画像により、バンプが広がっているほど、バンプ同士がぶつかり合って圧縮されていると判断することができ、この判断に基づいて微調整することが可能になるので、接合品質を向上させることができる。
【００５１】
また、基板突起電極４及び素子突起電極５のインタポーザ基板３に垂直な方向から見た形状は、正方形であってもよい。従来のＳＯＦでは、リードとの接合面積を確保するためにバンプを縦長の長方形にする必要があったが、本実施の形態では、バンプはメタル配線と接続すればよく、リードと接合する必要がなくなるため、正方形にして、接合状態を均一にし、接合品質を高めることができる。
【００５２】
このように、基板突起電極４のバンプサイズと、素子突起電極５のバンプサイズとは、互いに異なっており、素子突起電極５のバンプサイズは、基板突起電極４のバンプサイズよりも大きい。このため、バンプ形成位置ズレ、立ち上げ位置ズレ、及び設備能力に起因する接合位置ズレによって生じる接合荷重の変動を抑制することができる。
【００５３】
図３は、実施の形態に係る基板突起電極４と素子突起電極５との寸法関係を示す模式断面図である。基板突起電極４のバンプ高さＨ１は、例えば１５μｍであり、素子突起電極５バンプ高さＨ２は、例えば８μｍである。このように、素子突起電極５のバンプ高さと、基板突起電極４のバンプ高さとは、互いに異なっており、素子突起電極５のバンプ高さは、基板突起電極４のバンプ高さよりも低くなっている。素子突起電極５のバンプ高さＨ２は、例えば５μｍに低くしてもよい。
【００５４】
このように、素子突起電極５のバンプ高さを低くすると、Ａｕの使用量を削減することができ、コストを低減することができる。また、素子突起電極５のバンプ高さを低くすると、素子突起電極５の高さバラツキが低減するので、接合品質が安定する。
【００５５】
基板突起電極４のバンプ高さＨ１は、例えば１０μｍに低くしてもよい。基板突起電極４を低くすると、Ａｕの使用量を削減することができ、コストを低減することができる。また、高さバラツキが低減するので、接合品質が安定する。
【００５６】
以上のように、大きくて低いバンプである素子突起電極５を、細くて高いバンプである基板突起電極４に接合すると、素子突起電極５と基板突起電極４との接合品質が安定する。
【００５７】
サイズの異なる素子突起電極５と基板突起電極４とは、全バンプ中、接合面積で換算して、８０％程度にする。残りの２０％のバンプは、サイズを等しくしている。なお、全てのバンプにおいて、上下バンプサイズが異なるように構成してもよい。
【００５８】
また、半導体素子３の入力端子に接続して設けられる入力バンプ、及び出力端子に接続して設けられる出力バンプ以外に、冗長バンプを設けてもよい。また、入力バンプにおいて、電源系及びＧＮＤ系のバンプを冗長的に複数個設けると、デバイス特性の安定化により高品質化を図ることができる。
【００５９】
また、素子突起電極５を設けず、半導体素子３にアルミニウムによって形成された端子に基板突起電極４を接合するように構成してもよい。ワイヤーボンド等の一般的なＡｌ−Ａｕ接合により、接合品質を安定化することができる。
【００６０】
図４は、実施の形態に係る基板突起電極４の基板接合面６と素子突起電極５の素子接合面７との他の寸法関係を示す模式断面図である。素子接合面７の長軸方向の長さと基板接合面６の長軸方向の長さとは、互いに等しくてもよい。基板突起電極４の長軸方向に沿った側壁が、素子突起電極５の素子接合面７に食い込んで接合強度が増大するが、図４に示すように構成すると、素子接合面７に食い込む基板突起電極４の側壁が、図２に示す構成よりも長くなり、噛み合うように接合するので、接合強度が増大し、接合品質が向上する。
【００６１】
図５は、実施の形態に係る基板突起電極４の基板接合面６と素子突起電極５の素子接合面７とのさらに他の寸法関係を示す模式断面図である。基板接合面６の長軸方向の長さは、素子接合面７の長軸方向の長さよりも長く構成してもよい。このように構成すると、基板突起電極４の長軸方向に沿った側壁が、素子突起電極５の素子接合面７に食い込むのみならず、素子突起電極５の短軸方向に沿った側壁が、基板突起電極４の基板接合面６に逆方向に食い込む。このため、基板突起電極４と素子突起電極５とが、互いに噛み合うように接合して、接合強度がより一層増大し、接合品質がより一層向上する。
【００６２】
図６は、実施の形態に係る基板突起電極４と素子突起電極５との他の寸法関係を示す模式断面図である。基板接合面６と素子接合面７との形状及びサイズとは、同一にしながら、基板突起電極４の高さと、素子突起電極５の高さとを異ならせてもよい。素子突起電極５は基板突起電極４よりも低く、基板突起電極４の高さは、例えば１５μｍであり、素子突起電極５の高さは、例えば８μｍである。素子突起電極５の高さは、例えば５μｍに低くしてもよい。
【００６３】
このように構成すると、素子突起電極５を低く構成するので、Ａｕの使用量を削減してコストを低減することができる。また、素子突起電極５が低くなるので、高さバラツキが低減し、接合品質を安定化することができる。
【００６４】
図７は、実施の形態に係る基板突起電極４と素子突起電極５とのさらに他の寸法関係を示す模式断面図である。基板接合面６と素子接合面７とを同一の形状及びサイズにすると、接合ズレが発生した場合、基板突起電極４の一端が、素子突起電極５の一端からはみ出し、素子突起電極５の他端が、基板突起電極４の他端からはみ出した状態で、圧着接合される。素子突起電極５の一端からはみ出した基板突起電極４の一端と、基板突起電極４の他端からはみ出した素子突起電極５の他端とは、圧着されないことになるが、素子突起電極５の一端からはみ出した基板突起電極４の一端は、半導体素子３のインターポーザ基板２側の表面に接触せず、また、基板突起電極４の他端からはみ出した素子突起電極５の他端は、インターポーザ基板２の半導体素子３側の表面に接触しないように構成されている。このため、バンプがチップの表面に接触することによる品質低下を回避することができる。
【００６５】
なお、上述した実施形態では、図２，４，５からも明らかなように、インタポーザ基板２側又は半導体素子３側から透視した場合に、素子突起電極４の面積が基板突起電極５の面積よりも大きくなっている。また、例えば図１に示すような半導体装置を側面から見た側面視において、図２の図面上下方向と図面左右方向とのいずれでも、素子突起電極５の素子接合面の長さ（Ｌ１，Ｌ２）が、基板突起電極４の基板接合面の長さ（Ｗ１，Ｗ２）よりも長くなっている。そして、同様に側面視において、図４，５の図面左右方向では、素子突起電極５の素子接合面の長さが、基板突起電極４の基板接合面の長さよりも長くなっている。
【００６６】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えば、上記実施形態では、いずれも突起電極の平面形状が四角形のものを示したが、楕円形状や丸形状のものでも良い。
【産業上の利用可能性】
【００６７】
本発明は、フィルム基板に実装されてシリコンにより構成されたインタポーザ基板と、液晶を駆動するためにインタポーザ基板に実装された半導体素子とを備えたハイブリッドＳＯＦに適用することができる。
【図面の簡単な説明】
【００６８】
【図１】実施の形態に係る半導体装置の構成を示す模式断面図である。
【図２】実施の形態に係る基板突起電極の基板接合面と素子突起電極の素子接合面との寸法関係を示す模式断面図である。
【図３】実施の形態に係る基板突起電極と素子突起電極との寸法関係を示す模式断面図である。
【図４】実施の形態に係る基板突起電極の基板接合面と素子突起電極の素子接合面との他の寸法関係を示す模式断面図である。
【図５】実施の形態に係る基板突起電極の基板接合面と素子突起電極の素子接合面とのさらに他の寸法関係を示す模式断面図である。
【図６】実施の形態に係る基板突起電極と素子突起電極との他の寸法関係を示す模式断面図である。
【図７】実施の形態に係る基板突起電極と素子突起電極とのさらに他の寸法関係を示す模式断面図である。
【図８】従来の半導体装置の構成を示す模式断面図である。
【符号の説明】
【００６９】
１ 半導体装置
２ インターポーザ基板
３ 半導体素子
４ 基板突起電極
５ 素子突起電極
６ 基板接合面
７ 素子接合面
８ フィルム基板
９ 封止樹脂
１０ 突起電極
１１ 配線パターン
１２ 孔
【特許請求の範囲】
【請求項１】
実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する端子を有することを特徴とする半導体装置。
【請求項２】
前記端子は、アルミニウムによって構成され、
前記基板突起電極は、金によって構成される請求項１記載の半導体装置。
【請求項１】
実装基板に実装されて半導体により構成されたインタポーザ基板と、前記インタポーザ基板に実装された半導体素子とを備え、前記インタポーザ基板は、前記半導体素子側に形成された基板突起電極を有し、前記半導体素子は、前記基板突起電極と接合する端子を有することを特徴とする半導体装置。
【請求項２】
前記端子は、アルミニウムによって構成され、
前記基板突起電極は、金によって構成される請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−１８２２８３（Ｐ２００８−１８２２８３Ａ）
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願番号】特願２００８−１１０７４２（Ｐ２００８−１１０７４２）
【出願日】平成２０年４月２１日（２００８．４．２１）
【分割の表示】特願２００６−３３９０４８（Ｐ２００６−３３９０４８）の分割
【原出願日】平成１８年１２月１５日（２００６．１２．１５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願日】平成２０年４月２１日（２００８．４．２１）
【分割の表示】特願２００６−３３９０４８（Ｐ２００６−３３９０４８）の分割
【原出願日】平成１８年１２月１５日（２００６．１２．１５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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