半導体装置
【課題】
実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、半導体チップを内部に封止しており、第１主面と前記第１主面と対向する第２主面とを有するユニットパッケージを含む半導体装置において、前記ユニットパッケージ内に、前記第１主面側に設けられた第１部分、前記第２主面から露出した円弧部を含む第２部分が設けられた電極を有するリードフレームを備え、前記電極は、前記半導体チップの電極と電気的に接続される。
実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、半導体チップを内部に封止しており、第１主面と前記第１主面と対向する第２主面とを有するユニットパッケージを含む半導体装置において、前記ユニットパッケージ内に、前記第１主面側に設けられた第１部分、前記第２主面から露出した円弧部を含む第２部分が設けられた電極を有するリードフレームを備え、前記電極は、前記半導体チップの電極と電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体チップを内部に有しており、第１の主面と対向する第２の主面とを有している樹脂封止型電子部品装置において、前記第１の主面と前記第２の主面にはそれぞれ複数の外部接続端子が配置されたものが知られている。例えば、複数の外部接続端子が端子上部と端子中間部と端子下部とを一体に形成し、かつ少なくとも端子上部で一方の主面に露出し、端子中間部が一方の主面に対して傾斜し、端子上部と端子下部が端子中間部の両端で屈曲して一方の主面と実質的に平行をなす電子部品装置である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置によれば、半導体チップを内部に封止しており、第１主面と前記第１主面と対向する第２主面とを有するユニットパッケージを含む半導体装置において、前記ユニットパッケージ内に、前記第１主面側に設けられた第１部分、前記第２主面から露出した円弧部を含む第２部分が設けられた電極を有するリードフレームを備え、前記電極は、前記半導体チップの電極と電気的に接続されることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構成を示す図。
【図２】図２（ａ）は、第１実施形態の半導体装置内のユニットパッケージの構成を示す図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘを示す図である。
【図３】図３（ａ）は第１実施形態の部分３５を示す側面図であり、図３（ｂ）は、第１実施形態の部分３５を示す上面図である。
【図４】第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図５】第１実施形態のメモリセルの閾値分布を示す図。
【図６】図６（ａ）は第１実施形態のリードフレームを示す上面図であり、図６（ｂ）は第１実施形態のリードフレームを示す下面図である。
【図７】図７（ａ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す上面図であり、図７（ｂ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す下面図である。
【図８】第１実施形態の半導体装置の製造方法を示す図。
【図９】図９（ａ）は連結された複数のユニットパッケージを示す上面図であり、図９（ｂ）は図９（ａ）の連結された複数のユニットパッケージを示す下面図である。
【図１０】変形例１の部分３５を示す上面図。
【図１１】変形例２のユニットパッケージを示す図。
【図１２】変形例３において、半導体チップ３２ａ〜３２ｈの電極とボンディング部分３１ｄに印加する電圧との対応関係を示す図。
【図１３】変形例３において、各半導体チップ３２のＣＡＤＤ０，ＣＡＤＤ１に印加する電圧を示す対応表。
【図１４】変形例４において、リードフレームに半導体チップ載置した状態を示す側面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
［半導体装置の構成］
第１の実施形態に係る半導体装置について、図１を用いて説明する。
【０００９】
図１に示すように、例えばＢＧＡ型の半導体装置１００は、ガラエポ基板１０と、半田ボール２０と、複数のユニットパッケージと３０ａ〜３０ｄとを有する。図１に示すように、例えば、この複数のユニットパッケージ３０ａ〜３０ｄは、ガラエポ基板１０上に垂直方向に積層される。
【００１０】
＜ガラエポ基板＞
ガラエポ基板１０は表面に、複数の電極（図示略）を有する。この電極は、ユニットパッケージ３０ａの電極と電気的に接続する。ガラエポ基板１０内部に、ガラエポ基板１０の電極と半田ボール２０とを電気的に接続する配線を有する。
【００１１】
＜ユニットパッケージ＞
本実施形態のユニットパッケージ３０ａ〜３０ｄの構成及び接続関係について、図１及び図２を用いて説明する。図２（ａ）は、図１の例えばユニットパッケージ３０ａのみを示す断面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ断面を示す断面図である。
【００１２】
図１及び図２に示すように、ユニットパッケージ３０ａ〜３０ｄは、リードフレーム３１（配線３１ａ、電極の第１部分３１ｂ、電極の第２部分３１ｃ、ボンディング部分３１ｄ）、複数の半導体チップ３２ａ〜３２ｈ（説明の便宜上、半導体チップを一般的に示す場合には、半導体チップ３２と記載する）と、ボンディングワイヤ３３と、モールド樹脂３４を備える。
【００１３】
図１に示すように、リードフレーム３１は、配線３１ａと、電極の第１部分（Ｐ１）３１ｂと、電極の第２部分（Ｐ２）３１ｃと、ボンディング部分３１ｄとを有する。
【００１４】
配線３１ａは、例えば複数の半導体チップ３２の下方に配置される。電極の第１部分３１ｂは、配線３１ａの一方の端に接続される。電極の第２部分（Ｐ２）３１ｃは、第１部分３１ｂと共通に配線３１ａの一方の端に接続される。他方、ボンディング部分３１ｄは、配線３１ａの他方の端に接続される。
【００１５】
配線３１ａは、第１部分３１ｂ、第２部分３１ｃ、ボンディング部分３１ｄとともに一体的な構成となる。また、配線３１ａは、図２（ａ）におけるＸ方向に延在しており、図２（ｂ）に示すようにＹ方向に所望のピッチで離間される。また、この配線３１ａ、ボンディング部分３１ｄは、ユニットパッケージ３０ａ〜３０ｄの第１主面から所望の距離上方に形成される。配線３１ａ、ボンディング部分３１ｄの第２主面側の面とリードフレーム３１ｂの第２主面側の面は面一に形成される。
【００１６】
第１部分３１ｂとボンディング部分３１ｄは、図１のＹ方向に列をなす。例えば、図２では、ボンディング３１ｄに対して奥行き方向（Ｙ方向正の向き）に第１部分３１ｂが配置される。なお、図２では、図示を明瞭にするために、ボンディング３１ｄ直下のモールド樹脂を省略した。
【００１７】
配線３１ａ、ボンディング部分３１ｄとユニットパッケージ３０ａ〜３０ｄの第１主面との間にモールド樹脂が形成される（図２（ａ）における第１樹脂保持部３６）。モールド樹脂を形成する前にリードフレーム３１をモールド金型（詳細は後述）に載置すると、空間が形成される。モールド樹脂を形成する工程で、この空間にモールド樹脂が流入されて、樹脂保持部３６となる。
【００１８】
第１部分３１ｂは、ユニットパッケージ３０ａ〜３０ｄそれぞれの第１主面側に形成されて、外部に露出する。
【００１９】
また、第２部分３１ｃ、第２主面から露出する円弧部を有し、Ｚ方向及びＸ方向に延在する。すなわち、第２部分３１ｃは、ユニットパッケージ３０ａ〜３０ｄの第１主面側から第２主面側に延びる際にＸ方向にも延びており、第１部分３１ｂ又はボンディング部分３１ｄに対して傾斜をもって形成される。この傾斜と、第１部分３１ｂ又はボンディング部分３１ｄのなす角を４５度以下とすることが好ましい。第１部分３１ｂ又はボンディング部分３１ｄと第２部分３１ｃのなす角が４５度以下であることで、モールド樹脂を形成する工程で第２部分３１ｃとモールド金型とが接触したとき、第２部分３１ｃの円弧部がモールド金型の接触面を滑って、第２部分３１ｃの曲げ高さバラツキ、モールド金型面の停止位置バラツキを低減しやすい。なお、これに限定されることなく、第２部分３１ｃの傾斜は、なだらかに第２主面側に延びればいかなる形態でもよい。
【００２０】
上述したとおり、第２部分３１ｃは、ユニットパッケージ３０ａ〜３０ｄそれぞれの第２主面から露出した円弧部を有する。
【００２１】
図２（ａ）における第２部分３１ｃと第１部分３１ｂを含む部分３５について、図３を用いて具体的な構成を説明する。図３（ｂ）は、図３（ａ）の側面図と対応して示した部分３５を上から眺めたときの上面図である。
【００２２】
図３（ｂ）に示すように、第１部分３１ｂと第２部分３１ｃは、Ｙ方向に交互に配置される。この第１部分３１ｂと第２部分３１ｃは、配線３１ａの一方の端と接続される。なお、ボンディング部３１ｄは、第１部分３１ｂ、第２部分３１ｃとは異なる部分に配置される。
【００２３】
ボンディング部分３１ｄは、図１に示すように、複数の半導体チップ３２の電極とワイヤを介して接続される。ボンディング部３１ｄは、配線３１ａを介して第１部分３１ｂに接続される。その結果、半田ボール２０まで半導体チップ３２の各電極は電気的に接続される。
【００２４】
ユニットパッケージ３０ａの第２部分３１ｃは、ユニットパッケージ３０ｂの第１部分３１ｂと接続される。同様に、ユニットパッケージ３０ｂ、３０ｃそれぞれの第２部分３１ｃは、ユニットパッケージ３０ｃ、３０ｄそれぞれの第１部分３１ｂと接続される。なお、図１に示すように、ユニットパッケージ３０ｄには、電極のうち第２部分はない。
【００２５】
図１では省略したが、ユニットパッケージ３０ａ〜３０ｄそれぞれは、第１部分と同形の第３部分と、第２部分と同形の第４部分とを含む電極も備える。第３部分と第４部分を含む電極は、配線３１ａに接続されていない点で、第１部分と第２部分とを含む電極とは異なる。
【００２６】
ユニットパッケージ３０ａ〜３０ｄ内の半導体チップ３２を複数のグループに区分けして、それぞれのグループごとに独立して動作させる場合には、あるグループのチップイネーブル信号（ＣＥ）、レディー／ビジー信号（Ｒ／Ｂ）等は、他のグループのチップイネーブル信号（ＣＥ）、レディー／ビジー信号（Ｒ／Ｂ）等と異なる。グループ毎に異なる信号を入力するため、別々の半田ボール２０に接続する必要がある。
【００２７】
例えばユニットパッケージ３０ｃにおける第３部分と第４部分を含む電極は、このユニットパッケージ３０ｃよりも上層のユニットパッケージ３０ｄのチップイネーブル信号（ＣＥ）、レディー／ビジー信号（Ｒ／Ｂ）を、ユニットパッケージ３０ｃよりも下層のユニットパッケージ３０ｂに中継する機能を有する。
【００２８】
例えばユニットパッケージ３０ｄの チップイネーブル信号（ＣＥ）は、ある半田ボール２０から入力される。チップイネーブル信号（ＣＥ）は、ガラエポ基板１０を介して、この半田ボール２０に電気的に接続されたユニットパッケージ３０ａの第４部分と第３部分を含む電極、この電極に電気的に接続されたユニットパッケージ３０ｂの第４部分と第３部分を含む電極、この電極に電気的に接続されたユニットパッケージ３０ｃの第４部分と第３部分を含む電極、ユニットパッケージ３０ｄの第１部分３１ｂを含む電極を経由してユニットパッケージ３０ｄに入力される。
【００２９】
＜＜半導体チップ＞＞
次に、本実施形態の半導体チップ３２について、ＮＡＮＤ型フラッシュメモリを例として図４のブロック図を用いて説明する。
【００３０】
図４に示すようにＮＡＮＤ型フラッシュメモリ３２は、メモリセルアレイ１０００、ロウデータ２０００、ドライバ回路３０００、電圧発生回路４０００、データ入出力回路５０００、制御部６０００、ソース線ドライバ回路７０００、センスアンプ８０００を有する。
【００３１】
４−１．メモリセルアレイ１０００の構成例について
メモリセルアレイ１０００は、複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１００１を備えている。ＮＡＮＤストリング１００１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００３２】
メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルトランジスタＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００３３】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００３４】
またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００３５】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００３６】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。
【００３７】
４−２．メモリセルトランジスタＭＴの閾値分布について
図５を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図５は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。
【００３８】
図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（２-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。
【００３９】
メモリセルトランジスタＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルトランジスタＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。
【００４０】
４−３．ロウデコーダ２０００について
図４に戻ってロウデコーダ２０００について説明する。ロウデコーダ２０００は、ブロックデコーダ２００４、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２００１乃至２００３を備える。ブロックデコーダ２００４は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６０００から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ２００４からブロック選択信号が転送トランジスタ２００１乃至２００３に転送される。これにより、転送トランジスタ２００１乃至２００３はオン状態となる。これにより、ブロックデコーダ２００４から与えられるブロック選択信号に基づいて、ロウデコーダ２０００はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
【００４１】
４−４．ドライバ回路３０００について
ドライバ回路３０００は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３００１、３００２、及びワード線ＷＬ毎に設けられたワード線ドライバ３００３を備える。本実施形態では、ワード線ドライバ３００３、セレクトゲート線ドライバ３００１、３００２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００４２】
セレクトゲート線ドライバ３００１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
【００４３】
また、セレクトゲート線ドライバ３００１と同様にセレクトゲート線ドライバ３００２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００４４】
４−４．電圧発生回路４０００について
電圧発生回路４０００は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３０００に供給する。
【００４５】
４−５．データ入出力回路５０００について
データ入出力回路５０００は、図示せぬ電極を介して、ＮＡＮＤ型フラッシュメモリ３２外部の例えばホストから供給されたアドレス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６０００に出力する。また、データ入出力回路５０００は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８０００に出力する。
【００４６】
また、メモリセルアレイ１０００から読み出されたデータをＮＡＮＤ型フラッシュメモリ３２外部に出力する際、データ入出力回路５０００は、制御部６０００の制御に基づき、センスアンプ８０００によって増幅されたデータを、データ線Ｄｌｉｎｅを介して受け取った後、電極を介してＮＡＮＤ型フラッシュメモリ３２外部に出力する。
【００４７】
４−６．制御部６０００について
制御部６０００は、ＮＡＮＤ型フラッシュメモリ３２全体の動作を制御する。すなわち、データ入出力回路５０００を介して、ＮＡＮＤ型フラッシュメモリ３２外部から与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６０００はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。
【００４８】
制御部６０００は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２０００に出力する。また、制御部６０００はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信号とは、センスアンプ８０００のカラム方向を選択する信号である。
【００４９】
また、制御部６０００には、ＮＡＮＤ型フラッシュメモリ３２外部に接続されたメモリコントローラから供給された制御信号が与えられる。制御部６０００は供給された制御信号により、電極を介してＮＡＮＤ型フラッシュメモリ３２外部からデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを区別する。
【００５０】
４−７．センスアンプ８０００について
センスアンプ８０００は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ２０００により選択されたＮＡＮＤストリング１１によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８０００でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。
【００５１】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００５２】
４−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６０００から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ８０００に出力する。このカラム選択信号に基づいて、センスアンプ８０００内の所望のラッチ回路を選択する。
【００５３】
＜＜モールド樹脂＞＞
モールド樹脂３４は、例えばエポキシ樹脂を硬化させたものである。モールド樹脂はエポキシ樹脂により構成されているため、例えば、ヒドロキシル基、アルデヒド基、メチル基といった官能基が含まれる。
【００５４】
［半導体装置の製造方法］
次に、本実施形態の半導体装置の製造方法について、図６乃至図１０を用いて説明する。図６（ａ）は第１実施形態のリードフレームを示す上面図であり、図６（ｂ）は第１実施形態のリードフレームを示すは下面図である。
【００５５】
（１）まず、図６に示すようなリードフレーム３１を用意する。図６（ａ）では、４個のユニットパッケージ３０を形成する場合を例として図示した。なお、ユニットパッケージ３０を４個形成する場合に限定されず、例えば８個、１６個、３２個同時に形成してもよい。
【００５６】
図６（ａ）に示すように、このリードフレーム３１は、複数の半導体チップ３２が載置される領域３７ａ、領域３７ａの外側で、ユニットパッケージ３０に用いられる領域３７ｂ、領域３７ｂの外側の領域３７ｃを有する。
【００５７】
図６に示すように、例えば、配線３１ａは領域３７ａに配置する。また、ユニットパッケージ３０の電極（第１部分３１ｂ、第２部分３１ｃ）、ボンディング部分３１ｄは領域３７ｂに配置する。
【００５８】
さらに、図６（ｂ）に示すように、このリードフレーム３１の裏面には、領域３７ｃにモールド樹脂の充填後に樹脂溜り４１となる空間を有する。この空間は、図６（ｂ）の斜線部分で示した。この樹脂溜り４１に該当する部分は、モールド樹脂を形成する前にリードフレーム３１を載置すると、空間となる。モールド樹脂を形成する工程で、この空間にモールド樹脂が充填すると、樹脂溜り４１となる。
【００５９】
樹脂溜り４１となる空間は、流路４２を介して樹脂保持部３６と接続する。すなわち、モールド樹脂を形成する前にリードフレーム３１を載置すると、樹脂保持部３６、樹脂溜り４１、及び流路４２となる空間が、一体的に形成される。モールド樹脂を形成するときには、樹脂保持部３６となる空間に充填されたモールド樹脂は、樹脂保持部３６となる空間がモールド樹脂で溢れたとき、流路４２に流れ込む。その結果として、最終的にモールド樹脂は、樹脂溜り４１となる空間に流入される。
【００６０】
この樹脂溜り４１は、領域３７ｃに形成されており、ユニットパッケージ３０となる部分ではない。モールド樹脂を形成する工程で、樹脂保持部３６に集まったモールド金型内の空気は、モールド樹脂とともに、流路４２を介して樹脂溜り４１へと排出できる。その結果、ユニットパッケージ３０の構成となる樹脂保持部３６には、空気が入り込まず、形状の歪みなどが形成されない。したがって、本実施形態のユニットパッケージ３０の信頼性を向上できる。
【００６１】
リードフレーム３１の形状の形成方法について、簡単に説明する。
【００６２】
一般的に、リードフレームはプレス加工またはエッチング加工で製造されるが、図６の様に、他のリードよりも薄く加工した３１ａ部、３１ｄ部を持つリードフレーム３１は、プレス加工では製造できず、エッチング加工で製造される。
【００６３】
リードフレーム素材の第２主面側には、リード３１ａ、３１ｂ、３１ｃ、３１ｄのパターンを転写したフォトレジストが形成される。
【００６４】
他方、第１主面側には、リード３１ｂ、３１ｃ のパターンのみが転写される。
【００６５】
他のリードよりも薄い３１ａ、３１ｄについては、第１主面側にはリードパターンは転写されず、
３１ａ、３１ｄ のエリア全体がフォトレジストの大きな開口となる。
【００６６】
リードパターンが、本実施例ほど細かくなければ、他のリードよりも薄い リード３１ａ、３１ｄを含め、リードパターン全て ３１ａ、３１ｂ、３１ｃ、３１ｄ を、１回のエッチング加工で形成する事が可能である。
【００６７】
しかし、本実施例の場合は、３１ａ、３１ｄエリアの第１主面側全体を薄くエッチングする間に、リード３１ａ、３１ｄが細くなってしまうので、エッチング加工を２回に分けて行う。
【００６８】
まず、第２主面側に保護シートを貼り付け、第１主面側の ３１ａ、３１ｄ の開口エリア全体と、３１ｂ、３１ｃを素材厚さの１／４程度エッチング加工する。その後、保護シートを剥がし、第１主面側、第２主面側の両面からエッチング加工する。フォトレジストを剥がして本実施例用リードフレーム３１が完成する。
【００６９】
（２）次に、図７に示すように、所望の形状をしたリードフレーム３１の配線３１ａ上に複数の半導体チップ３２を載置する。なお、図７（ａ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す上面図であり、図７（ｂ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す下面図である。
【００７０】
例えば図７（ａ）に示すように、半導体チップ３２ａ〜３２ｈそれぞれの電極が露出するように、接着剤を介して、複数の半導体チップ３２ａ〜３２ｈをずらして積層する。
【００７１】
複数の半導体チップ３２ａ〜３２ｈを積層したのちに、半導体チップ３２ａ〜３２ｈそれぞれの電極をリードフレーム３１のうち対応するボンディング部分３１ｄに接続する。
【００７２】
（３）そして、図８に示すように、複数の半導体チップ３２ａ〜３２ｈが載置されたリードフレーム３１をモールド金型５１〜５３にセットする。なお、図８は、第１実施形態の半導体装置の製造方法を示す図である。なお、図８では、圧縮モールド用金型を例として説明する。これに限定されず、例えばトランスファーモールド用金型を用いてもよい。
【００７３】
モールド金型５１は固定されており、モールド金型５２、５３が移動することでモールド樹脂を形成する。複数の半導体チップ３２ａ〜３２ｈが載置されたリードフレーム３１をバッキューム孔５４で吸着される。
【００７４】
モールド金型５２、５３がモールド金型５１と十分離れた状態（図８では、モールド金型５２，５３が下降した状態）で、モールド樹脂を投入する。そののち、モールド金型５２，５３がモールド金型５１に向かって上昇し、モールド金型５１、５３とでリードフレーム３１をクランプする。モールド金型５３は、リードフレーム３１に到達すると停止する。そののち、モールド金型５２はさらに上昇し、モールド樹脂がモールド金型５１〜５３で囲まれた空間で充満したときモールド金型５２は停止する。
【００７５】
このモールド金型５２が停止するとき、モールド金型５２の内表面に第２部分３１ｃが接触するように、第２部分３１ｃの高さは制御されている。すなわち、モールド金型５２が停止する位置にばらつきがあっても、第２部分３１ｃがモールド金型５２の内表面に接触するような高さに第２部分３１ｃを設定する。
【００７６】
したがって、モールド金型５２が停止するとき、モールド金型５２の内表面に第２部分３１ｃは接触する。
【００７７】
そして、モールドキュアを施し、モールド樹脂を硬化する。そののち、モールド金型５２，５３を下降して、バッキューム孔５４の吸着を停止することでユニットパッケージ３０を取り出す。
【００７８】
（４）したがって、図９に示すように、連結された複数のユニットパッケージが形成される。連結された複数のユニットパッケージの第１主面には、電極Ｐ１が露出して形成されており、図９（ｂ）に示すように、第２主面には、電極Ｐ２が形成される。
【００７９】
この連結された複数のユニットパッケージに対して、ダイシング工程を施し、個々のユニットパッケージ３０ａ〜３０ｄに分離する。
【００８０】
（５）ガラエポ基板１０上にユニットパッケージ３０ａ〜３０ｄを積層する。また、ガラエポ基板１０の下（ユニットパッケージ３０ａ〜３０ｄを積層する面と対向する面）に半田ボール２０を形成する。
【００８１】
［第１実施形態の効果］
以上より、実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供できる。以下、具体的に説明する。
【００８２】
本実施形態の半導体装置を、複数の外部接続端子が端子上部と端子中間部と端子下部とを一体に形成し、かつ少なくとも端子上部で一方の主面に露出し、端子中間部が一方の主面に対して傾斜し、端子上部と端子下部が端子中間部の両端で屈曲して一方の主面と実質的に平行をなす電子部品装置（比較例）と比較する。
【００８３】
比較例の電子部品装置では、端子上部は主面と実質的に平行に形成する。本実施形態の図８に示すような樹脂をモールドする工程では、一方のモールド金型５２，５３が他方のモールド金型５１に近づく距離は製造ばらつきを有する。特にモールド金型５２は、モールド金型内に投入されたモールド樹脂量によって停止位置が変わるので、製造バラツキが大きくなる。
【００８４】
また、第２部分の高さや曲げの程度についても同様に製造ばらつきを有する。そのため、このモールドする工程を比較例１の電子部品装置の製造工程に行う際、これらの製造ばらつきによって、近づいてきたモールド金型５２が端子上部と接触しないまま止まり、端子上部もモールド樹脂で覆われる場合や、電子部品装置における端子下部から端子上部までの距離よりもモールド金型５２と端子下部までの距離が小さくなるまでモールド金型を近づけたとき、端子上部が樹脂の表面に対して傾く場合がある。その結果、端子上部のほとんどが露出されず、製造ばらつきに対して、安定的に電極を露出できない。
【００８５】
しかしながら、本実施形態では、モールド金型５２と第２部分３１ｃの接触する部分が円弧部であるため、モールド金型５２と第２部分３１ｃが接触すると、第２部分３１ｃは図２のＸ方向にすべる。Ｘ方向にすべる量によって、第２部分の、ユニットパッケージに対する露出位置は相違するが、露出するのは常に円弧部であるため、露出面積は、ほとんど変わらない。第２部分を確実に露出できる。その結果、第２部分３１ｃを安定的に露出することができる。
【００８６】
なお、円弧部の露出位置バラツキを考慮して、円弧部と半田接合される第１部分３１ｂを、あらかじめ長方形にしてあるので第２部分の露出位置ズレは。パッケージ積層に影響しない。
【００８７】
したがって、本実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供できる。
【００８８】
また、モールド金型へのモールド樹脂投入量を少なめに調整、モールド金型５２の停止位置を上げれば、第２部分３１ｃとモールド金型５２、離型フィルム５５との当りが強くなる。第２部分３１ｃは、より離型フィルム５５に食い込む様になる。 離型フィルム５５に食い込み量を大きくする事により、第２部分３１ｃの露出高さ、露出面積を増やす事ができる。したがって、比較例１では、電子部品装置における端子下部から端子上部までの距離と等しくなるようにモールド金型５２と端子下部までの距離を制御しなければならないが、本実施形態では、そこまで制御する必要はない。その結果、モールド工程の制御性も向上できる。
【００８９】
さらに、本実施形態では、第１樹脂保持部３６、第２樹脂保持部４１、流路４２が形成されている。その結果、モールド樹脂を形成する工程で、複数の半導体チップ３２を覆ったのちに、モールド樹脂を第１樹脂保持部３６に当たる空間に充填される。本実施形態では、モールド金型５１〜５３のキャビティ内の空気が、第１樹脂保持部３６に当たる空間に集まったとしても、樹脂溜り４１、流路４２が形成されているため、空気を十分に逃がすことができる。したがって、ユニットパッケージ３０ａ〜３０ｄの裏面が凹むなどの外観不良を防止できる。
【００９０】
（変形例１）
次に、変形例１の半導体装置について、図１０の上面図を用いて説明する。本変形例１では、図１０に示すように、隣接するユニットパッケージ３０ごとに部分３５の配置を変更する点で第１実施形態と相違し、その他は第１実施形態と同様である。
【００９１】
図１０に示すように、例えばユニットパッケージ３０ａ及び３０ｃの部分３５の配置では、左から第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂと順に並んでいる。他方、例えばユニットパッケージ３０ｂの部分３５の配置では、左から第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃと順に並んでいる。ユニットパッケージ３０ｄの第２主面側に、３１ｃを露出させる必要は無いので、３０ｄについては、３０ｂと同様、左から第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃと順に並べ、３１ｃの曲げ加工のみを行わないか、３１ｂのみが、３０ｂと同じ位置に配置される。
【００９２】
その結果、ユニットパッケージ３０ａとユニットパッケージ３０ｂを積層すると、ユニットパッケージ３０ａの第２部分３１ｃはユニットパッケージ３０ｂの第１部分３１ｂと接続される。また、ユニットパッケージ３０ｂの第２部分３１ｃはユニットパッケージ３０ｃの第１部分３１ｂと接続される。ユニットパッケージ３０ｃ、３０ｄ も同様に接続される。
【００９３】
したがって、例えば、全てのユニットパッケージ３０ａ〜３０ｄにおける部分３５の配置を同一として、ユニットパッケージ３０ａ〜３０ｄを積層すると、例えばユニットパッケージ３０ｂは、ユニットパッケージ３０ａに対して第１部分３１ｂと第２部分３１ｃの間隔分オフセットする必要がある。同様に、ユニットパッケージ３０ｃ、３０ｄそれぞれは、ユニットパッケージ３０ｂ、３０ｃに対して第１部分３１ｂと第２部分３１ｃの間隔分オフセットする必要がある。そのため、ユニットパッケージの積層数だけオフセットすることなり、半導体装置の面積は増大する。
【００９４】
しかし、変形例１のユニットパッケージ３０ａ〜３０ｄでは、隣接するユニットパッケージ３０ａ〜３０ｄの部分３５の配置が対称であるため、ユニットパッケージ３０ａから３０ｄを第１部分３１ｂと第２部分３１ｃの間隔分オフセットすることなく、直上に形成できる。その結果、半導体装置の面積の増大を防止できる。
【００９５】
なお、変形例１であっても、第１実施形態の効果は同様に奏する。
【００９６】
（変形例２）
次に、変形例２の半導体装置について、図１１を用いて説明する。本変形例２は、第１実施形態の例えば樹脂保持部３６に支持体（支持部）６０を形成した点が異なり、その他は第１実施形態と同様である。
【００９７】
図１１に示すように、支持体６０は、例えば配線３１ａの下に設ける。この支持体６０は配線３１ａと一体的に形成される。この支持体６０は、リードフレーム３１の裏面にフォトレジストを塗布して光リソグラフィー技術により所望のパターンを形成するときに、支持体６０を含めたパターンで形成すればよい。
【００９８】
支持体６０を配線３１ａと同工程で形成しない場合と比較して、工程を削減できるだけでなく、支持体６０の高さなど製造ばらつきを低減できる。
【００９９】
第１実施形態では、図８のモールド樹脂を形成する工程で、モールド金型５２をモールド金型５１に近づけると、モールド樹脂から複数の半導体チップ３２に圧力がかかる（図８の矢印方向に圧力がかかる）。このため、樹脂保持部３６がその圧力により狭くなったり、寸断されたり場合がある。
【０１００】
しかしながら、変形例２では、支持体６０が形成されているため、樹脂保持部３６がその圧力により狭くなったり、寸断されたり可能性を低減できる。
【０１０１】
その結果、モールド樹脂を十分に充填でき、ユニットパッケージ３０ａ〜３０ｄ内にボイドが残ることを防止できる。
【０１０２】
なお、変形例２であっても、第１実施形態の効果は同様に奏する。変形例１と変形例２を組み合わせてもよい。
【０１０３】
（変形例３）
次に、変形例３の半導体装置について、図１２を用いて説明する。本変形例３は、第１実施形態のユニットパッケージ３０ａ〜３０ｄ内の複数の半導体チップ３２ａ〜３２ｈをグルーピングして用いる場合を示す。
【０１０４】
ユニットパッケージ３０ａ〜３０ｄそれぞれに、８個の半導体チップ３２ａ〜３２ｈを有する例を、図１２を用いて説明する。なお、図１２は、半導体チップ３２ａ〜３２ｈの電極とボンディング部分３１ｄに印加する電圧との対応関係を示す図である。
【０１０５】
説明の便宜上、ボンディング部分３１ｄを図１２に示すように、３１ｄ（１）〜３１ｄ（１１）を用いて説明する。
【０１０６】
図１２に示すように、半導体チップ３２ａ，３２ｂ，３２ｅ，３２ｆの電極ＣＡＤＤ１は、ボンディング部分３１ｄ（１）に共通接続される。また、半導体チップ３２ａ，３２ｃ，３２ｅ，３２ｇの電極ＣＡＤＤ０は、ボンディング部分３１ｄ（２）に共通接続される。半導体チップ３２ａ〜３２ｈの電極ＶＣＣ、電極ＲＥそれぞれは、全半導体チップ３２ａ〜３２ｈで共通で、ボンディング部分３１ｄ（２）、３１ｄ（７）に接続される。
【０１０７】
半導体チップ３２ａ〜３２ｈの電極ＲＢ、ＣＥそれぞれは、半導体チップＧ１（３２ａ，３２ｂ）、Ｇ２（３２ｃ，３２ｄ）、Ｇ３（３２ｅ，３２ｆ）、Ｇ４（３２ｇ，３２ｈ）ごとに共通して、ボンディング部分３１ｄに接続する。
【０１０８】
具体的には、半導体チップＧ１の電極ＲＢは、ボンディング部３１（６）に共通に接続される。 半導体チップＧ２の電極ＲＢは、ボンディング部３１（５）に共通に接続される。 半導体チップＧ３の電極ＲＢ、ボンディング部３１（４）に共通に接続される。半導体チップＧ４の電極ＲＢ、は、ボンディング部３１（３）に共通に接続される。また、半導体チップＧ１の電極ＣＥは、ボンディング部３１（８）に共通に接続される。半導体チップＧ２の電極ＣＥは、ボンディング部３１（９）に共通に接続される。半導体チップＧ３の電極ＣＥ、ボンディング部３１（１０）に共通に接続される。半導体チップＧ４の電極ＣＥ、は、ボンディング部３１（１１）に共通に接続される。
【０１０９】
例えば、２つの半導体チップ３２ごとに分けてグルーピングする場合（図１２のＣａｓｅ１）では、ボンディング部３１ｄ（１）には、Ｖｓｓ（ＮＣ；接続されていない）が供給されて、ボンディング部３１ｄ（２には、ＶＣＣが供給される。その結果、ボンディング部３１ｄ（１）に接続された電極ＣＡＤＤ１には、Ｖｓｓ（ＮＣ）が供給されて、ボンディング部３１ｄ（２）に接続された電極ＣＡＤＤ０には、ＶＣＣが供給される。その結果、各半導体チップ３２において、電極ＣＡＤＤ０がＶｓｓ、ＶＣＣのいずれかであるかでグループ内半導体チップを識別できる（図１３参照）。
【０１１０】
４つの半導体チップ３２ごとに分けてグルーピングする場合（図１２のＣａｓｅ２）では、ボンディング部３１ｄ（１）には、ＶＣＣが供給されて、ボンディング部３１ｄ（２にも、ＶＣＣが供給される。その結果、ボンディング部３１ｄ（１）に接続された電極ＣＡＤＤ１には、ＶＣＣが供給されて、ボンディング部３１ｄ（２）に接続された電極ＣＡＤＤ０にも、ＶＣＣが供給される。その結果、各半導体チップ３２において、電極ＣＡＤＤ１及び電極ＣＡＤＤ０がＶｓｓ、ＶＣＣのいずれかであるかでグループ内半導体チップを識別できる（図１３参照）。
【０１１１】
アドレスが、データ入出力回路５０００を介して制御部６０００に入力される。このアドレスとグループ内の半導体チップ３２とを対応づけて、ユニットパッケージ３０ａ〜３０ｄ内の半導体チップ３２を選択する。
【０１１２】
あるグループの半導体チップ３２において、データの読み出し動作または書き込み動作をしている間に、他のグループの半導体チップ３２に対して、データの読み出し動作や書き込み動作の準備が出来る。その結果、グループ数が多ければ多いほど、読み出し動作や書き込み動作を高速化できる。グループ数が少なければ少ないほど、制御部６０００は制御性が向上する。
【０１１３】
使用者などの要求に応じてグループ数を適宜変更できるため、本変形例３の半導体装置は、使用者、製造者の利便性が向上する。
【０１１４】
なお、変形例３であっても、第１実施形態の効果は同様に奏する。変形例１乃至変形例３を組み合わせてもよい。
【０１１５】
（変形例４）
次に、変形例４の半導体装置について、図１４を用いて説明する。第１実施形態、変形例１乃至変形例３に対して、リードフレーム３１をプレス加工で形成する点で相違する。その他の構成は、第１実施形態と同様である。
【０１１６】
樹脂保持部３６となる空間を形成するため、リードフレーム３１の一部を主面側に押し出した形状となる。図１４に示すように、支持体６０もプレス加工を行うことで、リードフレーム３１と一体的に形成する。
【０１１７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１１８】
１０…ガラエポ基板
２０…半田ボール
３０ａ〜３０ｄ…ユニットパッケージ
３１ａ…配線
３１ｂ…第１部分
３１ｃ…第２部分
３２ ３２ａ〜３２ｈ…半導体チップ
３３…ボンディングワイヤ
３４…モールド樹脂
３６…樹脂保持部
４１…樹脂溜り
４２…流路
１００…半導体装置
１０００…メモリセルアレイ
２０００…ロウデコーダ
３０００…ドライバ回路
４０００…電圧発生回路
５０００…データ入出力回路
６０００…制御部
７０００…ソース線ドライバ回路
８０００…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体チップを内部に有しており、第１の主面と対向する第２の主面とを有している樹脂封止型電子部品装置において、前記第１の主面と前記第２の主面にはそれぞれ複数の外部接続端子が配置されたものが知られている。例えば、複数の外部接続端子が端子上部と端子中間部と端子下部とを一体に形成し、かつ少なくとも端子上部で一方の主面に露出し、端子中間部が一方の主面に対して傾斜し、端子上部と端子下部が端子中間部の両端で屈曲して一方の主面と実質的に平行をなす電子部品装置である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置によれば、半導体チップを内部に封止しており、第１主面と前記第１主面と対向する第２主面とを有するユニットパッケージを含む半導体装置において、前記ユニットパッケージ内に、前記第１主面側に設けられた第１部分、前記第２主面から露出した円弧部を含む第２部分が設けられた電極を有するリードフレームを備え、前記電極は、前記半導体チップの電極と電気的に接続されることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構成を示す図。
【図２】図２（ａ）は、第１実施形態の半導体装置内のユニットパッケージの構成を示す図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘを示す図である。
【図３】図３（ａ）は第１実施形態の部分３５を示す側面図であり、図３（ｂ）は、第１実施形態の部分３５を示す上面図である。
【図４】第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図５】第１実施形態のメモリセルの閾値分布を示す図。
【図６】図６（ａ）は第１実施形態のリードフレームを示す上面図であり、図６（ｂ）は第１実施形態のリードフレームを示す下面図である。
【図７】図７（ａ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す上面図であり、図７（ｂ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す下面図である。
【図８】第１実施形態の半導体装置の製造方法を示す図。
【図９】図９（ａ）は連結された複数のユニットパッケージを示す上面図であり、図９（ｂ）は図９（ａ）の連結された複数のユニットパッケージを示す下面図である。
【図１０】変形例１の部分３５を示す上面図。
【図１１】変形例２のユニットパッケージを示す図。
【図１２】変形例３において、半導体チップ３２ａ〜３２ｈの電極とボンディング部分３１ｄに印加する電圧との対応関係を示す図。
【図１３】変形例３において、各半導体チップ３２のＣＡＤＤ０，ＣＡＤＤ１に印加する電圧を示す対応表。
【図１４】変形例４において、リードフレームに半導体チップ載置した状態を示す側面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
［半導体装置の構成］
第１の実施形態に係る半導体装置について、図１を用いて説明する。
【０００９】
図１に示すように、例えばＢＧＡ型の半導体装置１００は、ガラエポ基板１０と、半田ボール２０と、複数のユニットパッケージと３０ａ〜３０ｄとを有する。図１に示すように、例えば、この複数のユニットパッケージ３０ａ〜３０ｄは、ガラエポ基板１０上に垂直方向に積層される。
【００１０】
＜ガラエポ基板＞
ガラエポ基板１０は表面に、複数の電極（図示略）を有する。この電極は、ユニットパッケージ３０ａの電極と電気的に接続する。ガラエポ基板１０内部に、ガラエポ基板１０の電極と半田ボール２０とを電気的に接続する配線を有する。
【００１１】
＜ユニットパッケージ＞
本実施形態のユニットパッケージ３０ａ〜３０ｄの構成及び接続関係について、図１及び図２を用いて説明する。図２（ａ）は、図１の例えばユニットパッケージ３０ａのみを示す断面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ断面を示す断面図である。
【００１２】
図１及び図２に示すように、ユニットパッケージ３０ａ〜３０ｄは、リードフレーム３１（配線３１ａ、電極の第１部分３１ｂ、電極の第２部分３１ｃ、ボンディング部分３１ｄ）、複数の半導体チップ３２ａ〜３２ｈ（説明の便宜上、半導体チップを一般的に示す場合には、半導体チップ３２と記載する）と、ボンディングワイヤ３３と、モールド樹脂３４を備える。
【００１３】
図１に示すように、リードフレーム３１は、配線３１ａと、電極の第１部分（Ｐ１）３１ｂと、電極の第２部分（Ｐ２）３１ｃと、ボンディング部分３１ｄとを有する。
【００１４】
配線３１ａは、例えば複数の半導体チップ３２の下方に配置される。電極の第１部分３１ｂは、配線３１ａの一方の端に接続される。電極の第２部分（Ｐ２）３１ｃは、第１部分３１ｂと共通に配線３１ａの一方の端に接続される。他方、ボンディング部分３１ｄは、配線３１ａの他方の端に接続される。
【００１５】
配線３１ａは、第１部分３１ｂ、第２部分３１ｃ、ボンディング部分３１ｄとともに一体的な構成となる。また、配線３１ａは、図２（ａ）におけるＸ方向に延在しており、図２（ｂ）に示すようにＹ方向に所望のピッチで離間される。また、この配線３１ａ、ボンディング部分３１ｄは、ユニットパッケージ３０ａ〜３０ｄの第１主面から所望の距離上方に形成される。配線３１ａ、ボンディング部分３１ｄの第２主面側の面とリードフレーム３１ｂの第２主面側の面は面一に形成される。
【００１６】
第１部分３１ｂとボンディング部分３１ｄは、図１のＹ方向に列をなす。例えば、図２では、ボンディング３１ｄに対して奥行き方向（Ｙ方向正の向き）に第１部分３１ｂが配置される。なお、図２では、図示を明瞭にするために、ボンディング３１ｄ直下のモールド樹脂を省略した。
【００１７】
配線３１ａ、ボンディング部分３１ｄとユニットパッケージ３０ａ〜３０ｄの第１主面との間にモールド樹脂が形成される（図２（ａ）における第１樹脂保持部３６）。モールド樹脂を形成する前にリードフレーム３１をモールド金型（詳細は後述）に載置すると、空間が形成される。モールド樹脂を形成する工程で、この空間にモールド樹脂が流入されて、樹脂保持部３６となる。
【００１８】
第１部分３１ｂは、ユニットパッケージ３０ａ〜３０ｄそれぞれの第１主面側に形成されて、外部に露出する。
【００１９】
また、第２部分３１ｃ、第２主面から露出する円弧部を有し、Ｚ方向及びＸ方向に延在する。すなわち、第２部分３１ｃは、ユニットパッケージ３０ａ〜３０ｄの第１主面側から第２主面側に延びる際にＸ方向にも延びており、第１部分３１ｂ又はボンディング部分３１ｄに対して傾斜をもって形成される。この傾斜と、第１部分３１ｂ又はボンディング部分３１ｄのなす角を４５度以下とすることが好ましい。第１部分３１ｂ又はボンディング部分３１ｄと第２部分３１ｃのなす角が４５度以下であることで、モールド樹脂を形成する工程で第２部分３１ｃとモールド金型とが接触したとき、第２部分３１ｃの円弧部がモールド金型の接触面を滑って、第２部分３１ｃの曲げ高さバラツキ、モールド金型面の停止位置バラツキを低減しやすい。なお、これに限定されることなく、第２部分３１ｃの傾斜は、なだらかに第２主面側に延びればいかなる形態でもよい。
【００２０】
上述したとおり、第２部分３１ｃは、ユニットパッケージ３０ａ〜３０ｄそれぞれの第２主面から露出した円弧部を有する。
【００２１】
図２（ａ）における第２部分３１ｃと第１部分３１ｂを含む部分３５について、図３を用いて具体的な構成を説明する。図３（ｂ）は、図３（ａ）の側面図と対応して示した部分３５を上から眺めたときの上面図である。
【００２２】
図３（ｂ）に示すように、第１部分３１ｂと第２部分３１ｃは、Ｙ方向に交互に配置される。この第１部分３１ｂと第２部分３１ｃは、配線３１ａの一方の端と接続される。なお、ボンディング部３１ｄは、第１部分３１ｂ、第２部分３１ｃとは異なる部分に配置される。
【００２３】
ボンディング部分３１ｄは、図１に示すように、複数の半導体チップ３２の電極とワイヤを介して接続される。ボンディング部３１ｄは、配線３１ａを介して第１部分３１ｂに接続される。その結果、半田ボール２０まで半導体チップ３２の各電極は電気的に接続される。
【００２４】
ユニットパッケージ３０ａの第２部分３１ｃは、ユニットパッケージ３０ｂの第１部分３１ｂと接続される。同様に、ユニットパッケージ３０ｂ、３０ｃそれぞれの第２部分３１ｃは、ユニットパッケージ３０ｃ、３０ｄそれぞれの第１部分３１ｂと接続される。なお、図１に示すように、ユニットパッケージ３０ｄには、電極のうち第２部分はない。
【００２５】
図１では省略したが、ユニットパッケージ３０ａ〜３０ｄそれぞれは、第１部分と同形の第３部分と、第２部分と同形の第４部分とを含む電極も備える。第３部分と第４部分を含む電極は、配線３１ａに接続されていない点で、第１部分と第２部分とを含む電極とは異なる。
【００２６】
ユニットパッケージ３０ａ〜３０ｄ内の半導体チップ３２を複数のグループに区分けして、それぞれのグループごとに独立して動作させる場合には、あるグループのチップイネーブル信号（ＣＥ）、レディー／ビジー信号（Ｒ／Ｂ）等は、他のグループのチップイネーブル信号（ＣＥ）、レディー／ビジー信号（Ｒ／Ｂ）等と異なる。グループ毎に異なる信号を入力するため、別々の半田ボール２０に接続する必要がある。
【００２７】
例えばユニットパッケージ３０ｃにおける第３部分と第４部分を含む電極は、このユニットパッケージ３０ｃよりも上層のユニットパッケージ３０ｄのチップイネーブル信号（ＣＥ）、レディー／ビジー信号（Ｒ／Ｂ）を、ユニットパッケージ３０ｃよりも下層のユニットパッケージ３０ｂに中継する機能を有する。
【００２８】
例えばユニットパッケージ３０ｄの チップイネーブル信号（ＣＥ）は、ある半田ボール２０から入力される。チップイネーブル信号（ＣＥ）は、ガラエポ基板１０を介して、この半田ボール２０に電気的に接続されたユニットパッケージ３０ａの第４部分と第３部分を含む電極、この電極に電気的に接続されたユニットパッケージ３０ｂの第４部分と第３部分を含む電極、この電極に電気的に接続されたユニットパッケージ３０ｃの第４部分と第３部分を含む電極、ユニットパッケージ３０ｄの第１部分３１ｂを含む電極を経由してユニットパッケージ３０ｄに入力される。
【００２９】
＜＜半導体チップ＞＞
次に、本実施形態の半導体チップ３２について、ＮＡＮＤ型フラッシュメモリを例として図４のブロック図を用いて説明する。
【００３０】
図４に示すようにＮＡＮＤ型フラッシュメモリ３２は、メモリセルアレイ１０００、ロウデータ２０００、ドライバ回路３０００、電圧発生回路４０００、データ入出力回路５０００、制御部６０００、ソース線ドライバ回路７０００、センスアンプ８０００を有する。
【００３１】
４−１．メモリセルアレイ１０００の構成例について
メモリセルアレイ１０００は、複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１００１を備えている。ＮＡＮＤストリング１００１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００３２】
メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルトランジスタＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００３３】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００３４】
またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００３５】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００３６】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。
【００３７】
４−２．メモリセルトランジスタＭＴの閾値分布について
図５を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図５は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。
【００３８】
図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（２-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。
【００３９】
メモリセルトランジスタＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルトランジスタＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。
【００４０】
４−３．ロウデコーダ２０００について
図４に戻ってロウデコーダ２０００について説明する。ロウデコーダ２０００は、ブロックデコーダ２００４、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２００１乃至２００３を備える。ブロックデコーダ２００４は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６０００から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ２００４からブロック選択信号が転送トランジスタ２００１乃至２００３に転送される。これにより、転送トランジスタ２００１乃至２００３はオン状態となる。これにより、ブロックデコーダ２００４から与えられるブロック選択信号に基づいて、ロウデコーダ２０００はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
【００４１】
４−４．ドライバ回路３０００について
ドライバ回路３０００は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３００１、３００２、及びワード線ＷＬ毎に設けられたワード線ドライバ３００３を備える。本実施形態では、ワード線ドライバ３００３、セレクトゲート線ドライバ３００１、３００２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００４２】
セレクトゲート線ドライバ３００１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
【００４３】
また、セレクトゲート線ドライバ３００１と同様にセレクトゲート線ドライバ３００２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００４４】
４−４．電圧発生回路４０００について
電圧発生回路４０００は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３０００に供給する。
【００４５】
４−５．データ入出力回路５０００について
データ入出力回路５０００は、図示せぬ電極を介して、ＮＡＮＤ型フラッシュメモリ３２外部の例えばホストから供給されたアドレス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６０００に出力する。また、データ入出力回路５０００は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８０００に出力する。
【００４６】
また、メモリセルアレイ１０００から読み出されたデータをＮＡＮＤ型フラッシュメモリ３２外部に出力する際、データ入出力回路５０００は、制御部６０００の制御に基づき、センスアンプ８０００によって増幅されたデータを、データ線Ｄｌｉｎｅを介して受け取った後、電極を介してＮＡＮＤ型フラッシュメモリ３２外部に出力する。
【００４７】
４−６．制御部６０００について
制御部６０００は、ＮＡＮＤ型フラッシュメモリ３２全体の動作を制御する。すなわち、データ入出力回路５０００を介して、ＮＡＮＤ型フラッシュメモリ３２外部から与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６０００はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。
【００４８】
制御部６０００は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２０００に出力する。また、制御部６０００はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信号とは、センスアンプ８０００のカラム方向を選択する信号である。
【００４９】
また、制御部６０００には、ＮＡＮＤ型フラッシュメモリ３２外部に接続されたメモリコントローラから供給された制御信号が与えられる。制御部６０００は供給された制御信号により、電極を介してＮＡＮＤ型フラッシュメモリ３２外部からデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを区別する。
【００５０】
４−７．センスアンプ８０００について
センスアンプ８０００は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ２０００により選択されたＮＡＮＤストリング１１によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８０００でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。
【００５１】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００５２】
４−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６０００から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ８０００に出力する。このカラム選択信号に基づいて、センスアンプ８０００内の所望のラッチ回路を選択する。
【００５３】
＜＜モールド樹脂＞＞
モールド樹脂３４は、例えばエポキシ樹脂を硬化させたものである。モールド樹脂はエポキシ樹脂により構成されているため、例えば、ヒドロキシル基、アルデヒド基、メチル基といった官能基が含まれる。
【００５４】
［半導体装置の製造方法］
次に、本実施形態の半導体装置の製造方法について、図６乃至図１０を用いて説明する。図６（ａ）は第１実施形態のリードフレームを示す上面図であり、図６（ｂ）は第１実施形態のリードフレームを示すは下面図である。
【００５５】
（１）まず、図６に示すようなリードフレーム３１を用意する。図６（ａ）では、４個のユニットパッケージ３０を形成する場合を例として図示した。なお、ユニットパッケージ３０を４個形成する場合に限定されず、例えば８個、１６個、３２個同時に形成してもよい。
【００５６】
図６（ａ）に示すように、このリードフレーム３１は、複数の半導体チップ３２が載置される領域３７ａ、領域３７ａの外側で、ユニットパッケージ３０に用いられる領域３７ｂ、領域３７ｂの外側の領域３７ｃを有する。
【００５７】
図６に示すように、例えば、配線３１ａは領域３７ａに配置する。また、ユニットパッケージ３０の電極（第１部分３１ｂ、第２部分３１ｃ）、ボンディング部分３１ｄは領域３７ｂに配置する。
【００５８】
さらに、図６（ｂ）に示すように、このリードフレーム３１の裏面には、領域３７ｃにモールド樹脂の充填後に樹脂溜り４１となる空間を有する。この空間は、図６（ｂ）の斜線部分で示した。この樹脂溜り４１に該当する部分は、モールド樹脂を形成する前にリードフレーム３１を載置すると、空間となる。モールド樹脂を形成する工程で、この空間にモールド樹脂が充填すると、樹脂溜り４１となる。
【００５９】
樹脂溜り４１となる空間は、流路４２を介して樹脂保持部３６と接続する。すなわち、モールド樹脂を形成する前にリードフレーム３１を載置すると、樹脂保持部３６、樹脂溜り４１、及び流路４２となる空間が、一体的に形成される。モールド樹脂を形成するときには、樹脂保持部３６となる空間に充填されたモールド樹脂は、樹脂保持部３６となる空間がモールド樹脂で溢れたとき、流路４２に流れ込む。その結果として、最終的にモールド樹脂は、樹脂溜り４１となる空間に流入される。
【００６０】
この樹脂溜り４１は、領域３７ｃに形成されており、ユニットパッケージ３０となる部分ではない。モールド樹脂を形成する工程で、樹脂保持部３６に集まったモールド金型内の空気は、モールド樹脂とともに、流路４２を介して樹脂溜り４１へと排出できる。その結果、ユニットパッケージ３０の構成となる樹脂保持部３６には、空気が入り込まず、形状の歪みなどが形成されない。したがって、本実施形態のユニットパッケージ３０の信頼性を向上できる。
【００６１】
リードフレーム３１の形状の形成方法について、簡単に説明する。
【００６２】
一般的に、リードフレームはプレス加工またはエッチング加工で製造されるが、図６の様に、他のリードよりも薄く加工した３１ａ部、３１ｄ部を持つリードフレーム３１は、プレス加工では製造できず、エッチング加工で製造される。
【００６３】
リードフレーム素材の第２主面側には、リード３１ａ、３１ｂ、３１ｃ、３１ｄのパターンを転写したフォトレジストが形成される。
【００６４】
他方、第１主面側には、リード３１ｂ、３１ｃ のパターンのみが転写される。
【００６５】
他のリードよりも薄い３１ａ、３１ｄについては、第１主面側にはリードパターンは転写されず、
３１ａ、３１ｄ のエリア全体がフォトレジストの大きな開口となる。
【００６６】
リードパターンが、本実施例ほど細かくなければ、他のリードよりも薄い リード３１ａ、３１ｄを含め、リードパターン全て ３１ａ、３１ｂ、３１ｃ、３１ｄ を、１回のエッチング加工で形成する事が可能である。
【００６７】
しかし、本実施例の場合は、３１ａ、３１ｄエリアの第１主面側全体を薄くエッチングする間に、リード３１ａ、３１ｄが細くなってしまうので、エッチング加工を２回に分けて行う。
【００６８】
まず、第２主面側に保護シートを貼り付け、第１主面側の ３１ａ、３１ｄ の開口エリア全体と、３１ｂ、３１ｃを素材厚さの１／４程度エッチング加工する。その後、保護シートを剥がし、第１主面側、第２主面側の両面からエッチング加工する。フォトレジストを剥がして本実施例用リードフレーム３１が完成する。
【００６９】
（２）次に、図７に示すように、所望の形状をしたリードフレーム３１の配線３１ａ上に複数の半導体チップ３２を載置する。なお、図７（ａ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す上面図であり、図７（ｂ）は第１実施形態のリードフレームに半導体チップ載置した状態を示す下面図である。
【００７０】
例えば図７（ａ）に示すように、半導体チップ３２ａ〜３２ｈそれぞれの電極が露出するように、接着剤を介して、複数の半導体チップ３２ａ〜３２ｈをずらして積層する。
【００７１】
複数の半導体チップ３２ａ〜３２ｈを積層したのちに、半導体チップ３２ａ〜３２ｈそれぞれの電極をリードフレーム３１のうち対応するボンディング部分３１ｄに接続する。
【００７２】
（３）そして、図８に示すように、複数の半導体チップ３２ａ〜３２ｈが載置されたリードフレーム３１をモールド金型５１〜５３にセットする。なお、図８は、第１実施形態の半導体装置の製造方法を示す図である。なお、図８では、圧縮モールド用金型を例として説明する。これに限定されず、例えばトランスファーモールド用金型を用いてもよい。
【００７３】
モールド金型５１は固定されており、モールド金型５２、５３が移動することでモールド樹脂を形成する。複数の半導体チップ３２ａ〜３２ｈが載置されたリードフレーム３１をバッキューム孔５４で吸着される。
【００７４】
モールド金型５２、５３がモールド金型５１と十分離れた状態（図８では、モールド金型５２，５３が下降した状態）で、モールド樹脂を投入する。そののち、モールド金型５２，５３がモールド金型５１に向かって上昇し、モールド金型５１、５３とでリードフレーム３１をクランプする。モールド金型５３は、リードフレーム３１に到達すると停止する。そののち、モールド金型５２はさらに上昇し、モールド樹脂がモールド金型５１〜５３で囲まれた空間で充満したときモールド金型５２は停止する。
【００７５】
このモールド金型５２が停止するとき、モールド金型５２の内表面に第２部分３１ｃが接触するように、第２部分３１ｃの高さは制御されている。すなわち、モールド金型５２が停止する位置にばらつきがあっても、第２部分３１ｃがモールド金型５２の内表面に接触するような高さに第２部分３１ｃを設定する。
【００７６】
したがって、モールド金型５２が停止するとき、モールド金型５２の内表面に第２部分３１ｃは接触する。
【００７７】
そして、モールドキュアを施し、モールド樹脂を硬化する。そののち、モールド金型５２，５３を下降して、バッキューム孔５４の吸着を停止することでユニットパッケージ３０を取り出す。
【００７８】
（４）したがって、図９に示すように、連結された複数のユニットパッケージが形成される。連結された複数のユニットパッケージの第１主面には、電極Ｐ１が露出して形成されており、図９（ｂ）に示すように、第２主面には、電極Ｐ２が形成される。
【００７９】
この連結された複数のユニットパッケージに対して、ダイシング工程を施し、個々のユニットパッケージ３０ａ〜３０ｄに分離する。
【００８０】
（５）ガラエポ基板１０上にユニットパッケージ３０ａ〜３０ｄを積層する。また、ガラエポ基板１０の下（ユニットパッケージ３０ａ〜３０ｄを積層する面と対向する面）に半田ボール２０を形成する。
【００８１】
［第１実施形態の効果］
以上より、実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供できる。以下、具体的に説明する。
【００８２】
本実施形態の半導体装置を、複数の外部接続端子が端子上部と端子中間部と端子下部とを一体に形成し、かつ少なくとも端子上部で一方の主面に露出し、端子中間部が一方の主面に対して傾斜し、端子上部と端子下部が端子中間部の両端で屈曲して一方の主面と実質的に平行をなす電子部品装置（比較例）と比較する。
【００８３】
比較例の電子部品装置では、端子上部は主面と実質的に平行に形成する。本実施形態の図８に示すような樹脂をモールドする工程では、一方のモールド金型５２，５３が他方のモールド金型５１に近づく距離は製造ばらつきを有する。特にモールド金型５２は、モールド金型内に投入されたモールド樹脂量によって停止位置が変わるので、製造バラツキが大きくなる。
【００８４】
また、第２部分の高さや曲げの程度についても同様に製造ばらつきを有する。そのため、このモールドする工程を比較例１の電子部品装置の製造工程に行う際、これらの製造ばらつきによって、近づいてきたモールド金型５２が端子上部と接触しないまま止まり、端子上部もモールド樹脂で覆われる場合や、電子部品装置における端子下部から端子上部までの距離よりもモールド金型５２と端子下部までの距離が小さくなるまでモールド金型を近づけたとき、端子上部が樹脂の表面に対して傾く場合がある。その結果、端子上部のほとんどが露出されず、製造ばらつきに対して、安定的に電極を露出できない。
【００８５】
しかしながら、本実施形態では、モールド金型５２と第２部分３１ｃの接触する部分が円弧部であるため、モールド金型５２と第２部分３１ｃが接触すると、第２部分３１ｃは図２のＸ方向にすべる。Ｘ方向にすべる量によって、第２部分の、ユニットパッケージに対する露出位置は相違するが、露出するのは常に円弧部であるため、露出面積は、ほとんど変わらない。第２部分を確実に露出できる。その結果、第２部分３１ｃを安定的に露出することができる。
【００８６】
なお、円弧部の露出位置バラツキを考慮して、円弧部と半田接合される第１部分３１ｂを、あらかじめ長方形にしてあるので第２部分の露出位置ズレは。パッケージ積層に影響しない。
【００８７】
したがって、本実施形態は、製造ばらつきが生じても、電極を安定的に露出できる半導体装置を提供できる。
【００８８】
また、モールド金型へのモールド樹脂投入量を少なめに調整、モールド金型５２の停止位置を上げれば、第２部分３１ｃとモールド金型５２、離型フィルム５５との当りが強くなる。第２部分３１ｃは、より離型フィルム５５に食い込む様になる。 離型フィルム５５に食い込み量を大きくする事により、第２部分３１ｃの露出高さ、露出面積を増やす事ができる。したがって、比較例１では、電子部品装置における端子下部から端子上部までの距離と等しくなるようにモールド金型５２と端子下部までの距離を制御しなければならないが、本実施形態では、そこまで制御する必要はない。その結果、モールド工程の制御性も向上できる。
【００８９】
さらに、本実施形態では、第１樹脂保持部３６、第２樹脂保持部４１、流路４２が形成されている。その結果、モールド樹脂を形成する工程で、複数の半導体チップ３２を覆ったのちに、モールド樹脂を第１樹脂保持部３６に当たる空間に充填される。本実施形態では、モールド金型５１〜５３のキャビティ内の空気が、第１樹脂保持部３６に当たる空間に集まったとしても、樹脂溜り４１、流路４２が形成されているため、空気を十分に逃がすことができる。したがって、ユニットパッケージ３０ａ〜３０ｄの裏面が凹むなどの外観不良を防止できる。
【００９０】
（変形例１）
次に、変形例１の半導体装置について、図１０の上面図を用いて説明する。本変形例１では、図１０に示すように、隣接するユニットパッケージ３０ごとに部分３５の配置を変更する点で第１実施形態と相違し、その他は第１実施形態と同様である。
【００９１】
図１０に示すように、例えばユニットパッケージ３０ａ及び３０ｃの部分３５の配置では、左から第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂと順に並んでいる。他方、例えばユニットパッケージ３０ｂの部分３５の配置では、左から第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃと順に並んでいる。ユニットパッケージ３０ｄの第２主面側に、３１ｃを露出させる必要は無いので、３０ｄについては、３０ｂと同様、左から第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃ、第１部分３１ｂ、第２部分３１ｃと順に並べ、３１ｃの曲げ加工のみを行わないか、３１ｂのみが、３０ｂと同じ位置に配置される。
【００９２】
その結果、ユニットパッケージ３０ａとユニットパッケージ３０ｂを積層すると、ユニットパッケージ３０ａの第２部分３１ｃはユニットパッケージ３０ｂの第１部分３１ｂと接続される。また、ユニットパッケージ３０ｂの第２部分３１ｃはユニットパッケージ３０ｃの第１部分３１ｂと接続される。ユニットパッケージ３０ｃ、３０ｄ も同様に接続される。
【００９３】
したがって、例えば、全てのユニットパッケージ３０ａ〜３０ｄにおける部分３５の配置を同一として、ユニットパッケージ３０ａ〜３０ｄを積層すると、例えばユニットパッケージ３０ｂは、ユニットパッケージ３０ａに対して第１部分３１ｂと第２部分３１ｃの間隔分オフセットする必要がある。同様に、ユニットパッケージ３０ｃ、３０ｄそれぞれは、ユニットパッケージ３０ｂ、３０ｃに対して第１部分３１ｂと第２部分３１ｃの間隔分オフセットする必要がある。そのため、ユニットパッケージの積層数だけオフセットすることなり、半導体装置の面積は増大する。
【００９４】
しかし、変形例１のユニットパッケージ３０ａ〜３０ｄでは、隣接するユニットパッケージ３０ａ〜３０ｄの部分３５の配置が対称であるため、ユニットパッケージ３０ａから３０ｄを第１部分３１ｂと第２部分３１ｃの間隔分オフセットすることなく、直上に形成できる。その結果、半導体装置の面積の増大を防止できる。
【００９５】
なお、変形例１であっても、第１実施形態の効果は同様に奏する。
【００９６】
（変形例２）
次に、変形例２の半導体装置について、図１１を用いて説明する。本変形例２は、第１実施形態の例えば樹脂保持部３６に支持体（支持部）６０を形成した点が異なり、その他は第１実施形態と同様である。
【００９７】
図１１に示すように、支持体６０は、例えば配線３１ａの下に設ける。この支持体６０は配線３１ａと一体的に形成される。この支持体６０は、リードフレーム３１の裏面にフォトレジストを塗布して光リソグラフィー技術により所望のパターンを形成するときに、支持体６０を含めたパターンで形成すればよい。
【００９８】
支持体６０を配線３１ａと同工程で形成しない場合と比較して、工程を削減できるだけでなく、支持体６０の高さなど製造ばらつきを低減できる。
【００９９】
第１実施形態では、図８のモールド樹脂を形成する工程で、モールド金型５２をモールド金型５１に近づけると、モールド樹脂から複数の半導体チップ３２に圧力がかかる（図８の矢印方向に圧力がかかる）。このため、樹脂保持部３６がその圧力により狭くなったり、寸断されたり場合がある。
【０１００】
しかしながら、変形例２では、支持体６０が形成されているため、樹脂保持部３６がその圧力により狭くなったり、寸断されたり可能性を低減できる。
【０１０１】
その結果、モールド樹脂を十分に充填でき、ユニットパッケージ３０ａ〜３０ｄ内にボイドが残ることを防止できる。
【０１０２】
なお、変形例２であっても、第１実施形態の効果は同様に奏する。変形例１と変形例２を組み合わせてもよい。
【０１０３】
（変形例３）
次に、変形例３の半導体装置について、図１２を用いて説明する。本変形例３は、第１実施形態のユニットパッケージ３０ａ〜３０ｄ内の複数の半導体チップ３２ａ〜３２ｈをグルーピングして用いる場合を示す。
【０１０４】
ユニットパッケージ３０ａ〜３０ｄそれぞれに、８個の半導体チップ３２ａ〜３２ｈを有する例を、図１２を用いて説明する。なお、図１２は、半導体チップ３２ａ〜３２ｈの電極とボンディング部分３１ｄに印加する電圧との対応関係を示す図である。
【０１０５】
説明の便宜上、ボンディング部分３１ｄを図１２に示すように、３１ｄ（１）〜３１ｄ（１１）を用いて説明する。
【０１０６】
図１２に示すように、半導体チップ３２ａ，３２ｂ，３２ｅ，３２ｆの電極ＣＡＤＤ１は、ボンディング部分３１ｄ（１）に共通接続される。また、半導体チップ３２ａ，３２ｃ，３２ｅ，３２ｇの電極ＣＡＤＤ０は、ボンディング部分３１ｄ（２）に共通接続される。半導体チップ３２ａ〜３２ｈの電極ＶＣＣ、電極ＲＥそれぞれは、全半導体チップ３２ａ〜３２ｈで共通で、ボンディング部分３１ｄ（２）、３１ｄ（７）に接続される。
【０１０７】
半導体チップ３２ａ〜３２ｈの電極ＲＢ、ＣＥそれぞれは、半導体チップＧ１（３２ａ，３２ｂ）、Ｇ２（３２ｃ，３２ｄ）、Ｇ３（３２ｅ，３２ｆ）、Ｇ４（３２ｇ，３２ｈ）ごとに共通して、ボンディング部分３１ｄに接続する。
【０１０８】
具体的には、半導体チップＧ１の電極ＲＢは、ボンディング部３１（６）に共通に接続される。 半導体チップＧ２の電極ＲＢは、ボンディング部３１（５）に共通に接続される。 半導体チップＧ３の電極ＲＢ、ボンディング部３１（４）に共通に接続される。半導体チップＧ４の電極ＲＢ、は、ボンディング部３１（３）に共通に接続される。また、半導体チップＧ１の電極ＣＥは、ボンディング部３１（８）に共通に接続される。半導体チップＧ２の電極ＣＥは、ボンディング部３１（９）に共通に接続される。半導体チップＧ３の電極ＣＥ、ボンディング部３１（１０）に共通に接続される。半導体チップＧ４の電極ＣＥ、は、ボンディング部３１（１１）に共通に接続される。
【０１０９】
例えば、２つの半導体チップ３２ごとに分けてグルーピングする場合（図１２のＣａｓｅ１）では、ボンディング部３１ｄ（１）には、Ｖｓｓ（ＮＣ；接続されていない）が供給されて、ボンディング部３１ｄ（２には、ＶＣＣが供給される。その結果、ボンディング部３１ｄ（１）に接続された電極ＣＡＤＤ１には、Ｖｓｓ（ＮＣ）が供給されて、ボンディング部３１ｄ（２）に接続された電極ＣＡＤＤ０には、ＶＣＣが供給される。その結果、各半導体チップ３２において、電極ＣＡＤＤ０がＶｓｓ、ＶＣＣのいずれかであるかでグループ内半導体チップを識別できる（図１３参照）。
【０１１０】
４つの半導体チップ３２ごとに分けてグルーピングする場合（図１２のＣａｓｅ２）では、ボンディング部３１ｄ（１）には、ＶＣＣが供給されて、ボンディング部３１ｄ（２にも、ＶＣＣが供給される。その結果、ボンディング部３１ｄ（１）に接続された電極ＣＡＤＤ１には、ＶＣＣが供給されて、ボンディング部３１ｄ（２）に接続された電極ＣＡＤＤ０にも、ＶＣＣが供給される。その結果、各半導体チップ３２において、電極ＣＡＤＤ１及び電極ＣＡＤＤ０がＶｓｓ、ＶＣＣのいずれかであるかでグループ内半導体チップを識別できる（図１３参照）。
【０１１１】
アドレスが、データ入出力回路５０００を介して制御部６０００に入力される。このアドレスとグループ内の半導体チップ３２とを対応づけて、ユニットパッケージ３０ａ〜３０ｄ内の半導体チップ３２を選択する。
【０１１２】
あるグループの半導体チップ３２において、データの読み出し動作または書き込み動作をしている間に、他のグループの半導体チップ３２に対して、データの読み出し動作や書き込み動作の準備が出来る。その結果、グループ数が多ければ多いほど、読み出し動作や書き込み動作を高速化できる。グループ数が少なければ少ないほど、制御部６０００は制御性が向上する。
【０１１３】
使用者などの要求に応じてグループ数を適宜変更できるため、本変形例３の半導体装置は、使用者、製造者の利便性が向上する。
【０１１４】
なお、変形例３であっても、第１実施形態の効果は同様に奏する。変形例１乃至変形例３を組み合わせてもよい。
【０１１５】
（変形例４）
次に、変形例４の半導体装置について、図１４を用いて説明する。第１実施形態、変形例１乃至変形例３に対して、リードフレーム３１をプレス加工で形成する点で相違する。その他の構成は、第１実施形態と同様である。
【０１１６】
樹脂保持部３６となる空間を形成するため、リードフレーム３１の一部を主面側に押し出した形状となる。図１４に示すように、支持体６０もプレス加工を行うことで、リードフレーム３１と一体的に形成する。
【０１１７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１１８】
１０…ガラエポ基板
２０…半田ボール
３０ａ〜３０ｄ…ユニットパッケージ
３１ａ…配線
３１ｂ…第１部分
３１ｃ…第２部分
３２ ３２ａ〜３２ｈ…半導体チップ
３３…ボンディングワイヤ
３４…モールド樹脂
３６…樹脂保持部
４１…樹脂溜り
４２…流路
１００…半導体装置
１０００…メモリセルアレイ
２０００…ロウデコーダ
３０００…ドライバ回路
４０００…電圧発生回路
５０００…データ入出力回路
６０００…制御部
７０００…ソース線ドライバ回路
８０００…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【特許請求の範囲】
【請求項１】
半導体チップを内部に封止しており、第１主面と前記第１主面と対向する第２主面とを有するユニットパッケージを含む半導体装置において、
前記ユニットパッケージ内に、
前記第１主面側に設けられた第１部分、前記第２主面から露出した円弧部を含む第２部分が設けられた電極を有するリードフレームを備え、
前記電極は、前記半導体チップの電極と電気的に接続されることを特徴とする半導体装置。
【請求項２】
前記リードフレームは、
前記半導体チップの電極とワイヤを介して接続されるボンディング部と、
前記ボンディング部と前記電極を接続する配線とをさらに有し、
前記ユニットパッケージは、少なくとも前記配線下に樹脂が設けられた樹脂保持部をさらに有し、前記樹脂保持部は、前記第１主面側に露出していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１樹脂保持部に、前記配線を支持する支持部を設けることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記リードフレームのうち、前記ユニットパッケージを構成しない領域に樹脂溜りをさらに設け、前記樹脂保持部と前記樹脂溜りとは流路を介して接続されることを特徴とする請求項２又は請求項３記載の半導体装置。
【請求項５】
前記ユニットパッケージは、複数の半導体チップを内部に有しており、
前記複数の半導体チップを複数のグループに分割して、前記グループごとに独立して動作することを特徴とする請求項１乃至請求項４記載の半導体装置。
【請求項１】
半導体チップを内部に封止しており、第１主面と前記第１主面と対向する第２主面とを有するユニットパッケージを含む半導体装置において、
前記ユニットパッケージ内に、
前記第１主面側に設けられた第１部分、前記第２主面から露出した円弧部を含む第２部分が設けられた電極を有するリードフレームを備え、
前記電極は、前記半導体チップの電極と電気的に接続されることを特徴とする半導体装置。
【請求項２】
前記リードフレームは、
前記半導体チップの電極とワイヤを介して接続されるボンディング部と、
前記ボンディング部と前記電極を接続する配線とをさらに有し、
前記ユニットパッケージは、少なくとも前記配線下に樹脂が設けられた樹脂保持部をさらに有し、前記樹脂保持部は、前記第１主面側に露出していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１樹脂保持部に、前記配線を支持する支持部を設けることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記リードフレームのうち、前記ユニットパッケージを構成しない領域に樹脂溜りをさらに設け、前記樹脂保持部と前記樹脂溜りとは流路を介して接続されることを特徴とする請求項２又は請求項３記載の半導体装置。
【請求項５】
前記ユニットパッケージは、複数の半導体チップを内部に有しており、
前記複数の半導体チップを複数のグループに分割して、前記グループごとに独立して動作することを特徴とする請求項１乃至請求項４記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−９３５０８（Ｐ２０１３−９３５０８Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３５８９３（Ｐ２０１１−２３５８９３）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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