半導体記憶装置
【課題】フィンに閉じ込められたホールの保持特性を向上させることが可能な半導体記憶装置を提供する。
【解決手段】フィン３は半導体基板１上に形成され、ゲート電極Ｇは、フィン３の両側にゲート絶縁膜５を介して設けられ、空乏層ＫＵは、フィン３のチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアをフィン３内に形成し、ソース層Ｓとドレイン層Ｄは、ゲート電極Ｇを挟み込むようにしてフィン３に形成されている。
【解決手段】フィン３は半導体基板１上に形成され、ゲート電極Ｇは、フィン３の両側にゲート絶縁膜５を介して設けられ、空乏層ＫＵは、フィン３のチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアをフィン３内に形成し、ソース層Ｓとドレイン層Ｄは、ゲート電極Ｇを挟み込むようにしてフィン３に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、シリコン基板に形成される情報記憶装置（メモリ）は現在のパーソナルコンピュータ、家電製品、デジカメや携帯電話に広く使われており、年々大容量化されるとともに価格も安くなって高性能化されてきている。
情報記憶容量とアクセスタイム等によっていくつかのメモリの種類に分類されるがダイナミックメモリ（ＤＲＡＭ）に相当するような大容量かつ高速動作のできるメモリ素子候補の一つとして１トランジスタ型メモリが研究開発されている。
【０００３】
１トランジスタ型メモリは、キャパシタレスＤＲＡＭとも呼ばれ、１つの電界効果トランジスタにおけるチャネル部の電気的なポテンシャルを変調させ、読み出し電流量に差を発生させることでメモリとして機能される。これはチャネル部のポテンシャルを変化させることで、電界効果トランジスタのしきい値電圧を変動させていることに相当する。
【０００４】
このような１トランジスタ型メモリとしてバルク基板上に形成されたフィン型トランジスタを用いたものがある。この１トランジスタ型メモリでは、フィンの根元付近にホールに対するポテンシャルバリアを形成し、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）にて発生させたホールをフィンに閉じ込めることにより、チャネル部のポテンシャルが変化される。従って、このような１トランジスタ型メモリでは、データを保持させるために、フィンに閉じ込められたホールが逃げ難くすることが重要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ２００９／２６７１５５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、フィンに閉じ込められたホールの保持特性を向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置によれば、フィンと、ゲート電極と、空乏層と、ソース／ドレイン層とが設けられている。フィンは半導体基板上に形成されている。ゲート電極は、前記フィンの両側にゲート絶縁膜を介して設けられている。空乏層は、前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する。ソース／ドレイン層は、前記ゲート電極を挟み込むようにして前記フィンに形成されている。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
【図２】図２は、図１の半導体記憶装置の等価回路図である。
【図３】図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍のエネルギーバンド図である。
【図４】図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の反転状態における深さ方向のポテンシャル分布を示す図である。
【図５】図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の蓄積状態における深さ方向のポテンシャル分布を示す図である。
【図６】図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
【図７】図７は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】図８は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図９】図９は、第４実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置および半導体記憶装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
図１（ａ）〜図１（ｃ）において、半導体基板１にはフィン３が形成され、フィン３上にはキャップ層４が形成されている。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。キャップ層４の材料は、例えば、シリコン窒化膜を用いることができる。また、半導体基板１およびフィン３の導電型はＰ型に設定することができる。このＰ型不純物としては、例えば、Ｂを用いることができる。
【００１１】
そして、半導体基板１上にはフィン３間が埋め込まれるように埋め込み絶縁層２が形成されている。なお、埋め込み絶縁層２の高さは、フィン３の上部が突出するように設定することができる。また、埋め込み絶縁層２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１２】
そして、埋め込み絶縁層２上には、ゲート絶縁膜５を介してフィン３の両側に設けられたゲート電極Ｇが形成されている。なお、ゲート電極Ｇは、フィン３に跨るように形成し、フィン３の両側のゲート電極Ｇが一体化されていてもよい。なお、ゲート絶縁膜５の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極Ｇの材料は、例えば、多結晶シリコン膜を用いることができる。あるいは、ゲート電極Ｇの材料は、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いるようにしてもよい。
【００１３】
そして、ここではｎ型フィンＦＥＴを使うため、フィン３の先端と根元との中間程度の位置にはＰ型不純物拡散層６およびＮ型不純物拡散層７が設けられている。そして、Ｐ型不純物拡散層６とＮ型不純物拡散層７とでＰＮ接合が形成されることで、Ｐ型不純物拡散層６とＮ型不純物拡散層７との界面に空乏層ＫＵが形成され、フィン３のチャネル領域間のボディ領域にホールｈ＋を閉じ込めるポテンシャルバリアＢＰをフィン３内に形成することができる。なお、Ｐ型不純物拡散層６のＰ型不純物としては、例えば、ＢまたはＩｎを用いることができる。Ｎ型不純物拡散層７のＮ型不純物としては、例えば、ＰまたはＡｓを用いることができる。ここで、Ｐ型不純物拡散層６のＰ型不純物濃度はフィン３のＰ型不純物濃度より大きくなるように設定されている。また、Ｎ型不純物拡散層７のＮ型不純物濃度はＰ型不純物拡散層６のＰ型不純物濃度より小さくなるように設定され、空乏層ＫＵがＮ型不純物拡散層７側に伸びるように構成されている。なお、Ｎ型不純物拡散層７は、ビルトインポテンシャルにより完全空乏化されていることが好ましい。
【００１４】
なお、Ｎ型不純物拡散層７は、ゲート電極Ｇにてフィン３に形成されるチャネル領域と重ならないように配置することが好ましい。また、Ｎ型不純物拡散層７は、埋め込み絶縁層２にて両側が挟まれる位置に形成し、フィン３の外部にはみ出さないようにすることが好ましい。
【００１５】
また、フィン３には、ゲート電極Ｇにてフィン３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄおよびソース層Ｓが形成されている。ここで、Ｎ型不純物拡散層７は、空乏層ＫＵを介してドレイン層Ｄおよびソース層Ｓと電気的に分離されていることが必要である。なお、ドレイン層Ｄおよびソース層Ｓの導電型はＮ型に設定することができる。このＮ型不純物としては、例えば、ＰまたはＡｓを用いることができる。
【００１６】
図２は、図１の半導体記憶装置の等価回路図である。
図２において、図１のゲート電極Ｇ、ドレイン層Ｄおよびソース層ＳにてフィントランジスタＦＴが構成されている。そして、ゲート電極Ｇはワード線ＷＬに接続され、ドレイン層Ｄはビット線ＢＬに接続され、ソース層Ｓはソース線ＳＬに接続され、半導体基板１は基板バイアス線ＵＬに接続されている。なお、ワード線ＷＬにはゲート電圧Ｖｇ、ビット線ＢＬにはドレイン電圧Ｖｄ、ソース線ＳＬにはソース電圧Ｖｓ、基板バイアス線ＵＬには基板バイアス電圧Ｖｂを与えることができる。
【００１７】
以下、図１の半導体記憶装置の動作について説明する。なお、以下の説明では、フィン３のチャネル領域間のボディ領域にホールが閉じ込められた状態をデータ‘１’が書き込まれた状態、ボディ領域のホールが排出された状態をデータ‘０’が書き込まれた状態とする。
【００１８】
この半導体記憶装置にデータ‘１’が書き込まれる場合、ゲート電圧Ｖｇが負電位かつドレイン電圧Ｖｄが正電位かつ基板バイアス電圧Ｖｂおよびソース電圧Ｖｓがグランド電位に設定される。
【００１９】
この時、ゲート電圧Ｖｇが負電位に設定されると、フィントランジスタＦＴはオフし、ドレイン層Ｄ近傍の空乏層が曲げられて強電界がかかり、バンド間トンネル電流が流れる。このバンド間トンネル電流はＧＩＤＬを発生させる。
【００２０】
図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍のエネルギーバンド図である。
図３（ａ）において、ゲート電圧Ｖｇが負電位かつドレイン電圧Ｖｄが正電位に設定されると、ドレイン層Ｄ近傍の空乏層ＫＵが曲げられ強電界がかかる。このため、図３（ｂ）に示すように、空乏層ＫＵにバンド間トンネル電流ＴＮが流れ、ホールｈ＋と電子ｅ−のペアが発生する。このうちホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、ＧＩＤＬによってデータ‘１’が書き込まれる。
【００２１】
一方、この半導体記憶装置にデータ‘０’が書き込まれる場合、ゲート電圧Ｖｇ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓがグランド電位に設定され、ドレイン電圧Ｖｄが負電位に設定される。このため、フィン３のチャネル領域間のボディ領域に蓄積されたホールがドレイン層Ｄに排出され、データ‘０’が書き込まれる。
【００２２】
フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べてボディ領域のポテンシャルがプラス側に高くなる。このため、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、フィントランジスタＦＴがオン状態になり始めるゲート電圧Ｖｇ（しきい値Ｖｔ）が低くなり、同じゲート電圧Ｖｇを印加した場合に流れる電流量が大きくなる。この電流量の差を検出することで、図１の半導体記憶装置に記憶されたデータが‘０’か‘１’かを判別することができる。
【００２３】
ここで、ＧＩＤＬによってデータ‘１’を書き込む方法では、ゲート電圧Ｖｇが負電位に設定されるため、図１（ｃ）に示すように、チャネル領域のホールｈ＋に対するポテンシャルが引き下げられる。このため、ホールｈ＋が半導体基板１側に逃げ出し難くすることができ、書き込み効率を向上させることができる。
【００２４】
また、フィン３のＳＴＩ上端部の高さ近傍から根元との間にＫＵを形成することにより、フィン３内で空乏層ＫＵが半導体基板１と電気的に分離されている場合においても、ポテンシャルバリアＢＰを高くすることができる。このため、フィン３のチャネル領域間のボディ領域にホールｈ＋を効率よく閉じ込めることが可能となるとともに、Ｎ型不純物拡散層７に電圧を印加するためのコンタクトが不要になり、レイアウト面積を縮小することができる。
【００２５】
また、Ｎ型不純物拡散層７がチャネル領域と重ならないように配置することで、空乏層ＫＵがフィントランジスタＦＴのしきい値、ゲート容量およびＳファクタなどに影響を与えるのを抑制することができる。このため、素子設計が困難になるのを防止することが可能となるとともに、空乏層ＫＵの位置や厚さを精密に制御する必要がなくなり、製造プロセスを汎用化することができる。
【００２６】
また、電界効果トランジスタの蓄積状態におけるゲート電流Ｉｇとドレイン電流Ｉｄは以下の（１）式および（２）式で表すことができる。
Ｉｇ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｃｈ（Ｌ，Ｖｇ，Ｖｂ）＋Ｉｇｓ＋Ｉｇｄ ・・・（１）
Ｉｄ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｄ＋ＩＧＩＤＬ（Ｖｇ，Ｖｂ）＋ＩＪＬ ・・・・（２）
【００２７】
（１）式において、Ｉｇｓ＋Ｉｇｄはゲート電極Ｇとソース層Ｓおよびドレイン層Ｄとが重なっている部分で生じるゲートリーク電流である。また、Ｉｇｃｈはチャネル領域とゲート電極Ｇとの間に発生するゲートリーク電流で、一般的にはゲート長Ｌとゲート電圧Ｖｇと基板バイアス電圧Ｖｂの関数になる。
【００２８】
（２）式において、ドレイン電流Ｉｄとして観測される成分はゲートリーク電流Ｉｇｄ、接合リーク電流ＩＪＬおよびＧＩＤＬによって発生した分ＩＧＩＤＬ（Ｖｇ，Ｖｂ）である。
【００２９】
ここで、このバンド間トンネル電流ＴＮは、空乏層ＫＵの幅と電界に依存するので、ドレイン層Ｄの不純物プロファイルに影響される。ドレイン層Ｄの不純物濃度が大きすぎると、ゲート電圧Ｖｇによって空乏層ＫＵが曲がらなくなるし、ドレイン層Ｄの不純物濃度が低すぎると、空乏層ＫＵの幅が大きくなってバンド間トンネリングが起こりにくくなる。このため、ドレイン層Ｄおよびその近傍のチャネル領域付近の不純物プロファイルを適正化することで、ゲート電圧Ｖｇを固定した時のＧＩＤＬを増大させることができる。
【００３０】
また、フィントランジスタＦＴはダブルゲート型トランジスタである。このため、短チャネル効果抑制と基板不純物プロファイル起因の特性ばらつきを抑制することができ、メモリの微細化に適している。
【００３１】
また、フィントランジスタＦＴは完全空乏型チャネルデバイスとして動作していることから、基板バイアス電圧Ｖｂを印加してもＶｔ（しきい値）特性に変動は生じない。特に、バルク基板を用いたフィントランジスタＦＴについてはボックス層がなく、基板バイアス電圧Ｖｂを印加すると、その基板バイアス電圧Ｖｂがフィン３に直接伝えることができる。それでも完全空乏化している状態での空乏領域から反転領域（チャネル領域に少数キャリアの反転層が形成される状態）におけるゲート電圧範囲のＩｄ−Ｖｇ特性は、フィン３の形状（フィン幅）とゲート電極Ｇの仕事関数でほぼ決まる。
【００３２】
図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の反転状態における深さ方向のポテンシャル分布を示す図、図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の蓄積状態における深さ方向のポテンシャル分布を示す図である。
図４において、フィン３にＰＮＰ接合を設け、空乏層ＫＵを形成すると、反転状態においても０．２５〜０．３Ｖ程度のポテンシャルバリアＢＰが生成される。
また、空乏層ＫＵにて形成されるポテンシャルバリアＢＰは、基板バイアス電圧Ｖｂにほとんど依存しない。すなわち、半導体基板１の電位が変化しても、その電位変動はｎ領域で吸収される。このため、半導体基板１の電位がなんらかの原因（ノイズやα線によるソフトエラー）で変動しても、ホールにｈ＋対するポテンシャルバリアＢＰの高さやチャネル領域中のポテンシャルはほとんど変動することがないので、ばらつき耐性の大きい素子を実現することができる。
【００３３】
図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
図６（ａ）において、データ‘１’のライト期間では、例えば、ゲート電圧Ｖｇが−２Ｖ、ドレイン電圧Ｖｄが２Ｖ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、データ‘１’が書き込まれる。
【００３４】
データ‘１’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められたままになる。
【００３５】
データ‘１’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、ソース電圧Ｖｓおよび基板バイアス電圧Ｖｂが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、しきい値Ｖｔが低くなり、フィントランジスタＦＴの電流量が大きくなる。
【００３６】
一方、図６（ｂ）において、データ‘０’のライト期間では、例えば、ゲート電圧Ｖｇ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖ、ドレイン電圧Ｖｄが−２Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域に蓄積されたホールｈ＋がドレイン層Ｄに排出され、データ‘０’が書き込まれる。
【００３７】
データ‘０’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域からは、ホールｈ＋が排出されたままになる。
【００３８】
データ‘０’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められていない時は、閉じ込められていない時に比べて、しきい値Ｖｔが高くなり、フィントランジスタＦＴの電流量が小さくなる。
【００３９】
なお、上述した実施形態では、半導体基板１から直接フィン３を形成する方法について説明したが、半導体基板１にウェルを形成し、このウェルからフィン３を形成するようにしてもよい。この場合、基板バイアス電圧Ｖｂの代わりにウェルバイアス電圧をウェルに印加すればよい。
【００４０】
（第２実施形態）
図７は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図７（ａ）において、ＣＶＤなどの方法にて半導体基板１上にキャップ層４を形成した後、フォトリソグラフィ技術および異方性エッチング技術を用いて半導体基板１を加工することにより、半導体基板１にフィン３を形成する。
【００４１】
次に、図７（ｂ）に示すように、ＣＶＤなどの方法にてフィン３間が埋め込まれるようにして半導体基板１上に埋め込み絶縁層２を形成する。そして、埋め込み絶縁層２をエッチバックすることにより、埋め込み絶縁層２を薄膜化し、フィン３の先端部を埋め込み絶縁層２上に突出させる。
【００４２】
次に、図７（ｃ）に示すように、イオン注入ＩＰ１にてＩｎなどのＰ型不純物を埋め込み絶縁層２に垂直に入射させる。この時、垂直入射されたＰ型不純物イオンは、埋め込み絶縁層２の表層である一定の確率で大角散乱ＩＤ１が起こされ、そのＰ型不純物イオンをフィン３に入り込ませることで、埋め込み絶縁層２の表層近傍に配置されたＰ型不純物拡散層６をフィン３に形成する。
【００４３】
次に、図７（ｄ）に示すように、埋め込み絶縁層２をさらにエッチバックすることにより、埋め込み絶縁層２をさらに薄膜化する。この時、埋め込み絶縁層２表面の位置はＰ型不純物拡散層６の下面の位置に一致させることが好ましい。
【００４４】
次に、図７（ｅ）に示すように、イオン注入ＩＰ２にてＡｓなどのＮ型不純物を埋め込み絶縁層２に垂直に入射させる。この時、垂直入射されたＮ型不純物イオンは、埋め込み絶縁層２の表層である一定の確率で大角散乱ＩＤ２が起こされ、そのＮ型不純物イオンをフィン３に入り込ませることで、埋め込み絶縁層２の表層近傍に配置されたＮ型不純物拡散層７をフィン３に形成する。これにより、ＰＮＰ接合がフィン３に形成され、空乏層ＫＵがフィン３に形成される。この時、このＰＮＰ接合をフィン３の先端と根元との間に形成し、半導体基板１に到達しないようにすることで、隣接するフィントランジスタＦＴ間で電気的に分離することができる。
【００４５】
その後、図１（ｂ）に示すように、フィン３の側面にゲート絶縁膜５を形成した後、フィン３が挟み込まれるようにゲート電極Ｇを形成する。
【００４６】
（第３実施形態）
図８は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。なお、図８では３行３列の場合を示した。
図８において、この半導体記憶装置では、フィントランジスタＦＴがロウ方向およびカラム方向にマトリクス状に配置されている。そして、ワード線ＷＬはワード線デコーダ１２に接続され、ビット線ＢＬはビット線デコーダ１１に接続され、基板バイアス線ＵＬおよびソース線ＳＬはグランド電位ＧＮＤに接続されている。
【００４７】
ビット線デコーダ１１は、選択ロウのビット線ＢＬにドレイン電圧Ｖｇを印加することができる。ワード線デコーダ１２は、選択カラムのワード線ＷＬにゲート電圧Ｖｇを印加することができる。
【００４８】
そして、ビット線デコーダ１１およびワード線デコーダ１２にて選択された選択セルのゲート電極Ｇにワード線ＷＬを介してゲート電圧Ｖｇが印加され、ドレイン層Ｄにビット線ＢＬを介してドレイン電圧Ｖｇが印加されることで、ライト動作およびリード動作が行われる。
【００４９】
（第４実施形態）
図９は、第４実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図である。なお、図９では４行４列の場合を示した。
【００５０】
図９において、半導体基板１には複数のフィン３が形成されている。また、フィン３と交差するように複数のゲート電極Ｇが形成されている。また、フィン３には、ゲート電極Ｇにてフィン３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄおよびソース層Ｓが形成されている。ここで、ドレイン層Ｄおよびソース層Ｓは、同一フィン３上で隣接するフィントランジスタＦＴ間で共有されている。
【００５１】
ここで、図１のＮ型不純物拡散層７を空乏化させることにより、Ｎ型不純物拡散層７に接続されるコンタクトをフィントランジスタＦＴごとに個別に形成する必要がなくなり、メモリセルＭＣの面積を小さくすることができる。例えば、ゲート電極Ｇの幅および間隔をＦとすると、隣接するフィントランジスタＦＴ間でドレイン層Ｄおよびソース層Ｓを共有できるので、メモリセルＭＣの面積は２Ｆ×３Ｆ＝６Ｆ２とすることができ、６Ｆ２−８Ｆ２のＤＲＡＭと同等以下にすることができる。一方、Ｎ型不純物拡散層７に接続されるコンタクトをフィントランジスタＦＴごとに個別に形成すると、メモリセルＭＣの面積は２Ｆ×５Ｆ＝１０Ｆ２となり、６Ｆ２〜８Ｆ２のＤＲＡＭより大きくなる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１ 半導体基板、２ 埋め込み絶縁層、３ フィン、４ キャップ層、５ ゲート絶縁膜、６ Ｐ型不純物拡散層、７ Ｎ型不純物拡散層、Ｇ ゲート電極、Ｄ ドレイン層、Ｓ ソース層、ＫＵ 空乏層、ＦＴ フィントランジスタ、ＷＬ ワード線、ＢＬ ビット線、ＳＬ ソース線、ＵＬ 基板バイアス線、１１ ビット線デコーダ、１２ ワード線デコーダ
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、シリコン基板に形成される情報記憶装置（メモリ）は現在のパーソナルコンピュータ、家電製品、デジカメや携帯電話に広く使われており、年々大容量化されるとともに価格も安くなって高性能化されてきている。
情報記憶容量とアクセスタイム等によっていくつかのメモリの種類に分類されるがダイナミックメモリ（ＤＲＡＭ）に相当するような大容量かつ高速動作のできるメモリ素子候補の一つとして１トランジスタ型メモリが研究開発されている。
【０００３】
１トランジスタ型メモリは、キャパシタレスＤＲＡＭとも呼ばれ、１つの電界効果トランジスタにおけるチャネル部の電気的なポテンシャルを変調させ、読み出し電流量に差を発生させることでメモリとして機能される。これはチャネル部のポテンシャルを変化させることで、電界効果トランジスタのしきい値電圧を変動させていることに相当する。
【０００４】
このような１トランジスタ型メモリとしてバルク基板上に形成されたフィン型トランジスタを用いたものがある。この１トランジスタ型メモリでは、フィンの根元付近にホールに対するポテンシャルバリアを形成し、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）にて発生させたホールをフィンに閉じ込めることにより、チャネル部のポテンシャルが変化される。従って、このような１トランジスタ型メモリでは、データを保持させるために、フィンに閉じ込められたホールが逃げ難くすることが重要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ２００９／２６７１５５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、フィンに閉じ込められたホールの保持特性を向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置によれば、フィンと、ゲート電極と、空乏層と、ソース／ドレイン層とが設けられている。フィンは半導体基板上に形成されている。ゲート電極は、前記フィンの両側にゲート絶縁膜を介して設けられている。空乏層は、前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する。ソース／ドレイン層は、前記ゲート電極を挟み込むようにして前記フィンに形成されている。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
【図２】図２は、図１の半導体記憶装置の等価回路図である。
【図３】図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍のエネルギーバンド図である。
【図４】図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の反転状態における深さ方向のポテンシャル分布を示す図である。
【図５】図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の蓄積状態における深さ方向のポテンシャル分布を示す図である。
【図６】図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
【図７】図７は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】図８は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図９】図９は、第４実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置および半導体記憶装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
図１（ａ）〜図１（ｃ）において、半導体基板１にはフィン３が形成され、フィン３上にはキャップ層４が形成されている。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。キャップ層４の材料は、例えば、シリコン窒化膜を用いることができる。また、半導体基板１およびフィン３の導電型はＰ型に設定することができる。このＰ型不純物としては、例えば、Ｂを用いることができる。
【００１１】
そして、半導体基板１上にはフィン３間が埋め込まれるように埋め込み絶縁層２が形成されている。なお、埋め込み絶縁層２の高さは、フィン３の上部が突出するように設定することができる。また、埋め込み絶縁層２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１２】
そして、埋め込み絶縁層２上には、ゲート絶縁膜５を介してフィン３の両側に設けられたゲート電極Ｇが形成されている。なお、ゲート電極Ｇは、フィン３に跨るように形成し、フィン３の両側のゲート電極Ｇが一体化されていてもよい。なお、ゲート絶縁膜５の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極Ｇの材料は、例えば、多結晶シリコン膜を用いることができる。あるいは、ゲート電極Ｇの材料は、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いるようにしてもよい。
【００１３】
そして、ここではｎ型フィンＦＥＴを使うため、フィン３の先端と根元との中間程度の位置にはＰ型不純物拡散層６およびＮ型不純物拡散層７が設けられている。そして、Ｐ型不純物拡散層６とＮ型不純物拡散層７とでＰＮ接合が形成されることで、Ｐ型不純物拡散層６とＮ型不純物拡散層７との界面に空乏層ＫＵが形成され、フィン３のチャネル領域間のボディ領域にホールｈ＋を閉じ込めるポテンシャルバリアＢＰをフィン３内に形成することができる。なお、Ｐ型不純物拡散層６のＰ型不純物としては、例えば、ＢまたはＩｎを用いることができる。Ｎ型不純物拡散層７のＮ型不純物としては、例えば、ＰまたはＡｓを用いることができる。ここで、Ｐ型不純物拡散層６のＰ型不純物濃度はフィン３のＰ型不純物濃度より大きくなるように設定されている。また、Ｎ型不純物拡散層７のＮ型不純物濃度はＰ型不純物拡散層６のＰ型不純物濃度より小さくなるように設定され、空乏層ＫＵがＮ型不純物拡散層７側に伸びるように構成されている。なお、Ｎ型不純物拡散層７は、ビルトインポテンシャルにより完全空乏化されていることが好ましい。
【００１４】
なお、Ｎ型不純物拡散層７は、ゲート電極Ｇにてフィン３に形成されるチャネル領域と重ならないように配置することが好ましい。また、Ｎ型不純物拡散層７は、埋め込み絶縁層２にて両側が挟まれる位置に形成し、フィン３の外部にはみ出さないようにすることが好ましい。
【００１５】
また、フィン３には、ゲート電極Ｇにてフィン３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄおよびソース層Ｓが形成されている。ここで、Ｎ型不純物拡散層７は、空乏層ＫＵを介してドレイン層Ｄおよびソース層Ｓと電気的に分離されていることが必要である。なお、ドレイン層Ｄおよびソース層Ｓの導電型はＮ型に設定することができる。このＮ型不純物としては、例えば、ＰまたはＡｓを用いることができる。
【００１６】
図２は、図１の半導体記憶装置の等価回路図である。
図２において、図１のゲート電極Ｇ、ドレイン層Ｄおよびソース層ＳにてフィントランジスタＦＴが構成されている。そして、ゲート電極Ｇはワード線ＷＬに接続され、ドレイン層Ｄはビット線ＢＬに接続され、ソース層Ｓはソース線ＳＬに接続され、半導体基板１は基板バイアス線ＵＬに接続されている。なお、ワード線ＷＬにはゲート電圧Ｖｇ、ビット線ＢＬにはドレイン電圧Ｖｄ、ソース線ＳＬにはソース電圧Ｖｓ、基板バイアス線ＵＬには基板バイアス電圧Ｖｂを与えることができる。
【００１７】
以下、図１の半導体記憶装置の動作について説明する。なお、以下の説明では、フィン３のチャネル領域間のボディ領域にホールが閉じ込められた状態をデータ‘１’が書き込まれた状態、ボディ領域のホールが排出された状態をデータ‘０’が書き込まれた状態とする。
【００１８】
この半導体記憶装置にデータ‘１’が書き込まれる場合、ゲート電圧Ｖｇが負電位かつドレイン電圧Ｖｄが正電位かつ基板バイアス電圧Ｖｂおよびソース電圧Ｖｓがグランド電位に設定される。
【００１９】
この時、ゲート電圧Ｖｇが負電位に設定されると、フィントランジスタＦＴはオフし、ドレイン層Ｄ近傍の空乏層が曲げられて強電界がかかり、バンド間トンネル電流が流れる。このバンド間トンネル電流はＧＩＤＬを発生させる。
【００２０】
図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレインＤ近傍のエネルギーバンド図である。
図３（ａ）において、ゲート電圧Ｖｇが負電位かつドレイン電圧Ｖｄが正電位に設定されると、ドレイン層Ｄ近傍の空乏層ＫＵが曲げられ強電界がかかる。このため、図３（ｂ）に示すように、空乏層ＫＵにバンド間トンネル電流ＴＮが流れ、ホールｈ＋と電子ｅ−のペアが発生する。このうちホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、ＧＩＤＬによってデータ‘１’が書き込まれる。
【００２１】
一方、この半導体記憶装置にデータ‘０’が書き込まれる場合、ゲート電圧Ｖｇ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓがグランド電位に設定され、ドレイン電圧Ｖｄが負電位に設定される。このため、フィン３のチャネル領域間のボディ領域に蓄積されたホールがドレイン層Ｄに排出され、データ‘０’が書き込まれる。
【００２２】
フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べてボディ領域のポテンシャルがプラス側に高くなる。このため、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、フィントランジスタＦＴがオン状態になり始めるゲート電圧Ｖｇ（しきい値Ｖｔ）が低くなり、同じゲート電圧Ｖｇを印加した場合に流れる電流量が大きくなる。この電流量の差を検出することで、図１の半導体記憶装置に記憶されたデータが‘０’か‘１’かを判別することができる。
【００２３】
ここで、ＧＩＤＬによってデータ‘１’を書き込む方法では、ゲート電圧Ｖｇが負電位に設定されるため、図１（ｃ）に示すように、チャネル領域のホールｈ＋に対するポテンシャルが引き下げられる。このため、ホールｈ＋が半導体基板１側に逃げ出し難くすることができ、書き込み効率を向上させることができる。
【００２４】
また、フィン３のＳＴＩ上端部の高さ近傍から根元との間にＫＵを形成することにより、フィン３内で空乏層ＫＵが半導体基板１と電気的に分離されている場合においても、ポテンシャルバリアＢＰを高くすることができる。このため、フィン３のチャネル領域間のボディ領域にホールｈ＋を効率よく閉じ込めることが可能となるとともに、Ｎ型不純物拡散層７に電圧を印加するためのコンタクトが不要になり、レイアウト面積を縮小することができる。
【００２５】
また、Ｎ型不純物拡散層７がチャネル領域と重ならないように配置することで、空乏層ＫＵがフィントランジスタＦＴのしきい値、ゲート容量およびＳファクタなどに影響を与えるのを抑制することができる。このため、素子設計が困難になるのを防止することが可能となるとともに、空乏層ＫＵの位置や厚さを精密に制御する必要がなくなり、製造プロセスを汎用化することができる。
【００２６】
また、電界効果トランジスタの蓄積状態におけるゲート電流Ｉｇとドレイン電流Ｉｄは以下の（１）式および（２）式で表すことができる。
Ｉｇ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｃｈ（Ｌ，Ｖｇ，Ｖｂ）＋Ｉｇｓ＋Ｉｇｄ ・・・（１）
Ｉｄ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｄ＋ＩＧＩＤＬ（Ｖｇ，Ｖｂ）＋ＩＪＬ ・・・・（２）
【００２７】
（１）式において、Ｉｇｓ＋Ｉｇｄはゲート電極Ｇとソース層Ｓおよびドレイン層Ｄとが重なっている部分で生じるゲートリーク電流である。また、Ｉｇｃｈはチャネル領域とゲート電極Ｇとの間に発生するゲートリーク電流で、一般的にはゲート長Ｌとゲート電圧Ｖｇと基板バイアス電圧Ｖｂの関数になる。
【００２８】
（２）式において、ドレイン電流Ｉｄとして観測される成分はゲートリーク電流Ｉｇｄ、接合リーク電流ＩＪＬおよびＧＩＤＬによって発生した分ＩＧＩＤＬ（Ｖｇ，Ｖｂ）である。
【００２９】
ここで、このバンド間トンネル電流ＴＮは、空乏層ＫＵの幅と電界に依存するので、ドレイン層Ｄの不純物プロファイルに影響される。ドレイン層Ｄの不純物濃度が大きすぎると、ゲート電圧Ｖｇによって空乏層ＫＵが曲がらなくなるし、ドレイン層Ｄの不純物濃度が低すぎると、空乏層ＫＵの幅が大きくなってバンド間トンネリングが起こりにくくなる。このため、ドレイン層Ｄおよびその近傍のチャネル領域付近の不純物プロファイルを適正化することで、ゲート電圧Ｖｇを固定した時のＧＩＤＬを増大させることができる。
【００３０】
また、フィントランジスタＦＴはダブルゲート型トランジスタである。このため、短チャネル効果抑制と基板不純物プロファイル起因の特性ばらつきを抑制することができ、メモリの微細化に適している。
【００３１】
また、フィントランジスタＦＴは完全空乏型チャネルデバイスとして動作していることから、基板バイアス電圧Ｖｂを印加してもＶｔ（しきい値）特性に変動は生じない。特に、バルク基板を用いたフィントランジスタＦＴについてはボックス層がなく、基板バイアス電圧Ｖｂを印加すると、その基板バイアス電圧Ｖｂがフィン３に直接伝えることができる。それでも完全空乏化している状態での空乏領域から反転領域（チャネル領域に少数キャリアの反転層が形成される状態）におけるゲート電圧範囲のＩｄ−Ｖｇ特性は、フィン３の形状（フィン幅）とゲート電極Ｇの仕事関数でほぼ決まる。
【００３２】
図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の反転状態における深さ方向のポテンシャル分布を示す図、図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時の蓄積状態における深さ方向のポテンシャル分布を示す図である。
図４において、フィン３にＰＮＰ接合を設け、空乏層ＫＵを形成すると、反転状態においても０．２５〜０．３Ｖ程度のポテンシャルバリアＢＰが生成される。
また、空乏層ＫＵにて形成されるポテンシャルバリアＢＰは、基板バイアス電圧Ｖｂにほとんど依存しない。すなわち、半導体基板１の電位が変化しても、その電位変動はｎ領域で吸収される。このため、半導体基板１の電位がなんらかの原因（ノイズやα線によるソフトエラー）で変動しても、ホールにｈ＋対するポテンシャルバリアＢＰの高さやチャネル領域中のポテンシャルはほとんど変動することがないので、ばらつき耐性の大きい素子を実現することができる。
【００３３】
図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｂおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
図６（ａ）において、データ‘１’のライト期間では、例えば、ゲート電圧Ｖｇが−２Ｖ、ドレイン電圧Ｖｄが２Ｖ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、データ‘１’が書き込まれる。
【００３４】
データ‘１’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められたままになる。
【００３５】
データ‘１’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、ソース電圧Ｖｓおよび基板バイアス電圧Ｖｂが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、しきい値Ｖｔが低くなり、フィントランジスタＦＴの電流量が大きくなる。
【００３６】
一方、図６（ｂ）において、データ‘０’のライト期間では、例えば、ゲート電圧Ｖｇ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖ、ドレイン電圧Ｖｄが−２Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域に蓄積されたホールｈ＋がドレイン層Ｄに排出され、データ‘０’が書き込まれる。
【００３７】
データ‘０’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域からは、ホールｈ＋が排出されたままになる。
【００３８】
データ‘０’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、基板バイアス電圧Ｖｂおよびソース電圧Ｖｓが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められていない時は、閉じ込められていない時に比べて、しきい値Ｖｔが高くなり、フィントランジスタＦＴの電流量が小さくなる。
【００３９】
なお、上述した実施形態では、半導体基板１から直接フィン３を形成する方法について説明したが、半導体基板１にウェルを形成し、このウェルからフィン３を形成するようにしてもよい。この場合、基板バイアス電圧Ｖｂの代わりにウェルバイアス電圧をウェルに印加すればよい。
【００４０】
（第２実施形態）
図７は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図７（ａ）において、ＣＶＤなどの方法にて半導体基板１上にキャップ層４を形成した後、フォトリソグラフィ技術および異方性エッチング技術を用いて半導体基板１を加工することにより、半導体基板１にフィン３を形成する。
【００４１】
次に、図７（ｂ）に示すように、ＣＶＤなどの方法にてフィン３間が埋め込まれるようにして半導体基板１上に埋め込み絶縁層２を形成する。そして、埋め込み絶縁層２をエッチバックすることにより、埋め込み絶縁層２を薄膜化し、フィン３の先端部を埋め込み絶縁層２上に突出させる。
【００４２】
次に、図７（ｃ）に示すように、イオン注入ＩＰ１にてＩｎなどのＰ型不純物を埋め込み絶縁層２に垂直に入射させる。この時、垂直入射されたＰ型不純物イオンは、埋め込み絶縁層２の表層である一定の確率で大角散乱ＩＤ１が起こされ、そのＰ型不純物イオンをフィン３に入り込ませることで、埋め込み絶縁層２の表層近傍に配置されたＰ型不純物拡散層６をフィン３に形成する。
【００４３】
次に、図７（ｄ）に示すように、埋め込み絶縁層２をさらにエッチバックすることにより、埋め込み絶縁層２をさらに薄膜化する。この時、埋め込み絶縁層２表面の位置はＰ型不純物拡散層６の下面の位置に一致させることが好ましい。
【００４４】
次に、図７（ｅ）に示すように、イオン注入ＩＰ２にてＡｓなどのＮ型不純物を埋め込み絶縁層２に垂直に入射させる。この時、垂直入射されたＮ型不純物イオンは、埋め込み絶縁層２の表層である一定の確率で大角散乱ＩＤ２が起こされ、そのＮ型不純物イオンをフィン３に入り込ませることで、埋め込み絶縁層２の表層近傍に配置されたＮ型不純物拡散層７をフィン３に形成する。これにより、ＰＮＰ接合がフィン３に形成され、空乏層ＫＵがフィン３に形成される。この時、このＰＮＰ接合をフィン３の先端と根元との間に形成し、半導体基板１に到達しないようにすることで、隣接するフィントランジスタＦＴ間で電気的に分離することができる。
【００４５】
その後、図１（ｂ）に示すように、フィン３の側面にゲート絶縁膜５を形成した後、フィン３が挟み込まれるようにゲート電極Ｇを形成する。
【００４６】
（第３実施形態）
図８は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。なお、図８では３行３列の場合を示した。
図８において、この半導体記憶装置では、フィントランジスタＦＴがロウ方向およびカラム方向にマトリクス状に配置されている。そして、ワード線ＷＬはワード線デコーダ１２に接続され、ビット線ＢＬはビット線デコーダ１１に接続され、基板バイアス線ＵＬおよびソース線ＳＬはグランド電位ＧＮＤに接続されている。
【００４７】
ビット線デコーダ１１は、選択ロウのビット線ＢＬにドレイン電圧Ｖｇを印加することができる。ワード線デコーダ１２は、選択カラムのワード線ＷＬにゲート電圧Ｖｇを印加することができる。
【００４８】
そして、ビット線デコーダ１１およびワード線デコーダ１２にて選択された選択セルのゲート電極Ｇにワード線ＷＬを介してゲート電圧Ｖｇが印加され、ドレイン層Ｄにビット線ＢＬを介してドレイン電圧Ｖｇが印加されることで、ライト動作およびリード動作が行われる。
【００４９】
（第４実施形態）
図９は、第４実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図である。なお、図９では４行４列の場合を示した。
【００５０】
図９において、半導体基板１には複数のフィン３が形成されている。また、フィン３と交差するように複数のゲート電極Ｇが形成されている。また、フィン３には、ゲート電極Ｇにてフィン３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄおよびソース層Ｓが形成されている。ここで、ドレイン層Ｄおよびソース層Ｓは、同一フィン３上で隣接するフィントランジスタＦＴ間で共有されている。
【００５１】
ここで、図１のＮ型不純物拡散層７を空乏化させることにより、Ｎ型不純物拡散層７に接続されるコンタクトをフィントランジスタＦＴごとに個別に形成する必要がなくなり、メモリセルＭＣの面積を小さくすることができる。例えば、ゲート電極Ｇの幅および間隔をＦとすると、隣接するフィントランジスタＦＴ間でドレイン層Ｄおよびソース層Ｓを共有できるので、メモリセルＭＣの面積は２Ｆ×３Ｆ＝６Ｆ２とすることができ、６Ｆ２−８Ｆ２のＤＲＡＭと同等以下にすることができる。一方、Ｎ型不純物拡散層７に接続されるコンタクトをフィントランジスタＦＴごとに個別に形成すると、メモリセルＭＣの面積は２Ｆ×５Ｆ＝１０Ｆ２となり、６Ｆ２〜８Ｆ２のＤＲＡＭより大きくなる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１ 半導体基板、２ 埋め込み絶縁層、３ フィン、４ キャップ層、５ ゲート絶縁膜、６ Ｐ型不純物拡散層、７ Ｎ型不純物拡散層、Ｇ ゲート電極、Ｄ ドレイン層、Ｓ ソース層、ＫＵ 空乏層、ＦＴ フィントランジスタ、ＷＬ ワード線、ＢＬ ビット線、ＳＬ ソース線、ＵＬ 基板バイアス線、１１ ビット線デコーダ、１２ ワード線デコーダ
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられたゲート電極と、
前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを前記フィン内に形成する空乏層と、
前記ゲート電極を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項２】
半導体基板に形成されたウェルと、
前記ウェル上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられたゲート電極と、
前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを前記フィン内に形成する空乏層と、
前記ゲート電極を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記フィンに形成された第１導電型不純物拡散層と、
前記第１導電型不純物拡散層に接合されることで前記空乏層が形成された第２導電型不純物拡散層とを備えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２導電型不純物拡散層はビルトインポテンシャルにより完全空乏化されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ウェルに埋め込まれ、前記第２導電型不純物拡散層をフィン間で分離する埋め込み絶縁層をさらに備えることを特徴とする請求項３または４に記載の半導体記憶装置。
【請求項１】
半導体基板上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられたゲート電極と、
前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを前記フィン内に形成する空乏層と、
前記ゲート電極を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項２】
半導体基板に形成されたウェルと、
前記ウェル上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられたゲート電極と、
前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを前記フィン内に形成する空乏層と、
前記ゲート電極を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記フィンに形成された第１導電型不純物拡散層と、
前記第１導電型不純物拡散層に接合されることで前記空乏層が形成された第２導電型不純物拡散層とを備えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２導電型不純物拡散層はビルトインポテンシャルにより完全空乏化されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ウェルに埋め込まれ、前記第２導電型不純物拡散層をフィン間で分離する埋め込み絶縁層をさらに備えることを特徴とする請求項３または４に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１８２３５４（Ｐ２０１２−１８２３５４Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４５０００（Ｐ２０１１−４５０００）
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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