半導体集積回路
【課題】リアルタイムクロック用の半導体集積回路の消費電力をさらに低減すると共に、生成されたクロック信号を周辺回路においても利用できるようにする。
【解決手段】この半導体集積回路は、外部から供給される電源電圧に基づいて、第１の電源電圧及び第２の電源電圧を生成する定電圧回路と、第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、第２の電源電圧が供給され、原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、第１の電源電圧が供給され、分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、原振クロック信号と所定数の分周クロック信号との内の１つを選択するセレクタ回路と、選択されたクロック信号を出力端子に供給する出力回路とを具備する。
【解決手段】この半導体集積回路は、外部から供給される電源電圧に基づいて、第１の電源電圧及び第２の電源電圧を生成する定電圧回路と、第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、第２の電源電圧が供給され、原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、第１の電源電圧が供給され、分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、原振クロック信号と所定数の分周クロック信号との内の１つを選択するセレクタ回路と、選択されたクロック信号を出力端子に供給する出力回路とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計時情報を管理するリアルタイムクロック用の半導体集積回路に関する。
【背景技術】
【０００２】
計時情報を管理するリアルタイムクロック（ＲＴＣ）用の半導体集積回路（ＩＣ）においては、発振回路が原振クロック信号を生成し、原振クロック信号を分周して得られる分周クロック信号に基づいてロジック回路が動作する。ここで、発振回路は、ロジック回路に供給される電源電圧よりも低い電源電圧が供給されて動作することが可能である。
【０００３】
従来は、原振クロック信号を分周する分周回路がロジック回路内に設けられていたので、ロジック回路のノイズが分周クロック信号に混入し易く、また、ロジック回路用の電源電圧が分周回路に供給されて分周回路が動作するので、消費電力が大きかった。また、原振クロック信号又は分周クロック信号は、リアルタイムクロック用の半導体集積回路の内部のみで使用されており、周辺回路に供給されることがなかったので、周辺回路において原振クロック信号又は分周クロック信号と同じ周波数のクロック信号を必要とする場合には、その周辺回路用に別のクロック信号源を用意する必要があり、回路規模の増加や消費電力の増加や部品コストの増加を招いていた。
【０００４】
関連する技術として、特許文献１には、低消費電流および安定動作を実現することができるリアルタイムクロック装置、及び、該リアルタイムクロック装置を用いた半導体装置並びに電子機器が開示されている。このリアルタイムクロック装置は、水晶発振回路と、該水晶発振回路の出力を分周してリアルタイムクロック信号を出力する計時回路と、外部との間で信号のやり取りをするためのインターフェース回路とを具備するリアルタイムクロック装置であって、前記水晶発振回路は第１の電圧ＶＲ１で駆動され、前記計時回路の少なくとも一部分は第２の電圧ＶＲ２で駆動され、前記計時回路の残りの部分および前記インターフェース回路は第３の電圧ＶＤＤで駆動され、前記各電圧は、第１の電圧ＶＲ１＜第２の電圧ＶＲ２＜第３の電圧ＶＤＤの大小関係を有することを特徴としている。
【０００５】
特許文献１によれば、計時回路の少なくとも一部分における消費電力をある程度低減することができる。しかしながら、その電源電圧は、水晶発振回路の電源電圧よりも大きいので、消費電力の低減が十分ではない。また、特許文献１には、リアルタイムクロック装置において生成されたクロック信号を周辺回路において利用することに関しては、特に開示されていない。
【特許文献１】特開２００８−８５４１４号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、計時情報を管理するリアルタイムクロック用の半導体集積回路の消費電力をさらに低減すると共に、リアルタイムクロック用の半導体集積回路において生成されたクロック信号を周辺回路においても利用できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、外部から供給される電源電圧に基づいて、第１の電源電圧、及び、該第１の電源電圧よりも低い第２の電源電圧を生成する定電圧回路と、定電圧回路によって生成される第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、定電圧回路によって生成される第２の電源電圧が供給され、発振回路によって生成される原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、定電圧回路によって生成される第１の電源電圧が供給され、分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、発振回路によって生成される原振クロック信号と分周回路によって生成される所定数の分周クロック信号との内の１つを選択するセレクタ回路と、セレクタ回路によって選択されたクロック信号を出力端子に供給する出力回路とを具備する。
【０００８】
ここで、ロジック回路が、外部との間で通信を行うことにより、外部から要求されるクロック信号を選択するようにセレクタ回路を制御するようにしても良い。また、この半導体集積回路は、出力回路がクロック信号を出力端子に供給するか否かを制御するための出力制御端子をさらに具備するようにしても良い。
【発明の効果】
【０００９】
本発明によれば、リアルタイムクロック用の半導体集積回路において、第１の電源電圧よりも低い第２の電源電圧が供給されて原振クロック信号を分周する分周回路と、原振クロック信号と所定数の分周クロック信号との内の１つを選択するセレクタ回路と、セレクタ回路によって選択されたクロック信号を出力端子に供給する出力回路とを設けたことにより、消費電力をさらに低減すると共に、生成されたクロック信号を周辺回路においても利用できるようにすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係るリアルタイムクロック用の半導体集積回路の構成を示す回路図である。
【００１１】
図１に示すように、この半導体集積回路は、定電圧回路１０と、発振回路２０と、分周回路３０と、レベルシフタ４１及び４２と、ロジック回路５０と、セレクタ回路６０と、出力回路（図１においては、ＡＮＤ回路７０を示す）と、レベルシフタ８０とを内蔵している。
【００１２】
この半導体集積回路は、外部から電源電位ＶＤＤ及びＶＳＳが供給されて動作する。以下においては、電源電位ＶＤＤが５．５Ｖで、電源電位ＶＳＳが０Ｖ（接地電位）である場合について説明する。定電圧回路１０は、外部から供給される電源電圧ＶＤＤに基づいて、第１の電源電圧ＨＶＤＤ（例えば、２．４Ｖ）、及び、第１の電源電圧ＨＶＤＤよりも低い第２の電源電圧ＬＶＤＤ（例えば、０．８Ｖ）を生成する。
【００１３】
発振回路２０は、定電圧回路１０によって生成される第２の電源電圧ＬＶＤＤが供給され、発振動作を行うことにより原振クロック信号を生成する。発振回路２０としては、例えば、水晶振動子を用いた水晶発振回路が用いられる。原振クロック信号の周波数は、例えば、３２．７６８ｋＨｚである。
【００１４】
図２は、図１に示す発振回路の構成例を示す回路図である。図２に示すように、発振回路２０において、インバータ２３の入出力端子間に、水晶振動子２１と帰還抵抗２２とが並列に接続され、さらに、インバータ２３の入力端子と接地電位との間にコンデンサ２４が接続され、インバータ２３の出力端子と接地電位との間にコンデンサ２５が接続されている。インバータ２３の出力信号は、水晶振動子２１等により所定の位相回転を与えられてインバータ２３の入力端子に帰還され、これにより発振動作が行われる。発振回路２０は、インバータ２３が動作可能となる電源電圧が供給されれば動作するので、第２の電源電圧ＬＶＤＤが０．８Ｖであっても、発振回路２０が動作するのに十分である。
【００１５】
ここで、水晶振動子２１を半導体集積回路の外部に外付けとして、それ以外の素子を半導体集積回路に内蔵するようにしても良い。さらに、帰還抵抗２２、又は、コンデンサ２４及び２５を外付けとしても良い。なお、発振回路２０としては、水晶発振回路以外にも、セラミック振動子、ＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いる発振回路や、ＣＲ又はＬＣを用いる発振回路や、多段接続されたインバータを用いる発振回路等を使用することができる。
【００１６】
再び図１を参照すると、分周回路３０は、定電圧回路１０によって生成される第２の電源電圧ＬＶＤＤが供給され、発振回路２０によって生成される原振クロック信号を分周することにより、複数種類の分周クロック信号を生成する。分周回路３０は、例えば、フリップフロップを用いた１／２分周回路を複数連結することによって構成される。複数種類の分周クロック信号の周波数は、例えば、１６．３８４ｋＨｚ、８．１９２ｋＨｚ、４．０９６ｋＨｚ、・・・、１Ｈｚである。
【００１７】
図３は、図１に示す分周回路の構成例を示す回路図である。分周回路３０は、複数のフリップフロップ３１、３２、・・・を含んでいる。各々のフリップフロップは、反転出力端子Ｑバーから出力される反転出力信号をデータ入力端子Ｄに入力することにより、クロック信号入力端子Ｃに入力されるクロック信号を１／２分周する。従って、分周回路３０に含まれているフリップフロップの数をＮ個とすると、発振回路１０によって生成される原振クロック信号は１／２Ｎ分周されることになり、分周クロック信号の周期は原振クロック信号の周期の２Ｎ倍となる。
【００１８】
図４は、図３に示すフリップフロップの構成例を示す回路図である。図４に示すように、このフリップフロップは、ＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１によって構成される第１のアナログスイッチと、ＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２によって構成される第１のインバータと、ＰチャネルＭＯＳトランジスタＱＰ１３及びＮチャネルＭＯＳトランジスタＱＮ１３によって構成される第２のインバータと、ＰチャネルＭＯＳトランジスタＱＰ１４及びＮチャネルＭＯＳトランジスタＱＮ１４によって構成される第２のアナログスイッチとを含んでいる。
【００１９】
さらに、このフリップフロップは、ＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１によって構成される第３のアナログスイッチと、ＰチャネルＭＯＳトランジスタＱＰ２２及びＮチャネルＭＯＳトランジスタＱＮ２２によって構成される第３のインバータと、ＰチャネルＭＯＳトランジスタＱＰ２３及びＮチャネルＭＯＳトランジスタＱＮ２３によって構成される第４のインバータと、ＰチャネルＭＯＳトランジスタＱＰ２４及びＮチャネルＭＯＳトランジスタＱＮ２４によって構成される第４のアナログスイッチとを含んでいる。
【００２０】
クロック信号ＣＬＫがローレベルであり反転クロック信号ＣＬＫバーがハイレベルである場合には、第１のアナログスイッチがオン状態となり、第２のアナログスイッチがオフ状態となる。これにより、データ入力端子Ｄに入力されているデータが、第１のアナログスイッチを通過して第１のインバータに入力され、第１のインバータによって反転されて、第２のインバータによってもう一度反転される。
【００２１】
クロック信号ＣＬＫがハイレベルとなり反転クロック信号ＣＬＫバーがローレベルとなると、第１のアナログスイッチがオフ状態となり、第２のアナログスイッチがオン状態となる。これにより、第２のインバータから出力されるデータが第１のインバータに入力されて、正帰還により安定状態となる。同時に、第３のアナログスイッチがオン状態となり、第４のアナログスイッチがオフ状態となる。これにより、第１のインバータから出力されるデータが、第３のアナログスイッチを通過して第３のインバータに入力されて、第３のインバータによって反転され、第４のインバータによってもう一度反転される。従って、クロック信号ＣＬＫがローレベルのときにレベルデータ入力端子Ｄに入力されていたデータがデータ出力端子Ｑから出力され、反転されたデータが反転データ出力端子Ｑバーから出力される。反転されたデータは、データ入力端子Ｄに供給される。
【００２２】
クロック信号ＣＬＫがローレベルとなり反転クロック信号ＣＬＫバーがハイレベルとなると、第３のアナログスイッチがオフ状態となり、第４のアナログスイッチがオン状態となる。これにより、第４のインバータから出力されるデータが第３のインバータに入力されて、正帰還により安定状態となる。同時に、第１のアナログスイッチがオン状態となり、第２のアナログスイッチがオフ状態となる。これにより、データ入力端子Ｄに供給されていた反転されたデータが、第１のアナログスイッチを通過して取り込まれ、次にクロック信号ＣＬＫがハイレベルとなったときにデータ出力端子Ｑから出力される。このようにして、クロック信号ＣＬＫの２倍の周期を有する分周クロック信号が生成される。
【００２３】
このフリップフロップは、第１〜第４のアナログスイッチ及び第１〜第４のインバータが動作可能となる電源電圧が供給されれば動作するので、第２の電源電圧ＬＶＤＤが０．８Ｖであっても、分周回路３０（図３）が動作するのに十分である。再び図１を参照すると、分周回路３０をロジック回路５０から分離することにより、ロジック回路５０の動作ノイズを受けることがなくなる。また、分周回路３０において、発振回路２０に供給されるのと同じ第２の電源電圧ＬＶＤＤが供給されることにより、低消費電力化を実現することができる。
【００２４】
発振回路２０によって生成される原振クロック信号は、レベルシフタ４１に供給されて、第１の電源電圧ＨＶＤＤに対応する振幅を有するようにレベルがシフトされる。また、分周回路３０によって生成される所定数の分周クロック信号は、レベルシフタ４２に供給されて、第１の電源電圧ＨＶＤＤに対応する振幅を有するようにレベルがシフトされる。
【００２５】
ロジック回路５０は、定電圧回路１０によって生成される第１の電源電圧ＨＶＤＤが供給され、分周回路３０によって生成されレベルシフタ４２によってレベルがシフトされた少なくとも１Ｈｚの分周クロック信号に基づいて、計時情報を管理する。例えば、ロジック回路５０は、複数のカウンタを備えており、１Ｈｚの分周クロック信号を計数して、年月日・時分秒の現在日時データを生成するようになっている。ロジック回路５０によって生成された現在日時データは、通信用データ端子を介して半導体集積回路の外部に出力される。
【００２６】
また、発振回路２０によって生成されレベルシフタ４１によってレベルがシフトされた原振クロック信号、及び、分周回路３０によって生成されレベルシフタ４２によってレベルがシフトされた所定数の分周クロック信号が、セレクタ回路６０に供給される。セレクタ回路６０は、定電圧回路１０によって生成される第１の電源電圧ＨＶＤＤが供給され、原振クロック信号と所定数の分周クロック信号との内から１つのクロック信号を選択する。セレクタ回路６０は、例えば、複数のアナログスイッチを含むマルチプレクサによって構成することができる。
【００２７】
ここで、ロジック回路５０が、通信用クロック端子及び通信用データ端子を介して外部との間で通信を行って内部レジスタを設定することにより、外部から要求されるクロック信号を選択するようにしても良い。ロジック回路５０は、外部から要求されるクロック信号を選択するようにセレクタ回路６０を制御するセレクタ制御信号を生成して、セレクタ制御信号をセレクタ回路６０に供給する。
【００２８】
出力回路としてのＡＮＤ回路７０は、出力制御端子に印加される出力制御信号とセレクタ回路６０によって選択されたクロック信号との論理和を求めることにより、出力制御信号がハイレベルに活性化されたときに、セレクタ回路６０によって選択されたクロック信号を出力する。
【００２９】
このようにすれば、出力制御端子を用いて、出力回路がクロック信号を出力端子に供給するか否かを制御することが可能となる。出力回路としては、ＡＮＤ回路の他に、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路等の論理回路を用いることができる。あるいは、アナログスイッチを用いるようにしても良い。
【００３０】
出力回路から出力されるクロック信号は、レベルシフタ８０に供給されて、外部から供給される電源電圧ＶＤＤに対応する振幅を有するようにレベルがシフトされる。これにより、リアルタイムクロック用の半導体集積回路において生成されたクロック信号が、電源電圧ＶＤＤが供給されて動作する周辺回路においても利用できるようになる。また、ロジック回路５０が外部との間で通信を行うことによって内部レジスタを設定することにより、幅広い周波数のクロック信号を供給することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る半導体集積回路の構成を示す回路図。
【図２】図１に示す発振回路の構成例を示す回路図。
【図３】図１に示す分周回路の構成例を示す回路図。
【図４】図３に示すフリップフロップの構成例を示す回路図。
【符号の説明】
【００３２】
１０ 定電圧回路、 ２０ 発振回路、 ２１ 水晶振動子、 ２２ 帰還抵抗、 ２３ インバータ、 ２４、２５ コンデンサ、 ３０ 分周回路、 ３１、３２、・・・ フリップフロップ、 ４１、４２、８０ レベルシフタ、 ５０ ロジック回路、 ６０ セレクタ回路、 ７０ ＡＮＤ回路、 ＱＰ１１〜ＱＰ２４ ＰチャネルＭＯＳトランジスタ、 ＱＮ１１〜ＱＮ２４ ＮチャネルＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、計時情報を管理するリアルタイムクロック用の半導体集積回路に関する。
【背景技術】
【０００２】
計時情報を管理するリアルタイムクロック（ＲＴＣ）用の半導体集積回路（ＩＣ）においては、発振回路が原振クロック信号を生成し、原振クロック信号を分周して得られる分周クロック信号に基づいてロジック回路が動作する。ここで、発振回路は、ロジック回路に供給される電源電圧よりも低い電源電圧が供給されて動作することが可能である。
【０００３】
従来は、原振クロック信号を分周する分周回路がロジック回路内に設けられていたので、ロジック回路のノイズが分周クロック信号に混入し易く、また、ロジック回路用の電源電圧が分周回路に供給されて分周回路が動作するので、消費電力が大きかった。また、原振クロック信号又は分周クロック信号は、リアルタイムクロック用の半導体集積回路の内部のみで使用されており、周辺回路に供給されることがなかったので、周辺回路において原振クロック信号又は分周クロック信号と同じ周波数のクロック信号を必要とする場合には、その周辺回路用に別のクロック信号源を用意する必要があり、回路規模の増加や消費電力の増加や部品コストの増加を招いていた。
【０００４】
関連する技術として、特許文献１には、低消費電流および安定動作を実現することができるリアルタイムクロック装置、及び、該リアルタイムクロック装置を用いた半導体装置並びに電子機器が開示されている。このリアルタイムクロック装置は、水晶発振回路と、該水晶発振回路の出力を分周してリアルタイムクロック信号を出力する計時回路と、外部との間で信号のやり取りをするためのインターフェース回路とを具備するリアルタイムクロック装置であって、前記水晶発振回路は第１の電圧ＶＲ１で駆動され、前記計時回路の少なくとも一部分は第２の電圧ＶＲ２で駆動され、前記計時回路の残りの部分および前記インターフェース回路は第３の電圧ＶＤＤで駆動され、前記各電圧は、第１の電圧ＶＲ１＜第２の電圧ＶＲ２＜第３の電圧ＶＤＤの大小関係を有することを特徴としている。
【０００５】
特許文献１によれば、計時回路の少なくとも一部分における消費電力をある程度低減することができる。しかしながら、その電源電圧は、水晶発振回路の電源電圧よりも大きいので、消費電力の低減が十分ではない。また、特許文献１には、リアルタイムクロック装置において生成されたクロック信号を周辺回路において利用することに関しては、特に開示されていない。
【特許文献１】特開２００８−８５４１４号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、計時情報を管理するリアルタイムクロック用の半導体集積回路の消費電力をさらに低減すると共に、リアルタイムクロック用の半導体集積回路において生成されたクロック信号を周辺回路においても利用できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、外部から供給される電源電圧に基づいて、第１の電源電圧、及び、該第１の電源電圧よりも低い第２の電源電圧を生成する定電圧回路と、定電圧回路によって生成される第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、定電圧回路によって生成される第２の電源電圧が供給され、発振回路によって生成される原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、定電圧回路によって生成される第１の電源電圧が供給され、分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、発振回路によって生成される原振クロック信号と分周回路によって生成される所定数の分周クロック信号との内の１つを選択するセレクタ回路と、セレクタ回路によって選択されたクロック信号を出力端子に供給する出力回路とを具備する。
【０００８】
ここで、ロジック回路が、外部との間で通信を行うことにより、外部から要求されるクロック信号を選択するようにセレクタ回路を制御するようにしても良い。また、この半導体集積回路は、出力回路がクロック信号を出力端子に供給するか否かを制御するための出力制御端子をさらに具備するようにしても良い。
【発明の効果】
【０００９】
本発明によれば、リアルタイムクロック用の半導体集積回路において、第１の電源電圧よりも低い第２の電源電圧が供給されて原振クロック信号を分周する分周回路と、原振クロック信号と所定数の分周クロック信号との内の１つを選択するセレクタ回路と、セレクタ回路によって選択されたクロック信号を出力端子に供給する出力回路とを設けたことにより、消費電力をさらに低減すると共に、生成されたクロック信号を周辺回路においても利用できるようにすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係るリアルタイムクロック用の半導体集積回路の構成を示す回路図である。
【００１１】
図１に示すように、この半導体集積回路は、定電圧回路１０と、発振回路２０と、分周回路３０と、レベルシフタ４１及び４２と、ロジック回路５０と、セレクタ回路６０と、出力回路（図１においては、ＡＮＤ回路７０を示す）と、レベルシフタ８０とを内蔵している。
【００１２】
この半導体集積回路は、外部から電源電位ＶＤＤ及びＶＳＳが供給されて動作する。以下においては、電源電位ＶＤＤが５．５Ｖで、電源電位ＶＳＳが０Ｖ（接地電位）である場合について説明する。定電圧回路１０は、外部から供給される電源電圧ＶＤＤに基づいて、第１の電源電圧ＨＶＤＤ（例えば、２．４Ｖ）、及び、第１の電源電圧ＨＶＤＤよりも低い第２の電源電圧ＬＶＤＤ（例えば、０．８Ｖ）を生成する。
【００１３】
発振回路２０は、定電圧回路１０によって生成される第２の電源電圧ＬＶＤＤが供給され、発振動作を行うことにより原振クロック信号を生成する。発振回路２０としては、例えば、水晶振動子を用いた水晶発振回路が用いられる。原振クロック信号の周波数は、例えば、３２．７６８ｋＨｚである。
【００１４】
図２は、図１に示す発振回路の構成例を示す回路図である。図２に示すように、発振回路２０において、インバータ２３の入出力端子間に、水晶振動子２１と帰還抵抗２２とが並列に接続され、さらに、インバータ２３の入力端子と接地電位との間にコンデンサ２４が接続され、インバータ２３の出力端子と接地電位との間にコンデンサ２５が接続されている。インバータ２３の出力信号は、水晶振動子２１等により所定の位相回転を与えられてインバータ２３の入力端子に帰還され、これにより発振動作が行われる。発振回路２０は、インバータ２３が動作可能となる電源電圧が供給されれば動作するので、第２の電源電圧ＬＶＤＤが０．８Ｖであっても、発振回路２０が動作するのに十分である。
【００１５】
ここで、水晶振動子２１を半導体集積回路の外部に外付けとして、それ以外の素子を半導体集積回路に内蔵するようにしても良い。さらに、帰還抵抗２２、又は、コンデンサ２４及び２５を外付けとしても良い。なお、発振回路２０としては、水晶発振回路以外にも、セラミック振動子、ＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いる発振回路や、ＣＲ又はＬＣを用いる発振回路や、多段接続されたインバータを用いる発振回路等を使用することができる。
【００１６】
再び図１を参照すると、分周回路３０は、定電圧回路１０によって生成される第２の電源電圧ＬＶＤＤが供給され、発振回路２０によって生成される原振クロック信号を分周することにより、複数種類の分周クロック信号を生成する。分周回路３０は、例えば、フリップフロップを用いた１／２分周回路を複数連結することによって構成される。複数種類の分周クロック信号の周波数は、例えば、１６．３８４ｋＨｚ、８．１９２ｋＨｚ、４．０９６ｋＨｚ、・・・、１Ｈｚである。
【００１７】
図３は、図１に示す分周回路の構成例を示す回路図である。分周回路３０は、複数のフリップフロップ３１、３２、・・・を含んでいる。各々のフリップフロップは、反転出力端子Ｑバーから出力される反転出力信号をデータ入力端子Ｄに入力することにより、クロック信号入力端子Ｃに入力されるクロック信号を１／２分周する。従って、分周回路３０に含まれているフリップフロップの数をＮ個とすると、発振回路１０によって生成される原振クロック信号は１／２Ｎ分周されることになり、分周クロック信号の周期は原振クロック信号の周期の２Ｎ倍となる。
【００１８】
図４は、図３に示すフリップフロップの構成例を示す回路図である。図４に示すように、このフリップフロップは、ＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１によって構成される第１のアナログスイッチと、ＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２によって構成される第１のインバータと、ＰチャネルＭＯＳトランジスタＱＰ１３及びＮチャネルＭＯＳトランジスタＱＮ１３によって構成される第２のインバータと、ＰチャネルＭＯＳトランジスタＱＰ１４及びＮチャネルＭＯＳトランジスタＱＮ１４によって構成される第２のアナログスイッチとを含んでいる。
【００１９】
さらに、このフリップフロップは、ＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１によって構成される第３のアナログスイッチと、ＰチャネルＭＯＳトランジスタＱＰ２２及びＮチャネルＭＯＳトランジスタＱＮ２２によって構成される第３のインバータと、ＰチャネルＭＯＳトランジスタＱＰ２３及びＮチャネルＭＯＳトランジスタＱＮ２３によって構成される第４のインバータと、ＰチャネルＭＯＳトランジスタＱＰ２４及びＮチャネルＭＯＳトランジスタＱＮ２４によって構成される第４のアナログスイッチとを含んでいる。
【００２０】
クロック信号ＣＬＫがローレベルであり反転クロック信号ＣＬＫバーがハイレベルである場合には、第１のアナログスイッチがオン状態となり、第２のアナログスイッチがオフ状態となる。これにより、データ入力端子Ｄに入力されているデータが、第１のアナログスイッチを通過して第１のインバータに入力され、第１のインバータによって反転されて、第２のインバータによってもう一度反転される。
【００２１】
クロック信号ＣＬＫがハイレベルとなり反転クロック信号ＣＬＫバーがローレベルとなると、第１のアナログスイッチがオフ状態となり、第２のアナログスイッチがオン状態となる。これにより、第２のインバータから出力されるデータが第１のインバータに入力されて、正帰還により安定状態となる。同時に、第３のアナログスイッチがオン状態となり、第４のアナログスイッチがオフ状態となる。これにより、第１のインバータから出力されるデータが、第３のアナログスイッチを通過して第３のインバータに入力されて、第３のインバータによって反転され、第４のインバータによってもう一度反転される。従って、クロック信号ＣＬＫがローレベルのときにレベルデータ入力端子Ｄに入力されていたデータがデータ出力端子Ｑから出力され、反転されたデータが反転データ出力端子Ｑバーから出力される。反転されたデータは、データ入力端子Ｄに供給される。
【００２２】
クロック信号ＣＬＫがローレベルとなり反転クロック信号ＣＬＫバーがハイレベルとなると、第３のアナログスイッチがオフ状態となり、第４のアナログスイッチがオン状態となる。これにより、第４のインバータから出力されるデータが第３のインバータに入力されて、正帰還により安定状態となる。同時に、第１のアナログスイッチがオン状態となり、第２のアナログスイッチがオフ状態となる。これにより、データ入力端子Ｄに供給されていた反転されたデータが、第１のアナログスイッチを通過して取り込まれ、次にクロック信号ＣＬＫがハイレベルとなったときにデータ出力端子Ｑから出力される。このようにして、クロック信号ＣＬＫの２倍の周期を有する分周クロック信号が生成される。
【００２３】
このフリップフロップは、第１〜第４のアナログスイッチ及び第１〜第４のインバータが動作可能となる電源電圧が供給されれば動作するので、第２の電源電圧ＬＶＤＤが０．８Ｖであっても、分周回路３０（図３）が動作するのに十分である。再び図１を参照すると、分周回路３０をロジック回路５０から分離することにより、ロジック回路５０の動作ノイズを受けることがなくなる。また、分周回路３０において、発振回路２０に供給されるのと同じ第２の電源電圧ＬＶＤＤが供給されることにより、低消費電力化を実現することができる。
【００２４】
発振回路２０によって生成される原振クロック信号は、レベルシフタ４１に供給されて、第１の電源電圧ＨＶＤＤに対応する振幅を有するようにレベルがシフトされる。また、分周回路３０によって生成される所定数の分周クロック信号は、レベルシフタ４２に供給されて、第１の電源電圧ＨＶＤＤに対応する振幅を有するようにレベルがシフトされる。
【００２５】
ロジック回路５０は、定電圧回路１０によって生成される第１の電源電圧ＨＶＤＤが供給され、分周回路３０によって生成されレベルシフタ４２によってレベルがシフトされた少なくとも１Ｈｚの分周クロック信号に基づいて、計時情報を管理する。例えば、ロジック回路５０は、複数のカウンタを備えており、１Ｈｚの分周クロック信号を計数して、年月日・時分秒の現在日時データを生成するようになっている。ロジック回路５０によって生成された現在日時データは、通信用データ端子を介して半導体集積回路の外部に出力される。
【００２６】
また、発振回路２０によって生成されレベルシフタ４１によってレベルがシフトされた原振クロック信号、及び、分周回路３０によって生成されレベルシフタ４２によってレベルがシフトされた所定数の分周クロック信号が、セレクタ回路６０に供給される。セレクタ回路６０は、定電圧回路１０によって生成される第１の電源電圧ＨＶＤＤが供給され、原振クロック信号と所定数の分周クロック信号との内から１つのクロック信号を選択する。セレクタ回路６０は、例えば、複数のアナログスイッチを含むマルチプレクサによって構成することができる。
【００２７】
ここで、ロジック回路５０が、通信用クロック端子及び通信用データ端子を介して外部との間で通信を行って内部レジスタを設定することにより、外部から要求されるクロック信号を選択するようにしても良い。ロジック回路５０は、外部から要求されるクロック信号を選択するようにセレクタ回路６０を制御するセレクタ制御信号を生成して、セレクタ制御信号をセレクタ回路６０に供給する。
【００２８】
出力回路としてのＡＮＤ回路７０は、出力制御端子に印加される出力制御信号とセレクタ回路６０によって選択されたクロック信号との論理和を求めることにより、出力制御信号がハイレベルに活性化されたときに、セレクタ回路６０によって選択されたクロック信号を出力する。
【００２９】
このようにすれば、出力制御端子を用いて、出力回路がクロック信号を出力端子に供給するか否かを制御することが可能となる。出力回路としては、ＡＮＤ回路の他に、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路等の論理回路を用いることができる。あるいは、アナログスイッチを用いるようにしても良い。
【００３０】
出力回路から出力されるクロック信号は、レベルシフタ８０に供給されて、外部から供給される電源電圧ＶＤＤに対応する振幅を有するようにレベルがシフトされる。これにより、リアルタイムクロック用の半導体集積回路において生成されたクロック信号が、電源電圧ＶＤＤが供給されて動作する周辺回路においても利用できるようになる。また、ロジック回路５０が外部との間で通信を行うことによって内部レジスタを設定することにより、幅広い周波数のクロック信号を供給することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る半導体集積回路の構成を示す回路図。
【図２】図１に示す発振回路の構成例を示す回路図。
【図３】図１に示す分周回路の構成例を示す回路図。
【図４】図３に示すフリップフロップの構成例を示す回路図。
【符号の説明】
【００３２】
１０ 定電圧回路、 ２０ 発振回路、 ２１ 水晶振動子、 ２２ 帰還抵抗、 ２３ インバータ、 ２４、２５ コンデンサ、 ３０ 分周回路、 ３１、３２、・・・ フリップフロップ、 ４１、４２、８０ レベルシフタ、 ５０ ロジック回路、 ６０ セレクタ回路、 ７０ ＡＮＤ回路、 ＱＰ１１〜ＱＰ２４ ＰチャネルＭＯＳトランジスタ、 ＱＮ１１〜ＱＮ２４ ＮチャネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
外部から供給される電源電圧に基づいて、第１の電源電圧、及び、該第１の電源電圧よりも低い第２の電源電圧を生成する定電圧回路と、
前記定電圧回路によって生成される第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、
前記定電圧回路によって生成される第２の電源電圧が供給され、前記発振回路によって生成される原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、
前記定電圧回路によって生成される第１の電源電圧が供給され、前記分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、
前記発振回路によって生成される原振クロック信号と前記分周回路によって生成される所定数の分周クロック信号との内の１つを選択するセレクタ回路と、
前記セレクタ回路によって選択されたクロック信号を出力端子に供給する出力回路と、
を具備する半導体集積回路。
【請求項２】
前記ロジック回路が、外部との間で通信を行うことにより、外部から要求されるクロック信号を選択するように前記セレクタ回路を制御する、請求項１記載の半導体集積回路。
【請求項３】
前記出力回路がクロック信号を出力端子に供給するか否かを制御するための出力制御端子をさらに具備する、請求項１又は２記載の半導体集積回路。
【請求項１】
外部から供給される電源電圧に基づいて、第１の電源電圧、及び、該第１の電源電圧よりも低い第２の電源電圧を生成する定電圧回路と、
前記定電圧回路によって生成される第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、
前記定電圧回路によって生成される第２の電源電圧が供給され、前記発振回路によって生成される原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、
前記定電圧回路によって生成される第１の電源電圧が供給され、前記分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、
前記発振回路によって生成される原振クロック信号と前記分周回路によって生成される所定数の分周クロック信号との内の１つを選択するセレクタ回路と、
前記セレクタ回路によって選択されたクロック信号を出力端子に供給する出力回路と、
を具備する半導体集積回路。
【請求項２】
前記ロジック回路が、外部との間で通信を行うことにより、外部から要求されるクロック信号を選択するように前記セレクタ回路を制御する、請求項１記載の半導体集積回路。
【請求項３】
前記出力回路がクロック信号を出力端子に供給するか否かを制御するための出力制御端子をさらに具備する、請求項１又は２記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−１０３６７１（Ｐ２０１０−１０３６７１Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２００８−２７１７４２（Ｐ２００８−２７１７４２）
【出願日】平成２０年１０月２２日（２００８．１０．２２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２０年１０月２２日（２００８．１０．２２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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