固体撮像装置及びその製造方法
【課題】 モジュールのサイズを縮小する。
【解決手段】本実施形態の固体撮像装置は、第１の面と前記第１の面に対向する第２の面を有する半導体基板１０と、半導体基板１０内に設けられ、第２の面側のレンズを介して照射された光を光電変換する画素３と、第１の面上の素子７を覆う絶縁膜９２，９６上に設けられ、溝６９を有する支持基板１９と、絶縁膜９２，９６上に設けられ、支持基板１９の溝６９内に格納されるデバイス６０と、を含んでいる。
【解決手段】本実施形態の固体撮像装置は、第１の面と前記第１の面に対向する第２の面を有する半導体基板１０と、半導体基板１０内に設けられ、第２の面側のレンズを介して照射された光を光電変換する画素３と、第１の面上の素子７を覆う絶縁膜９２，９６上に設けられ、溝６９を有する支持基板１９と、絶縁膜９２，９６上に設けられ、支持基板１９の溝６９内に格納されるデバイス６０と、を含んでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＯＭＳイメージセンサは、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。これらのカメラの小型化のため、イメージセンサを含むカメラモジュールの面積の縮小及び薄型化が要求されている。
【０００３】
一般に、イメージセンサをモジュール化する際、チップコンデンサのような受動素子やイメージセンサのドライバチップのような半導体チップが、ユーザに応じて異なる特性及び性能を満たすように、イメージセンサとは別途の構成部材として、イメージセンサとともに実装基板上に搭載される。そのため、カメラモジュールのサイズの小型化が困難になっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１０８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
モジュールのサイズを縮小できる固体撮像装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の固体撮像装置は、第１の面と前記第１の面に対向する第２の面を有する半導体基板と、前記半導体基板内に設けられ、前記第２の面側のレンズを介して照射された光を光電変換する画素と、前記第１の面上の素子を覆う絶縁膜上に設けられ、溝を有する支持基板と、前記絶縁膜上に設けられ、前記支持基板の前記溝内に格納されるデバイスと、を含む。
【図面の簡単な説明】
【０００７】
【図１】カメラモジュールの内部構成を説明するためのブロック図。
【図２】カメラモジュールの構造を模式的に示す断面図。
【図３】イメージセンサのレイアウトの一例を示す平面図。
【図４】第１の実施形態の固体撮像装置の構造を説明するための断面図。
【図５】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図６】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図７】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図８】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図９】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１０】第２の実施形態の固体撮像装置の構造を説明するための断面図。
【図１１】第２の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１２】第２の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１３】第３の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１４】第３の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【発明を実施するための形態】
【０００８】
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１） 第１の実施形態
図１乃至図９を参照して、第１の実施形態に係る固体撮像装置及びその製造方法について、説明する。
【００１０】
（ａ） 構成
図１乃至図４を用いて、第１の実施形態の固体撮像装置の構成について、説明する。
【００１１】
図１及び図２を用いて、本実施形態の固体撮像装置を含むモジュールの全体構成について説明する。本実施形態の固体撮像装置のことを、イメージセンサとよぶ。
【００１２】
図１は、本実施形態におけるモジュールの回路構成の一例を示すブロック図を示している。図２は、本実施形態におけるモジュールの構造の一例を示す模式図である。以下では、本実施形態のイメージセンサを含むモジュールのことを、カメラモジュールとよぶ。
【００１３】
図１に示されるように、カメラモジュール１は、イメージセンサ１００を有する。イメージセンサ１００は、画像に対応する入射光を、電気信号に変換する。カメラモジュール１は、例えば、信号処理部１０１、演算部１０２、入出力部１０３及び光学レンズ１０４を有する。
【００１４】
信号処理部（例えば、ＤＳＰ：Digital Signal Processor）１０１は、イメージセンサ１００から出力された電気信号を処理する。
入出力部１０３は、モジュール１内からの信号及び外部からの信号のインタフェースとして機能する。
演算部（例えば、ＭＰＵ：Micro - Processing Unit）１０２は、外部からの信号に基づいて、モジュール１全体の動作を制御する。
光学レンズ部１０４は、入射光をイメージセンサ１００に集光し、入射光に対応する画像をイメージセンサ１００上に結像させる。
【００１５】
図２に示されるように、イメージセンサ（イメージセンサチップ）１００は、実装基板２００上に設けられる。イメージセンサ１００は、電極（例えば、半田ボール）１１８やボンディングワイヤ（図示せず）によって、実装基板２００に形成された配線（図示せず）に接続される。
【００１６】
フィルタや保護膜などの積層体１１４が、接着剤を介して、イメージセンサ１００上に取り付けられる。
【００１７】
光学レンズ部１０４を含むレンズホルダ１１７が、イメージセンサ１００に取り付けられる。光学レンズ部１０４からの光は、イメージセンサ１００に取り付けられたマイクロレンズアレイＭＬを介して、チップ内の画素アレイに照射される。イメージセンサ１００の側面を覆うように、シールド部１１９が、イメージセンサ１００及びレンズホルダ１１７に取り付けられる。
【００１８】
図３及び図４を用いて、本実施形態における固体撮像装置（イメージセンサ）の構造について、説明する。図３は、本実施形態のイメージセンサのチップレイアウトの一例を示す模式図である。図４は、本実施形態のイメージセンサの構造を模式的に示す断面図である。
【００１９】
図１に示すように、本実施形態のイメージセンサ１００において、画素アレイ２及び周辺領域６が、１つの半導体基板１０内に設けられている。半導体基板１０は、例えば、ｐ型シリコン基板である。半導体基板１０は、シリコン基板に限定されず、例えば、ＳＯＩ（Silicon-On-Insulator）基板の絶縁体上に形成されたシリコン層（エピタキシャル層）でもよい。半導体基板１０は、素子が形成される素子形成基板である。
【００２０】
例えば、半導体基板１０上に、イメージセンサ１００と他の装置（回路）とを接続するためのパッド（図示せず）が、設けられている。
【００２１】
図３及び図４に示すように、画素アレイ２内に、少なくとも１つの光電変換素子３を含むセル形成領域２０が、２次元に配列されている。セル形成領域２０は、半導体基板１０内に設けられた半導体領域である。本実施形態において、１つの光電変換素子３は、１つの画素に対応する。光電変換素子３は、例えば、フォトダイオードである。
【００２２】
例えば、フォトダイオード３を用いて、ＣＭＯＳセンサ又はＣＣＤセンサが構成される。フォトダイオード３は、画像に対応する入射光を、入射光の光量に応じた電気信号（電荷、電圧）に光電変換する。フォトダイオード３は、入射光の光量に応じて不純物層３１内に発生した電荷を蓄積する。
【００２３】
図４に示されるように、フォトダイオード３は、半導体基板（又は、半導体層）１０内に、形成される。
【００２４】
フォトダイオード３は、半導体基板１０内に形成された少なくとも１つの不純物層３１から構成される。半導体基板１０がｐ型の導電型である場合、少なくとも１つの不純物層３１はｎ型の導電型を有する。但し、フォトダイオード３の特性（例えば、感度）を向上させるために、導電型及び不純物濃度が異なる複数の不純物層によって、フォトダイオード３が形成されてもよい。
【００２５】
フォトダイオード３の形成領域（フォトダイオード形成領域）は、セル形成領域２０内に設けられている。セル形成領域２０は、少なくとも１つのフォトダイオード形成領域を含む。
【００２６】
半導体基板１０内に、フローティングディフュージョン（浮遊拡散層、検出部）４としての不純物層４が、設けられている。不純物層４は、例えば、ｎ型の導電型を有する。フローティングディフュージョンとしての不純物層４は、フォトダイオード３から後述の電界効果トランジスタ５を経由して出力された電荷を、保持する。不純物層４に出力された電荷量に応じて、フローティングディフュージョン４の電位が変動し、その電位の変動が入射光に応じた電気信号として検出される。
【００２７】
フォトダイオード３とフローティングディフュージョン４との間において、電界効果トランジスタ５が、半導体基板１０上に設けられている。電界効果トランジスタ５は、例えば、ｎチャネル型のＭＯＳトランジスタである。電界効果トランジスタ５は、例えば、フォトダイオード３が含むｎ型不純物層３１とフローティングディフュージョンとしてのｎ型不純物層４とを、ソース及びドレインとして用いている。電界効果トランジスタ５のゲート電極５１は、ゲート絶縁膜５２を挟んで、半導体基板１０内のチャネル領域上に設けられる。
【００２８】
電界効果トランジスタ５の電流経路の一端（ソース）は、フォトダイオード３のカソードに接続され、電界効果トランジスタ５の電流経路の他端（ドレイン）はフローティングディフュージョン４に接続されている。フォトダイオード３のアノードは、グランド電位に接続されている。電界効果トランジスタ５は、フォトダイオード３からフローティングディフュージョン４への電荷の放出を制御する。電界効果トランジスタ５がオフ状態である場合、フォトダイオード３における電荷の蓄積状態が維持される。電界効果トランジスタ５がオン状態である場合、フォトダイオード３に蓄積された電荷が、オン状態の電界効果トランジスタ５のチャネルを経由して、フローティングディフュージョン４に出力される。このように、フォトダイオード３の電荷の蓄積／放出を制御するトランジスタ５のことを、トランスファゲート５とよぶ。
【００２９】
画素アレイ２の複数のセル形成領域２０内には、セル２０がそれぞれ設けられている。セル２０は、画素の制御単位として用いられている。セル２０は、フォトダイオード３、フローティングディフュージョン４及びトランスファゲート５を少なくとも含む。ただし、セル２０は、イメージセンサの回路構成に応じて、これらの構成要素に加え、他の構成要素を含んでもよい。例えば、セル２０は、アンプトランジスタやリセットトランジスタとよばれる電界効果トランジスタを、構成要素として含む。
【００３０】
例えば、アンプトランジスタのゲート電極は、フローティングディフュージョンに接続される。リセットトランジスタのソースは、電源に接続され、リセットトランジスタのドレインは、フローティングディフュージョン４及びアンプトランジスタのソースに接続される。アンプトランジスタは、フローティングディフュージョン４の電位レベルに応じて、セル（画素）からの出力信号（出力電圧）を増幅する。リセットトランジスタは、フローティングディフュージョン４の電位レベルを、リセット状態にする。また、セルは、アドレストランジスタとよばれる電界効果トランジスタを含んでもよい。アドレストランジスタは、制御信号に基づいて、選択されたセルを活性化する。
【００３１】
セルの構造は、１画素１セル構造でもよいし、２画素１セル構造でもよい。２画素１セル構造は、１つのフローティングディフュージョンに対して、２つのフォトダイオード３が接続される。
【００３２】
素子分離領域は、隣接するセル形成領域及び隣接する画素を取り囲むように、半導体基板１０内に設けられている。素子分離領域によって、互いに隣接する画素が、電気的に分離される。画素アレイ２内の素子分離領域内に、素子分離層９０が設けられている。画素アレイ２内において、素子分離層９０は、例えば、不純物層（素子分離不純物層とよぶ）によって、形成される。尚、素子分離層は、ＳＴＩ構造の絶縁膜（素子分離絶縁膜）によって、形成されてもよい。
【００３３】
図３及び図４に示されるように、周辺領域６は、画素アレイ２に隣接するように、半導体基板１０内に設けられる。
【００３４】
周辺領域６内には、アナログ回路やロジック回路などの周辺回路が設けられている。より具体的には、ロウ又はカラム選択回路のような画素アレイ２の動作を制御する回路や、ＡＤ（Analog - digital）変換回路のような画素アレイ２からの信号を処理する回路が、周辺領域６内に設けられている。
【００３５】
周辺領域６は、例えば、素子分離領域によって、画素アレイ２から電気的に分離されている。周辺領域６を区画するための素子分離領域内には、例えば、ＳＴＩ構造の素子分離絶縁膜９１が埋め込まれている。
【００３６】
周辺領域６内の回路は、電界効果トランジスタ７、抵抗素子、容量素子などの複数の素子によって形成される。図４においては、図示の簡単化のため、電界効果トランジスタ７のみが、示されている。また、図４において、１つの電界効果トランジスタのみが図示されているが、半導体基板１０上に、複数のトランジスタが設けられているのは、もちろんである。
【００３７】
例えば、周辺領域６内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、半導体基板１０内のウェル領域１５内に設けられている。ウェル領域１５内に、２つの拡散層（不純物層）７３が設けられている。これらの２つの拡散層７３は、トランジスタ７のソース／ドレインとして、機能する。２つの拡散層７３間のウェル領域（チャネル領域）表面に、ゲート絶縁膜７２を介して、ゲート電極７１が設けられる。これによって、ウェル領域１５内に、電界効果トランジスタ７が、形成される。
【００３８】
尚、電界効果トランジスタ７が、ｐチャネル型であるかｎチャネル型であるかは、そのトランジスタ７が設けられるウェル領域１５の導電型及びソース／ドレインとなる拡散層７３の導電型によって、決まる。
【００３９】
トランジスタ５，７のゲート電極５１，７１及びフォトダイオード３の上面を覆うように、複数の層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅが、半導体基板１０上に積層されている。層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅには、例えば、酸化シリコンが用いられる。
【００４０】
本実施形態のイメージセンサには、多層配線技術が用いられている。すなわち、積層された層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ内に、各配線レベル（基板表面を基準とした高さ）に応じて、複数の配線８０が設けられている。各配線８０は、層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ内のそれぞれに埋め込まれたプラグ８１，ＣＰ１，ＣＰ２によって、直上の配線レベルに位置する他の配線に、電気的に接続されている。尚、配線８０は、素子及び回路に接続されないダミー層（例えば、遮光膜）を含む。
【００４１】
トランジスタ５，７のゲート電極５１，７１やソース／ドレイン７３、半導体基板１０上に形成された素子の端子は、コンタクトプラグＣＰ１を介して、基板１０側から数えて１番目（最下層）の配線レベルに位置する配線８０に接続される。複数の配線８０は、半導体基板１０上に設けられた複数の素子を接続する。これによって、複数の回路が形成される。
【００４２】
層間絶縁膜９２Ａは、半導体基板１０側から数えて最下層の配線レベルに位置する。層間絶縁膜９２Ａ上に、層間絶縁膜９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅが順次積層されている。本実施形態において、層間絶縁膜９２Ｅを、最上層の層間絶縁膜とする。尚、以下では、各配線レベルの層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅを区別しない場合には、層間絶縁膜９２と表記する。
【００４３】
ここで、本実施形態において、素子が形成された面、より具体的には、トランジスタ５，７のゲート電極５１，７１が設けられている半導体基板１０の面（第１の面）を半導体基板１０の表面とよぶ。半導体基板１０の表面上には、多層配線技術によって形成された層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２が設けられている。そして、半導体基板１０の表面に対向する面（第２の面）を、裏面とよぶ。
【００４４】
本実施形態において、図４に示されるように、半導体基板１０の裏面上に、例えば、保護層（図示せず）や接着層（図示せず）を介して、カラーフィルタＣＦが設けられる。カラーフィルタＣＦは、半導体基板１０の裏面側において画素アレイ２上方に、設けられている。カラーフィルタＣＦは、１つの画素（フォトダイオード３）に対して、例えば、赤（Ｒ）に対応する波長の光を透過するフィルタ、緑（Ｇ）に対応する波長の光を透過するフィルタ及び青（Ｂ）に対応する波長の光を透過するフィルタを含み、それらのフィルタが所定のパターンで配列されている。尚、カラーフィルタＣＦは、赤、緑及び青に加え、黄色や可視光の全波長域を透過させる白（Ｗ）のフィルタを有してもよい。カラーフィルタ７０は、例えば、ベイヤー配列やＷＲＧＢ配列などの配列パターンを有する。
【００４５】
マイクロレンズアレイＭＬは、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタＣＦ上に取り付けられている。
【００４６】
マイクロレンズアレイＭＬは、カラーフィルタＣＦを介して、画素アレイ２上方に設けられている。マイクロレンズアレイＭＬは、１つの画素（フォトダイオード３）にそれぞれ対応するマイクロレンズが、２次元に配列されることによって、形成されている。マイクロレンズアレイＭＬは、入射光を集光する。尚、マイクロレンズＭＬ及びカラーフィルタＣＦを取り付けるための接着層／保護層は、入射光に対して透過性を有する。
【００４７】
マイクロレンズアレイＭＬが取り付けられた面は、半導体基板１０の裏面である。このように、本実施形態のイメージセンサにおいて、マイクロレンズアレイＭＬ及びカラーフィルタは、トランジスタのゲート電極７１及び層間絶縁膜９２が設けられた面（表面）とは、反対側の面（裏面）に設けられている。素子が形成された半導体基板１０は、層間絶縁膜９２とマイクロレンズアレイＭＬとに挟まれている。
【００４８】
画像としての入射光は、マイクロレンズアレイＭＬ及びカラーフィルタＣＦを経由して、半導体基板１０の裏面側から画素アレイ２に照射される。
【００４９】
本実施形態のイメージセンサのように、素子が形成された基板の表面に対向する裏面からの光が画素に照射される構造のイメージセンサは、裏面照射型イメージセンサとよばれる。
【００５０】
例えば、ＴＳＶ（Through Substrate Via）技術によって、半導体基板１０の表面側から裏面側に向かって半導体基板１０を貫通するように、貫通孔（開口部）が半導体基板１０内に形成される。その貫通孔内に、ビア（貫通ビア）８８が埋め込まれる。貫通孔の側面上に、絶縁層９８が設けられ、貫通ビア８８は、絶縁層９８によって、半導体基板１０から電気的に分離されている。
【００５１】
貫通ビア８８は、コンタクトプラグＣＰ２を経由して、層間絶縁膜９２内の配線８０に接続される。また、貫通ビア８８は、半導体基板１０の裏面上に設けられたパッド（電極）８９に接続される。パッド８９は、貫通ビア８８上及び絶縁層９９上に設けられている。パッド８９は、絶縁層９９によって半導体基板１０から電気的に分離されている。このように、裏面照射型イメージセンサにおいて、半導体基板１０の裏面側に、パッド８９が設けられてもよい。
【００５２】
尚、裏面照射型イメージセンサにおいて、半導体基板１０の裏面側に、周辺領域を設け、その裏面側の周辺領域内に、素子を形成してもよい。これによって、イメージセンサのチップサイズを小さくできる。
【００５３】
最上層の層間絶縁膜９２Ｅ上に、再配線技術によって形成された配線８２が、設けられている。以下では、再配線技術によって形成された配線８２のことを、再配線８２とよぶ。再配線８２は、絶縁層（例えば、樹脂層）９６に、覆われている。絶縁層９６は、層間絶縁膜９２とともに、半導体基板１０の表面側を覆う。再配線８２は、電極（ビアプラグ）８３を介して、配線８０に接続される。再配線８２は、例えば、パッド（図示）に接続されている。尚、絶縁層９６及び再配線８２は、多層配線技術で形成された絶縁膜及び配線としてもよい。
【００５４】
基板１０の表面側の再配線（パッド）８２及び基板１０の裏面側のパッド８９によって、イメージセンサ１００と外部装置との間において信号が入出力されたり、イメージセンサ１００に電圧が供給されたりする。
【００５５】
支持基板１９は、絶縁層９６上に設けられている。支持基板１９は、例えば、保護層（図示せず）及び接着層（図示せず）を介して、絶縁層９６上に積層される。支持基板１９には、例えば、シリコン基板や絶縁性基板が用いられる。支持基板１９の厚さ（積層方向における寸法）は、例えば、２００μｍから４００μｍ程度である。尚、半導体基板１０の底部（裏面）から再配線層８２を覆う絶縁層９６までの厚さは、例えば、４μｍから６μｍ程度である。このように、支持基板１９は、画素が形成される半導体基板１０よりも厚い。
【００５６】
本実施形態のイメージセンサにおいて、支持基板１９内には、溝６９が設けられている。支持基板１９において溝６９の開口が形成されている面が、絶縁層９６に取り付けられる。溝６９と絶縁層９６とによって、空隙（キャビティともよばれる）が形成される。
【００５７】
溝（空隙）６９内に、デバイス（電子部品）６０が設けられている。これらのデバイス６０は、例えば、チップコンデンサなどのモジュールを形成するための受動素子である。または、デバイス６０は、例えば、ドライバチップ、ＤＳＰチップ１０１、ＭＰＵチップ１０２などのようなモジュールを形成するための半導体チップである。但し、デバイス６０は、イメージセンサを形成するための素子でもよい。デバイス６０の特性及び種類は、カメラモジュールの仕様に応じて、適宜選択される。
【００５８】
例えば、溝（空隙）６９内は、真空状態である。また、溝６９内に、デバイス６０や支持基板１９などに対する不活性ガス、又は、空気、又は、樹脂などの絶縁体が封入されてもよい。本実施形態の裏面照射型イメージセンサは、カメラモジュールの構成要素として用いられるデバイス６０が半導体基板１０の表面を覆う絶縁膜９２，９６上に積層され、そのデバイス６０は支持基板１９内に形成された溝（空隙）６９に格納されている。本実施形態において、カメラモジュールの構成要素として用いられるデバイス６０のことを、モジュール形成デバイスともよぶ。
【００５９】
デバイス６０に設けられた電極（端子）６１は、接続端子８４に電気的に接続され、この接続端子８４によって、デバイス６０が、再配線８２及び配線８０を介して、半導体基板１０上の素子及び回路に接続される。例えば、接続端子８４は、半田ボール（半田電極）である。
【００６０】
支持基板１９に形成された溝６９内において、側壁絶縁膜６５が、溝６９の内側面に沿って、支持基板１９上に設けられている。これによって、支持基板１９とデバイス６０との接触（ショート）に起因するイメージセンサの動作不良やイメージセンサ（モジュール）の製造歩留まりの低下が抑制される。絶縁膜６５は、図４に示されるように支持基板１９に形成された溝の側面上に限らず、溝６９の底部（溝６９の開口の反対側）に形成されてもよい。
【００６１】
尚、支持基板１９上に、パッドが設けられてもよく、そのパッドは、支持基板１９内に形成された貫通ビアを介して、再配線８２に接続される。
【００６２】
図４において、支持基板１９内に１つの溝６９が形成され、その溝６９内に、１つのデバイスが設けられている例が示されているが、本実施形態は、この個数に限定されない。例えば、複数の溝６９が支持基板１９内に形成され、それらの溝６９のそれぞれに、デバイス６０が設けられてもよいし、１つの溝６９内に、複数のデバイス６０が設けられてもよい。支持基板１９内に形成される溝６９のサイズ及び個数は、デバイス６０を格納できるサイズであり、且つ、支持基板６９の強度が確保されるのであれば、特に限定されない。
【００６３】
例えば、カメラモジュールの仕様に応じて、デバイス６０としての受動素子の特性及びチップの性能などがユーザの要求に応じて適宜選択され、それらのデバイス６０がイメージセンサ１００とともにカメラモジュールに実装される。
【００６４】
図４に示されるように、本実施形態のイメージセンサ１００において、受動素子や半導体チップのようなデバイス６０が、支持基板１９内の溝６９内に設けられている。そして、そのデバイス６０は、層間絶縁膜９２上の再配線層８２によって、イメージセンサ１００を構成する半導体基板１０上の回路に接続される。カメラモジュールに用いられるデバイス（モジュールの構成要素）６０は支持基板１９の溝６９内に格納（内包）され、デバイス６０がイメージセンサチップ１００の表面側を覆う絶縁膜９２，９６上に積層される。
【００６５】
これによって、実装基板２００上におけるデバイス６０の実装面積（占有面積）を、削減でき、その結果として、実装基板２００の面積を小さくできる。それゆえ、デバイス６０が、実装基板２００の表面に対して平行方向においてイメージセンサチップに隣接するように実装基板２００上に搭載される場合に比較して、本実施形態のイメージセンサ１００は、カメラモジュール１の面積を小さくできる。さらに、モジュールを形成するためのデバイスのすべてが、支持基板１９内の溝に格納されるように、イメージセンサチップ上に積層された場合、実装基板２００のサイズをイメージセンサ１００のチップサイズと実質的に同じサイズで、又は、実装基板２００を用いないで、カメラモジュールを形成できる。この場合、カメラモジュールをさらに小型化できる。
【００６６】
また、デバイス６０が、支持基板１９の溝（空隙）６９内に設けられることによって、デバイス６０を単に支持基板１９上に積層される場合、或いは、互いに異なる基板に形成されたイメージセンサ１００及びデバイス６０が積層される場合に比較して、本実施形態のイメージセンサは、チップ及びモジュールの厚さ（積層方向の寸法）が増大するのを抑制できる。
【００６７】
このように、本実施形態のイメージセンサは、カメラモジュールのサイズの縮小に貢献できる。
したがって、本実施形態の固体撮像装置によれば、モジュールを小型化できる。
【００６８】
（ｂ） 製造方法
図１乃至図９を用いて、第１の実施形態に係る固体撮像装置（イメージセンサ）の製造方法について、説明する。図５乃至図９は、本実施形態の製造方法の各工程における断面構造を示している。尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。
【００６９】
図５に示されるように、半導体基板１０、例えば、ｐ型シリコン基板１０内に、ｐ型及びｎ型のウェル領域１５や素子分離領域９０，９１が、それぞれ形成される。尚、半導体基板１０は、ＳＯＩ基板でもよい。
【００７０】
ウェル領域１５及び素子分離不純物層９０は、フォトリソグラフィ技術によって形成されたマスクやイオン注入における不純物イオンの加速エネルギーの制御によって、半導体基板１０の所定の位置に、形成される。
【００７１】
フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）によって、素子分離溝が、半導体基板１０内に形成される。素子分離溝内に、絶縁体が、ＣＶＤ（Chemical Vapor Deposition）法又は塗布法によって埋め込まれ、素子分離絶縁膜９１が半導体基板１０内の所定の位置に形成される。
【００７２】
これによって、半導体基板１０内に、隣接する素子を電気的に分離する素子分離領域（絶縁膜又は不純物層）が形成され、画素アレイ２０とこれに隣接する周辺領域６とが、それぞれ半導体基板１０内に区画される。また、画素アレイ２内において、セル形成領域２０が形成される。セル形成領域２０は、少なくとも１つの画素形成領域（フォトダイオード形成領域）を含む。フォトダイオード形成領域は、セル形成領域２０内において素子分離領域に囲まれている。
【００７３】
画素アレイ２のセル形成領域２０内において、フォトリソグラフィ技術によって、レジストマスク（図示せず）が形成される。そのレジストマスクは、光電変換素子（例えば、フォトダイオード）の形成位置に開口部を有する。そのレジストマスクを用いて、少なくとも１つの不純物層３１が、イオン注入法によって半導体基板１０内に、形成される。半導体基板１０がｐ型半導体基板である場合、不純物層３１は、例えば、ｎ型の不純物層である。これによって、イメージセンサの各画素に対応するフォトダイオード３が、画素アレイ２内の画素形成領域２０内に、形成される。
【００７４】
フローティングディフュージョンとしての不純物層４が、フォトリソグラフィ技術及びイオン注入法によって、画素アレイ２のセル形成領域２０内の所定の位置において、半導体基板１０内に形成される。
【００７５】
また、半導体基板１０上に、ゲート絶縁膜５２，７２が、例えば、熱酸化法によって、半導体基板１０上に形成される。ゲート絶縁膜５２，７２上に、シリコン層が、ＣＶＤ法により、堆積される。そして、フォトリソグラフィ技術及びＲＩＥ法によって、所定のゲート長及びゲート幅のゲート電極５１，７１が、ゲート絶縁膜５２，７２を挟んで、半導体基板１０の表面（第１の面）上に形成される。例えば、形成されたゲート電極７１がマスクとして用いられ、イオン注入法によって、ソース及びドレインとしての不純物層（拡散層）７３が、半導体基板１０内に形成される。これによって、半導体基板１０の表面上に、トランスファゲート５、セルを形成するための電界効果トランジスタ及び周辺回路形成するための電界効果トランジスタ７が、画素アレイ２内及び周辺領域６内にそれぞれ形成される。尚、トランスファゲート５及び他の電界効果トランジスタ７は、同時の工程で形成されてもよいし、それぞれ別の工程で形成されてもよい。
【００７６】
次に、図６に示されるように、素子が形成された半導体基板１０の表面上に、層間絶縁膜９２Ａが、例えば、ＣＶＤ法を用いて堆積される。層間絶縁膜９２Ａは、例えば、トランジスタ５，７のゲート電極５１，７１を覆っている。層間絶縁膜９２Ａの上面が、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化された後、層間絶縁膜９２Ａ内に、フォトリソグラフィ技術及びＲＩＥ法によって、コンタクトホールが形成される。コンタクトプラグＣＰ１，ＣＰ２が、形成されたコンタクトホール内に埋め込まれる。例えば、アルミニウムや銅などの金属膜が、スパッタ法によって層間絶縁膜９２Ａ上及びコンタクトプラグＣＰ１，ＣＰ２上に堆積される。堆積された金属膜は、フォトリソグラフィ技術及びＲＩＥ法によって、コンタクトプラグＣＰ１，ＣＰ２に接続されるように、所定の形状に加工される。これによって、層間絶縁膜９２Ａ内に、配線８０が、形成される。
【００７７】
これと実質的に同様の工程によって、層間絶縁膜９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ、ビアプラグ８１及び複数の配線（又はダミー層）８０が、多層配線技術によって、層間絶縁膜９２Ａ上に順次形成される。
【００７８】
各層間絶縁膜９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅの堆積時、層間絶縁膜の上面は、例えば、ＣＭＰ法を用いて、平坦化される。配線８０は、ダマシン法を用いて形成されてもよい。
【００７９】
尚、上述のように、本実施形態において、半導体基板１０において層間絶縁膜９２が設けられた面（第１の面）は、半導体基板１０の表面とよばれ、その面に対向する面（反対側の面）は、半導体基板１０の裏面（第２の面）とよばれる。
【００８０】
図７に示されるように、ビアプラグ８３が配線８０に接続されるように層間絶縁膜９２Ｅ内に形成された後、再配線技術によって、再配線８２が、最上層の層間絶縁膜９２Ｅ上に形成される。絶縁層９６が、再配線８２を覆うように、再配線８２及び層間絶縁膜９２上に、形成される。絶縁層９６の上面は、平坦化される。
【００８１】
所定の再配線８２の上面の一部が露出するように、開口部（コンタクトホール）が、絶縁層９６内の所定の位置に形成される。形成された開口部内に、接続端子８４として導電体（例えば、半田ボール）が、形成される。開口部の形成位置は、絶縁層９６上に搭載されるデバイスの電極の位置に対応する。
【００８２】
本実施形態において、絶縁層９６上に、モジュールを形成するためのデバイス（モジュールの構成部品）６０が積層される。デバイス６０は、ユーザの要求に応じた特性及び性能を有する電子部品であって、例えば、チップコンデンサのような受動素子、或いは、ドライバチップのような半導体チップである。但し、デバイス６０は、イメージセンサを形成するためのデバイスであってもよい。
【００８３】
デバイス６０の電極６１は、接続端子８４と接合し、デバイス６０が接続端子８４上及び絶縁層９６上で固定される。デバイス６０は、再配線８２及び配線８０を介して、半導体基板１０表面に形成された素子及び回路に接続される。尚、図７において、１個のデバイス６０が、絶縁層９６上に設けられた例が示されているが、複数のデバイス６０が、絶縁層９６上に設けられてもよい。
【００８４】
図８の（ａ）に示されるように、図５乃至図７とは別途の工程において、支持基板（例えば、シリコン基板）１９が半導体基板１０の表面を覆う層間絶縁膜９２上方に取り付けられる前に、支持基板１９内の所定の位置に、例えば、フォトリソグラフィ技術及びＲＩＥ法によって、溝６９が形成される。溝６９は、チップ上においてデバイス６０が取り付けられる位置に対応するように、形成される。溝６９の開口寸法、及び、溝６９の深さは、層間絶縁膜９２上に積層されたデバイス６０の大きさに応じて、適宜調整される。尚、搭載されるデバイス６０の個数に応じて、複数の溝６９が、支持基板１９内に形成されてもよい。
【００８５】
絶縁膜６５Ｘが、例えば、ＣＶＤ法によって、支持基板１９上及び溝６９内に、形成される。この際、絶縁膜６５Ｘの膜厚は、溝６９が埋め込まれない厚さに設定される。
【００８６】
そして、絶縁膜６５Ｘに対して、エッチバックが施される。すると、図８の（ｂ）に示されるように、側壁絶縁膜６５が、溝６９内における支持基板１９の側面上に、残存する。尚、絶縁膜６５Ｘが、溝６９の底部に残存してもよい。また、絶縁膜６５Ｘに対して、エッチバックが施されなくともよい。
【００８７】
図９に示されるように、溝６９の開口部が形成されている側の支持基板１９の面が、絶縁層９６の上面（デバイス６０が搭載されている側の面）に接触するように、溝６９が形成された支持基板１９が、接着材を用いて、又は、支持基板１９と絶縁層９６との共有結合を利用して、絶縁層９６に貼り付けられる。
【００８８】
上記のように、溝６９の側面上に、側壁絶縁膜６５が形成されているため、支持基板１９の取り付け時に、支持基板１９と半導体基板１０とのアライメントがずれて、支持基板１９がデバイス６０に接触したとしても、支持基板１９とデバイス６０とのショートを防止できる。それゆえ、イメージセンサの動作不良やイメージセンサを含むカメラモジュールの製造歩留まりの低下を、抑制できる。
【００８９】
このように、半導体基板１０を覆う絶縁膜９２，９６上のデバイス６０が、支持基板１９内の溝６９内に格納された構造が、形成される。尚、デバイス６０が格納された空隙（溝）内には、支持基板１９の貼り付け時のガス雰囲気に応じて、空気やプロセスガスが、封入されている場合もあるし、真空状態となっている場合もある。
【００９０】
この後、半導体基板１０の裏面に、例えば、グライディング（研磨）、ＣＭＰ法及びウェットエッチングなどが施され、半導体基板１０の厚さが、例えば、４μｍから６μｍ程度の厚さになるように、薄くされる。例えば、図４に示されるように、半導体基板１０内に貫通孔が形成され、その側面に、絶縁膜９８が形成される。そして、貫通プラグ８８が半導体基板１０内の貫通孔内に形成され、半導体基板１０の裏面上に、パッド８９が形成される。
【００９１】
そして、半導体基板１０の裏面上に、保護膜（絶縁膜）や接着層が形成された後、図４に示されるように、各画素（フォトダイオード）に対応するように、カラーフィルタＣＦ及びマイクロレンズアレイＭＬが、半導体基板１０の裏面上に取り付けられる。
【００９２】
支持基板１９が所定の厚さ（例えば、２００μｍから４００μｍ程度）になるように、支持基板１９が研磨される。そして、絶縁体（樹脂）による封止処理が施され、裏面照射型イメージセンサチップ１００が形成される。
【００９３】
形成されたイメージセンサチップ１００に、図２のレンズホルダ１１７や電極１１８が取り付けられた後、そのイメージセンサ１００が実装基板２００上に搭載される。これによって、図１及び図２のカメラモジュールが形成される。
【００９４】
このように、本実施形態の固体撮像装置の製造方法、例えば、裏面照射型イメージセンサの製造方法において、図７に示されるように、半導体基板１０の表面を覆う絶縁膜９２，９６上に、カメラモジュールに用いられる受動素子６０又は半導体チップ６０が、積層される。それらのデバイス６０は、イメージセンサ１００の配線８０，８２に接続される。
【００９５】
そして、図９に示されるように、溝６９を有する支持基板１９が、その溝１９内にデバイス６０が格納されるように、半導体基板１０の表面側を覆う絶縁膜９２，９６上に取り付けられる。
【００９６】
このように、要求される仕様のカメラモジュールを形成するためのデバイス６０が、イメージセンサが形成される半導体基板１０上に積層されることによって、デバイス６０とイメージセンサチップ１００とを実装基板２００上に、基板表面に対して水平方向に並べて配置せずともよくなる。その結果として、実装基板２００上におけるデバイス６０の実装面積を削減できる。したがって、本実施形態のイメージセンサは、カメラモジュール１の面積を小さくできる。
【００９７】
また、本実施形態において、デバイス６０及び支持基板１９は、デバイス６０が支持基板１９内に形成された溝６９内に内包されるように、半導体基板１０の表面を覆う絶縁膜９２，９６上に取り付けられる。これによって、イメージセンサ１００のチップの厚みが増大するのを、抑制できる。
【００９８】
それゆえ、第１の実施形態の固体撮像装置の製造方法によれば、モジュールの小型化に貢献する固体撮像装置を提供できる。
【００９９】
（２） 第２の実施形態
図１０乃至図１２を参照して、第２の実施形態に係る固体撮像装置（例えば、イメージセンサ）及びその製造方法について、説明する。尚、本実施形態において、第１の実施形態と共通する構成要素及び製造工程の説明は、必要に応じて行う。
【０１００】
図１０は、本実施形態のイメージセンサの断面構造を示している。
第１の実施形態のイメージセンサ及びその製造方法において、モジュールの構成要素としてのデバイス６０が絶縁層９６上に搭載されてから、溝６９を有する支持基板１９が絶縁層９６上に取り付けられる例が、述べられている。
但し、第２の実施形態のように、支持基板１９が絶縁層９６上に取り付けられてから、モジュールの構成要素としてのデバイス６０が、支持基板１９内に設けられるように、絶縁層９６上に搭載されてもよい。
【０１０１】
この場合、図１０に示されるように、支持基板１９の開口部（溝）６９Ｘが絶縁体（例えば、樹脂）６７で満たされ、デバイス６０が絶縁体６７に覆われた構造となる。
【０１０２】
より具体的には、以下の図１１及び図１２に示される製造工程によって、本実施形態のイメージセンサ１００が形成される。図１１及び図１２は、本実施形態の製造方法の各工程における断面構造を示している。
【０１０３】
図１１に示されるように、第１の実施形態の図７示される工程と実質的に同様の工程によって、モジュールに用いられるデバイス（モジュールの構成要素）が搭載される位置に、接続端子８４が形成される。そして、デバイスを搭載しない状態で、溝６９を有する支持基板１９が、絶縁層９６上に貼り付けられる。溝６９の位置は、デバイスの搭載位置に対応する。
【０１０４】
この後、図９及び図４を用いて説明した製造工程と実質的に同様に、カラーフィルタ及びマイクロレンズアレイが、薄くされた半導体基板１０の裏面上に取り付けられる。
【０１０５】
図１２に示されるように、溝に対応する位置において接続端子８４を露出させる開口が形成されるように、例えば、エッチングやＣＭＰ法によって、支持基板１９Ｘが薄くされる。これによって、支持基板１９Ｘ内に、開口部６９Ｘが形成される。
形成された開口部６９Ｘを経由して、モジュールを形成するためのデバイス６０が絶縁層９６上に搭載される。そして、図７に示される例と同様に、デバイス６０の電極６１が、接続端子８４に接続される。尚、溝６９の位置に対して選択的にエッチングが実行されて、開口部６９Ｘが形成されてもよい。
【０１０６】
デバイス６０が端子８４に接続された後、図１０に示されるように、開口部６９Ｘが、樹脂によって満たされる。樹脂は、紫外光や熱によって硬化され、デバイス６０が、絶縁体６７によって、支持基板１９Ｘの開口部６９Ｘ内に封止される。
【０１０７】
以上のように、本実施形態におけるイメージセンサが形成される。尚、デバイス６０が搭載されてから、カラーフィルタＣＦ及びマイクロレンズＭＬが半導体基板１０の裏面に取り付けられてもよい。
【０１０８】
第２の実施形態のイメージセンサの製造方法において、図１１に示されるように、デバイスが半導体基板１０の表面を覆う絶縁膜９２，９６上に搭載される前に、溝６９を有する支持基板１９が絶縁膜９２，９６上に取り付けられる。そして、図１２に示されるように、支持基板１９Ｘの取り付け後に支持基板１９Ｘ内に形成された開口部６９Ｘを経由して、デバイス６０が絶縁膜９２，９６上に搭載される。
【０１０９】
このように、本実施形態のイメージセンサ及びその製造方法においても、第１の実施形態と同様に、デバイス６０が絶縁膜９２，９６上に積層されるため、実装基板２００上における実装面積及び実装基板２００のサイズを、小さくできる。
【０１１０】
また、本実施形態のイメージセンサは、支持基板１９Ｘ内に格納されたデバイス６０が絶縁体６７によって封止及び固定されるため、デバイス６０が接続端子８４から剥離する不良が抑制される。その結果として、イメージセンサの動作不良及びイメージセンサ（カメラモジュール）の製造歩留まりの低下を、抑制できる。
【０１１１】
以上のように、第２の実施形態の固体撮像装置及びその製造方法によれば、モジュールを小型化できる。
【０１１２】
（３） 第３の実施形態
図１３及び図１４を参照して、第３の実施形態に係る固体撮像装置（例えば、イメージセンサ）及びその製造方法について、説明する。尚、本実施形態において、第１及び第２の実施形態と共通する構成要素及び製造工程の説明は、必要に応じて行う。
【０１１３】
第１及び第２の実施形態において、溝が形成された支持基板１９が、絶縁膜９２，９６上に取り付けられる例が示されている。
但し、溝を支持基板内にあらかじめ形成せずともよい。すなわち、溝が形成されない支持基板が絶縁膜９２，９６に貼り付けられてから、モジュールに用いられるデバイス６０の搭載位置において、支持基板に開口部が形成されてもよい。
【０１１４】
具体的には、以下の図１３及び図１４に示される製造工程によって、本実施形態のイメージセンサが形成される。図１３及び図１４は、本実施形態の製造方法の各工程における断面構造を示している。
【０１１５】
図１３に示されるように、図７に示される工程と同様の工程によって、接続端子８４が、デバイスの搭載位置に対応するように形成される。そして、溝が形成されていない支持基板１９Ｙが、絶縁層９６に貼り付けられる。
【０１１６】
支持基板１９Ｙが絶縁層９６に取り付けられた後、上述と同様の工程によって、薄くされた半導体基板１０の裏面に、カラーフィルタＣＦ及びマイクロレンズアレイＭＬが取り付けられる。支持基板１９Ｙが、エッチング及びＣＭＰ法によって薄くされる。
【０１１７】
そして、図１４に示されるように、フォトリソグラフィ技術によって、支持基板１９Ｚ上に、マスク（レジストマスク）１７が形成される。マスク１７は、デバイスの搭載位置に対応する部分に、支持基板１９を露出させる開口部を有する。そして、このマスク１７に基づいて、デバイスの搭載位置において、開口部６９Ｚが、ＲＩＥ法によって支持基板１９Ｚ内に形成される。
【０１１８】
マスク１７が除去された後、図１２に示される工程と同様に、モジュールに用いられるデバイス（モジュールを形成するためのデバイス）６０が、開口部６９Ｚを経由して、接続端子８４に接続される。開口部６９Ｚは、絶縁体（樹脂）によって、封止される。尚、デバイス６０と支持基板１９とのショートを防止するために、デバイス６０が搭載される前に、開口部６９Ｚにおける支持基板１９Ｚの内側面において、側壁絶縁膜が支持基板１９Ｚの側面上に形成されてもよい。
【０１１９】
以上の工程によって、図１０に示されるイメージセンサが形成される。
【０１２０】
尚、開口部６９Ｚの形成及びデバイス６０の搭載の後に、カラーフィルタＣＦ及びマイクロレンズＭＬが、半導体基板１０の裏面に取り付けられてもよい。
【０１２１】
第３の実施形態のイメージセンサの製造方法において、図１３に示されるように、溝及び開口部を有さない支持基板１９Ｙが取り付けられてから、その支持基板１９Ｙに開口部が形成される。そして、図１４に示されるように、支持基板の取り付け後に形成された開口部６９Ｚを経由して、デバイス６０が半導体基板１０の表面側を覆う絶縁膜９２，９６上に搭載される。デバイス６０は、支持基板１９Ｚ内に格納される。
【０１２２】
この製造方法においても、第１及び第２の実施形態と同様に、実装基板２００上における実装面積及び実装基板２００のサイズを小さくできる。
【０１２３】
したがって、第３の実施形態の固体撮像装置の製造方法によれば、モジュールの小型化に貢献する固体撮像装置を提供できる。
【０１２４】
尚、第１乃至第３の実施形態のイメージセンサは、カメラモジュールを形成すためのデバイス６０が基板１０表面上の絶縁膜上９２，９６上に積層される。これによって、モジュールの小型化に加え、デバイス６０を半導体基板１０内に形成する場合に比較して、イメージセンサのチップサイズの増大を抑制でき、イメージセンサ及びそれを含むモジュールの製造を効率化でき、及び、イメージセンサ及びそれを含むモジュールの製造コストを低減できる。
【０１２５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１：モジュール、１００：イメージセンサ、３：フォトダイオード、５，７：トランジスタ、５１，７１：ゲート電極、１９，１９Ｙ，１９Ｘ，１９Ｚ：支持基板、９２，９６：絶縁膜、６０：デバイス、８０，８２：配線。
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＯＭＳイメージセンサは、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。これらのカメラの小型化のため、イメージセンサを含むカメラモジュールの面積の縮小及び薄型化が要求されている。
【０００３】
一般に、イメージセンサをモジュール化する際、チップコンデンサのような受動素子やイメージセンサのドライバチップのような半導体チップが、ユーザに応じて異なる特性及び性能を満たすように、イメージセンサとは別途の構成部材として、イメージセンサとともに実装基板上に搭載される。そのため、カメラモジュールのサイズの小型化が困難になっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１０８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
モジュールのサイズを縮小できる固体撮像装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の固体撮像装置は、第１の面と前記第１の面に対向する第２の面を有する半導体基板と、前記半導体基板内に設けられ、前記第２の面側のレンズを介して照射された光を光電変換する画素と、前記第１の面上の素子を覆う絶縁膜上に設けられ、溝を有する支持基板と、前記絶縁膜上に設けられ、前記支持基板の前記溝内に格納されるデバイスと、を含む。
【図面の簡単な説明】
【０００７】
【図１】カメラモジュールの内部構成を説明するためのブロック図。
【図２】カメラモジュールの構造を模式的に示す断面図。
【図３】イメージセンサのレイアウトの一例を示す平面図。
【図４】第１の実施形態の固体撮像装置の構造を説明するための断面図。
【図５】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図６】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図７】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図８】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図９】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１０】第２の実施形態の固体撮像装置の構造を説明するための断面図。
【図１１】第２の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１２】第２の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１３】第３の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【図１４】第３の実施形態の固体撮像装置の製造方法の一工程を示す断面図。
【発明を実施するための形態】
【０００８】
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１） 第１の実施形態
図１乃至図９を参照して、第１の実施形態に係る固体撮像装置及びその製造方法について、説明する。
【００１０】
（ａ） 構成
図１乃至図４を用いて、第１の実施形態の固体撮像装置の構成について、説明する。
【００１１】
図１及び図２を用いて、本実施形態の固体撮像装置を含むモジュールの全体構成について説明する。本実施形態の固体撮像装置のことを、イメージセンサとよぶ。
【００１２】
図１は、本実施形態におけるモジュールの回路構成の一例を示すブロック図を示している。図２は、本実施形態におけるモジュールの構造の一例を示す模式図である。以下では、本実施形態のイメージセンサを含むモジュールのことを、カメラモジュールとよぶ。
【００１３】
図１に示されるように、カメラモジュール１は、イメージセンサ１００を有する。イメージセンサ１００は、画像に対応する入射光を、電気信号に変換する。カメラモジュール１は、例えば、信号処理部１０１、演算部１０２、入出力部１０３及び光学レンズ１０４を有する。
【００１４】
信号処理部（例えば、ＤＳＰ：Digital Signal Processor）１０１は、イメージセンサ１００から出力された電気信号を処理する。
入出力部１０３は、モジュール１内からの信号及び外部からの信号のインタフェースとして機能する。
演算部（例えば、ＭＰＵ：Micro - Processing Unit）１０２は、外部からの信号に基づいて、モジュール１全体の動作を制御する。
光学レンズ部１０４は、入射光をイメージセンサ１００に集光し、入射光に対応する画像をイメージセンサ１００上に結像させる。
【００１５】
図２に示されるように、イメージセンサ（イメージセンサチップ）１００は、実装基板２００上に設けられる。イメージセンサ１００は、電極（例えば、半田ボール）１１８やボンディングワイヤ（図示せず）によって、実装基板２００に形成された配線（図示せず）に接続される。
【００１６】
フィルタや保護膜などの積層体１１４が、接着剤を介して、イメージセンサ１００上に取り付けられる。
【００１７】
光学レンズ部１０４を含むレンズホルダ１１７が、イメージセンサ１００に取り付けられる。光学レンズ部１０４からの光は、イメージセンサ１００に取り付けられたマイクロレンズアレイＭＬを介して、チップ内の画素アレイに照射される。イメージセンサ１００の側面を覆うように、シールド部１１９が、イメージセンサ１００及びレンズホルダ１１７に取り付けられる。
【００１８】
図３及び図４を用いて、本実施形態における固体撮像装置（イメージセンサ）の構造について、説明する。図３は、本実施形態のイメージセンサのチップレイアウトの一例を示す模式図である。図４は、本実施形態のイメージセンサの構造を模式的に示す断面図である。
【００１９】
図１に示すように、本実施形態のイメージセンサ１００において、画素アレイ２及び周辺領域６が、１つの半導体基板１０内に設けられている。半導体基板１０は、例えば、ｐ型シリコン基板である。半導体基板１０は、シリコン基板に限定されず、例えば、ＳＯＩ（Silicon-On-Insulator）基板の絶縁体上に形成されたシリコン層（エピタキシャル層）でもよい。半導体基板１０は、素子が形成される素子形成基板である。
【００２０】
例えば、半導体基板１０上に、イメージセンサ１００と他の装置（回路）とを接続するためのパッド（図示せず）が、設けられている。
【００２１】
図３及び図４に示すように、画素アレイ２内に、少なくとも１つの光電変換素子３を含むセル形成領域２０が、２次元に配列されている。セル形成領域２０は、半導体基板１０内に設けられた半導体領域である。本実施形態において、１つの光電変換素子３は、１つの画素に対応する。光電変換素子３は、例えば、フォトダイオードである。
【００２２】
例えば、フォトダイオード３を用いて、ＣＭＯＳセンサ又はＣＣＤセンサが構成される。フォトダイオード３は、画像に対応する入射光を、入射光の光量に応じた電気信号（電荷、電圧）に光電変換する。フォトダイオード３は、入射光の光量に応じて不純物層３１内に発生した電荷を蓄積する。
【００２３】
図４に示されるように、フォトダイオード３は、半導体基板（又は、半導体層）１０内に、形成される。
【００２４】
フォトダイオード３は、半導体基板１０内に形成された少なくとも１つの不純物層３１から構成される。半導体基板１０がｐ型の導電型である場合、少なくとも１つの不純物層３１はｎ型の導電型を有する。但し、フォトダイオード３の特性（例えば、感度）を向上させるために、導電型及び不純物濃度が異なる複数の不純物層によって、フォトダイオード３が形成されてもよい。
【００２５】
フォトダイオード３の形成領域（フォトダイオード形成領域）は、セル形成領域２０内に設けられている。セル形成領域２０は、少なくとも１つのフォトダイオード形成領域を含む。
【００２６】
半導体基板１０内に、フローティングディフュージョン（浮遊拡散層、検出部）４としての不純物層４が、設けられている。不純物層４は、例えば、ｎ型の導電型を有する。フローティングディフュージョンとしての不純物層４は、フォトダイオード３から後述の電界効果トランジスタ５を経由して出力された電荷を、保持する。不純物層４に出力された電荷量に応じて、フローティングディフュージョン４の電位が変動し、その電位の変動が入射光に応じた電気信号として検出される。
【００２７】
フォトダイオード３とフローティングディフュージョン４との間において、電界効果トランジスタ５が、半導体基板１０上に設けられている。電界効果トランジスタ５は、例えば、ｎチャネル型のＭＯＳトランジスタである。電界効果トランジスタ５は、例えば、フォトダイオード３が含むｎ型不純物層３１とフローティングディフュージョンとしてのｎ型不純物層４とを、ソース及びドレインとして用いている。電界効果トランジスタ５のゲート電極５１は、ゲート絶縁膜５２を挟んで、半導体基板１０内のチャネル領域上に設けられる。
【００２８】
電界効果トランジスタ５の電流経路の一端（ソース）は、フォトダイオード３のカソードに接続され、電界効果トランジスタ５の電流経路の他端（ドレイン）はフローティングディフュージョン４に接続されている。フォトダイオード３のアノードは、グランド電位に接続されている。電界効果トランジスタ５は、フォトダイオード３からフローティングディフュージョン４への電荷の放出を制御する。電界効果トランジスタ５がオフ状態である場合、フォトダイオード３における電荷の蓄積状態が維持される。電界効果トランジスタ５がオン状態である場合、フォトダイオード３に蓄積された電荷が、オン状態の電界効果トランジスタ５のチャネルを経由して、フローティングディフュージョン４に出力される。このように、フォトダイオード３の電荷の蓄積／放出を制御するトランジスタ５のことを、トランスファゲート５とよぶ。
【００２９】
画素アレイ２の複数のセル形成領域２０内には、セル２０がそれぞれ設けられている。セル２０は、画素の制御単位として用いられている。セル２０は、フォトダイオード３、フローティングディフュージョン４及びトランスファゲート５を少なくとも含む。ただし、セル２０は、イメージセンサの回路構成に応じて、これらの構成要素に加え、他の構成要素を含んでもよい。例えば、セル２０は、アンプトランジスタやリセットトランジスタとよばれる電界効果トランジスタを、構成要素として含む。
【００３０】
例えば、アンプトランジスタのゲート電極は、フローティングディフュージョンに接続される。リセットトランジスタのソースは、電源に接続され、リセットトランジスタのドレインは、フローティングディフュージョン４及びアンプトランジスタのソースに接続される。アンプトランジスタは、フローティングディフュージョン４の電位レベルに応じて、セル（画素）からの出力信号（出力電圧）を増幅する。リセットトランジスタは、フローティングディフュージョン４の電位レベルを、リセット状態にする。また、セルは、アドレストランジスタとよばれる電界効果トランジスタを含んでもよい。アドレストランジスタは、制御信号に基づいて、選択されたセルを活性化する。
【００３１】
セルの構造は、１画素１セル構造でもよいし、２画素１セル構造でもよい。２画素１セル構造は、１つのフローティングディフュージョンに対して、２つのフォトダイオード３が接続される。
【００３２】
素子分離領域は、隣接するセル形成領域及び隣接する画素を取り囲むように、半導体基板１０内に設けられている。素子分離領域によって、互いに隣接する画素が、電気的に分離される。画素アレイ２内の素子分離領域内に、素子分離層９０が設けられている。画素アレイ２内において、素子分離層９０は、例えば、不純物層（素子分離不純物層とよぶ）によって、形成される。尚、素子分離層は、ＳＴＩ構造の絶縁膜（素子分離絶縁膜）によって、形成されてもよい。
【００３３】
図３及び図４に示されるように、周辺領域６は、画素アレイ２に隣接するように、半導体基板１０内に設けられる。
【００３４】
周辺領域６内には、アナログ回路やロジック回路などの周辺回路が設けられている。より具体的には、ロウ又はカラム選択回路のような画素アレイ２の動作を制御する回路や、ＡＤ（Analog - digital）変換回路のような画素アレイ２からの信号を処理する回路が、周辺領域６内に設けられている。
【００３５】
周辺領域６は、例えば、素子分離領域によって、画素アレイ２から電気的に分離されている。周辺領域６を区画するための素子分離領域内には、例えば、ＳＴＩ構造の素子分離絶縁膜９１が埋め込まれている。
【００３６】
周辺領域６内の回路は、電界効果トランジスタ７、抵抗素子、容量素子などの複数の素子によって形成される。図４においては、図示の簡単化のため、電界効果トランジスタ７のみが、示されている。また、図４において、１つの電界効果トランジスタのみが図示されているが、半導体基板１０上に、複数のトランジスタが設けられているのは、もちろんである。
【００３７】
例えば、周辺領域６内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、半導体基板１０内のウェル領域１５内に設けられている。ウェル領域１５内に、２つの拡散層（不純物層）７３が設けられている。これらの２つの拡散層７３は、トランジスタ７のソース／ドレインとして、機能する。２つの拡散層７３間のウェル領域（チャネル領域）表面に、ゲート絶縁膜７２を介して、ゲート電極７１が設けられる。これによって、ウェル領域１５内に、電界効果トランジスタ７が、形成される。
【００３８】
尚、電界効果トランジスタ７が、ｐチャネル型であるかｎチャネル型であるかは、そのトランジスタ７が設けられるウェル領域１５の導電型及びソース／ドレインとなる拡散層７３の導電型によって、決まる。
【００３９】
トランジスタ５，７のゲート電極５１，７１及びフォトダイオード３の上面を覆うように、複数の層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅが、半導体基板１０上に積層されている。層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅには、例えば、酸化シリコンが用いられる。
【００４０】
本実施形態のイメージセンサには、多層配線技術が用いられている。すなわち、積層された層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ内に、各配線レベル（基板表面を基準とした高さ）に応じて、複数の配線８０が設けられている。各配線８０は、層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ内のそれぞれに埋め込まれたプラグ８１，ＣＰ１，ＣＰ２によって、直上の配線レベルに位置する他の配線に、電気的に接続されている。尚、配線８０は、素子及び回路に接続されないダミー層（例えば、遮光膜）を含む。
【００４１】
トランジスタ５，７のゲート電極５１，７１やソース／ドレイン７３、半導体基板１０上に形成された素子の端子は、コンタクトプラグＣＰ１を介して、基板１０側から数えて１番目（最下層）の配線レベルに位置する配線８０に接続される。複数の配線８０は、半導体基板１０上に設けられた複数の素子を接続する。これによって、複数の回路が形成される。
【００４２】
層間絶縁膜９２Ａは、半導体基板１０側から数えて最下層の配線レベルに位置する。層間絶縁膜９２Ａ上に、層間絶縁膜９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅが順次積層されている。本実施形態において、層間絶縁膜９２Ｅを、最上層の層間絶縁膜とする。尚、以下では、各配線レベルの層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅを区別しない場合には、層間絶縁膜９２と表記する。
【００４３】
ここで、本実施形態において、素子が形成された面、より具体的には、トランジスタ５，７のゲート電極５１，７１が設けられている半導体基板１０の面（第１の面）を半導体基板１０の表面とよぶ。半導体基板１０の表面上には、多層配線技術によって形成された層間絶縁膜９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２が設けられている。そして、半導体基板１０の表面に対向する面（第２の面）を、裏面とよぶ。
【００４４】
本実施形態において、図４に示されるように、半導体基板１０の裏面上に、例えば、保護層（図示せず）や接着層（図示せず）を介して、カラーフィルタＣＦが設けられる。カラーフィルタＣＦは、半導体基板１０の裏面側において画素アレイ２上方に、設けられている。カラーフィルタＣＦは、１つの画素（フォトダイオード３）に対して、例えば、赤（Ｒ）に対応する波長の光を透過するフィルタ、緑（Ｇ）に対応する波長の光を透過するフィルタ及び青（Ｂ）に対応する波長の光を透過するフィルタを含み、それらのフィルタが所定のパターンで配列されている。尚、カラーフィルタＣＦは、赤、緑及び青に加え、黄色や可視光の全波長域を透過させる白（Ｗ）のフィルタを有してもよい。カラーフィルタ７０は、例えば、ベイヤー配列やＷＲＧＢ配列などの配列パターンを有する。
【００４５】
マイクロレンズアレイＭＬは、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタＣＦ上に取り付けられている。
【００４６】
マイクロレンズアレイＭＬは、カラーフィルタＣＦを介して、画素アレイ２上方に設けられている。マイクロレンズアレイＭＬは、１つの画素（フォトダイオード３）にそれぞれ対応するマイクロレンズが、２次元に配列されることによって、形成されている。マイクロレンズアレイＭＬは、入射光を集光する。尚、マイクロレンズＭＬ及びカラーフィルタＣＦを取り付けるための接着層／保護層は、入射光に対して透過性を有する。
【００４７】
マイクロレンズアレイＭＬが取り付けられた面は、半導体基板１０の裏面である。このように、本実施形態のイメージセンサにおいて、マイクロレンズアレイＭＬ及びカラーフィルタは、トランジスタのゲート電極７１及び層間絶縁膜９２が設けられた面（表面）とは、反対側の面（裏面）に設けられている。素子が形成された半導体基板１０は、層間絶縁膜９２とマイクロレンズアレイＭＬとに挟まれている。
【００４８】
画像としての入射光は、マイクロレンズアレイＭＬ及びカラーフィルタＣＦを経由して、半導体基板１０の裏面側から画素アレイ２に照射される。
【００４９】
本実施形態のイメージセンサのように、素子が形成された基板の表面に対向する裏面からの光が画素に照射される構造のイメージセンサは、裏面照射型イメージセンサとよばれる。
【００５０】
例えば、ＴＳＶ（Through Substrate Via）技術によって、半導体基板１０の表面側から裏面側に向かって半導体基板１０を貫通するように、貫通孔（開口部）が半導体基板１０内に形成される。その貫通孔内に、ビア（貫通ビア）８８が埋め込まれる。貫通孔の側面上に、絶縁層９８が設けられ、貫通ビア８８は、絶縁層９８によって、半導体基板１０から電気的に分離されている。
【００５１】
貫通ビア８８は、コンタクトプラグＣＰ２を経由して、層間絶縁膜９２内の配線８０に接続される。また、貫通ビア８８は、半導体基板１０の裏面上に設けられたパッド（電極）８９に接続される。パッド８９は、貫通ビア８８上及び絶縁層９９上に設けられている。パッド８９は、絶縁層９９によって半導体基板１０から電気的に分離されている。このように、裏面照射型イメージセンサにおいて、半導体基板１０の裏面側に、パッド８９が設けられてもよい。
【００５２】
尚、裏面照射型イメージセンサにおいて、半導体基板１０の裏面側に、周辺領域を設け、その裏面側の周辺領域内に、素子を形成してもよい。これによって、イメージセンサのチップサイズを小さくできる。
【００５３】
最上層の層間絶縁膜９２Ｅ上に、再配線技術によって形成された配線８２が、設けられている。以下では、再配線技術によって形成された配線８２のことを、再配線８２とよぶ。再配線８２は、絶縁層（例えば、樹脂層）９６に、覆われている。絶縁層９６は、層間絶縁膜９２とともに、半導体基板１０の表面側を覆う。再配線８２は、電極（ビアプラグ）８３を介して、配線８０に接続される。再配線８２は、例えば、パッド（図示）に接続されている。尚、絶縁層９６及び再配線８２は、多層配線技術で形成された絶縁膜及び配線としてもよい。
【００５４】
基板１０の表面側の再配線（パッド）８２及び基板１０の裏面側のパッド８９によって、イメージセンサ１００と外部装置との間において信号が入出力されたり、イメージセンサ１００に電圧が供給されたりする。
【００５５】
支持基板１９は、絶縁層９６上に設けられている。支持基板１９は、例えば、保護層（図示せず）及び接着層（図示せず）を介して、絶縁層９６上に積層される。支持基板１９には、例えば、シリコン基板や絶縁性基板が用いられる。支持基板１９の厚さ（積層方向における寸法）は、例えば、２００μｍから４００μｍ程度である。尚、半導体基板１０の底部（裏面）から再配線層８２を覆う絶縁層９６までの厚さは、例えば、４μｍから６μｍ程度である。このように、支持基板１９は、画素が形成される半導体基板１０よりも厚い。
【００５６】
本実施形態のイメージセンサにおいて、支持基板１９内には、溝６９が設けられている。支持基板１９において溝６９の開口が形成されている面が、絶縁層９６に取り付けられる。溝６９と絶縁層９６とによって、空隙（キャビティともよばれる）が形成される。
【００５７】
溝（空隙）６９内に、デバイス（電子部品）６０が設けられている。これらのデバイス６０は、例えば、チップコンデンサなどのモジュールを形成するための受動素子である。または、デバイス６０は、例えば、ドライバチップ、ＤＳＰチップ１０１、ＭＰＵチップ１０２などのようなモジュールを形成するための半導体チップである。但し、デバイス６０は、イメージセンサを形成するための素子でもよい。デバイス６０の特性及び種類は、カメラモジュールの仕様に応じて、適宜選択される。
【００５８】
例えば、溝（空隙）６９内は、真空状態である。また、溝６９内に、デバイス６０や支持基板１９などに対する不活性ガス、又は、空気、又は、樹脂などの絶縁体が封入されてもよい。本実施形態の裏面照射型イメージセンサは、カメラモジュールの構成要素として用いられるデバイス６０が半導体基板１０の表面を覆う絶縁膜９２，９６上に積層され、そのデバイス６０は支持基板１９内に形成された溝（空隙）６９に格納されている。本実施形態において、カメラモジュールの構成要素として用いられるデバイス６０のことを、モジュール形成デバイスともよぶ。
【００５９】
デバイス６０に設けられた電極（端子）６１は、接続端子８４に電気的に接続され、この接続端子８４によって、デバイス６０が、再配線８２及び配線８０を介して、半導体基板１０上の素子及び回路に接続される。例えば、接続端子８４は、半田ボール（半田電極）である。
【００６０】
支持基板１９に形成された溝６９内において、側壁絶縁膜６５が、溝６９の内側面に沿って、支持基板１９上に設けられている。これによって、支持基板１９とデバイス６０との接触（ショート）に起因するイメージセンサの動作不良やイメージセンサ（モジュール）の製造歩留まりの低下が抑制される。絶縁膜６５は、図４に示されるように支持基板１９に形成された溝の側面上に限らず、溝６９の底部（溝６９の開口の反対側）に形成されてもよい。
【００６１】
尚、支持基板１９上に、パッドが設けられてもよく、そのパッドは、支持基板１９内に形成された貫通ビアを介して、再配線８２に接続される。
【００６２】
図４において、支持基板１９内に１つの溝６９が形成され、その溝６９内に、１つのデバイスが設けられている例が示されているが、本実施形態は、この個数に限定されない。例えば、複数の溝６９が支持基板１９内に形成され、それらの溝６９のそれぞれに、デバイス６０が設けられてもよいし、１つの溝６９内に、複数のデバイス６０が設けられてもよい。支持基板１９内に形成される溝６９のサイズ及び個数は、デバイス６０を格納できるサイズであり、且つ、支持基板６９の強度が確保されるのであれば、特に限定されない。
【００６３】
例えば、カメラモジュールの仕様に応じて、デバイス６０としての受動素子の特性及びチップの性能などがユーザの要求に応じて適宜選択され、それらのデバイス６０がイメージセンサ１００とともにカメラモジュールに実装される。
【００６４】
図４に示されるように、本実施形態のイメージセンサ１００において、受動素子や半導体チップのようなデバイス６０が、支持基板１９内の溝６９内に設けられている。そして、そのデバイス６０は、層間絶縁膜９２上の再配線層８２によって、イメージセンサ１００を構成する半導体基板１０上の回路に接続される。カメラモジュールに用いられるデバイス（モジュールの構成要素）６０は支持基板１９の溝６９内に格納（内包）され、デバイス６０がイメージセンサチップ１００の表面側を覆う絶縁膜９２，９６上に積層される。
【００６５】
これによって、実装基板２００上におけるデバイス６０の実装面積（占有面積）を、削減でき、その結果として、実装基板２００の面積を小さくできる。それゆえ、デバイス６０が、実装基板２００の表面に対して平行方向においてイメージセンサチップに隣接するように実装基板２００上に搭載される場合に比較して、本実施形態のイメージセンサ１００は、カメラモジュール１の面積を小さくできる。さらに、モジュールを形成するためのデバイスのすべてが、支持基板１９内の溝に格納されるように、イメージセンサチップ上に積層された場合、実装基板２００のサイズをイメージセンサ１００のチップサイズと実質的に同じサイズで、又は、実装基板２００を用いないで、カメラモジュールを形成できる。この場合、カメラモジュールをさらに小型化できる。
【００６６】
また、デバイス６０が、支持基板１９の溝（空隙）６９内に設けられることによって、デバイス６０を単に支持基板１９上に積層される場合、或いは、互いに異なる基板に形成されたイメージセンサ１００及びデバイス６０が積層される場合に比較して、本実施形態のイメージセンサは、チップ及びモジュールの厚さ（積層方向の寸法）が増大するのを抑制できる。
【００６７】
このように、本実施形態のイメージセンサは、カメラモジュールのサイズの縮小に貢献できる。
したがって、本実施形態の固体撮像装置によれば、モジュールを小型化できる。
【００６８】
（ｂ） 製造方法
図１乃至図９を用いて、第１の実施形態に係る固体撮像装置（イメージセンサ）の製造方法について、説明する。図５乃至図９は、本実施形態の製造方法の各工程における断面構造を示している。尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。
【００６９】
図５に示されるように、半導体基板１０、例えば、ｐ型シリコン基板１０内に、ｐ型及びｎ型のウェル領域１５や素子分離領域９０，９１が、それぞれ形成される。尚、半導体基板１０は、ＳＯＩ基板でもよい。
【００７０】
ウェル領域１５及び素子分離不純物層９０は、フォトリソグラフィ技術によって形成されたマスクやイオン注入における不純物イオンの加速エネルギーの制御によって、半導体基板１０の所定の位置に、形成される。
【００７１】
フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）によって、素子分離溝が、半導体基板１０内に形成される。素子分離溝内に、絶縁体が、ＣＶＤ（Chemical Vapor Deposition）法又は塗布法によって埋め込まれ、素子分離絶縁膜９１が半導体基板１０内の所定の位置に形成される。
【００７２】
これによって、半導体基板１０内に、隣接する素子を電気的に分離する素子分離領域（絶縁膜又は不純物層）が形成され、画素アレイ２０とこれに隣接する周辺領域６とが、それぞれ半導体基板１０内に区画される。また、画素アレイ２内において、セル形成領域２０が形成される。セル形成領域２０は、少なくとも１つの画素形成領域（フォトダイオード形成領域）を含む。フォトダイオード形成領域は、セル形成領域２０内において素子分離領域に囲まれている。
【００７３】
画素アレイ２のセル形成領域２０内において、フォトリソグラフィ技術によって、レジストマスク（図示せず）が形成される。そのレジストマスクは、光電変換素子（例えば、フォトダイオード）の形成位置に開口部を有する。そのレジストマスクを用いて、少なくとも１つの不純物層３１が、イオン注入法によって半導体基板１０内に、形成される。半導体基板１０がｐ型半導体基板である場合、不純物層３１は、例えば、ｎ型の不純物層である。これによって、イメージセンサの各画素に対応するフォトダイオード３が、画素アレイ２内の画素形成領域２０内に、形成される。
【００７４】
フローティングディフュージョンとしての不純物層４が、フォトリソグラフィ技術及びイオン注入法によって、画素アレイ２のセル形成領域２０内の所定の位置において、半導体基板１０内に形成される。
【００７５】
また、半導体基板１０上に、ゲート絶縁膜５２，７２が、例えば、熱酸化法によって、半導体基板１０上に形成される。ゲート絶縁膜５２，７２上に、シリコン層が、ＣＶＤ法により、堆積される。そして、フォトリソグラフィ技術及びＲＩＥ法によって、所定のゲート長及びゲート幅のゲート電極５１，７１が、ゲート絶縁膜５２，７２を挟んで、半導体基板１０の表面（第１の面）上に形成される。例えば、形成されたゲート電極７１がマスクとして用いられ、イオン注入法によって、ソース及びドレインとしての不純物層（拡散層）７３が、半導体基板１０内に形成される。これによって、半導体基板１０の表面上に、トランスファゲート５、セルを形成するための電界効果トランジスタ及び周辺回路形成するための電界効果トランジスタ７が、画素アレイ２内及び周辺領域６内にそれぞれ形成される。尚、トランスファゲート５及び他の電界効果トランジスタ７は、同時の工程で形成されてもよいし、それぞれ別の工程で形成されてもよい。
【００７６】
次に、図６に示されるように、素子が形成された半導体基板１０の表面上に、層間絶縁膜９２Ａが、例えば、ＣＶＤ法を用いて堆積される。層間絶縁膜９２Ａは、例えば、トランジスタ５，７のゲート電極５１，７１を覆っている。層間絶縁膜９２Ａの上面が、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化された後、層間絶縁膜９２Ａ内に、フォトリソグラフィ技術及びＲＩＥ法によって、コンタクトホールが形成される。コンタクトプラグＣＰ１，ＣＰ２が、形成されたコンタクトホール内に埋め込まれる。例えば、アルミニウムや銅などの金属膜が、スパッタ法によって層間絶縁膜９２Ａ上及びコンタクトプラグＣＰ１，ＣＰ２上に堆積される。堆積された金属膜は、フォトリソグラフィ技術及びＲＩＥ法によって、コンタクトプラグＣＰ１，ＣＰ２に接続されるように、所定の形状に加工される。これによって、層間絶縁膜９２Ａ内に、配線８０が、形成される。
【００７７】
これと実質的に同様の工程によって、層間絶縁膜９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ、ビアプラグ８１及び複数の配線（又はダミー層）８０が、多層配線技術によって、層間絶縁膜９２Ａ上に順次形成される。
【００７８】
各層間絶縁膜９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅの堆積時、層間絶縁膜の上面は、例えば、ＣＭＰ法を用いて、平坦化される。配線８０は、ダマシン法を用いて形成されてもよい。
【００７９】
尚、上述のように、本実施形態において、半導体基板１０において層間絶縁膜９２が設けられた面（第１の面）は、半導体基板１０の表面とよばれ、その面に対向する面（反対側の面）は、半導体基板１０の裏面（第２の面）とよばれる。
【００８０】
図７に示されるように、ビアプラグ８３が配線８０に接続されるように層間絶縁膜９２Ｅ内に形成された後、再配線技術によって、再配線８２が、最上層の層間絶縁膜９２Ｅ上に形成される。絶縁層９６が、再配線８２を覆うように、再配線８２及び層間絶縁膜９２上に、形成される。絶縁層９６の上面は、平坦化される。
【００８１】
所定の再配線８２の上面の一部が露出するように、開口部（コンタクトホール）が、絶縁層９６内の所定の位置に形成される。形成された開口部内に、接続端子８４として導電体（例えば、半田ボール）が、形成される。開口部の形成位置は、絶縁層９６上に搭載されるデバイスの電極の位置に対応する。
【００８２】
本実施形態において、絶縁層９６上に、モジュールを形成するためのデバイス（モジュールの構成部品）６０が積層される。デバイス６０は、ユーザの要求に応じた特性及び性能を有する電子部品であって、例えば、チップコンデンサのような受動素子、或いは、ドライバチップのような半導体チップである。但し、デバイス６０は、イメージセンサを形成するためのデバイスであってもよい。
【００８３】
デバイス６０の電極６１は、接続端子８４と接合し、デバイス６０が接続端子８４上及び絶縁層９６上で固定される。デバイス６０は、再配線８２及び配線８０を介して、半導体基板１０表面に形成された素子及び回路に接続される。尚、図７において、１個のデバイス６０が、絶縁層９６上に設けられた例が示されているが、複数のデバイス６０が、絶縁層９６上に設けられてもよい。
【００８４】
図８の（ａ）に示されるように、図５乃至図７とは別途の工程において、支持基板（例えば、シリコン基板）１９が半導体基板１０の表面を覆う層間絶縁膜９２上方に取り付けられる前に、支持基板１９内の所定の位置に、例えば、フォトリソグラフィ技術及びＲＩＥ法によって、溝６９が形成される。溝６９は、チップ上においてデバイス６０が取り付けられる位置に対応するように、形成される。溝６９の開口寸法、及び、溝６９の深さは、層間絶縁膜９２上に積層されたデバイス６０の大きさに応じて、適宜調整される。尚、搭載されるデバイス６０の個数に応じて、複数の溝６９が、支持基板１９内に形成されてもよい。
【００８５】
絶縁膜６５Ｘが、例えば、ＣＶＤ法によって、支持基板１９上及び溝６９内に、形成される。この際、絶縁膜６５Ｘの膜厚は、溝６９が埋め込まれない厚さに設定される。
【００８６】
そして、絶縁膜６５Ｘに対して、エッチバックが施される。すると、図８の（ｂ）に示されるように、側壁絶縁膜６５が、溝６９内における支持基板１９の側面上に、残存する。尚、絶縁膜６５Ｘが、溝６９の底部に残存してもよい。また、絶縁膜６５Ｘに対して、エッチバックが施されなくともよい。
【００８７】
図９に示されるように、溝６９の開口部が形成されている側の支持基板１９の面が、絶縁層９６の上面（デバイス６０が搭載されている側の面）に接触するように、溝６９が形成された支持基板１９が、接着材を用いて、又は、支持基板１９と絶縁層９６との共有結合を利用して、絶縁層９６に貼り付けられる。
【００８８】
上記のように、溝６９の側面上に、側壁絶縁膜６５が形成されているため、支持基板１９の取り付け時に、支持基板１９と半導体基板１０とのアライメントがずれて、支持基板１９がデバイス６０に接触したとしても、支持基板１９とデバイス６０とのショートを防止できる。それゆえ、イメージセンサの動作不良やイメージセンサを含むカメラモジュールの製造歩留まりの低下を、抑制できる。
【００８９】
このように、半導体基板１０を覆う絶縁膜９２，９６上のデバイス６０が、支持基板１９内の溝６９内に格納された構造が、形成される。尚、デバイス６０が格納された空隙（溝）内には、支持基板１９の貼り付け時のガス雰囲気に応じて、空気やプロセスガスが、封入されている場合もあるし、真空状態となっている場合もある。
【００９０】
この後、半導体基板１０の裏面に、例えば、グライディング（研磨）、ＣＭＰ法及びウェットエッチングなどが施され、半導体基板１０の厚さが、例えば、４μｍから６μｍ程度の厚さになるように、薄くされる。例えば、図４に示されるように、半導体基板１０内に貫通孔が形成され、その側面に、絶縁膜９８が形成される。そして、貫通プラグ８８が半導体基板１０内の貫通孔内に形成され、半導体基板１０の裏面上に、パッド８９が形成される。
【００９１】
そして、半導体基板１０の裏面上に、保護膜（絶縁膜）や接着層が形成された後、図４に示されるように、各画素（フォトダイオード）に対応するように、カラーフィルタＣＦ及びマイクロレンズアレイＭＬが、半導体基板１０の裏面上に取り付けられる。
【００９２】
支持基板１９が所定の厚さ（例えば、２００μｍから４００μｍ程度）になるように、支持基板１９が研磨される。そして、絶縁体（樹脂）による封止処理が施され、裏面照射型イメージセンサチップ１００が形成される。
【００９３】
形成されたイメージセンサチップ１００に、図２のレンズホルダ１１７や電極１１８が取り付けられた後、そのイメージセンサ１００が実装基板２００上に搭載される。これによって、図１及び図２のカメラモジュールが形成される。
【００９４】
このように、本実施形態の固体撮像装置の製造方法、例えば、裏面照射型イメージセンサの製造方法において、図７に示されるように、半導体基板１０の表面を覆う絶縁膜９２，９６上に、カメラモジュールに用いられる受動素子６０又は半導体チップ６０が、積層される。それらのデバイス６０は、イメージセンサ１００の配線８０，８２に接続される。
【００９５】
そして、図９に示されるように、溝６９を有する支持基板１９が、その溝１９内にデバイス６０が格納されるように、半導体基板１０の表面側を覆う絶縁膜９２，９６上に取り付けられる。
【００９６】
このように、要求される仕様のカメラモジュールを形成するためのデバイス６０が、イメージセンサが形成される半導体基板１０上に積層されることによって、デバイス６０とイメージセンサチップ１００とを実装基板２００上に、基板表面に対して水平方向に並べて配置せずともよくなる。その結果として、実装基板２００上におけるデバイス６０の実装面積を削減できる。したがって、本実施形態のイメージセンサは、カメラモジュール１の面積を小さくできる。
【００９７】
また、本実施形態において、デバイス６０及び支持基板１９は、デバイス６０が支持基板１９内に形成された溝６９内に内包されるように、半導体基板１０の表面を覆う絶縁膜９２，９６上に取り付けられる。これによって、イメージセンサ１００のチップの厚みが増大するのを、抑制できる。
【００９８】
それゆえ、第１の実施形態の固体撮像装置の製造方法によれば、モジュールの小型化に貢献する固体撮像装置を提供できる。
【００９９】
（２） 第２の実施形態
図１０乃至図１２を参照して、第２の実施形態に係る固体撮像装置（例えば、イメージセンサ）及びその製造方法について、説明する。尚、本実施形態において、第１の実施形態と共通する構成要素及び製造工程の説明は、必要に応じて行う。
【０１００】
図１０は、本実施形態のイメージセンサの断面構造を示している。
第１の実施形態のイメージセンサ及びその製造方法において、モジュールの構成要素としてのデバイス６０が絶縁層９６上に搭載されてから、溝６９を有する支持基板１９が絶縁層９６上に取り付けられる例が、述べられている。
但し、第２の実施形態のように、支持基板１９が絶縁層９６上に取り付けられてから、モジュールの構成要素としてのデバイス６０が、支持基板１９内に設けられるように、絶縁層９６上に搭載されてもよい。
【０１０１】
この場合、図１０に示されるように、支持基板１９の開口部（溝）６９Ｘが絶縁体（例えば、樹脂）６７で満たされ、デバイス６０が絶縁体６７に覆われた構造となる。
【０１０２】
より具体的には、以下の図１１及び図１２に示される製造工程によって、本実施形態のイメージセンサ１００が形成される。図１１及び図１２は、本実施形態の製造方法の各工程における断面構造を示している。
【０１０３】
図１１に示されるように、第１の実施形態の図７示される工程と実質的に同様の工程によって、モジュールに用いられるデバイス（モジュールの構成要素）が搭載される位置に、接続端子８４が形成される。そして、デバイスを搭載しない状態で、溝６９を有する支持基板１９が、絶縁層９６上に貼り付けられる。溝６９の位置は、デバイスの搭載位置に対応する。
【０１０４】
この後、図９及び図４を用いて説明した製造工程と実質的に同様に、カラーフィルタ及びマイクロレンズアレイが、薄くされた半導体基板１０の裏面上に取り付けられる。
【０１０５】
図１２に示されるように、溝に対応する位置において接続端子８４を露出させる開口が形成されるように、例えば、エッチングやＣＭＰ法によって、支持基板１９Ｘが薄くされる。これによって、支持基板１９Ｘ内に、開口部６９Ｘが形成される。
形成された開口部６９Ｘを経由して、モジュールを形成するためのデバイス６０が絶縁層９６上に搭載される。そして、図７に示される例と同様に、デバイス６０の電極６１が、接続端子８４に接続される。尚、溝６９の位置に対して選択的にエッチングが実行されて、開口部６９Ｘが形成されてもよい。
【０１０６】
デバイス６０が端子８４に接続された後、図１０に示されるように、開口部６９Ｘが、樹脂によって満たされる。樹脂は、紫外光や熱によって硬化され、デバイス６０が、絶縁体６７によって、支持基板１９Ｘの開口部６９Ｘ内に封止される。
【０１０７】
以上のように、本実施形態におけるイメージセンサが形成される。尚、デバイス６０が搭載されてから、カラーフィルタＣＦ及びマイクロレンズＭＬが半導体基板１０の裏面に取り付けられてもよい。
【０１０８】
第２の実施形態のイメージセンサの製造方法において、図１１に示されるように、デバイスが半導体基板１０の表面を覆う絶縁膜９２，９６上に搭載される前に、溝６９を有する支持基板１９が絶縁膜９２，９６上に取り付けられる。そして、図１２に示されるように、支持基板１９Ｘの取り付け後に支持基板１９Ｘ内に形成された開口部６９Ｘを経由して、デバイス６０が絶縁膜９２，９６上に搭載される。
【０１０９】
このように、本実施形態のイメージセンサ及びその製造方法においても、第１の実施形態と同様に、デバイス６０が絶縁膜９２，９６上に積層されるため、実装基板２００上における実装面積及び実装基板２００のサイズを、小さくできる。
【０１１０】
また、本実施形態のイメージセンサは、支持基板１９Ｘ内に格納されたデバイス６０が絶縁体６７によって封止及び固定されるため、デバイス６０が接続端子８４から剥離する不良が抑制される。その結果として、イメージセンサの動作不良及びイメージセンサ（カメラモジュール）の製造歩留まりの低下を、抑制できる。
【０１１１】
以上のように、第２の実施形態の固体撮像装置及びその製造方法によれば、モジュールを小型化できる。
【０１１２】
（３） 第３の実施形態
図１３及び図１４を参照して、第３の実施形態に係る固体撮像装置（例えば、イメージセンサ）及びその製造方法について、説明する。尚、本実施形態において、第１及び第２の実施形態と共通する構成要素及び製造工程の説明は、必要に応じて行う。
【０１１３】
第１及び第２の実施形態において、溝が形成された支持基板１９が、絶縁膜９２，９６上に取り付けられる例が示されている。
但し、溝を支持基板内にあらかじめ形成せずともよい。すなわち、溝が形成されない支持基板が絶縁膜９２，９６に貼り付けられてから、モジュールに用いられるデバイス６０の搭載位置において、支持基板に開口部が形成されてもよい。
【０１１４】
具体的には、以下の図１３及び図１４に示される製造工程によって、本実施形態のイメージセンサが形成される。図１３及び図１４は、本実施形態の製造方法の各工程における断面構造を示している。
【０１１５】
図１３に示されるように、図７に示される工程と同様の工程によって、接続端子８４が、デバイスの搭載位置に対応するように形成される。そして、溝が形成されていない支持基板１９Ｙが、絶縁層９６に貼り付けられる。
【０１１６】
支持基板１９Ｙが絶縁層９６に取り付けられた後、上述と同様の工程によって、薄くされた半導体基板１０の裏面に、カラーフィルタＣＦ及びマイクロレンズアレイＭＬが取り付けられる。支持基板１９Ｙが、エッチング及びＣＭＰ法によって薄くされる。
【０１１７】
そして、図１４に示されるように、フォトリソグラフィ技術によって、支持基板１９Ｚ上に、マスク（レジストマスク）１７が形成される。マスク１７は、デバイスの搭載位置に対応する部分に、支持基板１９を露出させる開口部を有する。そして、このマスク１７に基づいて、デバイスの搭載位置において、開口部６９Ｚが、ＲＩＥ法によって支持基板１９Ｚ内に形成される。
【０１１８】
マスク１７が除去された後、図１２に示される工程と同様に、モジュールに用いられるデバイス（モジュールを形成するためのデバイス）６０が、開口部６９Ｚを経由して、接続端子８４に接続される。開口部６９Ｚは、絶縁体（樹脂）によって、封止される。尚、デバイス６０と支持基板１９とのショートを防止するために、デバイス６０が搭載される前に、開口部６９Ｚにおける支持基板１９Ｚの内側面において、側壁絶縁膜が支持基板１９Ｚの側面上に形成されてもよい。
【０１１９】
以上の工程によって、図１０に示されるイメージセンサが形成される。
【０１２０】
尚、開口部６９Ｚの形成及びデバイス６０の搭載の後に、カラーフィルタＣＦ及びマイクロレンズＭＬが、半導体基板１０の裏面に取り付けられてもよい。
【０１２１】
第３の実施形態のイメージセンサの製造方法において、図１３に示されるように、溝及び開口部を有さない支持基板１９Ｙが取り付けられてから、その支持基板１９Ｙに開口部が形成される。そして、図１４に示されるように、支持基板の取り付け後に形成された開口部６９Ｚを経由して、デバイス６０が半導体基板１０の表面側を覆う絶縁膜９２，９６上に搭載される。デバイス６０は、支持基板１９Ｚ内に格納される。
【０１２２】
この製造方法においても、第１及び第２の実施形態と同様に、実装基板２００上における実装面積及び実装基板２００のサイズを小さくできる。
【０１２３】
したがって、第３の実施形態の固体撮像装置の製造方法によれば、モジュールの小型化に貢献する固体撮像装置を提供できる。
【０１２４】
尚、第１乃至第３の実施形態のイメージセンサは、カメラモジュールを形成すためのデバイス６０が基板１０表面上の絶縁膜上９２，９６上に積層される。これによって、モジュールの小型化に加え、デバイス６０を半導体基板１０内に形成する場合に比較して、イメージセンサのチップサイズの増大を抑制でき、イメージセンサ及びそれを含むモジュールの製造を効率化でき、及び、イメージセンサ及びそれを含むモジュールの製造コストを低減できる。
【０１２５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１：モジュール、１００：イメージセンサ、３：フォトダイオード、５，７：トランジスタ、５１，７１：ゲート電極、１９，１９Ｙ，１９Ｘ，１９Ｚ：支持基板、９２，９６：絶縁膜、６０：デバイス、８０，８２：配線。
【特許請求の範囲】
【請求項１】
第１の面と前記第１の面に対向する第２の面を有する半導体基板と、
前記半導体基板内に設けられ、前記第２の面側のレンズを介して照射された光を光電変換する画素と、
前記第１の面上の素子を覆う絶縁膜上に設けられ、溝を有する支持基板と、
前記絶縁膜上に設けられ、前記支持基板の前記溝内に格納されるデバイスと、
を具備することを特徴とする固体撮像装置。
【請求項２】
前記デバイスは、モジュールに用いられる受動素子又は半導体チップである、ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記溝内における前記支持基板の側面上に設けられる側壁絶縁膜を、さらに具備することを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記デバイスを覆う絶縁体が、前記溝内に設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
半導体基板内に画素を形成し、前記半導体基板の第１の面側に素子を形成する工程と、
前記半導体基板の前記第１の面上に、前記素子を覆う絶縁膜を形成する工程と、
前記絶縁膜上に、デバイスを積層する工程と、
溝を有する支持基板を、前記デバイスが前記溝内に格納されるように、前記絶縁膜上に取り付ける工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項６】
半導体基板内に画素を形成し、前記半導体基板の第１の面側に素子を形成する工程と、
前記半導体基板の前記第１の面上に、絶縁膜を形成する工程と、
前記絶縁膜上に、支持基板を取り付ける工程と、
前記支持基板内に前記絶縁膜を露出させる開口部を形成し、形成された前記開口部を経由して、デバイスを前記絶縁膜上に積層する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項１】
第１の面と前記第１の面に対向する第２の面を有する半導体基板と、
前記半導体基板内に設けられ、前記第２の面側のレンズを介して照射された光を光電変換する画素と、
前記第１の面上の素子を覆う絶縁膜上に設けられ、溝を有する支持基板と、
前記絶縁膜上に設けられ、前記支持基板の前記溝内に格納されるデバイスと、
を具備することを特徴とする固体撮像装置。
【請求項２】
前記デバイスは、モジュールに用いられる受動素子又は半導体チップである、ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記溝内における前記支持基板の側面上に設けられる側壁絶縁膜を、さらに具備することを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記デバイスを覆う絶縁体が、前記溝内に設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
半導体基板内に画素を形成し、前記半導体基板の第１の面側に素子を形成する工程と、
前記半導体基板の前記第１の面上に、前記素子を覆う絶縁膜を形成する工程と、
前記絶縁膜上に、デバイスを積層する工程と、
溝を有する支持基板を、前記デバイスが前記溝内に格納されるように、前記絶縁膜上に取り付ける工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項６】
半導体基板内に画素を形成し、前記半導体基板の第１の面側に素子を形成する工程と、
前記半導体基板の前記第１の面上に、絶縁膜を形成する工程と、
前記絶縁膜上に、支持基板を取り付ける工程と、
前記支持基板内に前記絶縁膜を露出させる開口部を形成し、形成された前記開口部を経由して、デバイスを前記絶縁膜上に積層する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２０４４０３（Ｐ２０１２−２０４４０３Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６４９３０（Ｐ２０１１−６４９３０）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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