基準電位発生回路
【課題】低電源電圧で使用可能なＣＭＯＳ集積回路用の基準電位発生回路を提供する。
【解決手段】シート抵抗１２とダイオード接続されたＮＭＯＳ１３による電位Ｖnaと、ダイオード接続されたＮＭＯＳ１５による電位Ｖnbが同電位になるように、演算増幅器２０の制御電圧ＣＯＮによってＰＭＯＳ１１，１４の駆動電流Ｉａ，Ｉｂを制御する。制御電圧ＣＯＮを電流ミラーを構成するＰＭＯＳ１６に与え、このＰＭＯＳ１６に直列に接続されたシート抵抗１７とダイオード接続されたＮＭＯＳ１８による電位を、基準電圧ＶＲＥＦとして出力する。電源電位ＶＣＣと接地電位ＧＮＤ間には、１組のＰＭＯＳとＮＭＯＳだけが接続されるので、１．５Ｖ程度の低電源電圧でも、電源電位ＶＣＣと周囲温度に依存しない一定の基準電圧ＶＲＥＦが得られる。
【解決手段】シート抵抗１２とダイオード接続されたＮＭＯＳ１３による電位Ｖnaと、ダイオード接続されたＮＭＯＳ１５による電位Ｖnbが同電位になるように、演算増幅器２０の制御電圧ＣＯＮによってＰＭＯＳ１１，１４の駆動電流Ｉａ，Ｉｂを制御する。制御電圧ＣＯＮを電流ミラーを構成するＰＭＯＳ１６に与え、このＰＭＯＳ１６に直列に接続されたシート抵抗１７とダイオード接続されたＮＭＯＳ１８による電位を、基準電圧ＶＲＥＦとして出力する。電源電位ＶＣＣと接地電位ＧＮＤ間には、１組のＰＭＯＳとＮＭＯＳだけが接続されるので、１．５Ｖ程度の低電源電圧でも、電源電位ＶＣＣと周囲温度に依存しない一定の基準電圧ＶＲＥＦが得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）を用いた集積回路で温度や電源電圧に依存しない一定の基準の電位を発生させるための基準電位発生回路、特に低電源電圧に適した基準電位発生回路に関するものである。
【背景技術】
【０００２】
図２は、従来の基準電位発生回路の回路図である。
この基準電位発生回路は、電源電位ＶＣＣと出力ノードＮＯの間に接続された抵抗１、この出力ノードＮＯと内部ノードＮＩの間に接続された抵抗２、この内部ノードＮＩと接地電位ＧＮＤの間に直列に接続されたＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）３，４、及び出力ノードＮＯと接地電位ＧＮＤの間に接続されたＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）５で構成されている。ＮＭＯＳ３，４のゲートは、それぞれ出力ノードＮＯと電源電位ＶＣＣに接続され、ＰＭＯＳ５のゲートは、内部ノードＮＩに接続されている。
【０００３】
この基準電位発生回路において、出力ノードＮＯに出力される基準電位ＶＲＥＦは、次の式で表される。
ＶＲＥＦ＝Ｖｔｐ（１＋Ｒｅｑ／Ｒ２）
【０００４】
ここで、ＶｔｐはＰＭＯＳ５の閾値電圧、Ｒｅｑは直列接続されたＮＭＯＳ３，４の等価抵抗値、及びＲ２は抵抗２の抵抗値である。
【０００５】
直線領域で動作するＮＭＯＳのオン抵抗（ここでは、Ｒｅｑ）は、正の温度係数を有しており、ＰＭＯＳの閾値電圧（ここでは、Ｖｔｐ）は負の温度係数を有している。従って、ＮＭＯＳ３とＰＭＯＳ５によって温度特性が打ち消され、基準電位ＶＲＥＦの温度補償が行われる。
【０００６】
なお、ＮＭＯＳ４は基準電位ＶＲＥＦの制御と、電源電位ＶＣＣの高い領域での基板効果の抑制のために用いられる。また、抵抗１，２は、バイアスとドレイン電流低減のために用いられる。そして、この基準電位発生回路では、電源電位ＶＣＣが２〜６Ｖにおいて、ほとんど温度に依存しない一定の基準電位ＶＲＥＦ（約１．３Ｖ）が発生される。
【０００７】
【特許文献１】特開平８−１６２６７号公報
【特許文献２】特開２００２−３１８６２６号公報
【０００８】
なお、上記特許文献１には、ＥＣＬ回路に内蔵されるバンドギャップ型定電圧回路が記載され、上記特許文献２には、ダイオードを用いたバンドギャップ型定電圧回路が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記基準電位発生回路では、温度に依存しない一定の基準電位ＶＲＥＦを生成するためには、電源電位ＶＣＣが２Ｖ以上である必要があり、それ以下の電源電位ＶＣＣでは正常に動作しないという課題があった。
【００１０】
本発明は、２Ｖ以下（例えば、１．５Ｖ）の低電源電圧で使用可能なＣＭＯＳ集積回路用の基準電位発生回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の基準電位発生回路は、電源電位と第１の内部ノードの間に接続され、制御電圧によって導通状態が制御される第１のＭＯＳと、前記第１の内部ノードと接地電位の間に第１の抵抗を介して接続され、順方向にダイオード接続された第２のＭＯＳと、前記電源電位と第２の内部ノードの間に接続され、前記制御電圧によって導通状態が制御される第３のＭＯＳと、前記第２の内部ノードと前記接地電位の間に順方向にダイオード接続された第４のＭＯＳと、基準電位が出力される出力ノードと前記電源電位の間に接続され、前記制御電圧によって導通状態が制御される第５のＭＯＳと、前記出力ノードと前記接地電位の間に第２の抵抗を介して接続され、順方向にダイオード接続された第６のＭＯＳと、前記第１及び第２の内部ノードの電位差に応じて前記制御電圧を出力する演算増幅器とを備えている。そして、第１、第３及び第５のＭＯＳのゲート長とゲート幅は、それぞれ同一サイズに形成し、第２、第４及び第６のＭＯＳのゲート長と、第４及び第６のＭＯＳのゲート幅は同一サイズに形成し、第２のＭＯＳのゲート幅は、第４及び第６のＭＯＳのゲート幅よりも大きなサイズに形成したことを特徴としている。
【発明の効果】
【００１２】
本発明では、電源電位と接地電位の間に、電流駆動用の第１、第３、第５のＭＯＳと、これらの第１、第３、第５のＭＯＳと直列に、それぞれ順方向にダイオード接続した第２、第４、第６のＭＯＳを接続している。これにより、２Ｖ以下（例えば、１．５Ｖ程度）の電源電圧でも、電源電位や周囲温度に影響されずに正常に動作し、一定の基準電位を生成することができるという効果がある。また、バイポーラトランジスタを用いずにＭＯＳで構成しているので、低電源電圧仕様のＣＭＯＳ集積回路用の基準電位発生回路として最適である。
【発明を実施するための最良の形態】
【００１３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１４】
図１は、本発明の実施例を示す基準電位発生回路の回路図である。
この基準電位発生回路は、電源電位ＶＣＣと内部ノードＮＡの間に接続されたＰＭＯＳ１１、この内部ノードＮＡと接地電位ＧＮＤの間に直列に接続されたシート抵抗１２とＮＭＯＳ１３を有している。ＮＭＯＳ１３はゲートがドレインに接続されて順方向のダイオード接続となっている。また、シート抵抗１２は、ポリシリコンや拡散抵抗で構成されたものである。
【００１５】
また、この基準電位発生回路は、電源電位ＶＣＣと内部ノードＮＢの間に接続されたＰＭＯＳ１４、及びこの内部ノードＮＢと接地電位ＧＮＤの間に接続されたＮＭＯＳ１５を有している。ＮＭＯＳ１５も、ＮＭＯＳ１３と同様に、ゲートがドレインに接続されて順方向のダイオード接続となっている。なお、ＮＭＯＳ１３は、ＮＭＯＳ１５に比べて駆動能力がｍ倍（但し、ｍ＞１）となるように、サイズが設定されている。即ち、ゲート幅をＷ、ゲート長をＬとした場合、ＮＭＯＳ１３の（Ｗ／Ｌ）13は、ＮＭＯＳ１５の（Ｗ／Ｌ）15のｍ倍となっている。一方、ＰＭＯＳ１１，１４は、同一ディメンジョンに設定されている。通常、ゲート長として同一の値Ｌを使用し、ゲート幅Ｗを変えることによって駆動能力を設定するようにしている。内部ノードＮ１，Ｎ２は、演算増幅器２０の入力側に接続されており、この演算増幅器２０の出力側が、ＰＭＯＳ１１，１４のゲートに接続されている。
【００１６】
更に、この基準電位発生回路は、電源電位ＶＣＣと出力ノードＮＯの間に接続されたＰＭＯＳ１６、及びこの出力ノードＮＯと接地電位ＧＮＤの間に直列に接続されたシート抵抗１７とＮＭＯＳ１８を有している。ＮＭＯＳ１８はゲートがドレインに接続されて順方向のダイオード接続となっている。なお、ＰＭＯＳ１６のディメンジョンは、ＰＭＯＳ１１，１４と同じ値に設定され、ＮＭＯＳ１８のディメンジョンは、ＮＭＯＳ１５と同じ値に設定されている。そして、ＰＭＯＳ１６のゲートは、演算増幅器２０の出力側に接続されている。これにより、ＰＭＯＳ１１，１４，１６は電流ミラー回路を構成し、演算増幅器２０から出力される制御電圧ＣＯＮに応じて、同じ値の電流が流れるようになっている。
【００１７】
一方、演算増幅器２０は、それぞれのゲートが内部ノードＮＡ，ＮＢに接続されて導通状態が制御されるＮＭＯＳ２１ａ，２１ｂを有している。ＮＭＯＳ２１ａ，２１ｂのドレインは、それぞれＰＭＯＳ２２ａ，２２ｂを介して電源電位ＶＣＣに接続され、これらのＮＭＯＳ２１ａ，２１ｂのソースは、共通のＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ２１ａ，２１ｂのドレインは、更に、それぞれＰＭＯＳ２４ａ，２４ｂを介して内部ノードＮＣ，ＮＤに接続されている。
【００１８】
内部ノードＮＣは、直列に接続されたＮＭＯＳ２５ａ，２６ａを介して接地電位ＧＮＤに接続され、内部ノードＮＤは、直列に接続されたＮＭＯＳ２５ｂ，２６ｂを介して接地電位ＧＮＤに接続されている。ＮＭＯＳ２３，２５ａ，２５ｂ，２６ａ，２６ｂのゲートには、図示しないバイアス回路からバイアス電圧ＶＢ１が与えられ、ＰＭＯＳ２４ａ，２４ｂのゲートには、バイアス電圧ＶＢ２が与えられている。また、ＰＭＯＳ２２ａ，２２ｂのゲートは内部ノードＮＤに接続されている。そして、内部ノードＮＣから演算増幅器２０の出力信号、即ち、内部ノードＮＡ，ＮＢの電位差に応じた制御電圧ＣＯＮが出力されるようになっている。
【００１９】
この演算増幅器２０では、バイアス電圧ＶＢ１，ＶＢ２を適切に制御することにより、２Ｖ以下の低電源電圧で、かつ、入力信号レベルがほぼ電源電位ＶＣＣ付近の値でも正常に動作するように構成されている。
【００２０】
次に、図１の基準電位発生回路の動作を説明する。
この基準電位発生回路では、内部ノードＮＡ，ＮＢの電位Ｖna，Ｖnbが演算増幅器２０に与えられ、この演算増幅器２０から出力される制御電圧ＣＯＮによってＰＭＯＳ１１，１４の動作状態が制御される。この結果、内部ノードＮＡ，ＮＢの電位Ｖna，Ｖnbは等電位となり、ＰＭＯＳ１１，１４に流れる電流Ｉａ，Ｉｂも等しくなるように制御される。また、ＰＭＯＳ１６に流れる電流Ｉｃも、電流Ｉａ，Ｉｂと等しくなる。
【００２１】
ＰＭＯＳ１１，１４に流れる電流Ｉａ，Ｉｂは、それぞれＮＭＯＳ１３，１５に流れる電流と同じであるので、次の一般式で表される。
Ｉａ＝（ｍβ／２）（Ｖgs−Ｖtn）2 ・・（１）
Ｉｂ＝（β／２）（Ｖnb−Ｖtn）2 ・・（２）
【００２２】
ここで、ｍは前述したＮＭＯＳ１３，１５のディメンジョン比、βはＮＭＯＳの電流増幅率、ＶgsはＮＭＯＳ１３のゲート・ソース間電圧、及びＶtnはＮＭＯＳの閾値電圧である。
Ｉａ＝Ｉｂであるから、（１），（２）式より、次の関係が成り立つ。
（Ｖgs−Ｖtn）／（Ｖnb−Ｖtn）＝１／√（ｍ） ・・（３）
【００２３】
また、内部ノードＮＡの電位Ｖnaは、シート抵抗１２の抵抗値をＲ12とすると、次のようになる。
Ｖna＝Ｉａ×Ｒ12＋Ｖgs ・・（４）
Ｉａ＝Ｉｂであるから、（４）式中のＩａに（２）式を代入すると次のようになる。
Ｖnb＝Ｖna＝（β／２）（Ｖnb−Ｖtn）2 ×Ｒ12＋Ｖgs ・・（４）
（４）式の両辺からＶtnを引くと、次式となる
Ｖnb−Ｖtn＝（β／２）（Ｖnb−Ｖtn）2 ×Ｒ12＋Ｖgs−Ｖtn ・・（５）
（５）式の両辺を（Ｖnb−Ｖtn）で割ると、次の式が得られる。
１＝（β／２）（Ｖnb−Ｖtn）×Ｒ12＋（Ｖgs−Ｖtn）／（Ｖnb−Ｖtn）
＝（β／２）（Ｖnb−Ｖtn）×Ｒ12＋１／√（ｍ） ・・（６）
【００２４】
出力ノードＮＯの基準電位ＶＲＥＦは、シート抵抗１７の抵抗値をＲ17とすると、次の式で表される。
ＶＲＥＦ＝Ｉｃ×Ｒ17＋Ｖtn ・・（７）
ここで、Ｉｃ＝Ｉｂ、Ｖtn＝Ｖnbであるから、（７）式は次のようになる。
ＶＲＥＦ＝（β／２）（Ｖnb−Ｖtn）2 ×Ｒ17＋Ｖnb ・・（８）
（６），（８）式より、次の（９）式が得られる。
【００２５】
【数１】
【００２６】
（９）式より、基準電位ＶＲＥＦは電源電位ＶＣＣに依存しないことが分かる。また、βは温度の−１．５乗に比例し、Ｒ15，Ｒ17は温度に比例する係数である。更に、Ｖtnは負の温度係数を有している。従って、電流増幅率β、抵抗値Ｒ15，Ｒ17、及びディメンジョン比ｍを厳密に調整することにより、（９）式の第１項の正の温度係数と、第２項の負の温度係数を相殺することができる。
【００２７】
以上のように、この実施例の基準電位発生回路は、電源電位ＶＣＣと接地電位ＧＮＤの間に、電流駆動用のＰＭＯＳと直列に順方向にダイオード接続したＮＭＯＳを接続すると共に、このＰＭＯＳを制御する演算増幅器２０を低電源電圧で動作可能な回路構成にしている。これにより、２Ｖ以下（例えば、１．５Ｖ程度）の電源電圧でも正常に動作し、電源電位ＶＣＣや周囲温度に影響されずに一定の基準電位ＶＲＥＦを生成することができるという利点がある。
【００２８】
更にこの基準電位発生回路は、バイポーラトランジスタを用いずにＭＯＳで構成しているので、低電源電圧仕様のＣＭＯＳ集積回路用の基準電位発生回路として最適である。
【００２９】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 演算増幅器２０の構成は、例示した回路に限定されない。
（ｂ） 順方向にダイオード接続されたＮＭＯＳ１３，１５，１８に代えて、順方向にダイオード接続されたＰＭＯＳを用いても良い。その場合は、ＰＭＯＳのゲートとドレインを接地電位ＧＮＤに接続することになる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例を示す基準電位発生回路の回路図である。
【図２】従来の基準電位発生回路の回路図である。
【符号の説明】
【００３１】
１１，１４，１５ ＰＭＯＳ
１２，１７ シート抵抗
１３，１５，１８ ＮＭＯＳ
２０ 演算増幅器
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）を用いた集積回路で温度や電源電圧に依存しない一定の基準の電位を発生させるための基準電位発生回路、特に低電源電圧に適した基準電位発生回路に関するものである。
【背景技術】
【０００２】
図２は、従来の基準電位発生回路の回路図である。
この基準電位発生回路は、電源電位ＶＣＣと出力ノードＮＯの間に接続された抵抗１、この出力ノードＮＯと内部ノードＮＩの間に接続された抵抗２、この内部ノードＮＩと接地電位ＧＮＤの間に直列に接続されたＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）３，４、及び出力ノードＮＯと接地電位ＧＮＤの間に接続されたＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）５で構成されている。ＮＭＯＳ３，４のゲートは、それぞれ出力ノードＮＯと電源電位ＶＣＣに接続され、ＰＭＯＳ５のゲートは、内部ノードＮＩに接続されている。
【０００３】
この基準電位発生回路において、出力ノードＮＯに出力される基準電位ＶＲＥＦは、次の式で表される。
ＶＲＥＦ＝Ｖｔｐ（１＋Ｒｅｑ／Ｒ２）
【０００４】
ここで、ＶｔｐはＰＭＯＳ５の閾値電圧、Ｒｅｑは直列接続されたＮＭＯＳ３，４の等価抵抗値、及びＲ２は抵抗２の抵抗値である。
【０００５】
直線領域で動作するＮＭＯＳのオン抵抗（ここでは、Ｒｅｑ）は、正の温度係数を有しており、ＰＭＯＳの閾値電圧（ここでは、Ｖｔｐ）は負の温度係数を有している。従って、ＮＭＯＳ３とＰＭＯＳ５によって温度特性が打ち消され、基準電位ＶＲＥＦの温度補償が行われる。
【０００６】
なお、ＮＭＯＳ４は基準電位ＶＲＥＦの制御と、電源電位ＶＣＣの高い領域での基板効果の抑制のために用いられる。また、抵抗１，２は、バイアスとドレイン電流低減のために用いられる。そして、この基準電位発生回路では、電源電位ＶＣＣが２〜６Ｖにおいて、ほとんど温度に依存しない一定の基準電位ＶＲＥＦ（約１．３Ｖ）が発生される。
【０００７】
【特許文献１】特開平８−１６２６７号公報
【特許文献２】特開２００２−３１８６２６号公報
【０００８】
なお、上記特許文献１には、ＥＣＬ回路に内蔵されるバンドギャップ型定電圧回路が記載され、上記特許文献２には、ダイオードを用いたバンドギャップ型定電圧回路が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記基準電位発生回路では、温度に依存しない一定の基準電位ＶＲＥＦを生成するためには、電源電位ＶＣＣが２Ｖ以上である必要があり、それ以下の電源電位ＶＣＣでは正常に動作しないという課題があった。
【００１０】
本発明は、２Ｖ以下（例えば、１．５Ｖ）の低電源電圧で使用可能なＣＭＯＳ集積回路用の基準電位発生回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の基準電位発生回路は、電源電位と第１の内部ノードの間に接続され、制御電圧によって導通状態が制御される第１のＭＯＳと、前記第１の内部ノードと接地電位の間に第１の抵抗を介して接続され、順方向にダイオード接続された第２のＭＯＳと、前記電源電位と第２の内部ノードの間に接続され、前記制御電圧によって導通状態が制御される第３のＭＯＳと、前記第２の内部ノードと前記接地電位の間に順方向にダイオード接続された第４のＭＯＳと、基準電位が出力される出力ノードと前記電源電位の間に接続され、前記制御電圧によって導通状態が制御される第５のＭＯＳと、前記出力ノードと前記接地電位の間に第２の抵抗を介して接続され、順方向にダイオード接続された第６のＭＯＳと、前記第１及び第２の内部ノードの電位差に応じて前記制御電圧を出力する演算増幅器とを備えている。そして、第１、第３及び第５のＭＯＳのゲート長とゲート幅は、それぞれ同一サイズに形成し、第２、第４及び第６のＭＯＳのゲート長と、第４及び第６のＭＯＳのゲート幅は同一サイズに形成し、第２のＭＯＳのゲート幅は、第４及び第６のＭＯＳのゲート幅よりも大きなサイズに形成したことを特徴としている。
【発明の効果】
【００１２】
本発明では、電源電位と接地電位の間に、電流駆動用の第１、第３、第５のＭＯＳと、これらの第１、第３、第５のＭＯＳと直列に、それぞれ順方向にダイオード接続した第２、第４、第６のＭＯＳを接続している。これにより、２Ｖ以下（例えば、１．５Ｖ程度）の電源電圧でも、電源電位や周囲温度に影響されずに正常に動作し、一定の基準電位を生成することができるという効果がある。また、バイポーラトランジスタを用いずにＭＯＳで構成しているので、低電源電圧仕様のＣＭＯＳ集積回路用の基準電位発生回路として最適である。
【発明を実施するための最良の形態】
【００１３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１４】
図１は、本発明の実施例を示す基準電位発生回路の回路図である。
この基準電位発生回路は、電源電位ＶＣＣと内部ノードＮＡの間に接続されたＰＭＯＳ１１、この内部ノードＮＡと接地電位ＧＮＤの間に直列に接続されたシート抵抗１２とＮＭＯＳ１３を有している。ＮＭＯＳ１３はゲートがドレインに接続されて順方向のダイオード接続となっている。また、シート抵抗１２は、ポリシリコンや拡散抵抗で構成されたものである。
【００１５】
また、この基準電位発生回路は、電源電位ＶＣＣと内部ノードＮＢの間に接続されたＰＭＯＳ１４、及びこの内部ノードＮＢと接地電位ＧＮＤの間に接続されたＮＭＯＳ１５を有している。ＮＭＯＳ１５も、ＮＭＯＳ１３と同様に、ゲートがドレインに接続されて順方向のダイオード接続となっている。なお、ＮＭＯＳ１３は、ＮＭＯＳ１５に比べて駆動能力がｍ倍（但し、ｍ＞１）となるように、サイズが設定されている。即ち、ゲート幅をＷ、ゲート長をＬとした場合、ＮＭＯＳ１３の（Ｗ／Ｌ）13は、ＮＭＯＳ１５の（Ｗ／Ｌ）15のｍ倍となっている。一方、ＰＭＯＳ１１，１４は、同一ディメンジョンに設定されている。通常、ゲート長として同一の値Ｌを使用し、ゲート幅Ｗを変えることによって駆動能力を設定するようにしている。内部ノードＮ１，Ｎ２は、演算増幅器２０の入力側に接続されており、この演算増幅器２０の出力側が、ＰＭＯＳ１１，１４のゲートに接続されている。
【００１６】
更に、この基準電位発生回路は、電源電位ＶＣＣと出力ノードＮＯの間に接続されたＰＭＯＳ１６、及びこの出力ノードＮＯと接地電位ＧＮＤの間に直列に接続されたシート抵抗１７とＮＭＯＳ１８を有している。ＮＭＯＳ１８はゲートがドレインに接続されて順方向のダイオード接続となっている。なお、ＰＭＯＳ１６のディメンジョンは、ＰＭＯＳ１１，１４と同じ値に設定され、ＮＭＯＳ１８のディメンジョンは、ＮＭＯＳ１５と同じ値に設定されている。そして、ＰＭＯＳ１６のゲートは、演算増幅器２０の出力側に接続されている。これにより、ＰＭＯＳ１１，１４，１６は電流ミラー回路を構成し、演算増幅器２０から出力される制御電圧ＣＯＮに応じて、同じ値の電流が流れるようになっている。
【００１７】
一方、演算増幅器２０は、それぞれのゲートが内部ノードＮＡ，ＮＢに接続されて導通状態が制御されるＮＭＯＳ２１ａ，２１ｂを有している。ＮＭＯＳ２１ａ，２１ｂのドレインは、それぞれＰＭＯＳ２２ａ，２２ｂを介して電源電位ＶＣＣに接続され、これらのＮＭＯＳ２１ａ，２１ｂのソースは、共通のＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ２１ａ，２１ｂのドレインは、更に、それぞれＰＭＯＳ２４ａ，２４ｂを介して内部ノードＮＣ，ＮＤに接続されている。
【００１８】
内部ノードＮＣは、直列に接続されたＮＭＯＳ２５ａ，２６ａを介して接地電位ＧＮＤに接続され、内部ノードＮＤは、直列に接続されたＮＭＯＳ２５ｂ，２６ｂを介して接地電位ＧＮＤに接続されている。ＮＭＯＳ２３，２５ａ，２５ｂ，２６ａ，２６ｂのゲートには、図示しないバイアス回路からバイアス電圧ＶＢ１が与えられ、ＰＭＯＳ２４ａ，２４ｂのゲートには、バイアス電圧ＶＢ２が与えられている。また、ＰＭＯＳ２２ａ，２２ｂのゲートは内部ノードＮＤに接続されている。そして、内部ノードＮＣから演算増幅器２０の出力信号、即ち、内部ノードＮＡ，ＮＢの電位差に応じた制御電圧ＣＯＮが出力されるようになっている。
【００１９】
この演算増幅器２０では、バイアス電圧ＶＢ１，ＶＢ２を適切に制御することにより、２Ｖ以下の低電源電圧で、かつ、入力信号レベルがほぼ電源電位ＶＣＣ付近の値でも正常に動作するように構成されている。
【００２０】
次に、図１の基準電位発生回路の動作を説明する。
この基準電位発生回路では、内部ノードＮＡ，ＮＢの電位Ｖna，Ｖnbが演算増幅器２０に与えられ、この演算増幅器２０から出力される制御電圧ＣＯＮによってＰＭＯＳ１１，１４の動作状態が制御される。この結果、内部ノードＮＡ，ＮＢの電位Ｖna，Ｖnbは等電位となり、ＰＭＯＳ１１，１４に流れる電流Ｉａ，Ｉｂも等しくなるように制御される。また、ＰＭＯＳ１６に流れる電流Ｉｃも、電流Ｉａ，Ｉｂと等しくなる。
【００２１】
ＰＭＯＳ１１，１４に流れる電流Ｉａ，Ｉｂは、それぞれＮＭＯＳ１３，１５に流れる電流と同じであるので、次の一般式で表される。
Ｉａ＝（ｍβ／２）（Ｖgs−Ｖtn）2 ・・（１）
Ｉｂ＝（β／２）（Ｖnb−Ｖtn）2 ・・（２）
【００２２】
ここで、ｍは前述したＮＭＯＳ１３，１５のディメンジョン比、βはＮＭＯＳの電流増幅率、ＶgsはＮＭＯＳ１３のゲート・ソース間電圧、及びＶtnはＮＭＯＳの閾値電圧である。
Ｉａ＝Ｉｂであるから、（１），（２）式より、次の関係が成り立つ。
（Ｖgs−Ｖtn）／（Ｖnb−Ｖtn）＝１／√（ｍ） ・・（３）
【００２３】
また、内部ノードＮＡの電位Ｖnaは、シート抵抗１２の抵抗値をＲ12とすると、次のようになる。
Ｖna＝Ｉａ×Ｒ12＋Ｖgs ・・（４）
Ｉａ＝Ｉｂであるから、（４）式中のＩａに（２）式を代入すると次のようになる。
Ｖnb＝Ｖna＝（β／２）（Ｖnb−Ｖtn）2 ×Ｒ12＋Ｖgs ・・（４）
（４）式の両辺からＶtnを引くと、次式となる
Ｖnb−Ｖtn＝（β／２）（Ｖnb−Ｖtn）2 ×Ｒ12＋Ｖgs−Ｖtn ・・（５）
（５）式の両辺を（Ｖnb−Ｖtn）で割ると、次の式が得られる。
１＝（β／２）（Ｖnb−Ｖtn）×Ｒ12＋（Ｖgs−Ｖtn）／（Ｖnb−Ｖtn）
＝（β／２）（Ｖnb−Ｖtn）×Ｒ12＋１／√（ｍ） ・・（６）
【００２４】
出力ノードＮＯの基準電位ＶＲＥＦは、シート抵抗１７の抵抗値をＲ17とすると、次の式で表される。
ＶＲＥＦ＝Ｉｃ×Ｒ17＋Ｖtn ・・（７）
ここで、Ｉｃ＝Ｉｂ、Ｖtn＝Ｖnbであるから、（７）式は次のようになる。
ＶＲＥＦ＝（β／２）（Ｖnb−Ｖtn）2 ×Ｒ17＋Ｖnb ・・（８）
（６），（８）式より、次の（９）式が得られる。
【００２５】
【数１】
【００２６】
（９）式より、基準電位ＶＲＥＦは電源電位ＶＣＣに依存しないことが分かる。また、βは温度の−１．５乗に比例し、Ｒ15，Ｒ17は温度に比例する係数である。更に、Ｖtnは負の温度係数を有している。従って、電流増幅率β、抵抗値Ｒ15，Ｒ17、及びディメンジョン比ｍを厳密に調整することにより、（９）式の第１項の正の温度係数と、第２項の負の温度係数を相殺することができる。
【００２７】
以上のように、この実施例の基準電位発生回路は、電源電位ＶＣＣと接地電位ＧＮＤの間に、電流駆動用のＰＭＯＳと直列に順方向にダイオード接続したＮＭＯＳを接続すると共に、このＰＭＯＳを制御する演算増幅器２０を低電源電圧で動作可能な回路構成にしている。これにより、２Ｖ以下（例えば、１．５Ｖ程度）の電源電圧でも正常に動作し、電源電位ＶＣＣや周囲温度に影響されずに一定の基準電位ＶＲＥＦを生成することができるという利点がある。
【００２８】
更にこの基準電位発生回路は、バイポーラトランジスタを用いずにＭＯＳで構成しているので、低電源電圧仕様のＣＭＯＳ集積回路用の基準電位発生回路として最適である。
【００２９】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 演算増幅器２０の構成は、例示した回路に限定されない。
（ｂ） 順方向にダイオード接続されたＮＭＯＳ１３，１５，１８に代えて、順方向にダイオード接続されたＰＭＯＳを用いても良い。その場合は、ＰＭＯＳのゲートとドレインを接地電位ＧＮＤに接続することになる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例を示す基準電位発生回路の回路図である。
【図２】従来の基準電位発生回路の回路図である。
【符号の説明】
【００３１】
１１，１４，１５ ＰＭＯＳ
１２，１７ シート抵抗
１３，１５，１８ ＮＭＯＳ
２０ 演算増幅器
【特許請求の範囲】
【請求項１】
電源電位と第１の内部ノードの間に接続され、制御電圧によって導通状態が制御される第１のＭＯＳトランジスタと、
前記第１の内部ノードと接地電位の間に第１の抵抗を介して接続され、順方向にダイオード接続された第２のＭＯＳトランジスタと、
前記電源電位と第２の内部ノードの間に接続され、前記制御電圧によって導通状態が制御される第３のＭＯＳトランジスタと、
前記第２の内部ノードと前記接地電位の間に順方向にダイオード接続された第４のＭＯＳトランジスタと、
基準電位が出力される出力ノードと前記電源電位の間に接続され、前記制御電圧によって導通状態が制御される第５のＭＯＳトランジスタと、
前記出力ノードと前記接地電位の間に第２の抵抗を介して接続され、順方向にダイオード接続された第６のＭＯＳトランジスタと、
前記第１及び第２の内部ノードの電位差に応じて前記制御電圧を出力する演算増幅器とを備え、
前記第１、第３及び第５のＭＯＳトランジスタのゲート長とゲート幅は、それぞれ同一サイズに形成し、
前記第２、第４及び第６のＭＯＳトランジスタのゲート長と、該第４及び第６のＭＯＳトランジスタのゲート幅は同一サイズに形成し、該第２のＭＯＳトランジスタのゲート幅は、該第４及び第６のＭＯＳトランジスタのゲート幅よりも大きなサイズに形成したことを特徴とする基準電位発生回路。
【請求項２】
前記第１、第３及び第５のＭＯＳトランジスタはＰチャネルＭＯＳトランジスタとし、前記第２、第４及び第６のＭＯＳトランジスタはＮチャネルＭＯＳトランジスタとしたことを特徴とする請求項１記載の基準電位発生回路。
【請求項１】
電源電位と第１の内部ノードの間に接続され、制御電圧によって導通状態が制御される第１のＭＯＳトランジスタと、
前記第１の内部ノードと接地電位の間に第１の抵抗を介して接続され、順方向にダイオード接続された第２のＭＯＳトランジスタと、
前記電源電位と第２の内部ノードの間に接続され、前記制御電圧によって導通状態が制御される第３のＭＯＳトランジスタと、
前記第２の内部ノードと前記接地電位の間に順方向にダイオード接続された第４のＭＯＳトランジスタと、
基準電位が出力される出力ノードと前記電源電位の間に接続され、前記制御電圧によって導通状態が制御される第５のＭＯＳトランジスタと、
前記出力ノードと前記接地電位の間に第２の抵抗を介して接続され、順方向にダイオード接続された第６のＭＯＳトランジスタと、
前記第１及び第２の内部ノードの電位差に応じて前記制御電圧を出力する演算増幅器とを備え、
前記第１、第３及び第５のＭＯＳトランジスタのゲート長とゲート幅は、それぞれ同一サイズに形成し、
前記第２、第４及び第６のＭＯＳトランジスタのゲート長と、該第４及び第６のＭＯＳトランジスタのゲート幅は同一サイズに形成し、該第２のＭＯＳトランジスタのゲート幅は、該第４及び第６のＭＯＳトランジスタのゲート幅よりも大きなサイズに形成したことを特徴とする基準電位発生回路。
【請求項２】
前記第１、第３及び第５のＭＯＳトランジスタはＰチャネルＭＯＳトランジスタとし、前記第２、第４及び第６のＭＯＳトランジスタはＮチャネルＭＯＳトランジスタとしたことを特徴とする請求項１記載の基準電位発生回路。
【図１】
【図２】
【図２】
【公開番号】特開２００７−２４９７３３（Ｐ２００７−２４９７３３Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００６−７３９０７（Ｐ２００６−７３９０７）
【出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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