基準電圧発生回路および半導体集積回路並びに半導体集積回路装置
【課題】 温度依存性の低い約１．２Ｖ以下の基準電圧を発生可能で、差動アンプのオフセット電圧依存性も小さくしたバンドギャップ型の基準電圧発生回路。
【解決手段】 バンドギャップ部（１０）は、電源電圧端子間に直列に接続された第１抵抗（Ｒ１）およびバイポーラトランジスタ（ＢＴ１）と、電源端子間に直列に接続された第２抵抗（Ｒ２）−バイポーラトランジスタ（ＢＴ２）−第３抵抗（Ｒ３）と、第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路（ＡＭＰ１）とからなり、差動増幅回路の出力がトランジスタ（ＢＴ１，ＢＴ２）のベースに印加される。出力部（２０）は、差動増幅回路の出力がベースに印加されるバイポーラトランジスタ（ＢＴ３）と、トランジスタと直列接続された抵抗（Ｒ４）と、トランジスタ電流を転写するカレントミラー回路（２１；ＭＴ１，ＭＴ２）と、電圧変換する抵抗（Ｒ５）およびダイオード（ＢＴ４）とを有する。
【解決手段】 バンドギャップ部（１０）は、電源電圧端子間に直列に接続された第１抵抗（Ｒ１）およびバイポーラトランジスタ（ＢＴ１）と、電源端子間に直列に接続された第２抵抗（Ｒ２）−バイポーラトランジスタ（ＢＴ２）−第３抵抗（Ｒ３）と、第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路（ＡＭＰ１）とからなり、差動増幅回路の出力がトランジスタ（ＢＴ１，ＢＴ２）のベースに印加される。出力部（２０）は、差動増幅回路の出力がベースに印加されるバイポーラトランジスタ（ＢＴ３）と、トランジスタと直列接続された抵抗（Ｒ４）と、トランジスタ電流を転写するカレントミラー回路（２１；ＭＴ１，ＭＴ２）と、電圧変換する抵抗（Ｒ５）およびダイオード（ＢＴ４）とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の基準電圧発生技術、特に低電源電圧で動作するバンドギャップ型の基準電圧発生回路に関し、例えばＡ／Ｄ変換回路やＤ／Ａ変換回路に必要とされる基準電圧を発生する基準電圧発生回路に適用して有効な技術に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路やＤ／Ａ変換回路における変換動作には基準電圧が必要とされるため、Ａ／Ｄ変換回路やＤ／Ａ変換回路を内蔵した半導体集積回路には、基準電圧発生回路が設けられる。基準電圧発生回路には、ツェナーダイオードを用いたもの、差動増幅回路（以下、差動アンプと記す）を使用したものなど種々の回路形式のものが知られている。このうち、バンドギャップリファレンス回路と呼ばれるものは、電源電圧依存性および温度依存性が低く安定した基準電圧を発生することができるため、高い精度が要求されるＡ／Ｄ変換回路やＤ／Ａ変換回路などのアナログ回路やアナログ・ディジタル混在回路において多用されている。
【０００３】
一方、近年、半導体集積回路は低消費電力化および高速化のため低電源電圧化が進められている。これに応じて、半導体集積回路に内蔵される基準電圧発生回路も低電圧の基準電圧を発生することができるものが開発されるようになって来ている。
【０００４】
低電圧の基準電圧を発生する基準電圧発生回路に関する発明としては、例えば特許文献１に記載されているものなどがある。図９には、特許文献１に開示されている基準電圧発生回路の一例が示されている。この基準電圧発生回路は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＭＴ１，ＭＴ２，ＭＴ０のゲート端子に差動アンプＡＭＰ０の出力電圧（Ｖｃ）が印加されているため、各々のトランジスタのサイズが等しければ同じ大きさの電流I0を流す。
【０００５】
この基準電圧発生回路は、トランジスタＭＴ１，ＭＴ２のドレイン電圧が差動アンプＡＭＰ０の一対の差動入力端子に入力されており、差動アンプＡＭＰ０のイマジナリショート作用により、入力Ｖc1とＶc2の差が０になるようにフィードバックがかかる。そのため、抵抗Ｒ１にはバイポーラ・トランジスタＢＴ１のベース・エミッタ間電圧ＶBE1とバイポーラ・トランジスタＢＴ２のベース・エミッタ間電圧ＶBE2の差に等しい電圧が発生する。トランジスタＭＴ１，ＭＴ２のドレイン電流I0は、この状態を維持するように決まる。
【０００６】
この電流I0をトランジスタＭＴ１，ＭＴ２とカレントミラーをなすトランジスタＭＴ０でコピーして、抵抗Ｒａとダイオード接続のトランジスタＢＴ３およびこれらと並列の抵抗Ｒｂからなる出力回路に流すことで、低電圧出力を得ることができる。トランジスタＢＴ３のベース・エミッタ間電圧ＶBE0は温度が上昇すると減少つまり負の温度特性を有するため、ＶBE0に抵抗Ｒａの端子間電圧を加えた電圧に相当する出力電圧Ｖbgoutは、正の温度特性を有する電流I0が抵抗Ｒａ，Ｒｂに流れることにより補償され温度依存性を持たない所望の電圧値にされる。
【特許文献１】特開２００４−２０６６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記先願の基準電圧発生回路の動作は差動アンプＡＭＰ０のオフセットが無視できるほど小さいものとして説明したものである。しかし、高精度の基準電圧を得ようとする場合、差動アンプＡＭＰ０の入力端子間のオフセット電圧を無視することができない。差動アンプＡＭＰ０の入力オフセット電圧（以下、単にオフセットと称する）をＶosとすると、上記先願の基準電圧発生回路は、Ｖc2−Ｖc1＝Ｖosとなるように動作する。そのため抵抗Ｒ１に流れる電流はＶos分変化し、これが出力をばらつかせる要因になる。
【０００８】
熱電圧ＶT＝kT/q（T:絶対温度、k:ボルツマン定数、q:電荷素量）、Isをバイポーラ・トランジスタの逆方向飽和電流とすると、トランジスタＢＴ１，ＢＴ２のベース・エミッタ間に順方向電流が流れる条件下では、ＶBE1，ＶBE2は、次式
ＶBE1＝ＶT*ln(I0／Is)
ＶBE2＝ＶT*ln(I0／(ｎ*Is))
で表わされる。上記式において、"＊"は乗算記号、"／"は除算記号である。差動アンプにオフセットがあることを考慮するとＶc2−Ｖc1＝Ｖosとなるが、Ｖc1＝ＶBE1,Ｖc2＝ＶBE2+I0*Ｒ1であるから、これを上記式に代入して整理すると、
I0＝ＶT*Ｒ1*ln(n)＋Ｖos／Ｒ1 ……（１）
となる。
【０００９】
一方、出力電圧Ｖbgoutに関しては、Ｖbgout／Ｒb＋(Ｖbgout−ＶBE3)／Ｒa＝I0が成り立つ。この式を、Ｖbgoutについて整理すると次のようになる。
Ｖbgout＝Ｒa*Ｒb／(Ｒa＋Ｒb)*I0＋Ｒb／(Ｒa+Ｒb)*ＶBE3
【００１０】
ここで、前記式（１）の電流I0を代入すると、
Ｖbgout＝Ra*Rb/(Ra+Rb)*(VT*R1*ln(n)+Vos/R1)+ Rb/(Ra+Rb)*VBE3
となる。これより、ＶbgoutのＶosに対する変化率は、
ｄＶbgout／ｄＶos＝Ｒa*Ｒb／（(Ｒa＋Ｒb)*Ｒ1） ……（２）
となり、差動アンプのオフセットによって出力にはこれだけの大きさのバラツキが出ることになる。
【００１１】
本発明の目的は、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能であり、差動アンプのオフセット電圧依存性も小さくすることが可能なバンドギャップ型の基準電圧発生回路およびこれを備えた半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、本発明に係る基準電圧発生回路は、バンドギャップ部と出力部とを含む。このうち、バンドギャップ部は、電源電圧端子間に直列に接続された第１抵抗および第１バイポーラ・トランジスタと、電源電圧端子間に直列に接続された第２抵抗−第２バイポーラ・トランジスタ−第３抵抗と、前記第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路を有し、該差動増幅回路の出力が上記２つのトランジスタのベースに印加されるように構成される。また、出力部は、上記差動増幅回路の出力がベースに印加されるバイポーラ・トランジスタと、該トランジスタと直列に接続された抵抗と、該トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する抵抗およびダイオードとを有するようにしたものである。
【００１３】
上記した手段によれば、バンドギャップ部の差動増幅回路の出力から入力へ上記２つのトランジスタを介してネガティブフィードバックがかかり、差動増幅回路の出力がバイポーラ・トランジスタのベース・エミッタ間電圧ＶBEに等しくなるように動作する。このとき、差動増幅回路にオフセット電圧があってその出力が変化しても、主に前記第１抵抗で生じる電圧が変化することで、オフセット電圧に対する差動増幅回路の出力の変化が、差動増幅回路のｇｍ（伝達コンダクタンス）と第１抵抗の抵抗値との積（増幅度）に応じて縮小される。
【００１４】
この電圧をバイポーラ・トランジスタと抵抗、カレントミラーで電流変換し、さらにこの電流を抵抗とダイオードを有する出力回路で電圧に変換することによって、オフセット電圧による変化が軽減された電圧が得られる。また、出力部の直列形態の抵抗とダイオードは、それぞれの端子に発生する電圧の温度特性が逆であることにより温度変化に対する電圧変化が相殺し合って、温度依存性の低い出力電圧が得られる。さらに、カレントミラーは電源電圧が変動しても電流は変わらないという特性を有するため、カレントミラーで再生した電流を抵抗とダイオードからなる出力回路で電圧に変換することによって、電源電圧依存性の低い出力電圧が得られる。
【００１５】
また、望ましくは、上記出力部の電流−電圧変換用の抵抗およびダイオードと並列に抵抗を接続する。これにより、より低い出力電圧が得られるようになる。さらに、望ましくは、回路の動作開始時に上記バンドギャップ部の第１抵抗または第２抵抗から電流を引き抜くとともに、差動増幅回路の出力が所定のレベルに立ち上がった後は上記引き抜き電流を遮断する機能を有するスタートアップ回路を設ける。これにより、基準電圧発生回路が所望のレベルの出力電圧を出力する状態以外の状態で安定するのを回避して、正確な出力電圧が得られるようになる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能であり、差動アンプのオフセット電圧依存性も小さくすることが可能なバンドギャップ型の基準電圧発生回路を実現することができる。
【発明を実施するための最良の形態】
【００１７】
図１には、本発明に係る基準電圧発生回路の第１の実施例が示されている。
同図に示されている基準電圧発生回路は、例えば１．５Ｖのような電源電圧Ｖｄｄが印加された電源端子と接地電位（０Ｖ）のような電源電圧Ｖｓｓが印加された電源端子との間に直列に接続された抵抗Ｒ１とＮＰＮバイポーラ・トランジスタＢＴ１を備える。また、上記電源端子間に同じく直列に接続された抵抗Ｒ２とＮＰＮバイポーラ・トランジスタＢＴ２と抵抗Ｒ３を備える。抵抗Ｒ１とＲ２は同一の抵抗値Ｒ0を有するようにされる。トランジスタＢＴ１，ＢＴ２は、エミッタサイズが１：ｎのような比になるように設定されている。ｎの値としては例えば「１０」が選択される。エミッタサイズを１：ｎにする代わりに、トランジスタＢＴ２としてＢＴ１と同一サイズのトランジスタをｎ個並列に接続したものを用いるようにしても良い。
【００１８】
さらに、上記抵抗Ｒ１とトランジスタＢＴ１との接続ノードＮ１の電位Ｖc1が非反転入力端子に、また抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２の電位Ｖc2が反転入力端子にそれぞれ印加された差動アンプＡＭＰ１が設けられている。そして、この差動アンプＡＭＰ１の出力が上記トランジスタＢＴ１，ＢＴ２のベース端子に印加され、接続ノードＮ１，Ｎ２の電位Ｖc1，Ｖc2が同一すなわちＶc1＝Ｖc2となるように、ＢＴ１，ＢＴ２に電流Ｉ1，Ｉ0が流される。抵抗Ｒ１，Ｒ２，Ｒ３およびトランジスタＢＴ１，ＢＴ２と差動アンプＡＭＰ１とによって、バイポーラ・トランジスタＢＴ１のベース・エミッタ間電圧ＶBE１に応じた電圧を出力するバンドギャップ部１１が構成されている。この構成では電流Ｉ0は絶対温度に正比例する。
【００１９】
また、上記トランジスタＢＴ２の電流Ｉ0と同一の電流を流すため、ＢＴ２と同一の大きさのＮＰＮバイポーラ・トランジスタＢＴ３と抵抗Ｒ４が設けられている。そして、トランジスタＢＴ３のコレクタ側には電源電圧Ｖｄｄとの間に、カレントミラーを構成するＰチャネル型のＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＭＴ１が設けられている。抵抗Ｒ４は抵抗Ｒ３と同一の抵抗値Ｒ1を有するようにされる。ＭＯＳトランジスタＭＴ１は、ゲートとドレインが結合され電流−電圧変換手段として作用し、変換された電圧がカレントミラーを構成する他方のＰチャネル型ＭＯＳトランジスタＭＴ２のゲート端子に印加されることで、ＭＴ１とＭＴ２のサイズ比（ゲート幅の比）に応じた電流がＭＴ２に流される。
【００２０】
この実施例では、ＭＴ１とＭＴ２が同一サイズとされることで、ＭＴ１と同一の電流がＭＴ２に流されるようになっている。そして、このＭＯＳトランジスタＭＴ２と直列に、抵抗Ｒ５およびベースとコレクタが結合されたいわゆるダイオード接続のバイポーラ・トランジスタＢＴ４が接続されている。また、Ｒ５，ＢＴ３と並列に抵抗Ｒ６が設けられている。トランジスタＢＴ３と抵抗Ｒ４とカレントミラー（ＭＴ１，ＭＴ２）と抵抗Ｒ５およびダイオード接続のトランジスタＢＴ４とにより、出力部１２が構成されている。
【００２１】
この出力部１２においては、トランジスタＢＴ４のベース・エミッタ間電圧ＶBE0の負の温度特性が絶対温度に正比例する電流Ｉ0（すなわちＩａ，Ｉｂ）と抵抗Ｒ５，Ｒ６による電圧で相殺されることにより、温度依存性の低い出力電圧Ｖbgoutが得られるようになっている。また、トランジスタＢＴ３の電流をＭＯＳトランジスタＭＴ１，ＭＴ２からなるカレントミラーで再生し、直列の抵抗Ｒ５およびダイオード接続のトランジスタＢＴ４に流すようにしており、カレントミラーは電源電圧Ｖｄｄが変動しても電流は変わらないため、電源電圧依存性の低い出力電圧Ｖbgoutが得られる。
【００２２】
なお、抵抗Ｒ５とダイオード接続のトランジスタＢＴ４とは接続が逆であっても良い。カレントミラーは、ＭＯＳトランジスタＭＴ１，ＭＴ２の代わりにＰＮＰバイポーラ・トランジスタを用いて構成しても良い。差動アンプＡＭＰ１は、ＭＯＳトランジスタで構成されており、一対のソース共通接続された差動トランジスタ対と、共通ソースに接続された定電流源と、差動トランジスタのドレイン側に接続された受動素子とからなる差動増幅段を有する回路、あるいは差動増幅段にソース接地型又はソースフォロワ型等の出力部を接続した回路が用いられる。
【００２３】
図１の基準電圧発生回路は、差動アンプＡＭＰ１にオフセット電圧がない場合、Ｖc1＝Ｖc2になるように、トランジスタＢＴ１，ＢＴ２に電流が流れる。一方、差動アンプＡＭＰ１にオフセット電圧がある場合には、出力Ｖｃが変化し、ΔＶc1／ΔＶc＝ｇm*Ｒ0, ΔＶc2／ΔＶc≒Ｒ0／Ｒ1から主にＶc1が変化し、オフセット電圧＝|ΔＶc1-ΔＶc2|≒|ΔＶc1|に対するＶｃの変化は、1／gm*Ｒ0に縮小される。つまり、出力にバイポーラ・トランジスタＢＴ１と抵抗Ｒ１で構成されたアンプを接続して入力にフィードバックしてオフセット電圧を制御することになるので出力Ｖｃの変化は小さくなると考えられる。
【００２４】
また、この実施例では、バイポーラ・トランジスタＢＴ２に流れる電流をカレントミラーでコピーして出力するために、差動アンプＡＭＰ１の出力電圧Ｖｃをバイポーラ・トランジスタＢＴ３と抵抗値Ｒ1の抵抗Ｒ３で電流に変換している。このとき、出力をグラウンド（Ｖss）基準で取り出すことができるようにするため、ＭＯＳトランジスタＭ１，Ｍ０のカレントミラーでＢＴ３のコレクタ電流を折返している。そして、この折り返した電流を、抵抗Ｒａ，Ｒｂとダイオード接続のバイポーラ・トランジスタＢＴ４からなる出力回路に流すことによって、オフセット電圧による変化が軽減された電圧が得られる。なお、上記式で、ｇmは差動アンプＡＭＰ１の伝達コンダクタンスである。
【００２５】
以下、差動アンプＡＭＰ１にオフセット電圧がある場合の図１の基準電圧発生回路の動作を説明する。
図１の基準電圧発生回路において、差動アンプＡＭＰ１のオフセット電圧をＶos、バイポーラ・トランジスタの逆方向飽和電流をIsとおくと、Ｖos ＝Ｖc2−Ｖc1であり、Ｖc2＝Ｖdd−Ｉ0Ｒ0，Ｖc1＝Ｖdd−Ｉ1Ｒ0より、抵抗Ｒ１，Ｒ２に流れる電流Ｉ1，Ｉ0との間には、I1＝I0＋Ｖos／Ｒ0が成り立つ。これから、トランジスタＢＴ１，ＢＴ２のベース・エミッタ間に順方向電流が流れる条件下では、トランジスタＢＴ１，ＢＴ２のベース・エミッタ間電圧ＶBE1,ＶBE2は以下のようになる。
ＶBE1＝ＶT*ln((I0＋Ｖos／Ｒ0)／Is)
ＶBE2＝ＶT*ln(I0／(ｎ*Is))
【００２６】
また、差動アンプＡＭＰ１の出力電圧Ｖｃは、
Ｖｃ＝ＶBE1
＝ＶBE2＋I0*Ｒ1
となる。上式からＶBE1,ＶBE2を消去すると、
Ｖｃ＝ＶT*ln((I0＋Ｖos／Ｒ0)／Is)
＝ＶT*ln(I0／(ｎ*Is))＋I0*Ｒ1
が得られる。これを整理すると、次のようになる。
ＶT*ln(１＋Ｖos／(I0*Ｒ0))＝I0*Ｒ1−ＶT*ln(n)
【００２７】
いま、Ｖosは十分小さく、Ｖos／(I0*Ｒ0)≪1が成り立つとすると、
ln(１＋Ｖos／(I0*Ｒ0))≒Ｖos／(I0*Ｒ0)であるから
ＶT*Ｖos／(I0*Ｒ0)＝I0*Ｒ1−ＶT*ln(n)
となる。これを書きかえると、
I0*I0−I0*ＶT／Ｒ1*ln(n)−ＶT*Ｖos／(Ｒ0*Ｒ1)＝０
となる。ここで、I０のＶosに対する変化を見るためにＶosで微分すると、
2I0*dI0／dＶos−ＶT／Ｒ1*ln(n)*dI0／dＶos-ＶT／(Ｒ0*Ｒ1)＝０
となり、これを整理すると、
dI0／dＶos＝ＶT／(Ｒ0*(2I0*Ｒ1−ＶT*ln(n)))
が得られる。
【００２８】
ところで、出力電圧Ｖbgoutは、I0をコピーした電流を抵抗Ｒ５とトランジスタＢＴ４および抵抗Ｒ６との並列回路に流すことで発生させる。そのため、抵抗Ｒ５の抵抗値をＲa、トランジスタＢＴ４のベース・エミッタ間電圧をＶBE0、抵抗Ｒ６の抵抗値をＲbとおくと、
Ｒa*(I0−Ｖbgout／Ｒb)=Ｖbgout−ＶBE0
より、
Ｖbgout＝Ｒa*Ｒb／(Ｒa＋Ｒb)*I0＋Ｒb／(Ｒa＋Ｒb)*ＶBE0 ……（３）
と表わされる。本実施例の基準電圧発生回路は、抵抗Ｒ５とＲ６の抵抗値Ｒa、Ｒb、電流I0を適当に設定することにより、１．５Ｖのような電源電圧Ｖｄｄの下で、約１．２Ｖ以下の出力電圧Ｖbgoutを発生することが可能である。例えばＲa＝２６ｋΩ,Ｒb＝６５ｋΩ、I0＝２０μＡに設定した場合、ＶBE0＝０．７Ｖと仮定すると、Ｖbgout≒０．８７Ｖとなる。
【００２９】
また、上記式（３）より、出力電圧ＶbgoutのオフセットＶosに対する変化率dＶbgout／dＶosは、以下のようになる。
dＶbgout／dＶos＝Ｒa*Ｒb／(Ｒa＋Ｒb)*dI0／dＶos
＝Ｒa*Ｒb／(Ｒa＋Ｒb)*ＶT／(Ｒ0*(2I0*Ｒ1−ＶT*ln(n)))
＝Ｒa*Ｒb／(Ｒa＋Ｒb)*1／Ｒ1*1／(2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n))
＝Ｒa*Ｒb／((Ｒa＋Ｒb)*Ｒ1)*1／(2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n))
ここで、Ｒa*Ｒb／((Ｒa＋Ｒb)*Ｒ1)は、先願発明の回路と同一の値である（式(２)参照）。よって、2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n)＞１ならば、変化率dＶbgout／dＶosは改善することになる。
【００３０】
一例として、I0＝２０μＡ,Ｒ0＝２５ｋΩ,Ｒ1＝３ｋΩ,ｎ＝１０，Ｔ＝２５℃の場合を考えると、ＶT＝ｋＴ／q≒２６ｍＶであるから、
2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n)
＝2*20*10-6*25*103／26*10-3−25*103／3*103*ln10
＝３８．５−１９．２
＝１９．３ ＞ １
となり、容易に達成できることが分かる。
【００３１】
さらに、Ｒa＝２６ｋΩ,Ｒb＝６５ｋΩとした場合の変化率dＶbgout／dＶosは０．３２１である。一方、図９の先願発明の基準電圧発生回路において、I0＝２０μＡ,Ｒ1＝３ｋΩ,ｎ＝１０，Ｔ＝２５℃，Ｒa＝２６ｋΩ,Ｒb＝５２ｋΩと、ほぼ同一条件にした場合の変化率dＶbgout／dＶosは５．７７７である。これより、実施例の基準電圧発生回路は、先願発明の回路に比べて差動アンプのオフセットのばらつきに対する出力電圧の変動を大幅に小さくできることが分かる。
【００３２】
なお、この実施例においては、トランジスタＢＴ１，ＢＴ２，ＢＴ３として、バイポーラ集積回路において一般的な縦型構造のバイポーラ・トランジスタを用いることができるが、ＭＯＳトランジスタとバイポーラ・トランジスタとが混載しているため、そのようにするとプロセスが複雑になる。そこで、この実施例では、トランジスタＢＴ１，ＢＴ２，ＢＴ３として、ＣＭＯＳプロセスで形成することができるトランジスタを用いるようにしている。これにより、プロセスを簡略化し、コストアップを回避することができる。抵抗Ｒ１〜Ｒ６は、ポリシリコン層のような成膜あるいは拡散層（ウェル）のいずれであってもよい。
【００３３】
図３に図１の実施例の基準電圧発生回路における出力電圧Ｖbgoutのオフセット電圧依存性を示す。また、比較のため、図４に図９の先願発明の基準電圧発生回路における出力電圧Ｖbgoutのオフセット電圧依存性を示す。図３と図４を比較すると、図３の方が傾きが小さいので、オフセットのばらつきに対する出力電圧の変動が小さいことが分かる。また、図３のグラフは、図４のグラフよりも縦軸のスケールを拡大して示してあるので、見た目よりさらに出力電圧の変動が小さいことに留意すべきである。
【００３４】
図２は、図１の実施例の基準電圧発生回路の変形例を示す。この変形例は、図１の回路における出力部の抵抗Ｒ６を省略したものであり、図１の回路よりも出力電圧Ｖbgoutが少し高くなる。それ以外は図１の回路と同じであり、同様にバンドギャップ部の差動アンプＡＭＰ１のオフセットのばらつきに対する出力電圧Ｖbgoutの変動を小さくできる。前記式（３）において、Ｒb＝∞とおくと図２の回路の出力電圧Ｖbgoutが得られる。図１の回路での説明と同様に、Ｒa＝２６ｋΩ、I0＝２０μＡに設定した場合、ＶBE0＝０．７Ｖと仮定すると、Ｒb＝∞であればＲa＜＜Ｒbであり、Ｒa＋Ｒb≒Ｒbと近似できるため、式（３）は、
Ｖbgout＝Ｒa*I0＋ＶBE0
と変形でき、これより、Ｖbgout≒１．２２Ｖとなる。
【００３５】
図５は、本発明に係る基準電圧発生回路の第２の実施例を示す。この実施例は、第１の実施例におけるトランジスタＢＴ１，ＢＴ２，ＢＴ３として、ＮＰＮトランジスタの代わりにＰＮＰトランジスタを用い、ＭＯＳトランジスタＭＴ１，ＭＴ２としてＰチャネルＭＯＳＦＥＴの代わりにＮチャネルＭＯＳＦＥＴを用いたものである。
【００３６】
また、これに伴い、電位関係を図１の実施例と逆にするため、電源電圧Ｖｄｄ側にトランジスタＢＴ１，ＢＴ２，ＢＴ３と抵抗Ｒ３，Ｒ４を設け、電源電圧Ｖｓｓ側に抵抗Ｒ１，Ｒ２とトランジスタＭＴ１，ＭＴ２を設けている。さらに、差動アンプＡＭＰ１はＰチャネルＭＯＳトランジスタを差動入力トランジスタとする回路が用いられている。この実施例の基準電圧発生回路の動作原理は、図１の実施例の基準電圧発生回路と同じであるので、詳しい動作の説明は省略する。
図６は、図５の実施例の基準電圧発生回路の変形例を示す。この変形例は、図５の回路における出力部の抵抗Ｒ６を省略したものであり、図５の回路よりも出力電圧Ｖbgoutが少し低くなる。それ以外は図５の回路と同じであり、同様に差動アンプのオフセットのばらつきに対する出力電圧の変動を小さくできる。
【００３７】
図７は、本発明に係る基準電圧発生回路の第３の実施例を示す。この実施例は、第１の実施例と同様な構成を有する基準電圧発生回路１０にスタートアップ回路２０を付加し、基準電圧発生回路１０が動作を開始する際に、不所望の動作点で安定してしまって所望の出力電圧が得られなくなるのを回避するようにしたものである。
【００３８】
スタートアップ回路２０は、基準電圧発生回路１０の抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２にソース端子が接続され、トランジスタＢＴ２を通さずに抵抗Ｒ２から電流を引き抜くためのＭＯＳトランジスタＭＴ３と、該トランジスタＭＴ３をオン、オフ制御するコンパレータとして機能する第２の差動アンプＡＭＰ２を備える。また、スタートアップ回路２０は、差動アンプＡＭＰ２に参照電圧Ｖrefを与える抵抗Ｒ７，Ｒ８からなる抵抗分圧回路２１、制御電流Ibsに基づいて上記ＭＯＳトランジスタＭＴ３と抵抗分圧回路２１から電流を引くカレントミラー回路２２、抵抗Ｒ７，Ｒ８と並列に設けられたダイオード接続の保護用トランジスタＢＴ５を備える。
【００３９】
抵抗分圧回路２１により生成された参照電圧Ｖrefは差動アンプＡＭＰ２の非反転入力端子に印加され、差動アンプＡＭＰ２の反転入力端子には基準電圧発生回路１０のノードＮ１の電位Ｖc1が印加されている。カレントミラー回路２２は、ゲートとドレインが結合され制御電流Ibsを電圧に変換するダイオード接続のＭＯＳトランジスタＭＴ４と、ＭＴ４のゲート電圧と同一の電圧がゲートに印加されたＭＯＳトランジスタＭＴ５，ＭＴ６とからなる。ＭＯＳトランジスタＭＴ４〜ＭＴ６は、この実施例ではＮチャネル型である。
【００４０】
基準電圧発生回路１０は、起動される前においては、抵抗Ｒ１に電流が流れていないためノードＮ１の電位Ｖc1はＶｄｄレベルにあり、これによって差動アンプＡＭＰ２の出力Ｖｏ１はロウレベルである。基準電圧発生回路１０を起動させる場合、先ずスタートアップ回路２０に制御電流Ibsを流し込む。すると、差動アンプＡＭＰ２の出力Ｖｏ１によりオン状態にされているＭＯＳトランジスタＭＴ３を介するよう抵抗Ｒ２に電流が流され、ノードＮ２の電位Ｖc2が下がる。これによって、差動アンプＡＭＰ１の出力Ｖｃがハイレベルに変化して、トランジスタＢＴ１〜ＢＴ３がオンされて抵抗Ｒ１，Ｒ２に電流が流れるようになる。
【００４１】
このような状態になると、ノードＮ１の電位Ｖc1が抵抗分圧回路２１により生成される参照電圧Ｖrefよりも低くなって、差動アンプＡＭＰ２の出力Ｖｏ１が反転しバイパス用のＭＯＳトランジスタＭＴ３がオフされる。すると、基準電圧発生回路１０は、スタートアップ回路２０がないのと同等の状態になり、抵抗Ｒ１，Ｒ２に予め想定した所望の大きさの電流Ｉ0，Ｉ1が流れ、所望の電圧Ｖbgoutが出力されるようになる。基準電圧発生回路１０がかかる状態に遷移したならば、制御電流Ibsを遮断しても基準電圧発生回路１０は正常に動作し続ける。よって、制御電流Ibsは電流パルスとすることができる。
【００４２】
なお、この実施例のスタートアップ回路２０では、基準電圧発生回路１０から電流を引き込むためのＭＯＳトランジスタＭＴ３を、抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２に接続しているが、抵抗Ｒ１とトランジスタＢＴ１との接続ノードＮ１に接続するようにしてもよい。その場合、差動アンプＡＭＰ２の反転入力端子には、抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２の電位Ｖc2が印加される。
【００４３】
図８は、図７のスタートアップ回路付き基準電圧発生回路の変形例を示す。この変形例は、図７の実施例における差動アンプＡＭＰ２の参照電位Ｖrefを生成する分割抵抗Ｒ７，Ｒ８に電流を流すＭＯＳトランジスタＭＴ７を、接地電位Ｖｓｓ側ではなく、電源電圧Ｖｄｄ側に設ける。また、制御電流Ibsが流されるＭＯＳトランジスタＭＴ４とカレントミラーをなすＭＯＳトランジスタＭＴ５に流れる電流を折り返すため、ＭＯＳトランジスタＭＴ８，ＭＴ７を有する第２のカレントミラー回路２３を設ける。そして、このカレントミラー回路２３によりＭＯＳトランジスタＭＴ７に転写された電流を分割抵抗Ｒ７，Ｒ８に流すようにしたものである。この変形例におけるスタートアップ回路の機能と動作は、図７のスタートアップ回路とほぼ同じであるので、詳しい説明は省略する。
【００４４】
なお、この変形例においても、基準電圧発生回路１０から電流を引き込むためのＭＯＳトランジスタＭＴ３を、抵抗Ｒ１とトランジスタＢＴ１との接続ノードＮ１に接続するように構成することが可能である。また、図７および図８では、基準電圧発生回路１０として図１に示されているものと同様な構成を有するものを示したが、図２や図５、図６に示されている基準電圧発生回路１０を用いる場合にも適用することができる。
【００４５】
このうち、図５、図６に示されている基準電圧発生回路１０を用いたものに適用する場合には、カレントミラーを構成するＭＯＳトランジスタＭＴ４〜ＭＴ６は接地電位Ｖｓｓ側ではなく電源電圧Ｖｄｄ側に設ける。また、抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２に接続され差動アンプＡＭＰ２によってオン、オフ制御されるＭＯＳトランジスタＭＴ３は、抵抗Ｒ２に電流を流し込むように動作される。
【００４６】
ところで、ＭＯＳトランジスタとバイポーラ・トランジスタを使用した基準電圧発生回路においては、図９のようにバイポーラ・トランジスタをダイオードとして使用する場合には、素子の増幅率は低くてもよいため、ＣＭＯＳプロセスで形成することができる主として基板の面方向に動作電流が流れるいわゆる横型のバイポーラ・トランジスタを使用することができる。
【００４７】
一方、本発明の実施例の基準電圧発生回路のようにバイポーラ・トランジスタＢＴ１〜ＢＴ３を増幅素子として使用する場合には、ある程度素子の増幅率が高い方がよいので、主として基板の垂直方向に動作電流が流れるいわゆる縦型のバイポーラ・トランジスタを使用するのが望ましい。ただし、一般的な縦型バイポーラ・トランジスタはＣＭＯＳ集積回路のプロセスと異なる工程を有する。そこで、本発明の実施例の基準電圧発生回路では、ＣＭＯＳプロセスで形成することができる縦型のバイポーラ・トランジスタを使用することとした。以下、そのような縦型のバイポーラ・トランジスタの構造について説明する。
【００４８】
図１０には図１の実施例の基準電圧発生回路を構成するトランジスタＢＴ１〜ＢＴ３等に用いられるＮＰＮバイポーラ・トランジスタの一例が、図１１には図１のトランジスタＭＴ１，ＭＴ２等に用いられるＰチャネルＭＯＳトランジスタの一例が、図１２には図１の差動アンプＡＭＰ１を構成するＮチャネルＭＯＳトランジスタの一例が示されている。
【００４９】
ＮＰＮバイポーラ・トランジスタは、図１０（Ｂ）に示されているように、単結晶シリコンのような半導体基板３１の上に形成されたＮ型埋め込み領域３２と、該埋め込み領域３２の上に形成されたＮ型領域３３およびＰ型領域３４と、Ｎ型領域３３の表面に形成されたＮ型領域３５と、Ｐ型領域３４の表面に形成されたＰ型領域３６およびＮ型領域３７とを備えている。
【００５０】
半導体基板３１はこの実施例ではＰ型である。上記埋め込み領域３２はコレクタ領域として機能し、Ｎ型領域３３は埋め込み領域３２に接続されてコレクタ引き上げ領域として機能する。また、Ｐ型領域３４はベース領域として機能し、Ｎ型領域３７はエミッタ領域として機能する。さらに、Ｎ型領域３５はコレクタ引き上げ領域（３３）のコンタクト層、Ｐ型領域３６はベース領域（３４）のコンタクト層としてそれぞれ機能する。
【００５１】
コレクタ引き上げ領域としてのＮ型領域３３は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域４３と同一の工程で同時に形成される。ベース領域としてのＰ型領域３４は図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタが形成されるＰ型ウェル領域４４と同一の工程で同時に形成される。
【００５２】
ベースコンタクト層としてのＰ型領域３６は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＰ型拡散領域４６と同一の工程で同時に形成される。コレクタコンタクト層としてのＮ型領域３５およびエミッタ領域としてＮ型領域３７は、図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＮ型拡散領域４５と同一の工程で同時に形成される。
【００５３】
Ｎ型埋め込み領域３２を形成する工程は、従来の一般的なＣＭＯＳプロセスにはない工程である。具体的には、Ｐ型半導体基板３１の表面にＮ型不純物を導入して形成され、その後にＮ型ウェル領域４３とＰ型ウェル領域４４となる半導体層がエピタキシャル成長により形成され、Ｎ型ウェル領域４３となる部位にＮ型不純物、またはＰ型ウェル領域４４となる部位にＰ型不純物が導入される。その後、トランジスタの領域３５，３６，３７が形成される。
【００５４】
図１０（Ａ）に示されているように、コレクタ引き上げ領域としてのＮ型領域３３はベース領域としてのＰ型領域３４を取り囲むように形成され、エミッタ領域としてのＮ型領域３７はベース領域としてのＰ型領域３４の中央部に形成されている。図１０（Ａ）において、ＣＨ１，ＣＨ２，ＣＨ３はそれぞれコレクタ電極、ベース電極およびエミッタ電極のコンタクトホールである。
【００５５】
図１１において、Ｎ型領域４５ｃは、ＰチャネルＭＯＳトランジスタのバックゲートとしてのＮ型ウェル領域４３にＰＮ接合を逆バイアスにするため電源電圧Ｖｄｄを印加する電極とのコンタクト層となる領域である。また、図１２において、Ｐ型領域４６ｃは、ＮチャネルＭＯＳトランジスタのバックゲートとしてのＰ型ウェル領域４４にＰＮ接合を逆バイアスにするため接地電位Ｖｓｓを印加する電極とのコンタクト層となる領域である。
【００５６】
図１１および図１２に示されているように、本実施例では、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域４３とＰ型ウェル領域４４の下側にそれぞれＮ型アイソレーション領域４２が形成されているが、このＮ型アイソレーション領域４２は設けなくてもよい。ＭＯＳトランジスタの部分のＮ型アイソレーション領域４２を設けて所定の電位を印加することにより、基板に流れるリーク電流を低減することができる。ＭＯＳトランジスタの部分のＮ型アイソレーション領域４２は、バイポーラ・トランジスタのコレクタとなるＮ型埋め込み領域３２と同一の工程で形成される。
【００５７】
図１３には基準電圧発生回路を構成する図１の抵抗Ｒ１〜Ｒ６の一例が示されている。抵抗Ｒ１〜Ｒ６は、図１３に示されているように、半導体基板３１の上に形成されたＮ型ウェル領域５３の表面に熱酸化等によりシリコン酸化膜（ＳｉＯ2）のような絶縁膜５９が形成され、この絶縁膜５９の上に形成されたポリシリコン層５８によって構成されている。このポリシリコン層５８は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタや図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタのゲート電極としてのポリシリコン層４８と同一の工程で形成することができる。
【００５８】
ただし、所望のシート抵抗を有するようにするため、ゲート電極としてのポリシリコン層４８とは不純物濃度が異なるようにされることもある。例えば、ＭＯＳトランジスタのゲート電極としてのポリシリコン層４８は、ソース・ドレイン領域形成のためのイオン打ち込みの際に同時に不純物が導入されて低抵抗化されるが、このイオン打ち込みの際に絶縁膜５９の上に形成された抵抗となるポリシリコン層５８には不純物が導入されないようにマスクされることで不純物濃度が異なるようにされる。
【００５９】
Ｎ型ウェル領域５３の一部に形成されたＮ型領域５５は、Ｎ型ウェル領域５３にＰＮ接合を逆バイアスにするため電源電圧Ｖｄｄを印加する電極とのコンタクト層となる領域であり、Ｎ型ウェル領域５３の電位を固定することによって、抵抗としてのポリシリコン層５８と基板との間の寄生容量の容量値が抵抗に印加される電圧によって変動するのを防止する機能を有する。
【００６０】
図１４には図５の基準電圧発生回路を構成するトランジスタＢＴ１〜ＢＴ３等に用いられるＰＮＰバイポーラ・トランジスタの一例が示されている。
【００６１】
ＰＮＰバイポーラ・トランジスタは、図１４（Ｂ）に示されているように、単結晶シリコンのような半導体基板３１の上に形成されたＰ型埋め込み領域３２’と、該埋め込み領域３２’の上に形成されたＰ型領域３３’およびＮ型領域３４’と、Ｐ型領域３３’の表面に形成されたＰ型領域３５’と、Ｎ型領域３４’の表面に形成されたＮ型領域３６’およびＰ型領域３７’とを備えている。
【００６２】
半導体基板３１はこの実施例ではＮ型である。上記埋め込み領域３２’はコレクタ領域として機能し、Ｐ型領域３３’は埋め込み領域３２’に接続されコレクタ引き上げ領域として機能する。また、Ｎ型領域３４’はベース領域として機能し、Ｐ型領域３７’はエミッタ領域として機能する。さらに、Ｐ型領域３５’はコレクタ引き上げ領域（３３’）のコンタクト層、Ｎ型領域３６’はベース領域（３４’）のコンタクト層として機能する。
【００６３】
コレクタ引き上げ領域としてのＰ型領域３３’は図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタが形成されるＰ型ウェル領域４４と同一の工程で同時に形成される。ベース領域としてのＮ型領域３４’は図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域４３と同一の工程で同時に形成される。
【００６４】
ベースコンタクト層としてのＮ型領域３６’は図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＮ型拡散領域４５と同一の工程で同時に形成される。コレクタコンタクト層としてのＰ型領域３５’およびエミッタ領域としてＰ型領域３７’は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＰ型拡散領域４６と同一の工程で同時に形成される。
【００６５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、基準電圧発生回路の出力部を構成するダイオード接続のバイポーラ・トランジスタの代わりにＰＮ接合ダイオードを用いても良い。また、ＭＯＳトランジスタＭＴ１〜ＭＴ６の代わりにバイポーラ・トランジスタを用いても良い。
【産業上の利用可能性】
【００６６】
本発明は、基準電圧発生回路を備えた半導体集積回路、ならびに当該当該半導体集積回路を適用した電子回路に広く利用することができる。
本発明に係る基準電圧発生回路は、Ａ／Ｄ変換回路やＤ／Ａ変換回路を内蔵したアナログ集積回路においてＡ／Ｄ変換回路やＤ／Ａ変換回路に必要な基準電圧を発生する回路に用いるのが有効であるが、コンパレータにおいて使用される比較電圧を生成する回路などにも利用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明に係るバンドギャップ型基準電圧発生回路の第１の実施例を示す回路図である。
【図２】第１の実施例のバンドギャップ型基準電圧発生回路の変形例を示す回路図である。
【図３】第１の実施例のバンドギャップ型基準電圧発生回路の出力電圧Ｖbgoutのオフセット電圧依存性を示す特性図である。
【図４】先願発明に係る基準電圧発生回路の出力電圧のオフセット電圧依存性を示す特性図である。
【図５】本発明に係るバンドギャップ型基準電圧発生回路の第２の実施例を示す回路図である。
【図６】第２の実施例のバンドギャップ型基準電圧発生回路の変形例を示す回路図である。
【図７】本発明に係るバンドギャップ型基準電圧発生回路の第３の実施例を示す回路図である。
【図８】第３の実施例のバンドギャップ型基準電圧発生回路の変形例を示す回路図である。
【図９】先願発明に係るバンドギャップ型基準電圧発生回路の構成例を示す回路図である。
【図１０】図１０（Ａ）は図１の実施例の基準電圧発生回路を構成するＮＰＮバイポーラ・トランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【図１１】図１１（Ａ）は図１の実施例の基準電圧発生回路を構成するＰチャネルＭＯＳトランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【図１２】図１２（Ａ）は図１の実施例の基準電圧発生回路を構成するＮチャネルＭＯＳトランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【図１３】図１３（Ａ）は図１の実施例の基準電圧発生回路を構成する抵抗素子の一例を示すレイアウト図、（Ｂ）は断面図である。
【図１４】図１４（Ａ）は図５の実施例の基準電圧発生回路を構成するＰＮＰバイポーラ・トランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【符号の説明】
【００６８】
ＢＴ１、ＢＴ２、ＢＴ３ バイポーラ・トランジスタ
ＢＴ４ ダイオード接続のバイポーラ・トランジスタ
ＭＴ１、ＭＴ２、ＭＴ３ Ｐチャネル型ＭＯＳトランジスタ
ＭＴ４、ＭＴ５、ＭＴ６ Ｎチャネル型ＭＯＳトランジスタ
ＡＭＰ１，ＡＭＰ２ 差動アンプ
１０ 基準電圧発生回路
１１ バンドギャップ部
１２ 出力部
２０ スタートアップ回路
２１ 抵抗分圧回路
２２，２３ カレントミラー回路
３１ 半導体基板
３２ コレクタ領域となる埋め込み領域
３３ コレクタ引き上げ領域
３４ ベース領域
３７ エミッタ領域
４５，４６ ソース・ドレイン領域
４８ ゲート電極
５８ ポリシリコン抵抗
【技術分野】
【０００１】
本発明は、半導体集積回路の基準電圧発生技術、特に低電源電圧で動作するバンドギャップ型の基準電圧発生回路に関し、例えばＡ／Ｄ変換回路やＤ／Ａ変換回路に必要とされる基準電圧を発生する基準電圧発生回路に適用して有効な技術に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路やＤ／Ａ変換回路における変換動作には基準電圧が必要とされるため、Ａ／Ｄ変換回路やＤ／Ａ変換回路を内蔵した半導体集積回路には、基準電圧発生回路が設けられる。基準電圧発生回路には、ツェナーダイオードを用いたもの、差動増幅回路（以下、差動アンプと記す）を使用したものなど種々の回路形式のものが知られている。このうち、バンドギャップリファレンス回路と呼ばれるものは、電源電圧依存性および温度依存性が低く安定した基準電圧を発生することができるため、高い精度が要求されるＡ／Ｄ変換回路やＤ／Ａ変換回路などのアナログ回路やアナログ・ディジタル混在回路において多用されている。
【０００３】
一方、近年、半導体集積回路は低消費電力化および高速化のため低電源電圧化が進められている。これに応じて、半導体集積回路に内蔵される基準電圧発生回路も低電圧の基準電圧を発生することができるものが開発されるようになって来ている。
【０００４】
低電圧の基準電圧を発生する基準電圧発生回路に関する発明としては、例えば特許文献１に記載されているものなどがある。図９には、特許文献１に開示されている基準電圧発生回路の一例が示されている。この基準電圧発生回路は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＭＴ１，ＭＴ２，ＭＴ０のゲート端子に差動アンプＡＭＰ０の出力電圧（Ｖｃ）が印加されているため、各々のトランジスタのサイズが等しければ同じ大きさの電流I0を流す。
【０００５】
この基準電圧発生回路は、トランジスタＭＴ１，ＭＴ２のドレイン電圧が差動アンプＡＭＰ０の一対の差動入力端子に入力されており、差動アンプＡＭＰ０のイマジナリショート作用により、入力Ｖc1とＶc2の差が０になるようにフィードバックがかかる。そのため、抵抗Ｒ１にはバイポーラ・トランジスタＢＴ１のベース・エミッタ間電圧ＶBE1とバイポーラ・トランジスタＢＴ２のベース・エミッタ間電圧ＶBE2の差に等しい電圧が発生する。トランジスタＭＴ１，ＭＴ２のドレイン電流I0は、この状態を維持するように決まる。
【０００６】
この電流I0をトランジスタＭＴ１，ＭＴ２とカレントミラーをなすトランジスタＭＴ０でコピーして、抵抗Ｒａとダイオード接続のトランジスタＢＴ３およびこれらと並列の抵抗Ｒｂからなる出力回路に流すことで、低電圧出力を得ることができる。トランジスタＢＴ３のベース・エミッタ間電圧ＶBE0は温度が上昇すると減少つまり負の温度特性を有するため、ＶBE0に抵抗Ｒａの端子間電圧を加えた電圧に相当する出力電圧Ｖbgoutは、正の温度特性を有する電流I0が抵抗Ｒａ，Ｒｂに流れることにより補償され温度依存性を持たない所望の電圧値にされる。
【特許文献１】特開２００４−２０６６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記先願の基準電圧発生回路の動作は差動アンプＡＭＰ０のオフセットが無視できるほど小さいものとして説明したものである。しかし、高精度の基準電圧を得ようとする場合、差動アンプＡＭＰ０の入力端子間のオフセット電圧を無視することができない。差動アンプＡＭＰ０の入力オフセット電圧（以下、単にオフセットと称する）をＶosとすると、上記先願の基準電圧発生回路は、Ｖc2−Ｖc1＝Ｖosとなるように動作する。そのため抵抗Ｒ１に流れる電流はＶos分変化し、これが出力をばらつかせる要因になる。
【０００８】
熱電圧ＶT＝kT/q（T:絶対温度、k:ボルツマン定数、q:電荷素量）、Isをバイポーラ・トランジスタの逆方向飽和電流とすると、トランジスタＢＴ１，ＢＴ２のベース・エミッタ間に順方向電流が流れる条件下では、ＶBE1，ＶBE2は、次式
ＶBE1＝ＶT*ln(I0／Is)
ＶBE2＝ＶT*ln(I0／(ｎ*Is))
で表わされる。上記式において、"＊"は乗算記号、"／"は除算記号である。差動アンプにオフセットがあることを考慮するとＶc2−Ｖc1＝Ｖosとなるが、Ｖc1＝ＶBE1,Ｖc2＝ＶBE2+I0*Ｒ1であるから、これを上記式に代入して整理すると、
I0＝ＶT*Ｒ1*ln(n)＋Ｖos／Ｒ1 ……（１）
となる。
【０００９】
一方、出力電圧Ｖbgoutに関しては、Ｖbgout／Ｒb＋(Ｖbgout−ＶBE3)／Ｒa＝I0が成り立つ。この式を、Ｖbgoutについて整理すると次のようになる。
Ｖbgout＝Ｒa*Ｒb／(Ｒa＋Ｒb)*I0＋Ｒb／(Ｒa+Ｒb)*ＶBE3
【００１０】
ここで、前記式（１）の電流I0を代入すると、
Ｖbgout＝Ra*Rb/(Ra+Rb)*(VT*R1*ln(n)+Vos/R1)+ Rb/(Ra+Rb)*VBE3
となる。これより、ＶbgoutのＶosに対する変化率は、
ｄＶbgout／ｄＶos＝Ｒa*Ｒb／（(Ｒa＋Ｒb)*Ｒ1） ……（２）
となり、差動アンプのオフセットによって出力にはこれだけの大きさのバラツキが出ることになる。
【００１１】
本発明の目的は、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能であり、差動アンプのオフセット電圧依存性も小さくすることが可能なバンドギャップ型の基準電圧発生回路およびこれを備えた半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、本発明に係る基準電圧発生回路は、バンドギャップ部と出力部とを含む。このうち、バンドギャップ部は、電源電圧端子間に直列に接続された第１抵抗および第１バイポーラ・トランジスタと、電源電圧端子間に直列に接続された第２抵抗−第２バイポーラ・トランジスタ−第３抵抗と、前記第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路を有し、該差動増幅回路の出力が上記２つのトランジスタのベースに印加されるように構成される。また、出力部は、上記差動増幅回路の出力がベースに印加されるバイポーラ・トランジスタと、該トランジスタと直列に接続された抵抗と、該トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する抵抗およびダイオードとを有するようにしたものである。
【００１３】
上記した手段によれば、バンドギャップ部の差動増幅回路の出力から入力へ上記２つのトランジスタを介してネガティブフィードバックがかかり、差動増幅回路の出力がバイポーラ・トランジスタのベース・エミッタ間電圧ＶBEに等しくなるように動作する。このとき、差動増幅回路にオフセット電圧があってその出力が変化しても、主に前記第１抵抗で生じる電圧が変化することで、オフセット電圧に対する差動増幅回路の出力の変化が、差動増幅回路のｇｍ（伝達コンダクタンス）と第１抵抗の抵抗値との積（増幅度）に応じて縮小される。
【００１４】
この電圧をバイポーラ・トランジスタと抵抗、カレントミラーで電流変換し、さらにこの電流を抵抗とダイオードを有する出力回路で電圧に変換することによって、オフセット電圧による変化が軽減された電圧が得られる。また、出力部の直列形態の抵抗とダイオードは、それぞれの端子に発生する電圧の温度特性が逆であることにより温度変化に対する電圧変化が相殺し合って、温度依存性の低い出力電圧が得られる。さらに、カレントミラーは電源電圧が変動しても電流は変わらないという特性を有するため、カレントミラーで再生した電流を抵抗とダイオードからなる出力回路で電圧に変換することによって、電源電圧依存性の低い出力電圧が得られる。
【００１５】
また、望ましくは、上記出力部の電流−電圧変換用の抵抗およびダイオードと並列に抵抗を接続する。これにより、より低い出力電圧が得られるようになる。さらに、望ましくは、回路の動作開始時に上記バンドギャップ部の第１抵抗または第２抵抗から電流を引き抜くとともに、差動増幅回路の出力が所定のレベルに立ち上がった後は上記引き抜き電流を遮断する機能を有するスタートアップ回路を設ける。これにより、基準電圧発生回路が所望のレベルの出力電圧を出力する状態以外の状態で安定するのを回避して、正確な出力電圧が得られるようになる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能であり、差動アンプのオフセット電圧依存性も小さくすることが可能なバンドギャップ型の基準電圧発生回路を実現することができる。
【発明を実施するための最良の形態】
【００１７】
図１には、本発明に係る基準電圧発生回路の第１の実施例が示されている。
同図に示されている基準電圧発生回路は、例えば１．５Ｖのような電源電圧Ｖｄｄが印加された電源端子と接地電位（０Ｖ）のような電源電圧Ｖｓｓが印加された電源端子との間に直列に接続された抵抗Ｒ１とＮＰＮバイポーラ・トランジスタＢＴ１を備える。また、上記電源端子間に同じく直列に接続された抵抗Ｒ２とＮＰＮバイポーラ・トランジスタＢＴ２と抵抗Ｒ３を備える。抵抗Ｒ１とＲ２は同一の抵抗値Ｒ0を有するようにされる。トランジスタＢＴ１，ＢＴ２は、エミッタサイズが１：ｎのような比になるように設定されている。ｎの値としては例えば「１０」が選択される。エミッタサイズを１：ｎにする代わりに、トランジスタＢＴ２としてＢＴ１と同一サイズのトランジスタをｎ個並列に接続したものを用いるようにしても良い。
【００１８】
さらに、上記抵抗Ｒ１とトランジスタＢＴ１との接続ノードＮ１の電位Ｖc1が非反転入力端子に、また抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２の電位Ｖc2が反転入力端子にそれぞれ印加された差動アンプＡＭＰ１が設けられている。そして、この差動アンプＡＭＰ１の出力が上記トランジスタＢＴ１，ＢＴ２のベース端子に印加され、接続ノードＮ１，Ｎ２の電位Ｖc1，Ｖc2が同一すなわちＶc1＝Ｖc2となるように、ＢＴ１，ＢＴ２に電流Ｉ1，Ｉ0が流される。抵抗Ｒ１，Ｒ２，Ｒ３およびトランジスタＢＴ１，ＢＴ２と差動アンプＡＭＰ１とによって、バイポーラ・トランジスタＢＴ１のベース・エミッタ間電圧ＶBE１に応じた電圧を出力するバンドギャップ部１１が構成されている。この構成では電流Ｉ0は絶対温度に正比例する。
【００１９】
また、上記トランジスタＢＴ２の電流Ｉ0と同一の電流を流すため、ＢＴ２と同一の大きさのＮＰＮバイポーラ・トランジスタＢＴ３と抵抗Ｒ４が設けられている。そして、トランジスタＢＴ３のコレクタ側には電源電圧Ｖｄｄとの間に、カレントミラーを構成するＰチャネル型のＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＭＴ１が設けられている。抵抗Ｒ４は抵抗Ｒ３と同一の抵抗値Ｒ1を有するようにされる。ＭＯＳトランジスタＭＴ１は、ゲートとドレインが結合され電流−電圧変換手段として作用し、変換された電圧がカレントミラーを構成する他方のＰチャネル型ＭＯＳトランジスタＭＴ２のゲート端子に印加されることで、ＭＴ１とＭＴ２のサイズ比（ゲート幅の比）に応じた電流がＭＴ２に流される。
【００２０】
この実施例では、ＭＴ１とＭＴ２が同一サイズとされることで、ＭＴ１と同一の電流がＭＴ２に流されるようになっている。そして、このＭＯＳトランジスタＭＴ２と直列に、抵抗Ｒ５およびベースとコレクタが結合されたいわゆるダイオード接続のバイポーラ・トランジスタＢＴ４が接続されている。また、Ｒ５，ＢＴ３と並列に抵抗Ｒ６が設けられている。トランジスタＢＴ３と抵抗Ｒ４とカレントミラー（ＭＴ１，ＭＴ２）と抵抗Ｒ５およびダイオード接続のトランジスタＢＴ４とにより、出力部１２が構成されている。
【００２１】
この出力部１２においては、トランジスタＢＴ４のベース・エミッタ間電圧ＶBE0の負の温度特性が絶対温度に正比例する電流Ｉ0（すなわちＩａ，Ｉｂ）と抵抗Ｒ５，Ｒ６による電圧で相殺されることにより、温度依存性の低い出力電圧Ｖbgoutが得られるようになっている。また、トランジスタＢＴ３の電流をＭＯＳトランジスタＭＴ１，ＭＴ２からなるカレントミラーで再生し、直列の抵抗Ｒ５およびダイオード接続のトランジスタＢＴ４に流すようにしており、カレントミラーは電源電圧Ｖｄｄが変動しても電流は変わらないため、電源電圧依存性の低い出力電圧Ｖbgoutが得られる。
【００２２】
なお、抵抗Ｒ５とダイオード接続のトランジスタＢＴ４とは接続が逆であっても良い。カレントミラーは、ＭＯＳトランジスタＭＴ１，ＭＴ２の代わりにＰＮＰバイポーラ・トランジスタを用いて構成しても良い。差動アンプＡＭＰ１は、ＭＯＳトランジスタで構成されており、一対のソース共通接続された差動トランジスタ対と、共通ソースに接続された定電流源と、差動トランジスタのドレイン側に接続された受動素子とからなる差動増幅段を有する回路、あるいは差動増幅段にソース接地型又はソースフォロワ型等の出力部を接続した回路が用いられる。
【００２３】
図１の基準電圧発生回路は、差動アンプＡＭＰ１にオフセット電圧がない場合、Ｖc1＝Ｖc2になるように、トランジスタＢＴ１，ＢＴ２に電流が流れる。一方、差動アンプＡＭＰ１にオフセット電圧がある場合には、出力Ｖｃが変化し、ΔＶc1／ΔＶc＝ｇm*Ｒ0, ΔＶc2／ΔＶc≒Ｒ0／Ｒ1から主にＶc1が変化し、オフセット電圧＝|ΔＶc1-ΔＶc2|≒|ΔＶc1|に対するＶｃの変化は、1／gm*Ｒ0に縮小される。つまり、出力にバイポーラ・トランジスタＢＴ１と抵抗Ｒ１で構成されたアンプを接続して入力にフィードバックしてオフセット電圧を制御することになるので出力Ｖｃの変化は小さくなると考えられる。
【００２４】
また、この実施例では、バイポーラ・トランジスタＢＴ２に流れる電流をカレントミラーでコピーして出力するために、差動アンプＡＭＰ１の出力電圧Ｖｃをバイポーラ・トランジスタＢＴ３と抵抗値Ｒ1の抵抗Ｒ３で電流に変換している。このとき、出力をグラウンド（Ｖss）基準で取り出すことができるようにするため、ＭＯＳトランジスタＭ１，Ｍ０のカレントミラーでＢＴ３のコレクタ電流を折返している。そして、この折り返した電流を、抵抗Ｒａ，Ｒｂとダイオード接続のバイポーラ・トランジスタＢＴ４からなる出力回路に流すことによって、オフセット電圧による変化が軽減された電圧が得られる。なお、上記式で、ｇmは差動アンプＡＭＰ１の伝達コンダクタンスである。
【００２５】
以下、差動アンプＡＭＰ１にオフセット電圧がある場合の図１の基準電圧発生回路の動作を説明する。
図１の基準電圧発生回路において、差動アンプＡＭＰ１のオフセット電圧をＶos、バイポーラ・トランジスタの逆方向飽和電流をIsとおくと、Ｖos ＝Ｖc2−Ｖc1であり、Ｖc2＝Ｖdd−Ｉ0Ｒ0，Ｖc1＝Ｖdd−Ｉ1Ｒ0より、抵抗Ｒ１，Ｒ２に流れる電流Ｉ1，Ｉ0との間には、I1＝I0＋Ｖos／Ｒ0が成り立つ。これから、トランジスタＢＴ１，ＢＴ２のベース・エミッタ間に順方向電流が流れる条件下では、トランジスタＢＴ１，ＢＴ２のベース・エミッタ間電圧ＶBE1,ＶBE2は以下のようになる。
ＶBE1＝ＶT*ln((I0＋Ｖos／Ｒ0)／Is)
ＶBE2＝ＶT*ln(I0／(ｎ*Is))
【００２６】
また、差動アンプＡＭＰ１の出力電圧Ｖｃは、
Ｖｃ＝ＶBE1
＝ＶBE2＋I0*Ｒ1
となる。上式からＶBE1,ＶBE2を消去すると、
Ｖｃ＝ＶT*ln((I0＋Ｖos／Ｒ0)／Is)
＝ＶT*ln(I0／(ｎ*Is))＋I0*Ｒ1
が得られる。これを整理すると、次のようになる。
ＶT*ln(１＋Ｖos／(I0*Ｒ0))＝I0*Ｒ1−ＶT*ln(n)
【００２７】
いま、Ｖosは十分小さく、Ｖos／(I0*Ｒ0)≪1が成り立つとすると、
ln(１＋Ｖos／(I0*Ｒ0))≒Ｖos／(I0*Ｒ0)であるから
ＶT*Ｖos／(I0*Ｒ0)＝I0*Ｒ1−ＶT*ln(n)
となる。これを書きかえると、
I0*I0−I0*ＶT／Ｒ1*ln(n)−ＶT*Ｖos／(Ｒ0*Ｒ1)＝０
となる。ここで、I０のＶosに対する変化を見るためにＶosで微分すると、
2I0*dI0／dＶos−ＶT／Ｒ1*ln(n)*dI0／dＶos-ＶT／(Ｒ0*Ｒ1)＝０
となり、これを整理すると、
dI0／dＶos＝ＶT／(Ｒ0*(2I0*Ｒ1−ＶT*ln(n)))
が得られる。
【００２８】
ところで、出力電圧Ｖbgoutは、I0をコピーした電流を抵抗Ｒ５とトランジスタＢＴ４および抵抗Ｒ６との並列回路に流すことで発生させる。そのため、抵抗Ｒ５の抵抗値をＲa、トランジスタＢＴ４のベース・エミッタ間電圧をＶBE0、抵抗Ｒ６の抵抗値をＲbとおくと、
Ｒa*(I0−Ｖbgout／Ｒb)=Ｖbgout−ＶBE0
より、
Ｖbgout＝Ｒa*Ｒb／(Ｒa＋Ｒb)*I0＋Ｒb／(Ｒa＋Ｒb)*ＶBE0 ……（３）
と表わされる。本実施例の基準電圧発生回路は、抵抗Ｒ５とＲ６の抵抗値Ｒa、Ｒb、電流I0を適当に設定することにより、１．５Ｖのような電源電圧Ｖｄｄの下で、約１．２Ｖ以下の出力電圧Ｖbgoutを発生することが可能である。例えばＲa＝２６ｋΩ,Ｒb＝６５ｋΩ、I0＝２０μＡに設定した場合、ＶBE0＝０．７Ｖと仮定すると、Ｖbgout≒０．８７Ｖとなる。
【００２９】
また、上記式（３）より、出力電圧ＶbgoutのオフセットＶosに対する変化率dＶbgout／dＶosは、以下のようになる。
dＶbgout／dＶos＝Ｒa*Ｒb／(Ｒa＋Ｒb)*dI0／dＶos
＝Ｒa*Ｒb／(Ｒa＋Ｒb)*ＶT／(Ｒ0*(2I0*Ｒ1−ＶT*ln(n)))
＝Ｒa*Ｒb／(Ｒa＋Ｒb)*1／Ｒ1*1／(2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n))
＝Ｒa*Ｒb／((Ｒa＋Ｒb)*Ｒ1)*1／(2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n))
ここで、Ｒa*Ｒb／((Ｒa＋Ｒb)*Ｒ1)は、先願発明の回路と同一の値である（式(２)参照）。よって、2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n)＞１ならば、変化率dＶbgout／dＶosは改善することになる。
【００３０】
一例として、I0＝２０μＡ,Ｒ0＝２５ｋΩ,Ｒ1＝３ｋΩ,ｎ＝１０，Ｔ＝２５℃の場合を考えると、ＶT＝ｋＴ／q≒２６ｍＶであるから、
2I0*Ｒ0／ＶT−Ｒ0／Ｒ1*ln(n)
＝2*20*10-6*25*103／26*10-3−25*103／3*103*ln10
＝３８．５−１９．２
＝１９．３ ＞ １
となり、容易に達成できることが分かる。
【００３１】
さらに、Ｒa＝２６ｋΩ,Ｒb＝６５ｋΩとした場合の変化率dＶbgout／dＶosは０．３２１である。一方、図９の先願発明の基準電圧発生回路において、I0＝２０μＡ,Ｒ1＝３ｋΩ,ｎ＝１０，Ｔ＝２５℃，Ｒa＝２６ｋΩ,Ｒb＝５２ｋΩと、ほぼ同一条件にした場合の変化率dＶbgout／dＶosは５．７７７である。これより、実施例の基準電圧発生回路は、先願発明の回路に比べて差動アンプのオフセットのばらつきに対する出力電圧の変動を大幅に小さくできることが分かる。
【００３２】
なお、この実施例においては、トランジスタＢＴ１，ＢＴ２，ＢＴ３として、バイポーラ集積回路において一般的な縦型構造のバイポーラ・トランジスタを用いることができるが、ＭＯＳトランジスタとバイポーラ・トランジスタとが混載しているため、そのようにするとプロセスが複雑になる。そこで、この実施例では、トランジスタＢＴ１，ＢＴ２，ＢＴ３として、ＣＭＯＳプロセスで形成することができるトランジスタを用いるようにしている。これにより、プロセスを簡略化し、コストアップを回避することができる。抵抗Ｒ１〜Ｒ６は、ポリシリコン層のような成膜あるいは拡散層（ウェル）のいずれであってもよい。
【００３３】
図３に図１の実施例の基準電圧発生回路における出力電圧Ｖbgoutのオフセット電圧依存性を示す。また、比較のため、図４に図９の先願発明の基準電圧発生回路における出力電圧Ｖbgoutのオフセット電圧依存性を示す。図３と図４を比較すると、図３の方が傾きが小さいので、オフセットのばらつきに対する出力電圧の変動が小さいことが分かる。また、図３のグラフは、図４のグラフよりも縦軸のスケールを拡大して示してあるので、見た目よりさらに出力電圧の変動が小さいことに留意すべきである。
【００３４】
図２は、図１の実施例の基準電圧発生回路の変形例を示す。この変形例は、図１の回路における出力部の抵抗Ｒ６を省略したものであり、図１の回路よりも出力電圧Ｖbgoutが少し高くなる。それ以外は図１の回路と同じであり、同様にバンドギャップ部の差動アンプＡＭＰ１のオフセットのばらつきに対する出力電圧Ｖbgoutの変動を小さくできる。前記式（３）において、Ｒb＝∞とおくと図２の回路の出力電圧Ｖbgoutが得られる。図１の回路での説明と同様に、Ｒa＝２６ｋΩ、I0＝２０μＡに設定した場合、ＶBE0＝０．７Ｖと仮定すると、Ｒb＝∞であればＲa＜＜Ｒbであり、Ｒa＋Ｒb≒Ｒbと近似できるため、式（３）は、
Ｖbgout＝Ｒa*I0＋ＶBE0
と変形でき、これより、Ｖbgout≒１．２２Ｖとなる。
【００３５】
図５は、本発明に係る基準電圧発生回路の第２の実施例を示す。この実施例は、第１の実施例におけるトランジスタＢＴ１，ＢＴ２，ＢＴ３として、ＮＰＮトランジスタの代わりにＰＮＰトランジスタを用い、ＭＯＳトランジスタＭＴ１，ＭＴ２としてＰチャネルＭＯＳＦＥＴの代わりにＮチャネルＭＯＳＦＥＴを用いたものである。
【００３６】
また、これに伴い、電位関係を図１の実施例と逆にするため、電源電圧Ｖｄｄ側にトランジスタＢＴ１，ＢＴ２，ＢＴ３と抵抗Ｒ３，Ｒ４を設け、電源電圧Ｖｓｓ側に抵抗Ｒ１，Ｒ２とトランジスタＭＴ１，ＭＴ２を設けている。さらに、差動アンプＡＭＰ１はＰチャネルＭＯＳトランジスタを差動入力トランジスタとする回路が用いられている。この実施例の基準電圧発生回路の動作原理は、図１の実施例の基準電圧発生回路と同じであるので、詳しい動作の説明は省略する。
図６は、図５の実施例の基準電圧発生回路の変形例を示す。この変形例は、図５の回路における出力部の抵抗Ｒ６を省略したものであり、図５の回路よりも出力電圧Ｖbgoutが少し低くなる。それ以外は図５の回路と同じであり、同様に差動アンプのオフセットのばらつきに対する出力電圧の変動を小さくできる。
【００３７】
図７は、本発明に係る基準電圧発生回路の第３の実施例を示す。この実施例は、第１の実施例と同様な構成を有する基準電圧発生回路１０にスタートアップ回路２０を付加し、基準電圧発生回路１０が動作を開始する際に、不所望の動作点で安定してしまって所望の出力電圧が得られなくなるのを回避するようにしたものである。
【００３８】
スタートアップ回路２０は、基準電圧発生回路１０の抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２にソース端子が接続され、トランジスタＢＴ２を通さずに抵抗Ｒ２から電流を引き抜くためのＭＯＳトランジスタＭＴ３と、該トランジスタＭＴ３をオン、オフ制御するコンパレータとして機能する第２の差動アンプＡＭＰ２を備える。また、スタートアップ回路２０は、差動アンプＡＭＰ２に参照電圧Ｖrefを与える抵抗Ｒ７，Ｒ８からなる抵抗分圧回路２１、制御電流Ibsに基づいて上記ＭＯＳトランジスタＭＴ３と抵抗分圧回路２１から電流を引くカレントミラー回路２２、抵抗Ｒ７，Ｒ８と並列に設けられたダイオード接続の保護用トランジスタＢＴ５を備える。
【００３９】
抵抗分圧回路２１により生成された参照電圧Ｖrefは差動アンプＡＭＰ２の非反転入力端子に印加され、差動アンプＡＭＰ２の反転入力端子には基準電圧発生回路１０のノードＮ１の電位Ｖc1が印加されている。カレントミラー回路２２は、ゲートとドレインが結合され制御電流Ibsを電圧に変換するダイオード接続のＭＯＳトランジスタＭＴ４と、ＭＴ４のゲート電圧と同一の電圧がゲートに印加されたＭＯＳトランジスタＭＴ５，ＭＴ６とからなる。ＭＯＳトランジスタＭＴ４〜ＭＴ６は、この実施例ではＮチャネル型である。
【００４０】
基準電圧発生回路１０は、起動される前においては、抵抗Ｒ１に電流が流れていないためノードＮ１の電位Ｖc1はＶｄｄレベルにあり、これによって差動アンプＡＭＰ２の出力Ｖｏ１はロウレベルである。基準電圧発生回路１０を起動させる場合、先ずスタートアップ回路２０に制御電流Ibsを流し込む。すると、差動アンプＡＭＰ２の出力Ｖｏ１によりオン状態にされているＭＯＳトランジスタＭＴ３を介するよう抵抗Ｒ２に電流が流され、ノードＮ２の電位Ｖc2が下がる。これによって、差動アンプＡＭＰ１の出力Ｖｃがハイレベルに変化して、トランジスタＢＴ１〜ＢＴ３がオンされて抵抗Ｒ１，Ｒ２に電流が流れるようになる。
【００４１】
このような状態になると、ノードＮ１の電位Ｖc1が抵抗分圧回路２１により生成される参照電圧Ｖrefよりも低くなって、差動アンプＡＭＰ２の出力Ｖｏ１が反転しバイパス用のＭＯＳトランジスタＭＴ３がオフされる。すると、基準電圧発生回路１０は、スタートアップ回路２０がないのと同等の状態になり、抵抗Ｒ１，Ｒ２に予め想定した所望の大きさの電流Ｉ0，Ｉ1が流れ、所望の電圧Ｖbgoutが出力されるようになる。基準電圧発生回路１０がかかる状態に遷移したならば、制御電流Ibsを遮断しても基準電圧発生回路１０は正常に動作し続ける。よって、制御電流Ibsは電流パルスとすることができる。
【００４２】
なお、この実施例のスタートアップ回路２０では、基準電圧発生回路１０から電流を引き込むためのＭＯＳトランジスタＭＴ３を、抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２に接続しているが、抵抗Ｒ１とトランジスタＢＴ１との接続ノードＮ１に接続するようにしてもよい。その場合、差動アンプＡＭＰ２の反転入力端子には、抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２の電位Ｖc2が印加される。
【００４３】
図８は、図７のスタートアップ回路付き基準電圧発生回路の変形例を示す。この変形例は、図７の実施例における差動アンプＡＭＰ２の参照電位Ｖrefを生成する分割抵抗Ｒ７，Ｒ８に電流を流すＭＯＳトランジスタＭＴ７を、接地電位Ｖｓｓ側ではなく、電源電圧Ｖｄｄ側に設ける。また、制御電流Ibsが流されるＭＯＳトランジスタＭＴ４とカレントミラーをなすＭＯＳトランジスタＭＴ５に流れる電流を折り返すため、ＭＯＳトランジスタＭＴ８，ＭＴ７を有する第２のカレントミラー回路２３を設ける。そして、このカレントミラー回路２３によりＭＯＳトランジスタＭＴ７に転写された電流を分割抵抗Ｒ７，Ｒ８に流すようにしたものである。この変形例におけるスタートアップ回路の機能と動作は、図７のスタートアップ回路とほぼ同じであるので、詳しい説明は省略する。
【００４４】
なお、この変形例においても、基準電圧発生回路１０から電流を引き込むためのＭＯＳトランジスタＭＴ３を、抵抗Ｒ１とトランジスタＢＴ１との接続ノードＮ１に接続するように構成することが可能である。また、図７および図８では、基準電圧発生回路１０として図１に示されているものと同様な構成を有するものを示したが、図２や図５、図６に示されている基準電圧発生回路１０を用いる場合にも適用することができる。
【００４５】
このうち、図５、図６に示されている基準電圧発生回路１０を用いたものに適用する場合には、カレントミラーを構成するＭＯＳトランジスタＭＴ４〜ＭＴ６は接地電位Ｖｓｓ側ではなく電源電圧Ｖｄｄ側に設ける。また、抵抗Ｒ２とトランジスタＢＴ２との接続ノードＮ２に接続され差動アンプＡＭＰ２によってオン、オフ制御されるＭＯＳトランジスタＭＴ３は、抵抗Ｒ２に電流を流し込むように動作される。
【００４６】
ところで、ＭＯＳトランジスタとバイポーラ・トランジスタを使用した基準電圧発生回路においては、図９のようにバイポーラ・トランジスタをダイオードとして使用する場合には、素子の増幅率は低くてもよいため、ＣＭＯＳプロセスで形成することができる主として基板の面方向に動作電流が流れるいわゆる横型のバイポーラ・トランジスタを使用することができる。
【００４７】
一方、本発明の実施例の基準電圧発生回路のようにバイポーラ・トランジスタＢＴ１〜ＢＴ３を増幅素子として使用する場合には、ある程度素子の増幅率が高い方がよいので、主として基板の垂直方向に動作電流が流れるいわゆる縦型のバイポーラ・トランジスタを使用するのが望ましい。ただし、一般的な縦型バイポーラ・トランジスタはＣＭＯＳ集積回路のプロセスと異なる工程を有する。そこで、本発明の実施例の基準電圧発生回路では、ＣＭＯＳプロセスで形成することができる縦型のバイポーラ・トランジスタを使用することとした。以下、そのような縦型のバイポーラ・トランジスタの構造について説明する。
【００４８】
図１０には図１の実施例の基準電圧発生回路を構成するトランジスタＢＴ１〜ＢＴ３等に用いられるＮＰＮバイポーラ・トランジスタの一例が、図１１には図１のトランジスタＭＴ１，ＭＴ２等に用いられるＰチャネルＭＯＳトランジスタの一例が、図１２には図１の差動アンプＡＭＰ１を構成するＮチャネルＭＯＳトランジスタの一例が示されている。
【００４９】
ＮＰＮバイポーラ・トランジスタは、図１０（Ｂ）に示されているように、単結晶シリコンのような半導体基板３１の上に形成されたＮ型埋め込み領域３２と、該埋め込み領域３２の上に形成されたＮ型領域３３およびＰ型領域３４と、Ｎ型領域３３の表面に形成されたＮ型領域３５と、Ｐ型領域３４の表面に形成されたＰ型領域３６およびＮ型領域３７とを備えている。
【００５０】
半導体基板３１はこの実施例ではＰ型である。上記埋め込み領域３２はコレクタ領域として機能し、Ｎ型領域３３は埋め込み領域３２に接続されてコレクタ引き上げ領域として機能する。また、Ｐ型領域３４はベース領域として機能し、Ｎ型領域３７はエミッタ領域として機能する。さらに、Ｎ型領域３５はコレクタ引き上げ領域（３３）のコンタクト層、Ｐ型領域３６はベース領域（３４）のコンタクト層としてそれぞれ機能する。
【００５１】
コレクタ引き上げ領域としてのＮ型領域３３は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域４３と同一の工程で同時に形成される。ベース領域としてのＰ型領域３４は図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタが形成されるＰ型ウェル領域４４と同一の工程で同時に形成される。
【００５２】
ベースコンタクト層としてのＰ型領域３６は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＰ型拡散領域４６と同一の工程で同時に形成される。コレクタコンタクト層としてのＮ型領域３５およびエミッタ領域としてＮ型領域３７は、図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＮ型拡散領域４５と同一の工程で同時に形成される。
【００５３】
Ｎ型埋め込み領域３２を形成する工程は、従来の一般的なＣＭＯＳプロセスにはない工程である。具体的には、Ｐ型半導体基板３１の表面にＮ型不純物を導入して形成され、その後にＮ型ウェル領域４３とＰ型ウェル領域４４となる半導体層がエピタキシャル成長により形成され、Ｎ型ウェル領域４３となる部位にＮ型不純物、またはＰ型ウェル領域４４となる部位にＰ型不純物が導入される。その後、トランジスタの領域３５，３６，３７が形成される。
【００５４】
図１０（Ａ）に示されているように、コレクタ引き上げ領域としてのＮ型領域３３はベース領域としてのＰ型領域３４を取り囲むように形成され、エミッタ領域としてのＮ型領域３７はベース領域としてのＰ型領域３４の中央部に形成されている。図１０（Ａ）において、ＣＨ１，ＣＨ２，ＣＨ３はそれぞれコレクタ電極、ベース電極およびエミッタ電極のコンタクトホールである。
【００５５】
図１１において、Ｎ型領域４５ｃは、ＰチャネルＭＯＳトランジスタのバックゲートとしてのＮ型ウェル領域４３にＰＮ接合を逆バイアスにするため電源電圧Ｖｄｄを印加する電極とのコンタクト層となる領域である。また、図１２において、Ｐ型領域４６ｃは、ＮチャネルＭＯＳトランジスタのバックゲートとしてのＰ型ウェル領域４４にＰＮ接合を逆バイアスにするため接地電位Ｖｓｓを印加する電極とのコンタクト層となる領域である。
【００５６】
図１１および図１２に示されているように、本実施例では、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域４３とＰ型ウェル領域４４の下側にそれぞれＮ型アイソレーション領域４２が形成されているが、このＮ型アイソレーション領域４２は設けなくてもよい。ＭＯＳトランジスタの部分のＮ型アイソレーション領域４２を設けて所定の電位を印加することにより、基板に流れるリーク電流を低減することができる。ＭＯＳトランジスタの部分のＮ型アイソレーション領域４２は、バイポーラ・トランジスタのコレクタとなるＮ型埋め込み領域３２と同一の工程で形成される。
【００５７】
図１３には基準電圧発生回路を構成する図１の抵抗Ｒ１〜Ｒ６の一例が示されている。抵抗Ｒ１〜Ｒ６は、図１３に示されているように、半導体基板３１の上に形成されたＮ型ウェル領域５３の表面に熱酸化等によりシリコン酸化膜（ＳｉＯ2）のような絶縁膜５９が形成され、この絶縁膜５９の上に形成されたポリシリコン層５８によって構成されている。このポリシリコン層５８は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタや図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタのゲート電極としてのポリシリコン層４８と同一の工程で形成することができる。
【００５８】
ただし、所望のシート抵抗を有するようにするため、ゲート電極としてのポリシリコン層４８とは不純物濃度が異なるようにされることもある。例えば、ＭＯＳトランジスタのゲート電極としてのポリシリコン層４８は、ソース・ドレイン領域形成のためのイオン打ち込みの際に同時に不純物が導入されて低抵抗化されるが、このイオン打ち込みの際に絶縁膜５９の上に形成された抵抗となるポリシリコン層５８には不純物が導入されないようにマスクされることで不純物濃度が異なるようにされる。
【００５９】
Ｎ型ウェル領域５３の一部に形成されたＮ型領域５５は、Ｎ型ウェル領域５３にＰＮ接合を逆バイアスにするため電源電圧Ｖｄｄを印加する電極とのコンタクト層となる領域であり、Ｎ型ウェル領域５３の電位を固定することによって、抵抗としてのポリシリコン層５８と基板との間の寄生容量の容量値が抵抗に印加される電圧によって変動するのを防止する機能を有する。
【００６０】
図１４には図５の基準電圧発生回路を構成するトランジスタＢＴ１〜ＢＴ３等に用いられるＰＮＰバイポーラ・トランジスタの一例が示されている。
【００６１】
ＰＮＰバイポーラ・トランジスタは、図１４（Ｂ）に示されているように、単結晶シリコンのような半導体基板３１の上に形成されたＰ型埋め込み領域３２’と、該埋め込み領域３２’の上に形成されたＰ型領域３３’およびＮ型領域３４’と、Ｐ型領域３３’の表面に形成されたＰ型領域３５’と、Ｎ型領域３４’の表面に形成されたＮ型領域３６’およびＰ型領域３７’とを備えている。
【００６２】
半導体基板３１はこの実施例ではＮ型である。上記埋め込み領域３２’はコレクタ領域として機能し、Ｐ型領域３３’は埋め込み領域３２’に接続されコレクタ引き上げ領域として機能する。また、Ｎ型領域３４’はベース領域として機能し、Ｐ型領域３７’はエミッタ領域として機能する。さらに、Ｐ型領域３５’はコレクタ引き上げ領域（３３’）のコンタクト層、Ｎ型領域３６’はベース領域（３４’）のコンタクト層として機能する。
【００６３】
コレクタ引き上げ領域としてのＰ型領域３３’は図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタが形成されるＰ型ウェル領域４４と同一の工程で同時に形成される。ベース領域としてのＮ型領域３４’は図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域４３と同一の工程で同時に形成される。
【００６４】
ベースコンタクト層としてのＮ型領域３６’は図１２（Ｂ）に示されているＮチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＮ型拡散領域４５と同一の工程で同時に形成される。コレクタコンタクト層としてのＰ型領域３５’およびエミッタ領域としてＰ型領域３７’は、図１１（Ｂ）に示されているＰチャネルＭＯＳトランジスタのソース・ドレイン領域としてのＰ型拡散領域４６と同一の工程で同時に形成される。
【００６５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、基準電圧発生回路の出力部を構成するダイオード接続のバイポーラ・トランジスタの代わりにＰＮ接合ダイオードを用いても良い。また、ＭＯＳトランジスタＭＴ１〜ＭＴ６の代わりにバイポーラ・トランジスタを用いても良い。
【産業上の利用可能性】
【００６６】
本発明は、基準電圧発生回路を備えた半導体集積回路、ならびに当該当該半導体集積回路を適用した電子回路に広く利用することができる。
本発明に係る基準電圧発生回路は、Ａ／Ｄ変換回路やＤ／Ａ変換回路を内蔵したアナログ集積回路においてＡ／Ｄ変換回路やＤ／Ａ変換回路に必要な基準電圧を発生する回路に用いるのが有効であるが、コンパレータにおいて使用される比較電圧を生成する回路などにも利用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明に係るバンドギャップ型基準電圧発生回路の第１の実施例を示す回路図である。
【図２】第１の実施例のバンドギャップ型基準電圧発生回路の変形例を示す回路図である。
【図３】第１の実施例のバンドギャップ型基準電圧発生回路の出力電圧Ｖbgoutのオフセット電圧依存性を示す特性図である。
【図４】先願発明に係る基準電圧発生回路の出力電圧のオフセット電圧依存性を示す特性図である。
【図５】本発明に係るバンドギャップ型基準電圧発生回路の第２の実施例を示す回路図である。
【図６】第２の実施例のバンドギャップ型基準電圧発生回路の変形例を示す回路図である。
【図７】本発明に係るバンドギャップ型基準電圧発生回路の第３の実施例を示す回路図である。
【図８】第３の実施例のバンドギャップ型基準電圧発生回路の変形例を示す回路図である。
【図９】先願発明に係るバンドギャップ型基準電圧発生回路の構成例を示す回路図である。
【図１０】図１０（Ａ）は図１の実施例の基準電圧発生回路を構成するＮＰＮバイポーラ・トランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【図１１】図１１（Ａ）は図１の実施例の基準電圧発生回路を構成するＰチャネルＭＯＳトランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【図１２】図１２（Ａ）は図１の実施例の基準電圧発生回路を構成するＮチャネルＭＯＳトランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【図１３】図１３（Ａ）は図１の実施例の基準電圧発生回路を構成する抵抗素子の一例を示すレイアウト図、（Ｂ）は断面図である。
【図１４】図１４（Ａ）は図５の実施例の基準電圧発生回路を構成するＰＮＰバイポーラ・トランジスタの一例を示すレイアウト図、（Ｂ）は断面図である。
【符号の説明】
【００６８】
ＢＴ１、ＢＴ２、ＢＴ３ バイポーラ・トランジスタ
ＢＴ４ ダイオード接続のバイポーラ・トランジスタ
ＭＴ１、ＭＴ２、ＭＴ３ Ｐチャネル型ＭＯＳトランジスタ
ＭＴ４、ＭＴ５、ＭＴ６ Ｎチャネル型ＭＯＳトランジスタ
ＡＭＰ１，ＡＭＰ２ 差動アンプ
１０ 基準電圧発生回路
１１ バンドギャップ部
１２ 出力部
２０ スタートアップ回路
２１ 抵抗分圧回路
２２，２３ カレントミラー回路
３１ 半導体基板
３２ コレクタ領域となる埋め込み領域
３３ コレクタ引き上げ領域
３４ ベース領域
３７ エミッタ領域
４５，４６ ソース・ドレイン領域
４８ ゲート電極
５８ ポリシリコン抵抗
【特許請求の範囲】
【請求項１】
バンドギャップ部と出力部とを有し、
前記バンドギャップ部は、第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第１抵抗および第１バイポーラ・トランジスタと、前記第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第２抵抗，第２バイポーラ・トランジスタ，第３抵抗と、前記第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路とを有し、
前記第１抵抗は一方が前記第１の電源電圧端子に接続され、前記第１バイポーラ・トランジスタが前記第２の電源電圧端子に接続され、前記第２抵抗は一方が前記第１の電源電圧端子に接続され、前記第３抵抗は一方が前記第２の電源電圧端子に接続され、前記第２バイポーラ・トランジスタは前記第２抵抗と第３抵抗の間に接続され、
前記第１抵抗と第１バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第１入力端子に、また前記第２抵抗と第２バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第２入力端子に入力され、前記差動増幅回路の出力が前記第１バイポーラ・トランジスタと前記第２バイポーラ・トランジスタのベースに印加されるように構成され、
前記出力部は、前記差動増幅回路の出力がベースに印加された第３バイポーラ・トランジスタと、該第３バイポーラ・トランジスタと直列に接続された第４抵抗と、前記第３バイポーラ・トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する直列形態の第５抵抗および接合型受動素子とを備えることを特徴とする基準電圧発生回路。
【請求項２】
前記第１抵抗と第２抵抗は同一の抵抗値を有し、前記第３抵抗と第４抵抗は同一の抵抗値を有し、前記第２バイポーラ・トランジスタと第３バイポーラ・トランジスタは互いに同一サイズのエミッタを有することを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記直列形態の第５抵抗および接合型受動素子と並列に第６抵抗が接続されていることを特徴とする請求項２記載の基準電圧発生回路。
【請求項４】
前記カレントミラー回路は、前記第３バイポーラ・トランジスタと直列に接続されたダイオード接続の第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタのゲート電圧と同一の電圧がゲート端子に印加された第２ＭＯＳトランジスタを有し、
前記差動増幅回路はＭＯＳトランジスタにより構成されていることを特徴とする請求項１〜３のいずれかに記載の基準電圧発生回路。
【請求項５】
前記第１、第２および第３バイポーラ・トランジスタはＮＰＮ型のバイポーラ・トランジスタであり、
前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタはＰチャネル型のＭＯＳトランジスタであることを特徴とする請求項４に記載の基準電圧発生回路。
【請求項６】
前記第１、第２および第３バイポーラ・トランジスタはＰＮＰ型のバイポーラ・トランジスタであり、
前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタであることを特徴とする請求項４に記載の基準電圧発生回路。
【請求項７】
前記出力部の接合型受動素子は、ベース端子とコレクタ端子が結合されたダイオード接続のバイポーラ・トランジスタであることを特徴とする請求項６に記載の基準電圧発生回路。
【請求項８】
前記出力部の接合型受動素子はＰＮ接合ダイオードであることを特徴とする請求項６に記載の基準電圧発生回路。
【請求項９】
前記基準電圧発生回路の動作開始時に前記バンドギャップ部の第１抵抗または第２抵抗から電流を引き抜くまたは電流を流し込むとともに、前記差動増幅回路の出力が所定のレベルに立ち上がった後は前記引き抜き電流または流し込み電流を遮断する機能を有するスタートアップ回路を備えることを特徴とする請求項１〜８のいずれかに記載の基準電圧発生回路。
【請求項１０】
請求項１〜９のいずれかに記載の基準電圧発生回路と、Ａ／Ｄ変換回路またはＤ／Ａ変換回路とを内蔵し、前記基準電圧発生回路により生成された電圧が、基準電圧として前記Ａ／Ｄ変換回路またはＤ／Ａ変換回路に供給されるように構成されていることを特徴とする半導体集積回路。
【請求項１１】
基準電圧発生回路を内蔵した半導体集積回路装置であって、
前記基準電圧発生回路は、
バンドギャップ部と出力部とを有し、
前記バンドギャップ部は、第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第１抵抗および第１バイポーラ・トランジスタと、前記第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第２抵抗，第２バイポーラ・トランジスタ，第３抵抗と、前記第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路とを有し、
前記第１抵抗は一方が前記第１の電源電圧端子に接続され、前記第１バイポーラ・トランジスタが前記第２の電源電圧端子に接続され、前記第２抵抗は一方が前記第１の電源電圧端子に接続され、前記第３抵抗は一方が前記第２の電源電圧端子に接続され、前記第２バイポーラ・トランジスタは前記第２抵抗と第３抵抗の間に接続され、
前記第１抵抗と第１バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第１入力端子に、また前記第２抵抗と第２バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第２入力端子に入力され、前記差動増幅回路の出力が前記第１バイポーラ・トランジスタと前記第２バイポーラ・トランジスタのベースに印加されるように構成され、
前記出力部は、前記差動増幅回路の出力がベースに印加された第３バイポーラ・トランジスタと、該第３バイポーラ・トランジスタと直列に接続された第４抵抗と、前記第３バイポーラ・トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する直列形態の第５抵抗および接合型受動素子とを備え、
前記差動増幅回路はＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを能動素子として含み、
前記第１、第２および第３バイポーラ・トランジスタは、コレクタ領域となる埋め込み半導体領域を有し、主として基板の垂直方向に動作電流が流れる縦型トランジスタとして形成され、少なくともエミッタ領域は前記Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタのソース・ドレイン領域となる半導体領域の形成工程と同一の工程で形成される半導体領域であることを特徴とする半導体集積回路装置。
【請求項１２】
前記第１、第２および第３バイポーラ・トランジスタのベース領域となる半導体領域は、前記Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるウェル領域の形成工程と同一の工程で形成される半導体領域であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１３】
前記第１、第２および第３バイポーラ・トランジスタはＮＰＮ型のバイポーラ・トランジスタであり、
前記第１、第２および第３バイポーラ・トランジスタの前記コレクタ領域となる埋め込み半導体領域に接続されるコレクタ引き上げ領域となる半導体領域を備え、
前記第１、第２および第３バイポーラ・トランジスタのベース領域となる半導体領域は、前記Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＰ型ウェル領域の形成工程と同一の工程で形成されるＰ型半導体領域であり、
前記コレクタ引き上げ領域となる半導体領域は、前記Ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＮ型ウェル領域の形成工程と同一の工程で形成されるＮ型半導体領域であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１４】
前記第１、第２および第３バイポーラ・トランジスタはＰＮＰ型のバイポーラ・トランジスタであり、
前記第１、第２および第３バイポーラ・トランジスタの前記コレクタ領域となる埋め込み半導体領域に接続されるコレクタ引き上げ領域となる半導体領域を備え、
前記第１、第２および第３バイポーラ・トランジスタのベース領域となる半導体領域は、前記Ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＮ型ウェル領域の形成工程と同一の工程で形成されるＮ型半導体領域であり、
前記コレクタ引き上げ領域となる半導体領域は、前記Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＰ型ウェル領域の形成工程と同一の工程で形成されるＰ型半導体領域であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１５】
前記Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタの前記ソース・ドレイン領域がそれぞれ形成されるウェル領域と半導体基板との間に、前記バイポーラ・トランジスタのコレクタ領域となる埋め込み半導体領域と同一の工程で形成される半導体領域が設けられていることを特徴とする請求項１１〜１４のいずれかに記載の半導体集積回路装置。
【請求項１６】
前記第１ないし第５抵抗は半導体基板の一方の面の絶縁膜上に形成された導体層であり、前記導体層は前記Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタのゲート電極を構成する導体層と同一材料で構成されていることを特徴とする請求項１１〜１５のいずれかに記載の半導体集積回路装置。
【請求項１】
バンドギャップ部と出力部とを有し、
前記バンドギャップ部は、第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第１抵抗および第１バイポーラ・トランジスタと、前記第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第２抵抗，第２バイポーラ・トランジスタ，第３抵抗と、前記第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路とを有し、
前記第１抵抗は一方が前記第１の電源電圧端子に接続され、前記第１バイポーラ・トランジスタが前記第２の電源電圧端子に接続され、前記第２抵抗は一方が前記第１の電源電圧端子に接続され、前記第３抵抗は一方が前記第２の電源電圧端子に接続され、前記第２バイポーラ・トランジスタは前記第２抵抗と第３抵抗の間に接続され、
前記第１抵抗と第１バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第１入力端子に、また前記第２抵抗と第２バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第２入力端子に入力され、前記差動増幅回路の出力が前記第１バイポーラ・トランジスタと前記第２バイポーラ・トランジスタのベースに印加されるように構成され、
前記出力部は、前記差動増幅回路の出力がベースに印加された第３バイポーラ・トランジスタと、該第３バイポーラ・トランジスタと直列に接続された第４抵抗と、前記第３バイポーラ・トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する直列形態の第５抵抗および接合型受動素子とを備えることを特徴とする基準電圧発生回路。
【請求項２】
前記第１抵抗と第２抵抗は同一の抵抗値を有し、前記第３抵抗と第４抵抗は同一の抵抗値を有し、前記第２バイポーラ・トランジスタと第３バイポーラ・トランジスタは互いに同一サイズのエミッタを有することを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記直列形態の第５抵抗および接合型受動素子と並列に第６抵抗が接続されていることを特徴とする請求項２記載の基準電圧発生回路。
【請求項４】
前記カレントミラー回路は、前記第３バイポーラ・トランジスタと直列に接続されたダイオード接続の第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタのゲート電圧と同一の電圧がゲート端子に印加された第２ＭＯＳトランジスタを有し、
前記差動増幅回路はＭＯＳトランジスタにより構成されていることを特徴とする請求項１〜３のいずれかに記載の基準電圧発生回路。
【請求項５】
前記第１、第２および第３バイポーラ・トランジスタはＮＰＮ型のバイポーラ・トランジスタであり、
前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタはＰチャネル型のＭＯＳトランジスタであることを特徴とする請求項４に記載の基準電圧発生回路。
【請求項６】
前記第１、第２および第３バイポーラ・トランジスタはＰＮＰ型のバイポーラ・トランジスタであり、
前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタであることを特徴とする請求項４に記載の基準電圧発生回路。
【請求項７】
前記出力部の接合型受動素子は、ベース端子とコレクタ端子が結合されたダイオード接続のバイポーラ・トランジスタであることを特徴とする請求項６に記載の基準電圧発生回路。
【請求項８】
前記出力部の接合型受動素子はＰＮ接合ダイオードであることを特徴とする請求項６に記載の基準電圧発生回路。
【請求項９】
前記基準電圧発生回路の動作開始時に前記バンドギャップ部の第１抵抗または第２抵抗から電流を引き抜くまたは電流を流し込むとともに、前記差動増幅回路の出力が所定のレベルに立ち上がった後は前記引き抜き電流または流し込み電流を遮断する機能を有するスタートアップ回路を備えることを特徴とする請求項１〜８のいずれかに記載の基準電圧発生回路。
【請求項１０】
請求項１〜９のいずれかに記載の基準電圧発生回路と、Ａ／Ｄ変換回路またはＤ／Ａ変換回路とを内蔵し、前記基準電圧発生回路により生成された電圧が、基準電圧として前記Ａ／Ｄ変換回路またはＤ／Ａ変換回路に供給されるように構成されていることを特徴とする半導体集積回路。
【請求項１１】
基準電圧発生回路を内蔵した半導体集積回路装置であって、
前記基準電圧発生回路は、
バンドギャップ部と出力部とを有し、
前記バンドギャップ部は、第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第１抵抗および第１バイポーラ・トランジスタと、前記第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第２抵抗，第２バイポーラ・トランジスタ，第３抵抗と、前記第１抵抗と第２抵抗でそれぞれ生じた電圧を入力とする差動増幅回路とを有し、
前記第１抵抗は一方が前記第１の電源電圧端子に接続され、前記第１バイポーラ・トランジスタが前記第２の電源電圧端子に接続され、前記第２抵抗は一方が前記第１の電源電圧端子に接続され、前記第３抵抗は一方が前記第２の電源電圧端子に接続され、前記第２バイポーラ・トランジスタは前記第２抵抗と第３抵抗の間に接続され、
前記第１抵抗と第１バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第１入力端子に、また前記第２抵抗と第２バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第２入力端子に入力され、前記差動増幅回路の出力が前記第１バイポーラ・トランジスタと前記第２バイポーラ・トランジスタのベースに印加されるように構成され、
前記出力部は、前記差動増幅回路の出力がベースに印加された第３バイポーラ・トランジスタと、該第３バイポーラ・トランジスタと直列に接続された第４抵抗と、前記第３バイポーラ・トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する直列形態の第５抵抗および接合型受動素子とを備え、
前記差動増幅回路はＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを能動素子として含み、
前記第１、第２および第３バイポーラ・トランジスタは、コレクタ領域となる埋め込み半導体領域を有し、主として基板の垂直方向に動作電流が流れる縦型トランジスタとして形成され、少なくともエミッタ領域は前記Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタのソース・ドレイン領域となる半導体領域の形成工程と同一の工程で形成される半導体領域であることを特徴とする半導体集積回路装置。
【請求項１２】
前記第１、第２および第３バイポーラ・トランジスタのベース領域となる半導体領域は、前記Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるウェル領域の形成工程と同一の工程で形成される半導体領域であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１３】
前記第１、第２および第３バイポーラ・トランジスタはＮＰＮ型のバイポーラ・トランジスタであり、
前記第１、第２および第３バイポーラ・トランジスタの前記コレクタ領域となる埋め込み半導体領域に接続されるコレクタ引き上げ領域となる半導体領域を備え、
前記第１、第２および第３バイポーラ・トランジスタのベース領域となる半導体領域は、前記Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＰ型ウェル領域の形成工程と同一の工程で形成されるＰ型半導体領域であり、
前記コレクタ引き上げ領域となる半導体領域は、前記Ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＮ型ウェル領域の形成工程と同一の工程で形成されるＮ型半導体領域であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１４】
前記第１、第２および第３バイポーラ・トランジスタはＰＮＰ型のバイポーラ・トランジスタであり、
前記第１、第２および第３バイポーラ・トランジスタの前記コレクタ領域となる埋め込み半導体領域に接続されるコレクタ引き上げ領域となる半導体領域を備え、
前記第１、第２および第３バイポーラ・トランジスタのベース領域となる半導体領域は、前記Ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＮ型ウェル領域の形成工程と同一の工程で形成されるＮ型半導体領域であり、
前記コレクタ引き上げ領域となる半導体領域は、前記Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されるＰ型ウェル領域の形成工程と同一の工程で形成されるＰ型半導体領域であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１５】
前記Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタの前記ソース・ドレイン領域がそれぞれ形成されるウェル領域と半導体基板との間に、前記バイポーラ・トランジスタのコレクタ領域となる埋め込み半導体領域と同一の工程で形成される半導体領域が設けられていることを特徴とする請求項１１〜１４のいずれかに記載の半導体集積回路装置。
【請求項１６】
前記第１ないし第５抵抗は半導体基板の一方の面の絶縁膜上に形成された導体層であり、前記導体層は前記Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタのゲート電極を構成する導体層と同一材料で構成されていることを特徴とする請求項１１〜１５のいずれかに記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−１０２７５３（Ｐ２００７−１０２７５３Ａ）
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願番号】特願２００６−１６８３９３（Ｐ２００６−１６８３９３）
【出願日】平成１８年６月１９日（２００６．６．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願日】平成１８年６月１９日（２００６．６．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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