対電極を有する４つのトランジスタを持つＳＲＡＭメモリセル
【課題】製造方法の複雑さが増加することを避けつつ、非常にコンパクトであるメモリセルを提供する。
【解決手段】４つのトランジスタを持つＳＲＡＭのメモリセルは、半導体材料から形成された第１の領域５ａを有し、この第１の領域は、直列に接続された第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとを有し、これらの共通端子は第１の電気ノードＦとなっている。第２の伝送トランジスタ１ｂと第２のドライバトランジスタ２ｂとは、半導体材料で形成された第２の領域上で直列に接続されており、これらの共通端子は第２の電気ノードＳとなっている。第１の伝送トランジスタ１ａと第２のドライバトランジスタ２ｂとは、第１の電気ノードＦと第２の電気ノードＳとを通過する面ＦＳの第１の側の上にあり、これに対し、第１のドライバトランジスタ２ａと第２の伝送トランジスタ１ｂとは、面ＦＳの他の側の上にある。
【解決手段】４つのトランジスタを持つＳＲＡＭのメモリセルは、半導体材料から形成された第１の領域５ａを有し、この第１の領域は、直列に接続された第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとを有し、これらの共通端子は第１の電気ノードＦとなっている。第２の伝送トランジスタ１ｂと第２のドライバトランジスタ２ｂとは、半導体材料で形成された第２の領域上で直列に接続されており、これらの共通端子は第２の電気ノードＳとなっている。第１の伝送トランジスタ１ａと第２のドライバトランジスタ２ｂとは、第１の電気ノードＦと第２の電気ノードＳとを通過する面ＦＳの第１の側の上にあり、これに対し、第１のドライバトランジスタ２ａと第２の伝送トランジスタ１ｂとは、面ＦＳの他の側の上にある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、対電極（counter-electrode）を有する４つのトランジスタを持つＳＲＡＭメモリセルに関する。
【背景技術】
【０００２】
この数年にわたって、バルクのシリコン基板上のトランジスタの電気的特性は、サイズの減少と関連した(link)寄生効果（parasite effect）が強まることによる悪化を被っている。トランジスタの挙動におけるこれらの変調（modification）は、メモリセルのオペレーションに対して大きな影響を持っており、このオペレーションを不安定なものとしている（this operation less rugged）。同時に、従来のＳＲＡＭ（Static Random Access Memory）メモリは６つのトランジスタ（４つのＮＭＯＳ及び２つのＰＭＯＳ）を備え、集積回路において大きな表面積（surface area）を占める。このような重大な欠点を減らすために、オペレーションを安定的なものにしつつ、メモリセルの表面積を減らすような新しい構造が作られた。
【０００３】
与えられる技術的ポイント（technological node）においては、セルの表面積を減らすことは、トランジスタの数を減少することにつながる。４つ又は５つのトランジスタのみを備える複数のメモリセルが従来から提案されている。これらのセルは、ワードラインと２つのビットラインとに接続されている。
【０００４】
ある構造においては、ロードレス型（loadless type）のメモリセルであり、この場合ロードトランジスタ（load transistor）は除かれる。他の場合においては、２つのドライバトランジスタが除かれ、ドライバレス型(driverless type)のメモリセルを得ることができる。
【０００５】
従来の方法によると、４つのトランジスタを有するメモリセルは、製造プロセスが様々に変化することから、満足するオペレーションを補償するために十分に安定したものとはいえない。特に、４つのトランジスタを備えるロードレスＳＲＡＭ型のメモリセルは、セルのトランジスタの電気的パフォーマンスの違いと、温度の増加とに敏感である。この２つのポイントは、追加的な比較回路（additional compensation circuits）を用いることを当然に導き、これによって、セルからトランジスタを除くことにより得られた表面積の利益（gain）を大きく減らすこととなる。
【０００６】
しかしながら、４つのトランジスタを有するＳＲＡＭメモリセルにおいてデュアルゲートトランジスタを用いることは、電気的挙動を改善し、６つのトランジスタセルのものと近いセルのパフォーマンスを導くこととなる。このようなメモリセルは特許文献ＵＳ２００９／０１２９１４２に記載されている。図１に示すように、メモリセルは、アクセス１ａ、１ｂを持つ２つの伝送トランジスタ（transfer transistor）と、２つのドライバトランジスタ２ａ、２ｂとを備える。ｐＭＯＳ型の伝送トランジスタ１は、ビットラインＢＬ、ＢＬＣとグランドＧＮＤと間において、ｎＭＯＳ型のドライバトランジスタ２と直列に接続される。伝送トランジスタとドライバトランジスタとの共通のソース／ドレイン電極は、電気ノード（electric node）３ａ、３ｂであり、共通のソース／ドレイン電極は、対向するドライバトランジスタと伝送トランジスタ及びドライバトランジスタの対電極４と接続される。
【０００７】
この電気的アセンブリを用いて、４つのトランジスタメモリセルは、６つのトランジスタメモリセルと比べてよりコンパクトなものであり、且つ、興味深いパフォーマンスを示すものとして得ることができる。
【０００８】
しかしながら、電気的レイアウトが極めてシンプルであるにもかかわらず、メモリセル中の４つの対電極の存在は、このようなメモリセルの製造を複雑にするものである。対電極を備えるトランジスタは、シリコン−オン−インシュレーター トランジスタであり、支持基板は、対電極を形成する高い電気伝導領域を備える。
【０００９】
図２に示されるように、シリコン−オン−インシュレーター層は、互いに面している２つの同じ長方形のアクティブ領域５ａ、５ｂを形成するようにパターニングされる。これらのアクティブ領域５のそれぞれにおいては、伝送トランジスタ１とドライバトランジスタ２とは直列に接続されて集積（integrate）される。伝送トランジスタ１は図２の活性領域５の上部に接続され、一方、ドライバトランジスタ２は図２の活性領域の下部に接続される。
【００１０】
伝送トランジスタ１を形成するために、共通ゲート電極６は作成される。２つの異なるゲート電極７ａ、７ｂは、ドライバトランジスタ２を定義するために形成される。垂直な電気コンタクト８は、伝導ビアであり、上部内部接続面（upper interconnection level）（不図示）を用いて電気コンタクトを形成することができるように、電極の上に形成される。これらコンタクト８は、アクティブ領域５のトランジスタ１及びトランジスタ２のソース／ドレイン電極と、
電気的接続のために用いられるゲート電極７の領域とを模式的に示す。
【００１１】
図３に示されるように、対電極４は、支持基板中のアクティブ領域５の下に形成される。長方形のアクティブ領域のパターンに加えて、対電極４は、ゲート電極７が対電極４と電気的に接続が可能なようにゲート電極７の下で伸びる突出部（excrescence）として示される。
【００１２】
トランジスタを製造した後に、ゲート及びソース／ドレインコンタクト８は形成される。次いで、メモリセルを完成させ、異なる電極の間に所望の電気的接続が得られるように、金属内部接続面（metal interconnection level）が形成される。
【００１３】
電気的視点から見ると、このメモリセルは大きな利点を示すが、しかしオペレーションは不完全であり、さらにその製造方法は工業的スケールにおいて実施することは難しい。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、製造方法の複雑さが増加することを避けつつ、従来技術のメモリセルと比べて非常にコンパクトであるメモリセルを提供することである。
【００１５】
このような要求に合わせるために、添付の請求の範囲による装置が提供され、特に、以下のような装置が提供される。
【００１６】
− 半導体材料で形成された第１の領域であって、直列に接続された第１の伝送トランジスタと第１のドライバトランジスタとを有し、これらの共通の端子は第１の電気ノードとなっている、第１の領域と、
− 半導体材料で形成された第２の領域であって、直列に接続された第２の伝送トランジスタと第２のドライバトランジスタとを有し、これらの共通の端子は第２の電気ノードとなっている、第２の領域と、
− 第１の対電極と第２の対電極とを有する支持基板であって、第１の対電極と第２の対電極とは、それぞれ、半導体材料で形成された第１の領域と第２の領域とオーバーラップするように配置されている、支持基板と、
を備える装置であって、
− 第１の伝送トランジスタと第２のドライバトランジスタとは第１の電気ノードと第２の電気ノードとを通過する面の第１の側の上にあり、第１のドライバトランジスタと第２の伝送トランジスタとはこの面の他の側の上にあり、
− 対電極の接続と、結合されたゲート電極との接続とは、この面の各側の上に配置される。
【図面の簡単な説明】
【００１７】
【図１】図１は、電気的に従来技術による対電極を有する４つのトランジスタを持つメモリセルを示す。
【図２】図２は、従来技術によるメモリセルのパターンのシリコン−オン−インシュレーター層の面における上面を模式的に示すものである。
【図３】図３は、従来技術によるメモリセルのパターンの支持基板の面における上面を模式的に示すものである。
【図４】図４は、１つの実施形態によるメモリセルのパターンのシリコン−オン−インシュレーター層の面における上面を模式的に示すものである。
【図５】図５は、他の実施形態によるメモリセルのパターンのシリコン−オン−インシュレーター層の面における上面を模式的に示すものである。
【発明を実施するための形態】
【００１８】
他の利点及び特徴は、本発明の特定の実施形態についての下記の説明により、さらに明らかにされる。本発明の特定の実施形態は、単なる例示であって、本発明を限定するものではない。本発明の特定の実施形態は、添付の図面により示される。
【００１９】
図４に示されるように、ＳＲＡＭメモリセルは、４つのトランジスタ、すなわち、２つの伝送トランジスタ１ａ、１ｂと、２つのドライバトランジスタ２ａ、２ｂとを備える。伝送トランジスタ１は、ビットラインＢＬ、ＢＬＣと、グランドＧＮＤ又はセルの供給電圧Ｖｄｄといった所定電圧との間で、ドライバトランジスタ２と直列に接続される。
【００２０】
従って、メモリセルは２つのトランジスタ対を有し、それらは直列に接続されている。これらのトランジスタ対のそれぞれは、アクティブ領域５により形成され、詳細には、アクティブ領域５は、半導体材料で形成され、他のアクティブ領域と支持基板とから電気的に絶縁されている。伝送トランジスタ１は両方ともビットラインＢＬ、ＢＬＣと接続され、ドライバトランジスタ２は両方とも、例えばソース／ドレインコンタクト８といった、それらのソース／ドレイン電極の１つを介して、グランドＧＮＤ又は電圧Ｖｄｄと接続される。
【００２１】
このようにして、第１のアクティブ領域５ａは、例えば図４の左側に配置されるアクティブ領域は、第１の伝送トランジスタ１ａとドライバトランジスタ２ａとを備える。第１の伝送トランジスタ１ａは、それらのソース及びドレイン電極を用いて、第１のドライバトランジスタ２ａと直列に接続される。従って、２つのトランジスタは共通電極を、すなわち、第１の電気ノードＦを形成する半導体材料領域の容積（volume）の一部を有する。２つのトランジスタは有利には共通コンタクト８を有する。
【００２２】
同様に、第２のアクティブ領域５ｂは、例えば図４の右に配置されたアクティブ領域は、第２の伝送トランジスタ１ｂとドライバトランジスタ２ｂとを備える。第２の伝送トランジスタ１ｂは、それらのソース及びドレイン電極を用いて、第２の伝送トランジスタ２ｂと直列に接続される。従って、これらの２つのトランジスタは共通電極を、すなわち、第２の電気ノードＳを形成する半導体材料領域の容積の一部を有する。２つのトランジスタは有利には共通コンタクト８を有する。
【００２３】
伝送トランジスタ１は、例えばｐＭＯＳトランジスタといった第１の伝導タイプであり、例えばｎＭＯＳトランジスタといった第１の伝導タイプと反対の第２の伝導タイプである。ドライバトランジスタ２と伝送トランジスタ１との伝導タイプを、互いに反対の伝導タイプであるように交換することが可能である。
【００２４】
伝送トランジスタ１とドライバトランジスタ２とは、対電極４を有するセミコンダクタ−オン−インシュレーター タイプであり、それらは基板の上に形成され、その基板は、支持基板と電気的絶縁材料の層と半導体材料の層とを連続的に備える。半導体材料で形成された第１のアクティブ領域５と第２のアクティブ領域５とは、半導体材料層に形成される。これらの第１のアクティブ領域５と第２のアクティブ領域５とは、分離された電気絶縁パターンにより互いに電気的に絶縁されている。この絶縁パターンは、例えば酸化シリコンまたは窒化シリコンといった電気絶縁材料により形成することができ、もしくは、これらの２つの領域５の間を電気的コンタクトが存在しないように半導体材料の層の一部をエッチングすることにより形成することができる。
【００２５】
このようにして、第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとは、同じアクティブ領域、第１のアクティブ領域５ａ、すなわち同じ容積の半導体材料を共有する。先に説明したように、第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとは、ソース／ドレイン電極を共有し、好ましくは、ソース／ドレイン電極は、結合したコンタクト（associated contact）８であって、典型的なビア、垂直に向いた電気伝導体（electric conductor）である。
【００２６】
同様に、第２の伝送トランジスタ１ｂと第２のドライバトランジスタ２ｂとは、同じアクティブ領域である第２のアクティブ領域５ｂを、すなわち同じ容積の半導体材料を共有する。第２の伝送トランジスタ１ｂと第２のドライバトランジスタ２ｂとは、ソース／ドレイン電極を共有し、好ましくは、ソース／ドレイン電極は、結合したコンタクト８であって、典型的なビアである。
【００２７】
メモリセルは第１の対電極４と第２の対電極４とを備える。第１の対電極４ａは第１のアクティブ領域５ａとオーバーラップし、第２の対電極４ｂは第２のアクティブ領域５ｂとオーバーラップする。対電極４とそれと結合したアクティブ領域５との間のオーバーラップする方向は、垂直であり、２つのエレメントは、電気的絶縁材料により分離される。第１の対電極は、第１の伝送トランジスタと第１のドライバトランジスタとに共通であり、一方、第２の対電極は、第２の伝送トランジスタと第２のドライバトランジスタと共通である。
【００２８】
特有の実施形態においては、非常にコンパクトなメモリセルを得ることができることを可能にし、第１のアクティブ領域、及び有利には第２のアクティブ領域５は、細長い形状をしている。細長いアクティブ領域５は、結合する伝送トランジスタ及びドライバトランジスタのそれぞれの（distinct）ソース／ドレイン電極を通過する方向に向いている。他の実施形態においては、同じアクティブ領域５の伝送トランジスタ１とドライバトランジスタ２とのソース／ドレインコンタクトは、一列に並んでいる。
【００２９】
第１のアクティブ領域５ａと第２のアクティブ領域５ｂとは平行であり、すなわち、第１のアクティブ領域５ａと第２のアクティブ領域５ｂとは、平行な長さ方向の軸（longitudibal axis）を有する。アクティブ領域５の長さ方向の軸は、アクティブ領域５の伝送トランジスタ１とドライバトランジスタ２とを通過する軸と対応する。長さ方向の軸は、２つのトランジスタのソース／ドレインコンタクト８を通過する軸と対応する。さらに長さ方向の軸は、有利には、アクティブ領域５の上に堆積されたゲート電極の長さ方向の軸と垂直である軸である。
【００３０】
特有の実施形態においては、アクティブ領域の平行性からはずれ、多少のオフセットが生じることも可能である。
【００３１】
図４及び図５に示されるような他の実施形態においては、アクティブ領域５の幅は、その長さ方向の軸に沿って一定ではなく、しかしながら、与えられるトランジスタに対しては一定または実質的に一定である。それによるアクティブ領域５の幅の違いは、伝送トランジスタ１とドライバトランジスタ２との間に存在する。アクティブ領域５のこの幅の違いは、トランジスタの伝導チャンネル（conduction channel）の実効幅（effective width）を調整することを可能にする。このようにして、ドライバトランジスタ２に対して伝送トランジスタ１の電気的特性を調節することを可能にする。特有の実施形態においては、アクティブ領域５はフラットな長さ方向の壁（longitudinal wall）であり、一方、それに対向する壁は、例えばステップ状のジグザク型（dogtooth）である。他の実施形態によれば、２つの長さ方向の壁はそれぞれジグザグ型を示す。用いることができるデザインルールに従って、このジグザグ型は、アクティブ領域と電極である金属コンタクトとの間に良好な電気接続を確保する。しかしながら、ジグザグ型は、アクティブ領域をパターニングすることを含むフォトリソグラフィ工程の制御をより難しくする。１つの場合においては、アクティブ領域５は、ブロード領域（ドライバトランジスタ）の延長部を備える細長い領域であり（伝送トランジスタ）、好ましくは対称な長さ方向の軸（longitudinal axis of symmetry）を有し、一方、他の場合においては、図４及び図５で見られるように、薄い部分（伝送トランジスタ）はブロード部分と比べてオフセットがある。
【００３２】
第１のアクティブ領域５ａと第２のアクティブ領域５ｂとは、ディメンジョンという観点から有利には同じである。それらは、同じ長さ、同じ幅を持ち、もしくは、幅に変化がある場合には、同じ幅を変化させることができる。同じ半導体材料層に基づいている限りにおいては、２つのアクティブ領域５は同じ厚さを有する。製造方法における誤差と関連するレンジの変化の中に、ディメンジョンの変化が納まっている限りは、ディメンジョンは同じである。パラメータが同じであることは、従って、構造のモデルオペレーションを容易にし、構造の形成を容易にする。例えば、異なる方法であっても変化の影響は同じであり、従って装置の変化は実質的には同じオーダーの規模（magnitude）となる。
【００３３】
第１のドライバトランジスタ２ａと第１の伝送トランジスタ１ａとによって形成される第１のドランジスタのセットは、第２のドライバトランジスタ２ｂと第２の伝送トランジスタ１ｂとによって形成された第２のトランジスタのセットと面している。従って、第１と第２との領域が同じ長さを有し、両方ともがトランジスタのセットを備える限り、第１と第２との領域は実際同じである。
【００３４】
軸Ａ−Ａ´は第１のアクティブ領域のビットラインＢＬと接続されたソース／ドレインコンタクト８と交わっており、ソース／ドレインコンタクト８は
ここではＧＮＤであるようなプリセット電位と接続されており、軸Ａ−Ａ´は有利にはゲート電極６、７の長さ方向の軸Ｂ−Ｂ´と平行である。このことは、セーフティマージンを減らした非常にコンパクトなメモリセルを得ることを可能にする。同様に、アクティブ領域５の長さ方向の軸は、軸Ａ−Ａ´及び軸Ｂ−Ｂ´と垂直である。
【００３５】
第１のトランジスタのセットと第２とのトランジスタのセットとは、頭から尻尾まで接続され、例えば、ドライバトランジスタと伝送トランジスタとの列（alignment）は逆となる。従って、第１の伝送トランジスタ１ａは第２のドライバトランジスタ２ｂと面しており、第１のドライバトランジスタ２ａは第２の伝送トランジスタ１ｂと面している。面している方向は、軸Ｂ−Ｂ´に沿っている。伝送トランスジスタと伝送トランジスタとの接続はそれぞれビットライン、グランドＧＮＤもしくは電圧Ｖｄｄと接続されていることは、いうまでもない。この２つのトランジスタのセットを頭から尻尾まで構成（organization）することにより、従来技術のセルと比較して同等のメモリセルのゲインを得ることができる。言い換えると、第１の電気ノードＦと第２の電気ノードＳとを通過する基板と垂直な面ＦＳに対して、第１の伝送トランジスタ１ａと第２のドライバトランジスタ２ｂとは、この面の第１の側の上にあり、一方、第２の伝送トランジスタ１ｂと第１のドライバトランジスタ２ａとは、この面ＦＳの一方の側にある。対電極４と結合されたゲート電極７との接続は、有利には面ＦＳのそれぞれの側に上にあり、コンパクトな構造を維持する。
【００３６】
実際、ドライバトランジスタ２は対電極４と結合され、この対電極４は、ゲート電極を形成するコンタクトの製造のために、細長い部分となる。対電極４の間のショートの問題を避けるために、異なる電極のデザインにおいてセーフティマージンをとることが重要である。従来技術においては、セーフティマージンＬは、ドライバトランジスタ２のゲート電極とそれと結合した対電極との間の接続を確保し、ショートを避けるものである。ドライバトランジスタのゲート電極７とこのトランジスタと結合されたソース／ドレインコンタクト８との間のショートを避けるために用いられるセーフティマージンＭが存在する。しかしながら、伝送トランジスタ１に面しているドライバトランジスタ２を配置することにより、ゲート電極とソース／ドレインコンタクトの間のセーフティマージンと、２つの対電極の間のセーフティマージンとは、互いに合算されることはない。
【００３７】
各トランジスタはゲート電極６、７を備え、それらの第１の部分、すなわち細長い部分は、半導体材料層中の伝送チャンネル（conduction channel）の長さを定義する目的を有し、それらの第２の部分、すなわち広がった部分は、ゲートコンタクトを位置させる目的を有する（図４）。それにより、伝送チャンネルの長さよりも広がったゲートコンタクトを用いることを可能にする。しかしながら、特定の場合、ゲート７の細長い部分のみでドライバトランジスタを形成する（図５）。この特定の場合には、伝送トランジスタを見積もることができる。
【００３８】
図４及び図５に示されるような特有の実施形態においては、第１の伝送ランジスタ１ａのゲートコンタクト９と第２のドライバトランジスタ２ｂのゲートコンタクト９とは第１の横方向（first lateral direction）に向いており、詳細には、ゲートヘッド、広がったゲート部分、または、コンタクト９を含む部分は、それぞれのアクティブ領域の同じ側に位置し（アクティブ領域の長さ方向の軸に対して）、例えば対応するアクティブ領域の左に位置する。反対に、第２の伝送トランジスタのゲートコンタクト９と第１のドライバトランジスタとのゲートコンタクト９とは第２の横方向（second lateral direction）を向いており、その方向は第１の横方向と反対であり、詳細には、ゲートヘッドをそれぞれのアクティブ領域の同じ側に位置させることができ、例えば、ゲートヘッドに対応するアクティブ領域の右に位置させることができる。この結果、ドライバトランジスタ２のゲートヘッドを、もしくは、伝送トランジスタ１のゲートヘッドを、２つのアクティブ領域の間に形成することができる。非常に有利な方法によれば、ドライバトランジスタ２のゲートヘッドは、アクティブ領域の間に位置し、これによりメモリセルの表面積を減らすことが可能となる。ゲート電極７の広がったゲートヘッドがない場合には、ドライバトランジスタのゲート電極のほとんどが２つのアクティブ領域の間に形成される。言い換えると、１つの同じアクティブ領域５におけるドライバトランジスタ２のゲート電極コンタクトと伝送トランジスタ１のゲート電極コンタクトとは、それらのアクティブ領域５の各側に配置される。
【００３９】
有利な方法によれば、また、第１の伝送トランジスタ１ａのゲート電極と第２のドライバトランジスタ２ｂとのゲート電極とは、一列に並ぶ。同様に、第２の伝送トランジスタ１ｂのゲート電極と第１のドライバトランジスタ２ａのゲート電極ともまた一列に配置される（図４及び５）。長さ方向の軸は同じであり、従って、ドライバトランジスタと伝送トランジスタとは向かい合うように一列に配置される。
【００４０】
すべてのトランジスタは、バックゲートを有するトランジスタであり、例えば、各トランジスタは２つのゲート電極を備え、加えて第１のソース／ドレイン電極と第２のソース／ドレイン電極と伝送チャンネルとを備える。従来技術においては、２つのゲート電極を伝送チャンネルの各側に配置し、伝送チャンネルの対向する２つの面を定義する。ゲート電極は、電気的絶縁材料により伝送チャンネルから分離されている。第１のゲート電極はゲート材料で形成され、ゲート材料は半導体材料層の上に堆積され、且つ、ゲート絶縁体により半導体材料から分離されている。第２のゲート電極は、支持基板の部分により形成され、支持基板は絶縁材料層により半導体材料層から分離されている。ゲート電極またはゲート対電極からチャンネル（通常はアクティブ領域）を分離した電気絶縁材料は、同一であることもでき、もしくは、異なる組成、及び／又は厚さとすることができる。第２のゲート電極は通常対電極と呼ばれる。対電極は、例えば、支持基板の部分にドーピングすることにより、もしくは金属を用いることにより、従来の方法を用いて支持基板中に形成される。対電極の表面積は、結合されたアクティブ領域の表面積と実質的に対応する。しかし、広くすることも、細長くすることもでき、また長くも短くもすることができる。しかしながら、静電効果（electrostatic effect）を得るために、対電極は少なくともトランジスタの伝導チャンネルとオーバーラップさせる。アクティブ領域を含む半導体材料の厚さに依存して、第２の電極（対電極）は第２のチャンネルを形成することはできない。対電極はゲートの静電制御を調整するだけであり、それによってトランジスタの電圧しきい値を制御する。
【００４１】
メモリセルにおいては、第１の伝送トランジスタの対電極と第１のドライバトランジスタの対電極とは共通である。従って、これらの２つのトランジスタと１つの対電極のコンタクト接続に対して、１つの対電極を形成することで十分である。１つの対電極と１つの対電極のコンタクト接続とを必要とする第２の伝送トランジスタと第２のドライバトランジスタとの場合であっても同様である。最大限コンパクトであるように求められているメモリセルを形成するために、このコンタクト接続は、有利には結合されたドライバトランジスタのゲートコンタクトに非常に近い位置に配置される。有利には、対電極の表面積はアクティブ領域と同一であり、且つ、上面において、２つのパターンは互いに超えることがないように、アクティブ領域とオーバーラップする。
【００４２】
各ドライバトランジスタの第１のゲート電極と対電極とは、同じ信号が与えられ、従って同じ電位となるように、互いに電気的に接続される。伝送トランジスタにおいては、第１のゲート電極と対電極とは電気的に分離される。
【００４３】
コンパクトなセルを得るために、１つの垂直コンタクト９は、例えばビアであり、ドライバトランジスタのゲート電極７とその対電極との間に電気的接続を構成する。伝送トランジスタ１とドライバトランジスタ２との頭から尻尾までを第１のアクティブ領域５と第２のアクティブ領域５との間に配置することにより、ゲートコンタクトは、各トランジスタのセットの２つの共通するソース／ドレイン電極を通過するようなラインの両側に配置される。従って、求められるメモリセルを形成するためには、２つの金属の内部接続面（metal interconnection level）を必要とすることなく、１つの金属内部接続面で十分である。対電極４の接続と、結合されたドライバトランジスタのゲート電極５の接続とは、面ＳＦの各側に配置される。
【００４４】
図４及び図５に示されるように、第２のドライバトランジスタ２ｂのゲートコンタクト９は、メモリセルの上部に配置され、詳細には面ＳＦの上方である。反対側の電気ノード（第１の電気ノード）へのゲートコンタクトの接続は、面ＳＦを通過することのないように形成することができる。同様に、第１のドライバトランジスタのゲートコンタクトは、メモリセルの下部に配置される、詳細には面ＳＦの下方である。好ましくは対称に２つの電気ノードをそれぞれ、同じ金属内部接続面中のゲートコンタクト（他のアクティブ領域）に接続することが可能である。
【００４５】
この構造は対称なセルがより頑丈で（rugged）より安定した回路を得るための好ましい要素を獲得することを可能にし、特に浮遊容量（stray capacitance）の制御という観点において、好ましい要素を獲得することを可能にする。
【００４６】
異なる他の実施形態においては、対電極コンタクトの能力をシンプルで、且つコンパクトな方法により見積もることを可能にする。
【００４７】
第１の実施形態によれば、ゲートコンタクト９は、ドライバトランジスタのゲートヘッドと比べて大きな表面積を有する。ゲートヘッドに近接した半導体材料層及び絶縁層を減らしさらに保護することによって、対電極と結合されたゲート電極との間に共通の電気接続９を得ることを可能にする。有利には、伝送トランジスタ１の表面積よりも大きいドライバトランジスタ２の表面積を示すゲートコンタクト９を用いる（図４）。
【００４８】
第２の実施形態においては、ゲートコンタクト９はゲートヘッドを通じて形成され、その結果、ゲートヘッドと対電極との間に直接的な垂直の電気コンタクト９が存在することとなる。
【００４９】
第３の実施形態においては、対電極のコンタクト接続は、アクティブ領域の周辺に形成される。この対電極のコンタクト接続は、ゲートヘッドとゲートコンタクト接続とを覆う金属ビアを用いて共通コンタクトが対電極となるように、絶縁層及び半導体材料層の高さ全体を超えるように形成される。
【００５０】
先に説明したすべての実施形態においては、同じ基板の上に複数のメモリセルを作製することができる。異なるメモリセルは独立したオペレーションを行うものであって、各セルの互いの電気的整合性を確保することは非常に重要である。半導体材料支持基板をドーピングすることにより対電極を形成する際、アクティブ領域５と分離された絶縁パターンはまた対電極と分離される。支持基板中のドーピング領域の厚さは、従って支持基板中の絶縁パターンの拡散深さよりも小さいものである。
【００５１】
対電極は、基板に存在するドーピングと逆のドーピングを支持基板に行うことにより形成される。従って、基板にＰドープした場合、対電極はＮドープ領域により形成される、また逆も同様である（or vice-versa）。Ｐ／ＮまたはＮ／Ｐ接合は、対電極と基板との間に形成される。基板に反対にドープされた２つの領域を形成することができる。Ｐ／ＮまたはＮ／Ｐ接合を用いて、第１のドーピング領域は対電極を形成し、第２のドーピング領域は基板から対電極を電気的に絶縁する。有利には、これらの領域は、対電極のものと反対のタイプのドーピングであり、この領域には、ダイオードに逆バイアスがかかるようにバイアスされる。例えば、Ｐ＋がドーピングされた対電極は、Ｎドープされたウェルと結合し、ウェルは電圧Ｖｄｄにバイアスされる。この実施形態は、有利には、すべての対電極は同じタイプのドーピングを用いて作成されることができる。
【００５２】
アクティブ領域と同じタイプのドーピングを用いて対電極を形成することはさらに有利であり、特有のフォトリソグラフィの表面の存在なしに、非常に良好な電気的接続と非常にコンパクトな構造とを確保する。このようにして、第１の不純物をドーピングすることによって、第１の対電極４と第２の対電極４とは支持基板の領域に形成され、第１の対電極４と第２の対電極４とは互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により支持基板の残りの部分と分離されている。第１のタイプの不純物によりドープされた支持基板中の第１の対電極と第２の対電極とは互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により支持基板の残りの領域から分離されている。
【００５３】
第４の実施形態においては２つのメモリセルは集積される。この特有な構造においては、第１のアクティブ領域は半導体材料で形成され、第２のアクティブ領域とは異なる長さを有する。第１のアクティブ領域と第２のアクティブ領域とは、第３のアクティブ領域により完成する。第２のアクティブ領域から続く第３のアクティブ領域は、第１のアクティブ領域と面する。２つのメモリセルにより形成されるデバイスは、対称な面に対して、第１のメモリセルの繰り返しに実質的に相当する。対称な面は、半導体材料層の表面に対して垂直であり、且つ、アクティブ領域の長さ方向の軸と垂直である。第１のアクティブ領域は途切れることなく伸び、且つ、２つのドライバトランジスタと２つの伝送トランジスタとを備える。第２のアクティブ領域は第３のアクティブ領域に変形される（transform）。複数のドライバトランジスタと伝送トランジスタとが設けられている第１の半導体材料領域を備えるメモリデバイスを形成することが可能である。
【００５４】
第１のアクティブ領域においては、構造に依存して、伝送トランジスタはアクティブ領域の端に配置され、ドライバトランジスタは中央もしくは反対に配置される。これらの４つのトランジスタはすべて同じアクティブ領域に結合されるにもかかわらず、対電極は、１つの伝送トランジスタ及び１つのドライバトランジスタ以上とは結合されることはない。従って、２つの隣り合う対電極は、第１のアクティブ領域の下に存在する。各対電極は、対応するドライバトランジスタのゲートと結合する。トランジスタの互いの間の配置は、２つの独立したメモリセルを形成するためのこれまで説明したものと同じである。
【００５５】
当然、同じアクティブ領域の平坦な表面の上に形成された２つの対電極であって、且つ、異なる２つのメモリセルと結合された２つの対電極は、電気的に分離されている。この分離は、例えば、これらの２つの対電極の間に存在する反対のドーピング領域を確保することにより、または、２つの対電極の間のアクティブ領域の下に付加的な絶縁パターン（additional insulating pattern）と集積することにより、達成することができる。
【００５６】
さらに他の実施形態においては、第１のメモリセルと第２のメモリセルとは、第１のアクティブ領域と第２のアクティブ領域とを用いて得ることができ、第１のアクティブ領域と第２のアクティブ領域とは、これまでどおり対称面を介して同じものが繰り返されることで形成されている。この実施形態によれば、第３のアクティブ領域の形成は行わず、しかし第２のアクティブ領域の延長を行う。同様に、これまで説明してきたように、面に対して対称である構造を繰り返すことにより、複数のメモリセルを備えるメモリデバイスを形成することは可能である。有利には、対称面は、ソース／ドレインコンタクトの上に配置され、ソース／ドレインコンタクトは、ビットラインと結合され、及び／または、グランドまたは電圧Ｖｄｄと結合されたソース／ドレインコンタクトの上に配置され、非常にコンパクトなものとなる。
【００５７】
メモリセルのマトリックスを用いたメモリデバイスの形成は、平面を介して対称に、垂直方向にベースセル（base cell）を繰り返すことにより行われる。伝送トランジスタをベースメモリセルの内部アクティブ領域空間（inter active area space）の外側に配置した場合、伝送トランジスタのゲートコンタクトの上にシンメトリーな面を配置することは有利である。
【００５８】
好ましい実施形態においては、対称な垂直軸（vertical axis of symmetry）が存在し、詳細には、セル全体もしくはセルの部分とである支持基板の表面と垂直な軸である。第１のアクティブ領域と第２のアクティブ領域とに関して、さらに、第１の対電極と第２の対電極とに関しては、有利には対称軸が存在する。この対称性は異なる要素の集積化を容易にし、製造方法における異なる流れにおいて同一の影響を確保する。さらに有利には、対称なメモリセルを得ることができることであり、モデルオペレーションを容易にする。
【００５９】
マトリックス状にメモリセルが集積された場合には、特に有利には、不純物はマトリックス全体を覆い、対電極と電気的に絶縁する。このようにして、対電極は互いに絶縁され、さらに基板の残りの部分（外部環境から）とも絶縁される。
【技術分野】
【０００１】
本発明は、対電極（counter-electrode）を有する４つのトランジスタを持つＳＲＡＭメモリセルに関する。
【背景技術】
【０００２】
この数年にわたって、バルクのシリコン基板上のトランジスタの電気的特性は、サイズの減少と関連した(link)寄生効果（parasite effect）が強まることによる悪化を被っている。トランジスタの挙動におけるこれらの変調（modification）は、メモリセルのオペレーションに対して大きな影響を持っており、このオペレーションを不安定なものとしている（this operation less rugged）。同時に、従来のＳＲＡＭ（Static Random Access Memory）メモリは６つのトランジスタ（４つのＮＭＯＳ及び２つのＰＭＯＳ）を備え、集積回路において大きな表面積（surface area）を占める。このような重大な欠点を減らすために、オペレーションを安定的なものにしつつ、メモリセルの表面積を減らすような新しい構造が作られた。
【０００３】
与えられる技術的ポイント（technological node）においては、セルの表面積を減らすことは、トランジスタの数を減少することにつながる。４つ又は５つのトランジスタのみを備える複数のメモリセルが従来から提案されている。これらのセルは、ワードラインと２つのビットラインとに接続されている。
【０００４】
ある構造においては、ロードレス型（loadless type）のメモリセルであり、この場合ロードトランジスタ（load transistor）は除かれる。他の場合においては、２つのドライバトランジスタが除かれ、ドライバレス型(driverless type)のメモリセルを得ることができる。
【０００５】
従来の方法によると、４つのトランジスタを有するメモリセルは、製造プロセスが様々に変化することから、満足するオペレーションを補償するために十分に安定したものとはいえない。特に、４つのトランジスタを備えるロードレスＳＲＡＭ型のメモリセルは、セルのトランジスタの電気的パフォーマンスの違いと、温度の増加とに敏感である。この２つのポイントは、追加的な比較回路（additional compensation circuits）を用いることを当然に導き、これによって、セルからトランジスタを除くことにより得られた表面積の利益（gain）を大きく減らすこととなる。
【０００６】
しかしながら、４つのトランジスタを有するＳＲＡＭメモリセルにおいてデュアルゲートトランジスタを用いることは、電気的挙動を改善し、６つのトランジスタセルのものと近いセルのパフォーマンスを導くこととなる。このようなメモリセルは特許文献ＵＳ２００９／０１２９１４２に記載されている。図１に示すように、メモリセルは、アクセス１ａ、１ｂを持つ２つの伝送トランジスタ（transfer transistor）と、２つのドライバトランジスタ２ａ、２ｂとを備える。ｐＭＯＳ型の伝送トランジスタ１は、ビットラインＢＬ、ＢＬＣとグランドＧＮＤと間において、ｎＭＯＳ型のドライバトランジスタ２と直列に接続される。伝送トランジスタとドライバトランジスタとの共通のソース／ドレイン電極は、電気ノード（electric node）３ａ、３ｂであり、共通のソース／ドレイン電極は、対向するドライバトランジスタと伝送トランジスタ及びドライバトランジスタの対電極４と接続される。
【０００７】
この電気的アセンブリを用いて、４つのトランジスタメモリセルは、６つのトランジスタメモリセルと比べてよりコンパクトなものであり、且つ、興味深いパフォーマンスを示すものとして得ることができる。
【０００８】
しかしながら、電気的レイアウトが極めてシンプルであるにもかかわらず、メモリセル中の４つの対電極の存在は、このようなメモリセルの製造を複雑にするものである。対電極を備えるトランジスタは、シリコン−オン−インシュレーター トランジスタであり、支持基板は、対電極を形成する高い電気伝導領域を備える。
【０００９】
図２に示されるように、シリコン−オン−インシュレーター層は、互いに面している２つの同じ長方形のアクティブ領域５ａ、５ｂを形成するようにパターニングされる。これらのアクティブ領域５のそれぞれにおいては、伝送トランジスタ１とドライバトランジスタ２とは直列に接続されて集積（integrate）される。伝送トランジスタ１は図２の活性領域５の上部に接続され、一方、ドライバトランジスタ２は図２の活性領域の下部に接続される。
【００１０】
伝送トランジスタ１を形成するために、共通ゲート電極６は作成される。２つの異なるゲート電極７ａ、７ｂは、ドライバトランジスタ２を定義するために形成される。垂直な電気コンタクト８は、伝導ビアであり、上部内部接続面（upper interconnection level）（不図示）を用いて電気コンタクトを形成することができるように、電極の上に形成される。これらコンタクト８は、アクティブ領域５のトランジスタ１及びトランジスタ２のソース／ドレイン電極と、
電気的接続のために用いられるゲート電極７の領域とを模式的に示す。
【００１１】
図３に示されるように、対電極４は、支持基板中のアクティブ領域５の下に形成される。長方形のアクティブ領域のパターンに加えて、対電極４は、ゲート電極７が対電極４と電気的に接続が可能なようにゲート電極７の下で伸びる突出部（excrescence）として示される。
【００１２】
トランジスタを製造した後に、ゲート及びソース／ドレインコンタクト８は形成される。次いで、メモリセルを完成させ、異なる電極の間に所望の電気的接続が得られるように、金属内部接続面（metal interconnection level）が形成される。
【００１３】
電気的視点から見ると、このメモリセルは大きな利点を示すが、しかしオペレーションは不完全であり、さらにその製造方法は工業的スケールにおいて実施することは難しい。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、製造方法の複雑さが増加することを避けつつ、従来技術のメモリセルと比べて非常にコンパクトであるメモリセルを提供することである。
【００１５】
このような要求に合わせるために、添付の請求の範囲による装置が提供され、特に、以下のような装置が提供される。
【００１６】
− 半導体材料で形成された第１の領域であって、直列に接続された第１の伝送トランジスタと第１のドライバトランジスタとを有し、これらの共通の端子は第１の電気ノードとなっている、第１の領域と、
− 半導体材料で形成された第２の領域であって、直列に接続された第２の伝送トランジスタと第２のドライバトランジスタとを有し、これらの共通の端子は第２の電気ノードとなっている、第２の領域と、
− 第１の対電極と第２の対電極とを有する支持基板であって、第１の対電極と第２の対電極とは、それぞれ、半導体材料で形成された第１の領域と第２の領域とオーバーラップするように配置されている、支持基板と、
を備える装置であって、
− 第１の伝送トランジスタと第２のドライバトランジスタとは第１の電気ノードと第２の電気ノードとを通過する面の第１の側の上にあり、第１のドライバトランジスタと第２の伝送トランジスタとはこの面の他の側の上にあり、
− 対電極の接続と、結合されたゲート電極との接続とは、この面の各側の上に配置される。
【図面の簡単な説明】
【００１７】
【図１】図１は、電気的に従来技術による対電極を有する４つのトランジスタを持つメモリセルを示す。
【図２】図２は、従来技術によるメモリセルのパターンのシリコン−オン−インシュレーター層の面における上面を模式的に示すものである。
【図３】図３は、従来技術によるメモリセルのパターンの支持基板の面における上面を模式的に示すものである。
【図４】図４は、１つの実施形態によるメモリセルのパターンのシリコン−オン−インシュレーター層の面における上面を模式的に示すものである。
【図５】図５は、他の実施形態によるメモリセルのパターンのシリコン−オン−インシュレーター層の面における上面を模式的に示すものである。
【発明を実施するための形態】
【００１８】
他の利点及び特徴は、本発明の特定の実施形態についての下記の説明により、さらに明らかにされる。本発明の特定の実施形態は、単なる例示であって、本発明を限定するものではない。本発明の特定の実施形態は、添付の図面により示される。
【００１９】
図４に示されるように、ＳＲＡＭメモリセルは、４つのトランジスタ、すなわち、２つの伝送トランジスタ１ａ、１ｂと、２つのドライバトランジスタ２ａ、２ｂとを備える。伝送トランジスタ１は、ビットラインＢＬ、ＢＬＣと、グランドＧＮＤ又はセルの供給電圧Ｖｄｄといった所定電圧との間で、ドライバトランジスタ２と直列に接続される。
【００２０】
従って、メモリセルは２つのトランジスタ対を有し、それらは直列に接続されている。これらのトランジスタ対のそれぞれは、アクティブ領域５により形成され、詳細には、アクティブ領域５は、半導体材料で形成され、他のアクティブ領域と支持基板とから電気的に絶縁されている。伝送トランジスタ１は両方ともビットラインＢＬ、ＢＬＣと接続され、ドライバトランジスタ２は両方とも、例えばソース／ドレインコンタクト８といった、それらのソース／ドレイン電極の１つを介して、グランドＧＮＤ又は電圧Ｖｄｄと接続される。
【００２１】
このようにして、第１のアクティブ領域５ａは、例えば図４の左側に配置されるアクティブ領域は、第１の伝送トランジスタ１ａとドライバトランジスタ２ａとを備える。第１の伝送トランジスタ１ａは、それらのソース及びドレイン電極を用いて、第１のドライバトランジスタ２ａと直列に接続される。従って、２つのトランジスタは共通電極を、すなわち、第１の電気ノードＦを形成する半導体材料領域の容積（volume）の一部を有する。２つのトランジスタは有利には共通コンタクト８を有する。
【００２２】
同様に、第２のアクティブ領域５ｂは、例えば図４の右に配置されたアクティブ領域は、第２の伝送トランジスタ１ｂとドライバトランジスタ２ｂとを備える。第２の伝送トランジスタ１ｂは、それらのソース及びドレイン電極を用いて、第２の伝送トランジスタ２ｂと直列に接続される。従って、これらの２つのトランジスタは共通電極を、すなわち、第２の電気ノードＳを形成する半導体材料領域の容積の一部を有する。２つのトランジスタは有利には共通コンタクト８を有する。
【００２３】
伝送トランジスタ１は、例えばｐＭＯＳトランジスタといった第１の伝導タイプであり、例えばｎＭＯＳトランジスタといった第１の伝導タイプと反対の第２の伝導タイプである。ドライバトランジスタ２と伝送トランジスタ１との伝導タイプを、互いに反対の伝導タイプであるように交換することが可能である。
【００２４】
伝送トランジスタ１とドライバトランジスタ２とは、対電極４を有するセミコンダクタ−オン−インシュレーター タイプであり、それらは基板の上に形成され、その基板は、支持基板と電気的絶縁材料の層と半導体材料の層とを連続的に備える。半導体材料で形成された第１のアクティブ領域５と第２のアクティブ領域５とは、半導体材料層に形成される。これらの第１のアクティブ領域５と第２のアクティブ領域５とは、分離された電気絶縁パターンにより互いに電気的に絶縁されている。この絶縁パターンは、例えば酸化シリコンまたは窒化シリコンといった電気絶縁材料により形成することができ、もしくは、これらの２つの領域５の間を電気的コンタクトが存在しないように半導体材料の層の一部をエッチングすることにより形成することができる。
【００２５】
このようにして、第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとは、同じアクティブ領域、第１のアクティブ領域５ａ、すなわち同じ容積の半導体材料を共有する。先に説明したように、第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとは、ソース／ドレイン電極を共有し、好ましくは、ソース／ドレイン電極は、結合したコンタクト（associated contact）８であって、典型的なビア、垂直に向いた電気伝導体（electric conductor）である。
【００２６】
同様に、第２の伝送トランジスタ１ｂと第２のドライバトランジスタ２ｂとは、同じアクティブ領域である第２のアクティブ領域５ｂを、すなわち同じ容積の半導体材料を共有する。第２の伝送トランジスタ１ｂと第２のドライバトランジスタ２ｂとは、ソース／ドレイン電極を共有し、好ましくは、ソース／ドレイン電極は、結合したコンタクト８であって、典型的なビアである。
【００２７】
メモリセルは第１の対電極４と第２の対電極４とを備える。第１の対電極４ａは第１のアクティブ領域５ａとオーバーラップし、第２の対電極４ｂは第２のアクティブ領域５ｂとオーバーラップする。対電極４とそれと結合したアクティブ領域５との間のオーバーラップする方向は、垂直であり、２つのエレメントは、電気的絶縁材料により分離される。第１の対電極は、第１の伝送トランジスタと第１のドライバトランジスタとに共通であり、一方、第２の対電極は、第２の伝送トランジスタと第２のドライバトランジスタと共通である。
【００２８】
特有の実施形態においては、非常にコンパクトなメモリセルを得ることができることを可能にし、第１のアクティブ領域、及び有利には第２のアクティブ領域５は、細長い形状をしている。細長いアクティブ領域５は、結合する伝送トランジスタ及びドライバトランジスタのそれぞれの（distinct）ソース／ドレイン電極を通過する方向に向いている。他の実施形態においては、同じアクティブ領域５の伝送トランジスタ１とドライバトランジスタ２とのソース／ドレインコンタクトは、一列に並んでいる。
【００２９】
第１のアクティブ領域５ａと第２のアクティブ領域５ｂとは平行であり、すなわち、第１のアクティブ領域５ａと第２のアクティブ領域５ｂとは、平行な長さ方向の軸（longitudibal axis）を有する。アクティブ領域５の長さ方向の軸は、アクティブ領域５の伝送トランジスタ１とドライバトランジスタ２とを通過する軸と対応する。長さ方向の軸は、２つのトランジスタのソース／ドレインコンタクト８を通過する軸と対応する。さらに長さ方向の軸は、有利には、アクティブ領域５の上に堆積されたゲート電極の長さ方向の軸と垂直である軸である。
【００３０】
特有の実施形態においては、アクティブ領域の平行性からはずれ、多少のオフセットが生じることも可能である。
【００３１】
図４及び図５に示されるような他の実施形態においては、アクティブ領域５の幅は、その長さ方向の軸に沿って一定ではなく、しかしながら、与えられるトランジスタに対しては一定または実質的に一定である。それによるアクティブ領域５の幅の違いは、伝送トランジスタ１とドライバトランジスタ２との間に存在する。アクティブ領域５のこの幅の違いは、トランジスタの伝導チャンネル（conduction channel）の実効幅（effective width）を調整することを可能にする。このようにして、ドライバトランジスタ２に対して伝送トランジスタ１の電気的特性を調節することを可能にする。特有の実施形態においては、アクティブ領域５はフラットな長さ方向の壁（longitudinal wall）であり、一方、それに対向する壁は、例えばステップ状のジグザク型（dogtooth）である。他の実施形態によれば、２つの長さ方向の壁はそれぞれジグザグ型を示す。用いることができるデザインルールに従って、このジグザグ型は、アクティブ領域と電極である金属コンタクトとの間に良好な電気接続を確保する。しかしながら、ジグザグ型は、アクティブ領域をパターニングすることを含むフォトリソグラフィ工程の制御をより難しくする。１つの場合においては、アクティブ領域５は、ブロード領域（ドライバトランジスタ）の延長部を備える細長い領域であり（伝送トランジスタ）、好ましくは対称な長さ方向の軸（longitudinal axis of symmetry）を有し、一方、他の場合においては、図４及び図５で見られるように、薄い部分（伝送トランジスタ）はブロード部分と比べてオフセットがある。
【００３２】
第１のアクティブ領域５ａと第２のアクティブ領域５ｂとは、ディメンジョンという観点から有利には同じである。それらは、同じ長さ、同じ幅を持ち、もしくは、幅に変化がある場合には、同じ幅を変化させることができる。同じ半導体材料層に基づいている限りにおいては、２つのアクティブ領域５は同じ厚さを有する。製造方法における誤差と関連するレンジの変化の中に、ディメンジョンの変化が納まっている限りは、ディメンジョンは同じである。パラメータが同じであることは、従って、構造のモデルオペレーションを容易にし、構造の形成を容易にする。例えば、異なる方法であっても変化の影響は同じであり、従って装置の変化は実質的には同じオーダーの規模（magnitude）となる。
【００３３】
第１のドライバトランジスタ２ａと第１の伝送トランジスタ１ａとによって形成される第１のドランジスタのセットは、第２のドライバトランジスタ２ｂと第２の伝送トランジスタ１ｂとによって形成された第２のトランジスタのセットと面している。従って、第１と第２との領域が同じ長さを有し、両方ともがトランジスタのセットを備える限り、第１と第２との領域は実際同じである。
【００３４】
軸Ａ−Ａ´は第１のアクティブ領域のビットラインＢＬと接続されたソース／ドレインコンタクト８と交わっており、ソース／ドレインコンタクト８は
ここではＧＮＤであるようなプリセット電位と接続されており、軸Ａ−Ａ´は有利にはゲート電極６、７の長さ方向の軸Ｂ−Ｂ´と平行である。このことは、セーフティマージンを減らした非常にコンパクトなメモリセルを得ることを可能にする。同様に、アクティブ領域５の長さ方向の軸は、軸Ａ−Ａ´及び軸Ｂ−Ｂ´と垂直である。
【００３５】
第１のトランジスタのセットと第２とのトランジスタのセットとは、頭から尻尾まで接続され、例えば、ドライバトランジスタと伝送トランジスタとの列（alignment）は逆となる。従って、第１の伝送トランジスタ１ａは第２のドライバトランジスタ２ｂと面しており、第１のドライバトランジスタ２ａは第２の伝送トランジスタ１ｂと面している。面している方向は、軸Ｂ−Ｂ´に沿っている。伝送トランスジスタと伝送トランジスタとの接続はそれぞれビットライン、グランドＧＮＤもしくは電圧Ｖｄｄと接続されていることは、いうまでもない。この２つのトランジスタのセットを頭から尻尾まで構成（organization）することにより、従来技術のセルと比較して同等のメモリセルのゲインを得ることができる。言い換えると、第１の電気ノードＦと第２の電気ノードＳとを通過する基板と垂直な面ＦＳに対して、第１の伝送トランジスタ１ａと第２のドライバトランジスタ２ｂとは、この面の第１の側の上にあり、一方、第２の伝送トランジスタ１ｂと第１のドライバトランジスタ２ａとは、この面ＦＳの一方の側にある。対電極４と結合されたゲート電極７との接続は、有利には面ＦＳのそれぞれの側に上にあり、コンパクトな構造を維持する。
【００３６】
実際、ドライバトランジスタ２は対電極４と結合され、この対電極４は、ゲート電極を形成するコンタクトの製造のために、細長い部分となる。対電極４の間のショートの問題を避けるために、異なる電極のデザインにおいてセーフティマージンをとることが重要である。従来技術においては、セーフティマージンＬは、ドライバトランジスタ２のゲート電極とそれと結合した対電極との間の接続を確保し、ショートを避けるものである。ドライバトランジスタのゲート電極７とこのトランジスタと結合されたソース／ドレインコンタクト８との間のショートを避けるために用いられるセーフティマージンＭが存在する。しかしながら、伝送トランジスタ１に面しているドライバトランジスタ２を配置することにより、ゲート電極とソース／ドレインコンタクトの間のセーフティマージンと、２つの対電極の間のセーフティマージンとは、互いに合算されることはない。
【００３７】
各トランジスタはゲート電極６、７を備え、それらの第１の部分、すなわち細長い部分は、半導体材料層中の伝送チャンネル（conduction channel）の長さを定義する目的を有し、それらの第２の部分、すなわち広がった部分は、ゲートコンタクトを位置させる目的を有する（図４）。それにより、伝送チャンネルの長さよりも広がったゲートコンタクトを用いることを可能にする。しかしながら、特定の場合、ゲート７の細長い部分のみでドライバトランジスタを形成する（図５）。この特定の場合には、伝送トランジスタを見積もることができる。
【００３８】
図４及び図５に示されるような特有の実施形態においては、第１の伝送ランジスタ１ａのゲートコンタクト９と第２のドライバトランジスタ２ｂのゲートコンタクト９とは第１の横方向（first lateral direction）に向いており、詳細には、ゲートヘッド、広がったゲート部分、または、コンタクト９を含む部分は、それぞれのアクティブ領域の同じ側に位置し（アクティブ領域の長さ方向の軸に対して）、例えば対応するアクティブ領域の左に位置する。反対に、第２の伝送トランジスタのゲートコンタクト９と第１のドライバトランジスタとのゲートコンタクト９とは第２の横方向（second lateral direction）を向いており、その方向は第１の横方向と反対であり、詳細には、ゲートヘッドをそれぞれのアクティブ領域の同じ側に位置させることができ、例えば、ゲートヘッドに対応するアクティブ領域の右に位置させることができる。この結果、ドライバトランジスタ２のゲートヘッドを、もしくは、伝送トランジスタ１のゲートヘッドを、２つのアクティブ領域の間に形成することができる。非常に有利な方法によれば、ドライバトランジスタ２のゲートヘッドは、アクティブ領域の間に位置し、これによりメモリセルの表面積を減らすことが可能となる。ゲート電極７の広がったゲートヘッドがない場合には、ドライバトランジスタのゲート電極のほとんどが２つのアクティブ領域の間に形成される。言い換えると、１つの同じアクティブ領域５におけるドライバトランジスタ２のゲート電極コンタクトと伝送トランジスタ１のゲート電極コンタクトとは、それらのアクティブ領域５の各側に配置される。
【００３９】
有利な方法によれば、また、第１の伝送トランジスタ１ａのゲート電極と第２のドライバトランジスタ２ｂとのゲート電極とは、一列に並ぶ。同様に、第２の伝送トランジスタ１ｂのゲート電極と第１のドライバトランジスタ２ａのゲート電極ともまた一列に配置される（図４及び５）。長さ方向の軸は同じであり、従って、ドライバトランジスタと伝送トランジスタとは向かい合うように一列に配置される。
【００４０】
すべてのトランジスタは、バックゲートを有するトランジスタであり、例えば、各トランジスタは２つのゲート電極を備え、加えて第１のソース／ドレイン電極と第２のソース／ドレイン電極と伝送チャンネルとを備える。従来技術においては、２つのゲート電極を伝送チャンネルの各側に配置し、伝送チャンネルの対向する２つの面を定義する。ゲート電極は、電気的絶縁材料により伝送チャンネルから分離されている。第１のゲート電極はゲート材料で形成され、ゲート材料は半導体材料層の上に堆積され、且つ、ゲート絶縁体により半導体材料から分離されている。第２のゲート電極は、支持基板の部分により形成され、支持基板は絶縁材料層により半導体材料層から分離されている。ゲート電極またはゲート対電極からチャンネル（通常はアクティブ領域）を分離した電気絶縁材料は、同一であることもでき、もしくは、異なる組成、及び／又は厚さとすることができる。第２のゲート電極は通常対電極と呼ばれる。対電極は、例えば、支持基板の部分にドーピングすることにより、もしくは金属を用いることにより、従来の方法を用いて支持基板中に形成される。対電極の表面積は、結合されたアクティブ領域の表面積と実質的に対応する。しかし、広くすることも、細長くすることもでき、また長くも短くもすることができる。しかしながら、静電効果（electrostatic effect）を得るために、対電極は少なくともトランジスタの伝導チャンネルとオーバーラップさせる。アクティブ領域を含む半導体材料の厚さに依存して、第２の電極（対電極）は第２のチャンネルを形成することはできない。対電極はゲートの静電制御を調整するだけであり、それによってトランジスタの電圧しきい値を制御する。
【００４１】
メモリセルにおいては、第１の伝送トランジスタの対電極と第１のドライバトランジスタの対電極とは共通である。従って、これらの２つのトランジスタと１つの対電極のコンタクト接続に対して、１つの対電極を形成することで十分である。１つの対電極と１つの対電極のコンタクト接続とを必要とする第２の伝送トランジスタと第２のドライバトランジスタとの場合であっても同様である。最大限コンパクトであるように求められているメモリセルを形成するために、このコンタクト接続は、有利には結合されたドライバトランジスタのゲートコンタクトに非常に近い位置に配置される。有利には、対電極の表面積はアクティブ領域と同一であり、且つ、上面において、２つのパターンは互いに超えることがないように、アクティブ領域とオーバーラップする。
【００４２】
各ドライバトランジスタの第１のゲート電極と対電極とは、同じ信号が与えられ、従って同じ電位となるように、互いに電気的に接続される。伝送トランジスタにおいては、第１のゲート電極と対電極とは電気的に分離される。
【００４３】
コンパクトなセルを得るために、１つの垂直コンタクト９は、例えばビアであり、ドライバトランジスタのゲート電極７とその対電極との間に電気的接続を構成する。伝送トランジスタ１とドライバトランジスタ２との頭から尻尾までを第１のアクティブ領域５と第２のアクティブ領域５との間に配置することにより、ゲートコンタクトは、各トランジスタのセットの２つの共通するソース／ドレイン電極を通過するようなラインの両側に配置される。従って、求められるメモリセルを形成するためには、２つの金属の内部接続面（metal interconnection level）を必要とすることなく、１つの金属内部接続面で十分である。対電極４の接続と、結合されたドライバトランジスタのゲート電極５の接続とは、面ＳＦの各側に配置される。
【００４４】
図４及び図５に示されるように、第２のドライバトランジスタ２ｂのゲートコンタクト９は、メモリセルの上部に配置され、詳細には面ＳＦの上方である。反対側の電気ノード（第１の電気ノード）へのゲートコンタクトの接続は、面ＳＦを通過することのないように形成することができる。同様に、第１のドライバトランジスタのゲートコンタクトは、メモリセルの下部に配置される、詳細には面ＳＦの下方である。好ましくは対称に２つの電気ノードをそれぞれ、同じ金属内部接続面中のゲートコンタクト（他のアクティブ領域）に接続することが可能である。
【００４５】
この構造は対称なセルがより頑丈で（rugged）より安定した回路を得るための好ましい要素を獲得することを可能にし、特に浮遊容量（stray capacitance）の制御という観点において、好ましい要素を獲得することを可能にする。
【００４６】
異なる他の実施形態においては、対電極コンタクトの能力をシンプルで、且つコンパクトな方法により見積もることを可能にする。
【００４７】
第１の実施形態によれば、ゲートコンタクト９は、ドライバトランジスタのゲートヘッドと比べて大きな表面積を有する。ゲートヘッドに近接した半導体材料層及び絶縁層を減らしさらに保護することによって、対電極と結合されたゲート電極との間に共通の電気接続９を得ることを可能にする。有利には、伝送トランジスタ１の表面積よりも大きいドライバトランジスタ２の表面積を示すゲートコンタクト９を用いる（図４）。
【００４８】
第２の実施形態においては、ゲートコンタクト９はゲートヘッドを通じて形成され、その結果、ゲートヘッドと対電極との間に直接的な垂直の電気コンタクト９が存在することとなる。
【００４９】
第３の実施形態においては、対電極のコンタクト接続は、アクティブ領域の周辺に形成される。この対電極のコンタクト接続は、ゲートヘッドとゲートコンタクト接続とを覆う金属ビアを用いて共通コンタクトが対電極となるように、絶縁層及び半導体材料層の高さ全体を超えるように形成される。
【００５０】
先に説明したすべての実施形態においては、同じ基板の上に複数のメモリセルを作製することができる。異なるメモリセルは独立したオペレーションを行うものであって、各セルの互いの電気的整合性を確保することは非常に重要である。半導体材料支持基板をドーピングすることにより対電極を形成する際、アクティブ領域５と分離された絶縁パターンはまた対電極と分離される。支持基板中のドーピング領域の厚さは、従って支持基板中の絶縁パターンの拡散深さよりも小さいものである。
【００５１】
対電極は、基板に存在するドーピングと逆のドーピングを支持基板に行うことにより形成される。従って、基板にＰドープした場合、対電極はＮドープ領域により形成される、また逆も同様である（or vice-versa）。Ｐ／ＮまたはＮ／Ｐ接合は、対電極と基板との間に形成される。基板に反対にドープされた２つの領域を形成することができる。Ｐ／ＮまたはＮ／Ｐ接合を用いて、第１のドーピング領域は対電極を形成し、第２のドーピング領域は基板から対電極を電気的に絶縁する。有利には、これらの領域は、対電極のものと反対のタイプのドーピングであり、この領域には、ダイオードに逆バイアスがかかるようにバイアスされる。例えば、Ｐ＋がドーピングされた対電極は、Ｎドープされたウェルと結合し、ウェルは電圧Ｖｄｄにバイアスされる。この実施形態は、有利には、すべての対電極は同じタイプのドーピングを用いて作成されることができる。
【００５２】
アクティブ領域と同じタイプのドーピングを用いて対電極を形成することはさらに有利であり、特有のフォトリソグラフィの表面の存在なしに、非常に良好な電気的接続と非常にコンパクトな構造とを確保する。このようにして、第１の不純物をドーピングすることによって、第１の対電極４と第２の対電極４とは支持基板の領域に形成され、第１の対電極４と第２の対電極４とは互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により支持基板の残りの部分と分離されている。第１のタイプの不純物によりドープされた支持基板中の第１の対電極と第２の対電極とは互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により支持基板の残りの領域から分離されている。
【００５３】
第４の実施形態においては２つのメモリセルは集積される。この特有な構造においては、第１のアクティブ領域は半導体材料で形成され、第２のアクティブ領域とは異なる長さを有する。第１のアクティブ領域と第２のアクティブ領域とは、第３のアクティブ領域により完成する。第２のアクティブ領域から続く第３のアクティブ領域は、第１のアクティブ領域と面する。２つのメモリセルにより形成されるデバイスは、対称な面に対して、第１のメモリセルの繰り返しに実質的に相当する。対称な面は、半導体材料層の表面に対して垂直であり、且つ、アクティブ領域の長さ方向の軸と垂直である。第１のアクティブ領域は途切れることなく伸び、且つ、２つのドライバトランジスタと２つの伝送トランジスタとを備える。第２のアクティブ領域は第３のアクティブ領域に変形される（transform）。複数のドライバトランジスタと伝送トランジスタとが設けられている第１の半導体材料領域を備えるメモリデバイスを形成することが可能である。
【００５４】
第１のアクティブ領域においては、構造に依存して、伝送トランジスタはアクティブ領域の端に配置され、ドライバトランジスタは中央もしくは反対に配置される。これらの４つのトランジスタはすべて同じアクティブ領域に結合されるにもかかわらず、対電極は、１つの伝送トランジスタ及び１つのドライバトランジスタ以上とは結合されることはない。従って、２つの隣り合う対電極は、第１のアクティブ領域の下に存在する。各対電極は、対応するドライバトランジスタのゲートと結合する。トランジスタの互いの間の配置は、２つの独立したメモリセルを形成するためのこれまで説明したものと同じである。
【００５５】
当然、同じアクティブ領域の平坦な表面の上に形成された２つの対電極であって、且つ、異なる２つのメモリセルと結合された２つの対電極は、電気的に分離されている。この分離は、例えば、これらの２つの対電極の間に存在する反対のドーピング領域を確保することにより、または、２つの対電極の間のアクティブ領域の下に付加的な絶縁パターン（additional insulating pattern）と集積することにより、達成することができる。
【００５６】
さらに他の実施形態においては、第１のメモリセルと第２のメモリセルとは、第１のアクティブ領域と第２のアクティブ領域とを用いて得ることができ、第１のアクティブ領域と第２のアクティブ領域とは、これまでどおり対称面を介して同じものが繰り返されることで形成されている。この実施形態によれば、第３のアクティブ領域の形成は行わず、しかし第２のアクティブ領域の延長を行う。同様に、これまで説明してきたように、面に対して対称である構造を繰り返すことにより、複数のメモリセルを備えるメモリデバイスを形成することは可能である。有利には、対称面は、ソース／ドレインコンタクトの上に配置され、ソース／ドレインコンタクトは、ビットラインと結合され、及び／または、グランドまたは電圧Ｖｄｄと結合されたソース／ドレインコンタクトの上に配置され、非常にコンパクトなものとなる。
【００５７】
メモリセルのマトリックスを用いたメモリデバイスの形成は、平面を介して対称に、垂直方向にベースセル（base cell）を繰り返すことにより行われる。伝送トランジスタをベースメモリセルの内部アクティブ領域空間（inter active area space）の外側に配置した場合、伝送トランジスタのゲートコンタクトの上にシンメトリーな面を配置することは有利である。
【００５８】
好ましい実施形態においては、対称な垂直軸（vertical axis of symmetry）が存在し、詳細には、セル全体もしくはセルの部分とである支持基板の表面と垂直な軸である。第１のアクティブ領域と第２のアクティブ領域とに関して、さらに、第１の対電極と第２の対電極とに関しては、有利には対称軸が存在する。この対称性は異なる要素の集積化を容易にし、製造方法における異なる流れにおいて同一の影響を確保する。さらに有利には、対称なメモリセルを得ることができることであり、モデルオペレーションを容易にする。
【００５９】
マトリックス状にメモリセルが集積された場合には、特に有利には、不純物はマトリックス全体を覆い、対電極と電気的に絶縁する。このようにして、対電極は互いに絶縁され、さらに基板の残りの部分（外部環境から）とも絶縁される。
【特許請求の範囲】
【請求項１】
対電極を有する４つのトランジスタを持つＳＲＡＭメモリセルであって、
− 半導体材料で形成された第１の領域（５ａ）であって、直列に接続された第１の伝送トランジスタ（１ａ）と第１のドライバトランジスタ（２ａ）とを有し、これらの共通端子は第１の電気ノード（Ｆ）となっている、第１の領域（５ａ）と、
− 半導体材料で形成された第２の領域（５ｂ）であって、直列に接続された第２の伝送トランジスタ（１ｂ）と第２のドライバトランジスタ（２ｂ）とを有し、これらの共通端子は第２の電気ノード（Ｓ）となっている、第２の領域（５ｂ）と、
− 第１及び第２の対電極（４）を有する支持基板であって、前記第１及び第２の対電極（４）は、半導体材料で形成された前記第１の領域及び前記第２の領域（５）とそれぞれ面して配置される、支持基板と、
を備え、
− 前記第１の伝送トランジスタ（１ａ）と前記第２のドライバトランジスタ（２ｂ）とは、前記第１の電気ノード（Ｆ）と前記第２の電気ノード（Ｓ）とを通過する面（ＦＳ）の第１の側の上にあり、前記第１のドライバトランジスタ（２ａ）と前記第２の伝送トランジスタ（１ｂ）とは、前記面（ＦＳ）の他の側に上にあり、
− 前記対電極（４）の接続と、結合されたゲート電極の接続とは、前記面（ＦＳ）により分離される、
ことを特徴とするＳＲＡＭメモリセル。
【請求項２】
前記ドライバトランジスタ（２）と前記伝送トランジスタ（１）とのゲート電極コンタクトは、それぞれのアクティブ領域（５）のそれぞれの側に配置される、ことを特徴とする請求項１に記載のセル。
【請求項３】
前記第１の半導体材料領域（５ａ）は、前記ドライバトランジスタ（２ａ）と前記伝送トランジスタ（１ａ）との間で異なる幅となっている、請求項１または２に記載のセル。
【請求項４】
前記第１の半導体材料領域（５ａ）は、長さ方向の壁の面においてジグザグ型である、ことを特徴とする請求項３に記載のセル。
【請求項５】
前記第１の伝送トランジスタ（１ａ）の前記ゲート電極の長さ方向の軸は、前記第２のドライバトランジスタ（２ｂ）の前記ゲート電極の長さ方向の軸と一列である、ことを特徴とする請求項１から４のいずれか１つに記載のセル。
【請求項６】
前記第２の伝送トランジスタ（１ｂ）の前記ゲート電極の長さ方向の軸は、前記第１のドライバトランジスタ（２ａ）の前記ゲート電極の長さ方向の軸と一列である、ことを特徴とする請求項５に記載のセル。
【請求項７】
前記ドライバトランジスタ（２）のゲートコンタクト（９）は、前記伝送トランジスタ（１）のゲートコンタクトよりも広い表面を有する、ことを特徴とする請求項１から６のいずれか１つに記載のセル。
【請求項８】
前記第１及び第２の半導体材料領域（５ａ、５ｂ）と、前記第１及び第２の対電極（４ａ、４ｂ）との間で対称な対称軸を備える、ことを特徴とする請求項１から７のいずれか１つに記載のセル。
【請求項９】
第１のタイプのドーパントによりドープされた支持基板中の前記第１及び第２の対電極（４）は、互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により、前記支持基板の残りの部分と分離され、ていることを特徴とする請求項１から８のいずれか１つに記載のセル。
【請求項１０】
請求項１から９のいずれか１つに記載のセルを組み込むメモリデバイスであって、前記第１の半導体材料領域（５ａ）が複数のドライバトランジスタ（２）と伝送トランジスタ（１ａ）を備える、ことを特徴とするメモリデバイス。
【請求項１】
対電極を有する４つのトランジスタを持つＳＲＡＭメモリセルであって、
− 半導体材料で形成された第１の領域（５ａ）であって、直列に接続された第１の伝送トランジスタ（１ａ）と第１のドライバトランジスタ（２ａ）とを有し、これらの共通端子は第１の電気ノード（Ｆ）となっている、第１の領域（５ａ）と、
− 半導体材料で形成された第２の領域（５ｂ）であって、直列に接続された第２の伝送トランジスタ（１ｂ）と第２のドライバトランジスタ（２ｂ）とを有し、これらの共通端子は第２の電気ノード（Ｓ）となっている、第２の領域（５ｂ）と、
− 第１及び第２の対電極（４）を有する支持基板であって、前記第１及び第２の対電極（４）は、半導体材料で形成された前記第１の領域及び前記第２の領域（５）とそれぞれ面して配置される、支持基板と、
を備え、
− 前記第１の伝送トランジスタ（１ａ）と前記第２のドライバトランジスタ（２ｂ）とは、前記第１の電気ノード（Ｆ）と前記第２の電気ノード（Ｓ）とを通過する面（ＦＳ）の第１の側の上にあり、前記第１のドライバトランジスタ（２ａ）と前記第２の伝送トランジスタ（１ｂ）とは、前記面（ＦＳ）の他の側に上にあり、
− 前記対電極（４）の接続と、結合されたゲート電極の接続とは、前記面（ＦＳ）により分離される、
ことを特徴とするＳＲＡＭメモリセル。
【請求項２】
前記ドライバトランジスタ（２）と前記伝送トランジスタ（１）とのゲート電極コンタクトは、それぞれのアクティブ領域（５）のそれぞれの側に配置される、ことを特徴とする請求項１に記載のセル。
【請求項３】
前記第１の半導体材料領域（５ａ）は、前記ドライバトランジスタ（２ａ）と前記伝送トランジスタ（１ａ）との間で異なる幅となっている、請求項１または２に記載のセル。
【請求項４】
前記第１の半導体材料領域（５ａ）は、長さ方向の壁の面においてジグザグ型である、ことを特徴とする請求項３に記載のセル。
【請求項５】
前記第１の伝送トランジスタ（１ａ）の前記ゲート電極の長さ方向の軸は、前記第２のドライバトランジスタ（２ｂ）の前記ゲート電極の長さ方向の軸と一列である、ことを特徴とする請求項１から４のいずれか１つに記載のセル。
【請求項６】
前記第２の伝送トランジスタ（１ｂ）の前記ゲート電極の長さ方向の軸は、前記第１のドライバトランジスタ（２ａ）の前記ゲート電極の長さ方向の軸と一列である、ことを特徴とする請求項５に記載のセル。
【請求項７】
前記ドライバトランジスタ（２）のゲートコンタクト（９）は、前記伝送トランジスタ（１）のゲートコンタクトよりも広い表面を有する、ことを特徴とする請求項１から６のいずれか１つに記載のセル。
【請求項８】
前記第１及び第２の半導体材料領域（５ａ、５ｂ）と、前記第１及び第２の対電極（４ａ、４ｂ）との間で対称な対称軸を備える、ことを特徴とする請求項１から７のいずれか１つに記載のセル。
【請求項９】
第１のタイプのドーパントによりドープされた支持基板中の前記第１及び第２の対電極（４）は、互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により、前記支持基板の残りの部分と分離され、ていることを特徴とする請求項１から８のいずれか１つに記載のセル。
【請求項１０】
請求項１から９のいずれか１つに記載のセルを組み込むメモリデバイスであって、前記第１の半導体材料領域（５ａ）が複数のドライバトランジスタ（２）と伝送トランジスタ（１ａ）を備える、ことを特徴とするメモリデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２１１１９８（Ｐ２０１１−２１１１９８Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−６８０９８（Ｐ２０１１−６８０９８）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【出願人】（５０９０９６２２３）エスティマイクロエレクトロニクス、（クロル、２）、エスアエス (5)
【氏名又は名称原語表記】ＳＴＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ （ＣＲＯＬＬＥＳ ２） ＳＡＳ
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１１−６８０９８（Ｐ２０１１−６８０９８）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【出願人】（５０９０９６２２３）エスティマイクロエレクトロニクス、（クロル、２）、エスアエス (5)
【氏名又は名称原語表記】ＳＴＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ （ＣＲＯＬＬＥＳ ２） ＳＡＳ
【Ｆターム（参考）】
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