差動出力バッファ
【課題】本発明は、差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファに関し、負荷容量や回路構成を大きく増やすことなく複数段にわたる高精度な強調を可能にする。
【解決手段】差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを、所定の比率で混合した、混合差動データ信号ＶＢ１，ＶＢ２を生成する混合回路１２を有する混合段１０Ａと、複数の差動増幅等の組合せからなる出力段２０Ａとを備え、混合段１０Ａが、所要の強調量に応じて、混合回路１２での差動データ信号と反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する混合比設定回路を含む。
【解決手段】差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを、所定の比率で混合した、混合差動データ信号ＶＢ１，ＶＢ２を生成する混合回路１２を有する混合段１０Ａと、複数の差動増幅等の組合せからなる出力段２０Ａとを備え、混合段１０Ａが、所要の強調量に応じて、混合回路１２での差動データ信号と反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する混合比設定回路を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファに関する。
【背景技術】
【０００２】
差動データ信号を送受信する伝送システムが広く用いられている。この差動データ信号の送受信にあたっては、伝送途中の配線等で生じる高周波信号減衰ひずみを補償するために、プリエンファシスと呼ばれる技術が採用されている。プリエンファシスとは信号の立ち上がり部分や立ち下がり部分の振幅を送信側で強調して送信することで受信側での高周波信号減衰ひずみを補償する技術である。このプリエンファシス技術においては、その伝送路等に応じて信号の立上り部分や立下がり部分の強調の程度を様々に調整する機能が必要である。また、信号の立上がりや立下がりの直後は強く強調し、その後強調の程度を少し下げ、さらにその後弱く強調するなど、強調のレベルを変えながら複数段にわたって強調することも行なわれている。例えばＩＥＥＥ８０２．３の通信規格の１つであり１ｍまでのプリント基板上の伝送規格である１０Ｇ−ＫＲでは、３段にわたって強調する機能が求められている。
【０００３】
このように、エンファシス技術では、振幅の強調のレベルを何段階にも変化させ、かつ時間的にも強調のレベルを変化させながら強調を複数段にわたって持続させることが必要である。
【０００４】
ここで、特許文献１には、振幅の強調レベルを何段階にも変化させる技術、および、強調レベルを変化させながら時間的に複数段にわたり強調を持続させる技術が提案されている。この特許文献１で提案されている技術は、電流減算を実施する第１の差動対をもつプリドライバ段とそのプリドライバ段に電気的に接続されプリドライバ段からの第２のデータ信号を受信する、伝送ラインに出力信号を伝送する第２の差動対をもつ出力ドライバ段とで構成されている。プリドライバ段では、強調のレベルを表わす信号が生成される。このプリドライバ段では、強調のレベルを正確に表わす信号を生成することが可能である。出力ドライバ段には、プリドライバ段で生成された信号が差動対のトランジスタのゲートに入力され、ドレインが伝送ラインに接続される。ところが、この出力ドライバ段において、強調のレベルが不正確になってしまう場合がある。すなわち、出力ドライバ段のゲートに入力される差動入力信号の振幅が小さいときには、出力ドライバ段は所定の増幅率を持つ。ところが、差動入力信号の振幅が大きくなると、出力ドライバ段は飽和し、増幅率が小さくなる。このため、プリドライバ段から入力される信号の振幅によって出力信号の振幅を正確に制御することができず、プリドライバ段で生成した信号によって表現される強調のレベルを実現することができなくなる。
【０００５】
エンファシス技術においては上述の通り、振幅の強調レベルを何段階にも調整可能な機能が必要であり、各強調レベルには正確さが求められる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２１９８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、負荷容量やチップ面積を増やすことなく複数段にわたる高精度な強調が可能な差動出力バッファを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明の差動出力バッファは、差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファであって、
差動データ信号と、その差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号とを、所定の比率で混合した、混合差動データ信号を生成する混合回路を有する混合段と、
それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の出力段電流源から出力段動作電流が供給される第１および第２の出力段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの出力段負荷抵抗に共通に接続され、第１の出力段差動トランジスタ対のゲートに差動データ信号が入力され、第２の出力段差動トランジスタ対のゲートに混合差動データ信号が入力され、ドレインから強調済み差動データ信号を出力する出力段とを有し、
上記混合段が、所要の強調量に応じて、混合回路での差動データ信号と反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する混合比設定回路を含むことを特徴とする。
【０００９】
本発明の差動出力バッファは、上記混合段が、上記混合比を１：０、１：１、０：１のいずれかに設定するものである。このように、前掲の特許文献１で採用されているような中途半端な混合比を採用しないことにより、出力段の非線形性は問題とならず、高精度な強調が可能である。また、この差動出力バッファは、負荷容量やチップ面積を増加させることなく、実現可能である。
【００１０】
ここで本発明の差動増幅バッファは、
上記混合回路が、それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の混合段電流源から第１の混合段動作電流が供給される第１および第２の混合段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの混合段負荷抵抗に共通に接続され、第１の混合段差動トランジスタ対のゲートに差動データ信号が入力され、第２の混合段差動トランジスタ対のゲートに反転遅延差動データ信号が入力され、ドレインから混合差動データ信号を出力し、
上記混合比設定回路が、第１および第２の混合段差動トランジスタ対のそれぞれへの、第１および第２の混合段電流源からの混合段動作電流の供給を許可／禁止するか、もしくは、前記差動データ信号および反転遅延差動データ信号の入力を許可／禁止することを特徴とする差動出力バッファであってもよい。
【００１１】
このように構成すると、混合回路は、特許文献１のプリドライバ段回路と同様な回路構成をもち、混合比設定回路により、その混合回路に対し許可／禁止という二値的な制御を行なうことで、上記の混合比を実現することができる。
【００１２】
また、この場合さらに、第１および第２の混合段電流源が、第１の混合段動作電流と、その第１の混合段動作電流の２倍の混合段動作電流とを切り換えて供給するものであり、混合比設定回路が、混合比を１：１に設定するときには、第１および第２の混合段差動トランジスタ対のそれぞれへの第１および第２の混合段電流源からの第１の混合段動作電流の供給を許可し、混合比を１：０もしくは０：１に設定するときには、第１および第２の混合段差動トランジスタ対の一方のみへの第１および第２の混合段電流源の対応する一方からの２倍の混合段動作電流の供給を許可する差動出力バッファであってもよい。
【００１３】
このような簡単な電流切替えで、許可／禁止を切り替えることができる。
【００１４】
さらに、本発明の差動出力バッファにおいて、
上記混合回路が、第１および第２の混合差動データ信号を生成する第１および第２の混合回路を含み、
上記第２の出力段電流源が互いに異なる電流を供給する第１および第２の強調用電流源を含み、
上記第２の出力段差動トランジスタ対が、それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の強調用電流源から出力段動作電流が供給される第１および第２の強調用差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれ出力段負荷抵抗に接続され、第１の強調用差動トランジスタ対のゲートに第１の混合差動データ信号が入力され、第２の強調用差動トランジスタ対のゲートに第２の混合差動データ信号が入力され、
上記混合比設定回路が、第１および第２の混合回路のそれぞれでの差動データ信号と反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する差動出力バッファであることが好ましい。
【００１５】
このように構成すると、強調のレベルの数をさらに増やすことができる。
【００１６】
さらに本発明の差動出力バッファが、上記混合回路に、上記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号を入力し、
上記混合比設定回路が、前記差動データ信号と、前記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号との混合比を、１：０：０、１：１：０、１：０：１、０：１：０、０：０：１、０：１：１のいずれかに設定することを特徴とする差動出力バッファであることが好ましい。
【００１７】
このように構成すると、レベルを時間的に複数段に変更する強調を行なうことが可能である。
【００１８】
また、本発明の差動出力バッファは、上記第２の出力段電流源が供給する出力段動作電流が上記第１の出力段電流源が供給する出力段動作電流より小さい差動出力バッファであってもよい。
【００１９】
このように互いに異なる出力段動作電流とすることにより、それらの組合せの数を増やし、さらに多数の強調を行なうことができる。
【発明の効果】
【００２０】
上記の通り、本発明の差動出力バッファによれば、負荷容量やチップ面積を増やすことなく複数段にわたる高精度な強調を行なうことが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態としての差動出力バッファの回路図である。
【図２】図１に示す差動出力バッファの混合段を構成する混合回路の一例を示す回路図である。
【図３】本発明の第２実施形態の差動出力バッファの回路図である。
【図４】本発明の第３実施形態の差動出力バッファの回路図である。
【図５】本発明の第４実施形態の差動出力バッファの回路図である。
【図６】図５に示す第４実施形態の差動出力バッファの混合回路の回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を説明する。
【００２３】
図１は、本発明の第１実施形態としての差動出力バッファの回路図である。
【００２４】
図１に示す差動出力バッファ１００Ａは、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの変化を強調した強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂを出力する回路である。
【００２５】
この差動出力バッファ１００Ａは、混合段１０Ａと出力段２０Ａとを有する。
【００２６】
混合段１０Ａは、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、その差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを所定時間だけ遅延し（ここでは、遅延の時間単位を「タップ」と称する。ここでは、この所定時間は１タップとする）、さらに反転した、反転遅延時間差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを後述する混合比で混合した、混合差動データ信号を生成する。
【００２７】
混合段１０Ａは、第１のバッファ１１と、混合回路１２とを有する。
【００２８】
バッファ１１には、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂが入力され、その差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと同一論理の差動データ信号ＶＡ１，ＶＡ２を出力する。この第１のバッファ１１は必須では無いが、差動データ信号ＶＡ１，ＶＡ２のタイミングを以下に説明する混合回路１２が出力する混合差動データ信号ＶＢ１，ＶＢ２のタイミングとそろえるために、設けることが好ましい。
【００２９】
また、混合回路１２は、第２のバッファ１２ａと第３のバッファ１２ｂとを有する。この混合回路１２のうちの第２のバッファ１２ａには、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂが入力され、第３のバッファ１２ｂには、その差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを１タップだけ遅延させた遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが入力される。混合回路１２では、図１に示されるように、第３のバッファ１２ｂの逆相出力（○の符号が付されている）と第２のバッファ１２ａの正相出力（○の符号が付されていない）とが接続されて出力信号ＶＢ１を出力する第１の出力端子を構成し、第２のバッファ１２ａの逆相出力（○の符号が付されている）と第３のバッファ正相出力（○の符号が付されていない）とが接続されて出力信号ＶＢ２を出力する第２の出力端子を構成している。このように、第２のバッファ１２ａと第３のバッファ１２ｂとの、正相出力と逆相出力とが互いに接続されているため、第２のバッファ１２ａに差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを入力し、第３のバッファ１２ｂに遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂを入力することにより、混合回路１２では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂを反転した信号とが混合される。すなわち、混合回路１２では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを混合して混合差動データ信号ＶＢ１，ＶＢ２を生成する。この混合回路１２では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが反転した反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮが、後述するようにして、１：０、１：１、０：１のいずれかの混合比で混合されて混合差動データ信号ＶＢ１，ＶＢ２が生成される。この混合比は、この図１には明示されていない混合比設定回路（後述する）により設定される。
【００３０】
出力段２０Ａは、第１のトランジスタ２１ａと第２のトランジスタ２１ｂとからなる第１の出力段差動トランジスタ対２１と、第３のトランジスタ２２ａと第４のトランジスタ２２ｂとからなる第２の出力段差動トランジスタ対２２とを有する。
【００３１】
第１の出力段差動トランジスタ対２１を構成する第１および第２のトランジスタ２１ａ，２１ｂのソースは共通に、トランジスタ２３のドレインに接続されている。このトランジスタ２３のソースはグラウンドに接地されており、このトランジスタ２３は定電流源として使われている。第１の出力段差動トランジスタ対２１を構成する第１および第２のトランジスタ２１ａ，２１ｂは、互いに等しい寸法を有している。第２の出力段差動トランジスタ対２２や、混合段の差動トランジスタ対を構成するトランジスタも、同様に、互いに等しい寸法を有する。
【００３２】
第２の出力段差動トランジスタ対２２についても同様であり、この第２の出力段差動トランジスタ対２２を構成する第３および第４のトランジスタ２２ａ，２２ｂのソースは共通に接続され、トランジスタ２４のドレインに接続されている。このトランジスタ２４のソースはグラウンドに接地されており、このトランジスタ２４も定電流源として使われている。
【００３３】
また、第１の出力段差動トランジスタ対２１の、差動データ信号ＶＡ１がゲートに入力される第１のトランジスタ２１ａと、第２の出力段差動トランジスタ対２２の、混合差動データ信号ＶＢ１がゲートに入力される第３のトランジスタ２２ａは、それらのドレインが共通に、一端が電源ＶＤＤに接続された第１の出力段負荷抵抗２５ａの他端に接続されている。また、これと同様に、第１の出力段差動トランジスタ対２１の、差動データ信号ＶＡ２がゲートに入力される第２のトランジスタ２１ｂと、第２の出力段差動トランジスタ対２２の、混合差動データ信号ＶＢ２がゲートに入力される第４のトランジスタ２２ｂは、それらのドレインが共通に、一端が電源ＶＤＤに接続された第２の出力負荷抵抗２５ｂの他端に接続されている。この接続により、第１の出力段負荷抵抗２５ａに接続された第１のトランジスタ２１ａおよび第３のトランジスタ２２ａのドレインと、第２の出力段負荷抵抗２５ｂに接続された第２のトランジスタ２１ｂおよび第４のトランジスタ２２ｂのドレインとの間に、差動データ信号ＶＡ１，ＶＡ２と、混合差動データ信号ＶＢ１，ＶＢ２とを加算し、反転した差動出力信号ＶＯＵＴ，ＶＯＵＴ＿Ｂが出力される。従って、差動出力バッファ１００Ａ全体では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを混合した差動出力信号ＶＯＵＴ，ＶＯＵＴ＿Ｂを得ることができる。
【００３４】
ここで仮に、混合回路１２および第２の出力段トランジスタ対２２を配置せずに、すなわちプリエンファシスの技術を用いることは止めて、バッファ１１および第１の出力段トランジスタ２１を備えた差動出力バッファを想定する。この差動出力バッファを使って、設計上の、ある伝送路に信号を伝送するのに必要なトランジスタ２１ａ，２１ｂ，２３の寸法を１００％とする。この仮想的な差動出力バッファと比べたとき、図１に示す差動出力バッファ１００Ａは、その設計上の伝送路に信号を伝送するにあたり、第１の出力段トランジスタ対２１を構成する第１および第２のトランジスタ２１ａ，２１ｂおよび定電流源用のトランジスタ２３は、例えば６０％の寸法でよく、第２の出力段差動トランジスタ対２２を構成する第３および第４のトランジスタ２２ａ，２２ｂおよび定電流源用のトランジスタ２４は４０％の寸法でよい。これらのトランジスタの寸法は６０％と４０％である必要はなく、強調のレベルに応じて、例えば７０％と３０％、５０％と５０％など、対応する２つのトランジスタを合わせた寸法を１００％にすることができる。ここでは、６０％と４０％とに分けた場合を例に挙げて説明を続ける。
【００３５】
定電流源用のトランジスタ２３は、上記の仮想的な差動出力バッファのトランジスタ対の場合は１００％に対応した定電流を流す必要があるが、図１の差動出力バッファ１００Ａの場合はその定電流の６０％の電流を流せばよく、したがって６０％の寸法でよい。
【００３６】
したがって、その定電流源（トランジスタ２３）に接続されている第１および第２のトランジスタ２１ａ，２１ｂも６０％の寸法でよい。またこれと同様、定電流源用のトランジスタ２４は、４０％の定電流を流せばよく、したがって４０％の寸法でよく、その定電流源（トランジスタ２４）に接続されている第３および第４のトランジスタ２２ａ，２２ｂも４０％の寸法でよい。すなわち、この図１に示す差動出力バッファ１００Ａの出力段２０Ａは、１つの出力段差動トランジスタ対のみを備えたプリエンファシスの技術を使わない出力段と比べ、全体としてほぼ同一サイズでプリエンファシスの技術が組み込まれている。
【００３７】
さらに、第１および第２の出力段トランジスタ対２２，２３の合計の寸法が同一であることから、この出力段２０Ａは、負荷容量を増加させずにプリエンファシスを実現する回路となっている。
【００３８】
図２は、図１に示す差動出力バッファ１００Ａの混合段１０Ａを構成する混合回路の一例を示す回路図である。
【００３９】
この混合回路１２も、図１に示す出力段２０Ａに近似した回路構成を有する。ただし、２つの差動トランジスタ対を構成するトランジスタの間の寸法上の差異はない。
【００４０】
この混合回路１２は第１および第２のトランジスタ１２１ａ，１２１ｂからなる第１の混合段トランジスタ対１２１と、第３および第４のトランジスタ１２２ａ，１２２ｂからなる第２の混合段トランジスタ対１２２とを有する。第１の混合段トランジスタ対１２１を構成する第１および第２のトランジスタ１２１ａ，１２２ｂのソースは共通に、第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方に接続されている。これら２つの定電流源１２３ａ，１２３ｂはそれぞれ、例えば図１の出力段の定電流源と同様、トランジスタ等で構成してもよい。
【００４１】
また、この第１の混合段差動トランジスタ対１２１と同様、第２の混合段差動トランジスタ対１２２を構成する第３および第４のトランジスタ１２２ａ，１２２ｂのソースは、共通に、第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方に接続されている。これら合計４つの定電流源１２３ａ，１２３ｂ，１２４ａ，１２４ｂは、いずれも同一の電流値の電流を流す定電流源である。
【００４２】
また、第１の混合段差動トランジスタ対１２１を構成する第１のトランジスタ１２１ａと、第２の混合段差動トランジスタ対１２２を構成する第３のトランジスタ１２２ａは、それらのドレインが、一端が電源ＶＤＤに接続された第１の混合段負荷抵抗１２５ａの他端に共通に接続されている。
【００４３】
またこれと同様に、第１の混合段差動トランジスタ対１２１を構成する第２のトランジスタ１２１ｂと、第２の混合段差動トランジスタ対１２２を構成する第４のトランジスタ１２４ｂは、それらのドレインが、一端が電源ＶＤＤに接続された第２の混合段負荷抵抗１２５ｂの他端に共通に接続されている。
【００４４】
また、この図２には、混合比設定回路１４が１つのブロックで示されている。この混合比設定回路１４は、制御信号ＣＳに応じて、第１および第２の混合段電流源１２３，１２４を構成する４つの定電流源１２３ａ，１２３ｂ，１２４ａ，１２４ｂのそれぞれを、トランジスタ１２１ａ，１２１ｂ，１２２ａ，１２２ｂのソース電流が流れるように動作させ、又は、ソース電流の流れを遮断する。ここでは、
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方を動作させる（オンにする）とともに第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方を遮断する（オフにする）第１のモード、
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂのうちの一方の定電流源（ここでは定電流源１２３ａとする）をオンにするとともに他方の定電流源１２３ｂをオフにし、かつ第２の混合段電流源１２４についても、それを構成する２つの定電流源１２４ａ，１２４ｂのうちの一方の定電流源（ここでは定電流源１２４ａとする）をオンにするとともに他方の定電流源１２４ａをオフにする第２のモード、および
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオフにするとともに第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオンにする第３のモード
のみ許容されている。これら第１のモード、第２のモード、および第３のモードでは、この図２に示す混合回路１２から、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、反転差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮを、それぞれ、１：０、１：１および０：１の混合比で混合した混合差動データ信号ＶＢ１，ＶＢ２が出力される。
【００４５】
この混合差動データ信号ＶＢ１，ＶＢ２は、図１に示す出力段２０Ａの第２の出力段差動トランジスタ対２２を構成する２つのトランジスタ２２ａ，２２ｂのゲートに入力される。ここで、上記の混合比は、１：０、１：１、０：１のいずれかであるため、第２の出力段差動トランジスタ対２２を構成する２つのトランジスタ２２ａ，２２ｂのゲートには、中途半端なレベルの信号が入力されることはなく、同一レベルの信号が入力されるか、あるいは、一方が論理１、他方が論理０の信号が入力される。これらのいずれの場合にも、差動入力信号の振幅に依存した第２の出力差動トランジスタ対の増幅率の変化に影響されず、一定の状態が得られる。すなわち、前者の場合には、第２の出力段差動トランジスタ対のトランジスタ２２ａ，２２ｂには、それぞれ、電流源２４の電流が１／２ずつ流れる。後者の場合には、トランジスタ２２ａ，２２ｂの一方に、電流源２４の電流が全て流れ、他方の電流はゼロになる。このため、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを所望の比率で混合した、すなわち、所望の強調レベルの差動出力信号ＶＯＵＴ，ＶＯＵＴ＿Ｂを得ることができる。
【００４６】
これに対し、前掲の特許文献１に開示された技術は、その表３に示されたように、混合回路において、さまざまな混合比Ｃ２：Ｃ３で差動データ信号と反転遅延差動データ信号との混合が行われる。このため、出力段の増幅率の変化により、所望の強調レベルを得ることができない場合がある。例えば、表３の１段目に示された混合比Ｃ２：Ｃ３＝１００％：０％の場合には、所望のレベル（０％）での強調を得ることができる。しかし、例えば表３の３段目に示されたＣ２：Ｃ３＝６０％：４０％の場合には、差動データ信号と反転遅延差動データ信号とが打ち消しあって混合差動データ信号の振幅が小さくなったときに比較して、差動データ信号と反転遅延差動データ信号とが強めあって混合差動データ信号の振幅が大きくなったときには、第２の出力段差動トランジスタ対の増幅率が小さくなる。このため、反転遅延差動データ信号をＣ３＝４０％の比率で混合したことによって期待される所望のレベル（１６％）の強調は実際には得られず、それよりも小さなレベルの強調しか得ることができない。
【００４７】
表１は、図１，図２に示す差動出力バッファ１００Ａにおいて、上記の混合比を変化させたときの、出力段２０Ａの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に含まれる、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとの混合比率を示した表である。この表１中、「ＶＩＮ」は、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの比率を表わし、「ＥＶ」は反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮの比率を表わしている。また、この表１中、「第１」、「第２」は、図１に示す出力段２０Ａを構成する、それぞれ第１および第２の出力段差動トランジスタ対２１，２２の寄与率（％）を表わしている。
【００４８】
【表１】
【００４９】
この表１の（１）の欄は、混合回路１２（図２参照）における、上述の混合比が１：０の第１のモードを示している。この第１のモードでは、第２の出力段差動トランジスタ対２２には、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂのみに由来する信号が入力される。ここで第１および第２の出力段差動トランジスタ対２１，２２は、出力段２０Ａからの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に対し、それぞれ、６０％，４０％ずつ寄与する。したがって、表１の（１）に示す第１のモードでは、強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂに対し「ＶＩＮ」が１００％、「ＥＶ」は０％の寄与率となる。
【００５０】
また、表１の（２）の欄は、混合回路１２（図２参照）における、上述の混合比が１：１の第２のモードを示している。この第２のモードでは、第２の出力段差動トランジスタ対２２には、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮが、１：１の比率で混合された信号が入力される。したがって、強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂに対する、出力段２０Ａの第２の出力段差動トランジスタ対２２における「ＶＩＮ」と「ＥＶ」の寄与率は、それぞれ２０％，２０％となる。第１の出力段差動トランジスタ対２１は、全て「ＶＩＮ」に寄与しており、その寄与率は６０％であるため、それらを足し合わせると、「ＶＩＮ」が８０％、「ＥＶ」が２０％となる。
【００５１】
また、表１の（３）の欄は、混合回路１２（図２参照）における、上述の混合比が０：１の第３のモードを示している。この第３のモードでは、第２の出力段差動トランジスタ対２２には、反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮのみに由来する信号が入力される。したがって、第２の出力段差動トランジスタ対２２における、強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂに対する、「ＶＩＮ」と「ＥＶ」の寄与は、それぞれ、０％，４０％となる。したがって第１の出力段差動トランジスタ対２１を含めた全体としては、「ＶＩＮ」が６０％、「ＥＶ」が４０％となる。
【００５２】
尚、上述の第１実施形態では、図１に示す第１および第２の出力段差動トランジスタ対２１，２２の寄与率がそれぞれ６０％，４０％であるとして説明したが、これらの寄与率は、要求される強調のレベルに応じて任意に変更することができる。
【００５３】
また、上述の第１実施形態では、図２に示す混合回路１２において、第１および第２の混合段差動トランジスタ対１２１，１２２のいずれにも、同一の電流値の電流を流す定電流源１２３ａ，１２３ｂ；１２４ａ，１２４ｂを２つずつ配置し、混合比設定回路１３でオン／オフを切り替える構成としている。しかしながら、同時にオンとなる定電流源は２つであるため、定電流源は２つとし、それら２つの定電流源の双方を第１の混合段差動トランジスタ対１２１に接続するか、それら２つの定電流源を第１および第２の混合段差動トランジスタ対１２１，１２２に１つずつ接続するか、それら２つの定電流源の双方を第２の混合段差動トランジスタ対１２２に接続するかを切り替える構成としてもよい。
【００５４】
あるいは、第１および第２の混合段差動トランジスタ対１２１，１２２のそれぞれに対応して定電流源を１つずつ配置し、それら合計２つの定電流源をオン／オフしてもよい。この場合、一方の定電流源をオン、他方の定電流源をオフにすると、それら双方の定電流源をオンにした場合と比べ合計の電流値は半分になる。このため、混合差動データ信号のコモンレベル電圧が高くなるとともに、振幅が半分になる。しかし、少なくとも電源電圧ＶＤＤが比較的高い場合には、第２の出力段差動トランジスタ対を、このような混合差動データ信号が入力された場合にもトランジスタ２２ａ，２２ｂの一方に電流源２４の電流が全て流れ、他方の電流はゼロになり、出力信号の振幅が一定に保たれるように設計することが可能である。
【００５５】
また、第１および第２の混合段差動トランジスタ対１２１，１２２それぞれに対応した定電流源は常にオン状態とし、第１および第２の混合段差動トランジスタ対１２１，１２２への入力信号（差動データ信号ＶＩＮ，ＶＩＮ＿Ｂおよび反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮ）の入力をオン／オフしてもよい。
【００５６】
以上説明した第１実施形態およびその各種変形例の思想は、その性質に反しない限り、以下に説明する第２実施形態以降の各実施形態にも適用することができる。
【００５７】
図３は、本発明の第２実施形態の差動出力バッファの回路図である。
【００５８】
この図３に示す差動出力バッファ１００Ｂは、混合段１０Ｂと出力段２０Ｂを有する。混合段１０Ｂには、図１に示す第１実施形態の差動出力バッファ１００Ａの混合段１０Ａと同一の構成（バッファ１１および混合回路１２）に加え、さらに、もう１つの混合回路１３が備えられている。この混合回路１３も、混合回路１２と同様、第４のバッファ１３ａと第５のバッファ１３ｂとからなる２つのバッファを有し、第４のバッファ１３ａには差動データ信号ＶＩＮ，ＶＩＮ＿Ｂが入力され、第５のバッファ１３ｂには遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが入力される。この混合回路１３の具体的な回路構成は、もう一方の混合回路１２（図２参照）と同一であり、重複説明は省略するが、この混合回路１３においても、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとの混合比が１：０、１：１、０：１のいずれかに切り替えられる。
【００５９】
また、この図３に示す差動出力バッファ１００Ｂの出力段２０Ｂには、図１に示す第１実施形態の差動出力バッファ１００Ａの出力段２０Ａと同様の第１および第２の出力段差動トランジスタ対２１，２２に、さらに第３の出力段差動トランジスタ対２６が追加された構成を有する。ただし、この図３に示す第２実施形態の出力段２０Ｂの場合、第２の出力段差動トランジスタ対２２を構成する第３および第４のトランジスタ２２ａ，２２ｂは、前述の第１実施形態で説明した意味における、３０％のサイズ（第１実施形態の場合４０％）となっている。また、トランジスタ２４も３０％のサイズであり、そのトランジスタ２４からなる定電流源は全体の電流値を１００％としたときに３０％の電流値の電流を流す構成となっている。
【００６０】
第３の出力段差動トランジスタ対２６を構成する第５および第６のトランジスタ２６ａ，２６ｂのソースは共通に、トランジスタ２７のドレインに接続されている。このトランジスタ２７のソースはグラウンドに接地されており、定電流源として使われている。
【００６１】
また、第５トランジスタ２６ａのドレインは、第１および第３のトランジスタ２１ａ，２２ａのドレインと共通に接続され、第６のトランジスタ２６ｂのドレインは、第２および第４のトランジスタ２１ｂ，２２ｂのドレインと共通に接続されている。
【００６２】
この第３の出力段差動トランジスタ対２６を構成する第５および第６のトランジスタ２６ａ，２６ｂおよびトランジスタ２７は、第１実施形態で説明した意味における１０％のサイズのトランジスタであり、また、トランジスタ２７に流れる電流の電流値も１０％である。
【００６３】
すなわち、この第２実施形態の差動出力バッファ１００Ｂの場合も、第１、第２、および第３の出力段差動トランジスタ対２１，２２，２３の合計のサイズは１００％となっている。
【００６４】
第２の混合回路１３の出力信号ＶＣ１，ＶＣ２は、第３の出力段トランジスタ対２３を構成する第５および第６のトランジスタ２６ａ，２６ｂの各ゲートに入力される。
【００６５】
表２は、図３に示す差動出力バッファ１００Ｂにおいて、２つの混合回路１２，１３における混合比を変化させたときの、出力段２０Ｂの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に含まれる、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとの混合比率を示した表である。表１の場合と同様、この表２においても、「ＶＩＮ」は、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの比率を表わし、「ＥＶ」は反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮの比率を表わしている。また、表２中、「第１」、「第２」、「第３」は、図３に示す出力段２０Ｂを構成する、それぞれ、第１ないし第３の出力段差動トランジスタ対２１，２２，２６の寄与率（％）を表わしている。
【００６６】
【表２】
【００６７】
この表２に示すように、図３に示す差動出力バッファ１００Ｂの場合、「ＥＶ」の寄与率を０％から５％きざみで４０％まで変化させることができる。
【００６８】
図４は、本発明の第３実施形態の差動出力バッファの回路図である。
【００６９】
この図４に示す差動出力バッファ１００Ｃは、混合段１０Ｃと出力段２０Ｃとを有する。出力段２０Ｃは、図３に示す第２の実施形態における出力段２０Ｂと同一である。混合段１０Ｃは、図３に示す第２実施形態の混合段１０Ｂと比べ、混合回路１３を構成する第５および第６のバッファ１３ａ，１３ｂのうちの第６のバッファ１３ｂの入力信号が異なっている。すなわち、図３に示す第２実施形態の場合、混合段１０Ｂを構成する第６のバッファ１３ｂには、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが入力されているが、この図４に示す第２実施形態の場合、混合段１０Ｃを構成する第６のバッファ１３ｂには、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂとは遅延量の異なる第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂが入力される。遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂは、元々の差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを所定の遅延量（１タップ分の遅延量）だけ遅延させた信号である。これに対し、第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂは、例えば元々の差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを２倍の遅延量（２タップ分の遅延量）だけ遅延させた信号である。これにより、この図４に示す第３実施形態の差動出力バッファ１００Ｃでは、強調レベルを変更しながら２タップ分の強調を行なうことができる。
【００７０】
表３は、図４に示す差動出力バッファ１００Ｃにおいて、２つの混合回路１２，１３における混合比を変化させたときの出力段２０Ｃの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に含まれる、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮと第２の反転遅延差動データ信号ＥＶ２ＩＮ＿Ｂ，ＥＶ２ＩＮとの混合比率を示した表である。表１，表２の場合と同様、この表３においても「ＶＩＮ」は、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの比率を表わし、「ＥＶ」は反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮの比率を表わしている。さらに、「ＥＶ２」は、第２の反転遅延差動データ信号ＥＶ２ＩＮ＿Ｂ，ＥＶ２ＩＮの比率を表わしている。またこの表３中、「第１」、「第２」、「第３」は、これも表２と同様、図４に示す出力段２０Ｃを構成する、それぞれ第１ないし第３の出力段差動トランジスタ２１，２２，２３の各寄与率を表わしている。
【００７１】
【表３】
【００７２】
この表３に示すように、図４に示す第３実施形態の差動出力バッファ１００Ｃの場合、２タップにわたる強調が可能である。
【００７３】
図５は、本発明の第４実施形態の差動出力バッファの回路図である。
【００７４】
この図５に示す差動出力バッファ１００Ｄは、混合段１０Ｄと出力段２０Ｄとを有する。出力段２０Ｄは、図３に示す第２実施形態の出力段２０Ｂや図４に示す第３実施形態の出力段２０Ｃと同一である。混合段１０Ｄは、図３に示す第２実施形態や図４に示す第３実施形態と比べ、混合回路１２Ｄ，１３Ｄがそれぞれ３つのバッファ１２ａ，１２ｂ，１２ｃ；１３ａ，１３ｂ，１３ｃを有する点が異なっている。混合回路１２Ｄ，１３Ｄを構成する３つのバッファ１２ａ，１２ｂ，１２ｃ；１３ａ，１３ｂ，１３ｃには、それぞれ、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂ、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂ、および第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂが入力される。遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂおよび第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂは、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを、それぞれ１タップおよび２タップ遅延させた信号である。
【００７５】
図６は、図５に示す第４実施形態の差動出力バッファの混合回路の回路図である。
【００７６】
図５には、２つの混合回路１２Ｄ，１３Ｄが示されているが、それら２つの混合回路１２Ｄ，１３Ｄは同じ構成であり、ここでは一方の混合回路１２Ｄを取り挙げて説明する。
【００７７】
この図６に示す混合回路１２Ｄは、図２に示す混合回路１２と同じ第１および第２の混合段差動トランジスタ対１２１，１２２に加え、第３の混合段差動トランジスタ対１２６が形成されている。この第３の混合段差動トランジスタ対１２６を構成する２つのトランジスタ１２６ａ，１２６ｂのソースは、第３の混合段電流源１２７に共通に接続されている。この第３の混合段電流源１２７は、２つの定電流源１２７ａ，１２７ｂを有する。これらの定電流源１２７ａ，１２７ｂは、他の定電流源１２３ａ，１２３ｂ；１２４ａ，１２４ｂと同一電流値の電流を流す定電流源である。また、この第３の混合段差動トランジスタ対１２６を構成する一方のトランジスタ１２６ａのドレインは、トランジスタ１２１ａ，１２２ａのドレインと共通に接続され、もう一方のトランジスタ１２６ｂのドレインはトランジスタ１２１ｂ，１２２ｂのドレインと共通に接続されている。
【００７８】
この第３の混合段トランジスタ対１２６には、第２の遅延差動データ信号（ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂ）が反転されて入力される。
【００７９】
この図６に示す混合比設定回路１４Ｄは、制御信号ＣＳに応じて第１、第２、および第３の混合段電流源１２３，１２４，１２７を構成する合計６つの定電流源１２３ａ，１２３ｂ；１２４ａ，１２４ｂ；１２７ａ，１２７ｂのオン／オフを制御する。ただし、この混合比設定回路１４Ｄは、第１、第２、および第３の混合段電流源１２３，１２４，１２７のうちの、同時には１つの混合段電流源を必ずオフにした状態とし、他の２つの混合段電流源について、図２を参照して説明したオン／オフ制御と同様のオン／オフ制御を行なう。例えば第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオフにして、第１および第２の混合段電流源１２３，１２４について、図２を参照した第１〜第３のモードを実現するオン／オフ制御を行なう。また、例えば第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオフにしたときは、第１および第３の混合段電流源１２３，１２７について、以下の第４〜第６のモードを実現するオン／オフ制御を行なう。
【００８０】
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオンにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオフにする第４のモード、
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂのうちの一方の定電流源（ここでは定電流源１２３ａとする）をオンにするとともに他方の定電流源１２３ｂをオフにし、かつ第３の混合段電流源１２７についても、それを構成する２つの定電流源１２７ａ，１２７ｂのうちの一方の定電流源（ここでは定電流源１２７ａとする）をオンにするとともに他方の定電流源１２７ｂをオフにする第５のモード、および
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオフにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオンにする第６のモード
第１の混合段定電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオフにしたときは、第２および第３の混合段電流源１２４，１２７について以下の第７〜第９のモードを実現する制御が行なわれる。
【００８１】
・第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオンにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオフにする第７のモード、
・第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂのうちの一方の定電流源（ここでは定電流源１２４ａとする）をオンにするとともに他方の定電流源１２４ｂをオフにし、かつ第３の混合段電流源１２７についても、それを構成する２つの定電流源１２７ａ，１２７ｂのうちの一方の定電流源（ここでは定電流源１２７ａとする）をオンにするとともに他方の定電流源１２７ｂをオフにする第８のモード、および
・第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオフにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオンにする第９のモード
図５に示すもう一方の混合回路１３Ｂについても上記の第１〜第９のモードの制御が行なわれる。ただし、第４のモードは第１のモードと、第７のモードは第３のモードと、第９のモードは第６のモードと、それぞれ同一である。従って、実際には６種類のモードの制御が行なわれる。
【００８２】
表４は、図５に示す第４実施形態の差動出力バッファ１００Ｄで実現可能な強調の一覧を示した表である。
【００８３】
【表４】
【００８４】
この表４に示すように、図４に示す差動出力バッファ１００Ｄの場合、強調のレベルを２タップにわたって多段階に変化させることができる。
【００８５】
ここでは、２タップにわたる強調を行なう差動出力バッファを示したが、３タップ以上にわたる強調を行なう差動出力バッファについて同様の思想の下で実現可能である。
【符号の説明】
【００８６】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 混合段
１１，１２ａ，１２ｂ，１２ｃ，１３ａ，１３ｂ，１３ｃ バッファ
１２，１３，１３Ｄ 混合回路
１４，１４Ｄ 混合比設定回路
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ 出力段
２１，２２，２６ 出力段差動トランジスタ対
２１ａ，２１ｂ，２２ａ，２２ｂ，２３，２４，２６ａ，２６ｂ，２７，１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２４ａ，１２４ｂ，１２６ａ，１２６ｂ トランジスタ
１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ 差動出力バッファ
１２１，１２２，１２６ 混合段差動トランジスタ対
１２３，１２４，１２７ 混合段電流源
１２３ａ，１２３ｂ，１２４ａ，１２４ｂ，１２７ａ，１２７ｂ 定電流源
１２５ａ，１２５ｂ 混合段負荷抵抗
【技術分野】
【０００１】
本発明は、差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファに関する。
【背景技術】
【０００２】
差動データ信号を送受信する伝送システムが広く用いられている。この差動データ信号の送受信にあたっては、伝送途中の配線等で生じる高周波信号減衰ひずみを補償するために、プリエンファシスと呼ばれる技術が採用されている。プリエンファシスとは信号の立ち上がり部分や立ち下がり部分の振幅を送信側で強調して送信することで受信側での高周波信号減衰ひずみを補償する技術である。このプリエンファシス技術においては、その伝送路等に応じて信号の立上り部分や立下がり部分の強調の程度を様々に調整する機能が必要である。また、信号の立上がりや立下がりの直後は強く強調し、その後強調の程度を少し下げ、さらにその後弱く強調するなど、強調のレベルを変えながら複数段にわたって強調することも行なわれている。例えばＩＥＥＥ８０２．３の通信規格の１つであり１ｍまでのプリント基板上の伝送規格である１０Ｇ−ＫＲでは、３段にわたって強調する機能が求められている。
【０００３】
このように、エンファシス技術では、振幅の強調のレベルを何段階にも変化させ、かつ時間的にも強調のレベルを変化させながら強調を複数段にわたって持続させることが必要である。
【０００４】
ここで、特許文献１には、振幅の強調レベルを何段階にも変化させる技術、および、強調レベルを変化させながら時間的に複数段にわたり強調を持続させる技術が提案されている。この特許文献１で提案されている技術は、電流減算を実施する第１の差動対をもつプリドライバ段とそのプリドライバ段に電気的に接続されプリドライバ段からの第２のデータ信号を受信する、伝送ラインに出力信号を伝送する第２の差動対をもつ出力ドライバ段とで構成されている。プリドライバ段では、強調のレベルを表わす信号が生成される。このプリドライバ段では、強調のレベルを正確に表わす信号を生成することが可能である。出力ドライバ段には、プリドライバ段で生成された信号が差動対のトランジスタのゲートに入力され、ドレインが伝送ラインに接続される。ところが、この出力ドライバ段において、強調のレベルが不正確になってしまう場合がある。すなわち、出力ドライバ段のゲートに入力される差動入力信号の振幅が小さいときには、出力ドライバ段は所定の増幅率を持つ。ところが、差動入力信号の振幅が大きくなると、出力ドライバ段は飽和し、増幅率が小さくなる。このため、プリドライバ段から入力される信号の振幅によって出力信号の振幅を正確に制御することができず、プリドライバ段で生成した信号によって表現される強調のレベルを実現することができなくなる。
【０００５】
エンファシス技術においては上述の通り、振幅の強調レベルを何段階にも調整可能な機能が必要であり、各強調レベルには正確さが求められる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２１９８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、負荷容量やチップ面積を増やすことなく複数段にわたる高精度な強調が可能な差動出力バッファを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明の差動出力バッファは、差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファであって、
差動データ信号と、その差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号とを、所定の比率で混合した、混合差動データ信号を生成する混合回路を有する混合段と、
それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の出力段電流源から出力段動作電流が供給される第１および第２の出力段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの出力段負荷抵抗に共通に接続され、第１の出力段差動トランジスタ対のゲートに差動データ信号が入力され、第２の出力段差動トランジスタ対のゲートに混合差動データ信号が入力され、ドレインから強調済み差動データ信号を出力する出力段とを有し、
上記混合段が、所要の強調量に応じて、混合回路での差動データ信号と反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する混合比設定回路を含むことを特徴とする。
【０００９】
本発明の差動出力バッファは、上記混合段が、上記混合比を１：０、１：１、０：１のいずれかに設定するものである。このように、前掲の特許文献１で採用されているような中途半端な混合比を採用しないことにより、出力段の非線形性は問題とならず、高精度な強調が可能である。また、この差動出力バッファは、負荷容量やチップ面積を増加させることなく、実現可能である。
【００１０】
ここで本発明の差動増幅バッファは、
上記混合回路が、それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の混合段電流源から第１の混合段動作電流が供給される第１および第２の混合段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの混合段負荷抵抗に共通に接続され、第１の混合段差動トランジスタ対のゲートに差動データ信号が入力され、第２の混合段差動トランジスタ対のゲートに反転遅延差動データ信号が入力され、ドレインから混合差動データ信号を出力し、
上記混合比設定回路が、第１および第２の混合段差動トランジスタ対のそれぞれへの、第１および第２の混合段電流源からの混合段動作電流の供給を許可／禁止するか、もしくは、前記差動データ信号および反転遅延差動データ信号の入力を許可／禁止することを特徴とする差動出力バッファであってもよい。
【００１１】
このように構成すると、混合回路は、特許文献１のプリドライバ段回路と同様な回路構成をもち、混合比設定回路により、その混合回路に対し許可／禁止という二値的な制御を行なうことで、上記の混合比を実現することができる。
【００１２】
また、この場合さらに、第１および第２の混合段電流源が、第１の混合段動作電流と、その第１の混合段動作電流の２倍の混合段動作電流とを切り換えて供給するものであり、混合比設定回路が、混合比を１：１に設定するときには、第１および第２の混合段差動トランジスタ対のそれぞれへの第１および第２の混合段電流源からの第１の混合段動作電流の供給を許可し、混合比を１：０もしくは０：１に設定するときには、第１および第２の混合段差動トランジスタ対の一方のみへの第１および第２の混合段電流源の対応する一方からの２倍の混合段動作電流の供給を許可する差動出力バッファであってもよい。
【００１３】
このような簡単な電流切替えで、許可／禁止を切り替えることができる。
【００１４】
さらに、本発明の差動出力バッファにおいて、
上記混合回路が、第１および第２の混合差動データ信号を生成する第１および第２の混合回路を含み、
上記第２の出力段電流源が互いに異なる電流を供給する第１および第２の強調用電流源を含み、
上記第２の出力段差動トランジスタ対が、それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の強調用電流源から出力段動作電流が供給される第１および第２の強調用差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれ出力段負荷抵抗に接続され、第１の強調用差動トランジスタ対のゲートに第１の混合差動データ信号が入力され、第２の強調用差動トランジスタ対のゲートに第２の混合差動データ信号が入力され、
上記混合比設定回路が、第１および第２の混合回路のそれぞれでの差動データ信号と反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する差動出力バッファであることが好ましい。
【００１５】
このように構成すると、強調のレベルの数をさらに増やすことができる。
【００１６】
さらに本発明の差動出力バッファが、上記混合回路に、上記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号を入力し、
上記混合比設定回路が、前記差動データ信号と、前記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号との混合比を、１：０：０、１：１：０、１：０：１、０：１：０、０：０：１、０：１：１のいずれかに設定することを特徴とする差動出力バッファであることが好ましい。
【００１７】
このように構成すると、レベルを時間的に複数段に変更する強調を行なうことが可能である。
【００１８】
また、本発明の差動出力バッファは、上記第２の出力段電流源が供給する出力段動作電流が上記第１の出力段電流源が供給する出力段動作電流より小さい差動出力バッファであってもよい。
【００１９】
このように互いに異なる出力段動作電流とすることにより、それらの組合せの数を増やし、さらに多数の強調を行なうことができる。
【発明の効果】
【００２０】
上記の通り、本発明の差動出力バッファによれば、負荷容量やチップ面積を増やすことなく複数段にわたる高精度な強調を行なうことが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態としての差動出力バッファの回路図である。
【図２】図１に示す差動出力バッファの混合段を構成する混合回路の一例を示す回路図である。
【図３】本発明の第２実施形態の差動出力バッファの回路図である。
【図４】本発明の第３実施形態の差動出力バッファの回路図である。
【図５】本発明の第４実施形態の差動出力バッファの回路図である。
【図６】図５に示す第４実施形態の差動出力バッファの混合回路の回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を説明する。
【００２３】
図１は、本発明の第１実施形態としての差動出力バッファの回路図である。
【００２４】
図１に示す差動出力バッファ１００Ａは、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの変化を強調した強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂを出力する回路である。
【００２５】
この差動出力バッファ１００Ａは、混合段１０Ａと出力段２０Ａとを有する。
【００２６】
混合段１０Ａは、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、その差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを所定時間だけ遅延し（ここでは、遅延の時間単位を「タップ」と称する。ここでは、この所定時間は１タップとする）、さらに反転した、反転遅延時間差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを後述する混合比で混合した、混合差動データ信号を生成する。
【００２７】
混合段１０Ａは、第１のバッファ１１と、混合回路１２とを有する。
【００２８】
バッファ１１には、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂが入力され、その差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと同一論理の差動データ信号ＶＡ１，ＶＡ２を出力する。この第１のバッファ１１は必須では無いが、差動データ信号ＶＡ１，ＶＡ２のタイミングを以下に説明する混合回路１２が出力する混合差動データ信号ＶＢ１，ＶＢ２のタイミングとそろえるために、設けることが好ましい。
【００２９】
また、混合回路１２は、第２のバッファ１２ａと第３のバッファ１２ｂとを有する。この混合回路１２のうちの第２のバッファ１２ａには、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂが入力され、第３のバッファ１２ｂには、その差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを１タップだけ遅延させた遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが入力される。混合回路１２では、図１に示されるように、第３のバッファ１２ｂの逆相出力（○の符号が付されている）と第２のバッファ１２ａの正相出力（○の符号が付されていない）とが接続されて出力信号ＶＢ１を出力する第１の出力端子を構成し、第２のバッファ１２ａの逆相出力（○の符号が付されている）と第３のバッファ正相出力（○の符号が付されていない）とが接続されて出力信号ＶＢ２を出力する第２の出力端子を構成している。このように、第２のバッファ１２ａと第３のバッファ１２ｂとの、正相出力と逆相出力とが互いに接続されているため、第２のバッファ１２ａに差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを入力し、第３のバッファ１２ｂに遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂを入力することにより、混合回路１２では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂを反転した信号とが混合される。すなわち、混合回路１２では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを混合して混合差動データ信号ＶＢ１，ＶＢ２を生成する。この混合回路１２では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが反転した反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮが、後述するようにして、１：０、１：１、０：１のいずれかの混合比で混合されて混合差動データ信号ＶＢ１，ＶＢ２が生成される。この混合比は、この図１には明示されていない混合比設定回路（後述する）により設定される。
【００３０】
出力段２０Ａは、第１のトランジスタ２１ａと第２のトランジスタ２１ｂとからなる第１の出力段差動トランジスタ対２１と、第３のトランジスタ２２ａと第４のトランジスタ２２ｂとからなる第２の出力段差動トランジスタ対２２とを有する。
【００３１】
第１の出力段差動トランジスタ対２１を構成する第１および第２のトランジスタ２１ａ，２１ｂのソースは共通に、トランジスタ２３のドレインに接続されている。このトランジスタ２３のソースはグラウンドに接地されており、このトランジスタ２３は定電流源として使われている。第１の出力段差動トランジスタ対２１を構成する第１および第２のトランジスタ２１ａ，２１ｂは、互いに等しい寸法を有している。第２の出力段差動トランジスタ対２２や、混合段の差動トランジスタ対を構成するトランジスタも、同様に、互いに等しい寸法を有する。
【００３２】
第２の出力段差動トランジスタ対２２についても同様であり、この第２の出力段差動トランジスタ対２２を構成する第３および第４のトランジスタ２２ａ，２２ｂのソースは共通に接続され、トランジスタ２４のドレインに接続されている。このトランジスタ２４のソースはグラウンドに接地されており、このトランジスタ２４も定電流源として使われている。
【００３３】
また、第１の出力段差動トランジスタ対２１の、差動データ信号ＶＡ１がゲートに入力される第１のトランジスタ２１ａと、第２の出力段差動トランジスタ対２２の、混合差動データ信号ＶＢ１がゲートに入力される第３のトランジスタ２２ａは、それらのドレインが共通に、一端が電源ＶＤＤに接続された第１の出力段負荷抵抗２５ａの他端に接続されている。また、これと同様に、第１の出力段差動トランジスタ対２１の、差動データ信号ＶＡ２がゲートに入力される第２のトランジスタ２１ｂと、第２の出力段差動トランジスタ対２２の、混合差動データ信号ＶＢ２がゲートに入力される第４のトランジスタ２２ｂは、それらのドレインが共通に、一端が電源ＶＤＤに接続された第２の出力負荷抵抗２５ｂの他端に接続されている。この接続により、第１の出力段負荷抵抗２５ａに接続された第１のトランジスタ２１ａおよび第３のトランジスタ２２ａのドレインと、第２の出力段負荷抵抗２５ｂに接続された第２のトランジスタ２１ｂおよび第４のトランジスタ２２ｂのドレインとの間に、差動データ信号ＶＡ１，ＶＡ２と、混合差動データ信号ＶＢ１，ＶＢ２とを加算し、反転した差動出力信号ＶＯＵＴ，ＶＯＵＴ＿Ｂが出力される。従って、差動出力バッファ１００Ａ全体では、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを混合した差動出力信号ＶＯＵＴ，ＶＯＵＴ＿Ｂを得ることができる。
【００３４】
ここで仮に、混合回路１２および第２の出力段トランジスタ対２２を配置せずに、すなわちプリエンファシスの技術を用いることは止めて、バッファ１１および第１の出力段トランジスタ２１を備えた差動出力バッファを想定する。この差動出力バッファを使って、設計上の、ある伝送路に信号を伝送するのに必要なトランジスタ２１ａ，２１ｂ，２３の寸法を１００％とする。この仮想的な差動出力バッファと比べたとき、図１に示す差動出力バッファ１００Ａは、その設計上の伝送路に信号を伝送するにあたり、第１の出力段トランジスタ対２１を構成する第１および第２のトランジスタ２１ａ，２１ｂおよび定電流源用のトランジスタ２３は、例えば６０％の寸法でよく、第２の出力段差動トランジスタ対２２を構成する第３および第４のトランジスタ２２ａ，２２ｂおよび定電流源用のトランジスタ２４は４０％の寸法でよい。これらのトランジスタの寸法は６０％と４０％である必要はなく、強調のレベルに応じて、例えば７０％と３０％、５０％と５０％など、対応する２つのトランジスタを合わせた寸法を１００％にすることができる。ここでは、６０％と４０％とに分けた場合を例に挙げて説明を続ける。
【００３５】
定電流源用のトランジスタ２３は、上記の仮想的な差動出力バッファのトランジスタ対の場合は１００％に対応した定電流を流す必要があるが、図１の差動出力バッファ１００Ａの場合はその定電流の６０％の電流を流せばよく、したがって６０％の寸法でよい。
【００３６】
したがって、その定電流源（トランジスタ２３）に接続されている第１および第２のトランジスタ２１ａ，２１ｂも６０％の寸法でよい。またこれと同様、定電流源用のトランジスタ２４は、４０％の定電流を流せばよく、したがって４０％の寸法でよく、その定電流源（トランジスタ２４）に接続されている第３および第４のトランジスタ２２ａ，２２ｂも４０％の寸法でよい。すなわち、この図１に示す差動出力バッファ１００Ａの出力段２０Ａは、１つの出力段差動トランジスタ対のみを備えたプリエンファシスの技術を使わない出力段と比べ、全体としてほぼ同一サイズでプリエンファシスの技術が組み込まれている。
【００３７】
さらに、第１および第２の出力段トランジスタ対２２，２３の合計の寸法が同一であることから、この出力段２０Ａは、負荷容量を増加させずにプリエンファシスを実現する回路となっている。
【００３８】
図２は、図１に示す差動出力バッファ１００Ａの混合段１０Ａを構成する混合回路の一例を示す回路図である。
【００３９】
この混合回路１２も、図１に示す出力段２０Ａに近似した回路構成を有する。ただし、２つの差動トランジスタ対を構成するトランジスタの間の寸法上の差異はない。
【００４０】
この混合回路１２は第１および第２のトランジスタ１２１ａ，１２１ｂからなる第１の混合段トランジスタ対１２１と、第３および第４のトランジスタ１２２ａ，１２２ｂからなる第２の混合段トランジスタ対１２２とを有する。第１の混合段トランジスタ対１２１を構成する第１および第２のトランジスタ１２１ａ，１２２ｂのソースは共通に、第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方に接続されている。これら２つの定電流源１２３ａ，１２３ｂはそれぞれ、例えば図１の出力段の定電流源と同様、トランジスタ等で構成してもよい。
【００４１】
また、この第１の混合段差動トランジスタ対１２１と同様、第２の混合段差動トランジスタ対１２２を構成する第３および第４のトランジスタ１２２ａ，１２２ｂのソースは、共通に、第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方に接続されている。これら合計４つの定電流源１２３ａ，１２３ｂ，１２４ａ，１２４ｂは、いずれも同一の電流値の電流を流す定電流源である。
【００４２】
また、第１の混合段差動トランジスタ対１２１を構成する第１のトランジスタ１２１ａと、第２の混合段差動トランジスタ対１２２を構成する第３のトランジスタ１２２ａは、それらのドレインが、一端が電源ＶＤＤに接続された第１の混合段負荷抵抗１２５ａの他端に共通に接続されている。
【００４３】
またこれと同様に、第１の混合段差動トランジスタ対１２１を構成する第２のトランジスタ１２１ｂと、第２の混合段差動トランジスタ対１２２を構成する第４のトランジスタ１２４ｂは、それらのドレインが、一端が電源ＶＤＤに接続された第２の混合段負荷抵抗１２５ｂの他端に共通に接続されている。
【００４４】
また、この図２には、混合比設定回路１４が１つのブロックで示されている。この混合比設定回路１４は、制御信号ＣＳに応じて、第１および第２の混合段電流源１２３，１２４を構成する４つの定電流源１２３ａ，１２３ｂ，１２４ａ，１２４ｂのそれぞれを、トランジスタ１２１ａ，１２１ｂ，１２２ａ，１２２ｂのソース電流が流れるように動作させ、又は、ソース電流の流れを遮断する。ここでは、
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方を動作させる（オンにする）とともに第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方を遮断する（オフにする）第１のモード、
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂのうちの一方の定電流源（ここでは定電流源１２３ａとする）をオンにするとともに他方の定電流源１２３ｂをオフにし、かつ第２の混合段電流源１２４についても、それを構成する２つの定電流源１２４ａ，１２４ｂのうちの一方の定電流源（ここでは定電流源１２４ａとする）をオンにするとともに他方の定電流源１２４ａをオフにする第２のモード、および
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオフにするとともに第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオンにする第３のモード
のみ許容されている。これら第１のモード、第２のモード、および第３のモードでは、この図２に示す混合回路１２から、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、反転差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮを、それぞれ、１：０、１：１および０：１の混合比で混合した混合差動データ信号ＶＢ１，ＶＢ２が出力される。
【００４５】
この混合差動データ信号ＶＢ１，ＶＢ２は、図１に示す出力段２０Ａの第２の出力段差動トランジスタ対２２を構成する２つのトランジスタ２２ａ，２２ｂのゲートに入力される。ここで、上記の混合比は、１：０、１：１、０：１のいずれかであるため、第２の出力段差動トランジスタ対２２を構成する２つのトランジスタ２２ａ，２２ｂのゲートには、中途半端なレベルの信号が入力されることはなく、同一レベルの信号が入力されるか、あるいは、一方が論理１、他方が論理０の信号が入力される。これらのいずれの場合にも、差動入力信号の振幅に依存した第２の出力差動トランジスタ対の増幅率の変化に影響されず、一定の状態が得られる。すなわち、前者の場合には、第２の出力段差動トランジスタ対のトランジスタ２２ａ，２２ｂには、それぞれ、電流源２４の電流が１／２ずつ流れる。後者の場合には、トランジスタ２２ａ，２２ｂの一方に、電流源２４の電流が全て流れ、他方の電流はゼロになる。このため、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとを所望の比率で混合した、すなわち、所望の強調レベルの差動出力信号ＶＯＵＴ，ＶＯＵＴ＿Ｂを得ることができる。
【００４６】
これに対し、前掲の特許文献１に開示された技術は、その表３に示されたように、混合回路において、さまざまな混合比Ｃ２：Ｃ３で差動データ信号と反転遅延差動データ信号との混合が行われる。このため、出力段の増幅率の変化により、所望の強調レベルを得ることができない場合がある。例えば、表３の１段目に示された混合比Ｃ２：Ｃ３＝１００％：０％の場合には、所望のレベル（０％）での強調を得ることができる。しかし、例えば表３の３段目に示されたＣ２：Ｃ３＝６０％：４０％の場合には、差動データ信号と反転遅延差動データ信号とが打ち消しあって混合差動データ信号の振幅が小さくなったときに比較して、差動データ信号と反転遅延差動データ信号とが強めあって混合差動データ信号の振幅が大きくなったときには、第２の出力段差動トランジスタ対の増幅率が小さくなる。このため、反転遅延差動データ信号をＣ３＝４０％の比率で混合したことによって期待される所望のレベル（１６％）の強調は実際には得られず、それよりも小さなレベルの強調しか得ることができない。
【００４７】
表１は、図１，図２に示す差動出力バッファ１００Ａにおいて、上記の混合比を変化させたときの、出力段２０Ａの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に含まれる、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとの混合比率を示した表である。この表１中、「ＶＩＮ」は、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの比率を表わし、「ＥＶ」は反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮの比率を表わしている。また、この表１中、「第１」、「第２」は、図１に示す出力段２０Ａを構成する、それぞれ第１および第２の出力段差動トランジスタ対２１，２２の寄与率（％）を表わしている。
【００４８】
【表１】
【００４９】
この表１の（１）の欄は、混合回路１２（図２参照）における、上述の混合比が１：０の第１のモードを示している。この第１のモードでは、第２の出力段差動トランジスタ対２２には、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂのみに由来する信号が入力される。ここで第１および第２の出力段差動トランジスタ対２１，２２は、出力段２０Ａからの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に対し、それぞれ、６０％，４０％ずつ寄与する。したがって、表１の（１）に示す第１のモードでは、強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂに対し「ＶＩＮ」が１００％、「ＥＶ」は０％の寄与率となる。
【００５０】
また、表１の（２）の欄は、混合回路１２（図２参照）における、上述の混合比が１：１の第２のモードを示している。この第２のモードでは、第２の出力段差動トランジスタ対２２には、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと、反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮが、１：１の比率で混合された信号が入力される。したがって、強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂに対する、出力段２０Ａの第２の出力段差動トランジスタ対２２における「ＶＩＮ」と「ＥＶ」の寄与率は、それぞれ２０％，２０％となる。第１の出力段差動トランジスタ対２１は、全て「ＶＩＮ」に寄与しており、その寄与率は６０％であるため、それらを足し合わせると、「ＶＩＮ」が８０％、「ＥＶ」が２０％となる。
【００５１】
また、表１の（３）の欄は、混合回路１２（図２参照）における、上述の混合比が０：１の第３のモードを示している。この第３のモードでは、第２の出力段差動トランジスタ対２２には、反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮのみに由来する信号が入力される。したがって、第２の出力段差動トランジスタ対２２における、強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂに対する、「ＶＩＮ」と「ＥＶ」の寄与は、それぞれ、０％，４０％となる。したがって第１の出力段差動トランジスタ対２１を含めた全体としては、「ＶＩＮ」が６０％、「ＥＶ」が４０％となる。
【００５２】
尚、上述の第１実施形態では、図１に示す第１および第２の出力段差動トランジスタ対２１，２２の寄与率がそれぞれ６０％，４０％であるとして説明したが、これらの寄与率は、要求される強調のレベルに応じて任意に変更することができる。
【００５３】
また、上述の第１実施形態では、図２に示す混合回路１２において、第１および第２の混合段差動トランジスタ対１２１，１２２のいずれにも、同一の電流値の電流を流す定電流源１２３ａ，１２３ｂ；１２４ａ，１２４ｂを２つずつ配置し、混合比設定回路１３でオン／オフを切り替える構成としている。しかしながら、同時にオンとなる定電流源は２つであるため、定電流源は２つとし、それら２つの定電流源の双方を第１の混合段差動トランジスタ対１２１に接続するか、それら２つの定電流源を第１および第２の混合段差動トランジスタ対１２１，１２２に１つずつ接続するか、それら２つの定電流源の双方を第２の混合段差動トランジスタ対１２２に接続するかを切り替える構成としてもよい。
【００５４】
あるいは、第１および第２の混合段差動トランジスタ対１２１，１２２のそれぞれに対応して定電流源を１つずつ配置し、それら合計２つの定電流源をオン／オフしてもよい。この場合、一方の定電流源をオン、他方の定電流源をオフにすると、それら双方の定電流源をオンにした場合と比べ合計の電流値は半分になる。このため、混合差動データ信号のコモンレベル電圧が高くなるとともに、振幅が半分になる。しかし、少なくとも電源電圧ＶＤＤが比較的高い場合には、第２の出力段差動トランジスタ対を、このような混合差動データ信号が入力された場合にもトランジスタ２２ａ，２２ｂの一方に電流源２４の電流が全て流れ、他方の電流はゼロになり、出力信号の振幅が一定に保たれるように設計することが可能である。
【００５５】
また、第１および第２の混合段差動トランジスタ対１２１，１２２それぞれに対応した定電流源は常にオン状態とし、第１および第２の混合段差動トランジスタ対１２１，１２２への入力信号（差動データ信号ＶＩＮ，ＶＩＮ＿Ｂおよび反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮ）の入力をオン／オフしてもよい。
【００５６】
以上説明した第１実施形態およびその各種変形例の思想は、その性質に反しない限り、以下に説明する第２実施形態以降の各実施形態にも適用することができる。
【００５７】
図３は、本発明の第２実施形態の差動出力バッファの回路図である。
【００５８】
この図３に示す差動出力バッファ１００Ｂは、混合段１０Ｂと出力段２０Ｂを有する。混合段１０Ｂには、図１に示す第１実施形態の差動出力バッファ１００Ａの混合段１０Ａと同一の構成（バッファ１１および混合回路１２）に加え、さらに、もう１つの混合回路１３が備えられている。この混合回路１３も、混合回路１２と同様、第４のバッファ１３ａと第５のバッファ１３ｂとからなる２つのバッファを有し、第４のバッファ１３ａには差動データ信号ＶＩＮ，ＶＩＮ＿Ｂが入力され、第５のバッファ１３ｂには遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが入力される。この混合回路１３の具体的な回路構成は、もう一方の混合回路１２（図２参照）と同一であり、重複説明は省略するが、この混合回路１３においても、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとの混合比が１：０、１：１、０：１のいずれかに切り替えられる。
【００５９】
また、この図３に示す差動出力バッファ１００Ｂの出力段２０Ｂには、図１に示す第１実施形態の差動出力バッファ１００Ａの出力段２０Ａと同様の第１および第２の出力段差動トランジスタ対２１，２２に、さらに第３の出力段差動トランジスタ対２６が追加された構成を有する。ただし、この図３に示す第２実施形態の出力段２０Ｂの場合、第２の出力段差動トランジスタ対２２を構成する第３および第４のトランジスタ２２ａ，２２ｂは、前述の第１実施形態で説明した意味における、３０％のサイズ（第１実施形態の場合４０％）となっている。また、トランジスタ２４も３０％のサイズであり、そのトランジスタ２４からなる定電流源は全体の電流値を１００％としたときに３０％の電流値の電流を流す構成となっている。
【００６０】
第３の出力段差動トランジスタ対２６を構成する第５および第６のトランジスタ２６ａ，２６ｂのソースは共通に、トランジスタ２７のドレインに接続されている。このトランジスタ２７のソースはグラウンドに接地されており、定電流源として使われている。
【００６１】
また、第５トランジスタ２６ａのドレインは、第１および第３のトランジスタ２１ａ，２２ａのドレインと共通に接続され、第６のトランジスタ２６ｂのドレインは、第２および第４のトランジスタ２１ｂ，２２ｂのドレインと共通に接続されている。
【００６２】
この第３の出力段差動トランジスタ対２６を構成する第５および第６のトランジスタ２６ａ，２６ｂおよびトランジスタ２７は、第１実施形態で説明した意味における１０％のサイズのトランジスタであり、また、トランジスタ２７に流れる電流の電流値も１０％である。
【００６３】
すなわち、この第２実施形態の差動出力バッファ１００Ｂの場合も、第１、第２、および第３の出力段差動トランジスタ対２１，２２，２３の合計のサイズは１００％となっている。
【００６４】
第２の混合回路１３の出力信号ＶＣ１，ＶＣ２は、第３の出力段トランジスタ対２３を構成する第５および第６のトランジスタ２６ａ，２６ｂの各ゲートに入力される。
【００６５】
表２は、図３に示す差動出力バッファ１００Ｂにおいて、２つの混合回路１２，１３における混合比を変化させたときの、出力段２０Ｂの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に含まれる、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮとの混合比率を示した表である。表１の場合と同様、この表２においても、「ＶＩＮ」は、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの比率を表わし、「ＥＶ」は反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮの比率を表わしている。また、表２中、「第１」、「第２」、「第３」は、図３に示す出力段２０Ｂを構成する、それぞれ、第１ないし第３の出力段差動トランジスタ対２１，２２，２６の寄与率（％）を表わしている。
【００６６】
【表２】
【００６７】
この表２に示すように、図３に示す差動出力バッファ１００Ｂの場合、「ＥＶ」の寄与率を０％から５％きざみで４０％まで変化させることができる。
【００６８】
図４は、本発明の第３実施形態の差動出力バッファの回路図である。
【００６９】
この図４に示す差動出力バッファ１００Ｃは、混合段１０Ｃと出力段２０Ｃとを有する。出力段２０Ｃは、図３に示す第２の実施形態における出力段２０Ｂと同一である。混合段１０Ｃは、図３に示す第２実施形態の混合段１０Ｂと比べ、混合回路１３を構成する第５および第６のバッファ１３ａ，１３ｂのうちの第６のバッファ１３ｂの入力信号が異なっている。すなわち、図３に示す第２実施形態の場合、混合段１０Ｂを構成する第６のバッファ１３ｂには、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂが入力されているが、この図４に示す第２実施形態の場合、混合段１０Ｃを構成する第６のバッファ１３ｂには、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂとは遅延量の異なる第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂが入力される。遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂは、元々の差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを所定の遅延量（１タップ分の遅延量）だけ遅延させた信号である。これに対し、第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂは、例えば元々の差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを２倍の遅延量（２タップ分の遅延量）だけ遅延させた信号である。これにより、この図４に示す第３実施形態の差動出力バッファ１００Ｃでは、強調レベルを変更しながら２タップ分の強調を行なうことができる。
【００７０】
表３は、図４に示す差動出力バッファ１００Ｃにおいて、２つの混合回路１２，１３における混合比を変化させたときの出力段２０Ｃの出力信号（強調済み差動データ信号ＶＯＵＴ，ＶＯＵＴ＿Ｂ）に含まれる、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂと反転遅延データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮと第２の反転遅延差動データ信号ＥＶ２ＩＮ＿Ｂ，ＥＶ２ＩＮとの混合比率を示した表である。表１，表２の場合と同様、この表３においても「ＶＩＮ」は、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂの比率を表わし、「ＥＶ」は反転遅延差動データ信号ＥＶＩＮ＿Ｂ，ＥＶＩＮの比率を表わしている。さらに、「ＥＶ２」は、第２の反転遅延差動データ信号ＥＶ２ＩＮ＿Ｂ，ＥＶ２ＩＮの比率を表わしている。またこの表３中、「第１」、「第２」、「第３」は、これも表２と同様、図４に示す出力段２０Ｃを構成する、それぞれ第１ないし第３の出力段差動トランジスタ２１，２２，２３の各寄与率を表わしている。
【００７１】
【表３】
【００７２】
この表３に示すように、図４に示す第３実施形態の差動出力バッファ１００Ｃの場合、２タップにわたる強調が可能である。
【００７３】
図５は、本発明の第４実施形態の差動出力バッファの回路図である。
【００７４】
この図５に示す差動出力バッファ１００Ｄは、混合段１０Ｄと出力段２０Ｄとを有する。出力段２０Ｄは、図３に示す第２実施形態の出力段２０Ｂや図４に示す第３実施形態の出力段２０Ｃと同一である。混合段１０Ｄは、図３に示す第２実施形態や図４に示す第３実施形態と比べ、混合回路１２Ｄ，１３Ｄがそれぞれ３つのバッファ１２ａ，１２ｂ，１２ｃ；１３ａ，１３ｂ，１３ｃを有する点が異なっている。混合回路１２Ｄ，１３Ｄを構成する３つのバッファ１２ａ，１２ｂ，１２ｃ；１３ａ，１３ｂ，１３ｃには、それぞれ、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂ、遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂ、および第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂが入力される。遅延差動データ信号ＥＶＩＮ，ＥＶＩＮ＿Ｂおよび第２の遅延差動データ信号ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂは、差動データ信号ＶＩＮ，ＶＩＮ＿Ｂを、それぞれ１タップおよび２タップ遅延させた信号である。
【００７５】
図６は、図５に示す第４実施形態の差動出力バッファの混合回路の回路図である。
【００７６】
図５には、２つの混合回路１２Ｄ，１３Ｄが示されているが、それら２つの混合回路１２Ｄ，１３Ｄは同じ構成であり、ここでは一方の混合回路１２Ｄを取り挙げて説明する。
【００７７】
この図６に示す混合回路１２Ｄは、図２に示す混合回路１２と同じ第１および第２の混合段差動トランジスタ対１２１，１２２に加え、第３の混合段差動トランジスタ対１２６が形成されている。この第３の混合段差動トランジスタ対１２６を構成する２つのトランジスタ１２６ａ，１２６ｂのソースは、第３の混合段電流源１２７に共通に接続されている。この第３の混合段電流源１２７は、２つの定電流源１２７ａ，１２７ｂを有する。これらの定電流源１２７ａ，１２７ｂは、他の定電流源１２３ａ，１２３ｂ；１２４ａ，１２４ｂと同一電流値の電流を流す定電流源である。また、この第３の混合段差動トランジスタ対１２６を構成する一方のトランジスタ１２６ａのドレインは、トランジスタ１２１ａ，１２２ａのドレインと共通に接続され、もう一方のトランジスタ１２６ｂのドレインはトランジスタ１２１ｂ，１２２ｂのドレインと共通に接続されている。
【００７８】
この第３の混合段トランジスタ対１２６には、第２の遅延差動データ信号（ＥＶ２ＩＮ，ＥＶ２ＩＮ＿Ｂ）が反転されて入力される。
【００７９】
この図６に示す混合比設定回路１４Ｄは、制御信号ＣＳに応じて第１、第２、および第３の混合段電流源１２３，１２４，１２７を構成する合計６つの定電流源１２３ａ，１２３ｂ；１２４ａ，１２４ｂ；１２７ａ，１２７ｂのオン／オフを制御する。ただし、この混合比設定回路１４Ｄは、第１、第２、および第３の混合段電流源１２３，１２４，１２７のうちの、同時には１つの混合段電流源を必ずオフにした状態とし、他の２つの混合段電流源について、図２を参照して説明したオン／オフ制御と同様のオン／オフ制御を行なう。例えば第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオフにして、第１および第２の混合段電流源１２３，１２４について、図２を参照した第１〜第３のモードを実現するオン／オフ制御を行なう。また、例えば第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオフにしたときは、第１および第３の混合段電流源１２３，１２７について、以下の第４〜第６のモードを実現するオン／オフ制御を行なう。
【００８０】
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオンにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオフにする第４のモード、
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂのうちの一方の定電流源（ここでは定電流源１２３ａとする）をオンにするとともに他方の定電流源１２３ｂをオフにし、かつ第３の混合段電流源１２７についても、それを構成する２つの定電流源１２７ａ，１２７ｂのうちの一方の定電流源（ここでは定電流源１２７ａとする）をオンにするとともに他方の定電流源１２７ｂをオフにする第５のモード、および
・第１の混合段電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオフにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオンにする第６のモード
第１の混合段定電流源１２３を構成する２つの定電流源１２３ａ，１２３ｂの双方をオフにしたときは、第２および第３の混合段電流源１２４，１２７について以下の第７〜第９のモードを実現する制御が行なわれる。
【００８１】
・第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオンにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオフにする第７のモード、
・第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂのうちの一方の定電流源（ここでは定電流源１２４ａとする）をオンにするとともに他方の定電流源１２４ｂをオフにし、かつ第３の混合段電流源１２７についても、それを構成する２つの定電流源１２７ａ，１２７ｂのうちの一方の定電流源（ここでは定電流源１２７ａとする）をオンにするとともに他方の定電流源１２７ｂをオフにする第８のモード、および
・第２の混合段電流源１２４を構成する２つの定電流源１２４ａ，１２４ｂの双方をオフにするとともに第３の混合段電流源１２７を構成する２つの定電流源１２７ａ，１２７ｂの双方をオンにする第９のモード
図５に示すもう一方の混合回路１３Ｂについても上記の第１〜第９のモードの制御が行なわれる。ただし、第４のモードは第１のモードと、第７のモードは第３のモードと、第９のモードは第６のモードと、それぞれ同一である。従って、実際には６種類のモードの制御が行なわれる。
【００８２】
表４は、図５に示す第４実施形態の差動出力バッファ１００Ｄで実現可能な強調の一覧を示した表である。
【００８３】
【表４】
【００８４】
この表４に示すように、図４に示す差動出力バッファ１００Ｄの場合、強調のレベルを２タップにわたって多段階に変化させることができる。
【００８５】
ここでは、２タップにわたる強調を行なう差動出力バッファを示したが、３タップ以上にわたる強調を行なう差動出力バッファについて同様の思想の下で実現可能である。
【符号の説明】
【００８６】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 混合段
１１，１２ａ，１２ｂ，１２ｃ，１３ａ，１３ｂ，１３ｃ バッファ
１２，１３，１３Ｄ 混合回路
１４，１４Ｄ 混合比設定回路
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ 出力段
２１，２２，２６ 出力段差動トランジスタ対
２１ａ，２１ｂ，２２ａ，２２ｂ，２３，２４，２６ａ，２６ｂ，２７，１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２４ａ，１２４ｂ，１２６ａ，１２６ｂ トランジスタ
１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ 差動出力バッファ
１２１，１２２，１２６ 混合段差動トランジスタ対
１２３，１２４，１２７ 混合段電流源
１２３ａ，１２３ｂ，１２４ａ，１２４ｂ，１２７ａ，１２７ｂ 定電流源
１２５ａ，１２５ｂ 混合段負荷抵抗
【特許請求の範囲】
【請求項１】
差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファであって、
前記差動データ信号と、該差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号とを、所定の比率で混合した、混合差動データ信号を生成する混合回路を有する混合段と、
それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の出力段電流源から出力段動作電流が供給される第１および第２の出力段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの出力段負荷抵抗に共通に接続され、第１の出力段差動トランジスタ対のゲートに前記差動データ信号が入力され、第２の出力段差動トランジスタ対のゲートに前記混合差動データ信号が入力され、ドレインから前記強調済み差動データ信号を出力する出力段とを有し、
前記混合段が、所要の強調量に応じて、前記混合回路での前記差動データ信号と前記反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する混合比設定回路を含むことを特徴とする差動出力バッファ。
【請求項２】
前記混合回路が、それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の混合段電流源から第１の混合段動作電流が供給される第１および第２の混合段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの混合段負荷抵抗に共通に接続され、第１の混合段差動トランジスタ対のゲートに前記差動データ信号が入力され、第２の混合段差動トランジスタ対のゲートに前記反転遅延差動データ信号が入力され、ドレインから前記混合差動データ信号を出力し、
前記混合比設定回路が、前記第１および第２の混合段差動トランジスタ対のそれぞれへの、前記第１および第２の混合段電流源からの混合段動作電流の供給を許可／禁止するか、もしくは、前記差動データ信号および反転遅延差動データ信号の入力を許可／禁止することを特徴とする請求項１記載の差動出力バッファ。
【請求項３】
前記第１および第２の混合段電流源が、前記第１の混合段動作電流と、該第１の混合段動作電流の２倍の混合段動作電流とを切り換えて供給するものであり、
前記混合比設定回路が、前記混合比を１：１に設定するときには、前記第１および第２の混合段差動トランジスタ対のそれぞれへの前記第１および第２の混合段電流源からの前記第１の混合段動作電流の供給を許可し、前記混合比を１：０もしくは０：１に設定するときには、前記第１および第２の混合段差動トランジスタ対の一方のみへの前記第１および第２の混合段電流源の対応する一方からの前記２倍の混合段動作電流の供給を許可することを特徴とする請求項２記載の差動出力バッファ。
【請求項４】
前記混合回路が、第１および第２の混合差動データ信号を生成する第１および第２の混合回路を含み、
前記第２の出力段電流源が互いに異なる電流を供給する第１および第２の強調用電流源を含み、
前記第２の出力段差動トランジスタ対が、それぞれの対となるトランジスタのソースが共通に接続され、前記第１および第２の強調用電流源から出力段動作電流が供給される第１および第２の強調用差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれ前記出力段負荷抵抗に接続され、第１の強調用差動トランジスタ対のゲートに前記第１の混合差動データ信号が入力され、第２の強調用差動トランジスタ対のゲートに前記第２の混合差動データ信号が入力され、
前記混合比設定回路が、前記第１および第２の混合回路のそれぞれでの前記差動データ信号と前記反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定することを特徴とする請求項１ないし３のいずれかに記載の差動出力バッファ。
【請求項５】
前記混合回路に、前記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号を入力し、
前記混合比設定回路が、前記差動データ信号と、前記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号との混合比を、１：０：０、１：１：０、１：０：１、０：１：０、０：０：１、０：１：１のいずれかに設定することを特徴とする請求項１ないし４のいずれかに記載の差動出力バッファ。
【請求項１】
差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファであって、
前記差動データ信号と、該差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号とを、所定の比率で混合した、混合差動データ信号を生成する混合回路を有する混合段と、
それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の出力段電流源から出力段動作電流が供給される第１および第２の出力段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの出力段負荷抵抗に共通に接続され、第１の出力段差動トランジスタ対のゲートに前記差動データ信号が入力され、第２の出力段差動トランジスタ対のゲートに前記混合差動データ信号が入力され、ドレインから前記強調済み差動データ信号を出力する出力段とを有し、
前記混合段が、所要の強調量に応じて、前記混合回路での前記差動データ信号と前記反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する混合比設定回路を含むことを特徴とする差動出力バッファ。
【請求項２】
前記混合回路が、それぞれの対となるトランジスタのソースが共通に接続され、第１および第２の混合段電流源から第１の混合段動作電流が供給される第１および第２の混合段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの混合段負荷抵抗に共通に接続され、第１の混合段差動トランジスタ対のゲートに前記差動データ信号が入力され、第２の混合段差動トランジスタ対のゲートに前記反転遅延差動データ信号が入力され、ドレインから前記混合差動データ信号を出力し、
前記混合比設定回路が、前記第１および第２の混合段差動トランジスタ対のそれぞれへの、前記第１および第２の混合段電流源からの混合段動作電流の供給を許可／禁止するか、もしくは、前記差動データ信号および反転遅延差動データ信号の入力を許可／禁止することを特徴とする請求項１記載の差動出力バッファ。
【請求項３】
前記第１および第２の混合段電流源が、前記第１の混合段動作電流と、該第１の混合段動作電流の２倍の混合段動作電流とを切り換えて供給するものであり、
前記混合比設定回路が、前記混合比を１：１に設定するときには、前記第１および第２の混合段差動トランジスタ対のそれぞれへの前記第１および第２の混合段電流源からの前記第１の混合段動作電流の供給を許可し、前記混合比を１：０もしくは０：１に設定するときには、前記第１および第２の混合段差動トランジスタ対の一方のみへの前記第１および第２の混合段電流源の対応する一方からの前記２倍の混合段動作電流の供給を許可することを特徴とする請求項２記載の差動出力バッファ。
【請求項４】
前記混合回路が、第１および第２の混合差動データ信号を生成する第１および第２の混合回路を含み、
前記第２の出力段電流源が互いに異なる電流を供給する第１および第２の強調用電流源を含み、
前記第２の出力段差動トランジスタ対が、それぞれの対となるトランジスタのソースが共通に接続され、前記第１および第２の強調用電流源から出力段動作電流が供給される第１および第２の強調用差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれ前記出力段負荷抵抗に接続され、第１の強調用差動トランジスタ対のゲートに前記第１の混合差動データ信号が入力され、第２の強調用差動トランジスタ対のゲートに前記第２の混合差動データ信号が入力され、
前記混合比設定回路が、前記第１および第２の混合回路のそれぞれでの前記差動データ信号と前記反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定することを特徴とする請求項１ないし３のいずれかに記載の差動出力バッファ。
【請求項５】
前記混合回路に、前記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号を入力し、
前記混合比設定回路が、前記差動データ信号と、前記所定の時間が互いに異なる第１および第２の反転遅延差動データ信号との混合比を、１：０：０、１：１：０、１：０：１、０：１：０、０：０：１、０：１：１のいずれかに設定することを特徴とする請求項１ないし４のいずれかに記載の差動出力バッファ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２０４９４８（Ｐ２０１２−２０４９４８Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６５７３３（Ｐ２０１１−６５７３３）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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