情報処理システム及び画像形成装置
【課題】待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図り、待機状態から高速に起動、復帰させるようにする。
【解決手段】 画像情報の処理を行うシステムコントローラASIC A1と、CPU A2と、ROM/RAM A3と、RESET IC A5と、プルアップ抵抗A6とにより構成される画像処理部、プリンタ、スキャナ等の制御を行うエンジンコントローラASIC B2と、CPUB1と、ROM/RAM B3とにより構成される画像形成部により構成され、各部位に対して電源供給ユニットC0からの電源の供給を制御するレギュレータC1〜C5が備えられている。ASIC A1は、レギュレータC1、C2、C4、C5を制御し、起動、待機、復帰の制御を行うと共に、接続されている入出力装置の入出力インタフェースの出力部に対するハイインピーダンス制御を行い、入出力インタフェースの入力を含む部分における貫通電流防止制御を行う。
【解決手段】 画像情報の処理を行うシステムコントローラASIC A1と、CPU A2と、ROM/RAM A3と、RESET IC A5と、プルアップ抵抗A6とにより構成される画像処理部、プリンタ、スキャナ等の制御を行うエンジンコントローラASIC B2と、CPUB1と、ROM/RAM B3とにより構成される画像形成部により構成され、各部位に対して電源供給ユニットC0からの電源の供給を制御するレギュレータC1〜C5が備えられている。ASIC A1は、レギュレータC1、C2、C4、C5を制御し、起動、待機、復帰の制御を行うと共に、接続されている入出力装置の入出力インタフェースの出力部に対するハイインピーダンス制御を行い、入出力インタフェースの入力を含む部分における貫通電流防止制御を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理システム及び画像形成装置に係り、特に、装置不使用時の待機電力を低減することができる情報処理システム及び画像形成装置に関する。
【背景技術】
【０００２】
各種の入出力機器が接続される情報処理システム、情報処理システムを含む画像形成装置は、使用されていないときにも、何時でも直ちに使用することができるように電源を投入した状態で待機させられているのが一般的である。このため、待機時の消費電力を極力低減することが、装置の省エネルギー化を図る上で重要である。例えば、コピー、プリンタ、マルチファンクションプリンタ等の画像形成装置について見ると、その待機電力を低減するためには、「必要最小限の部位を残して、他の電源を落とす」ということが重要となる。ここいう「必要最小限の部位」とは、電源制御を行う部位、復帰要因を検出する部位等であり、従来技術によるこれらの装置は、待機状態のときに電源制御を行う部位、復帰要因を検出する部位等にだけ電力の供給を行い、他の部位への電力の供給を停止するように構成されるのが一般的である。
【０００３】
なお、この種の複合機の省エネに関する従来技術として、例えば、特許文献１等に記載された技術が知られている。
【特許文献１】特開２００３−８９２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述した従来技術は、待機状態のときに電源制御を行う部位、復帰要因を検出する部位等にだけ電力の供給を行い、他の部位への電力の供給を停止するように構成されているので、装置の省エネルギー化を図ることができるものであるが、前述のような電源制御を行うことにより、電源ＯＮ、ＯＦＦの論理的な順番が複雑化し、電源をＯＮ、ＯＦＦする順番に注意しなければなず、また、内部の回路デバイス相互間の電源の回り込み、特に、電源ＯＦＦの回路デバイスへの電源の回り込みに注意しなければならないという問題点を生じさせる。
【０００５】
本発明の目的は、前述した従来技術の問題点を解決し、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができるようにした情報処理システム及び画像形成装置を提供することにある。
【課題を解決するための手段】
【０００６】
前述の目的を達成するための本発明の第１の手段は、複数の入出力装置が接続されて構成される情報処理システムにおいて、システム制御コントローラを備え、該システム制御コントローラは、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段が、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする。
【０００７】
また、本発明の第２の手段は、前記第１の手段において、前記システム制御コントローラが、ハンドシェイクでシステムの起動、待機、復帰の制御を行うことを特徴とする。
【０００８】
また、本発明の第３の手段は、前記第１の手段において、前記システム制御コントローラが、システムの待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする。
【０００９】
また、本発明の第４の手段は、前記第１の手段において、前記システム制御コントローラが、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする。
【００１０】
また、本発明の第５の手段は、前記第１の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする。
【００１１】
また、本発明の第６の手段は、前記第１の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする。
【００１２】
また、本発明の第７の手段は、前記第１の手段において、前記システム制御コントローラが、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする。
【００１３】
また、本発明の第８の手段は、画像形成を制御するエンジンコントローラと、画像データのハンドリングを行うシステム制御コントローラとを有し、前記エンジンコントローラが前記システム制御コントローラから制御されて画像の形成を行う画像形成装置において、前記システム制御コントローラが、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段が、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする。
【００１４】
また、本発明の第９の手段は、前記第８の手段において、前記システム制御コントローラが、ハンドシェイクで画像形成装置の起動、待機、復帰の制御を行うことを特徴とする。
【００１５】
また、本発明の第１０の手段は、前記第８の手段において、前記システム制御コントローラが、画像形成装置の待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする。
【００１６】
また、本発明の第１１の手段は、前記第８の手段において、前記システム制御コントローラが、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする。
【００１７】
また、本発明の第１２の手段は、前記第８の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする。
【００１８】
また、本発明の第１３の手段は、前記第８の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする。
【００１９】
また、本発明の第１４の手段は、前記第８の手段において、前記エンジンコントローラ、前記システム制御コントローラが、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする。
【００２０】
前述した本発明の第１〜第７の手段によれば、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができるようにした情報処理システムを提供することができ、また、本発明の第８〜第１４の手段によれば、前述と同様な効果を奏することができる画像形成装置を提供することができる。
【発明の効果】
【００２１】
本発明によれば、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による情報処理システム及び画像形成装置の実施形態を図面により詳細に説明する。なお、以下に説明する本発明の実施形態は、本発明を画像形成装置に適用したものとして説明するが、本発明は、ディスプレイ、ＨＤドライバ、ＤＶＤドライバ等の外部記憶装置、プリンタ等の複数の入出力装置が接続されて構成される情報処理システムにも適用することができる。
【００２３】
図１は本発明の一実施形態による画像形成装置の構成を示すブロック図である。図１において、Ａ１はシステムコントローラＡＳＩＣ、Ａ２、Ｂ１はＣＰＵ、Ａ３、Ｂ３はＲＯＭ／ＲＡＭ、Ａ５はＲＥＳＥＴ ＩＣ、Ａ６はプルアップ抵抗、Ｂ２はエンジンコントローラＡＳＩＣ、Ｃ０は電源供給ユニット、Ｃ１〜Ｃ５はレギュレータ、Ｅ１はＰＣＩバス、Ｅ２はＩ／Ｏインタフェース、Ｅ３はデータ出力、Ｅ４はＰＣインタフェース、Ｄ１は復帰要因検出部である。
【００２４】
本発明の一実施形態による画像形成装置は、図１に示すように、画像情報に対する処理を行うシステムコントローラＡＳＩＣ Ａ１と、ＣＰＵ Ａ２と、ＲＯＭ／ＲＡＭ Ａ３と、ＲＥＳＥＴ ＩＣ Ａ５と、プルアップ抵抗 Ａ６とにより構成される画像処理部、プリンタ、スキャナ等の制御を行うエンジンコントローラＡＳＩＣ Ｂ２と、ＣＰＵＢ１と、ＲＯＭ／ＲＡＭ Ｂ３とにより構成される画像形成部により構成され、各部位に対して電源供給ユニットＣ０からの電源の供給を制御するレギュレータＣ１〜Ｃ５が備えられている。
【００２５】
そして、システムコントローラＡＳＩＣ Ａ１は、主として画像データのハンドリング（圧縮伸張、回転等）、ＣＰＵやメモリに対するインターフェース、ネットワークやＵＳＢ、ＨＤＤやＳＤカード等の各種Ｉ／ＯインターフェースＥ２、エンジンコントローラインターフェースＥ１、ＰＣを接続するＰＣインタフェースＥ４、後述する復帰信号、ＰＣインタフェースＥ４から入力される何等かの指示情報、あるいは、図示しないネットワークインタフェースを介して送信されてくる処理要求等を検出する復帰要因検出部Ｄ１を有すると共に、電源制御機能を備えている。電源制御機能は、各部位への電源の供給を制御するためレギュレータＣ５、Ｃ４、Ｃ１、Ｃ２を制御する電源制御信号Ｓ１〜Ｓ４を出力する。
【００２６】
システムコントローラのＣＰＵ Ａ２は、プリンタの描画処理や、システムコントローラＡＳＩＣ Ａ１の制御等を司る。ＲＯＭ／ＲＡＭ Ａ３は、プログラム、画像データ等を格納するメモリである。また、ＲＥＳＥＴＩＣ Ａ５は、システムコントローラＡＳＩＣ Ａ１に供給される電源電圧を監視し、一定条件以上の電圧になると、出力信号Ｓ９ ＲＥＳＥＴＥを動作させてシステムコントローラＡＳＩＣ Ａ１に知らせる。プルアップ抵抗Ａ６は、エンジンコントローラインターフェースＥ１、すなわち、ＰＣＩバスに対するプルアップ抵抗であり、レギュレータＣ１の電源出力Ｐ２により、ＰＣＩバスをプルアップする。
【００２７】
エンジンコントローラＡＳＩＣ Ｂ２は、システムコントローラＡＳＩＣ Ａ２からＰＣＩバスを介した画像データを入力して、図示しないプリンタの書き込み系に同期させてからインタフェースＥ３に出力する。エンジンコントローラのＣＰＵ Ｂ１は、主に、エンジンコントローラＡＳＩＣ Ｂ２の制御等を司る。ＲＯＭ／ＲＡＭ Ｂ３は、プログラム等を格納するメモリである。
【００２８】
レギュレータＣ１〜Ｃ５は、電源ユニットＣ０からの電源出力Ｐ１を受け、システムコントローラＡＳＩＣ Ａ１から出力される電源制御信号Ｓ１〜Ｓ４の状態を見て、電源出力Ｐ２〜Ｐ６を出力制御する。但し、レギュレータＣ３は、電源ユニットＣ０から電源出力Ｐ１が供給されている限り常に電源出力Ｐ３を出力している。
【００２９】
ＷＡＫＥＩＯ信号 Ｓ８は、省エネ状態から復帰するための要因信号であり、例えば、ドアーカバーセンサや操作部のスイッチ、ＡＤＦ開閉センサ、用紙検出センサ等の主としてセンサ系からの信号であり、システムコントローラＡＳＩＣ Ａ１の内部に設けられる復帰要因検出部Ｄ１で検出され、システムを復帰させるために用いられる。また、システムコントローラＡＳＩＣ Ａ１の内部に設けられる復帰要因検出部Ｄ１は、インタフェースＥ４からの制御信号、Ｉ／ＯインタフェースＥ２からの信号をも検出し、これによりシステムを復帰させることができる。この場合におけるシステムの復帰は、ＣＰＵ Ａ２の電源が落とされてシステムが待機している場合には、ハードウェアにより復帰動作が行われ、ＣＰＵ Ａ２に電源が供給された状態でシステムが待機している場合には、復帰指示が復帰要因検出部Ｄ１からＣＰＵ Ａ２に報告されてソフトウェアにより復帰動作が行われる。
【００３０】
前述において、システムコントローラＡＳＩＣ Ａ１に入力される信号として、ＶＤＥＴＰＣＩ信号Ｓ５があり、この信号は、エンジンコントローラＡＳＩＣ Ｂ２の電源状態を知らせる信号である。また、すでに触れたように、電源制御信号Ｓ１〜Ｓ４は、それぞれ、 ＰＯＮＰＣＩ Ｓ１、ＰＯＮＥＮＧ Ｓ２、ＰＯＮＰＵＰ Ｓ３、ＰＯＮＣＴＬ Ｓ４である。
【００３１】
図２は前述のように構成される本発明の実施形態による画像形成装置における電源ＯＮ時の立ち上げシーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＩＤＬＥステージ、ＰＯ１ステージ、ＰＯ２ステージ、及び、ＡＣＴステージの４つのステージからなる。
【００３２】
ＩＤＬＥステージ
電源が投入されると、電源ユニットＣ０から電源Ｐ１が出力され、レギュレータＣ３は、これを受けて電源Ｐ３を出力してシステムコントローラＡＳＩＣ Ａ１に電源の供給を開始する。一方、電源Ｐ３の立ち上がりを受けて、リセットＩＣ Ａ５が所定の時間後にパワーオンリセット信号Ｓ９としてのＲＥＳＥＴＥをＨレベルにディアサートするので、システコントローラＡＳＩＣ Ａ１のリセットが解除される。システコントローラＡＳＩＣ Ａ１は、ＣＰＵ Ｂ１や、ＲＯＭ／ＲＡＭ Ｂ３等のエンジン回路へ電源を投入するため、電源のＯＦＦ時にＬレベルとなっていたＰＯＮＥＮＧ Ｓ２信号をＬレベルにアサートしたままとし、また、エンジンコントローラＡＳＩＣ Ｂ２へ電源を投入するため、前述と同様に電源のＯＦＦ時にＬレベルとなっていたＰＯＮＰＣＩ Ｓ１信号をＬレベルにアサートしたままとする。これらの信号Ｓ１、Ｓ２のＬレベルアサートを受けて、レギュレータＣ４、Ｃ５のそれぞれは、電源Ｐ５、Ｐ６を出力し、目的デバイスへ電源の供給を開始する。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号が電源供給を受けてＨレベルに上がるのを、すなわち、レギュレータＣ５からの電源Ｐ６がエンジンコントローラＡＳＩＣ Ｂ２に供給されてＨレベルに上がるのを待つ。ここまでが、ＩＤＬＥステージである。
【００３３】
ＰＯ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号が電源供給を受けてＨレベルに上がったことを検出すると、ＰＯＮＣＴＬ Ｓ４信号をＬレベルにアサートする。これは、ＣＰＵ Ａ２や、ＲＯＭ／ＲＡＭ Ａ３に電源を供給するためである。ＰＯＮＣＴＬ Ｓ４信号がＬレベルにアサートされると、レギュレータＣ２は、電源Ｐ４の出力を行う。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号がレギュレータＣ２からの電源Ｐ４の電源供給を受けてＨレベルに上がるのを待つ。ここまでが、ＰＯ１ステージである。
【００３４】
ＰＯ２ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号が電源供給を受けてＨレベルに上がったことを検出するとＰＯＮＰＵＰ Ｓ３信号をＬレベルにアサートする。これは、インタフェースＥ１であるＰＣＩバスへのプルアップ電源供給をするためである。レギュレータＣ１は、これを受けてＰ２電源Ｐ２を出力をしてプルアップ電源の供給を行う。
【００３５】
なお、本ステージ以降で、システムコントローラＡＳＩＣ Ａ１は、ここまでのステージにおいて、ＶＤＥＴＣＴＬ Ｓ７で電源の投入が有効とされるデバイス（説明している例では、ＣＰＵ Ａ２、ＲＯＭ／ＲＡＭ Ａ３等）とのインターフェース及び各種の入出力装置が接続されるインタフェースＥ２の特に出力端子をＨＩ−Ｚ（ハイインピーダンス）としていたが、このＰＯ２ステージ以降でＨＩ−Ｚ処理を中止してドライブする。これは、相手デバイスの電源が入るまでＨＩ−Ｚ処理をしておかないと、相手のデバイスが壊れてしまう恐れがあるからである。
【００３６】
ＡＣＴステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＵＰ Ｓ３信号のＬレベルへのアサート後、プルアップ電源Ｐ２が確実に立ち上がるのを待ってからＰＣＩ＿ＲＳＴ Ｓ１０信号をＨレベルにディアサートする。このＰＣＩ＿ＲＳＴ Ｓ１０信号がＨレベルにディアサートされたことを受けて、エンジンコントローラＡＳＩＣ Ｂ２は、それまでＨＩ−Ｚ処理を行っていたＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。また、Ａ１システムコントローラＡＳＩＣは、それまでＨＩ−Ｚ処理を行っていたＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。ＰＣＩバスに対するＨＩ−Ｚ処理の中止は、ＰＣＩバスに対するプルアップ電源が入ってからでないと、ＰＣＩバスのインターフェースＥ１の出力電流が電源Ｐ２側のラインへ回りこむ恐れがあるので前述の順番で制御する。
【００３７】
以上で立ち上げシーケンスが終了し、このＡＣＴステージにおいて、図１に示す画像形成装置は、直ちに画像形成のための各種の要求に対する動作を行うことが可能となる。
【００３８】
図３は前述した立ち上げシーケンス終了後に待機状態に移行する待機シーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＡＣＴステージの状態で所定の時間使用されなかったとき、あるいは、ユーザからの待機指示等によって開始されるシーケンスであり、ＰＦ１ステージ、ＰＦ２ステージ、ＰＦ３ステージ、ＰＦ４ステージ、ＭＦＰ ＩＤＬＥステージ、ＢＡＳ Ｆ１ステージ、ＢＡＳ ＩＤＬＥステージの７つのステージからなる。
【００３９】
ＰＦ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＥＮＧ Ｓ２信号をＨレベルにディアサートする。これにより、レギュレータＣ４は、電源Ｐ５の出力を止める。この処理は、エンジンコントローラＡＳＩＣ Ｂ２以外のエンジン系の電源を落とすことを目的とする処理である。
【００４０】
ＰＦ２ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＣＩ＿ＲＳＴ Ｓ１０信号をＬレベルにアサートする。この信号を受けて、エンジンコントローラＡＳＩＣ Ｂ２は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を実施する。また、システムコントローラＡＳＩＣ Ａ１は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を実施する。このＨＩ−Ｚ処理は、ＰＣＩバスへのプルアップ電源を切るより前に実施され、これにより、電源Ｐ２のラインへの出力電流の回り込みを防止するためである。
【００４１】
ＰＦ３ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＵＰ Ｓ３信号をＨレベルにディアサートしてＰＣＩバスに対するプルアップ電源Ｐ２を切る。
【００４２】
ＰＦ４ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＣＩ Ｓ１信号をＨレベルへディアサートしてエンジンコントローラＡＳＩＣ Ｂ２への電源Ｐ６の供給を停止する。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号がＬレベルに下がるのを、すなわち、レギュレータＣ５からの電源Ｐ６のエンジンコントローラＡＳＩＣ Ｂ２への供給が停止してＬレベルに下がるのを待つ。ここまでが、ＰＦ４ステージである。
【００４３】
ＭＦＰ ＩＤＬＥステージ
システムコントローラＡＳＩＣ Ａ１は、電源Ｐ６が切れてＶＤＥＴＰＣＩ Ｓ５信号がＬレベルに下がったことを検出してＭＦＰ ＩＤＬＥステージに入る。ところで、省エネモードにも色々あり、深い省エネと浅い省エネ等複数の省エネモードが存在する。これは、画像形成装置の形態によって異なってくる。例えば、スタンドアローンのコピー機の場合、電源制御を司るシステムコントローラＡＳＩＣ Ａ１と、本体のセンサ用電源（操作部ボタンや、ドア開閉検知等）以外の電源をＯＦＦすることができる。センサで変化を検出して省エネから復帰するため、これらは電源ＯＦＦしない。これを深い省エネと呼ぶ。また、例えば、パーソナルコンピュータ（ＰＣ）等と外部と接続可能なマルチファンクションプリンタの場合、省エネからの復帰を想定してＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等も電源をＯＦＦしない。これを浅い省エネと呼ぶ。ここでは、深い省エネを例として、次の説明を続けるが、浅い省エネの場合、このＭＦＰ ＩＤＬＥステージで待機をする。深い省エネの場合、システムコントローラＡＳＩＣ Ａ１は、さらに、ＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等に対する電源Ｐ４を切断するために、ＰＯＮＣＴＬ Ｓ４信号をＨレベルへディアサートしてレギュレータＣ２からの電源Ｐ４を停止させればよい。
【００４４】
ＢＡＳ Ｆ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＣＴＬ Ｓ４のＨレベルへのディアサートにより電源Ｐ４が切断されて、ＶＤＥＴＣＴＬ Ｓ７信号がＬレベルに落ちるのを待つ。
【００４５】
ＢＡＳ ＩＤＬＥステージ
ＶＤＥＴＣＴＬ Ｓ７信号がＬレベルに落ちれば、深い省エネ状態での待機状態への移行が完了する。電源Ｐ４系に接続されるデバイス（説明している例では、ＣＰＵ Ａ２や、ＲＯＭ／ＲＡＭＡ３）とインターフェースするＡ１システムコントローラＡＳＩＣ Ａ１の出力系端子、例えば、図１に示す例の場合、ＨＤＤ、各種メディアカード等が接続されるインタフェースＥ２の出力系端子は、このＢＡＳ ＩＤＬＥステージからＨＩ−Ｚ処理される。これは、相手デバイスの電源が切れたことによる電流の回り込みを防止するためである。
【００４６】
以上で待機シーケンスが終了し、このＢＡＳ ＩＤＬＥステージにおいて、図１に示す画像形成装置は、深い省エネ状態での待機状態になり、復帰が指示されるまで、この待機状態を続ける。
【００４７】
前述において、ＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等に対する電源Ｐ４を切断することなく、すなわち、浅い省エネ状態で待機した場合、システムコントローラＡＳＩＣ Ａ１は、復帰要因検出部が復帰要因を検出するした場合に、ＣＰＵ Ａ２に割り込みを発生させて、ソフトウエアにより復帰制御させるようにすることができる。
【００４８】
また、前述において、深い省エネの場合、システムコントローラＡＳＩＣ Ａ１は、ＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等に対する電源Ｐ４を切断するために、ＰＯＮＣＴＬ Ｓ４信号をＨレベルへディアサートしてレギュレータＣ２からの電源Ｐ４を停止させるとしたが、本発明は、ＣＰＵ Ａ２とＲＯＭ／ＲＡＭ Ａ３とに対する電源の供給を別々のレギュレータを設けて独立に制御し、ＲＯＭ／ＲＡＭ Ａ３に対する電源の供給を行い、ＣＰＵ Ａ２に対する電源の供給を停止して待機状態に入るように制御することができる。この場合、待機状態でも電源の供給が続けられているシステムコントローラＡＳＩＣ Ａ１の内部に、ＲＯＭ／ＲＡＭ Ａ３に対する電源の供給を行った状態で待機状態となったか否かを示す情報を保持するレジスタを設けておく。このようにすると、復帰時に、ＣＰＵ Ａ２は、レジスタの内容によりＲＯＭ／ＲＡＭ Ａ３が電源の供給が続けられた状態で待機状態となっていたか否かを知ることができ、ＲＯＭ／ＲＡＭ Ａ３に電源の供給が続けられていた場合、ＲＯＭ／ＲＡＭ Ａ３の情報を使用して、直ちに復帰制御を行うことが可能となる。
【００４９】
図４は前述した待機状態から直ちに画像形成のための各種の要求に対する動作を行うことが可能な状態に復帰する復帰シーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＢＡＳ ＩＤＬＥステージ、ＰＲ１ステージ、ＰＲ２ステージ、ＰＲ３ステージ、ＡＣＴステージの５つのステージからなる。
【００５０】
ＢＡＳ ＩＤＬＥステージ
前述した待機シーケンスにおけるＢＡＳ ＩＤＬＥステージと同一のステージであり、ＷＡＫＥ＿ＩＯ Ｓ８信号を通して復帰要因の信号が変化することにより復帰シーケンスが開始される。復帰要因の信号としては、例えば、ユーザがＡＤＦを開閉したことによるセンサからの信号でもよいし、操作部上の何等かのボタン信号でもよい。このステージは、復帰要因を待っているステージである。
【００５１】
ＰＲ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＷＡＫＥ＿ＩＯ Ｓ８を通して復帰要因の変化を検出すると、エンジン系の電源を投入するため、ＰＯＮＰＣＩ Ｓ１信号、ＰＯＮＥＮＧ Ｓ２信号をＬレベルにアサートする。その後、システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＣＩ Ｓ１信号により、レギュレータＣ５からの電源Ｐ６が立ち上がったことを確認するため、ＶＤＥＴＰＣＩ Ｓ５信号がＨレベルになるのを待つ。
【００５２】
ＰＲ２ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号が電源供給を受けてＨレベルに上がりこれを検出すると、自動的にＰＯＮＣＴＬ Ｓ４信号をＬレベルにアサートする。これは、ＣＰＵ Ａ２や、ＲＯＭ／ＲＡＭ Ａ３への電源を供給するためである。ＰＯＮＣＴＬ Ｓ４信号がＬレベルにアサートさけると、レギュレータＣ２は、電源Ｐ４出力する。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号が電源供給を受けてＨレベルに上がるのをまつ。ここまでがＰＲ２ステージである。
【００５３】
ＰＲ３ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号が電源供給を受けてＨレベルに上がりこれを検出すると、自動的にＰＯＮＰＵＰ Ｓ３信号をＬレベルにアサートする。これは、ＰＣＩバスのインタフェースＥ１へのプルアップ電源を供給するためである。レギュレータＣ１は、ＰＯＮＰＵＰ Ｓ３信号をＬレベルにアサートされたことを受けて、電源Ｐ２を出力してプルアップ電源の供給を行う。
【００５４】
なお、このＰＲ３ステージ以降、システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号により電源投入が有効とされるデバイス（説明している例ではＣＰＵ Ａ２、ＲＯＭ／ＲＡＭ Ａ３等）とのインターフェース（特に出力端子）のＨＩ−Ｚ処理を中止してドライブする。ここまでＨＩ−Ｚ処理を続ける理由は、相手デバイスの電源が入るまではＨＩ−Ｚ処理をしておかないと、壊れてしまう恐れがあるからである。
【００５５】
ＡＣＴステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＵＰ Ｓ３信号のＬレベルへのアサート後、プルアップ電源が確実に立ち上がるのを待ってからＰＣＩ＿ＲＳＴ Ｓ１０をＨレベルにディアサートする。このＰＣＩ＿ＲＳＴ Ｓ１０のＨレベルへのディアサートを受けて、エンジンコントローラＡＳＩＣ Ｂ２は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。また、システムコントローラＡＳＩＣ Ａ１は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。このＨＩ−Ｚ処理の中止は、ＰＣＩバスへのプルアップ電源が入ってから実施する必要があり、そうでないと、ＰＣＩバスのインターフェースＥ１信号の出力電流が電源Ｐ２のラインへ回り込む恐れがあるので、前述した順番で制御される。
【００５６】
前述した本発明の実施形態での各シーケンスにおいて、システムコントローラＡＳＩＣ Ａ１の各種インタフェースにおける出力端子のＨＩ−Ｚ処理の制御を状態の遷移に伴って実行することにより、電源の回り込みを防止するとして説明しているが、本発明は、同時に、システムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に対して、その端子に接続される内部回路の保護のために貫通電流防止を図ることができる。
【００５７】
図５はシステムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に付加するゲート回路の例を示す図である。以下、図３に示すシーケンスを参照して図５に示すゲートの制御について説明する。
【００５８】
図５に示すゲート回路は、１つのＡＮＤゲートにより構成されていればよく、例えば、図１に示すシステムコントローラＡＳＩＣ Ａ１のＩＯインタフェースＥ２（ＨＤＤ、各種メディアカード等が接続される）の入力を含む端子に設けられて、入力信号をマスクする機能を有する。このゲート回路は、システムコントローラＡＳＩＣ Ａ１のＩＯインタフェースＥ２だけでなく、電源が切断される可能性のある外部機器が接続されるシステムコントローラＡＳＩＣ Ａ１のインタフェース、エンジンコントローラＡＳＩＣ Ｂ２のインタフェース等に設けられてよい。そして、このＡＮＤゲートの入力側には、ＨＤＤ、各種メディアカード等の入力を含むラインからの信号が入力されると共に、システムコントローラＡＳＩＣ Ａ１から制御信号が入力され、その出力は、システムコントローラＡＳＩＣ Ａ１の内部回路に接続されている。
【００５９】
図３により説明した待機シーケンスにおいて、システムコントローラＡＳＩＣ Ａ１は、エンジン側の電源を停止させた後、ＰＯＮＣＴＬ Ｓ４信号をＨレベルにディアサートしてレギュレータＣ２の電源Ｐ４を停止し、ＣＰＵ Ａ２、ＲＯＭ／ＲＡＭ Ａ３への電源の供給を止めるが、システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＣＴＬ Ｓ４信号をＨレベルにディアサートしたときに、ＩＯインタフェースＥ２に接続されているＨＤＤ、各種メディアカード等の電源をも断とすることができる。この場合に、何の処理も行わないと、システムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に接続される内部回路に貫通電流が流れてしまう場合があり、システムコントローラＡＳＩＣ Ａ１自体が破壊されるおそれがある。そこで、本発明の実施形態では、システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＣＴＬ Ｓ４信号をＨレベルにディアサートしたとき、同時に、図５に示すＡＮＤゲートの制御端子をＨレベルからＬレベルにする。これにより、システムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に接続される内部回路には、Ｌレベルの信号が印加されることになり、電源が切断されたＨＤＤ、各種メディアカード等からの不安定となった入力が印加されないこととなって、回路の貫通電流を防止することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による画像形成装置の構成を示すブロック図である。
【図２】本発明の実施形態による画像形成装置における電源ＯＮ時の立ち上げシーケンスを説明する図である。
【図３】立ち上げシーケンス終了後に待機状態に移行する待機シーケンスを説明する図である。
【図４】待機状態から直ちに画像形成のための各種の要求に対する動作を行うことが可能な状態に復帰する復帰シーケンスを説明する図である。
【図５】システムコントローラＡＳＩＣの各種インタフェースの入力を含む端子に付加するゲート回路の例を示す図である。
【符号の説明】
【００６１】
Ａ１ システムコントローラＡＳＩＣ
Ａ２、Ｂ１ ＣＰＵ
Ａ３、Ｂ３ ＲＯＭ／ＲＡＭ
Ａ５ ＲＥＳＥＴ ＩＣ
Ａ６ プルアップ抵抗
Ｂ２ エンジンコントローラＡＳＩＣ
Ｃ０ 電源供給ユニット
Ｃ１〜Ｃ５ レギュレータ
Ｅ１ ＰＣＩバス
Ｅ２ Ｉ／Ｏインタフェース
Ｅ３ データ出力
Ｅ４ ＰＣインタフェース
Ｄ１ 復帰要因検出部
【技術分野】
【０００１】
本発明は、情報処理システム及び画像形成装置に係り、特に、装置不使用時の待機電力を低減することができる情報処理システム及び画像形成装置に関する。
【背景技術】
【０００２】
各種の入出力機器が接続される情報処理システム、情報処理システムを含む画像形成装置は、使用されていないときにも、何時でも直ちに使用することができるように電源を投入した状態で待機させられているのが一般的である。このため、待機時の消費電力を極力低減することが、装置の省エネルギー化を図る上で重要である。例えば、コピー、プリンタ、マルチファンクションプリンタ等の画像形成装置について見ると、その待機電力を低減するためには、「必要最小限の部位を残して、他の電源を落とす」ということが重要となる。ここいう「必要最小限の部位」とは、電源制御を行う部位、復帰要因を検出する部位等であり、従来技術によるこれらの装置は、待機状態のときに電源制御を行う部位、復帰要因を検出する部位等にだけ電力の供給を行い、他の部位への電力の供給を停止するように構成されるのが一般的である。
【０００３】
なお、この種の複合機の省エネに関する従来技術として、例えば、特許文献１等に記載された技術が知られている。
【特許文献１】特開２００３−８９２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述した従来技術は、待機状態のときに電源制御を行う部位、復帰要因を検出する部位等にだけ電力の供給を行い、他の部位への電力の供給を停止するように構成されているので、装置の省エネルギー化を図ることができるものであるが、前述のような電源制御を行うことにより、電源ＯＮ、ＯＦＦの論理的な順番が複雑化し、電源をＯＮ、ＯＦＦする順番に注意しなければなず、また、内部の回路デバイス相互間の電源の回り込み、特に、電源ＯＦＦの回路デバイスへの電源の回り込みに注意しなければならないという問題点を生じさせる。
【０００５】
本発明の目的は、前述した従来技術の問題点を解決し、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができるようにした情報処理システム及び画像形成装置を提供することにある。
【課題を解決するための手段】
【０００６】
前述の目的を達成するための本発明の第１の手段は、複数の入出力装置が接続されて構成される情報処理システムにおいて、システム制御コントローラを備え、該システム制御コントローラは、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段が、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする。
【０００７】
また、本発明の第２の手段は、前記第１の手段において、前記システム制御コントローラが、ハンドシェイクでシステムの起動、待機、復帰の制御を行うことを特徴とする。
【０００８】
また、本発明の第３の手段は、前記第１の手段において、前記システム制御コントローラが、システムの待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする。
【０００９】
また、本発明の第４の手段は、前記第１の手段において、前記システム制御コントローラが、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする。
【００１０】
また、本発明の第５の手段は、前記第１の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする。
【００１１】
また、本発明の第６の手段は、前記第１の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする。
【００１２】
また、本発明の第７の手段は、前記第１の手段において、前記システム制御コントローラが、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする。
【００１３】
また、本発明の第８の手段は、画像形成を制御するエンジンコントローラと、画像データのハンドリングを行うシステム制御コントローラとを有し、前記エンジンコントローラが前記システム制御コントローラから制御されて画像の形成を行う画像形成装置において、前記システム制御コントローラが、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段が、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段が、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする。
【００１４】
また、本発明の第９の手段は、前記第８の手段において、前記システム制御コントローラが、ハンドシェイクで画像形成装置の起動、待機、復帰の制御を行うことを特徴とする。
【００１５】
また、本発明の第１０の手段は、前記第８の手段において、前記システム制御コントローラが、画像形成装置の待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする。
【００１６】
また、本発明の第１１の手段は、前記第８の手段において、前記システム制御コントローラが、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする。
【００１７】
また、本発明の第１２の手段は、前記第８の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする。
【００１８】
また、本発明の第１３の手段は、前記第８の手段において、前記システム制御コントローラが、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする。
【００１９】
また、本発明の第１４の手段は、前記第８の手段において、前記エンジンコントローラ、前記システム制御コントローラが、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする。
【００２０】
前述した本発明の第１〜第７の手段によれば、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができるようにした情報処理システムを提供することができ、また、本発明の第８〜第１４の手段によれば、前述と同様な効果を奏することができる画像形成装置を提供することができる。
【発明の効果】
【００２１】
本発明によれば、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による情報処理システム及び画像形成装置の実施形態を図面により詳細に説明する。なお、以下に説明する本発明の実施形態は、本発明を画像形成装置に適用したものとして説明するが、本発明は、ディスプレイ、ＨＤドライバ、ＤＶＤドライバ等の外部記憶装置、プリンタ等の複数の入出力装置が接続されて構成される情報処理システムにも適用することができる。
【００２３】
図１は本発明の一実施形態による画像形成装置の構成を示すブロック図である。図１において、Ａ１はシステムコントローラＡＳＩＣ、Ａ２、Ｂ１はＣＰＵ、Ａ３、Ｂ３はＲＯＭ／ＲＡＭ、Ａ５はＲＥＳＥＴ ＩＣ、Ａ６はプルアップ抵抗、Ｂ２はエンジンコントローラＡＳＩＣ、Ｃ０は電源供給ユニット、Ｃ１〜Ｃ５はレギュレータ、Ｅ１はＰＣＩバス、Ｅ２はＩ／Ｏインタフェース、Ｅ３はデータ出力、Ｅ４はＰＣインタフェース、Ｄ１は復帰要因検出部である。
【００２４】
本発明の一実施形態による画像形成装置は、図１に示すように、画像情報に対する処理を行うシステムコントローラＡＳＩＣ Ａ１と、ＣＰＵ Ａ２と、ＲＯＭ／ＲＡＭ Ａ３と、ＲＥＳＥＴ ＩＣ Ａ５と、プルアップ抵抗 Ａ６とにより構成される画像処理部、プリンタ、スキャナ等の制御を行うエンジンコントローラＡＳＩＣ Ｂ２と、ＣＰＵＢ１と、ＲＯＭ／ＲＡＭ Ｂ３とにより構成される画像形成部により構成され、各部位に対して電源供給ユニットＣ０からの電源の供給を制御するレギュレータＣ１〜Ｃ５が備えられている。
【００２５】
そして、システムコントローラＡＳＩＣ Ａ１は、主として画像データのハンドリング（圧縮伸張、回転等）、ＣＰＵやメモリに対するインターフェース、ネットワークやＵＳＢ、ＨＤＤやＳＤカード等の各種Ｉ／ＯインターフェースＥ２、エンジンコントローラインターフェースＥ１、ＰＣを接続するＰＣインタフェースＥ４、後述する復帰信号、ＰＣインタフェースＥ４から入力される何等かの指示情報、あるいは、図示しないネットワークインタフェースを介して送信されてくる処理要求等を検出する復帰要因検出部Ｄ１を有すると共に、電源制御機能を備えている。電源制御機能は、各部位への電源の供給を制御するためレギュレータＣ５、Ｃ４、Ｃ１、Ｃ２を制御する電源制御信号Ｓ１〜Ｓ４を出力する。
【００２６】
システムコントローラのＣＰＵ Ａ２は、プリンタの描画処理や、システムコントローラＡＳＩＣ Ａ１の制御等を司る。ＲＯＭ／ＲＡＭ Ａ３は、プログラム、画像データ等を格納するメモリである。また、ＲＥＳＥＴＩＣ Ａ５は、システムコントローラＡＳＩＣ Ａ１に供給される電源電圧を監視し、一定条件以上の電圧になると、出力信号Ｓ９ ＲＥＳＥＴＥを動作させてシステムコントローラＡＳＩＣ Ａ１に知らせる。プルアップ抵抗Ａ６は、エンジンコントローラインターフェースＥ１、すなわち、ＰＣＩバスに対するプルアップ抵抗であり、レギュレータＣ１の電源出力Ｐ２により、ＰＣＩバスをプルアップする。
【００２７】
エンジンコントローラＡＳＩＣ Ｂ２は、システムコントローラＡＳＩＣ Ａ２からＰＣＩバスを介した画像データを入力して、図示しないプリンタの書き込み系に同期させてからインタフェースＥ３に出力する。エンジンコントローラのＣＰＵ Ｂ１は、主に、エンジンコントローラＡＳＩＣ Ｂ２の制御等を司る。ＲＯＭ／ＲＡＭ Ｂ３は、プログラム等を格納するメモリである。
【００２８】
レギュレータＣ１〜Ｃ５は、電源ユニットＣ０からの電源出力Ｐ１を受け、システムコントローラＡＳＩＣ Ａ１から出力される電源制御信号Ｓ１〜Ｓ４の状態を見て、電源出力Ｐ２〜Ｐ６を出力制御する。但し、レギュレータＣ３は、電源ユニットＣ０から電源出力Ｐ１が供給されている限り常に電源出力Ｐ３を出力している。
【００２９】
ＷＡＫＥＩＯ信号 Ｓ８は、省エネ状態から復帰するための要因信号であり、例えば、ドアーカバーセンサや操作部のスイッチ、ＡＤＦ開閉センサ、用紙検出センサ等の主としてセンサ系からの信号であり、システムコントローラＡＳＩＣ Ａ１の内部に設けられる復帰要因検出部Ｄ１で検出され、システムを復帰させるために用いられる。また、システムコントローラＡＳＩＣ Ａ１の内部に設けられる復帰要因検出部Ｄ１は、インタフェースＥ４からの制御信号、Ｉ／ＯインタフェースＥ２からの信号をも検出し、これによりシステムを復帰させることができる。この場合におけるシステムの復帰は、ＣＰＵ Ａ２の電源が落とされてシステムが待機している場合には、ハードウェアにより復帰動作が行われ、ＣＰＵ Ａ２に電源が供給された状態でシステムが待機している場合には、復帰指示が復帰要因検出部Ｄ１からＣＰＵ Ａ２に報告されてソフトウェアにより復帰動作が行われる。
【００３０】
前述において、システムコントローラＡＳＩＣ Ａ１に入力される信号として、ＶＤＥＴＰＣＩ信号Ｓ５があり、この信号は、エンジンコントローラＡＳＩＣ Ｂ２の電源状態を知らせる信号である。また、すでに触れたように、電源制御信号Ｓ１〜Ｓ４は、それぞれ、 ＰＯＮＰＣＩ Ｓ１、ＰＯＮＥＮＧ Ｓ２、ＰＯＮＰＵＰ Ｓ３、ＰＯＮＣＴＬ Ｓ４である。
【００３１】
図２は前述のように構成される本発明の実施形態による画像形成装置における電源ＯＮ時の立ち上げシーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＩＤＬＥステージ、ＰＯ１ステージ、ＰＯ２ステージ、及び、ＡＣＴステージの４つのステージからなる。
【００３２】
ＩＤＬＥステージ
電源が投入されると、電源ユニットＣ０から電源Ｐ１が出力され、レギュレータＣ３は、これを受けて電源Ｐ３を出力してシステムコントローラＡＳＩＣ Ａ１に電源の供給を開始する。一方、電源Ｐ３の立ち上がりを受けて、リセットＩＣ Ａ５が所定の時間後にパワーオンリセット信号Ｓ９としてのＲＥＳＥＴＥをＨレベルにディアサートするので、システコントローラＡＳＩＣ Ａ１のリセットが解除される。システコントローラＡＳＩＣ Ａ１は、ＣＰＵ Ｂ１や、ＲＯＭ／ＲＡＭ Ｂ３等のエンジン回路へ電源を投入するため、電源のＯＦＦ時にＬレベルとなっていたＰＯＮＥＮＧ Ｓ２信号をＬレベルにアサートしたままとし、また、エンジンコントローラＡＳＩＣ Ｂ２へ電源を投入するため、前述と同様に電源のＯＦＦ時にＬレベルとなっていたＰＯＮＰＣＩ Ｓ１信号をＬレベルにアサートしたままとする。これらの信号Ｓ１、Ｓ２のＬレベルアサートを受けて、レギュレータＣ４、Ｃ５のそれぞれは、電源Ｐ５、Ｐ６を出力し、目的デバイスへ電源の供給を開始する。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号が電源供給を受けてＨレベルに上がるのを、すなわち、レギュレータＣ５からの電源Ｐ６がエンジンコントローラＡＳＩＣ Ｂ２に供給されてＨレベルに上がるのを待つ。ここまでが、ＩＤＬＥステージである。
【００３３】
ＰＯ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号が電源供給を受けてＨレベルに上がったことを検出すると、ＰＯＮＣＴＬ Ｓ４信号をＬレベルにアサートする。これは、ＣＰＵ Ａ２や、ＲＯＭ／ＲＡＭ Ａ３に電源を供給するためである。ＰＯＮＣＴＬ Ｓ４信号がＬレベルにアサートされると、レギュレータＣ２は、電源Ｐ４の出力を行う。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号がレギュレータＣ２からの電源Ｐ４の電源供給を受けてＨレベルに上がるのを待つ。ここまでが、ＰＯ１ステージである。
【００３４】
ＰＯ２ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号が電源供給を受けてＨレベルに上がったことを検出するとＰＯＮＰＵＰ Ｓ３信号をＬレベルにアサートする。これは、インタフェースＥ１であるＰＣＩバスへのプルアップ電源供給をするためである。レギュレータＣ１は、これを受けてＰ２電源Ｐ２を出力をしてプルアップ電源の供給を行う。
【００３５】
なお、本ステージ以降で、システムコントローラＡＳＩＣ Ａ１は、ここまでのステージにおいて、ＶＤＥＴＣＴＬ Ｓ７で電源の投入が有効とされるデバイス（説明している例では、ＣＰＵ Ａ２、ＲＯＭ／ＲＡＭ Ａ３等）とのインターフェース及び各種の入出力装置が接続されるインタフェースＥ２の特に出力端子をＨＩ−Ｚ（ハイインピーダンス）としていたが、このＰＯ２ステージ以降でＨＩ−Ｚ処理を中止してドライブする。これは、相手デバイスの電源が入るまでＨＩ−Ｚ処理をしておかないと、相手のデバイスが壊れてしまう恐れがあるからである。
【００３６】
ＡＣＴステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＵＰ Ｓ３信号のＬレベルへのアサート後、プルアップ電源Ｐ２が確実に立ち上がるのを待ってからＰＣＩ＿ＲＳＴ Ｓ１０信号をＨレベルにディアサートする。このＰＣＩ＿ＲＳＴ Ｓ１０信号がＨレベルにディアサートされたことを受けて、エンジンコントローラＡＳＩＣ Ｂ２は、それまでＨＩ−Ｚ処理を行っていたＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。また、Ａ１システムコントローラＡＳＩＣは、それまでＨＩ−Ｚ処理を行っていたＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。ＰＣＩバスに対するＨＩ−Ｚ処理の中止は、ＰＣＩバスに対するプルアップ電源が入ってからでないと、ＰＣＩバスのインターフェースＥ１の出力電流が電源Ｐ２側のラインへ回りこむ恐れがあるので前述の順番で制御する。
【００３７】
以上で立ち上げシーケンスが終了し、このＡＣＴステージにおいて、図１に示す画像形成装置は、直ちに画像形成のための各種の要求に対する動作を行うことが可能となる。
【００３８】
図３は前述した立ち上げシーケンス終了後に待機状態に移行する待機シーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＡＣＴステージの状態で所定の時間使用されなかったとき、あるいは、ユーザからの待機指示等によって開始されるシーケンスであり、ＰＦ１ステージ、ＰＦ２ステージ、ＰＦ３ステージ、ＰＦ４ステージ、ＭＦＰ ＩＤＬＥステージ、ＢＡＳ Ｆ１ステージ、ＢＡＳ ＩＤＬＥステージの７つのステージからなる。
【００３９】
ＰＦ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＥＮＧ Ｓ２信号をＨレベルにディアサートする。これにより、レギュレータＣ４は、電源Ｐ５の出力を止める。この処理は、エンジンコントローラＡＳＩＣ Ｂ２以外のエンジン系の電源を落とすことを目的とする処理である。
【００４０】
ＰＦ２ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＣＩ＿ＲＳＴ Ｓ１０信号をＬレベルにアサートする。この信号を受けて、エンジンコントローラＡＳＩＣ Ｂ２は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を実施する。また、システムコントローラＡＳＩＣ Ａ１は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を実施する。このＨＩ−Ｚ処理は、ＰＣＩバスへのプルアップ電源を切るより前に実施され、これにより、電源Ｐ２のラインへの出力電流の回り込みを防止するためである。
【００４１】
ＰＦ３ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＵＰ Ｓ３信号をＨレベルにディアサートしてＰＣＩバスに対するプルアップ電源Ｐ２を切る。
【００４２】
ＰＦ４ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＣＩ Ｓ１信号をＨレベルへディアサートしてエンジンコントローラＡＳＩＣ Ｂ２への電源Ｐ６の供給を停止する。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号がＬレベルに下がるのを、すなわち、レギュレータＣ５からの電源Ｐ６のエンジンコントローラＡＳＩＣ Ｂ２への供給が停止してＬレベルに下がるのを待つ。ここまでが、ＰＦ４ステージである。
【００４３】
ＭＦＰ ＩＤＬＥステージ
システムコントローラＡＳＩＣ Ａ１は、電源Ｐ６が切れてＶＤＥＴＰＣＩ Ｓ５信号がＬレベルに下がったことを検出してＭＦＰ ＩＤＬＥステージに入る。ところで、省エネモードにも色々あり、深い省エネと浅い省エネ等複数の省エネモードが存在する。これは、画像形成装置の形態によって異なってくる。例えば、スタンドアローンのコピー機の場合、電源制御を司るシステムコントローラＡＳＩＣ Ａ１と、本体のセンサ用電源（操作部ボタンや、ドア開閉検知等）以外の電源をＯＦＦすることができる。センサで変化を検出して省エネから復帰するため、これらは電源ＯＦＦしない。これを深い省エネと呼ぶ。また、例えば、パーソナルコンピュータ（ＰＣ）等と外部と接続可能なマルチファンクションプリンタの場合、省エネからの復帰を想定してＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等も電源をＯＦＦしない。これを浅い省エネと呼ぶ。ここでは、深い省エネを例として、次の説明を続けるが、浅い省エネの場合、このＭＦＰ ＩＤＬＥステージで待機をする。深い省エネの場合、システムコントローラＡＳＩＣ Ａ１は、さらに、ＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等に対する電源Ｐ４を切断するために、ＰＯＮＣＴＬ Ｓ４信号をＨレベルへディアサートしてレギュレータＣ２からの電源Ｐ４を停止させればよい。
【００４４】
ＢＡＳ Ｆ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＣＴＬ Ｓ４のＨレベルへのディアサートにより電源Ｐ４が切断されて、ＶＤＥＴＣＴＬ Ｓ７信号がＬレベルに落ちるのを待つ。
【００４５】
ＢＡＳ ＩＤＬＥステージ
ＶＤＥＴＣＴＬ Ｓ７信号がＬレベルに落ちれば、深い省エネ状態での待機状態への移行が完了する。電源Ｐ４系に接続されるデバイス（説明している例では、ＣＰＵ Ａ２や、ＲＯＭ／ＲＡＭＡ３）とインターフェースするＡ１システムコントローラＡＳＩＣ Ａ１の出力系端子、例えば、図１に示す例の場合、ＨＤＤ、各種メディアカード等が接続されるインタフェースＥ２の出力系端子は、このＢＡＳ ＩＤＬＥステージからＨＩ−Ｚ処理される。これは、相手デバイスの電源が切れたことによる電流の回り込みを防止するためである。
【００４６】
以上で待機シーケンスが終了し、このＢＡＳ ＩＤＬＥステージにおいて、図１に示す画像形成装置は、深い省エネ状態での待機状態になり、復帰が指示されるまで、この待機状態を続ける。
【００４７】
前述において、ＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等に対する電源Ｐ４を切断することなく、すなわち、浅い省エネ状態で待機した場合、システムコントローラＡＳＩＣ Ａ１は、復帰要因検出部が復帰要因を検出するした場合に、ＣＰＵ Ａ２に割り込みを発生させて、ソフトウエアにより復帰制御させるようにすることができる。
【００４８】
また、前述において、深い省エネの場合、システムコントローラＡＳＩＣ Ａ１は、ＣＰＵ Ａ２やＲＯＭ／ＲＡＭ Ａ３等に対する電源Ｐ４を切断するために、ＰＯＮＣＴＬ Ｓ４信号をＨレベルへディアサートしてレギュレータＣ２からの電源Ｐ４を停止させるとしたが、本発明は、ＣＰＵ Ａ２とＲＯＭ／ＲＡＭ Ａ３とに対する電源の供給を別々のレギュレータを設けて独立に制御し、ＲＯＭ／ＲＡＭ Ａ３に対する電源の供給を行い、ＣＰＵ Ａ２に対する電源の供給を停止して待機状態に入るように制御することができる。この場合、待機状態でも電源の供給が続けられているシステムコントローラＡＳＩＣ Ａ１の内部に、ＲＯＭ／ＲＡＭ Ａ３に対する電源の供給を行った状態で待機状態となったか否かを示す情報を保持するレジスタを設けておく。このようにすると、復帰時に、ＣＰＵ Ａ２は、レジスタの内容によりＲＯＭ／ＲＡＭ Ａ３が電源の供給が続けられた状態で待機状態となっていたか否かを知ることができ、ＲＯＭ／ＲＡＭ Ａ３に電源の供給が続けられていた場合、ＲＯＭ／ＲＡＭ Ａ３の情報を使用して、直ちに復帰制御を行うことが可能となる。
【００４９】
図４は前述した待機状態から直ちに画像形成のための各種の要求に対する動作を行うことが可能な状態に復帰する復帰シーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＢＡＳ ＩＤＬＥステージ、ＰＲ１ステージ、ＰＲ２ステージ、ＰＲ３ステージ、ＡＣＴステージの５つのステージからなる。
【００５０】
ＢＡＳ ＩＤＬＥステージ
前述した待機シーケンスにおけるＢＡＳ ＩＤＬＥステージと同一のステージであり、ＷＡＫＥ＿ＩＯ Ｓ８信号を通して復帰要因の信号が変化することにより復帰シーケンスが開始される。復帰要因の信号としては、例えば、ユーザがＡＤＦを開閉したことによるセンサからの信号でもよいし、操作部上の何等かのボタン信号でもよい。このステージは、復帰要因を待っているステージである。
【００５１】
ＰＲ１ステージ
システムコントローラＡＳＩＣ Ａ１は、ＷＡＫＥ＿ＩＯ Ｓ８を通して復帰要因の変化を検出すると、エンジン系の電源を投入するため、ＰＯＮＰＣＩ Ｓ１信号、ＰＯＮＥＮＧ Ｓ２信号をＬレベルにアサートする。その後、システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＣＩ Ｓ１信号により、レギュレータＣ５からの電源Ｐ６が立ち上がったことを確認するため、ＶＤＥＴＰＣＩ Ｓ５信号がＨレベルになるのを待つ。
【００５２】
ＰＲ２ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＰＣＩ Ｓ５信号が電源供給を受けてＨレベルに上がりこれを検出すると、自動的にＰＯＮＣＴＬ Ｓ４信号をＬレベルにアサートする。これは、ＣＰＵ Ａ２や、ＲＯＭ／ＲＡＭ Ａ３への電源を供給するためである。ＰＯＮＣＴＬ Ｓ４信号がＬレベルにアサートさけると、レギュレータＣ２は、電源Ｐ４出力する。システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号が電源供給を受けてＨレベルに上がるのをまつ。ここまでがＰＲ２ステージである。
【００５３】
ＰＲ３ステージ
システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号が電源供給を受けてＨレベルに上がりこれを検出すると、自動的にＰＯＮＰＵＰ Ｓ３信号をＬレベルにアサートする。これは、ＰＣＩバスのインタフェースＥ１へのプルアップ電源を供給するためである。レギュレータＣ１は、ＰＯＮＰＵＰ Ｓ３信号をＬレベルにアサートされたことを受けて、電源Ｐ２を出力してプルアップ電源の供給を行う。
【００５４】
なお、このＰＲ３ステージ以降、システムコントローラＡＳＩＣ Ａ１は、ＶＤＥＴＣＴＬ Ｓ７信号により電源投入が有効とされるデバイス（説明している例ではＣＰＵ Ａ２、ＲＯＭ／ＲＡＭ Ａ３等）とのインターフェース（特に出力端子）のＨＩ−Ｚ処理を中止してドライブする。ここまでＨＩ−Ｚ処理を続ける理由は、相手デバイスの電源が入るまではＨＩ−Ｚ処理をしておかないと、壊れてしまう恐れがあるからである。
【００５５】
ＡＣＴステージ
システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＰＵＰ Ｓ３信号のＬレベルへのアサート後、プルアップ電源が確実に立ち上がるのを待ってからＰＣＩ＿ＲＳＴ Ｓ１０をＨレベルにディアサートする。このＰＣＩ＿ＲＳＴ Ｓ１０のＨレベルへのディアサートを受けて、エンジンコントローラＡＳＩＣ Ｂ２は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。また、システムコントローラＡＳＩＣ Ａ１は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。このＨＩ−Ｚ処理の中止は、ＰＣＩバスへのプルアップ電源が入ってから実施する必要があり、そうでないと、ＰＣＩバスのインターフェースＥ１信号の出力電流が電源Ｐ２のラインへ回り込む恐れがあるので、前述した順番で制御される。
【００５６】
前述した本発明の実施形態での各シーケンスにおいて、システムコントローラＡＳＩＣ Ａ１の各種インタフェースにおける出力端子のＨＩ−Ｚ処理の制御を状態の遷移に伴って実行することにより、電源の回り込みを防止するとして説明しているが、本発明は、同時に、システムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に対して、その端子に接続される内部回路の保護のために貫通電流防止を図ることができる。
【００５７】
図５はシステムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に付加するゲート回路の例を示す図である。以下、図３に示すシーケンスを参照して図５に示すゲートの制御について説明する。
【００５８】
図５に示すゲート回路は、１つのＡＮＤゲートにより構成されていればよく、例えば、図１に示すシステムコントローラＡＳＩＣ Ａ１のＩＯインタフェースＥ２（ＨＤＤ、各種メディアカード等が接続される）の入力を含む端子に設けられて、入力信号をマスクする機能を有する。このゲート回路は、システムコントローラＡＳＩＣ Ａ１のＩＯインタフェースＥ２だけでなく、電源が切断される可能性のある外部機器が接続されるシステムコントローラＡＳＩＣ Ａ１のインタフェース、エンジンコントローラＡＳＩＣ Ｂ２のインタフェース等に設けられてよい。そして、このＡＮＤゲートの入力側には、ＨＤＤ、各種メディアカード等の入力を含むラインからの信号が入力されると共に、システムコントローラＡＳＩＣ Ａ１から制御信号が入力され、その出力は、システムコントローラＡＳＩＣ Ａ１の内部回路に接続されている。
【００５９】
図３により説明した待機シーケンスにおいて、システムコントローラＡＳＩＣ Ａ１は、エンジン側の電源を停止させた後、ＰＯＮＣＴＬ Ｓ４信号をＨレベルにディアサートしてレギュレータＣ２の電源Ｐ４を停止し、ＣＰＵ Ａ２、ＲＯＭ／ＲＡＭ Ａ３への電源の供給を止めるが、システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＣＴＬ Ｓ４信号をＨレベルにディアサートしたときに、ＩＯインタフェースＥ２に接続されているＨＤＤ、各種メディアカード等の電源をも断とすることができる。この場合に、何の処理も行わないと、システムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に接続される内部回路に貫通電流が流れてしまう場合があり、システムコントローラＡＳＩＣ Ａ１自体が破壊されるおそれがある。そこで、本発明の実施形態では、システムコントローラＡＳＩＣ Ａ１は、ＰＯＮＣＴＬ Ｓ４信号をＨレベルにディアサートしたとき、同時に、図５に示すＡＮＤゲートの制御端子をＨレベルからＬレベルにする。これにより、システムコントローラＡＳＩＣ Ａ１の各種インタフェースの入力を含む端子に接続される内部回路には、Ｌレベルの信号が印加されることになり、電源が切断されたＨＤＤ、各種メディアカード等からの不安定となった入力が印加されないこととなって、回路の貫通電流を防止することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による画像形成装置の構成を示すブロック図である。
【図２】本発明の実施形態による画像形成装置における電源ＯＮ時の立ち上げシーケンスを説明する図である。
【図３】立ち上げシーケンス終了後に待機状態に移行する待機シーケンスを説明する図である。
【図４】待機状態から直ちに画像形成のための各種の要求に対する動作を行うことが可能な状態に復帰する復帰シーケンスを説明する図である。
【図５】システムコントローラＡＳＩＣの各種インタフェースの入力を含む端子に付加するゲート回路の例を示す図である。
【符号の説明】
【００６１】
Ａ１ システムコントローラＡＳＩＣ
Ａ２、Ｂ１ ＣＰＵ
Ａ３、Ｂ３ ＲＯＭ／ＲＡＭ
Ａ５ ＲＥＳＥＴ ＩＣ
Ａ６ プルアップ抵抗
Ｂ２ エンジンコントローラＡＳＩＣ
Ｃ０ 電源供給ユニット
Ｃ１〜Ｃ５ レギュレータ
Ｅ１ ＰＣＩバス
Ｅ２ Ｉ／Ｏインタフェース
Ｅ３ データ出力
Ｅ４ ＰＣインタフェース
Ｄ１ 復帰要因検出部
【特許請求の範囲】
【請求項１】
複数の入出力装置が接続されて構成される情報処理システムにおいて、システム制御コントローラを備え、該システム制御コントローラは、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする情報処理システム。
【請求項２】
前記システム制御コントローラは、ハンドシェイクでシステムの起動、待機、復帰の制御を行うことを特徴とする請求項１記載の情報処理システム。
【請求項３】
前記システム制御コントローラは、システムの待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする請求項１記載の情報処理システム。
【請求項４】
前記システム制御コントローラは、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする請求項１載の情報処理システム。
【請求項５】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする請求項１記載の情報処理システム。
【請求項６】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする請求項１記載の情報処理システム。
【請求項７】
前記システム制御コントローラは、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする請求項１記載の情報処理システム。
【請求項８】
画像形成を制御するエンジンコントローラと、画像データのハンドリングを行うシステム制御コントローラとを有し、前記エンジンコントローラが前記システム制御コントローラから制御されて画像の形成を行う画像形成装置において、前記システム制御コントローラは、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする画像形成装置。
【請求項９】
前記システム制御コントローラは、ハンドシェイクで画像形成装置の起動、待機、復帰の制御を行うことを特徴とする請求項８記載の画像形成装置。
【請求項１０】
前記システム制御コントローラは、画像形成装置の待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする請求項８記載の画像形成装置。
【請求項１１】
前記システム制御コントローラは、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする請求項８載の画像形成装置。
【請求項１２】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする請求項８記載の画像形成装置。
【請求項１３】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする請求項８記載の画像形成装置。
【請求項１４】
前記エンジンコントローラ、前記システム制御コントローラは、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする請求項８記載の画像形成装置。
【請求項１】
複数の入出力装置が接続されて構成される情報処理システムにおいて、システム制御コントローラを備え、該システム制御コントローラは、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする情報処理システム。
【請求項２】
前記システム制御コントローラは、ハンドシェイクでシステムの起動、待機、復帰の制御を行うことを特徴とする請求項１記載の情報処理システム。
【請求項３】
前記システム制御コントローラは、システムの待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする請求項１記載の情報処理システム。
【請求項４】
前記システム制御コントローラは、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする請求項１載の情報処理システム。
【請求項５】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする請求項１記載の情報処理システム。
【請求項６】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする請求項１記載の情報処理システム。
【請求項７】
前記システム制御コントローラは、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする請求項１記載の情報処理システム。
【請求項８】
画像形成を制御するエンジンコントローラと、画像データのハンドリングを行うシステム制御コントローラとを有し、前記エンジンコントローラが前記システム制御コントローラから制御されて画像の形成を行う画像形成装置において、前記システム制御コントローラは、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段とを有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序により制御することにより、起動、待機、復帰の制御を行うと共に、前記ハイインピーダンス制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの出力部に対するハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記入出力装置に対する電源の供給が行われているか否かに従って、その入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする画像形成装置。
【請求項９】
前記システム制御コントローラは、ハンドシェイクで画像形成装置の起動、待機、復帰の制御を行うことを特徴とする請求項８記載の画像形成装置。
【請求項１０】
前記システム制御コントローラは、画像形成装置の待機制御として、少なくとも前記システム制御コントローラ内の電源制御部と復帰信号検出部とを残して他の部位の電源を落とすことを特徴とする請求項８記載の画像形成装置。
【請求項１１】
前記システム制御コントローラは、待機時にもリセットされないレジスタを具備し、復帰時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする請求項８載の画像形成装置。
【請求項１２】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、復帰要因が検出されたとき、ハードウエアにより復帰制御を行うことを特徴とする請求項８記載の画像形成装置。
【請求項１３】
前記システム制御コントローラは、復帰要因を検出する復帰要因検出手段を備え、浅い省エネ状態での待機時に、復帰要因が検出されたとき、割り込みを発生させて、ソフトウエアにより復帰制御を行うことを特徴とする請求項８記載の画像形成装置。
【請求項１４】
前記エンジンコントローラ、前記システム制御コントローラは、そのインターフェース部に貫通電流防止を目的とした入力マスク手段を有することを特徴とする請求項８記載の画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１８５０２（Ｐ２００６−１８５０２Ａ）
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−１９４６７０（Ｐ２００４−１９４６７０）
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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