改良されたグローバルデュアルダマシン平坦化のためのシステム、方法、及び装置
【課題】
【解決手段】パターン化半導体基板（１００）を平坦化する方法及びシステムは、パターン化半導体基板を受領する工程を含む。パターン化半導体基板（１００）は、パターン内の多数の特徴部に充填された導電相互接続材料（１２０）を有する。導電相互接続材料は、過堆積（１１２）を有する。過堆積は、局所的な不均一性を有する。過堆積の全体部は、過堆積（１２０）を平坦化するために除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【解決手段】パターン化半導体基板（１００）を平坦化する方法及びシステムは、パターン化半導体基板を受領する工程を含む。パターン化半導体基板（１００）は、パターン内の多数の特徴部に充填された導電相互接続材料（１２０）を有する。導電相互接続材料は、過堆積（１１２）を有する。過堆積は、局所的な不均一性を有する。過堆積の全体部は、過堆積（１２０）を平坦化するために除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、デュアルダマシン半導体製造プロセスに関し、さらに詳しくは、半導体製造プロセスにおいて、特徴部及び層を平坦化する方法及びシステムに関する。
【背景技術】
【０００２】
デュアルダマシン製造プロセスは、半導体製造において更に一般的になりつつある。代表的なデュアルダマシン製造プロセスでは、事前にパターン化済みで、半導体基板内に形成されたトレンチ又はバイア、或いは半導体基板上に形成された膜に、一種類以上の導電材料を堆積させ、所望の電気回路の相互接続を形成する。導電材料の余剰又は過堆積が形成される場合が多い。導電材料の過堆積は、不必要で望ましくないものであり、除去を行ってダマシン特徴部を製造すると共に、後続の処理のために平坦な表面を提供する必要がある。
【０００３】
導電材料の過堆積は、通常、化学機械研磨（ＣＭＰ）及び電気化学研磨（ＥＣＰ）（例えば、エッチング）プロセス、更にはＣＭＰ及びＥＣＰプロセスの組み合わせにより、半導体物質から除去される。こうしたプロセスのそれぞれは、重大な不足点を有する。一例として、ＥＣＰは、通常、相対的にスループットが低く、均一性が劣っており、非導電材料を効率的に除去できない。
【０００４】
ＣＭＰは、物理的接触プロセスを必要とし、物理的接触プロセスは通常、導電残留物を残すか、或いは様々な材料の腐食を引き起こし、或いは不均一な除去を発生させ、更にＣＭＰは、相互接続及び層間絶縁膜（ＩＬＤ）の上面を適切に平坦化できない。ＣＭＰは、更に、残存相互接続及びＩＬＤ構造に、ストレスに関連する損傷（例えば、層間剥離、ピーリング）を発生させる。ＣＭＰによるストレス損傷は、最近使用される材料における非常に低劣な層間接着特性により、更に悪化する。物理的ストレスを低減するためにＣＭＰプロセスの物理的な力を低減すると、許容できない低さのスループット率、及びその他の低劣なプロセス性能パラメータが生じる場合が多い。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したことを考慮すると、残存特徴部に対する物理的ストレスを最小化しながら、過堆積材料を均一かつ実質的に除去するために改良された平坦化システム及び方法に対する必要性が存在する。改良された平坦化システム及び方法は、半導体製造における使用に適切となるべきであり、デュアルダマシンプロセス又はその他の半導体製造プロセスといったプロセスに応用できるべきである。
【課題を解決するための手段】
【０００６】
大まかに言って、本発明は、パターン化半導体基板を平坦化するシステム及び方法を提供することで、こうした必要性を満たす。本発明は、プロセス、装置、システム、コンピュータ読み取り可能な媒体、又はデバイスを含む様々な方法で実現可能であると理解されたい。以下、本発明のいくつかの発明実施形態について説明する。
【０００７】
一実施形態は、パターン化半導体基板を平坦化する方法を提供する。方法は、パターン化半導体基板を受領する工程を含む。パターン化半導体基板は、パターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、過堆積を有する。過堆積は、局所的な不均一性を有する。過堆積の全体部は、過堆積を平坦化するために除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。パターンは、デュアルダマシンプロセスにおいて、パターン化半導体基板上に形成できる。
【０００８】
過堆積の全体部を除去する工程は、過堆積上に追加層を形成する工程と、追加層及び過堆積を平坦化する工程とを含むことができる。追加層は、平坦化プロセスにおいて、実質的に完全に除去される。
【０００９】
代替として、過堆積の全体部を除去する工程は、過堆積の上面及び上部を化学的に変換することで過堆積上に追加層を形成する工程と、過堆積を実質的に平坦化するために追加層及び過堆積の少なくとも一部をエッチングする工程とを含むことが可能であり、追加層は、実質的に完全に除去される。追加層及び過堆積を平坦化する工程は、追加層をエッチングする工程と、第二の追加層を形成する工程と、第二の追加層をエッチングする工程とを含む反復プロセスを含むことができる。
【００１０】
大域的な不均一性を決定するために実質的に局所平坦化された過堆積をマッピングする工程は、実質的に局所平坦化された過堆積を渦電流センサによりマッピングする工程を含むことができる。
【００１１】
大域的な不均一性を決定するために実質的に局所平坦化された過堆積をマッピングする工程は、実質的に局所平坦化された過堆積をｉｎ ｓｉｔｕでマッピングする工程を含むことができる。
【００１２】
大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、大域的な不均一性を補正するためにエッチングレシピを調整する工程を含むことができる。
【００１３】
また、大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、多数の特徴部に機械的ストレスを与えることなく、大域的な不均一性を実質的に取り除く工程を含むことができる。
【００１４】
更にまた、大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、更に、パターン化特徴部上に形成された障壁層を露出するようにエッチングする工程を含むことができる。エッチングは、障壁に対して選択的にすることができる。
【００１５】
大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、多数の特徴部において導電相互接続材料の任意の凹みを実質的に最小化する工程を含むことができる。
【００１６】
最終エッチングプロセスを含むこともできる。最終エッチングプロセスは、パターン化特徴部上に形成された障壁層を実質的に除去できる。最終エッチングプロセスは、更に、マスク材料の除去を含むことができる。
【００１７】
導電相互接続材料は、銅及び／又は銅元素を含むことができる。
【００１８】
別の実施形態は、パターン化半導体基板を受領する工程を含む方法により形成された半導体デバイスを含む。パターン化半導体基板は、パターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、局所的不均一性を含む過堆積を有する。過堆積の全体部は、過堆積を平坦化するために除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【００１９】
別の実施形態は、デュアルダマシン相互接続構造を形成する方法を含む。方法は、デュアルダマシンパターン化半導体基板を受領する工程を含む。デュアルダマシンパターン化半導体基板は、デュアルダマシンパターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、局所的不均一性を含む過堆積を有する。過堆積の全体部は、過堆積を平坦化するために除去される。過堆積の全体部を除去する工程は、過堆積上に追加層を形成する工程と、追加層及び過堆積を平坦化する工程とを含む。追加層は、平坦化プロセスにおいて、実質的に完全に除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【００２０】
別の実施形態は、デュアルダマシン相互接続構造を形成する方法を含む。方法は、デュアルダマシンパターン化半導体基板を受領する工程を含む。デュアルダマシンパターン化半導体基板は、デュアルダマシンパターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、局所的不均一性を含む過堆積を含む。過堆積の全体部は、過堆積を平坦化するために除去される。過堆積の全体部を除去する工程は、過堆積の上面及び上部を化学的に変換することで過堆積上に追加層を形成する工程を含む。追加層と過堆積の少なくとも一部とは、過堆積を実質的に平坦化するためにエッチングされる。追加層は、実質的に完全に除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【００２１】
本発明は、基板全体での大域的な不均一性を実質的に取り除く一方で、機械的ストレスを最小化する利点を提供する。
【００２２】
本発明の他の態様及び利点は、本発明の原理を例示する添付図面と併せて、以下の詳細な説明から明らかとなろう。
【発明を実施するための最良の形態】
【００２３】
本発明は、同様の参照符号は同様の構造要素を示す添付図面と併せて、以下の詳細な説明から容易に理解されよう。
【００２４】
以下、改善された平坦化システム及び方法のいくつかの例示的実施形態について説明する。本明細書で述べる具体的な詳細の一部又は全部がなくとも、本発明を実施し得ることは当業者には明らかであろう。
【００２５】
改良された平坦化システム及び方法の一実施形態は、半導体基板の局所的部分に渡る、改良された局所的平坦化均一性を提供する。改良された局所的平坦化均一性は、下層の特徴部及び堆積プロセスの変動により生じる局所的不均一性を実質的に取り除く。別の実施形態は、基板全体に渡る、改良された大域的均一性（例えば、中心均一性と比較した縁部均一性）を提供する。
【００２６】
図１は、本発明の一実施形態による、デュアルダマシンプロセスにおけるパターン化半導体基板１００を示す。基板１００は、デュアルダマシン製造プロセスのような半導体製造プロセスの一環としてパターン化されている。基板１００のパターン化には、マスクを使用できる。基板１００は、ある程度分離された大きな特徴部１０２（例えば、トレンチ、バイア等）と、ある程度分離された小さな特徴部１０４と、互いに密集した、いくつかの特徴部１０６とを含む。更に、障壁層１１０が含まれる。障壁層１１０は、通常、基板１００又は導電相互接続材料１２０とは異なる材料である。導電相互接続材料１２０は、銅又は銅合金、或いはその他の導電材料にすることができる。
【００２７】
導電相互接続材料１２０の過堆積１１２は、特徴部１０２、１０４、１０６の上に広がり、過堆積１１２の厚さにおいて、対応する局所的変動１１４、１１６、１１８を含む。図示したように、大きな特徴部１０２は、小さな特徴部１０４と比べて、過堆積１１２の厚さにおいて、対応する大きな減少を有し、小さな特徴部１０４は、過堆積１１２の厚さにおいて僅かに小さな変動を有する。密集特徴部１０６については、過堆積１１２の厚さが幾分増加している。
【００２８】
通常のエッチングプロセスでは、ウェーハの全体で、導電相互接続材料１２０の過堆積１１２を非常に均一な速度でエッチングするため、通常のエッチングプロセスは、密集特徴部１０６に近い障壁層１１０を露出させる前に、大きな特徴部１０２に近い障壁層１１０を露出される。要するに、通常のエッチングプロセスは、導電相互接続材料の過堆積１１２を平坦化できない。
【００２９】
図２は、本発明の一実施形態に従って追加された追加層２０２を示す。追加層２０２は、過堆積１１２の上に形成される。追加層２０２は、実質的に平坦な充填材料にすることができる（例えば、スピンオングラス（ＳＯＧ）、ポリシリコン、ポリマレジスト、バイレイヤ、ＵＶ、又は熱硬化材料、或いは、流動させて平坦面を形成可能であると共に、適切なエッチング特性を有するその他の材料）。更に、随意的な、相対的に薄い（例えば、厚さ約２５乃至１００ｎｍの）共形層２０４を、追加層２０２と過堆積１１２との間に含めてもよい。共形層２０４は、障壁層又は接着層にすることができる。共形層２０４により、広範な材料を追加層２０２として使用可能にできる。
【００３０】
追加層２０２及び過堆積１１２は、実質的に１：１のエッチング選択性を有するため、後続のエッチングプロセス（例えば、プラズマ又はガスエッチングプロセス）では、追加層２０２及び過堆積１１２を実質的に同じ速度でエッチングできる。
【００３１】
図３は、本発明の一実施形態による、実質的に平坦な過堆積１１２’を示す。追加層２０２は積層１００、１１０、１１２、２０２の実質的に平坦な表面を形成するため、第一のエッチングプロセスでは、局所的変動１１４、１１６、１１８が実質的に取り除かれ、残存過堆積１１２’が実質的に局所平坦となるまで、追加層２０２及び過堆積１１２を全域に渡って均一にエッチングできる。
【００３２】
通常のレシピは、追加層２０２と過堆積１１２との間での１：１のエッチング選択性を提供する条件を含む。一例として、追加層２０２がＳＯＧであり、過堆積１１２が銅である場合、ハロゲン（例えば、Ｃｌ、Ｆ、Ｂｒ、Ｉ）に基づく化学反応は、ＳＯＧ及び銅の両方に対して、所望の１：１の選択性の調整を可能にするエッチング速度の制御を提供する。反応性ハロゲンラジカルを生成する任意のプラズマ供給ガスを使用可能だが、ＣＦ4、Ｃｌ2、及びＨＣＬが代表的な例となる。基板温度等のプロセス変数の変化と、一種類以上の添加物（例えば、Ａｒ、Ｈ2、Ｃｌ、Ｏ2、ＣＨ3Ｘ（Ｘ＝Ｆ、Ｃｌ、Ｂｒ、Ｉ）、ＣＨ2Ｆ2、及びＣＨ4）の含有とを含め、様々なプロセスパラメータを調整して、エッチング速度、選択性、均一性を制御し、腐食を低減できる。
【００３３】
別のアプローチは、銅過堆積１１２の主要なエッチャントとしてのＡｒ、或いはＨｅ、Ｘｅ、Ｎｅ、Ｋｒのような他の不活性ガスと、追加層２０２のエッチング速度制御及び残存する銅１１２の上面の不動態化を提供する他の添加物とによる、スパッタリングを主としたエッチングを含む。その他の添加物には、例えば、Ｈ2及び／又はＣＦ4を含めることができる。こうしたプロセスは、いずれも約７５℃乃至約４００℃の広範な温度範囲で作用する。
【００３４】
第一のエッチングプロセスは、局所的変動１１４、１１６、１１８を実質的に取り除いて、残存過堆積１１２’を実質的に局所平坦な状態にするためのエッチングプロセスである。一つ以上の後続のエッチングプロセスでは、過堆積１１２’の全体又は大部分が除去される。仕上げエッチングプロセスを適用して、過堆積１１２’が障壁１１０から除去される終点まで、エッチングプロセスを継続できる。仕上げエッチングプロセスは、全体エッチングプロセスに含めることもできる。仕上げエッチング後の後続プロセスは、選択的障壁除去と、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化とを含むことができる。仕上げエッチング後の追加工程は、任意の材料を大きく除去せずに、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化のみを行うように設計できる。
【００３５】
図４Ａは、本発明の一実施形態による、第二のエッチングプロセスを受けた基板１００を示す。第二のエッチングプロセスは、障壁層１１０が全ての位置で実質的に同時に露出し、特徴部１０２、１０６、１０６に充填された導電材料（例えば、銅、銅含有合金、及び化合物、並びにその他の導電材料）の一部１２０のみが残存するように、終点まで継続する。
【００３６】
第一のエッチングプロセスと第二のエッチングプロセスとは、実質的に同様であっても、実質的に異なっていてもよい。一例として、第一のエッチングプロセスは、（例えば、下層での特徴部１０２、１０４、１０６の位置、サイズ、及び濃度により発生する）局所的不均一性１１４、１１６、１１８に起因する過堆積１１２の局所的平面性を改善するエッチングプロセスにできる。追加層２０２の全体と、過堆積１１２の一部とを、第一のエッチングプロセスにおいて除去できる。これと比較して、第二のエッチングプロセスは、残存する平坦過堆積１１２’の全体を終点（即ち、障壁層１１０が露出される時）まで除去する、遙かに選択的なエッチングプロセスにできる。
【００３７】
図４Ｂは、本発明の一実施形態による、障壁除去プロセスを受けた基板を示す。障壁層１１０の一部は、下層マスク層４０２を露出するために除去される。特徴部１０２、１０４、１０６の内部に形成された障壁層１１０の一部のみが残存する。通常の第二のエッチングプロセスでは、過堆積１１２の全体部を、高速で、好ましくは障壁層１１０に対する高い選択性により除去する。一例として、過堆積１１２が銅である場合、ハロゲンに基づく化学反応（例えば、Ｃｌ2、ＣＦ4、ＨＣｌ、ＨＢｒ、ＢＣｌ3）を、第二のエッチングプロセスとして効果的に使用できる。別のアプローチでは、Ａｒ（或いはその他の希ガス又は不活性ガス）に基づくスパッタリングプロセスのような、物理性を主としたエッチングプロセスを使用できる。様々なプロセスパラメータを調整して、エッチング速度及び選択性を制御できる。様々なプロセスパラメータは、基板温度、反応性化学種のバランス、及び一種類以上の添加物（例えば、Ｈ2、Ｏ2、Ａｒ、Ｈｅ、Ｘｅ、Ｎｅ、Ｋｒ、その他）の含有といったプロセス変数の調整を含むことができる。
【００３８】
図５は、本発明の一実施形態による、局所平坦化を実行する方法工程のフローチャート５００である。工程５０５では、追加層２０２が、導電過堆積１１２の上に追加される。工程５１０では、第一のエッチングプロセスが適用され、追加層２０２及び導電過堆積１１２の大部分が除去される。工程５１５では、第二のエッチングプロセスが適用され、残存過堆積１１２’が終点まで除去される。
【００３９】
代替実施形態において、工程５１５は、更に、上記のような仕上げエッチングプロセスを含むことができる。仕上げエッチング後の後続プロセスは、選択的障壁除去と、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化とを含むことができる。仕上げエッチング後の追加工程は、任意の材料を大きく除去せずに、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化のみを行うように設計できる。
【００４０】
図６Ａ乃至６Ｄは、本発明の一実施形態による、局所均一性を高めるために基板６００に適用される一連の化学変換及びエッチバックプロセスを示す。図７は、本発明の一実施形態による、局所均一性を高めるために基板６００に適用される化学変換及びエッチバックプロセスの方法工程のフローチャート７００である。図６Ａに示したように、基板６００は、上の図１において説明した基板１００と同様に、非平坦表面プロフィール６０６を有する実質的に非平坦な過堆積６０２を有する。
【００４１】
次に図６Ｂ及び図７を参照すると、工程７０５において、追加層６０４が、過堆積６０２の上に形成される。追加層６０４は、過堆積６０２上に堆積又は形成してよい。一例として、追加層６０４は、過堆積６０２の最上部の化学変換により形成できる。過堆積６０２が銅又は銅合金である場合、制御した形でのガスへの露出により、銅反応産物層６０４を形成できる。一例は、Ｃｕ−ハロゲン化物層６０４を形成可能なハロゲンガスである。銅反応物層６０４は、銅の過堆積６０２の表面内に拡散し、銅の過堆積６０２の上部を変換する。銅の化学変換のためのプロセスは、Ｎａｇｒａｊ Ｓ．Ｋｕｌｋａｒｎｉ及びＲｏｂｅｒｔ Ｔ．ＤｅＨｏｆｆ「銅の低温ドライエッチング及び平坦化のための揮発度図の応用」Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，１４９（１１）Ｇ６２０−Ｇ６３２，２００２のように、この技術において公知である。
【００４２】
別の例において、追加層６０４は、過堆積６０２上に堆積可能である。堆積層６０４は、過堆積６０２上に堆積させたポリマ層又は酸化物層を含むことができる。
【００４３】
次に工程７１０及び図６Ｃを参照すると、追加層６０４を除去するためにエッチバックプロセスが適用される。過堆積６０２の一部も除去してよい。追加層６０４を除去することで、過堆積６０２のプロフィールでは、プロフィール６０６’への更なる軟化（即ち、平坦化）が生じる。Ｃｕ−ハロゲン化物は、過堆積６０２の輪郭を実質的に軟化させる。Ｃｕ−ハロゲン化物は、更に、銅過堆積６０２との実質的に１：１のエッチバック選択性を維持できる。工程７０５及び７１０は、図６Ｄに示したように、結果的なプロフィールが実質的に平坦になるまで、過堆積６０２を実質的に平坦化するために、後続のプロフィール６０６’及び６０６’’に対して多数回に渡って反復できる。
【００４４】
化合物形成の形状依存性を利用した銅過堆積６０２の化学変換は、通常、Ｃｕ反応性化学種の界面において銅を酸化することで達成できる。この事例における銅の酸化は、陽性酸化状態の銅を含む銅化合物への銅元素の化学変換を含む。一例として、表面における銅の塩化第一銅又は塩化第二銅（ＣｕＣｌ又はＣｕＣｌ2）への酸化は、低温（例えば、２００℃未満）の塩素プラズマにおいて発生可能である。
【００４５】
エッチバックプロセスは、揮発が可能であるため、固定基板温度で残存過堆積６０２’の表面を残すことが可能な別の化合物への、この銅化合物の還元を含む。一例として、反応性水素種（例えば、Ｈ2プラズマ）が存在する状態で、揮発性のＣｕ3Ｃｌ3へのＣｕＣｌ2の還元が可能である。形状依存性変換と変換部分のその後のエッチバックとを交互に行うことで、銅過堆積６０２の全体的除去が生じると同時に、銅の過堆積６０２のトポグラフィ（例えば、プロフィール）が平坦化される。
【００４６】
工程７１５では、過堆積６０２が実質的に平坦化された場合、方法工程が終了する。代替として、工程７１５において、過堆積６０２が実質的に平坦化されていない場合、方法工程は、上の工程７０５へ継続する。一実施形態において、工程７０５乃至７１５は、単一のエッチングチャンバ内においてｉｎ ｓｉｔｕで実行できる。代替実施形態において、工程７１０は、ｅｘ ｓｉｔｕで実行可能であり、図６Ｄに示したような実質的に平坦な過堆積６０２’を達成するために、ＥＣＤ又は低ダウンフォースＣＭＰプロセスを含むことができる。
【００４７】
図６Ａ乃至７において説明した方法工程は、非平坦過堆積６０２の平坦化と、過堆積６０２の全体の除去との両方を実行する平坦全体除去プロセスとして使用できる。
【００４８】
基板１００、６００の局所平坦化は、この技術で公知である、いくつかの公知の層圧マッピング技術のいずれか一つ以上により決定できる。一例として、渦電流センサは、過堆積１１２、１１２’の厚さをマッピングできる。渦電流センサ（ＥＣＳ）は、導電膜の非常に薄い層（例えば、厚さ１２００オングストローム未満）を正確に測定できる。非常に薄い層を正確に測定するには、基板内の渦電流に起因するＥＣＳ信号の成分を実質的に排除、最小化、又は補正する必要がある。導電膜の非常に薄い層の厚さは、更に、エッチング、ＣＭＰ、又は堆積プロセスといったマルチ工程プロセスの中で測定できる。一例として、ＣＭＰプロセスにおいて、処理中の基板は、研磨面から離すことが可能であり、基板上の膜の厚さは、基板から公知の距離へＥＣＳを移動させて測定できる。基板及び／又はＥＣＳは、ＥＣＳが基板の表面全体をマッピングして、これにより基板表面上の金属膜の位置及び厚さを特定できるように、互いに対して移動させることができる。
【００４９】
上の図１乃至７において説明した方法及びシステムでは、過堆積における局所的なパターン依存不均一性を実質的に取り除く様々なアプローチを説明した。しかしながら、図１乃至図７において説明した方法及びシステムは、大域的な不均一性の修正には直接的には対処していない。大域的な不均一性は、基板の縁部と比較した、基板の中心部における材料の除去速度における変動と、局所的事象ではない他の不均一性とを含むことができる。
【００５０】
図８は、本発明の一実施形態による、大域的な不均一性を修正する方法工程８００のフローチャートである。工程８０５において、過堆積における特徴パターン依存不均一性のような局所的不均一性を有する基板を受領する。工程８１０において、局所的不均一性は、ＣＭＰ、ＥＣＰ、又は上の図１乃至７において説明した方法及びシステム、或いはこの技術で公知である他の任意の方法等により、実質的に取り除かれる。局所的不均一性を実質的に除去することで、上の図３に示した平坦過堆積１１２’のような、実質的に局所平坦な過堆積が形成される。
【００５１】
図９は、本発明の一実施形態による、実質的に除去済みの平坦化過堆積９０２を示す。実質的に除去済みの平坦化過堆積９０２は、厚さ数百オングストローム等の相対的に薄い過堆積にすることができる。
【００５２】
工程８１５において、平坦化過堆積を有する基板は、平坦化過堆積における任意の大域的な不均一性を特定及び定量化するためにマッピングされる。平坦化過堆積は、上で説明したような、この技術で公知である、いくつかの公知の層圧マッピング技術のいずれか一つ以上によりマッピングできる。マッピングは、ｉｎ ｓｉｔｕ（現行のプロセスチャンバ内）又はｅｘ ｓｉｔｕ（現行のプロセスチャンバ外）にすることができる。ｉｎ ｓｉｔｕマッピングプロセスは、動的にすることも可能であり、後続プロセスの進行中に、後続プロセスの動的な調整を可能にできる。
【００５３】
工程８２０では、上の工程８１５で決定された大域的な不均一性の位置及び量は、仕上げエッチングプロセスにおいて、検出された大域的な不均一性の特定の要件に対処するためにエッチングプロセスを調整することで、実質的に機械的なストレスのないプロセスにおいて除去される。一例として、残存過堆積９０２が中心部において厚さ約５００オングストロームであり、縁部において厚さ３００オングストロームである場合、レシピは、障壁層１１０全体を同時に露出させるように、縁部に対する中心部の不均一性を補正可能となる形で調整できる。エッチバックプロセス中に基板に機械的な力が加わらないことから、ストレスのないプロセスにより、上記のＣＭＰの問題が回避される。
【００５４】
選択されたレシピ（例えば、プロセス変数の選択値）は、障壁層１１０に対して選択的なものとなり（即ち、そのレシピが銅をエッチングする速度より遙かに遅い速度で障壁をエッチングし、例えば、こうしたプロセスにおいて、障壁のエッチングに対する銅のエッチングの通常の選択性の範囲は、約１より大きいが、約３より小さいものとなる）、任意の凹み（例えば、特徴部１０２、１０４、１０６内の導電材料１２０の過剰な除去）を最小化する。
【００５５】
仕上げエッチングは、障壁層１１０の残存する高さの障壁に対する特徴部１０２、１０４、１０６内への任意の凹みを最小化するために、残存過堆積９０２の銅と障壁層１１０との両方について、相対的に低いエッチング速度を有することができる。結果として、仕上げエッチングは、銅をエッチングするための非常に高い選択性を有することができない。
【００５６】
最終エッチバックプロセスを含むことも可能である。最終エッチバックプロセスは、適切な選択性及び均一性制御によるマスク材料及び／又はＩＬＤ材料のエッチバックを含み、最終的な結果が、最小の銅及びＩＬＤの損失により、実質的な大域的均一性と実質的に平坦な特徴部とを提供するようになる（例えば、任意の銅の凹みは、最終エッチング及び障壁除去プロセスの終わりに、基板１００全体で大域的に均一になる）。この事例において、最終エッチングは、高い選択性でマスク材料をエッチバックする均一なプロセスを含み、銅の損失を最小化し、銅の凹みを最小化する。一例として、ハロゲン濃度が低く、基板温度が低い（例えば、約２００℃未満の）ハロゲンに基づくプロセスは、低い銅のエッチング速度を維持する一方で、依然としてマスク材料を十分に化学的にエッチングする。ハロゲン反応性化学種（例えば、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ6）を含む任意のプラズマ供給ガスを使用できる。エッチング速度制御添加物は、Ａｒ、Ｏ2、ＣＨ2Ｆ2を含むことが可能であり、更にその他を含むことができる。
【００５７】
仕上げエッチング及び最終エッチバックプロセスの終わりにおいて、大域的な銅の凹み及び／又はマスク／ＩＬＤの損失が基板全体で不均一である場合には、大域的な不均一性を補正するために、レシピを更に変化させる必要がある。一例として、代表的な事例は、中心部高速又は縁部高速エッチング速度として説明されるエッチングの不均一性の結果である。こうした事例は、いずれにおいても、基板全体で銅の凹み及び／又はマスク／ＩＬＤの損失に変動を発生させる可能性がある。マスク／ＩＬＤ材料の最終エッチバック中に、適切な均一性及び選択性制御を利用することで、銅及びマスクの損失を最小にして、大域的に平坦な特徴を得るために、この変動に対処する補正を達成できる。基板の中心部において大きな銅の凹みを発生させる中心部高速仕上げエッチングプロセスの事例においては、マスク材料を選択的にエッチングし、特徴部１０２、１０４、１０６内の銅のレベルと同じレベルにする縁部高速エッチバックプロセスにより、補正が可能となる。このプロセスにおいて得られる通常の選択性は、約２より大きい。均一性制御を提供するレシピの変化には、圧力、基板全体での温度の変化、イオン流出の均一性制御、ガス濃度、及びチャンバ壁温度が含まれる。選択性を制御するための変化には、反応性ハロゲン化学種の濃度、基板温度、及びバイアス出力が含まれる。
【００５８】
本発明の説明に関連した本明細書での使用において、「約」という用語は、＋／−１０％を意味する。一例として、「約２５０℃」という語句は、２２５℃乃至２７５℃の範囲を示す。更に、図５、７、及び８の工程において表現される指示は、例示の順序で実行する必要はなく、工程により表現される全ての処理は、本発明の実施にとって必須ではない場合があると理解されるであろう。更に、図５、７、及び８において説明したプロセスは、コンピュータ又はマイクロプロセッサ制御システム（例えば、プロセス制御システム）のＲＡＭ、ＲＯＭ、又はハードディスクドライブのいずれか又は組み合わせに格納されたソフトウェアにおいても実施できる。
【００５９】
上記の発明について明確な理解の目的からある程度の詳細さをもって説明してきたが、添付特許請求の範囲内で特定の変更及び変形を実施し得ることは明らかであろう。したがって、本発明は限定的なものではなく例示的なものと見做されるべきであり、且つ、本発明は本明細書に記載の詳細により限定されるべきではなく、添付特許請求の範囲及び等価物において変形してよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による、パターン化半導体基板を示す図。
【図２】本発明の一実施形態に従って追加された追加層を示す図。
【図３】本発明の一実施形態による、実質的に平坦な過堆積を示す図。
【図４Ａ】本発明の一実施形態による、第二のエッチングプロセスを受けた基板を示す図。
【図４Ｂ】本発明の一実施形態による、障壁除去プロセスを受けた基板を示す図。
【図５】本発明の一実施形態による、局所平坦化を実行する方法工程のフローチャート。
【図６Ａ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図６Ｂ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図６Ｃ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図６Ｄ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図７】本発明の一実施形態による、局所均一性を高めるために基板に適用される化学変換及びエッチバックプロセスの方法工程のフローチャート。
【図８】本発明の一実施形態による、大域的な不均一性を修正する方法工程のフローチャート。
【図９】本発明の一実施形態による、実質的に除去済みの平坦化過堆積を示す図。
【符号の説明】
【００６１】
１００…パターン化半導体基板
１０２、１０４、１０６…密集特徴部
１１０…障壁層
１１２…過堆積
１１４…局所的不均一性
１２０…導電相互接続材料
２０２…追加層
２０４…共形層
４０２…下層マスク層
６００…基板
６０２…残存過堆積
６０４…堆積層
６０６…非平坦表面プロフィール
９０２…残存過堆積
【技術分野】
【０００１】
本発明は、一般的に、デュアルダマシン半導体製造プロセスに関し、さらに詳しくは、半導体製造プロセスにおいて、特徴部及び層を平坦化する方法及びシステムに関する。
【背景技術】
【０００２】
デュアルダマシン製造プロセスは、半導体製造において更に一般的になりつつある。代表的なデュアルダマシン製造プロセスでは、事前にパターン化済みで、半導体基板内に形成されたトレンチ又はバイア、或いは半導体基板上に形成された膜に、一種類以上の導電材料を堆積させ、所望の電気回路の相互接続を形成する。導電材料の余剰又は過堆積が形成される場合が多い。導電材料の過堆積は、不必要で望ましくないものであり、除去を行ってダマシン特徴部を製造すると共に、後続の処理のために平坦な表面を提供する必要がある。
【０００３】
導電材料の過堆積は、通常、化学機械研磨（ＣＭＰ）及び電気化学研磨（ＥＣＰ）（例えば、エッチング）プロセス、更にはＣＭＰ及びＥＣＰプロセスの組み合わせにより、半導体物質から除去される。こうしたプロセスのそれぞれは、重大な不足点を有する。一例として、ＥＣＰは、通常、相対的にスループットが低く、均一性が劣っており、非導電材料を効率的に除去できない。
【０００４】
ＣＭＰは、物理的接触プロセスを必要とし、物理的接触プロセスは通常、導電残留物を残すか、或いは様々な材料の腐食を引き起こし、或いは不均一な除去を発生させ、更にＣＭＰは、相互接続及び層間絶縁膜（ＩＬＤ）の上面を適切に平坦化できない。ＣＭＰは、更に、残存相互接続及びＩＬＤ構造に、ストレスに関連する損傷（例えば、層間剥離、ピーリング）を発生させる。ＣＭＰによるストレス損傷は、最近使用される材料における非常に低劣な層間接着特性により、更に悪化する。物理的ストレスを低減するためにＣＭＰプロセスの物理的な力を低減すると、許容できない低さのスループット率、及びその他の低劣なプロセス性能パラメータが生じる場合が多い。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したことを考慮すると、残存特徴部に対する物理的ストレスを最小化しながら、過堆積材料を均一かつ実質的に除去するために改良された平坦化システム及び方法に対する必要性が存在する。改良された平坦化システム及び方法は、半導体製造における使用に適切となるべきであり、デュアルダマシンプロセス又はその他の半導体製造プロセスといったプロセスに応用できるべきである。
【課題を解決するための手段】
【０００６】
大まかに言って、本発明は、パターン化半導体基板を平坦化するシステム及び方法を提供することで、こうした必要性を満たす。本発明は、プロセス、装置、システム、コンピュータ読み取り可能な媒体、又はデバイスを含む様々な方法で実現可能であると理解されたい。以下、本発明のいくつかの発明実施形態について説明する。
【０００７】
一実施形態は、パターン化半導体基板を平坦化する方法を提供する。方法は、パターン化半導体基板を受領する工程を含む。パターン化半導体基板は、パターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、過堆積を有する。過堆積は、局所的な不均一性を有する。過堆積の全体部は、過堆積を平坦化するために除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。パターンは、デュアルダマシンプロセスにおいて、パターン化半導体基板上に形成できる。
【０００８】
過堆積の全体部を除去する工程は、過堆積上に追加層を形成する工程と、追加層及び過堆積を平坦化する工程とを含むことができる。追加層は、平坦化プロセスにおいて、実質的に完全に除去される。
【０００９】
代替として、過堆積の全体部を除去する工程は、過堆積の上面及び上部を化学的に変換することで過堆積上に追加層を形成する工程と、過堆積を実質的に平坦化するために追加層及び過堆積の少なくとも一部をエッチングする工程とを含むことが可能であり、追加層は、実質的に完全に除去される。追加層及び過堆積を平坦化する工程は、追加層をエッチングする工程と、第二の追加層を形成する工程と、第二の追加層をエッチングする工程とを含む反復プロセスを含むことができる。
【００１０】
大域的な不均一性を決定するために実質的に局所平坦化された過堆積をマッピングする工程は、実質的に局所平坦化された過堆積を渦電流センサによりマッピングする工程を含むことができる。
【００１１】
大域的な不均一性を決定するために実質的に局所平坦化された過堆積をマッピングする工程は、実質的に局所平坦化された過堆積をｉｎ ｓｉｔｕでマッピングする工程を含むことができる。
【００１２】
大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、大域的な不均一性を補正するためにエッチングレシピを調整する工程を含むことができる。
【００１３】
また、大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、多数の特徴部に機械的ストレスを与えることなく、大域的な不均一性を実質的に取り除く工程を含むことができる。
【００１４】
更にまた、大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、更に、パターン化特徴部上に形成された障壁層を露出するようにエッチングする工程を含むことができる。エッチングは、障壁に対して選択的にすることができる。
【００１５】
大域的な不均一性を実質的に除去するために実質的に局所平坦化された過堆積をエッチングする工程は、多数の特徴部において導電相互接続材料の任意の凹みを実質的に最小化する工程を含むことができる。
【００１６】
最終エッチングプロセスを含むこともできる。最終エッチングプロセスは、パターン化特徴部上に形成された障壁層を実質的に除去できる。最終エッチングプロセスは、更に、マスク材料の除去を含むことができる。
【００１７】
導電相互接続材料は、銅及び／又は銅元素を含むことができる。
【００１８】
別の実施形態は、パターン化半導体基板を受領する工程を含む方法により形成された半導体デバイスを含む。パターン化半導体基板は、パターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、局所的不均一性を含む過堆積を有する。過堆積の全体部は、過堆積を平坦化するために除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【００１９】
別の実施形態は、デュアルダマシン相互接続構造を形成する方法を含む。方法は、デュアルダマシンパターン化半導体基板を受領する工程を含む。デュアルダマシンパターン化半導体基板は、デュアルダマシンパターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、局所的不均一性を含む過堆積を有する。過堆積の全体部は、過堆積を平坦化するために除去される。過堆積の全体部を除去する工程は、過堆積上に追加層を形成する工程と、追加層及び過堆積を平坦化する工程とを含む。追加層は、平坦化プロセスにおいて、実質的に完全に除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【００２０】
別の実施形態は、デュアルダマシン相互接続構造を形成する方法を含む。方法は、デュアルダマシンパターン化半導体基板を受領する工程を含む。デュアルダマシンパターン化半導体基板は、デュアルダマシンパターン内の多数の特徴部に充填された導電相互接続材料を有する。導電相互接続材料は、局所的不均一性を含む過堆積を含む。過堆積の全体部は、過堆積を平坦化するために除去される。過堆積の全体部を除去する工程は、過堆積の上面及び上部を化学的に変換することで過堆積上に追加層を形成する工程を含む。追加層と過堆積の少なくとも一部とは、過堆積を実質的に平坦化するためにエッチングされる。追加層は、実質的に完全に除去される。実質的に局所平坦化された過堆積は、大域的な不均一性を決定するためにマッピングされる。実質的に局所平坦化された過堆積は、大域的な不均一性を実質的に除去するためにエッチングされる。
【００２１】
本発明は、基板全体での大域的な不均一性を実質的に取り除く一方で、機械的ストレスを最小化する利点を提供する。
【００２２】
本発明の他の態様及び利点は、本発明の原理を例示する添付図面と併せて、以下の詳細な説明から明らかとなろう。
【発明を実施するための最良の形態】
【００２３】
本発明は、同様の参照符号は同様の構造要素を示す添付図面と併せて、以下の詳細な説明から容易に理解されよう。
【００２４】
以下、改善された平坦化システム及び方法のいくつかの例示的実施形態について説明する。本明細書で述べる具体的な詳細の一部又は全部がなくとも、本発明を実施し得ることは当業者には明らかであろう。
【００２５】
改良された平坦化システム及び方法の一実施形態は、半導体基板の局所的部分に渡る、改良された局所的平坦化均一性を提供する。改良された局所的平坦化均一性は、下層の特徴部及び堆積プロセスの変動により生じる局所的不均一性を実質的に取り除く。別の実施形態は、基板全体に渡る、改良された大域的均一性（例えば、中心均一性と比較した縁部均一性）を提供する。
【００２６】
図１は、本発明の一実施形態による、デュアルダマシンプロセスにおけるパターン化半導体基板１００を示す。基板１００は、デュアルダマシン製造プロセスのような半導体製造プロセスの一環としてパターン化されている。基板１００のパターン化には、マスクを使用できる。基板１００は、ある程度分離された大きな特徴部１０２（例えば、トレンチ、バイア等）と、ある程度分離された小さな特徴部１０４と、互いに密集した、いくつかの特徴部１０６とを含む。更に、障壁層１１０が含まれる。障壁層１１０は、通常、基板１００又は導電相互接続材料１２０とは異なる材料である。導電相互接続材料１２０は、銅又は銅合金、或いはその他の導電材料にすることができる。
【００２７】
導電相互接続材料１２０の過堆積１１２は、特徴部１０２、１０４、１０６の上に広がり、過堆積１１２の厚さにおいて、対応する局所的変動１１４、１１６、１１８を含む。図示したように、大きな特徴部１０２は、小さな特徴部１０４と比べて、過堆積１１２の厚さにおいて、対応する大きな減少を有し、小さな特徴部１０４は、過堆積１１２の厚さにおいて僅かに小さな変動を有する。密集特徴部１０６については、過堆積１１２の厚さが幾分増加している。
【００２８】
通常のエッチングプロセスでは、ウェーハの全体で、導電相互接続材料１２０の過堆積１１２を非常に均一な速度でエッチングするため、通常のエッチングプロセスは、密集特徴部１０６に近い障壁層１１０を露出させる前に、大きな特徴部１０２に近い障壁層１１０を露出される。要するに、通常のエッチングプロセスは、導電相互接続材料の過堆積１１２を平坦化できない。
【００２９】
図２は、本発明の一実施形態に従って追加された追加層２０２を示す。追加層２０２は、過堆積１１２の上に形成される。追加層２０２は、実質的に平坦な充填材料にすることができる（例えば、スピンオングラス（ＳＯＧ）、ポリシリコン、ポリマレジスト、バイレイヤ、ＵＶ、又は熱硬化材料、或いは、流動させて平坦面を形成可能であると共に、適切なエッチング特性を有するその他の材料）。更に、随意的な、相対的に薄い（例えば、厚さ約２５乃至１００ｎｍの）共形層２０４を、追加層２０２と過堆積１１２との間に含めてもよい。共形層２０４は、障壁層又は接着層にすることができる。共形層２０４により、広範な材料を追加層２０２として使用可能にできる。
【００３０】
追加層２０２及び過堆積１１２は、実質的に１：１のエッチング選択性を有するため、後続のエッチングプロセス（例えば、プラズマ又はガスエッチングプロセス）では、追加層２０２及び過堆積１１２を実質的に同じ速度でエッチングできる。
【００３１】
図３は、本発明の一実施形態による、実質的に平坦な過堆積１１２’を示す。追加層２０２は積層１００、１１０、１１２、２０２の実質的に平坦な表面を形成するため、第一のエッチングプロセスでは、局所的変動１１４、１１６、１１８が実質的に取り除かれ、残存過堆積１１２’が実質的に局所平坦となるまで、追加層２０２及び過堆積１１２を全域に渡って均一にエッチングできる。
【００３２】
通常のレシピは、追加層２０２と過堆積１１２との間での１：１のエッチング選択性を提供する条件を含む。一例として、追加層２０２がＳＯＧであり、過堆積１１２が銅である場合、ハロゲン（例えば、Ｃｌ、Ｆ、Ｂｒ、Ｉ）に基づく化学反応は、ＳＯＧ及び銅の両方に対して、所望の１：１の選択性の調整を可能にするエッチング速度の制御を提供する。反応性ハロゲンラジカルを生成する任意のプラズマ供給ガスを使用可能だが、ＣＦ4、Ｃｌ2、及びＨＣＬが代表的な例となる。基板温度等のプロセス変数の変化と、一種類以上の添加物（例えば、Ａｒ、Ｈ2、Ｃｌ、Ｏ2、ＣＨ3Ｘ（Ｘ＝Ｆ、Ｃｌ、Ｂｒ、Ｉ）、ＣＨ2Ｆ2、及びＣＨ4）の含有とを含め、様々なプロセスパラメータを調整して、エッチング速度、選択性、均一性を制御し、腐食を低減できる。
【００３３】
別のアプローチは、銅過堆積１１２の主要なエッチャントとしてのＡｒ、或いはＨｅ、Ｘｅ、Ｎｅ、Ｋｒのような他の不活性ガスと、追加層２０２のエッチング速度制御及び残存する銅１１２の上面の不動態化を提供する他の添加物とによる、スパッタリングを主としたエッチングを含む。その他の添加物には、例えば、Ｈ2及び／又はＣＦ4を含めることができる。こうしたプロセスは、いずれも約７５℃乃至約４００℃の広範な温度範囲で作用する。
【００３４】
第一のエッチングプロセスは、局所的変動１１４、１１６、１１８を実質的に取り除いて、残存過堆積１１２’を実質的に局所平坦な状態にするためのエッチングプロセスである。一つ以上の後続のエッチングプロセスでは、過堆積１１２’の全体又は大部分が除去される。仕上げエッチングプロセスを適用して、過堆積１１２’が障壁１１０から除去される終点まで、エッチングプロセスを継続できる。仕上げエッチングプロセスは、全体エッチングプロセスに含めることもできる。仕上げエッチング後の後続プロセスは、選択的障壁除去と、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化とを含むことができる。仕上げエッチング後の追加工程は、任意の材料を大きく除去せずに、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化のみを行うように設計できる。
【００３５】
図４Ａは、本発明の一実施形態による、第二のエッチングプロセスを受けた基板１００を示す。第二のエッチングプロセスは、障壁層１１０が全ての位置で実質的に同時に露出し、特徴部１０２、１０６、１０６に充填された導電材料（例えば、銅、銅含有合金、及び化合物、並びにその他の導電材料）の一部１２０のみが残存するように、終点まで継続する。
【００３６】
第一のエッチングプロセスと第二のエッチングプロセスとは、実質的に同様であっても、実質的に異なっていてもよい。一例として、第一のエッチングプロセスは、（例えば、下層での特徴部１０２、１０４、１０６の位置、サイズ、及び濃度により発生する）局所的不均一性１１４、１１６、１１８に起因する過堆積１１２の局所的平面性を改善するエッチングプロセスにできる。追加層２０２の全体と、過堆積１１２の一部とを、第一のエッチングプロセスにおいて除去できる。これと比較して、第二のエッチングプロセスは、残存する平坦過堆積１１２’の全体を終点（即ち、障壁層１１０が露出される時）まで除去する、遙かに選択的なエッチングプロセスにできる。
【００３７】
図４Ｂは、本発明の一実施形態による、障壁除去プロセスを受けた基板を示す。障壁層１１０の一部は、下層マスク層４０２を露出するために除去される。特徴部１０２、１０４、１０６の内部に形成された障壁層１１０の一部のみが残存する。通常の第二のエッチングプロセスでは、過堆積１１２の全体部を、高速で、好ましくは障壁層１１０に対する高い選択性により除去する。一例として、過堆積１１２が銅である場合、ハロゲンに基づく化学反応（例えば、Ｃｌ2、ＣＦ4、ＨＣｌ、ＨＢｒ、ＢＣｌ3）を、第二のエッチングプロセスとして効果的に使用できる。別のアプローチでは、Ａｒ（或いはその他の希ガス又は不活性ガス）に基づくスパッタリングプロセスのような、物理性を主としたエッチングプロセスを使用できる。様々なプロセスパラメータを調整して、エッチング速度及び選択性を制御できる。様々なプロセスパラメータは、基板温度、反応性化学種のバランス、及び一種類以上の添加物（例えば、Ｈ2、Ｏ2、Ａｒ、Ｈｅ、Ｘｅ、Ｎｅ、Ｋｒ、その他）の含有といったプロセス変数の調整を含むことができる。
【００３８】
図５は、本発明の一実施形態による、局所平坦化を実行する方法工程のフローチャート５００である。工程５０５では、追加層２０２が、導電過堆積１１２の上に追加される。工程５１０では、第一のエッチングプロセスが適用され、追加層２０２及び導電過堆積１１２の大部分が除去される。工程５１５では、第二のエッチングプロセスが適用され、残存過堆積１１２’が終点まで除去される。
【００３９】
代替実施形態において、工程５１５は、更に、上記のような仕上げエッチングプロセスを含むことができる。仕上げエッチング後の後続プロセスは、選択的障壁除去と、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化とを含むことができる。仕上げエッチング後の追加工程は、任意の材料を大きく除去せずに、腐食を防止し、更なる処理のための安定性を提供する残存導電材料１２０の不動態化のみを行うように設計できる。
【００４０】
図６Ａ乃至６Ｄは、本発明の一実施形態による、局所均一性を高めるために基板６００に適用される一連の化学変換及びエッチバックプロセスを示す。図７は、本発明の一実施形態による、局所均一性を高めるために基板６００に適用される化学変換及びエッチバックプロセスの方法工程のフローチャート７００である。図６Ａに示したように、基板６００は、上の図１において説明した基板１００と同様に、非平坦表面プロフィール６０６を有する実質的に非平坦な過堆積６０２を有する。
【００４１】
次に図６Ｂ及び図７を参照すると、工程７０５において、追加層６０４が、過堆積６０２の上に形成される。追加層６０４は、過堆積６０２上に堆積又は形成してよい。一例として、追加層６０４は、過堆積６０２の最上部の化学変換により形成できる。過堆積６０２が銅又は銅合金である場合、制御した形でのガスへの露出により、銅反応産物層６０４を形成できる。一例は、Ｃｕ−ハロゲン化物層６０４を形成可能なハロゲンガスである。銅反応物層６０４は、銅の過堆積６０２の表面内に拡散し、銅の過堆積６０２の上部を変換する。銅の化学変換のためのプロセスは、Ｎａｇｒａｊ Ｓ．Ｋｕｌｋａｒｎｉ及びＲｏｂｅｒｔ Ｔ．ＤｅＨｏｆｆ「銅の低温ドライエッチング及び平坦化のための揮発度図の応用」Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，１４９（１１）Ｇ６２０−Ｇ６３２，２００２のように、この技術において公知である。
【００４２】
別の例において、追加層６０４は、過堆積６０２上に堆積可能である。堆積層６０４は、過堆積６０２上に堆積させたポリマ層又は酸化物層を含むことができる。
【００４３】
次に工程７１０及び図６Ｃを参照すると、追加層６０４を除去するためにエッチバックプロセスが適用される。過堆積６０２の一部も除去してよい。追加層６０４を除去することで、過堆積６０２のプロフィールでは、プロフィール６０６’への更なる軟化（即ち、平坦化）が生じる。Ｃｕ−ハロゲン化物は、過堆積６０２の輪郭を実質的に軟化させる。Ｃｕ−ハロゲン化物は、更に、銅過堆積６０２との実質的に１：１のエッチバック選択性を維持できる。工程７０５及び７１０は、図６Ｄに示したように、結果的なプロフィールが実質的に平坦になるまで、過堆積６０２を実質的に平坦化するために、後続のプロフィール６０６’及び６０６’’に対して多数回に渡って反復できる。
【００４４】
化合物形成の形状依存性を利用した銅過堆積６０２の化学変換は、通常、Ｃｕ反応性化学種の界面において銅を酸化することで達成できる。この事例における銅の酸化は、陽性酸化状態の銅を含む銅化合物への銅元素の化学変換を含む。一例として、表面における銅の塩化第一銅又は塩化第二銅（ＣｕＣｌ又はＣｕＣｌ2）への酸化は、低温（例えば、２００℃未満）の塩素プラズマにおいて発生可能である。
【００４５】
エッチバックプロセスは、揮発が可能であるため、固定基板温度で残存過堆積６０２’の表面を残すことが可能な別の化合物への、この銅化合物の還元を含む。一例として、反応性水素種（例えば、Ｈ2プラズマ）が存在する状態で、揮発性のＣｕ3Ｃｌ3へのＣｕＣｌ2の還元が可能である。形状依存性変換と変換部分のその後のエッチバックとを交互に行うことで、銅過堆積６０２の全体的除去が生じると同時に、銅の過堆積６０２のトポグラフィ（例えば、プロフィール）が平坦化される。
【００４６】
工程７１５では、過堆積６０２が実質的に平坦化された場合、方法工程が終了する。代替として、工程７１５において、過堆積６０２が実質的に平坦化されていない場合、方法工程は、上の工程７０５へ継続する。一実施形態において、工程７０５乃至７１５は、単一のエッチングチャンバ内においてｉｎ ｓｉｔｕで実行できる。代替実施形態において、工程７１０は、ｅｘ ｓｉｔｕで実行可能であり、図６Ｄに示したような実質的に平坦な過堆積６０２’を達成するために、ＥＣＤ又は低ダウンフォースＣＭＰプロセスを含むことができる。
【００４７】
図６Ａ乃至７において説明した方法工程は、非平坦過堆積６０２の平坦化と、過堆積６０２の全体の除去との両方を実行する平坦全体除去プロセスとして使用できる。
【００４８】
基板１００、６００の局所平坦化は、この技術で公知である、いくつかの公知の層圧マッピング技術のいずれか一つ以上により決定できる。一例として、渦電流センサは、過堆積１１２、１１２’の厚さをマッピングできる。渦電流センサ（ＥＣＳ）は、導電膜の非常に薄い層（例えば、厚さ１２００オングストローム未満）を正確に測定できる。非常に薄い層を正確に測定するには、基板内の渦電流に起因するＥＣＳ信号の成分を実質的に排除、最小化、又は補正する必要がある。導電膜の非常に薄い層の厚さは、更に、エッチング、ＣＭＰ、又は堆積プロセスといったマルチ工程プロセスの中で測定できる。一例として、ＣＭＰプロセスにおいて、処理中の基板は、研磨面から離すことが可能であり、基板上の膜の厚さは、基板から公知の距離へＥＣＳを移動させて測定できる。基板及び／又はＥＣＳは、ＥＣＳが基板の表面全体をマッピングして、これにより基板表面上の金属膜の位置及び厚さを特定できるように、互いに対して移動させることができる。
【００４９】
上の図１乃至７において説明した方法及びシステムでは、過堆積における局所的なパターン依存不均一性を実質的に取り除く様々なアプローチを説明した。しかしながら、図１乃至図７において説明した方法及びシステムは、大域的な不均一性の修正には直接的には対処していない。大域的な不均一性は、基板の縁部と比較した、基板の中心部における材料の除去速度における変動と、局所的事象ではない他の不均一性とを含むことができる。
【００５０】
図８は、本発明の一実施形態による、大域的な不均一性を修正する方法工程８００のフローチャートである。工程８０５において、過堆積における特徴パターン依存不均一性のような局所的不均一性を有する基板を受領する。工程８１０において、局所的不均一性は、ＣＭＰ、ＥＣＰ、又は上の図１乃至７において説明した方法及びシステム、或いはこの技術で公知である他の任意の方法等により、実質的に取り除かれる。局所的不均一性を実質的に除去することで、上の図３に示した平坦過堆積１１２’のような、実質的に局所平坦な過堆積が形成される。
【００５１】
図９は、本発明の一実施形態による、実質的に除去済みの平坦化過堆積９０２を示す。実質的に除去済みの平坦化過堆積９０２は、厚さ数百オングストローム等の相対的に薄い過堆積にすることができる。
【００５２】
工程８１５において、平坦化過堆積を有する基板は、平坦化過堆積における任意の大域的な不均一性を特定及び定量化するためにマッピングされる。平坦化過堆積は、上で説明したような、この技術で公知である、いくつかの公知の層圧マッピング技術のいずれか一つ以上によりマッピングできる。マッピングは、ｉｎ ｓｉｔｕ（現行のプロセスチャンバ内）又はｅｘ ｓｉｔｕ（現行のプロセスチャンバ外）にすることができる。ｉｎ ｓｉｔｕマッピングプロセスは、動的にすることも可能であり、後続プロセスの進行中に、後続プロセスの動的な調整を可能にできる。
【００５３】
工程８２０では、上の工程８１５で決定された大域的な不均一性の位置及び量は、仕上げエッチングプロセスにおいて、検出された大域的な不均一性の特定の要件に対処するためにエッチングプロセスを調整することで、実質的に機械的なストレスのないプロセスにおいて除去される。一例として、残存過堆積９０２が中心部において厚さ約５００オングストロームであり、縁部において厚さ３００オングストロームである場合、レシピは、障壁層１１０全体を同時に露出させるように、縁部に対する中心部の不均一性を補正可能となる形で調整できる。エッチバックプロセス中に基板に機械的な力が加わらないことから、ストレスのないプロセスにより、上記のＣＭＰの問題が回避される。
【００５４】
選択されたレシピ（例えば、プロセス変数の選択値）は、障壁層１１０に対して選択的なものとなり（即ち、そのレシピが銅をエッチングする速度より遙かに遅い速度で障壁をエッチングし、例えば、こうしたプロセスにおいて、障壁のエッチングに対する銅のエッチングの通常の選択性の範囲は、約１より大きいが、約３より小さいものとなる）、任意の凹み（例えば、特徴部１０２、１０４、１０６内の導電材料１２０の過剰な除去）を最小化する。
【００５５】
仕上げエッチングは、障壁層１１０の残存する高さの障壁に対する特徴部１０２、１０４、１０６内への任意の凹みを最小化するために、残存過堆積９０２の銅と障壁層１１０との両方について、相対的に低いエッチング速度を有することができる。結果として、仕上げエッチングは、銅をエッチングするための非常に高い選択性を有することができない。
【００５６】
最終エッチバックプロセスを含むことも可能である。最終エッチバックプロセスは、適切な選択性及び均一性制御によるマスク材料及び／又はＩＬＤ材料のエッチバックを含み、最終的な結果が、最小の銅及びＩＬＤの損失により、実質的な大域的均一性と実質的に平坦な特徴部とを提供するようになる（例えば、任意の銅の凹みは、最終エッチング及び障壁除去プロセスの終わりに、基板１００全体で大域的に均一になる）。この事例において、最終エッチングは、高い選択性でマスク材料をエッチバックする均一なプロセスを含み、銅の損失を最小化し、銅の凹みを最小化する。一例として、ハロゲン濃度が低く、基板温度が低い（例えば、約２００℃未満の）ハロゲンに基づくプロセスは、低い銅のエッチング速度を維持する一方で、依然としてマスク材料を十分に化学的にエッチングする。ハロゲン反応性化学種（例えば、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ6）を含む任意のプラズマ供給ガスを使用できる。エッチング速度制御添加物は、Ａｒ、Ｏ2、ＣＨ2Ｆ2を含むことが可能であり、更にその他を含むことができる。
【００５７】
仕上げエッチング及び最終エッチバックプロセスの終わりにおいて、大域的な銅の凹み及び／又はマスク／ＩＬＤの損失が基板全体で不均一である場合には、大域的な不均一性を補正するために、レシピを更に変化させる必要がある。一例として、代表的な事例は、中心部高速又は縁部高速エッチング速度として説明されるエッチングの不均一性の結果である。こうした事例は、いずれにおいても、基板全体で銅の凹み及び／又はマスク／ＩＬＤの損失に変動を発生させる可能性がある。マスク／ＩＬＤ材料の最終エッチバック中に、適切な均一性及び選択性制御を利用することで、銅及びマスクの損失を最小にして、大域的に平坦な特徴を得るために、この変動に対処する補正を達成できる。基板の中心部において大きな銅の凹みを発生させる中心部高速仕上げエッチングプロセスの事例においては、マスク材料を選択的にエッチングし、特徴部１０２、１０４、１０６内の銅のレベルと同じレベルにする縁部高速エッチバックプロセスにより、補正が可能となる。このプロセスにおいて得られる通常の選択性は、約２より大きい。均一性制御を提供するレシピの変化には、圧力、基板全体での温度の変化、イオン流出の均一性制御、ガス濃度、及びチャンバ壁温度が含まれる。選択性を制御するための変化には、反応性ハロゲン化学種の濃度、基板温度、及びバイアス出力が含まれる。
【００５８】
本発明の説明に関連した本明細書での使用において、「約」という用語は、＋／−１０％を意味する。一例として、「約２５０℃」という語句は、２２５℃乃至２７５℃の範囲を示す。更に、図５、７、及び８の工程において表現される指示は、例示の順序で実行する必要はなく、工程により表現される全ての処理は、本発明の実施にとって必須ではない場合があると理解されるであろう。更に、図５、７、及び８において説明したプロセスは、コンピュータ又はマイクロプロセッサ制御システム（例えば、プロセス制御システム）のＲＡＭ、ＲＯＭ、又はハードディスクドライブのいずれか又は組み合わせに格納されたソフトウェアにおいても実施できる。
【００５９】
上記の発明について明確な理解の目的からある程度の詳細さをもって説明してきたが、添付特許請求の範囲内で特定の変更及び変形を実施し得ることは明らかであろう。したがって、本発明は限定的なものではなく例示的なものと見做されるべきであり、且つ、本発明は本明細書に記載の詳細により限定されるべきではなく、添付特許請求の範囲及び等価物において変形してよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による、パターン化半導体基板を示す図。
【図２】本発明の一実施形態に従って追加された追加層を示す図。
【図３】本発明の一実施形態による、実質的に平坦な過堆積を示す図。
【図４Ａ】本発明の一実施形態による、第二のエッチングプロセスを受けた基板を示す図。
【図４Ｂ】本発明の一実施形態による、障壁除去プロセスを受けた基板を示す図。
【図５】本発明の一実施形態による、局所平坦化を実行する方法工程のフローチャート。
【図６Ａ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図６Ｂ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図６Ｃ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図６Ｄ】本発明の一実施形態による、局所均一性を高めるために基板に適用される一連の化学変換及びエッチバックプロセスを示す図。
【図７】本発明の一実施形態による、局所均一性を高めるために基板に適用される化学変換及びエッチバックプロセスの方法工程のフローチャート。
【図８】本発明の一実施形態による、大域的な不均一性を修正する方法工程のフローチャート。
【図９】本発明の一実施形態による、実質的に除去済みの平坦化過堆積を示す図。
【符号の説明】
【００６１】
１００…パターン化半導体基板
１０２、１０４、１０６…密集特徴部
１１０…障壁層
１１２…過堆積
１１４…局所的不均一性
１２０…導電相互接続材料
２０２…追加層
２０４…共形層
４０２…下層マスク層
６００…基板
６０２…残存過堆積
６０４…堆積層
６０６…非平坦表面プロフィール
９０２…残存過堆積
【特許請求の範囲】
【請求項１】
パターン化半導体基板を平坦化する方法であって、
前記パターン内の複数の特徴部に充填された導電相互接続材料を有するパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的な不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために前記過堆積の全体部を除去する工程と、
大域的な不均一性を決定するために、前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために、前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法。
【請求項２】
請求項１記載の方法であって、
前記過堆積の全体部を除去する工程は、
前記過堆積上に追加層を形成する工程と、
前記追加層及び前記過堆積を平坦化する工程と、
を含み、
前記追加層は、前記平坦化工程において、実質的に完全に除去される、方法。
【請求項３】
請求項１記載の方法であって、
前記過堆積の全体部を除去する工程は、
前記過堆積の上面及び上部を化学的に変換することによって、前記過堆積上に追加層を形成する工程と、
前記過堆積を実質的に平坦化するために、前記追加層及び前記過堆積の少なくとも一部をエッチングする工程と、
を含み、
前記追加層は、実質的に完全に除去される、方法。
【請求項４】
請求項４記載の方法であって、
前記追加層及び前記過堆積を平坦化する工程は、
前記追加層をエッチングする工程と、
第２の追加層を形成する工程と、
前記第２の追加層をエッチングする工程と、
を含む反復プロセスを含む、方法。
【請求項５】
請求項１記載の方法であって、
大域的な不均一性を決定するために前記実質的に局所平坦化された過堆積をマッピングする工程は、前記実質的に局所平坦化された過堆積を渦電流センサによりマッピングする工程を含む、方法。
【請求項６】
請求項１記載の方法であって、
大域的な不均一性を決定するために前記実質的に局所平坦化された過堆積をマッピングする工程は、前記実質的に局所平坦化された過堆積をｉｎ ｓｉｔｕでマッピングする工程を含む、方法。
【請求項７】
請求項１記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記大域的な不均一性を補正するためにエッチングレシピを調整する工程を含む、方法。
【請求項８】
請求項１記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記複数の特徴部に機械的ストレスを与えることなく、前記大域的な不均一性を実質的に取り除く工程を含む、方法。
【請求項９】
請求項１記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記パターン化特徴部上に形成された障壁層を露出するようにエッチングする工程を含む、方法。
【請求項１０】
請求項９記載の方法であって、
前記エッチングは、前記障壁に対して選択的である、方法。
【請求項１１】
請求項９記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記複数の特徴部において前記導電相互接続材料の任意の凹みを実質的に最小化する工程を含む、方法。
【請求項１２】
請求項９記載の方法であって、
更に、前記パターン化特徴部上に形成された前記障壁層を実質的に除去する最終エッチングプロセスを備える、方法。
【請求項１３】
請求項１２記載の方法であって、
前記最終エッチングプロセスは、マスク材料の除去を含む、方法。
【請求項１４】
請求項１記載の方法であって、
前記導電相互接続材料は、銅を含む、方法。
【請求項１５】
請求項１記載の方法であって、
前記導電相互接続材料は、銅元素を含む、方法。
【請求項１６】
請求項１記載の方法であって、
前記パターンは、デュアルダマシンプロセスにおいて前記パターン化半導体基板上に形成される、方法。
【請求項１７】
半導体デバイスであって、
パターン内の複数の特徴部に充填された導電相互接続材料を有するパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的な不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために、前記過堆積の全体部を除去する工程と、
大域的な不均一性を決定するために、前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために、前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法により形成された半導体デバイス。
【請求項１８】
デュアルダマシン相互接続構造を形成する方法であって、
デュアルダマシンパターン内の複数の特徴部に充填された導電相互接続材料を有するデュアルダマシンパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために前記過堆積の全体部を除去する工程であって、
前記過堆積上に追加層を形成する工程と、
前記追加層及び前記過堆積を平坦化する工程であって、前記追加層を実質的に完全に除去する工程と、
を含む工程と、
大域的な不均一性を決定するために、前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために、前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法。
【請求項１９】
デュアルダマシン相互接続構造を形成する方法であって、
デュアルダマシンパターン内の複数の特徴部に充填された導電相互接続材料を有するデュアルダマシンパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために前記過堆積の全体部を除去する工程であって、
前記過堆積の上面及び上部を化学的に変換する工程を含む前記過堆積上に追加層を形成する工程と、
前記過堆積を実質的に平坦化するために前記追加層及び前記過堆積の少なくとも一部をエッチングする工程であって、前記追加層を実質的に完全に除去する工程と、
を含む工程と、
大域的な不均一性を決定するために前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法。
【請求項１】
パターン化半導体基板を平坦化する方法であって、
前記パターン内の複数の特徴部に充填された導電相互接続材料を有するパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的な不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために前記過堆積の全体部を除去する工程と、
大域的な不均一性を決定するために、前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために、前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法。
【請求項２】
請求項１記載の方法であって、
前記過堆積の全体部を除去する工程は、
前記過堆積上に追加層を形成する工程と、
前記追加層及び前記過堆積を平坦化する工程と、
を含み、
前記追加層は、前記平坦化工程において、実質的に完全に除去される、方法。
【請求項３】
請求項１記載の方法であって、
前記過堆積の全体部を除去する工程は、
前記過堆積の上面及び上部を化学的に変換することによって、前記過堆積上に追加層を形成する工程と、
前記過堆積を実質的に平坦化するために、前記追加層及び前記過堆積の少なくとも一部をエッチングする工程と、
を含み、
前記追加層は、実質的に完全に除去される、方法。
【請求項４】
請求項４記載の方法であって、
前記追加層及び前記過堆積を平坦化する工程は、
前記追加層をエッチングする工程と、
第２の追加層を形成する工程と、
前記第２の追加層をエッチングする工程と、
を含む反復プロセスを含む、方法。
【請求項５】
請求項１記載の方法であって、
大域的な不均一性を決定するために前記実質的に局所平坦化された過堆積をマッピングする工程は、前記実質的に局所平坦化された過堆積を渦電流センサによりマッピングする工程を含む、方法。
【請求項６】
請求項１記載の方法であって、
大域的な不均一性を決定するために前記実質的に局所平坦化された過堆積をマッピングする工程は、前記実質的に局所平坦化された過堆積をｉｎ ｓｉｔｕでマッピングする工程を含む、方法。
【請求項７】
請求項１記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記大域的な不均一性を補正するためにエッチングレシピを調整する工程を含む、方法。
【請求項８】
請求項１記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記複数の特徴部に機械的ストレスを与えることなく、前記大域的な不均一性を実質的に取り除く工程を含む、方法。
【請求項９】
請求項１記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記パターン化特徴部上に形成された障壁層を露出するようにエッチングする工程を含む、方法。
【請求項１０】
請求項９記載の方法であって、
前記エッチングは、前記障壁に対して選択的である、方法。
【請求項１１】
請求項９記載の方法であって、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程は、前記複数の特徴部において前記導電相互接続材料の任意の凹みを実質的に最小化する工程を含む、方法。
【請求項１２】
請求項９記載の方法であって、
更に、前記パターン化特徴部上に形成された前記障壁層を実質的に除去する最終エッチングプロセスを備える、方法。
【請求項１３】
請求項１２記載の方法であって、
前記最終エッチングプロセスは、マスク材料の除去を含む、方法。
【請求項１４】
請求項１記載の方法であって、
前記導電相互接続材料は、銅を含む、方法。
【請求項１５】
請求項１記載の方法であって、
前記導電相互接続材料は、銅元素を含む、方法。
【請求項１６】
請求項１記載の方法であって、
前記パターンは、デュアルダマシンプロセスにおいて前記パターン化半導体基板上に形成される、方法。
【請求項１７】
半導体デバイスであって、
パターン内の複数の特徴部に充填された導電相互接続材料を有するパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的な不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために、前記過堆積の全体部を除去する工程と、
大域的な不均一性を決定するために、前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために、前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法により形成された半導体デバイス。
【請求項１８】
デュアルダマシン相互接続構造を形成する方法であって、
デュアルダマシンパターン内の複数の特徴部に充填された導電相互接続材料を有するデュアルダマシンパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために前記過堆積の全体部を除去する工程であって、
前記過堆積上に追加層を形成する工程と、
前記追加層及び前記過堆積を平坦化する工程であって、前記追加層を実質的に完全に除去する工程と、
を含む工程と、
大域的な不均一性を決定するために、前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために、前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法。
【請求項１９】
デュアルダマシン相互接続構造を形成する方法であって、
デュアルダマシンパターン内の複数の特徴部に充填された導電相互接続材料を有するデュアルダマシンパターン化半導体基板を受領する工程であって、前記導電相互接続材料は局所的不均一性を有する過堆積を有する工程と、
前記過堆積を平坦化するために前記過堆積の全体部を除去する工程であって、
前記過堆積の上面及び上部を化学的に変換する工程を含む前記過堆積上に追加層を形成する工程と、
前記過堆積を実質的に平坦化するために前記追加層及び前記過堆積の少なくとも一部をエッチングする工程であって、前記追加層を実質的に完全に除去する工程と、
を含む工程と、
大域的な不均一性を決定するために前記実質的に局所平坦化された過堆積をマッピングする工程と、
前記大域的な不均一性を実質的に除去するために前記実質的に局所平坦化された過堆積をエッチングする工程と、
を備える方法。
【図１】
【図２】
【図３】
【図５】
【図７】
【図８】
【図９】
【図２】
【図３】
【図５】
【図７】
【図８】
【図９】
【公表番号】特表２００７−５３３１１６（Ｐ２００７−５３３１１６Ａ）
【公表日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願番号】特願２００６−５０７１０７（Ｐ２００６−５０７１０７）
【出願日】平成１６年３月１０日（２００４．３．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／００７５２７
【国際公開番号】ＷＯ２００４／０８４２６６
【国際公開日】平成１６年９月３０日（２００４．９．３０）
【出願人】（５９２０１００８１）ラム リサーチ コーポレーション (467)
【氏名又は名称原語表記】ＬＡＭ ＲＥＳＥＡＲＣＨ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願日】平成１６年３月１０日（２００４．３．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／００７５２７
【国際公開番号】ＷＯ２００４／０８４２６６
【国際公開日】平成１６年９月３０日（２００４．９．３０）
【出願人】（５９２０１００８１）ラム リサーチ コーポレーション (467)
【氏名又は名称原語表記】ＬＡＭ ＲＥＳＥＡＲＣＨ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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