歩留り予測システム及びそれを用いた半導体装置の製造方法
【課題】歩留り予測の精度を向上することができる歩留り予測システム及びそれを用いた半導体装置の製造方法を提供する。
【解決手段】複数のチップ領域が設定された基板の処理を行う工程と、前記処理後の基板の状態に基づいて歩留りを予測する工程と、を繰り返し行う。前記歩留りを予測する工程では、前記基板に存在する欠陥の状態を把握し（Ｓ１４）、前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定し（Ｓ１６）、前記不良チップ領域に関するデータをデータベースに格納し（Ｓ１７）、前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する（Ｓ１８）。また、前記欠陥の状態を把握する際には、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略する。
【解決手段】複数のチップ領域が設定された基板の処理を行う工程と、前記処理後の基板の状態に基づいて歩留りを予測する工程と、を繰り返し行う。前記歩留りを予測する工程では、前記基板に存在する欠陥の状態を把握し（Ｓ１４）、前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定し（Ｓ１６）、前記不良チップ領域に関するデータをデータベースに格納し（Ｓ１７）、前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する（Ｓ１８）。また、前記欠陥の状態を把握する際には、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歩留り予測システム及びそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は多数の処理を経て製造されている。そして、いくつかの処理後に欠陥検査を行い、この結果に基づく歩留りの予測を行っている。歩留りの予測を行っているのは、半導体装置を安定して供給するためである。
【０００３】
しかしながら、従来の方法では、高い精度で歩留りを予測することが困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１５１５６１号公報
【特許文献２】特開２００３−７７９７２号公報
【特許文献３】特開２００５−２５９９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、歩留り予測の精度を向上することができる歩留り予測システム及びそれを用いた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
半導体装置の製造方法の一態様では、複数のチップ領域が設定された基板の処理を行う工程と、前記処理後の基板の状態に基づいて歩留りを予測する工程と、を繰り返し行う。前記歩留りを予測する工程では、前記基板に存在する欠陥の状態を把握し、前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定し、前記不良チップ領域に関するデータをデータベースに格納し、前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する。また、前記欠陥の状態を把握する際には、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略する。
【発明の効果】
【０００７】
上記の半導体装置の製造方法等によれば、データベースに不良チップ領域に関するデータを格納し、歩留りの算出の際にこのデータを参照しているため、高い精度で歩留りを予測することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る歩留り予測システムの構成を示す図である。
【図２】半導体装置の製造方法を示すフローチャートである。
【図３】検査及び歩留り予測の内容を示すフローチャートである。
【図４】不良チップ領域の取り扱い方法を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施形態について、添付の図面を参照して具体的に説明する。図１は、実施形態に係る歩留り予測システムの構成を示す図である。
【００１０】
本実施形態に係る歩留り予測システム１には、複数のチップ領域が区画された基板（ウェーハ）の欠陥検査を行う欠陥検査装置１２、及び欠陥のレビューを行う走査型電子顕微鏡（ＳＥＭ：scanning electron microscope）レビュー装置１３が設けられている。また、これらによる検査結果を用いて種々の解析を行う解析部１１が設けられている。更に、解析部１１が行った解析の結果のデータを格納するデータベース１４も設けられている。解析の結果のデータとしては、例えば、不良チップ領域を特定するデータが挙げられる。解析部１１は、種々の解析を行うに当たって適宜データベース１４に格納されているデータを参照し、ＳＥＭレビュー装置１３も、レビューを行うに当たって適宜データベース１４に格納されているデータを参照する。解析部１１は、例えば所定のプログラムに基づいて動作するコンピュータであり、解析部１１が行う種々の解析の内容（プログラムの内容）の詳細については後述する。
【００１１】
次に、歩留り予測システム１を用いた半導体装置の製造方法について説明する。図２は、半導体装置の製造方法を示すフローチャートである。この製造方法では、ステップＳ１において、複数のチップ領域が区画された基板（ウェーハ）の処理を１種類又は２種類以上行う。基板の処理としては、洗浄、イオン注入、マスクの形成、膜の形成、膜又は基板のエッチング等の加工、熱処理等が挙げられ、これらのうちの１種類を行ってもよく、２種類以上を行ってもよい。ステップＳ１の後には、ステップＳ２において、歩留り予測システム１を用いて検査及び歩留り予測を行う。検査及び歩留り予測の内容の詳細については後述する。ステップＳ２の後には、ステップＳ３において、すべての処理が終了しているか判断し、終了していなければ、ステップＳ１に戻って次の処理を行う。
【００１２】
ここで、ステップＳ２の検査及び歩留り予測の詳細について説明する。図３は、検査及び歩留り予測の内容を示すフローチャートである。
【００１３】
先ず、基板が欠陥検査装置１２に搬送され、ステップＳ１１において、欠陥検査装置１２が暗視野及び／又は明視野を用いた欠陥検査を行う。
【００１４】
次いで、解析部１１が欠陥検査装置１２による欠陥検査の結果を取得し、検出された欠陥の集計を行う。その後、解析部１１は、ステップＳ１２において、欠陥数が、予め定められている基準値（第１の基準値）を超えているか判断する。そして、欠陥数が基準値を超えていなければ、ステップＳ２１において、解析部１１が集計結果をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。つまり、欠陥数が基準値を超えていない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、欠陥数が基準値を超えていれば、ステップＳ１３に移行する。
【００１５】
ステップＳ１３では、解析部１１が異常アラームを発生させる。
【００１６】
次いで、ステップＳ１４において、ＳＥＭレビュー装置１３が、欠陥検査装置１２により検出された欠陥のレビューを行う。このとき、ＳＥＭレビュー装置１３は、データベース１４を参照し、不良チップ領域であると特定されているチップ領域については、欠陥検査装置１２により欠陥が存在するとの結果が得られていても、レビューを省略する。
【００１７】
その後、ステップ１５において、解析部１１は、ＳＥＭレビュー装置１３によるレビューの結果に基づいて、歩留りインパクトにより得られる値が、予め定められている基準値（第２の基準値）を超えるチップ領域が存在するか判断する。なお、歩留りインパクトとは、製品チップ有効数、欠陥発生チップ数、通常歩留り、キラー率、キャプチャー率より求め予想歩留りを算出することを意味する。そして、歩留りインパクトにより得られる値が基準値を超えるチップ領域がなければ、ステップＳ２１において、解析部１１がレビューの結果をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。つまり、歩留りインパクトにより得られる値が基準値を超えるチップ領域がない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、歩留りインパクトにより得られる値が基準値を超えるチップ領域があれば、ステップＳ１６に移行する。
【００１８】
ステップＳ１６では、解析部１１が、歩留りインパクトにより得られる値が基準値を超えるチップ領域を、不良チップ領域として特定する。
【００１９】
次いで、ステップＳ１７において、解析部１１は、不良チップ領域と特定したチップ領域をデータベース１４に格納する。
【００２０】
その後、ステップＳ１８において、解析部１１は、データベース１４に格納されている不良チップ領域に関するデータを用いて歩留りを算出する。このとき、今回のステップＳ２の処理で特定された不良チップ領域だけでなく、それ以前のステップＳ２の処理で不良チップ領域が特定されている場合には、この不良チップ領域に関するデータも用いる。なお、歩留りとしては、当該基板から最終的に得られる半導体装置の歩留りを予測する。
【００２１】
続いて、ステップＳ１９において、解析部１１は、ステップＳ１８で算出した歩留りが、所定の歩留りを超えているか判断する。そして、所定の歩留りを超えていれば、ステップＳ２１において、その値等をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。一方、所定の歩留りを超えていなければ、当該基板の没処理を行う。つまり、当該基板については、それ以降のステップＳ１の処理を行っても、正常に動作するチップを十分な数だけ得ることが困難であると判断して、それ以降のステップＳ１の処理を行わず、廃棄対象とする。なお、ここでの所定の歩留りとしては、例えば、製造した半導体装置の出荷先から指定された歩留りを用いることができるが、これに限定されるものではない。
【００２２】
このような実施形態によれば、欠陥のレビュー（ステップＳ１４）及び歩留り予測（ステップＳ１８）の際に、既に特定された不良チップ領域のデータが格納されているデータベース１４を参照しているため、高い精度で歩留りを予測することができる。
【００２３】
欠陥のレビュー（ステップＳ１４）の際には、前回のステップＳ２の処理又はそれ以前のステップＳ２の処理で認識された欠陥が再度認識されたり、この欠陥に起因する欠陥が認識されたりすることがある一方で、これらの欠陥が全く再度認識されないこともある。つまり、１つの欠陥が何度も認識されたり、別の形態をとって認識されたり、１度だけしか認識されないこともある。しかし、どのような場合にこれらの認識の相違が生じるのかは明確でない。このような状況下において、これまでは、欠陥のレビューの度にこれらを区別するようなことはしていない。このため、歩留りを低下させる要因として重複して認識されたりされなかったりし、不確定要素が多く、高い精度での歩留り予測が困難になっている。
【００２４】
これに対し、本実施形態では、欠陥のレビュー（ステップＳ１４）の際に、それまでに不良チップ領域であると特定されたチップ領域についてはレビューを省略するため、確実に重複した認識を回避することができる。従って、高い精度で歩留りを予測することができるのである。
【００２５】
次に、半導体装置の製造過程の一例におけるデータベース１４に格納されるデータ等について説明する。ここでは、素子分離、ゲート電極を備えた電界効果トランジスタの形成、タングステン（Ｗ）プラグを備えた配線の形成等を経て半導体装置を製造することとする。ここでは、図４に示すように、１つの基板に１００個のチップ領域２１が設定されているとする。
【００２６】
先ず、ステップＳ１において、素子分離に関する処理を行う。例えば、基板の洗浄、基板表面への絶縁膜の形成、レジストパターンの形成、素子分離溝の形成、レジストパターンの除去、素子分離溝内への絶縁膜の形成、及び化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）処理等を行う。次いで、ステップＳ２において、疵等の検査・歩留り予測を行う。最初のステップＳ２では、データベース１４に不良チップ領域を特定するデータが存在しないため、ステップＳ１４でレビューを省略するチップ領域２１はない。なお、この例では、ステップＳ１４において、図４（ａ）に示すように、５個のチップ領域２１が不良チップ領域２２ａであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び５個の不良チップ領域２２ａが存在することに基づいて歩留りの算出を行う。
【００２７】
その後、ステップＳ３を経てステップＳ１に戻り、ゲート電極の形成までの処理を行う。例えば、ゲート絶縁膜となる絶縁膜の形成、イオン注入によるウェルの形成、多結晶シリコン膜の形成、レジストパターンの形成、多結晶シリコン膜のエッチング、及びレジストパターンの除去等を行う。続いて、ステップＳ２において、異物等の検査・歩留り予測を行う。この例では、既にデータベース１４に５個の不良チップ領域２２ａを特定するデータが格納されている。このため、ステップＳ１１において欠陥が検出されたとしても、ステップＳ１４では、５個の不良チップ領域２２ａをレビュー省略領域２３ａとみなして、これらについてのレビューは省略する。なお、この例では、ステップＳ１４において、図４（ｂ）に示すように、新たに６個のチップ領域２１が不良チップ領域２２ｂであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び総計で１１個の不良チップ領域（不良チップ領域２２ａ及び２２ｂ）が存在することに基づいて歩留りの算出を行う。
【００２８】
その後、ステップＳ３を経てステップＳ１に戻り、タングステンプラグの形成までの処理を行う。例えば、サイドウォールの形成、イオン注入によるソース及びドレインの形成、シリサイド膜の形成、層間絶縁膜の形成、レジストパターンの形成、層間絶縁膜のエッチングによるコンタクトホールの形成、バリアメタル膜の形成、タングステン膜の形成、ＣＭＰ処理等を行う。続いて、ステップＳ２において、アライメント等の検査・歩留り予測を行う。この例では、既にデータベース１４に５個の不良チップ領域２２ａを特定するデータ及び６個の不良チップ領域２２ｂを特定するが格納されている。このため、ステップＳ１１において欠陥が検出されたとしても、ステップＳ１４では、５個の不良チップ領域２２ａをレビュー省略領域２３ａとみなし、更に、６個の不良チップ領域２２ｂをレビュー省略領域２３ｂとみなして、これらについてのレビューは省略する。なお、この例では、ステップＳ１４において、図４（ｃ）に示すように、新たに５個のチップ領域２１が不良チップ領域２２ｃであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び総計で１６個の不良チップ領域（不良チップ領域２２ａ、２２ｂ及び２２ｃ）が存在することに基づいて歩留りの算出を行う。
【００２９】
続いて、ステップＳ３を経てステップＳ１に戻り、多層配線等を形成して半導体装置を完成させる。
【００３０】
このように、本実施形態によれば、不良チップ領域の重複した計上を回避できるため、高い精度で歩留りを抑制することができる。つまり、例えば、素子分離後のレビューで認識された欠陥のいくつかがゲート電極形成後のレビューでは認識されず、タングステンプラグ形成後のレビューで認識されたような場合でも、高い精度で歩留りを予測することができる。一方、従来のように、その都度、全体のレビューを行ったのでは、欠陥がどの処理で生じたものなのか認識できず、重複したり見落としたりすることが考えられ、高い精度で歩留りを予測することは困難である。
【００３１】
なお、このような実施形態は、例えばコンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も実施形態として適用することができる。また、上記の印刷処理用のプログラムも実施形態として適用することができる。
【００３２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３３】
（付記１）
複数のチップ領域が設定された基板の処理を行う工程と、
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする半導体装置の製造方法。
【００３４】
（付記２）
前記欠陥の状態の把握を、ＳＥＭレビュー装置を用いて行うことを特徴とする付記１に記載の半導体装置の製造方法。
【００３５】
（付記３）
前記歩留りを予測する工程は、前記欠陥の状態を把握する工程の前に、欠陥検査装置を用いて前記基板に存在する欠陥を検出する工程を有することを特徴とする付記２に記載の半導体装置の製造方法。
【００３６】
（付記４）
前記歩留りが所定の値を超えていない場合には、前記基板を廃棄対象とする工程を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００３７】
（付記５）
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする歩留り予測システム。
【００３８】
（付記６）
前記欠陥の状態を把握する手段は、ＳＥＭレビュー装置を有することを特徴とする付記５に記載の歩留り予測システム。
【００３９】
（付記７）
前記基板に存在する欠陥を検出する欠陥検査装置を有し、
前記ＳＥＭレビュー装置は、前記欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記６に記載の歩留り予測システム。
【００４０】
（付記８）
コンピュータに、
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段から、前記欠陥の状態を取得するステップと、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定するステップと、
前記不良チップ領域に関するデータをデータベースに格納するステップと、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出するステップと、
を実行させ、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とするプログラム。
【００４１】
（付記９）
前記欠陥の状態を把握する手段は、ＳＥＭレビュー装置を有し、
前記ＳＥＭレビュー装置は、前記基板に存在する欠陥を検出する欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記８に記載のプログラム。
【符号の説明】
【００４２】
１：歩留り予測システム
１１：解析部
１２：欠陥検査装置
１３：ＳＥＭレビュー装置
１４：データベース
【技術分野】
【０００１】
本発明は、歩留り予測システム及びそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は多数の処理を経て製造されている。そして、いくつかの処理後に欠陥検査を行い、この結果に基づく歩留りの予測を行っている。歩留りの予測を行っているのは、半導体装置を安定して供給するためである。
【０００３】
しかしながら、従来の方法では、高い精度で歩留りを予測することが困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１５１５６１号公報
【特許文献２】特開２００３−７７９７２号公報
【特許文献３】特開２００５−２５９９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、歩留り予測の精度を向上することができる歩留り予測システム及びそれを用いた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
半導体装置の製造方法の一態様では、複数のチップ領域が設定された基板の処理を行う工程と、前記処理後の基板の状態に基づいて歩留りを予測する工程と、を繰り返し行う。前記歩留りを予測する工程では、前記基板に存在する欠陥の状態を把握し、前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定し、前記不良チップ領域に関するデータをデータベースに格納し、前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する。また、前記欠陥の状態を把握する際には、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略する。
【発明の効果】
【０００７】
上記の半導体装置の製造方法等によれば、データベースに不良チップ領域に関するデータを格納し、歩留りの算出の際にこのデータを参照しているため、高い精度で歩留りを予測することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る歩留り予測システムの構成を示す図である。
【図２】半導体装置の製造方法を示すフローチャートである。
【図３】検査及び歩留り予測の内容を示すフローチャートである。
【図４】不良チップ領域の取り扱い方法を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施形態について、添付の図面を参照して具体的に説明する。図１は、実施形態に係る歩留り予測システムの構成を示す図である。
【００１０】
本実施形態に係る歩留り予測システム１には、複数のチップ領域が区画された基板（ウェーハ）の欠陥検査を行う欠陥検査装置１２、及び欠陥のレビューを行う走査型電子顕微鏡（ＳＥＭ：scanning electron microscope）レビュー装置１３が設けられている。また、これらによる検査結果を用いて種々の解析を行う解析部１１が設けられている。更に、解析部１１が行った解析の結果のデータを格納するデータベース１４も設けられている。解析の結果のデータとしては、例えば、不良チップ領域を特定するデータが挙げられる。解析部１１は、種々の解析を行うに当たって適宜データベース１４に格納されているデータを参照し、ＳＥＭレビュー装置１３も、レビューを行うに当たって適宜データベース１４に格納されているデータを参照する。解析部１１は、例えば所定のプログラムに基づいて動作するコンピュータであり、解析部１１が行う種々の解析の内容（プログラムの内容）の詳細については後述する。
【００１１】
次に、歩留り予測システム１を用いた半導体装置の製造方法について説明する。図２は、半導体装置の製造方法を示すフローチャートである。この製造方法では、ステップＳ１において、複数のチップ領域が区画された基板（ウェーハ）の処理を１種類又は２種類以上行う。基板の処理としては、洗浄、イオン注入、マスクの形成、膜の形成、膜又は基板のエッチング等の加工、熱処理等が挙げられ、これらのうちの１種類を行ってもよく、２種類以上を行ってもよい。ステップＳ１の後には、ステップＳ２において、歩留り予測システム１を用いて検査及び歩留り予測を行う。検査及び歩留り予測の内容の詳細については後述する。ステップＳ２の後には、ステップＳ３において、すべての処理が終了しているか判断し、終了していなければ、ステップＳ１に戻って次の処理を行う。
【００１２】
ここで、ステップＳ２の検査及び歩留り予測の詳細について説明する。図３は、検査及び歩留り予測の内容を示すフローチャートである。
【００１３】
先ず、基板が欠陥検査装置１２に搬送され、ステップＳ１１において、欠陥検査装置１２が暗視野及び／又は明視野を用いた欠陥検査を行う。
【００１４】
次いで、解析部１１が欠陥検査装置１２による欠陥検査の結果を取得し、検出された欠陥の集計を行う。その後、解析部１１は、ステップＳ１２において、欠陥数が、予め定められている基準値（第１の基準値）を超えているか判断する。そして、欠陥数が基準値を超えていなければ、ステップＳ２１において、解析部１１が集計結果をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。つまり、欠陥数が基準値を超えていない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、欠陥数が基準値を超えていれば、ステップＳ１３に移行する。
【００１５】
ステップＳ１３では、解析部１１が異常アラームを発生させる。
【００１６】
次いで、ステップＳ１４において、ＳＥＭレビュー装置１３が、欠陥検査装置１２により検出された欠陥のレビューを行う。このとき、ＳＥＭレビュー装置１３は、データベース１４を参照し、不良チップ領域であると特定されているチップ領域については、欠陥検査装置１２により欠陥が存在するとの結果が得られていても、レビューを省略する。
【００１７】
その後、ステップ１５において、解析部１１は、ＳＥＭレビュー装置１３によるレビューの結果に基づいて、歩留りインパクトにより得られる値が、予め定められている基準値（第２の基準値）を超えるチップ領域が存在するか判断する。なお、歩留りインパクトとは、製品チップ有効数、欠陥発生チップ数、通常歩留り、キラー率、キャプチャー率より求め予想歩留りを算出することを意味する。そして、歩留りインパクトにより得られる値が基準値を超えるチップ領域がなければ、ステップＳ２１において、解析部１１がレビューの結果をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。つまり、歩留りインパクトにより得られる値が基準値を超えるチップ領域がない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、歩留りインパクトにより得られる値が基準値を超えるチップ領域があれば、ステップＳ１６に移行する。
【００１８】
ステップＳ１６では、解析部１１が、歩留りインパクトにより得られる値が基準値を超えるチップ領域を、不良チップ領域として特定する。
【００１９】
次いで、ステップＳ１７において、解析部１１は、不良チップ領域と特定したチップ領域をデータベース１４に格納する。
【００２０】
その後、ステップＳ１８において、解析部１１は、データベース１４に格納されている不良チップ領域に関するデータを用いて歩留りを算出する。このとき、今回のステップＳ２の処理で特定された不良チップ領域だけでなく、それ以前のステップＳ２の処理で不良チップ領域が特定されている場合には、この不良チップ領域に関するデータも用いる。なお、歩留りとしては、当該基板から最終的に得られる半導体装置の歩留りを予測する。
【００２１】
続いて、ステップＳ１９において、解析部１１は、ステップＳ１８で算出した歩留りが、所定の歩留りを超えているか判断する。そして、所定の歩留りを超えていれば、ステップＳ２１において、その値等をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。一方、所定の歩留りを超えていなければ、当該基板の没処理を行う。つまり、当該基板については、それ以降のステップＳ１の処理を行っても、正常に動作するチップを十分な数だけ得ることが困難であると判断して、それ以降のステップＳ１の処理を行わず、廃棄対象とする。なお、ここでの所定の歩留りとしては、例えば、製造した半導体装置の出荷先から指定された歩留りを用いることができるが、これに限定されるものではない。
【００２２】
このような実施形態によれば、欠陥のレビュー（ステップＳ１４）及び歩留り予測（ステップＳ１８）の際に、既に特定された不良チップ領域のデータが格納されているデータベース１４を参照しているため、高い精度で歩留りを予測することができる。
【００２３】
欠陥のレビュー（ステップＳ１４）の際には、前回のステップＳ２の処理又はそれ以前のステップＳ２の処理で認識された欠陥が再度認識されたり、この欠陥に起因する欠陥が認識されたりすることがある一方で、これらの欠陥が全く再度認識されないこともある。つまり、１つの欠陥が何度も認識されたり、別の形態をとって認識されたり、１度だけしか認識されないこともある。しかし、どのような場合にこれらの認識の相違が生じるのかは明確でない。このような状況下において、これまでは、欠陥のレビューの度にこれらを区別するようなことはしていない。このため、歩留りを低下させる要因として重複して認識されたりされなかったりし、不確定要素が多く、高い精度での歩留り予測が困難になっている。
【００２４】
これに対し、本実施形態では、欠陥のレビュー（ステップＳ１４）の際に、それまでに不良チップ領域であると特定されたチップ領域についてはレビューを省略するため、確実に重複した認識を回避することができる。従って、高い精度で歩留りを予測することができるのである。
【００２５】
次に、半導体装置の製造過程の一例におけるデータベース１４に格納されるデータ等について説明する。ここでは、素子分離、ゲート電極を備えた電界効果トランジスタの形成、タングステン（Ｗ）プラグを備えた配線の形成等を経て半導体装置を製造することとする。ここでは、図４に示すように、１つの基板に１００個のチップ領域２１が設定されているとする。
【００２６】
先ず、ステップＳ１において、素子分離に関する処理を行う。例えば、基板の洗浄、基板表面への絶縁膜の形成、レジストパターンの形成、素子分離溝の形成、レジストパターンの除去、素子分離溝内への絶縁膜の形成、及び化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）処理等を行う。次いで、ステップＳ２において、疵等の検査・歩留り予測を行う。最初のステップＳ２では、データベース１４に不良チップ領域を特定するデータが存在しないため、ステップＳ１４でレビューを省略するチップ領域２１はない。なお、この例では、ステップＳ１４において、図４（ａ）に示すように、５個のチップ領域２１が不良チップ領域２２ａであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び５個の不良チップ領域２２ａが存在することに基づいて歩留りの算出を行う。
【００２７】
その後、ステップＳ３を経てステップＳ１に戻り、ゲート電極の形成までの処理を行う。例えば、ゲート絶縁膜となる絶縁膜の形成、イオン注入によるウェルの形成、多結晶シリコン膜の形成、レジストパターンの形成、多結晶シリコン膜のエッチング、及びレジストパターンの除去等を行う。続いて、ステップＳ２において、異物等の検査・歩留り予測を行う。この例では、既にデータベース１４に５個の不良チップ領域２２ａを特定するデータが格納されている。このため、ステップＳ１１において欠陥が検出されたとしても、ステップＳ１４では、５個の不良チップ領域２２ａをレビュー省略領域２３ａとみなして、これらについてのレビューは省略する。なお、この例では、ステップＳ１４において、図４（ｂ）に示すように、新たに６個のチップ領域２１が不良チップ領域２２ｂであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び総計で１１個の不良チップ領域（不良チップ領域２２ａ及び２２ｂ）が存在することに基づいて歩留りの算出を行う。
【００２８】
その後、ステップＳ３を経てステップＳ１に戻り、タングステンプラグの形成までの処理を行う。例えば、サイドウォールの形成、イオン注入によるソース及びドレインの形成、シリサイド膜の形成、層間絶縁膜の形成、レジストパターンの形成、層間絶縁膜のエッチングによるコンタクトホールの形成、バリアメタル膜の形成、タングステン膜の形成、ＣＭＰ処理等を行う。続いて、ステップＳ２において、アライメント等の検査・歩留り予測を行う。この例では、既にデータベース１４に５個の不良チップ領域２２ａを特定するデータ及び６個の不良チップ領域２２ｂを特定するが格納されている。このため、ステップＳ１１において欠陥が検出されたとしても、ステップＳ１４では、５個の不良チップ領域２２ａをレビュー省略領域２３ａとみなし、更に、６個の不良チップ領域２２ｂをレビュー省略領域２３ｂとみなして、これらについてのレビューは省略する。なお、この例では、ステップＳ１４において、図４（ｃ）に示すように、新たに５個のチップ領域２１が不良チップ領域２２ｃであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び総計で１６個の不良チップ領域（不良チップ領域２２ａ、２２ｂ及び２２ｃ）が存在することに基づいて歩留りの算出を行う。
【００２９】
続いて、ステップＳ３を経てステップＳ１に戻り、多層配線等を形成して半導体装置を完成させる。
【００３０】
このように、本実施形態によれば、不良チップ領域の重複した計上を回避できるため、高い精度で歩留りを抑制することができる。つまり、例えば、素子分離後のレビューで認識された欠陥のいくつかがゲート電極形成後のレビューでは認識されず、タングステンプラグ形成後のレビューで認識されたような場合でも、高い精度で歩留りを予測することができる。一方、従来のように、その都度、全体のレビューを行ったのでは、欠陥がどの処理で生じたものなのか認識できず、重複したり見落としたりすることが考えられ、高い精度で歩留りを予測することは困難である。
【００３１】
なお、このような実施形態は、例えばコンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も実施形態として適用することができる。また、上記の印刷処理用のプログラムも実施形態として適用することができる。
【００３２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３３】
（付記１）
複数のチップ領域が設定された基板の処理を行う工程と、
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする半導体装置の製造方法。
【００３４】
（付記２）
前記欠陥の状態の把握を、ＳＥＭレビュー装置を用いて行うことを特徴とする付記１に記載の半導体装置の製造方法。
【００３５】
（付記３）
前記歩留りを予測する工程は、前記欠陥の状態を把握する工程の前に、欠陥検査装置を用いて前記基板に存在する欠陥を検出する工程を有することを特徴とする付記２に記載の半導体装置の製造方法。
【００３６】
（付記４）
前記歩留りが所定の値を超えていない場合には、前記基板を廃棄対象とする工程を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００３７】
（付記５）
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする歩留り予測システム。
【００３８】
（付記６）
前記欠陥の状態を把握する手段は、ＳＥＭレビュー装置を有することを特徴とする付記５に記載の歩留り予測システム。
【００３９】
（付記７）
前記基板に存在する欠陥を検出する欠陥検査装置を有し、
前記ＳＥＭレビュー装置は、前記欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記６に記載の歩留り予測システム。
【００４０】
（付記８）
コンピュータに、
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段から、前記欠陥の状態を取得するステップと、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定するステップと、
前記不良チップ領域に関するデータをデータベースに格納するステップと、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出するステップと、
を実行させ、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とするプログラム。
【００４１】
（付記９）
前記欠陥の状態を把握する手段は、ＳＥＭレビュー装置を有し、
前記ＳＥＭレビュー装置は、前記基板に存在する欠陥を検出する欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記８に記載のプログラム。
【符号の説明】
【００４２】
１：歩留り予測システム
１１：解析部
１２：欠陥検査装置
１３：ＳＥＭレビュー装置
１４：データベース
【特許請求の範囲】
【請求項１】
複数のチップ領域が設定された基板の処理を行う工程と、
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする半導体装置の製造方法。
【請求項２】
前記欠陥の状態の把握を、ＳＥＭレビュー装置を用いて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記歩留りを予測する工程は、前記欠陥の状態を把握する工程の前に、欠陥検査装置を用いて前記基板に存在する欠陥を検出する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記歩留りが所定の値を超えていない場合には、前記基板を廃棄対象とする工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする歩留り予測システム。
【請求項１】
複数のチップ領域が設定された基板の処理を行う工程と、
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする半導体装置の製造方法。
【請求項２】
前記欠陥の状態の把握を、ＳＥＭレビュー装置を用いて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記歩留りを予測する工程は、前記欠陥の状態を把握する工程の前に、欠陥検査装置を用いて前記基板に存在する欠陥を検出する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記歩留りが所定の値を超えていない場合には、前記基板を廃棄対象とする工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする歩留り予測システム。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１９９０２５（Ｐ２０１１−１９９０２５Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６４４７８（Ｐ２０１０−６４４７８）
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]