液晶表示装置
【課題】表示品位の良好な液晶表示装置を提供する。
【解決手段】第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に交差する第２方向に沿って延出した主画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれとの間に絶縁膜を介して対向し第１方向に沿って延出した第１副共通電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。
【解決手段】第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に交差する第２方向に沿って延出した主画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれとの間に絶縁膜を介して対向し第１方向に沿って延出した第１副共通電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開平９−１６００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に交差する第２方向に沿って延出した主画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれとの間に絶縁膜を介して対向し第１方向に沿って延出した第１副共通電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に沿って延出した補助容量線と、前記第１ゲート配線、前記第２ゲート配線、及び、前記補助容量線を覆う第１絶縁膜と、前記第１絶縁膜上において第１方向に交差する第２方向に沿って延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線及び前記第２ソース配線を覆う第２絶縁膜と、前記第２絶縁膜上において前記第１ゲート配線と前記第２ゲート配線との間であって且つ前記第１ソース配線と前記第２ソース配線との間に配置され第２方向に沿って延出した主画素電極と、前記第２絶縁膜上において前記第１ゲート配線及び前記第２ゲート配線のそれぞれと対向し第１方向に沿って延出した第１副共通電極と、前記第２絶縁膜上において前記第１ソース配線及び前記第２ソース配線のそれぞれと対向し第２方向に沿って延出するとともに前記補助容量線の直上で途切れ前記第１副共通電極と電気的に接続された第１主共通電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極及び前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００８】
本実施形態によれば、
第１方向に沿って延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に配置され第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出した主画素電極と、前記ゲート配線との間に絶縁膜を介して対向し第１方向に沿って延出し前記主画素電極と電気的に接続された副画素電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出した第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。
【図３】図３は、スイッチング素子を含む液晶表示パネルの断面を概略的に示す断面図である。
【図４】図４は、本実施形態の第１構成例における液晶表示パネルを構成する対向基板の一画素の構造を概略的に示す平面図である。
【図５】図５は、本実施形態の第１構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。
【図６】図６は、上記構成の液晶表示パネルの動作を説明するための一画素の平面図である。
【図７】図７は、図６に示した液晶表示パネルをＡ−Ａ線で切断したときの断面図であり、ＯＮ時における液晶分子の配向状態を説明するための図である。
【図８】図８は、図６に示した液晶表示パネルをＢ−Ｂ線で切断したときの断面図であり、ＯＮ時における液晶分子の配向状態を説明するための図である。
【図９】図９は、本実施形態の第２構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。
【図１０】図１０は、本実施形態の第３構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１１】
図１は、本実施形態における液晶表示装置１の構成を概略的に示す図である。
【００１２】
すなわち、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３、液晶表示パネルＬＰＮを照明するバックライト４などを備えている。
【００１３】
液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１４】
バックライト４は、図示した例では、アレイ基板ＡＲの背面側に配置されている。このようなバックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００１５】
図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【００１６】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向であるＸ方向に沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向であるＹ方向に沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差する。ソース配線Ｓは、第２方向Ｙに沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、それらの一部が屈曲していてもよい。
【００１７】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１８】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。
【００１９】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥがアレイ基板ＡＲ及び対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、アレイ基板ＡＲの主面あるいは対向基板ＣＴの主面にほぼ平行な横電界（あるいは、基板主面に対してわずかに傾いた斜め電界）である。
【００２０】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個のスイッチング素子ＳＷが形成されている。
【００２１】
画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個の画素電極ＰＥが形成されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００２２】
アレイ基板ＡＲは、アクティブエリアＡＣＴの外側に形成された給電部ＶＳを備えている。共通電極ＣＥのうち、アレイ基板ＡＲに形成された共通電極ＣＥの一部は、アクティブエリアＡＣＴの外側で給電部ＶＳと電気的に接続されている。また、共通電極ＣＥのうち、対向基板ＣＴに形成された共通電極ＣＥの一部は、図示しない導電部材を介して、アレイ基板ＡＲに形成された給電部ＶＳと電気的に接続されている。
【００２３】
図３は、スイッチング素子ＳＷを含む液晶表示パネルＬＰＮの断面を概略的に示す断面図である。なお、ここでは、共通電極の図示を省略し、説明に必要な箇所のみを図示している。
【００２４】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。
【００２５】
アレイ基板ＡＲは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。
【００２６】
図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであっても良い。また、スイッチング素子ＳＷの半導体層ＳＣは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００２７】
半導体層ＳＣは、チャネル領域ＳＣＣを挟んだ両側にそれぞれソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。なお、第１絶縁基板１０と半導体層ＳＣとの間には、絶縁膜であるアンダーコート層が介在していても良い。半導体層ＳＣは、ゲート絶縁膜１１によって覆われている。また、ゲート絶縁膜１１は、第１絶縁基板１０の上にも配置されている。
【００２８】
スイッチング素子ＳＷのゲート電極ＷＧは、ゲート絶縁膜１１の上に形成され、半導体層ＳＣのチャネル領域ＳＣＣの直上に位置している。また、図示を省略するゲート配線及び補助容量線も、ゲート絶縁膜１１の上に形成されている。これらのゲート電極ＷＧ、ゲート配線及び補助容量線は、同一材料を用いて同一工程で形成可能である。ゲート電極ＷＧは、ゲート配線と電気的に接続されている。
【００２９】
ゲート電極ＷＧ、ゲート配線及び補助容量線は、第１層間絶縁膜１２によって覆われている。また、この第１層間絶縁膜１２は、ゲート絶縁膜１１の上にも配置されている。これらのゲート絶縁膜１１及び第１層間絶縁膜１２は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。
【００３０】
スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜１２の上に形成されている。また、図示を省略するソース配線も、第１層間絶縁膜１２の上に形成されている。これらのソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、同一材料を用いて同一工程で形成可能である。ソース電極ＷＳは、ソース配線と電気的に接続されている。
【００３１】
ソース電極ＷＳは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのソース領域ＳＣＳにコンタクトしている。ドレイン電極ＷＤは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのドレイン領域ＳＣＤにコンタクトしている。これらのゲート電極ＷＧ、ゲート配線、補助容量線、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、例えば、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。
【００３２】
このような構成のスイッチング素子ＳＷは、第２層間絶縁膜１３によって覆われている。つまり、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、第２層間絶縁膜１３によって覆われている。また、この第２層間絶縁膜１３は、第１層間絶縁膜１２の上にも配置されている。この第２層間絶縁膜１３は、例えば、紫外線硬化型樹脂や熱硬化型樹脂などの各種有機材料によって形成されている。
【００３３】
画素電極ＰＥは、第２層間絶縁膜１３の上に配置さている。この画素電極ＰＥは、第２層間絶縁膜１３を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。このような画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００３４】
なお、アレイ基板ＡＲは、後述するように、さらに、共通電極の一部として第１副共通電極を備え、さらには第１主共通電極を備えている場合もある。
【００３５】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥ及び図示しない共通電極の一部を覆っており、第２層間絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００３６】
一方、対向基板ＣＴは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、図示を省略した共通電極のうちの第２主共通電極や、第２配向膜ＡＬ２などを備えている。また、この対向基板ＣＴは、図示を省略するが、各画素ＰＸを区画する（あるいは、ソース配線、ゲート配線、補助容量線、スイッチング素子ＳＷなどの配線部に対向するように配置された）ブラックマトリクスや各画素ＰＸに対応して配置されたカラーフィルタ層、ブラックマトリクス及びカラーフィルタ層の表面の凹凸の影響を緩和するオーバーコート層などが配置されても良い。
【００３７】
共通電極は、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。
【００３８】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、図示しない共通電極の第２主共通電極などを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００３９】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向は、例えば、第２方向Ｙと略平行な方向である。これらの第１配向処理方向及び第２配向処理方向は、ともに平行であって、互いに逆向きの方向あるいは同じ向きの方向である。
【００４０】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のギャップ、例えば３〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で図示しないシール材によって貼り合わせられている。
【００４１】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、図示しない液晶分子を含んでいる。このような液晶層ＬＱは、ポジ型の液晶材料によって構成されている。
【００４２】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面には、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、第１偏光軸を有する第１偏光板ＰＬ１を含んでいる。また、対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面には、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、第２偏光軸を有する第２偏光板ＰＬ２を含んでいる。第１偏光板ＰＬ１の第１偏光軸と、第２偏光板ＰＬ２の第２偏光軸とは、例えば、直交する位置関係にある。一方の偏光板は、例えば、その偏光軸が液晶分子の長軸方向つまり第１配向処理方向あるいは第２配向処理方向と平行（あるいは、第２方向Ｙと平行）または直交（あるいはい、第１方向Ｘと平行）するように配置されている。これにより、ノーマリーブラックモードを実現している。
【００４３】
以下に、本実施形態の構成例についてより具体的に説明する。
【００４４】
≪第１構成例≫
図４は、本実施形態の第１構成例における液晶表示パネルＬＰＮを構成する対向基板ＣＴの一画素ＰＸの構造を概略的に示す平面図である。
【００４５】
共通電極ＣＥは、第１方向Ｘに沿って延出した副共通電極と、第２方向Ｙに沿って延出した主共通電極と、を有しているが、この第１構成例では、共通電極ＣＥは、主共通電極として対向基板ＣＴに備えられた第２主共通電極ＣＡ２、及び、副共通電極として後述するアレイ基板に備えられた第１副共通電極ＣＢ１を有している。
【００４６】
すなわち、図示した対向基板ＣＴは、第２方向Ｙに沿って直線的に延出した帯状の第２主共通電極ＣＡ２を備えている。図示した例では、対向基板ＣＴにおいて、共通電極ＣＥは、第２方向Ｙに延出したストライプ状に形成されている。また、図示した第２主共通電極ＣＡ２は第１方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第２主共通電極をＣＡＬ２と称し、図中の右側の第２主共通電極をＣＡＲ２と称する。なお、対向基板ＣＴは、副共通電極として第２副共通電極を備えていてもよい。
【００４７】
このような共通電極ＣＥの第２主共通電極ＣＡ２は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。
【００４８】
図５は、本実施形態の第１構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。
【００４９】
アレイ基板ＡＲは、第１方向Ｘに沿って延出したゲート配線Ｇ１及びゲート配線Ｇ２と、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置され第１方向Ｘに沿って延出した補助容量線Ｃ１と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、共通電極ＣＥの一部として第１方向Ｘに沿って直線的に延出した帯状の第１副共通電極ＣＢ１と、を備えている。補助容量線Ｃ１、ゲート配線Ｇ１、及び、ゲート配線Ｇ２は、ゲート絶縁膜１１の上に形成され、第１層間絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第１層間絶縁膜１２の上に形成され、第２層間絶縁膜１３によって覆われている。画素電極ＰＥは、第２層間絶縁膜１３の上に形成されている。第１副共通電極ＣＢ１は、例えば、画素電極ＰＥと同様に、第２層間絶縁膜１３の上に形成されている。
【００５０】
図示した例では、画素ＰＸは、図中の破線で示した領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。また、図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され（厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている）、ソース配線Ｓ２は右側端部に配置されている（厳密には、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている）。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され（厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている）、ゲート配線Ｇ２は下側端部に配置され（厳密には、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている）、補助容量線Ｃ１は略画素中央部に配置されている。
【００５１】
共通電極ＣＥにおいて、第１副共通電極ＣＢ１が画素電極ＰＥとともに第２層間絶縁膜１３の上に形成されている場合には、第１副共通電極ＣＢ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて同一工程で形成可能である。このとき、第１副共通電極ＣＢ１は、画素電極ＰＥとは電気的に絶縁されており、画素電極ＰＥから離間している。なお、第１副共通電極ＣＢ１と画素電極ＰＥとの間に他の層間絶縁膜が介在し、第１副共通電極ＣＢ１と画素電極ＰＥとが異なる層に形成されても良い。この場合、第１副共通電極ＣＢ１は、画素電極ＰＥとは異なる材料によって形成されても良いし、画素電極ＰＥと同一材料によって形成されても良い。
【００５２】
これらの第１副共通電極ＣＢ１は、それぞれアクティブエリア内においては直線的に延出し、アクティブエリアの外側に引き出され、アレイ基板ＡＲに形成された給電部と電気的に接続され、コモン電位が給電される。つまり、第１副共通電極ＣＢ１と上記の第２主共通電極ＣＡ２とは電気的に接続されている。
【００５３】
図示した例では、第１副共通電極ＣＢ１は第２方向Ｙに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の上側の第１副共通電極をＣＢＵ１と称し、図中の下側の第１副共通電極をＣＢＢ１と称する。第１副共通電極ＣＢＵ１は、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１と対向している（あるいは、第１副共通電極ＣＢＵ１がゲート配線Ｇ１の直上に配置されている）。つまり、第１副共通電極ＣＢＵ１は、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。また、第１副共通電極ＣＢＢ１は、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２と対向している（あるいは、第１副共通電極ＣＢＢ１がゲート配線Ｇ２の直上に配置されている）。つまり、第１副共通電極ＣＢＢ１は、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。これらの第１副共通電極ＣＢＵ１とゲート配線Ｇ１との間、及び、第１副共通電極ＣＢＢ１とゲート配線Ｇ２との間には、それぞれ第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。
【００５４】
第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１のそれぞれがアクティブエリア内においてゲート配線Ｇ１及びゲート配線Ｇ２を覆う場合（つまり、第１副共通電極ＣＢＵ１がゲート配線Ｇ１の直上に配置され、同様に、第１副共通電極ＣＢＢ１がゲート配線Ｇ２の直上に配置された場合）には、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の第２方向Ｙに沿った幅については、ゲート配線Ｇ１及びゲート配線Ｇ２の第２方向Ｙに沿った幅と同等以上である。
【００５５】
また、図示した例では、破線で示したように、対向基板ＣＴに備えられ共通電極ＣＥを構成する第２主共通電極ＣＡＬ２は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１に対向している（あるいは、第２主共通電極ＣＡＬ２がソース配線Ｓ１の直上に配置されている）。つまり、第２主共通電極ＣＡＬ２は、当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている。また、同様に、第２主共通電極ＣＡＲ２は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２に対向している（あるいは、第２主共通電極ＣＡＲ２がソース配線Ｓ２の直上に配置されている）。つまり、第２主共通電極ＣＡＲ２は、当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。
【００５６】
画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間、つまり、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。この画素電極ＰＥは、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極ＰＥは、第２方向Ｙに沿って直線的に延出した帯状の主画素電極ＰＡ、及び、第１方向Ｘに沿って直線的に延出した帯状の容量部ＰＣを有している。これらの主画素電極ＰＡ及び容量部ＰＣは、電気的に接続されている。図示した例では、主画素電極ＰＡ及び容量部ＰＣは、一体的（あるいは連続的）に形成されている。つまり、アレイ基板ＡＲにおいて、画素電極ＰＥは、略十字状に形成されている。
【００５７】
主画素電極ＰＡは、隣接するソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。より具体的には、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置に配置されている。このような主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで延出している。
【００５８】
容量部ＰＣは、補助容量線Ｃ１の直上に配置されている。容量部ＰＣと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。換言すると、容量部ＰＣは、隣接するゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ゲート配線Ｇ１とゲート配線Ｇ２との間、あるいは、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。より具体的には、容量部ＰＣは、略画素中央部に配置され、ゲート配線Ｇ１とゲート配線Ｇ２との略中間の位置に配置されている。このような容量部ＰＣは、主画素電極ＰＡと交差しており、主画素電極ＰＡからその両側、つまり、主画素電極ＰＡの左側のソース配線Ｓ１及び主画素電極ＰＡの右側のソース配線Ｓ２に向かってそれぞれ直線的に延出している。
【００５９】
このような構成においては、第２主共通電極ＣＡ２は、主画素電極ＰＡを挟んだ両側に配置されている。つまり、主画素電極ＰＡと第２主共通電極ＣＡ２とは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと第２主共通電極ＣＡ２とは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第２主共通電極ＣＡ２のいずれも主画素電極ＰＡとは重ならない。
【００６０】
すなわち、隣接する第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２の間には、１本の主画素電極ＰＡが位置している。換言すると、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に配置されている。このため、第２主共通電極ＣＡＬ２、主画素電極ＰＡ、及び、第２主共通電極ＣＡＲ２は、第１方向Ｘに沿ってこの順に配置されている。第１方向Ｘに沿った第２主共通電極ＣＡＬ２と主画素電極ＰＡとの間隔は、第１方向Ｘに沿った第２主共通電極ＣＡＲ２と主画素電極ＰＡとの間隔と略同等である。
【００６１】
また、第１副共通電極ＣＢ１は、容量部ＰＣを挟んだ両側に配置されている。つまり、第１副共通電極ＣＢ１と容量部ＰＣとは、第２方向Ｙに沿って交互に配置されている。これらの第１副共通電極ＣＢ１と容量部ＰＣとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第１副共通電極ＣＢ１のいずれも容量部ＰＣとは重ならない。
【００６２】
すなわち、隣接する第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の間には、１本の容量部ＰＣが位置している。換言すると、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１は、容量部ＰＣを挟んだ両側に配置されている。あるいは、容量部ＰＣは、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。このため、第１副共通電極ＣＢＢ１、容量部ＰＣ、及び、第１副共通電極ＣＢＵ１は、第２方向Ｙに沿ってこの順に配置されている。
【００６３】
図６は、上記構成の液晶表示パネルＬＰＮの動作を説明するための一画素ＰＸの平面図である。
【００６４】
すなわち、液晶層ＬＱに電圧が印加されていない状態つまり画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない無電界時（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６５】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、液晶分子ＬＭの厳密な初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの配向方向をＸ−Ｙ平面に正射影した方向である。しかしながら、説明を簡略にするために、以下では、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００６６】
ここでは、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向は、ともに第２方向Ｙと略平行な方向である。このようなＯＦＦ時においては、液晶分子ＬＭは、図中の破線で示したように、その長軸が第２方向Ｙと略平行な方向に配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。
【００６７】
第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向している（ホモジニアス配向）。また、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部において略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。
【００６８】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６９】
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。これにより、液晶分子ＬＭは、図中の実線で示したように、その長軸が電界の向きと略平行となるように基板主面と略平行な平面内で回転する。
【００７０】
図示した例では、画素電極ＰＥは、その主画素電極ＰＡ及び容量部ＰＣにより、一画素ＰＸを概ね４つの領域（開口部）に分割している。すなわち、画素電極ＰＥと第１副共通電極ＣＢＵ１及び第２主共通電極ＣＡＬ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、電界に沿って図中の左上を向くように配向する。画素電極ＰＥと第１副共通電極ＣＢＵ１及び第２主共通電極ＣＡＲ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、電界に沿って図中の右上を向くように配向する。画素電極ＰＥと第１副共通電極ＣＢＢ１及び第２主共通電極ＣＡＬ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、電界に沿って図中の左下を向くように配向する。画素電極ＰＥと第１副共通電極ＣＢＢ１及び第２主共通電極ＣＡＲ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、電界に沿って図中の右下を向くように配向する。
【００７１】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に横電界（あるいは斜め電界）が形成された状態では、液晶分子ＬＭの配向方向が少なくとも４方向に分かれ、それぞれの配向方向でドメインが形成される。つまり、一画素ＰＸには、少なくとも４つのドメインが形成される。
【００７２】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、画素電極ＰＥと共通電極ＣＥとで区画された４つの領域（開口部）をそれぞれ通過した際に、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００７３】
図７は、図６に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面図であり、ＯＮ時における液晶分子ＬＭの配向状態を説明するための図である。
【００７４】
ここに示した例では、液晶分子ＬＭは、主として主画素電極ＰＡと第２主共通電極ＣＡ２との間での電位差によって形成された電界によって配向制御されている。主画素電極ＰＡを挟んで左側の領域では、主画素電極ＰＡと第２主共通電極ＣＡＬ２との間の電界により、液晶分子ＬＭは、概ね図中の左側を向くように配向している。主画素電極ＰＡを挟んで右側の領域では、主画素電極ＰＡと第２主共通電極ＣＡＲ２との間の電界により、液晶分子ＬＭは、概ね図中の右側を向くように配向している。
【００７５】
図８は、図６に示した液晶表示パネルＬＰＮをＢ−Ｂ線で切断したときの断面図であり、ＯＮ時における液晶分子ＬＭの配向状態を説明するための図である。
【００７６】
ここに示した例では、液晶分子ＬＭは、主として容量部ＰＣと第１副共通電極ＣＢ１との間での電位差によって形成された電界によって配向制御されているが、もちろん、これらの液晶分子ＬＭには、上記の主画素電極ＰＡと第２主共通電極ＣＡ２との間の電界の他に、主画素電極ＰＡと第１副共通電極ＣＢ１との間の電界、容量部ＰＣと第２主共通電極ＣＡ２との間の電界も相互に作用している。容量部ＰＣを挟んで画素の上側の領域では、容量部ＰＣと第１副共通電極ＣＢＵ１との間の電界により、液晶分子ＬＭは、概ね図中の上側を向くように配向している。容量部ＰＣを挟んで画素の下側の領域では、容量部ＰＣと第１副共通電極ＣＢＢ１との間の電界により、液晶分子ＬＭは、概ね図中の下側を向くように配向している。
【００７７】
このような第１構成例によれば、一画素内に少なくとも４つのドメインを形成することが可能となるため、少なくとも４方向での視野角を光学的に補償することができ、広視野角化が可能となる。したがって、高い透過率の表示を実現することができ、表示品位の良好な液晶表示装置を提供することが可能となる。
【００７８】
また、一画素内において、画素電極ＰＥと共通電極ＣＥとで区画される少なくとも４つの開口部それぞれについて面積を略同一に設定することにより、各領域の透過率が略同等となり、それぞれの開口部を透過した光が互いに光学的に補償し合い、広い視野角範囲に亘って均一な表示を実現することが可能となる。
【００７９】
さらに、共通電極ＣＥの第１副共通電極ＣＢ１は、ゲート配線と対向するように配置されているため、ゲート配線からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。
【００８０】
また、主画素電極ＰＡと第１副共通電極ＣＢ１との間の領域や、容量部ＰＣと第２主共通電極ＣＡ２との間の領域についても、それらの一部が表示に寄与する開口部となるため、透過率の向上に貢献できる。
【００８１】
なお、第１副共通電極ＣＢ１の幅が広いほど、ゲート配線からの電界の遮蔽性能が向上するが、第１副共通電極ＣＢ１と画素電極ＰＥとの間にも、表示に寄与する開口部が形成されるため、第１副共通電極ＣＢ１の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１のそれぞれがゲート配線Ｇ１及びゲート配線Ｇ２の直上に配置され且つゲート配線Ｇ１及びゲート配線Ｇ２と略同等の幅を有する構成においては、高い透過率を維持しながら、ゲート配線からの電界の遮蔽性能を向上することが可能となる。
【００８２】
また、この第１構成例によれば、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、それぞれソース配線Ｓ１及びソース配線Ｓ２と対向している。特に、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２がそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２がソース配線Ｓ１及びソース配線Ｓ２よりも主画素電極ＰＡ側に配置された場合と比較して、表示に寄与する開口部を拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００８３】
また、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２をそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、主画素電極ＰＡと第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２との間の距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００８４】
なお、ＯＮ時には、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、上記のように、画素電極ＰＥ及び共通電極ＣＥが光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。
【００８５】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。
【００８６】
≪第２構成例≫
図９は、本実施形態の第２構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。また、図示を省略した対向基板の第２主共通電極ＣＡ２は、図中に破線で示している。
【００８７】
第２構成例においては、図４に示した第１構成例の対向基板ＣＴを適用可能である。この第２構成例では、共通電極ＣＥは、主共通電極としてアレイ基板ＡＲに備えられた第１主共通電極ＣＡ１及び対向基板ＣＴに備えられた第２主共通電極ＣＡ２、及び、副共通電極としてアレイ基板ＡＲに備えられた第１副共通電極ＣＢ１を有している。
【００８８】
アレイ基板ＡＲは、第１構成例と同様に、ゲート配線Ｇ１及びゲート配線Ｇ２と、補助容量線Ｃ１と、ソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。また、アレイ基板ＡＲは、共通電極ＣＥの一部として第１方向Ｘに沿って直線的に延出した帯状の第１副共通電極ＣＢ１と、第２方向Ｙに沿って直線的に延出した帯状の第１主共通電極ＣＡ１と、を備えている。第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、例えば、画素電極ＰＥと同様に、第２層間絶縁膜１３の上に形成されている。
【００８９】
共通電極ＣＥにおいて、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１が画素電極ＰＥとともに第２層間絶縁膜１３の上に形成されている場合には、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて同一工程で形成可能である。このとき、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、画素電極ＰＥとは電気的に絶縁されており、画素電極ＰＥから離間している。なお、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１と画素電極ＰＥとの間に他の層間絶縁膜が介在し、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１と画素電極ＰＥとが異なる層に形成されても良い。この場合、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、画素電極ＰＥとは異なる材料によって形成されても良いし、画素電極ＰＥと同一材料によって形成されても良い。
【００９０】
第１副共通電極ＣＢ１（図示した第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１）は、第１構成例と同様に、それぞれアクティブエリア内においてはゲート配線と対向しながら直線的に延出している。また、この第１副共通電極ＣＢ１は、アクティブエリアの外側に引き出され、アレイ基板ＡＲに形成された給電部と電気的に接続され、コモン電位が給電される。つまり、第１副共通電極ＣＢ１と上記の第２主共通電極ＣＡ２とは電気的に接続されている。
【００９１】
また、第１主共通電極ＣＡ１は、それぞれアクティブエリア内においてソース配線と対向しながら直線的に延出している。但し、この第１主共通電極ＣＡ１は、補助容量線Ｃ１の直上で途切れている。このような第１主共通電極ＣＡ１は、第１副共通電極ＣＢ１と電気的に接続されている。図示した例では、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、一体的（あるいは連続的）に形成されている。また、図示した例では、第１主共通電極ＣＡ１は第１方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第１主共通電極をＣＡＬ１と称し、図中の右側の第１主共通電極をＣＡＲ１と称する。
【００９２】
第１主共通電極ＣＡＬ１は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１と対向している（あるいは、第１主共通電極ＣＡＬ１がソース配線Ｓ１の直上に配置されている）。つまり、第１主共通電極ＣＡＬ１は、当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている。但し、この第１主共通電極ＣＡＬ１は、補助容量線Ｃ１と交差するソース配線Ｓ１の交差部の上には配置されていない。
【００９３】
第１主共通電極ＣＡＲ１は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２と対向している（あるいは、第１主共通電極ＣＡＲ１がソース配線Ｓ２の直上に配置されている）。つまり、第１主共通電極ＣＡＲ１は、当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。但し、この第１主共通電極ＣＡＲ１は、補助容量線Ｃ１と交差するソース配線Ｓ２の交差部の上には配置されていない。
【００９４】
これらの第１主共通電極ＣＡＬ１とソース配線Ｓ１との間、及び、第１主共通電極ＣＡＲ１とソース配線Ｓ２との間には、それぞれ第２層間絶縁膜１３が介在している。
【００９５】
第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれがアクティブエリア内においてソース配線Ｓ１及びソース配線Ｓ２を覆う場合（つまり、第１主共通電極ＣＡＬ１がソース配線Ｓ１の直上に配置され、同様に、第１主共通電極ＣＡＲ１がソース配線Ｓ２の直上に配置された場合）には、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の第１方向Ｘに沿った幅については、ソース配線Ｓ１及びソース配線Ｓ２の第１方向Ｘに沿った幅と同等以上である。
【００９６】
また、図示した例では、破線で示したように、対向基板ＣＴに備えられ共通電極ＣＥを構成する第２主共通電極ＣＡＬ２は、画素ＰＸの左側端部に配置され、第１主共通電極ＣＡＬ１に対向している（あるいは、第２主共通電極ＣＡＬ２が第１主共通電極ＣＡＬ１の直上に配置されている）。また、同様に、第２主共通電極ＣＡＲ２は、画素ＰＸの右側端部に配置され、第１主共通電極ＣＡＲ１に対向している（あるいは、第２主共通電極ＣＡＲ２が第１主共通電極ＣＡＲ１の直上に配置されている）。もちろん、これらの第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、いずれも補助容量線Ｃ１の直上で途切れることなく第２方向Ｙに沿って延出している。
【００９７】
このような第２構成例によれば、上記の第１構成例と同様の効果が得られる。さらに、共通電極ＣＥの第１主共通電極ＣＡ１は、ソース配線と対向するように配置されているため、ソース配線からの不所望な電界を遮蔽することが可能となる。このため、ソース配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素ＰＸの一部から光漏れが生じて輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。したがって、表示品位のさらに良好な液晶表示装置を提供することができる。
【００９８】
なお、第１主共通電極ＣＡ１の幅が広いほど、ソース配線からの電界の遮蔽性能が向上するが、第１主共通電極ＣＡ１と画素電極ＰＥとの間には、主として表示に寄与する開口部が形成されるため、第１主共通電極ＣＡ１の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれがソース配線Ｓ１及びソース配線Ｓ２の直上に配置され且つソース配線Ｓ１及びソース配線Ｓ２と略同等の幅を有する構成においては、高い透過率を維持しながら、ソース配線からの電界の遮蔽性能を向上することが可能となる。
【００９９】
また、この第２構成例によれば、第１主共通電極ＣＡ１が画素電極ＰＥと同一層上に形成されたとしても、補助容量線Ｃ１に対向する容量部ＰＣは、補助容量線Ｃ１の直上で途切れた第１主共通電極ＣＡ１から離間しているため、画素電極ＰＥと共通電極ＣＥとのショートを抑制することが可能となる。
【０１００】
なお、上記の第１構成例及び第２構成例は、補助容量線が画素の上端部及び下端部に配置されており、特に、ドット反転駆動で容量結合駆動を行う容量結合ドット反転駆動（ＣＣＤＩ駆動）を行う構成に好適である。すなわち、容量結合駆動（ＣＣ駆動）では、各画素の保持容量Ｃｓを通して、補助容量信号を画素電極ＰＥに重畳することで所定の電圧に到達させるため、保持容量Ｃｓと画素容量とを略等しくする場合には、信号電圧振幅を略半減できる。ＣＣＤＩ駆動では、隣り合う画素ＰＸの保持容量Ｃｓが互いに異なる補助容量線Ｃに接続され、隣り合う画素ＰＸの保持容量Ｃｓに供給される補助容量電圧を互いに異なる極性とする。上述したゲートドライバＧＤ、ソースドライバＳＤ、コントローラを内蔵した駆動ＩＣチップ２などは、このようなＣＣＤＩ駆動を行うための駆動手段として機能し、アレイ基板ＡＲに備えられている。
【０１０１】
このようなＣＣＤＩ駆動を適用した構成によれば、消費電力を低減できるとともに表示品位の劣化を抑制することが可能となる。
【０１０２】
≪第３構成例≫
図１０は、本実施形態の第３構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。また、図示を省略した対向基板の第２主共通電極ＣＡ２は、図中に破線で示している。
【０１０３】
第３構成例においては、図４に示した第１構成例の対向基板ＣＴを適用可能である。この第３構成例では、共通電極ＣＥは、主共通電極として対向基板ＣＴに備えられた第２主共通電極ＣＡ２を有している。
【０１０４】
アレイ基板ＡＲは、第１方向Ｘに沿って延出した補助容量線Ｃ１及び補助容量線Ｃ２と、補助容量線Ｃ１と補助容量線Ｃ２との間に配置され第１方向Ｘに沿って延出したゲート配線Ｇ１と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。
【０１０５】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され（厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている）、ソース配線Ｓ２は右側端部に配置されている（厳密には、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている）。また、画素ＰＸにおいて、補助容量線Ｃ１は上側端部に配置され、ゲート配線Ｇ１は略画素中央部に配置されている。
【０１０６】
画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。この画素電極ＰＥは、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極ＰＥは、第２方向Ｙに沿って直線的に延出した帯状の主画素電極ＰＡ、第１方向Ｘに沿って直線的に延出した帯状の副画素電極ＰＢ、及び、第１方向Ｘに沿って直線的に延出した帯状の容量部ＰＣを有している。これらの主画素電極ＰＡ、副画素電極ＰＢ、及び、容量部ＰＣは、電気的に接続されている。図示した例では、主画素電極ＰＡ、副画素電極ＰＢ、及び、容量部ＰＣは、一体的（あるいは連続的）に形成されている。つまり、主画素電極ＰＡ、副画素電極ＰＢ、及び、容量部ＰＣは、第２層間絶縁膜１３上に形成され、これらは同一材料を用いて同一工程で形成可能である。
【０１０７】
主画素電極ＰＡは、隣接するソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。より具体的には、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置に配置されている。このような主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで延出している。
【０１０８】
副画素電極ＰＢは、ゲート配線Ｇ１と対向している（あるいは、副画素電極ＰＢがゲート配線Ｇ１の直上に配置されている）。副画素電極ＰＢとゲート配線Ｇ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。換言すると、副画素電極ＰＢは、隣接する補助容量線Ｃ１及び補助容量線Ｃ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、補助容量線Ｃ１と補助容量線Ｃ２との間に配置されている。より具体的には、副画素電極ＰＢは、略画素中央部に配置され、補助容量線Ｃ１と補助容量線Ｃ２との略中間の位置に配置されている。このような副画素電極ＰＢは、主画素電極ＰＡと交差しており、主画素電極ＰＡからその両側、つまり、主画素電極ＰＡの左側のソース配線Ｓ１及び主画素電極ＰＡの右側のソース配線Ｓ２に向かってそれぞれ直線的に延出している。
【０１０９】
副画素電極ＰＢが各画素ＰＸにおいてゲート配線Ｇ１を覆う場合（つまり、副画素電極ＰＢがゲート配線Ｇ１の直上に配置された場合）には、副画素電極ＰＢの第２方向Ｙに沿った幅については、ゲート配線Ｇ１の第２方向Ｙに沿った幅と同等以上である。
【０１１０】
容量部ＰＣは、補助容量線Ｃ１の直上に配置されている。容量部ＰＣと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。より具体的には、容量部ＰＣは、画素ＰＸの上側端部に配置されている。このような容量部ＰＣは、主画素電極ＰＡの端部と繋がっており、主画素電極ＰＡからその両側、つまり、主画素電極ＰＡの左側のソース配線Ｓ１及び主画素電極ＰＡの右側のソース配線Ｓ２に向かってそれぞれ直線的に延出している。
【０１１１】
このような構成においては、第２主共通電極ＣＡ２は、主画素電極ＰＡを挟んだ両側に配置されている。つまり、主画素電極ＰＡと第２主共通電極ＣＡ２とは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと第２主共通電極ＣＡ２とは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第２主共通電極ＣＡ２のいずれも主画素電極ＰＡとは重ならない。
【０１１２】
すなわち、隣接する第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２の間には、１本の主画素電極ＰＡが位置している。換言すると、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に配置されている。このため、第２主共通電極ＣＡＬ２、主画素電極ＰＡ、及び、第２主共通電極ＣＡＲ２は、第１方向Ｘに沿ってこの順に配置されている。第１方向Ｘに沿った第２主共通電極ＣＡＬ２と主画素電極ＰＡとの間隔は、第１方向Ｘに沿った第２主共通電極ＣＡＲ２と主画素電極ＰＡとの間隔と略同等である。
【０１１３】
このような第３構成例によれば、上記の第１構成例と同様の効果が得られる。さらに、画素電極ＰＥの副画素電極ＰＢは、ゲート配線と対向するように配置されているため、ゲート配線からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。
【０１１４】
なお、副画素電極ＰＢの幅が広いほど、ゲート配線からの電界の遮蔽性能が向上するが、副画素電極ＰＢの幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、副画素電極ＰＢがゲート配線Ｇ１の直上に配置され且つゲート配線Ｇ１と略同等の幅を有する構成においては、高い透過率を維持しながら、ゲート配線からの電界の遮蔽性能を向上することが可能となる。
【０１１５】
また、アレイ基板ＡＲには、画素電極ＰＥと電気的な絶縁が必要となる共通電極は一切配置されていない。このため、保持容量の確保やゲート配線からの電界の遮蔽などの各種目的に応じた画素電極ＰＥのレイアウトの自由度を向上することが可能となる。
【０１１６】
なお、この第３構成例は、ゲート配線が画素の上端部及び下端部に配置され、補助容量線が画素の中央部に配置されており、特に、容量結合駆動（ＣＣ駆動）を行う構成に好適である。すなわち、容量結合駆動（ＣＣ駆動）では、各画素の保持容量Ｃｓを通して、補助容量信号を画素電極ＰＥに重畳することで所定の電圧に到達させるため、保持容量Ｃｓと画素容量とを略等しくする場合には、信号電圧振幅を略半減できる。上述したゲートドライバＧＤ、ソースドライバＳＤ、コントローラを内蔵した駆動ＩＣチップ２などは、このようなＣＣ駆動を行うための駆動手段として機能し、アレイ基板ＡＲに備えられている。
【０１１７】
このようなＣＣ駆動を適用した構成によれば、消費電力を低減できるとともに表示品位の劣化を抑制することが可能となる。
【０１１８】
次に、本実施形態の効果について検証した。
【０１１９】
図４乃至図８に示したような第１構成例、及び、図９に示したような第３構成例にそれぞれ対応する液晶表示パネルＬＰＮを用意し、一画素あたりの透過率を測定した。なお、第１構成例と第３構成例とでは、画素電極ＰＥの形状及び共通電極ＣＥの形状が異なる以外は、電極幅や電極間距離、画素ピッチ、セルギャップ、液晶材料、配向膜材料、配向処理方向などすべて同一条件とした。第３構成例に対応する液晶表示パネルの透過率を１としたとき、第１構成例に対応する液晶表示パネルの透過率は１．１であった。
【０１２０】
以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することが可能となる。
【０１２１】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２２】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極 ＰＣ…容量部
ＣＥ…共通電極
ＣＡ…主共通電極（ＣＡ１…第１主共通電極 ＣＡ２…第２主共通電極）
ＣＢ…副共通電極（ＣＢ１…第１副共通電極）
Ｓ…ソース配線 Ｇ…ゲート配線 Ｃ…補助容量線
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開平９−１６００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に交差する第２方向に沿って延出した主画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれとの間に絶縁膜を介して対向し第１方向に沿って延出した第１副共通電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に沿って延出した補助容量線と、前記第１ゲート配線、前記第２ゲート配線、及び、前記補助容量線を覆う第１絶縁膜と、前記第１絶縁膜上において第１方向に交差する第２方向に沿って延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線及び前記第２ソース配線を覆う第２絶縁膜と、前記第２絶縁膜上において前記第１ゲート配線と前記第２ゲート配線との間であって且つ前記第１ソース配線と前記第２ソース配線との間に配置され第２方向に沿って延出した主画素電極と、前記第２絶縁膜上において前記第１ゲート配線及び前記第２ゲート配線のそれぞれと対向し第１方向に沿って延出した第１副共通電極と、前記第２絶縁膜上において前記第１ソース配線及び前記第２ソース配線のそれぞれと対向し第２方向に沿って延出するとともに前記補助容量線の直上で途切れ前記第１副共通電極と電気的に接続された第１主共通電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極及び前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００８】
本実施形態によれば、
第１方向に沿って延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に配置され第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出した主画素電極と、前記ゲート配線との間に絶縁膜を介して対向し第１方向に沿って延出し前記主画素電極と電気的に接続された副画素電極と、を備えた第１基板と、前記主画素電極を挟んだ両側に配置され第２方向に沿って延出した第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。
【図３】図３は、スイッチング素子を含む液晶表示パネルの断面を概略的に示す断面図である。
【図４】図４は、本実施形態の第１構成例における液晶表示パネルを構成する対向基板の一画素の構造を概略的に示す平面図である。
【図５】図５は、本実施形態の第１構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。
【図６】図６は、上記構成の液晶表示パネルの動作を説明するための一画素の平面図である。
【図７】図７は、図６に示した液晶表示パネルをＡ−Ａ線で切断したときの断面図であり、ＯＮ時における液晶分子の配向状態を説明するための図である。
【図８】図８は、図６に示した液晶表示パネルをＢ−Ｂ線で切断したときの断面図であり、ＯＮ時における液晶分子の配向状態を説明するための図である。
【図９】図９は、本実施形態の第２構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。
【図１０】図１０は、本実施形態の第３構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１１】
図１は、本実施形態における液晶表示装置１の構成を概略的に示す図である。
【００１２】
すなわち、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３、液晶表示パネルＬＰＮを照明するバックライト４などを備えている。
【００１３】
液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１４】
バックライト４は、図示した例では、アレイ基板ＡＲの背面側に配置されている。このようなバックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００１５】
図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【００１６】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向であるＸ方向に沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向であるＹ方向に沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差する。ソース配線Ｓは、第２方向Ｙに沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、それらの一部が屈曲していてもよい。
【００１７】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１８】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。
【００１９】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥがアレイ基板ＡＲ及び対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、アレイ基板ＡＲの主面あるいは対向基板ＣＴの主面にほぼ平行な横電界（あるいは、基板主面に対してわずかに傾いた斜め電界）である。
【００２０】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個のスイッチング素子ＳＷが形成されている。
【００２１】
画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個の画素電極ＰＥが形成されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００２２】
アレイ基板ＡＲは、アクティブエリアＡＣＴの外側に形成された給電部ＶＳを備えている。共通電極ＣＥのうち、アレイ基板ＡＲに形成された共通電極ＣＥの一部は、アクティブエリアＡＣＴの外側で給電部ＶＳと電気的に接続されている。また、共通電極ＣＥのうち、対向基板ＣＴに形成された共通電極ＣＥの一部は、図示しない導電部材を介して、アレイ基板ＡＲに形成された給電部ＶＳと電気的に接続されている。
【００２３】
図３は、スイッチング素子ＳＷを含む液晶表示パネルＬＰＮの断面を概略的に示す断面図である。なお、ここでは、共通電極の図示を省略し、説明に必要な箇所のみを図示している。
【００２４】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。
【００２５】
アレイ基板ＡＲは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。
【００２６】
図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであっても良い。また、スイッチング素子ＳＷの半導体層ＳＣは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００２７】
半導体層ＳＣは、チャネル領域ＳＣＣを挟んだ両側にそれぞれソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。なお、第１絶縁基板１０と半導体層ＳＣとの間には、絶縁膜であるアンダーコート層が介在していても良い。半導体層ＳＣは、ゲート絶縁膜１１によって覆われている。また、ゲート絶縁膜１１は、第１絶縁基板１０の上にも配置されている。
【００２８】
スイッチング素子ＳＷのゲート電極ＷＧは、ゲート絶縁膜１１の上に形成され、半導体層ＳＣのチャネル領域ＳＣＣの直上に位置している。また、図示を省略するゲート配線及び補助容量線も、ゲート絶縁膜１１の上に形成されている。これらのゲート電極ＷＧ、ゲート配線及び補助容量線は、同一材料を用いて同一工程で形成可能である。ゲート電極ＷＧは、ゲート配線と電気的に接続されている。
【００２９】
ゲート電極ＷＧ、ゲート配線及び補助容量線は、第１層間絶縁膜１２によって覆われている。また、この第１層間絶縁膜１２は、ゲート絶縁膜１１の上にも配置されている。これらのゲート絶縁膜１１及び第１層間絶縁膜１２は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。
【００３０】
スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜１２の上に形成されている。また、図示を省略するソース配線も、第１層間絶縁膜１２の上に形成されている。これらのソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、同一材料を用いて同一工程で形成可能である。ソース電極ＷＳは、ソース配線と電気的に接続されている。
【００３１】
ソース電極ＷＳは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのソース領域ＳＣＳにコンタクトしている。ドレイン電極ＷＤは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのドレイン領域ＳＣＤにコンタクトしている。これらのゲート電極ＷＧ、ゲート配線、補助容量線、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、例えば、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。
【００３２】
このような構成のスイッチング素子ＳＷは、第２層間絶縁膜１３によって覆われている。つまり、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、第２層間絶縁膜１３によって覆われている。また、この第２層間絶縁膜１３は、第１層間絶縁膜１２の上にも配置されている。この第２層間絶縁膜１３は、例えば、紫外線硬化型樹脂や熱硬化型樹脂などの各種有機材料によって形成されている。
【００３３】
画素電極ＰＥは、第２層間絶縁膜１３の上に配置さている。この画素電極ＰＥは、第２層間絶縁膜１３を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。このような画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００３４】
なお、アレイ基板ＡＲは、後述するように、さらに、共通電極の一部として第１副共通電極を備え、さらには第１主共通電極を備えている場合もある。
【００３５】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥ及び図示しない共通電極の一部を覆っており、第２層間絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００３６】
一方、対向基板ＣＴは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、図示を省略した共通電極のうちの第２主共通電極や、第２配向膜ＡＬ２などを備えている。また、この対向基板ＣＴは、図示を省略するが、各画素ＰＸを区画する（あるいは、ソース配線、ゲート配線、補助容量線、スイッチング素子ＳＷなどの配線部に対向するように配置された）ブラックマトリクスや各画素ＰＸに対応して配置されたカラーフィルタ層、ブラックマトリクス及びカラーフィルタ層の表面の凹凸の影響を緩和するオーバーコート層などが配置されても良い。
【００３７】
共通電極は、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。
【００３８】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、図示しない共通電極の第２主共通電極などを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００３９】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向は、例えば、第２方向Ｙと略平行な方向である。これらの第１配向処理方向及び第２配向処理方向は、ともに平行であって、互いに逆向きの方向あるいは同じ向きの方向である。
【００４０】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のギャップ、例えば３〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で図示しないシール材によって貼り合わせられている。
【００４１】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、図示しない液晶分子を含んでいる。このような液晶層ＬＱは、ポジ型の液晶材料によって構成されている。
【００４２】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面には、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、第１偏光軸を有する第１偏光板ＰＬ１を含んでいる。また、対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面には、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、第２偏光軸を有する第２偏光板ＰＬ２を含んでいる。第１偏光板ＰＬ１の第１偏光軸と、第２偏光板ＰＬ２の第２偏光軸とは、例えば、直交する位置関係にある。一方の偏光板は、例えば、その偏光軸が液晶分子の長軸方向つまり第１配向処理方向あるいは第２配向処理方向と平行（あるいは、第２方向Ｙと平行）または直交（あるいはい、第１方向Ｘと平行）するように配置されている。これにより、ノーマリーブラックモードを実現している。
【００４３】
以下に、本実施形態の構成例についてより具体的に説明する。
【００４４】
≪第１構成例≫
図４は、本実施形態の第１構成例における液晶表示パネルＬＰＮを構成する対向基板ＣＴの一画素ＰＸの構造を概略的に示す平面図である。
【００４５】
共通電極ＣＥは、第１方向Ｘに沿って延出した副共通電極と、第２方向Ｙに沿って延出した主共通電極と、を有しているが、この第１構成例では、共通電極ＣＥは、主共通電極として対向基板ＣＴに備えられた第２主共通電極ＣＡ２、及び、副共通電極として後述するアレイ基板に備えられた第１副共通電極ＣＢ１を有している。
【００４６】
すなわち、図示した対向基板ＣＴは、第２方向Ｙに沿って直線的に延出した帯状の第２主共通電極ＣＡ２を備えている。図示した例では、対向基板ＣＴにおいて、共通電極ＣＥは、第２方向Ｙに延出したストライプ状に形成されている。また、図示した第２主共通電極ＣＡ２は第１方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第２主共通電極をＣＡＬ２と称し、図中の右側の第２主共通電極をＣＡＲ２と称する。なお、対向基板ＣＴは、副共通電極として第２副共通電極を備えていてもよい。
【００４７】
このような共通電極ＣＥの第２主共通電極ＣＡ２は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。
【００４８】
図５は、本実施形態の第１構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。
【００４９】
アレイ基板ＡＲは、第１方向Ｘに沿って延出したゲート配線Ｇ１及びゲート配線Ｇ２と、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置され第１方向Ｘに沿って延出した補助容量線Ｃ１と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、共通電極ＣＥの一部として第１方向Ｘに沿って直線的に延出した帯状の第１副共通電極ＣＢ１と、を備えている。補助容量線Ｃ１、ゲート配線Ｇ１、及び、ゲート配線Ｇ２は、ゲート絶縁膜１１の上に形成され、第１層間絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第１層間絶縁膜１２の上に形成され、第２層間絶縁膜１３によって覆われている。画素電極ＰＥは、第２層間絶縁膜１３の上に形成されている。第１副共通電極ＣＢ１は、例えば、画素電極ＰＥと同様に、第２層間絶縁膜１３の上に形成されている。
【００５０】
図示した例では、画素ＰＸは、図中の破線で示した領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。また、図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され（厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている）、ソース配線Ｓ２は右側端部に配置されている（厳密には、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている）。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され（厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている）、ゲート配線Ｇ２は下側端部に配置され（厳密には、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている）、補助容量線Ｃ１は略画素中央部に配置されている。
【００５１】
共通電極ＣＥにおいて、第１副共通電極ＣＢ１が画素電極ＰＥとともに第２層間絶縁膜１３の上に形成されている場合には、第１副共通電極ＣＢ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて同一工程で形成可能である。このとき、第１副共通電極ＣＢ１は、画素電極ＰＥとは電気的に絶縁されており、画素電極ＰＥから離間している。なお、第１副共通電極ＣＢ１と画素電極ＰＥとの間に他の層間絶縁膜が介在し、第１副共通電極ＣＢ１と画素電極ＰＥとが異なる層に形成されても良い。この場合、第１副共通電極ＣＢ１は、画素電極ＰＥとは異なる材料によって形成されても良いし、画素電極ＰＥと同一材料によって形成されても良い。
【００５２】
これらの第１副共通電極ＣＢ１は、それぞれアクティブエリア内においては直線的に延出し、アクティブエリアの外側に引き出され、アレイ基板ＡＲに形成された給電部と電気的に接続され、コモン電位が給電される。つまり、第１副共通電極ＣＢ１と上記の第２主共通電極ＣＡ２とは電気的に接続されている。
【００５３】
図示した例では、第１副共通電極ＣＢ１は第２方向Ｙに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の上側の第１副共通電極をＣＢＵ１と称し、図中の下側の第１副共通電極をＣＢＢ１と称する。第１副共通電極ＣＢＵ１は、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１と対向している（あるいは、第１副共通電極ＣＢＵ１がゲート配線Ｇ１の直上に配置されている）。つまり、第１副共通電極ＣＢＵ１は、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。また、第１副共通電極ＣＢＢ１は、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２と対向している（あるいは、第１副共通電極ＣＢＢ１がゲート配線Ｇ２の直上に配置されている）。つまり、第１副共通電極ＣＢＢ１は、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。これらの第１副共通電極ＣＢＵ１とゲート配線Ｇ１との間、及び、第１副共通電極ＣＢＢ１とゲート配線Ｇ２との間には、それぞれ第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。
【００５４】
第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１のそれぞれがアクティブエリア内においてゲート配線Ｇ１及びゲート配線Ｇ２を覆う場合（つまり、第１副共通電極ＣＢＵ１がゲート配線Ｇ１の直上に配置され、同様に、第１副共通電極ＣＢＢ１がゲート配線Ｇ２の直上に配置された場合）には、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の第２方向Ｙに沿った幅については、ゲート配線Ｇ１及びゲート配線Ｇ２の第２方向Ｙに沿った幅と同等以上である。
【００５５】
また、図示した例では、破線で示したように、対向基板ＣＴに備えられ共通電極ＣＥを構成する第２主共通電極ＣＡＬ２は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１に対向している（あるいは、第２主共通電極ＣＡＬ２がソース配線Ｓ１の直上に配置されている）。つまり、第２主共通電極ＣＡＬ２は、当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている。また、同様に、第２主共通電極ＣＡＲ２は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２に対向している（あるいは、第２主共通電極ＣＡＲ２がソース配線Ｓ２の直上に配置されている）。つまり、第２主共通電極ＣＡＲ２は、当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。
【００５６】
画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間、つまり、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。この画素電極ＰＥは、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極ＰＥは、第２方向Ｙに沿って直線的に延出した帯状の主画素電極ＰＡ、及び、第１方向Ｘに沿って直線的に延出した帯状の容量部ＰＣを有している。これらの主画素電極ＰＡ及び容量部ＰＣは、電気的に接続されている。図示した例では、主画素電極ＰＡ及び容量部ＰＣは、一体的（あるいは連続的）に形成されている。つまり、アレイ基板ＡＲにおいて、画素電極ＰＥは、略十字状に形成されている。
【００５７】
主画素電極ＰＡは、隣接するソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。より具体的には、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置に配置されている。このような主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで延出している。
【００５８】
容量部ＰＣは、補助容量線Ｃ１の直上に配置されている。容量部ＰＣと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。換言すると、容量部ＰＣは、隣接するゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ゲート配線Ｇ１とゲート配線Ｇ２との間、あるいは、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。より具体的には、容量部ＰＣは、略画素中央部に配置され、ゲート配線Ｇ１とゲート配線Ｇ２との略中間の位置に配置されている。このような容量部ＰＣは、主画素電極ＰＡと交差しており、主画素電極ＰＡからその両側、つまり、主画素電極ＰＡの左側のソース配線Ｓ１及び主画素電極ＰＡの右側のソース配線Ｓ２に向かってそれぞれ直線的に延出している。
【００５９】
このような構成においては、第２主共通電極ＣＡ２は、主画素電極ＰＡを挟んだ両側に配置されている。つまり、主画素電極ＰＡと第２主共通電極ＣＡ２とは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと第２主共通電極ＣＡ２とは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第２主共通電極ＣＡ２のいずれも主画素電極ＰＡとは重ならない。
【００６０】
すなわち、隣接する第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２の間には、１本の主画素電極ＰＡが位置している。換言すると、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に配置されている。このため、第２主共通電極ＣＡＬ２、主画素電極ＰＡ、及び、第２主共通電極ＣＡＲ２は、第１方向Ｘに沿ってこの順に配置されている。第１方向Ｘに沿った第２主共通電極ＣＡＬ２と主画素電極ＰＡとの間隔は、第１方向Ｘに沿った第２主共通電極ＣＡＲ２と主画素電極ＰＡとの間隔と略同等である。
【００６１】
また、第１副共通電極ＣＢ１は、容量部ＰＣを挟んだ両側に配置されている。つまり、第１副共通電極ＣＢ１と容量部ＰＣとは、第２方向Ｙに沿って交互に配置されている。これらの第１副共通電極ＣＢ１と容量部ＰＣとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第１副共通電極ＣＢ１のいずれも容量部ＰＣとは重ならない。
【００６２】
すなわち、隣接する第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の間には、１本の容量部ＰＣが位置している。換言すると、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１は、容量部ＰＣを挟んだ両側に配置されている。あるいは、容量部ＰＣは、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。このため、第１副共通電極ＣＢＢ１、容量部ＰＣ、及び、第１副共通電極ＣＢＵ１は、第２方向Ｙに沿ってこの順に配置されている。
【００６３】
図６は、上記構成の液晶表示パネルＬＰＮの動作を説明するための一画素ＰＸの平面図である。
【００６４】
すなわち、液晶層ＬＱに電圧が印加されていない状態つまり画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない無電界時（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６５】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、液晶分子ＬＭの厳密な初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの配向方向をＸ−Ｙ平面に正射影した方向である。しかしながら、説明を簡略にするために、以下では、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００６６】
ここでは、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向は、ともに第２方向Ｙと略平行な方向である。このようなＯＦＦ時においては、液晶分子ＬＭは、図中の破線で示したように、その長軸が第２方向Ｙと略平行な方向に配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。
【００６７】
第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向している（ホモジニアス配向）。また、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部において略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。
【００６８】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６９】
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。これにより、液晶分子ＬＭは、図中の実線で示したように、その長軸が電界の向きと略平行となるように基板主面と略平行な平面内で回転する。
【００７０】
図示した例では、画素電極ＰＥは、その主画素電極ＰＡ及び容量部ＰＣにより、一画素ＰＸを概ね４つの領域（開口部）に分割している。すなわち、画素電極ＰＥと第１副共通電極ＣＢＵ１及び第２主共通電極ＣＡＬ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、電界に沿って図中の左上を向くように配向する。画素電極ＰＥと第１副共通電極ＣＢＵ１及び第２主共通電極ＣＡＲ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、電界に沿って図中の右上を向くように配向する。画素電極ＰＥと第１副共通電極ＣＢＢ１及び第２主共通電極ＣＡＬ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、電界に沿って図中の左下を向くように配向する。画素電極ＰＥと第１副共通電極ＣＢＢ１及び第２主共通電極ＣＡＲ２との間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、電界に沿って図中の右下を向くように配向する。
【００７１】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に横電界（あるいは斜め電界）が形成された状態では、液晶分子ＬＭの配向方向が少なくとも４方向に分かれ、それぞれの配向方向でドメインが形成される。つまり、一画素ＰＸには、少なくとも４つのドメインが形成される。
【００７２】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、画素電極ＰＥと共通電極ＣＥとで区画された４つの領域（開口部）をそれぞれ通過した際に、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００７３】
図７は、図６に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面図であり、ＯＮ時における液晶分子ＬＭの配向状態を説明するための図である。
【００７４】
ここに示した例では、液晶分子ＬＭは、主として主画素電極ＰＡと第２主共通電極ＣＡ２との間での電位差によって形成された電界によって配向制御されている。主画素電極ＰＡを挟んで左側の領域では、主画素電極ＰＡと第２主共通電極ＣＡＬ２との間の電界により、液晶分子ＬＭは、概ね図中の左側を向くように配向している。主画素電極ＰＡを挟んで右側の領域では、主画素電極ＰＡと第２主共通電極ＣＡＲ２との間の電界により、液晶分子ＬＭは、概ね図中の右側を向くように配向している。
【００７５】
図８は、図６に示した液晶表示パネルＬＰＮをＢ−Ｂ線で切断したときの断面図であり、ＯＮ時における液晶分子ＬＭの配向状態を説明するための図である。
【００７６】
ここに示した例では、液晶分子ＬＭは、主として容量部ＰＣと第１副共通電極ＣＢ１との間での電位差によって形成された電界によって配向制御されているが、もちろん、これらの液晶分子ＬＭには、上記の主画素電極ＰＡと第２主共通電極ＣＡ２との間の電界の他に、主画素電極ＰＡと第１副共通電極ＣＢ１との間の電界、容量部ＰＣと第２主共通電極ＣＡ２との間の電界も相互に作用している。容量部ＰＣを挟んで画素の上側の領域では、容量部ＰＣと第１副共通電極ＣＢＵ１との間の電界により、液晶分子ＬＭは、概ね図中の上側を向くように配向している。容量部ＰＣを挟んで画素の下側の領域では、容量部ＰＣと第１副共通電極ＣＢＢ１との間の電界により、液晶分子ＬＭは、概ね図中の下側を向くように配向している。
【００７７】
このような第１構成例によれば、一画素内に少なくとも４つのドメインを形成することが可能となるため、少なくとも４方向での視野角を光学的に補償することができ、広視野角化が可能となる。したがって、高い透過率の表示を実現することができ、表示品位の良好な液晶表示装置を提供することが可能となる。
【００７８】
また、一画素内において、画素電極ＰＥと共通電極ＣＥとで区画される少なくとも４つの開口部それぞれについて面積を略同一に設定することにより、各領域の透過率が略同等となり、それぞれの開口部を透過した光が互いに光学的に補償し合い、広い視野角範囲に亘って均一な表示を実現することが可能となる。
【００７９】
さらに、共通電極ＣＥの第１副共通電極ＣＢ１は、ゲート配線と対向するように配置されているため、ゲート配線からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。
【００８０】
また、主画素電極ＰＡと第１副共通電極ＣＢ１との間の領域や、容量部ＰＣと第２主共通電極ＣＡ２との間の領域についても、それらの一部が表示に寄与する開口部となるため、透過率の向上に貢献できる。
【００８１】
なお、第１副共通電極ＣＢ１の幅が広いほど、ゲート配線からの電界の遮蔽性能が向上するが、第１副共通電極ＣＢ１と画素電極ＰＥとの間にも、表示に寄与する開口部が形成されるため、第１副共通電極ＣＢ１の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１のそれぞれがゲート配線Ｇ１及びゲート配線Ｇ２の直上に配置され且つゲート配線Ｇ１及びゲート配線Ｇ２と略同等の幅を有する構成においては、高い透過率を維持しながら、ゲート配線からの電界の遮蔽性能を向上することが可能となる。
【００８２】
また、この第１構成例によれば、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、それぞれソース配線Ｓ１及びソース配線Ｓ２と対向している。特に、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２がそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２がソース配線Ｓ１及びソース配線Ｓ２よりも主画素電極ＰＡ側に配置された場合と比較して、表示に寄与する開口部を拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００８３】
また、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２をそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、主画素電極ＰＡと第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２との間の距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００８４】
なお、ＯＮ時には、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、上記のように、画素電極ＰＥ及び共通電極ＣＥが光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。
【００８５】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。
【００８６】
≪第２構成例≫
図９は、本実施形態の第２構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。また、図示を省略した対向基板の第２主共通電極ＣＡ２は、図中に破線で示している。
【００８７】
第２構成例においては、図４に示した第１構成例の対向基板ＣＴを適用可能である。この第２構成例では、共通電極ＣＥは、主共通電極としてアレイ基板ＡＲに備えられた第１主共通電極ＣＡ１及び対向基板ＣＴに備えられた第２主共通電極ＣＡ２、及び、副共通電極としてアレイ基板ＡＲに備えられた第１副共通電極ＣＢ１を有している。
【００８８】
アレイ基板ＡＲは、第１構成例と同様に、ゲート配線Ｇ１及びゲート配線Ｇ２と、補助容量線Ｃ１と、ソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。また、アレイ基板ＡＲは、共通電極ＣＥの一部として第１方向Ｘに沿って直線的に延出した帯状の第１副共通電極ＣＢ１と、第２方向Ｙに沿って直線的に延出した帯状の第１主共通電極ＣＡ１と、を備えている。第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、例えば、画素電極ＰＥと同様に、第２層間絶縁膜１３の上に形成されている。
【００８９】
共通電極ＣＥにおいて、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１が画素電極ＰＥとともに第２層間絶縁膜１３の上に形成されている場合には、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて同一工程で形成可能である。このとき、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、画素電極ＰＥとは電気的に絶縁されており、画素電極ＰＥから離間している。なお、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１と画素電極ＰＥとの間に他の層間絶縁膜が介在し、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１と画素電極ＰＥとが異なる層に形成されても良い。この場合、第１副共通電極ＣＢ１及び第１主共通電極ＣＡ１は、画素電極ＰＥとは異なる材料によって形成されても良いし、画素電極ＰＥと同一材料によって形成されても良い。
【００９０】
第１副共通電極ＣＢ１（図示した第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１）は、第１構成例と同様に、それぞれアクティブエリア内においてはゲート配線と対向しながら直線的に延出している。また、この第１副共通電極ＣＢ１は、アクティブエリアの外側に引き出され、アレイ基板ＡＲに形成された給電部と電気的に接続され、コモン電位が給電される。つまり、第１副共通電極ＣＢ１と上記の第２主共通電極ＣＡ２とは電気的に接続されている。
【００９１】
また、第１主共通電極ＣＡ１は、それぞれアクティブエリア内においてソース配線と対向しながら直線的に延出している。但し、この第１主共通電極ＣＡ１は、補助容量線Ｃ１の直上で途切れている。このような第１主共通電極ＣＡ１は、第１副共通電極ＣＢ１と電気的に接続されている。図示した例では、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、一体的（あるいは連続的）に形成されている。また、図示した例では、第１主共通電極ＣＡ１は第１方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第１主共通電極をＣＡＬ１と称し、図中の右側の第１主共通電極をＣＡＲ１と称する。
【００９２】
第１主共通電極ＣＡＬ１は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１と対向している（あるいは、第１主共通電極ＣＡＬ１がソース配線Ｓ１の直上に配置されている）。つまり、第１主共通電極ＣＡＬ１は、当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている。但し、この第１主共通電極ＣＡＬ１は、補助容量線Ｃ１と交差するソース配線Ｓ１の交差部の上には配置されていない。
【００９３】
第１主共通電極ＣＡＲ１は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２と対向している（あるいは、第１主共通電極ＣＡＲ１がソース配線Ｓ２の直上に配置されている）。つまり、第１主共通電極ＣＡＲ１は、当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。但し、この第１主共通電極ＣＡＲ１は、補助容量線Ｃ１と交差するソース配線Ｓ２の交差部の上には配置されていない。
【００９４】
これらの第１主共通電極ＣＡＬ１とソース配線Ｓ１との間、及び、第１主共通電極ＣＡＲ１とソース配線Ｓ２との間には、それぞれ第２層間絶縁膜１３が介在している。
【００９５】
第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれがアクティブエリア内においてソース配線Ｓ１及びソース配線Ｓ２を覆う場合（つまり、第１主共通電極ＣＡＬ１がソース配線Ｓ１の直上に配置され、同様に、第１主共通電極ＣＡＲ１がソース配線Ｓ２の直上に配置された場合）には、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の第１方向Ｘに沿った幅については、ソース配線Ｓ１及びソース配線Ｓ２の第１方向Ｘに沿った幅と同等以上である。
【００９６】
また、図示した例では、破線で示したように、対向基板ＣＴに備えられ共通電極ＣＥを構成する第２主共通電極ＣＡＬ２は、画素ＰＸの左側端部に配置され、第１主共通電極ＣＡＬ１に対向している（あるいは、第２主共通電極ＣＡＬ２が第１主共通電極ＣＡＬ１の直上に配置されている）。また、同様に、第２主共通電極ＣＡＲ２は、画素ＰＸの右側端部に配置され、第１主共通電極ＣＡＲ１に対向している（あるいは、第２主共通電極ＣＡＲ２が第１主共通電極ＣＡＲ１の直上に配置されている）。もちろん、これらの第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、いずれも補助容量線Ｃ１の直上で途切れることなく第２方向Ｙに沿って延出している。
【００９７】
このような第２構成例によれば、上記の第１構成例と同様の効果が得られる。さらに、共通電極ＣＥの第１主共通電極ＣＡ１は、ソース配線と対向するように配置されているため、ソース配線からの不所望な電界を遮蔽することが可能となる。このため、ソース配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素ＰＸの一部から光漏れが生じて輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。したがって、表示品位のさらに良好な液晶表示装置を提供することができる。
【００９８】
なお、第１主共通電極ＣＡ１の幅が広いほど、ソース配線からの電界の遮蔽性能が向上するが、第１主共通電極ＣＡ１と画素電極ＰＥとの間には、主として表示に寄与する開口部が形成されるため、第１主共通電極ＣＡ１の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれがソース配線Ｓ１及びソース配線Ｓ２の直上に配置され且つソース配線Ｓ１及びソース配線Ｓ２と略同等の幅を有する構成においては、高い透過率を維持しながら、ソース配線からの電界の遮蔽性能を向上することが可能となる。
【００９９】
また、この第２構成例によれば、第１主共通電極ＣＡ１が画素電極ＰＥと同一層上に形成されたとしても、補助容量線Ｃ１に対向する容量部ＰＣは、補助容量線Ｃ１の直上で途切れた第１主共通電極ＣＡ１から離間しているため、画素電極ＰＥと共通電極ＣＥとのショートを抑制することが可能となる。
【０１００】
なお、上記の第１構成例及び第２構成例は、補助容量線が画素の上端部及び下端部に配置されており、特に、ドット反転駆動で容量結合駆動を行う容量結合ドット反転駆動（ＣＣＤＩ駆動）を行う構成に好適である。すなわち、容量結合駆動（ＣＣ駆動）では、各画素の保持容量Ｃｓを通して、補助容量信号を画素電極ＰＥに重畳することで所定の電圧に到達させるため、保持容量Ｃｓと画素容量とを略等しくする場合には、信号電圧振幅を略半減できる。ＣＣＤＩ駆動では、隣り合う画素ＰＸの保持容量Ｃｓが互いに異なる補助容量線Ｃに接続され、隣り合う画素ＰＸの保持容量Ｃｓに供給される補助容量電圧を互いに異なる極性とする。上述したゲートドライバＧＤ、ソースドライバＳＤ、コントローラを内蔵した駆動ＩＣチップ２などは、このようなＣＣＤＩ駆動を行うための駆動手段として機能し、アレイ基板ＡＲに備えられている。
【０１０１】
このようなＣＣＤＩ駆動を適用した構成によれば、消費電力を低減できるとともに表示品位の劣化を抑制することが可能となる。
【０１０２】
≪第３構成例≫
図１０は、本実施形態の第３構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。また、図示を省略した対向基板の第２主共通電極ＣＡ２は、図中に破線で示している。
【０１０３】
第３構成例においては、図４に示した第１構成例の対向基板ＣＴを適用可能である。この第３構成例では、共通電極ＣＥは、主共通電極として対向基板ＣＴに備えられた第２主共通電極ＣＡ２を有している。
【０１０４】
アレイ基板ＡＲは、第１方向Ｘに沿って延出した補助容量線Ｃ１及び補助容量線Ｃ２と、補助容量線Ｃ１と補助容量線Ｃ２との間に配置され第１方向Ｘに沿って延出したゲート配線Ｇ１と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。
【０１０５】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され（厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている）、ソース配線Ｓ２は右側端部に配置されている（厳密には、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている）。また、画素ＰＸにおいて、補助容量線Ｃ１は上側端部に配置され、ゲート配線Ｇ１は略画素中央部に配置されている。
【０１０６】
画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。この画素電極ＰＥは、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極ＰＥは、第２方向Ｙに沿って直線的に延出した帯状の主画素電極ＰＡ、第１方向Ｘに沿って直線的に延出した帯状の副画素電極ＰＢ、及び、第１方向Ｘに沿って直線的に延出した帯状の容量部ＰＣを有している。これらの主画素電極ＰＡ、副画素電極ＰＢ、及び、容量部ＰＣは、電気的に接続されている。図示した例では、主画素電極ＰＡ、副画素電極ＰＢ、及び、容量部ＰＣは、一体的（あるいは連続的）に形成されている。つまり、主画素電極ＰＡ、副画素電極ＰＢ、及び、容量部ＰＣは、第２層間絶縁膜１３上に形成され、これらは同一材料を用いて同一工程で形成可能である。
【０１０７】
主画素電極ＰＡは、隣接するソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。より具体的には、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置に配置されている。このような主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで延出している。
【０１０８】
副画素電極ＰＢは、ゲート配線Ｇ１と対向している（あるいは、副画素電極ＰＢがゲート配線Ｇ１の直上に配置されている）。副画素電極ＰＢとゲート配線Ｇ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。換言すると、副画素電極ＰＢは、隣接する補助容量線Ｃ１及び補助容量線Ｃ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、補助容量線Ｃ１と補助容量線Ｃ２との間に配置されている。より具体的には、副画素電極ＰＢは、略画素中央部に配置され、補助容量線Ｃ１と補助容量線Ｃ２との略中間の位置に配置されている。このような副画素電極ＰＢは、主画素電極ＰＡと交差しており、主画素電極ＰＡからその両側、つまり、主画素電極ＰＡの左側のソース配線Ｓ１及び主画素電極ＰＡの右側のソース配線Ｓ２に向かってそれぞれ直線的に延出している。
【０１０９】
副画素電極ＰＢが各画素ＰＸにおいてゲート配線Ｇ１を覆う場合（つまり、副画素電極ＰＢがゲート配線Ｇ１の直上に配置された場合）には、副画素電極ＰＢの第２方向Ｙに沿った幅については、ゲート配線Ｇ１の第２方向Ｙに沿った幅と同等以上である。
【０１１０】
容量部ＰＣは、補助容量線Ｃ１の直上に配置されている。容量部ＰＣと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。より具体的には、容量部ＰＣは、画素ＰＸの上側端部に配置されている。このような容量部ＰＣは、主画素電極ＰＡの端部と繋がっており、主画素電極ＰＡからその両側、つまり、主画素電極ＰＡの左側のソース配線Ｓ１及び主画素電極ＰＡの右側のソース配線Ｓ２に向かってそれぞれ直線的に延出している。
【０１１１】
このような構成においては、第２主共通電極ＣＡ２は、主画素電極ＰＡを挟んだ両側に配置されている。つまり、主画素電極ＰＡと第２主共通電極ＣＡ２とは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと第２主共通電極ＣＡ２とは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第２主共通電極ＣＡ２のいずれも主画素電極ＰＡとは重ならない。
【０１１２】
すなわち、隣接する第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２の間には、１本の主画素電極ＰＡが位置している。換言すると、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に配置されている。このため、第２主共通電極ＣＡＬ２、主画素電極ＰＡ、及び、第２主共通電極ＣＡＲ２は、第１方向Ｘに沿ってこの順に配置されている。第１方向Ｘに沿った第２主共通電極ＣＡＬ２と主画素電極ＰＡとの間隔は、第１方向Ｘに沿った第２主共通電極ＣＡＲ２と主画素電極ＰＡとの間隔と略同等である。
【０１１３】
このような第３構成例によれば、上記の第１構成例と同様の効果が得られる。さらに、画素電極ＰＥの副画素電極ＰＢは、ゲート配線と対向するように配置されているため、ゲート配線からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。
【０１１４】
なお、副画素電極ＰＢの幅が広いほど、ゲート配線からの電界の遮蔽性能が向上するが、副画素電極ＰＢの幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、副画素電極ＰＢがゲート配線Ｇ１の直上に配置され且つゲート配線Ｇ１と略同等の幅を有する構成においては、高い透過率を維持しながら、ゲート配線からの電界の遮蔽性能を向上することが可能となる。
【０１１５】
また、アレイ基板ＡＲには、画素電極ＰＥと電気的な絶縁が必要となる共通電極は一切配置されていない。このため、保持容量の確保やゲート配線からの電界の遮蔽などの各種目的に応じた画素電極ＰＥのレイアウトの自由度を向上することが可能となる。
【０１１６】
なお、この第３構成例は、ゲート配線が画素の上端部及び下端部に配置され、補助容量線が画素の中央部に配置されており、特に、容量結合駆動（ＣＣ駆動）を行う構成に好適である。すなわち、容量結合駆動（ＣＣ駆動）では、各画素の保持容量Ｃｓを通して、補助容量信号を画素電極ＰＥに重畳することで所定の電圧に到達させるため、保持容量Ｃｓと画素容量とを略等しくする場合には、信号電圧振幅を略半減できる。上述したゲートドライバＧＤ、ソースドライバＳＤ、コントローラを内蔵した駆動ＩＣチップ２などは、このようなＣＣ駆動を行うための駆動手段として機能し、アレイ基板ＡＲに備えられている。
【０１１７】
このようなＣＣ駆動を適用した構成によれば、消費電力を低減できるとともに表示品位の劣化を抑制することが可能となる。
【０１１８】
次に、本実施形態の効果について検証した。
【０１１９】
図４乃至図８に示したような第１構成例、及び、図９に示したような第３構成例にそれぞれ対応する液晶表示パネルＬＰＮを用意し、一画素あたりの透過率を測定した。なお、第１構成例と第３構成例とでは、画素電極ＰＥの形状及び共通電極ＣＥの形状が異なる以外は、電極幅や電極間距離、画素ピッチ、セルギャップ、液晶材料、配向膜材料、配向処理方向などすべて同一条件とした。第３構成例に対応する液晶表示パネルの透過率を１としたとき、第１構成例に対応する液晶表示パネルの透過率は１．１であった。
【０１２０】
以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することが可能となる。
【０１２１】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２２】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極 ＰＣ…容量部
ＣＥ…共通電極
ＣＡ…主共通電極（ＣＡ１…第１主共通電極 ＣＡ２…第２主共通電極）
ＣＢ…副共通電極（ＣＢ１…第１副共通電極）
Ｓ…ソース配線 Ｇ…ゲート配線 Ｃ…補助容量線
【特許請求の範囲】
【請求項１】
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に交差する第２方向に沿って延出した主画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれとの間に絶縁膜を介して対向し第１方向に沿って延出した第１副共通電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記第１副共通電極のそれぞれは、前記第１ゲート配線及び前記第２ゲート配線の直上に配置され且つ前記第１ゲート配線及び前記第２ゲート配線と略同等の幅を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記主画素電極は、前記絶縁膜上に形成され、前記第１副共通電極のそれぞれと同一材料によって形成されたことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に沿って延出した補助容量線と、前記第１ゲート配線、前記第２ゲート配線、及び、前記補助容量線を覆う第１絶縁膜と、前記第１絶縁膜上において第１方向に交差する第２方向に沿って延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線及び前記第２ソース配線を覆う第２絶縁膜と、前記第２絶縁膜上において前記第１ゲート配線と前記第２ゲート配線との間であって且つ前記第１ソース配線と前記第２ソース配線との間に配置され第２方向に沿って延出した主画素電極と、前記第２絶縁膜上において前記第１ゲート配線及び前記第２ゲート配線のそれぞれと対向し第１方向に沿って延出した第１副共通電極と、前記第２絶縁膜上において前記第１ソース配線及び前記第２ソース配線のそれぞれと対向し第２方向に沿って延出するとともに前記補助容量線の直上で途切れ前記第１副共通電極と電気的に接続された第１主共通電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極及び前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項５】
前記第１基板は、さらに、前記第２絶縁膜上において前記補助容量線と対向し第１方向に沿って延出するとともに前記主画素電極と電気的に接続され且つ前記第１主共通電極から離間している容量部を備えたことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記第１副共通電極のそれぞれは、前記第１ゲート配線及び前記第２ゲート配線の直上に配置され且つ前記第１ゲート配線及び前記第２ゲート配線と略同等の幅を有し、
前記第１主共通電極のそれぞれは、前記第１ソース配線及び前記第２ソース配線の直上に配置され且つ前記第１ソース配線及び前記第２ソース配線と略同等の幅を有することを特徴とする請求項４または５に記載の液晶表示装置。
【請求項７】
前記主画素電極は、前記第１副共通電極及び前記第１主共通電極のそれぞれと同一材料によって形成されたことを特徴とする請求項４乃至６のいずれか１項に記載の液晶表示装置。
【請求項８】
第２主共通電極は、第１主共通電極と対向するとともに前記補助容量線の直上において途切れることなく第２方向に沿って延出したことを特徴とする請求項４乃至７のいずれか１項に記載の液晶表示装置。
【請求項９】
第１方向に沿って延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に配置され第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出した主画素電極と、前記ゲート配線との間に絶縁膜を介して対向し第１方向に沿って延出し前記主画素電極と電気的に接続された副画素電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側に配置され第２方向に沿って延出した第２主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項１０】
前記副画素電極は、前記ゲート配線の直上に配置され且つ前記ゲート配線と略同等の幅を有することを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記主画素電極は、前記絶縁膜上に形成され、前記副画素電極と同一材料によって形成されたことを特徴とする請求項９または１０に記載の液晶表示装置。
【請求項１２】
前記液晶分子の初期配向方向は、第２方向に略平行な方向であることを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
【請求項１】
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に交差する第２方向に沿って延出した主画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれとの間に絶縁膜を介して対向し第１方向に沿って延出した第１副共通電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記第１副共通電極のそれぞれは、前記第１ゲート配線及び前記第２ゲート配線の直上に配置され且つ前記第１ゲート配線及び前記第２ゲート配線と略同等の幅を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記主画素電極は、前記絶縁膜上に形成され、前記第１副共通電極のそれぞれと同一材料によって形成されたことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され第１方向に沿って延出した補助容量線と、前記第１ゲート配線、前記第２ゲート配線、及び、前記補助容量線を覆う第１絶縁膜と、前記第１絶縁膜上において第１方向に交差する第２方向に沿って延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線及び前記第２ソース配線を覆う第２絶縁膜と、前記第２絶縁膜上において前記第１ゲート配線と前記第２ゲート配線との間であって且つ前記第１ソース配線と前記第２ソース配線との間に配置され第２方向に沿って延出した主画素電極と、前記第２絶縁膜上において前記第１ゲート配線及び前記第２ゲート配線のそれぞれと対向し第１方向に沿って延出した第１副共通電極と、前記第２絶縁膜上において前記第１ソース配線及び前記第２ソース配線のそれぞれと対向し第２方向に沿って延出するとともに前記補助容量線の直上で途切れ前記第１副共通電極と電気的に接続された第１主共通電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側に配置され第２方向に沿って延出するとともに前記第１副共通電極及び前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項５】
前記第１基板は、さらに、前記第２絶縁膜上において前記補助容量線と対向し第１方向に沿って延出するとともに前記主画素電極と電気的に接続され且つ前記第１主共通電極から離間している容量部を備えたことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記第１副共通電極のそれぞれは、前記第１ゲート配線及び前記第２ゲート配線の直上に配置され且つ前記第１ゲート配線及び前記第２ゲート配線と略同等の幅を有し、
前記第１主共通電極のそれぞれは、前記第１ソース配線及び前記第２ソース配線の直上に配置され且つ前記第１ソース配線及び前記第２ソース配線と略同等の幅を有することを特徴とする請求項４または５に記載の液晶表示装置。
【請求項７】
前記主画素電極は、前記第１副共通電極及び前記第１主共通電極のそれぞれと同一材料によって形成されたことを特徴とする請求項４乃至６のいずれか１項に記載の液晶表示装置。
【請求項８】
第２主共通電極は、第１主共通電極と対向するとともに前記補助容量線の直上において途切れることなく第２方向に沿って延出したことを特徴とする請求項４乃至７のいずれか１項に記載の液晶表示装置。
【請求項９】
第１方向に沿って延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に配置され第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出した主画素電極と、前記ゲート配線との間に絶縁膜を介して対向し第１方向に沿って延出し前記主画素電極と電気的に接続された副画素電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側に配置され第２方向に沿って延出した第２主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項１０】
前記副画素電極は、前記ゲート配線の直上に配置され且つ前記ゲート配線と略同等の幅を有することを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記主画素電極は、前記絶縁膜上に形成され、前記副画素電極と同一材料によって形成されたことを特徴とする請求項９または１０に記載の液晶表示装置。
【請求項１２】
前記液晶分子の初期配向方向は、第２方向に略平行な方向であることを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２２６１０５（Ｐ２０１２−２２６１０５Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９３４２４（Ｐ２０１１−９３４２４）
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
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