磁気トンネル接合デバイス用シミュレーション回路
【課題】少なくとも自由層と固定層とを有する磁気トンネル接合(MTJ)デバイスの動作をシミュレートするためのシミュレーション回路が提供される。
【解決手段】シミュレーション回路は、自由層と固定層の磁化をシミュレートするための、従って、データ記録をシミュレートするための閉スイッチループであって、そこでは、この磁化は平行又は反平行状態を含む閉スイッチループと、MTJデバイスの動作領域の第1の象限をシミュレートするための第1の書き込みループと、夫々、動作領域の第2の象限、第3の象限、及び第4の象限をシミュレートするための第2の書き込みループ、第3の書き込みループ、及び第4の書き込みループと、ビット線の配線抵抗をシミュレートするための第1の抵抗器と、書き込みワード線の配線抵抗をシミュレートするための第2の抵抗器と、磁気MTJデバイスの抵抗をシミュレートするための第3の抵抗器と、を含む。
【解決手段】シミュレーション回路は、自由層と固定層の磁化をシミュレートするための、従って、データ記録をシミュレートするための閉スイッチループであって、そこでは、この磁化は平行又は反平行状態を含む閉スイッチループと、MTJデバイスの動作領域の第1の象限をシミュレートするための第1の書き込みループと、夫々、動作領域の第2の象限、第3の象限、及び第4の象限をシミュレートするための第2の書き込みループ、第3の書き込みループ、及び第4の書き込みループと、ビット線の配線抵抗をシミュレートするための第1の抵抗器と、書き込みワード線の配線抵抗をシミュレートするための第2の抵抗器と、磁気MTJデバイスの抵抗をシミュレートするための第3の抵抗器と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、2005年9月21日出願の台湾特許出願第94132731号の利益を求め、この台湾特許出願は、ここで十分に記述されるように全ての目的のために参照によってここに組み込まれる。
【0002】
本発明は、シミュレーション回路に関し、より具体的には、磁気トンネル接合(MTJ)デバイスの書き込み及び読出し動作をシミュレートするための回路モデルに関する。
【背景技術】
【0003】
磁気ランダムアクセスメモリ(MRAM)は、抵抗特性を利用することによって情報を記憶及び記録する不揮発性メモリに属し、不揮発性、高密度、光読み出し及び書き込み速度、抗放射線性等の利点を有する。データ書き込み時に、共通の方法では、二つの電流線、即ち、ビット線と書き込みワード線を使用し、そこでは、ビット線と書き込みワード線の誘導磁界の交差によって選択されるメモリユニットは、メモリ層に対する磁気材料の磁化方向を変化することによって変化される抵抗を有する。MRAMが、メモリデータを読み込んでいる時に、電流が、選択された磁気メモリユニットに提供され、そのユニットの抵抗は、データのデジタル値を決定するために読み出される。
【0004】
MRAMの主要メモリユニットは、ビット線と書き込みワード線間に作られた磁気メモリデバイスであり、軟磁性層、トンネル障壁層、硬磁性層、及び非磁性導電体層のスタックから成り、磁気トンネル接合(MTJ)デバイスとも呼ばれる、磁性金属材料の複数の層のスタック構造を有する。
【0005】
MTJデバイスは、トンネルバリア層に隣接する磁性材料の二つの層(即ち、自由層と固定層)の磁化方向の平行又は反平行に従って、メモリ状態が“1”又は“0“であることを決定する。書き込みデータは、ビット線と書き込みワード線の交差によって選択され、メモリ層に対する磁性材料の磁気方向は、書き込みワード線とビット線を流れる電流によって発生される磁化によって変化され、従って、その抵抗が変化される。書き込み動作は、ストナー−ウォルファース(Stoner−Wolhfarth)の式HX2/3+HY2/3=HK2/3によって記述される通りである。
【0006】
MTJデバイスに対するシミュレーション回路を設計する場合、MTJデバイスのデータが読み出される時に、MTJデバイスの磁気抵抗(MR)比が、読出しバイアスの増加に従って減少するという事を考慮すべきである。しかしながら、すでに従来の技術で開示されている限りでは、MTJデバイスの書き込み/読出し動作を正確にシミュレートするための回路モデルは提案されていない。
【0007】
更に、MTJデバイスの書き込みは、全て、電流によって発生される磁界に依存しており、従って、考察されるべき他の問題は、電流源の回路を設計する時に、各MTJデバイスに割当てられる書き込みワード線とビット線の配線抵抗が調べられるべきである点である。特に、メモリアレイが拡張される場合、配線の負荷が顕著になり、電流を出力するための電流源の容量が減少する。
【0008】
すでに従来の技術で開示されていることからは、MTJデバイスの書き込み/読出し動作を正確にシミュレートするための回路モデルは、開示されていない。製造プロセスの発展に従って、MRAMは、実施の段階に徐々に近づいており、従って、MTJデバイスの書き込み/読出し動作を正確に記述する回路モデルがMRAM回路を設計するために要求される。
【発明の開示】
【発明が解決しようとする課題】
【0009】
上記に鑑み、磁気トンネル接合(MTJ)デバイスの書き込み/読出し動作を正確にシミュレートするための回路モデルが開示され、それが、MRAM回路を設計するために適用される。
【課題を解決するための手段】
【0010】
本発明の実施の形態において開示されるMTJデバイス用のシミュレーション回路は、少なくとも自由層と固定層を有するMTJデバイスをシミュレートするために使用され、そこでは、MTJデバイスは、ワード線に接続され且つ書き込みビット線を備え、シミュレーション回路は、自由層と固定層の、平行又は反平行である磁化をシミュレートして記憶されたデータを記録するための閉スイッチループと、平行又は反並行である磁化と、MTJデバイスの動作領域の第1の象限をシミュレートするための第1の書き込みループと、閉スイッチループに接続され、動作領域の第2の象限をシミュレートするための第2のシミュレーション回路と、動作領域の第3の象限をシミュレートするための第3の書き込みループと、動作領域の第4の象限をシミュレートするための第4の書き込みループと、ビット線の配線抵抗をシミュレートするための第1の抵抗器と、書き込みワード線の配線抵抗をシミュレートするための第2の抵抗器と、MTJデバイスの抵抗をシミュレートするための第3の抵抗器と、を備える。
【0011】
本発明の実施の形態で開示されるMTJデバイス用回路モデルは、MTJデバイスの書き込み及び読出し動作をシミュレートするための回路設計に適用され得る。このモデルは、MTJデバイスの全動作領域において星状曲線の書き込み動作を記述出来る。書き込み後、MTJデバイスの抵抗は、書き込み状態(平行又は反平行)に従って自動的にスイッチ及び記憶され、バイアス依存MR比(MR%)の影響、即ち、読出しバイアスが増加するに従い、MR比が減少することが、シミュレートされ得る。
【0012】
本発明の実施の形態で開示されるMTJデバイス用回路モデルにおいて、ビット線及び書き込みワード線の配線抵抗、及び電流によって発生される磁界のサイズなどの製造プロセスのパラメータは、全て含まれ且つ調節され得る。
【0013】
本発明の利用可能性の更なる範囲は、以下に示される詳細な記述から明らかとなる。しかしながら、本発明の精神と範囲内での種々の変更や修正がこの詳細な記述から当業者には自明であるため、本発明の好適な実施の形態を示す、詳細な記述と特定の例は、例示としてのみ与えられているに過ぎないことを理解すべきである。
【0014】
本発明の上記及び他の目的、特徴、及び利点は、添付の図面に合わせて行われる以下の詳細な記述からより一層明確に理解される。
【発明を実施するための最良の形態】
【0015】
本発明の好適な実施の形態に対してより詳細に参照され、この実施の形態の例は、添付の図面に描かれている。可能な限り、同じ参照番号が、図面と記述全体を通して使用され、同じ又は同様な部品を示す。明細書中で“one embodiment(一実施の形態)”或いは“an embodiment(実施の形態)”と呼ばれるものは、その実施の形態に関連して記述される特定の特徴、構造又は特性が本発明の少なくとも一実施の形態に含まれることを意味する。明細書中の種々の箇所で表れるフレーズ“in one embodiment(一実施の形態において)”は、必ずしも、全てが同じ実施の形態に対して参照されるわけではない。
【0016】
磁気トンネル接合デバイス用シミュレーション回路であり、MTJデバイスの4つの動作領域で書き込み用の等価回路を示す図1を参照する。
【0017】
磁気メモリに関して、データ(0又は1)は、自由層と固定層の磁化(平行又は反平行)によって記録される。実施の形態において、シミュレーションは、閉スイッチループ10で実行され、書き込みデータを記憶キャパシタCMに記録することによって記録状態をシミュレートする。自由層のヒステリシス曲線は、電圧制御スイッチVSM_H及びVSM_Lの端子電圧、及び4つの動作領域のシミュレート抵抗器R_UR、R_DR、R_UL、及びR_DLによって決定される。閉スイッチループ10は、更に、状態“1”を示すための第1の等価電圧源VK_Hと第2の状態“0”を示すための等価電圧源VK_Lを含み、そこでは、等価電圧源VK_HとVK_Lの絶対値は、保持界の等価電圧VKに等しい。状態“1”を示す第1の等価電圧源VK_Hの正の電圧端子は、電圧制御スイッチVSW_Hに接続されると共にその負の電圧端子は、記憶キャパシタCMに接続され、かつ状態“0”を示す第2の等価電圧源VK_Lの負の電圧端子は、電圧制御スイッチVSW_Lに接続されると共にその正の電圧端子は、記憶キャパシタCMに接続される。
【0018】
MTJデバイスの4つの動作領域は、第1の書き込みループ22、第2の書き込みループ23、第3の書き込みループ24、及び第4の書き込みループ21によって夫々シミュレートされ、そこでは、各書き込みループは、3つの制御電圧源とシミュレート抵抗器を備える。
【0019】
MTJデバイスをシミュレートするための動作領域の第1の象限の第1の書き込みループ22は、第1の制御電圧源HY_UR、第2の制御電圧源HX_UR、第3の制御電圧源HXY_UR、及びシミュレート抵抗器R_URを含む。第1の制御電圧源HY_URは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第2の制御電圧源HX_URは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第3の制御電圧源HXY_URは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第1の制御電圧源HY_URの正の電圧端子は、第2の制御電圧源HX_URの負の電圧端子に接続される。第2の制御電圧源HX_URの正の電圧端子は、第3の制御電圧源HXY_URの負の電圧端子に接続される。第3の制御電圧源HXY_URの正の電圧端子は、シミュレーション抵抗器R_URの一端に接続され、このシミュレーション抵抗器R_DRの他端は、第1の制御電圧源HY_URの負の電圧端子に接続される。
【0020】
MTJデバイスをシミュレートするための動作領域の第2の象限の第2の書き込みループ23は、第4の制御電圧源HY_UL,第5の制御電圧源HX_UL、第6の制御電圧源HXY_UL、及びシミュレーション抵抗器R_ULを含む。第4の制御電圧源HY_ULは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第5の制御電圧源HX_ULは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第6の制御電圧源HXY_ULは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、即ち、電流制御電圧源を示す。第4の制御電圧源HY_ULの正の電圧端子は、第5の制御電圧源HX_ULの正の電圧端子に接続される。第5の制御電圧源HX_ULの負の電圧端子は、第6の制御電圧源HXY_ULの正の電圧端子に接続される。第6の制御電圧源HXY_ULの負の電圧端子は、シミュレーション抵抗器R_ULの一端に接続され、且つシミュレーション抵抗器R_URの他端は、第4の制御電圧源HY_ULの負の電圧端子に接続される。
【0021】
MTJデバイスをシミュレートするための動作領域の第3の象限の第3のシミュレーション回路24は、第7の制御電圧源HY_DL、第8の制御電圧源HX_DL、第9の制御電圧源HXY_DL、及びシミュレーション抵抗器R_DLを含む。第7の制御電圧源HY_DLは、書き込みビット線電流によって発生される等価書き込み電圧、即ち、電流制御電圧源を示す。第8の制御電圧源HX_DLは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第9の制御電圧源HXY_DLは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第7の制御電圧源HY_DLの負の電圧端子は、第8の制御電圧源HX_DLの正の電圧端子に接続される。第8の制御電圧源HX_DLの負の電圧端子は、第9の制御電圧源HXY_DLの負の電圧端子に接続される。第9の制御電圧源HXY_DLの正の電圧端子は、シミュレーション抵抗器R_DLの一端に接続され、シミュレーション抵抗器R_DLの他端は、第7の制御電圧源HY_DLの正の電圧端子に接続される。
【0022】
MTJデバイスをシミュレーションするための動作領域の第4の象限の第4の書き込みループ21は、第10の制御電圧源HY_DR、第11の制御電圧源HX_DR、第12の制御電圧源HXY_DR、及びシミュレーション抵抗器R_DRを含む。第10の制御電圧源HY_DRは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第11の制御電圧源HX_DRは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第12の制御電圧源HXY_DRは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第10の制御電圧源HY_DRの負の電圧端子は、第11の制御電圧源HX_DRの負の電圧端子に接続される。第11の制御電圧源HX_DRの正の電圧端子は、第12の制御電圧源HXY_DRの正の電圧端子に接続される。第12の制御電圧源HXY_DRの負の電圧端子は、シミュレーション抵抗器R_DRの一端に接続され、シミュレーション抵抗器R_DRの他端は、第10の制御電圧源HY_DRの正の電圧端子に接続される。
【0023】
図1のシミュレーション回路において、MTJデバイスのワード線の配線抵抗は、第1の抵抗器RBによってシミュレートされ、且つ書き込みビット線の配線抵抗は、第2の抵抗器RWによってシミュレートされる。MTJデバイスの抵抗は、第3の抵抗器RMTJによってシミュレートされる。MTJデバイスをシミュレートするための抵抗器のうち、第3の抵抗器の抵抗は、近似式に従って設定され、それは、閉スイッチループの記憶キャパシタの電圧によって自動的に調節される。
【0024】
上記シミュレーション回路は、HSPICEソフトウエアによって実行され、且つMTJデバイスの4つの動作領域のビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源VBXの電流によって制御されることが出来る。4つの動作領域における書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源VWYの電流によって制御されることが出来る。電流制御電圧源HXY_DR、HXY_UR、HXY_UL、及びHXY_DLは、夫々、近似式において4つの動作領域の書き込みビット線電流とワード線電流によって決定される等価書き込み電圧を示す。
【0025】
図1におけるシミュレーション回路の動作が以下に示される。
【0026】
書き込みのために、非線形ストナー−ウォルファース(Stoner−Wolhfarth)式を当て嵌めるため、一次方程式HX+HY+cHXHY=HKが本発明で提案され、全体の領域における動作を記述出来る書き込み回路は、線形制御電流/電圧デバイスによって構成され、且つ書き込みデータは、閉スイッチループを介して記憶キャパシタに記録される。抵抗を読み出すために、MTJデバイスのI−V(電流−電圧)特性がサイモンの式(Simmon’s equation)IMTJ=AMTJ+[θ+(1+γV2MTJ)]×VMTJによって示され、そこでは、AMTJは、MTJデバイスの面積であり、θはRA関連であり、γは、バイアス依存MR比(MR%)の影響、即ち、読出しバイアスが増加すると、MR比が減少すること、を決定する。
【0027】
パラメータ(θL,γL)と(θH,γH)の2セットは、MTJデバイスの平行及び反平行状態のI−V特性から導出され得る。図2は、サイモンの式による、1.2×0.6μm2の近似面積を有するオーバルMTJデバイスのI−V特性の結果である。バイアス依存MR比(MR%)の影響、即ち、読出しバイアスが増加するに従って、MR比が減少することが、デバイスのモデルに追加されなければならない。
【0028】
パラメータθとγは、記憶キャパシタの電圧により線形に調節されることが出来、以下のように書かれる(θAP乃至θP)と(γAP乃至γP)間の値を有する。
【0029】
【数1】
【0030】
データ“1”を書き込む時、電圧制御スイッチVSW_Hがオンにされ、記憶キャパシタCMは、正の等価保磁電圧VKに充電される。データ“0”を書き込む時に、電圧制御スイッチVSW_Lはオンにされ、記憶キャパシタCMは、負の等価保磁電圧−VKに充電される。
【0031】
電圧制御スイッチVSM_HとVSW_Lの設定のための図3を参照し、書き込みデータが閉スイッチループによって記憶キャパシタCMに記録される時の電圧VCMヒステリシス特性のための図4を参照し、且つMTJデバイスの抵抗RMTJと記憶キャパシタの電圧VCM間の線形関係を示すための図5を参照する。
【0032】
本発明において、一次方程式HX+HY+cHXHY=HKを使用して非線形ストナー−ウォルファース(Stoner−Wolhfarth)式を近似する理由が、以下で示される。
【0033】
ストナー−ウォルファースモデルに基づいて、書き込み磁界の星形曲線が、HX2/3+HY2/3=HK2/3として導出される。
【0034】
ここで、HKは、保磁界である。非線形式は、回路設計ソフトウエアHSPICEで使用出来ないし、磁界にも使用出来ない。従って、磁界は、最初に、本発明に従う回路で使用される等価電圧に変換され、次に、一次方程式HX+HY+cHXHY=VKが、近似のために提案され、そこでは、定数は、c=2.3414574/VKである。ストナー−ウォルファース星形曲線を本発明で提案された近似式を比較する図が、図6に示されている。この図から、本発明で提案された近似式は、ストナー−ウォルファース星形曲線に当て嵌まり、書き込み電流シミュレーションの高度な推定が、図6のひし形近似を使用することによって、行われることが理解される。本発明に従う近似式は、ストナー−ウォルファースの式よりも星形曲線に適合出来、そこでは、cは、曲線を当て嵌めるために適する定数である。
【0035】
インターフェース層同士間を連結する層間層によって得られる星形曲線の中心シャフトと固定層の漂遊磁界を考察すると、各書き込み動作領域の抵抗器で電圧は、以下のように表される。
【0036】
VR=(HX−HINX)+(HY−VINY)+c(HX−VINX)(HY−VINY)
ここで、VINXとVINYは、夫々、星形曲線の中心シャフトを示す。書き込みビット線電流によって発生される磁界が保磁界を越えると、HYの値は、最大値VK又は最小値−VKに制限される。
【0037】
0.72×0.36μm2の寸法を有するオーバルMTJデバイスによって測定されたR−Iループは、図7に示され、書き込み電流の星形曲線は、図8に示されている。本発明のモデルによってシミュレートされたR−Iループは図9に示され、測定されたR−Hループは、図10に示される。R−Hループから導出される保磁界と中心シャフト磁界は、夫々、21.5と1.02Oeであり、ワード線電流とビット線電流による磁界の発生効率は、夫々、5.3429Oe/mAと3.945Oe/mAである。
【0038】
全体の動作領域における鑑定モデルに対する書き込みと読出し結果が図11に示される。MTJデバイスに対する初期状態は、データ“0”であり、書き込みシーケンスは、以下のように示される。最初に、第1の象限において、書き込み電流を書き込みデータ“1”に設定し、データ“1”を読出し、次に、第3の象限で、書き込み電流を書き込みデータ“0”に設定し、データ“0”を読出し、第4の象限において、書き込み電流を書き込みデータ“1”に設定し、データ“0”を読み出し、最後に、第2の象限において、書き込み電流を書き込みデータ“0”に設定し、データ“0”を読み出す。シミュレーションを行う場合、書き込み電流の星形曲線に対する中心点シャフトが、(HINX,HINY)=(3,3)Oeに設定され、MTJデバイスを通過するワード線の読出し電流は、10μAである。各書き込み動作領域のMTJデータ書き込み電流は、シミュレーションプロセスから抽出され、次に、図12に示されるように、近似式及びストナー−ウォルファース式と比較される。このように、本発明で開示されたモデルは、MTJデバイスの書き込みと読出し動作を成功裏にシミュレートすることが検証された。
【0039】
本発明に従うMTJデバイスに対する回路モデルは、回路設計に適用出来、MTJデバイスの書き込みと読出し動作をシミュレート出来る。このモデルは、全体の動作領域においてMTJデバイスの星形曲線に対する書き込み動作を記述するために使用出来る。その後、MTJデバイスの抵抗は、書き込まれた状態(平行又は反平行)に従って自動的にスイッチされ且つ記録され、バイアス依存MR比の影響、即ち、書き込みバイアスの増加に従ってMR比が減少すること、がシミュレートされることが出来る。本発明に従うMTJデバイスの回路モデルにおいて、ビット線とワード線の配線抵抗、それらの電流によって発生される磁界のサイズなどの製造プロセスのパラメータは全て、考慮され、調節され得る。本発明に従うMTJデバイスの対する回路モデルは、MRAM回路を完全にシミュレートして電流源とセンス増幅器の設計精度の向上に適する。
【0040】
このように本発明が記述されたが、本発明が多くの方法で変更され得ることは自明である。このように変更は、本発明の精神と範囲から逸脱していると見なされるべきではなく、当業者に自明であるこのような変更は、以下の請求項の範囲内に含まれるべきである。
【図面の簡単な説明】
【0041】
【図1】本発明に従う磁気トンネル接合(MTJ)デバイスをシミュレートするための回路モデルを示す。
【図2】1.2×0.6μm2の面積を有するオーバルMTJデバイスの測定I−V(電流−電圧)特性のサイモンの式(Simmon’s equation)への当て嵌め結果を示す。
【図3】本発明に従うMTJデバイスをシミュレートするための回路モデルにおける電圧制御スイッチの設定を示す。
【図4】書き込みデータが記憶キャパシタに記録された時、本発明に従うMTJデバイスをシミュレートするための回路モデルの閉スイッチループの電圧ヒステリシス特性を示す。
【図5】MTJデバイスの抵抗と記憶キャパシタの電圧間の線形関係を示す。
【図6】ストナー−ウォルファース(Stoner−Wolhfarth)星状曲線と本発明に従う近似式との比較を示す。
【図7】MTJデバイスの測定されたR−I(抵抗−電流)ループを示す。
【図8】MTJデバイスの書き込み電流に対する星状曲線を示す。
【図9】MTJデバイスのシミュレートされたR−Iループを示す。
【図10】MTJデバイスの測定されたR−Iループを示す。
【図11】本発明に従うMTJ回路モデルの全体の動作領域における書き込み/読出し動作のシミュレーション概略図を示す。
【図12】シミュレーションプロセスから抽出された各書き込み動作領域のMTJデータ書き込み電流と、近似式とストナー−ウォルファース式との比較を示す。
【技術分野】
【0001】
本出願は、2005年9月21日出願の台湾特許出願第94132731号の利益を求め、この台湾特許出願は、ここで十分に記述されるように全ての目的のために参照によってここに組み込まれる。
【0002】
本発明は、シミュレーション回路に関し、より具体的には、磁気トンネル接合(MTJ)デバイスの書き込み及び読出し動作をシミュレートするための回路モデルに関する。
【背景技術】
【0003】
磁気ランダムアクセスメモリ(MRAM)は、抵抗特性を利用することによって情報を記憶及び記録する不揮発性メモリに属し、不揮発性、高密度、光読み出し及び書き込み速度、抗放射線性等の利点を有する。データ書き込み時に、共通の方法では、二つの電流線、即ち、ビット線と書き込みワード線を使用し、そこでは、ビット線と書き込みワード線の誘導磁界の交差によって選択されるメモリユニットは、メモリ層に対する磁気材料の磁化方向を変化することによって変化される抵抗を有する。MRAMが、メモリデータを読み込んでいる時に、電流が、選択された磁気メモリユニットに提供され、そのユニットの抵抗は、データのデジタル値を決定するために読み出される。
【0004】
MRAMの主要メモリユニットは、ビット線と書き込みワード線間に作られた磁気メモリデバイスであり、軟磁性層、トンネル障壁層、硬磁性層、及び非磁性導電体層のスタックから成り、磁気トンネル接合(MTJ)デバイスとも呼ばれる、磁性金属材料の複数の層のスタック構造を有する。
【0005】
MTJデバイスは、トンネルバリア層に隣接する磁性材料の二つの層(即ち、自由層と固定層)の磁化方向の平行又は反平行に従って、メモリ状態が“1”又は“0“であることを決定する。書き込みデータは、ビット線と書き込みワード線の交差によって選択され、メモリ層に対する磁性材料の磁気方向は、書き込みワード線とビット線を流れる電流によって発生される磁化によって変化され、従って、その抵抗が変化される。書き込み動作は、ストナー−ウォルファース(Stoner−Wolhfarth)の式HX2/3+HY2/3=HK2/3によって記述される通りである。
【0006】
MTJデバイスに対するシミュレーション回路を設計する場合、MTJデバイスのデータが読み出される時に、MTJデバイスの磁気抵抗(MR)比が、読出しバイアスの増加に従って減少するという事を考慮すべきである。しかしながら、すでに従来の技術で開示されている限りでは、MTJデバイスの書き込み/読出し動作を正確にシミュレートするための回路モデルは提案されていない。
【0007】
更に、MTJデバイスの書き込みは、全て、電流によって発生される磁界に依存しており、従って、考察されるべき他の問題は、電流源の回路を設計する時に、各MTJデバイスに割当てられる書き込みワード線とビット線の配線抵抗が調べられるべきである点である。特に、メモリアレイが拡張される場合、配線の負荷が顕著になり、電流を出力するための電流源の容量が減少する。
【0008】
すでに従来の技術で開示されていることからは、MTJデバイスの書き込み/読出し動作を正確にシミュレートするための回路モデルは、開示されていない。製造プロセスの発展に従って、MRAMは、実施の段階に徐々に近づいており、従って、MTJデバイスの書き込み/読出し動作を正確に記述する回路モデルがMRAM回路を設計するために要求される。
【発明の開示】
【発明が解決しようとする課題】
【0009】
上記に鑑み、磁気トンネル接合(MTJ)デバイスの書き込み/読出し動作を正確にシミュレートするための回路モデルが開示され、それが、MRAM回路を設計するために適用される。
【課題を解決するための手段】
【0010】
本発明の実施の形態において開示されるMTJデバイス用のシミュレーション回路は、少なくとも自由層と固定層を有するMTJデバイスをシミュレートするために使用され、そこでは、MTJデバイスは、ワード線に接続され且つ書き込みビット線を備え、シミュレーション回路は、自由層と固定層の、平行又は反平行である磁化をシミュレートして記憶されたデータを記録するための閉スイッチループと、平行又は反並行である磁化と、MTJデバイスの動作領域の第1の象限をシミュレートするための第1の書き込みループと、閉スイッチループに接続され、動作領域の第2の象限をシミュレートするための第2のシミュレーション回路と、動作領域の第3の象限をシミュレートするための第3の書き込みループと、動作領域の第4の象限をシミュレートするための第4の書き込みループと、ビット線の配線抵抗をシミュレートするための第1の抵抗器と、書き込みワード線の配線抵抗をシミュレートするための第2の抵抗器と、MTJデバイスの抵抗をシミュレートするための第3の抵抗器と、を備える。
【0011】
本発明の実施の形態で開示されるMTJデバイス用回路モデルは、MTJデバイスの書き込み及び読出し動作をシミュレートするための回路設計に適用され得る。このモデルは、MTJデバイスの全動作領域において星状曲線の書き込み動作を記述出来る。書き込み後、MTJデバイスの抵抗は、書き込み状態(平行又は反平行)に従って自動的にスイッチ及び記憶され、バイアス依存MR比(MR%)の影響、即ち、読出しバイアスが増加するに従い、MR比が減少することが、シミュレートされ得る。
【0012】
本発明の実施の形態で開示されるMTJデバイス用回路モデルにおいて、ビット線及び書き込みワード線の配線抵抗、及び電流によって発生される磁界のサイズなどの製造プロセスのパラメータは、全て含まれ且つ調節され得る。
【0013】
本発明の利用可能性の更なる範囲は、以下に示される詳細な記述から明らかとなる。しかしながら、本発明の精神と範囲内での種々の変更や修正がこの詳細な記述から当業者には自明であるため、本発明の好適な実施の形態を示す、詳細な記述と特定の例は、例示としてのみ与えられているに過ぎないことを理解すべきである。
【0014】
本発明の上記及び他の目的、特徴、及び利点は、添付の図面に合わせて行われる以下の詳細な記述からより一層明確に理解される。
【発明を実施するための最良の形態】
【0015】
本発明の好適な実施の形態に対してより詳細に参照され、この実施の形態の例は、添付の図面に描かれている。可能な限り、同じ参照番号が、図面と記述全体を通して使用され、同じ又は同様な部品を示す。明細書中で“one embodiment(一実施の形態)”或いは“an embodiment(実施の形態)”と呼ばれるものは、その実施の形態に関連して記述される特定の特徴、構造又は特性が本発明の少なくとも一実施の形態に含まれることを意味する。明細書中の種々の箇所で表れるフレーズ“in one embodiment(一実施の形態において)”は、必ずしも、全てが同じ実施の形態に対して参照されるわけではない。
【0016】
磁気トンネル接合デバイス用シミュレーション回路であり、MTJデバイスの4つの動作領域で書き込み用の等価回路を示す図1を参照する。
【0017】
磁気メモリに関して、データ(0又は1)は、自由層と固定層の磁化(平行又は反平行)によって記録される。実施の形態において、シミュレーションは、閉スイッチループ10で実行され、書き込みデータを記憶キャパシタCMに記録することによって記録状態をシミュレートする。自由層のヒステリシス曲線は、電圧制御スイッチVSM_H及びVSM_Lの端子電圧、及び4つの動作領域のシミュレート抵抗器R_UR、R_DR、R_UL、及びR_DLによって決定される。閉スイッチループ10は、更に、状態“1”を示すための第1の等価電圧源VK_Hと第2の状態“0”を示すための等価電圧源VK_Lを含み、そこでは、等価電圧源VK_HとVK_Lの絶対値は、保持界の等価電圧VKに等しい。状態“1”を示す第1の等価電圧源VK_Hの正の電圧端子は、電圧制御スイッチVSW_Hに接続されると共にその負の電圧端子は、記憶キャパシタCMに接続され、かつ状態“0”を示す第2の等価電圧源VK_Lの負の電圧端子は、電圧制御スイッチVSW_Lに接続されると共にその正の電圧端子は、記憶キャパシタCMに接続される。
【0018】
MTJデバイスの4つの動作領域は、第1の書き込みループ22、第2の書き込みループ23、第3の書き込みループ24、及び第4の書き込みループ21によって夫々シミュレートされ、そこでは、各書き込みループは、3つの制御電圧源とシミュレート抵抗器を備える。
【0019】
MTJデバイスをシミュレートするための動作領域の第1の象限の第1の書き込みループ22は、第1の制御電圧源HY_UR、第2の制御電圧源HX_UR、第3の制御電圧源HXY_UR、及びシミュレート抵抗器R_URを含む。第1の制御電圧源HY_URは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第2の制御電圧源HX_URは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第3の制御電圧源HXY_URは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第1の制御電圧源HY_URの正の電圧端子は、第2の制御電圧源HX_URの負の電圧端子に接続される。第2の制御電圧源HX_URの正の電圧端子は、第3の制御電圧源HXY_URの負の電圧端子に接続される。第3の制御電圧源HXY_URの正の電圧端子は、シミュレーション抵抗器R_URの一端に接続され、このシミュレーション抵抗器R_DRの他端は、第1の制御電圧源HY_URの負の電圧端子に接続される。
【0020】
MTJデバイスをシミュレートするための動作領域の第2の象限の第2の書き込みループ23は、第4の制御電圧源HY_UL,第5の制御電圧源HX_UL、第6の制御電圧源HXY_UL、及びシミュレーション抵抗器R_ULを含む。第4の制御電圧源HY_ULは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第5の制御電圧源HX_ULは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第6の制御電圧源HXY_ULは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、即ち、電流制御電圧源を示す。第4の制御電圧源HY_ULの正の電圧端子は、第5の制御電圧源HX_ULの正の電圧端子に接続される。第5の制御電圧源HX_ULの負の電圧端子は、第6の制御電圧源HXY_ULの正の電圧端子に接続される。第6の制御電圧源HXY_ULの負の電圧端子は、シミュレーション抵抗器R_ULの一端に接続され、且つシミュレーション抵抗器R_URの他端は、第4の制御電圧源HY_ULの負の電圧端子に接続される。
【0021】
MTJデバイスをシミュレートするための動作領域の第3の象限の第3のシミュレーション回路24は、第7の制御電圧源HY_DL、第8の制御電圧源HX_DL、第9の制御電圧源HXY_DL、及びシミュレーション抵抗器R_DLを含む。第7の制御電圧源HY_DLは、書き込みビット線電流によって発生される等価書き込み電圧、即ち、電流制御電圧源を示す。第8の制御電圧源HX_DLは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第9の制御電圧源HXY_DLは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第7の制御電圧源HY_DLの負の電圧端子は、第8の制御電圧源HX_DLの正の電圧端子に接続される。第8の制御電圧源HX_DLの負の電圧端子は、第9の制御電圧源HXY_DLの負の電圧端子に接続される。第9の制御電圧源HXY_DLの正の電圧端子は、シミュレーション抵抗器R_DLの一端に接続され、シミュレーション抵抗器R_DLの他端は、第7の制御電圧源HY_DLの正の電圧端子に接続される。
【0022】
MTJデバイスをシミュレーションするための動作領域の第4の象限の第4の書き込みループ21は、第10の制御電圧源HY_DR、第11の制御電圧源HX_DR、第12の制御電圧源HXY_DR、及びシミュレーション抵抗器R_DRを含む。第10の制御電圧源HY_DRは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第11の制御電圧源HX_DRは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第12の制御電圧源HXY_DRは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第10の制御電圧源HY_DRの負の電圧端子は、第11の制御電圧源HX_DRの負の電圧端子に接続される。第11の制御電圧源HX_DRの正の電圧端子は、第12の制御電圧源HXY_DRの正の電圧端子に接続される。第12の制御電圧源HXY_DRの負の電圧端子は、シミュレーション抵抗器R_DRの一端に接続され、シミュレーション抵抗器R_DRの他端は、第10の制御電圧源HY_DRの正の電圧端子に接続される。
【0023】
図1のシミュレーション回路において、MTJデバイスのワード線の配線抵抗は、第1の抵抗器RBによってシミュレートされ、且つ書き込みビット線の配線抵抗は、第2の抵抗器RWによってシミュレートされる。MTJデバイスの抵抗は、第3の抵抗器RMTJによってシミュレートされる。MTJデバイスをシミュレートするための抵抗器のうち、第3の抵抗器の抵抗は、近似式に従って設定され、それは、閉スイッチループの記憶キャパシタの電圧によって自動的に調節される。
【0024】
上記シミュレーション回路は、HSPICEソフトウエアによって実行され、且つMTJデバイスの4つの動作領域のビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源VBXの電流によって制御されることが出来る。4つの動作領域における書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源VWYの電流によって制御されることが出来る。電流制御電圧源HXY_DR、HXY_UR、HXY_UL、及びHXY_DLは、夫々、近似式において4つの動作領域の書き込みビット線電流とワード線電流によって決定される等価書き込み電圧を示す。
【0025】
図1におけるシミュレーション回路の動作が以下に示される。
【0026】
書き込みのために、非線形ストナー−ウォルファース(Stoner−Wolhfarth)式を当て嵌めるため、一次方程式HX+HY+cHXHY=HKが本発明で提案され、全体の領域における動作を記述出来る書き込み回路は、線形制御電流/電圧デバイスによって構成され、且つ書き込みデータは、閉スイッチループを介して記憶キャパシタに記録される。抵抗を読み出すために、MTJデバイスのI−V(電流−電圧)特性がサイモンの式(Simmon’s equation)IMTJ=AMTJ+[θ+(1+γV2MTJ)]×VMTJによって示され、そこでは、AMTJは、MTJデバイスの面積であり、θはRA関連であり、γは、バイアス依存MR比(MR%)の影響、即ち、読出しバイアスが増加すると、MR比が減少すること、を決定する。
【0027】
パラメータ(θL,γL)と(θH,γH)の2セットは、MTJデバイスの平行及び反平行状態のI−V特性から導出され得る。図2は、サイモンの式による、1.2×0.6μm2の近似面積を有するオーバルMTJデバイスのI−V特性の結果である。バイアス依存MR比(MR%)の影響、即ち、読出しバイアスが増加するに従って、MR比が減少することが、デバイスのモデルに追加されなければならない。
【0028】
パラメータθとγは、記憶キャパシタの電圧により線形に調節されることが出来、以下のように書かれる(θAP乃至θP)と(γAP乃至γP)間の値を有する。
【0029】
【数1】
【0030】
データ“1”を書き込む時、電圧制御スイッチVSW_Hがオンにされ、記憶キャパシタCMは、正の等価保磁電圧VKに充電される。データ“0”を書き込む時に、電圧制御スイッチVSW_Lはオンにされ、記憶キャパシタCMは、負の等価保磁電圧−VKに充電される。
【0031】
電圧制御スイッチVSM_HとVSW_Lの設定のための図3を参照し、書き込みデータが閉スイッチループによって記憶キャパシタCMに記録される時の電圧VCMヒステリシス特性のための図4を参照し、且つMTJデバイスの抵抗RMTJと記憶キャパシタの電圧VCM間の線形関係を示すための図5を参照する。
【0032】
本発明において、一次方程式HX+HY+cHXHY=HKを使用して非線形ストナー−ウォルファース(Stoner−Wolhfarth)式を近似する理由が、以下で示される。
【0033】
ストナー−ウォルファースモデルに基づいて、書き込み磁界の星形曲線が、HX2/3+HY2/3=HK2/3として導出される。
【0034】
ここで、HKは、保磁界である。非線形式は、回路設計ソフトウエアHSPICEで使用出来ないし、磁界にも使用出来ない。従って、磁界は、最初に、本発明に従う回路で使用される等価電圧に変換され、次に、一次方程式HX+HY+cHXHY=VKが、近似のために提案され、そこでは、定数は、c=2.3414574/VKである。ストナー−ウォルファース星形曲線を本発明で提案された近似式を比較する図が、図6に示されている。この図から、本発明で提案された近似式は、ストナー−ウォルファース星形曲線に当て嵌まり、書き込み電流シミュレーションの高度な推定が、図6のひし形近似を使用することによって、行われることが理解される。本発明に従う近似式は、ストナー−ウォルファースの式よりも星形曲線に適合出来、そこでは、cは、曲線を当て嵌めるために適する定数である。
【0035】
インターフェース層同士間を連結する層間層によって得られる星形曲線の中心シャフトと固定層の漂遊磁界を考察すると、各書き込み動作領域の抵抗器で電圧は、以下のように表される。
【0036】
VR=(HX−HINX)+(HY−VINY)+c(HX−VINX)(HY−VINY)
ここで、VINXとVINYは、夫々、星形曲線の中心シャフトを示す。書き込みビット線電流によって発生される磁界が保磁界を越えると、HYの値は、最大値VK又は最小値−VKに制限される。
【0037】
0.72×0.36μm2の寸法を有するオーバルMTJデバイスによって測定されたR−Iループは、図7に示され、書き込み電流の星形曲線は、図8に示されている。本発明のモデルによってシミュレートされたR−Iループは図9に示され、測定されたR−Hループは、図10に示される。R−Hループから導出される保磁界と中心シャフト磁界は、夫々、21.5と1.02Oeであり、ワード線電流とビット線電流による磁界の発生効率は、夫々、5.3429Oe/mAと3.945Oe/mAである。
【0038】
全体の動作領域における鑑定モデルに対する書き込みと読出し結果が図11に示される。MTJデバイスに対する初期状態は、データ“0”であり、書き込みシーケンスは、以下のように示される。最初に、第1の象限において、書き込み電流を書き込みデータ“1”に設定し、データ“1”を読出し、次に、第3の象限で、書き込み電流を書き込みデータ“0”に設定し、データ“0”を読出し、第4の象限において、書き込み電流を書き込みデータ“1”に設定し、データ“0”を読み出し、最後に、第2の象限において、書き込み電流を書き込みデータ“0”に設定し、データ“0”を読み出す。シミュレーションを行う場合、書き込み電流の星形曲線に対する中心点シャフトが、(HINX,HINY)=(3,3)Oeに設定され、MTJデバイスを通過するワード線の読出し電流は、10μAである。各書き込み動作領域のMTJデータ書き込み電流は、シミュレーションプロセスから抽出され、次に、図12に示されるように、近似式及びストナー−ウォルファース式と比較される。このように、本発明で開示されたモデルは、MTJデバイスの書き込みと読出し動作を成功裏にシミュレートすることが検証された。
【0039】
本発明に従うMTJデバイスに対する回路モデルは、回路設計に適用出来、MTJデバイスの書き込みと読出し動作をシミュレート出来る。このモデルは、全体の動作領域においてMTJデバイスの星形曲線に対する書き込み動作を記述するために使用出来る。その後、MTJデバイスの抵抗は、書き込まれた状態(平行又は反平行)に従って自動的にスイッチされ且つ記録され、バイアス依存MR比の影響、即ち、書き込みバイアスの増加に従ってMR比が減少すること、がシミュレートされることが出来る。本発明に従うMTJデバイスの回路モデルにおいて、ビット線とワード線の配線抵抗、それらの電流によって発生される磁界のサイズなどの製造プロセスのパラメータは全て、考慮され、調節され得る。本発明に従うMTJデバイスの対する回路モデルは、MRAM回路を完全にシミュレートして電流源とセンス増幅器の設計精度の向上に適する。
【0040】
このように本発明が記述されたが、本発明が多くの方法で変更され得ることは自明である。このように変更は、本発明の精神と範囲から逸脱していると見なされるべきではなく、当業者に自明であるこのような変更は、以下の請求項の範囲内に含まれるべきである。
【図面の簡単な説明】
【0041】
【図1】本発明に従う磁気トンネル接合(MTJ)デバイスをシミュレートするための回路モデルを示す。
【図2】1.2×0.6μm2の面積を有するオーバルMTJデバイスの測定I−V(電流−電圧)特性のサイモンの式(Simmon’s equation)への当て嵌め結果を示す。
【図3】本発明に従うMTJデバイスをシミュレートするための回路モデルにおける電圧制御スイッチの設定を示す。
【図4】書き込みデータが記憶キャパシタに記録された時、本発明に従うMTJデバイスをシミュレートするための回路モデルの閉スイッチループの電圧ヒステリシス特性を示す。
【図5】MTJデバイスの抵抗と記憶キャパシタの電圧間の線形関係を示す。
【図6】ストナー−ウォルファース(Stoner−Wolhfarth)星状曲線と本発明に従う近似式との比較を示す。
【図7】MTJデバイスの測定されたR−I(抵抗−電流)ループを示す。
【図8】MTJデバイスの書き込み電流に対する星状曲線を示す。
【図9】MTJデバイスのシミュレートされたR−Iループを示す。
【図10】MTJデバイスの測定されたR−Iループを示す。
【図11】本発明に従うMTJ回路モデルの全体の動作領域における書き込み/読出し動作のシミュレーション概略図を示す。
【図12】シミュレーションプロセスから抽出された各書き込み動作領域のMTJデータ書き込み電流と、近似式とストナー−ウォルファース式との比較を示す。
【特許請求の範囲】
【請求項1】
少なくとも自由層と固定層とを有する磁気トンネル接合デバイス(MTJデバイス)をシミュレートするためのMTJデバイス用シミュレーション回路であって、MTJデバイスは、書き込みワード線と書き込みビット線に接続され、MTJデバイスの動作領域は、4つの象限に分割されており、前記シミュレーション回路は、
自由層と固定層の、平行状態及び反平行状態を含む磁化を、データを記録してシミュレートするための閉スイッチループと、
MTJデバイスの動作領域の第1の象限をシミュレートするための第1の書き込みループと、
MTJデバイスの動作領域の第2の象限をシミュレートするための第2の書き込みループと、
MTJデバイスの動作領域の第3の象限をシミュレートするための第3の書き込みループと、
MTJデバイスの動作領域の第4の象限をシミュレートするための第4の書き込みループと、
ビット線の配線抵抗をシミュレートするための第1の抵抗器と、
書き込みワード線の配線抵抗をシミュレートするための第2の抵抗器と、
MTJデバイスの抵抗をシミュレートするための第3の抵抗器と、を備えるMTJデバイス用シミュレーション回路。
【請求項2】
閉スイッチループは、
記憶キャパシタと、
前記記憶キャパシタへ接続された、第1と第2の電圧制御スイッチと、
第1の等価電圧源と第2の等価電圧源と、を備え、第1の等価電圧源は、状態“1”を示し、第2の等価電圧源は、状態“0”を示し、第1の等価電圧源の正の電圧端子は、第1の電圧制御スイッチに接続され、第1の等価電圧源の負の電圧端子は、記憶キャパシタに接続され、第2の等価電圧源の負の電圧端子は、第2の電圧制御スイッチに接続され、且つ第2の等価電圧源の正の電圧端子は、記憶キャパシタに接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項3】
第1の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第1の制御電圧源と、
ワード線電流によって発生される等価書き込み電流を示す、第2の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第3の制御電圧源と、を備え、
第1の制御電圧源の正の電圧端子は、第2の制御電圧源の負の電圧端子に接続され、第2の制御電圧源の正の電圧端子は、第3の制御電圧源の負の電圧端子に接続され、第3の制御電圧源の正の電圧端子は、シミュレーション抵抗器の一端に接続され、シミュレーション抵抗器の他端は、第1の制御電圧源の負の電圧端子に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項4】
第1の制御電圧源は、電流制御電圧源であり、第2の制御電圧源は、電流制御電圧源であり、第3の制御電圧源は、電流制御電圧源である、請求項3に記載のMTJデバイス用シミュレーション回路。
【請求項5】
MTJデバイスに対してワード線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御され、ビット線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項3に記載のMTJデバイス用シミュレーション回路。
【請求項6】
第2の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第4の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第5の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第6の制御電圧源と、を備え、
第4の制御電圧源の正の電圧端子は、第5の制御電圧源の正の電圧端子へ接続され、第5の制御電圧源の負の電圧端子は、第6の制御電圧源の正の電圧端子に接続され、第6の制御電圧源の負の電圧端子は、シミュレーション抵抗器の一端へ接続され、且つシミュレーション抵抗器の他端は、第4の制御電圧源の負の電圧端子に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項7】
第4の制御電圧源は、電流制御電圧源であり、第5の制御電圧源は、電流制御電圧源であり、且つ第6の制御電圧源は、電流制御電圧源である、請求項6に記載のMTJデバイス用シミュレーション回路。
【請求項8】
MTJデバイスに対する書き込みワード線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項6に記載のMTJデバイス用シミュレーション回路。
【請求項9】
第3の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第7の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第8の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第9の制御電圧源と、を備え、
第7の制御電圧源の負の電圧端子は、第8の制御電圧源の正の電圧端子に接続され、第8の制御電圧源の負の電圧端子は、第9の制御電圧源の負の電圧端子に接続され、第9の制御電圧源の正の電圧端子は、シミュレーション抵抗器の一端に接続され、且つシミュレーション抵抗器の他端は、第7の制御電圧源の正の電圧源に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項10】
第7の制御電圧源は、電流制御電圧源であり、第8の制御電圧源は、電流制御電圧源であり、且つ第9の制御電圧源は、電流制御電圧源である、請求項9に記載のMTJデバイス用シミュレーション回路。
【請求項11】
MTJデバイスのワード線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項9に記載のMTJデバイス用シミュレーション回路。
【請求項12】
第4の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第10の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第11の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第12の制御電圧源と、を備え、
第10の制御電圧源の負の電圧端子は、第11の制御電圧源の負の電圧端子に接続され、第11の制御電圧源の正の電圧端子は、第12の制御電圧源の正の電圧端子に接続され、第12の制御電圧源の負の電圧端子は、シミュレーション抵抗器の一端に接続され、且つシミュレーション抵抗器の他端は、第10の制御電圧源の正の電圧端子に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項13】
第10の制御電圧源は、電流制御電圧源であり、第11の制御電圧源は、電流制御電圧源であり、且つ第12の制御電圧源は、電流制御電圧源である、請求項12に記載のMTJデバイス用シミュレーション回路。
【請求項14】
MTJデバイスのワード線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項12に記載のMTJデバイス用シミュレーション回路。
【請求項15】
MTJデバイスに対する抵抗器のうちの第3の抵抗器の抵抗は、近似式に従って設定され、且つ閉スイッチループに対する記憶キャパシタの電圧によって自動的に調整され、この近似式は、HX+HY+cHXHY=HKであり、c=2.3414574/VKであり、HX、HY、及びHKは、保磁界である、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項1】
少なくとも自由層と固定層とを有する磁気トンネル接合デバイス(MTJデバイス)をシミュレートするためのMTJデバイス用シミュレーション回路であって、MTJデバイスは、書き込みワード線と書き込みビット線に接続され、MTJデバイスの動作領域は、4つの象限に分割されており、前記シミュレーション回路は、
自由層と固定層の、平行状態及び反平行状態を含む磁化を、データを記録してシミュレートするための閉スイッチループと、
MTJデバイスの動作領域の第1の象限をシミュレートするための第1の書き込みループと、
MTJデバイスの動作領域の第2の象限をシミュレートするための第2の書き込みループと、
MTJデバイスの動作領域の第3の象限をシミュレートするための第3の書き込みループと、
MTJデバイスの動作領域の第4の象限をシミュレートするための第4の書き込みループと、
ビット線の配線抵抗をシミュレートするための第1の抵抗器と、
書き込みワード線の配線抵抗をシミュレートするための第2の抵抗器と、
MTJデバイスの抵抗をシミュレートするための第3の抵抗器と、を備えるMTJデバイス用シミュレーション回路。
【請求項2】
閉スイッチループは、
記憶キャパシタと、
前記記憶キャパシタへ接続された、第1と第2の電圧制御スイッチと、
第1の等価電圧源と第2の等価電圧源と、を備え、第1の等価電圧源は、状態“1”を示し、第2の等価電圧源は、状態“0”を示し、第1の等価電圧源の正の電圧端子は、第1の電圧制御スイッチに接続され、第1の等価電圧源の負の電圧端子は、記憶キャパシタに接続され、第2の等価電圧源の負の電圧端子は、第2の電圧制御スイッチに接続され、且つ第2の等価電圧源の正の電圧端子は、記憶キャパシタに接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項3】
第1の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第1の制御電圧源と、
ワード線電流によって発生される等価書き込み電流を示す、第2の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第3の制御電圧源と、を備え、
第1の制御電圧源の正の電圧端子は、第2の制御電圧源の負の電圧端子に接続され、第2の制御電圧源の正の電圧端子は、第3の制御電圧源の負の電圧端子に接続され、第3の制御電圧源の正の電圧端子は、シミュレーション抵抗器の一端に接続され、シミュレーション抵抗器の他端は、第1の制御電圧源の負の電圧端子に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項4】
第1の制御電圧源は、電流制御電圧源であり、第2の制御電圧源は、電流制御電圧源であり、第3の制御電圧源は、電流制御電圧源である、請求項3に記載のMTJデバイス用シミュレーション回路。
【請求項5】
MTJデバイスに対してワード線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御され、ビット線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項3に記載のMTJデバイス用シミュレーション回路。
【請求項6】
第2の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第4の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第5の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第6の制御電圧源と、を備え、
第4の制御電圧源の正の電圧端子は、第5の制御電圧源の正の電圧端子へ接続され、第5の制御電圧源の負の電圧端子は、第6の制御電圧源の正の電圧端子に接続され、第6の制御電圧源の負の電圧端子は、シミュレーション抵抗器の一端へ接続され、且つシミュレーション抵抗器の他端は、第4の制御電圧源の負の電圧端子に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項7】
第4の制御電圧源は、電流制御電圧源であり、第5の制御電圧源は、電流制御電圧源であり、且つ第6の制御電圧源は、電流制御電圧源である、請求項6に記載のMTJデバイス用シミュレーション回路。
【請求項8】
MTJデバイスに対する書き込みワード線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項6に記載のMTJデバイス用シミュレーション回路。
【請求項9】
第3の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第7の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第8の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第9の制御電圧源と、を備え、
第7の制御電圧源の負の電圧端子は、第8の制御電圧源の正の電圧端子に接続され、第8の制御電圧源の負の電圧端子は、第9の制御電圧源の負の電圧端子に接続され、第9の制御電圧源の正の電圧端子は、シミュレーション抵抗器の一端に接続され、且つシミュレーション抵抗器の他端は、第7の制御電圧源の正の電圧源に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項10】
第7の制御電圧源は、電流制御電圧源であり、第8の制御電圧源は、電流制御電圧源であり、且つ第9の制御電圧源は、電流制御電圧源である、請求項9に記載のMTJデバイス用シミュレーション回路。
【請求項11】
MTJデバイスのワード線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項9に記載のMTJデバイス用シミュレーション回路。
【請求項12】
第4の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第10の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第11の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第12の制御電圧源と、を備え、
第10の制御電圧源の負の電圧端子は、第11の制御電圧源の負の電圧端子に接続され、第11の制御電圧源の正の電圧端子は、第12の制御電圧源の正の電圧端子に接続され、第12の制御電圧源の負の電圧端子は、シミュレーション抵抗器の一端に接続され、且つシミュレーション抵抗器の他端は、第10の制御電圧源の正の電圧端子に接続される、請求項1に記載のMTJデバイス用シミュレーション回路。
【請求項13】
第10の制御電圧源は、電流制御電圧源であり、第11の制御電圧源は、電流制御電圧源であり、且つ第12の制御電圧源は、電流制御電圧源である、請求項12に記載のMTJデバイス用シミュレーション回路。
【請求項14】
MTJデバイスのワード線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項12に記載のMTJデバイス用シミュレーション回路。
【請求項15】
MTJデバイスに対する抵抗器のうちの第3の抵抗器の抵抗は、近似式に従って設定され、且つ閉スイッチループに対する記憶キャパシタの電圧によって自動的に調整され、この近似式は、HX+HY+cHXHY=HKであり、c=2.3414574/VKであり、HX、HY、及びHKは、保磁界である、請求項1に記載のMTJデバイス用シミュレーション回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−123363(P2007−123363A)
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【外国語出願】
【出願番号】特願2005−310367(P2005−310367)
【出願日】平成17年10月25日(2005.10.25)
【出願人】(390023582)財団法人工業技術研究院 (524)
【氏名又は名称原語表記】INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
【住所又は居所原語表記】195 Chung Hsing Rd.,Sec.4,Chutung,Hsin−Chu,Taiwan R.O.C
【Fターム(参考)】
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願番号】特願2005−310367(P2005−310367)
【出願日】平成17年10月25日(2005.10.25)
【出願人】(390023582)財団法人工業技術研究院 (524)
【氏名又は名称原語表記】INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
【住所又は居所原語表記】195 Chung Hsing Rd.,Sec.4,Chutung,Hsin−Chu,Taiwan R.O.C
【Fターム(参考)】
[ Back to top ]