表示パネルの駆動装置
【課題】ノイズを低減させて誤動作の発生を抑制した表示パネルの駆動装置を提供することを目的とする。
【解決手段】表示パネルの列電極各々の内の１の列電極とパルス電源電圧が印加されている電源ラインとを画素データに応じて接続する第１スイッチと、かかる１の列電極と接地ラインとを画素データに応じて接続する第２スイッチとにより、この１の列電極上に上記画素データに応じた画素データパルスを印加する。この際、上記第２スイッチは、画素データにおける画面垂直方向での周波数が低い場合には高い場合に比して小なる電流を接地ラインに送出する。
【解決手段】表示パネルの列電極各々の内の１の列電極とパルス電源電圧が印加されている電源ラインとを画素データに応じて接続する第１スイッチと、かかる１の列電極と接地ラインとを画素データに応じて接続する第２スイッチとにより、この１の列電極上に上記画素データに応じた画素データパルスを印加する。この際、上記第２スイッチは、画素データにおける画面垂直方向での周波数が低い場合には高い場合に比して小なる電流を接地ラインに送出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性発光素子がマトリクス状に配列されている表示パネルの駆動装置に関する。
【背景技術】
【０００２】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
【０００３】
図１は、かかる表示パネルとしてＰＤＰを用いたプラズマディスプレイ装置の概略構成を示す図である（例えば、特許文献１の図３参照)。
【０００４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、互いに隣接する一対の行電極Ｘ及びＹにて画面の１表示ラインを為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を担う画素セルが形成される。
【０００５】
行電極駆動回路３０は、壁電荷の残留する画素セルのみを繰り返し放電させる維持パルスを生成してＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。行電極駆動回路４０は、全画素セルの状態を初期化するリセットパルス、画素データの書込対象とする表示ラインを順次選択する走査パルス、壁電荷の残留する画素セルのみを繰り返し放電させる維持パルスを生成して上記行電極Ｘ１〜Ｘｎに印加する。
【０００６】
駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットＤＢを得る。そして、駆動制御回路５０は、各表示ライン毎に、その表示ラインに属する第１列〜第ｍ列各々に対応した画素データビットＤＢ1〜ＤＢmを列電極駆動回路２０に供給する。更に、この間、駆動制御回路５０は、スイッチング信号ＳＷ１〜ＳＷ３を生成し、これらを列電極駆動回路２０に供給する。
【０００７】
列電極駆動回路２０は、スイッチング信号ＳＷ１〜ＳＷ３に基づき、駆動制御回路５０から１表示ライン分（ｍ個）の画素データビットＤＢが供給される度に、これら画素データビットＤＢ各々の論理レベルに対応したパルス電圧を有するｍ個の画素データパルスＤＰを生成し、夫々、列電極Ｚ１〜Ｚｍに印加する。すなわち、列電極駆動回路２０は、第１〜第ｎ表示ライン各々に対応した夫々ｍ個の画素データパルスを１表示ライン分（ｍ個）ずつ所定の画素データ周期毎に順次、列電極Ｚ１〜Ｚｍに印加して行くのである。例えば、列電極駆動回路２０は、先ず、第１画素データ周期において第１表示ラインに対応したｍ個の画素データパルスを列電極Ｚ１〜Ｚｍに印加し、次の第２画素データ周期において第２表示ラインに対応したｍ個の画素データパルスを列電極Ｚ１〜Ｚｍに印加するのである。 図２は、かかる列電極駆動回路２０の内部構成を示す図である。
【０００８】
図２に示すように、列電極駆動回路２０は、所定振幅のパルス電源電圧を発生して電源ライン２上に印加する電源回路２１と、かかるパルス電源電圧に基づいて画素データパルスＤＰを発生する画素データパルス発生回路２２から構成される。
【０００９】
電源回路２１は、図３に示す如く、画素データ周期ＣＹＣ毎に駆動行程Ｇ１〜Ｇ３なるシーケンスにてスイッチング素子Ｓ１〜Ｓ３各々をオン・オフ制御すべく駆動制御回路５０から供給されたスイッチング信号ＳＷ１〜ＳＷ３に応じて、ピーク電圧Ｖａを有するパルス電源電圧を発生し、これを電源ライン２に印加する。すなわち、駆動行程Ｇ１では、電源回路２１のスイッチング素子Ｓ１がオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。この際、画素データパルス発生回路２２のスイッチング素子ＳＷＺ1〜ＳＷＺmの内のＳＷＺｉがオン状態にあると、コンデンサＣ１の放電に伴う電流が、スイッチング素子Ｓ１、コイルＬ１、ダイオードＤ１、電源ライン２、及びこのスイッチング素子ＳＷＺｉを介してＰＤＰ１０の列電極Ｚｉに流れ込む。すると、列電極Ｚｉに寄生する負荷容量Ｃ０が充電され、この負荷容量Ｃ０内に電荷の蓄積が為される。かかるコンデンサＣ１の放電動作に伴って電源ライン２上の電圧は、コイルＬ１及び負荷容量Ｃ０による共振作用により徐々に上昇し、コンデンサの一端の電位Ｖcの２倍の電圧に到る。次に、駆動行程Ｇ２が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となるので、直流電源Ｂ１が発生した直流の電圧Ｖaが、スイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、上記電圧Ｖaが図３に示す如くパルス電源電圧のピーク電圧となる。電圧Ｖaが電源ライン２に印加されると、スイッチング素子ＳＷＺｉを介してＰＤＰ１０の列電極Ｚｉに電流が流れ、この列電極Ｚｉに寄生する負荷容量Ｃ０が充電されて電荷の蓄積が為される。次に、駆動行程Ｇ３が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、ＰＤＰ１０の負荷容量Ｃ０が放電を開始する。かかる放電により、列電極Ｚｉ、スイッチング素子ＳＷＺｉ、電源ライン２、コイルＬ２、ダイオードＤ２、及びスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負荷容量Ｃ０内に蓄積された電荷が、電源回路２１内に形成されているコンデンサＣ１に回収されるのである。このとき、コイルＬ２及び負荷容量Ｃ０で決まる時定数により、電源ライン２上の電圧は図３に示す如く徐々に低下する。この際、上述した如き電源ライン２上での緩やかな電位下降部分が、上記パルス電源電圧のリアエッジ部となる。
【００１０】
画素データパルス発生回路２２のスイッチング素子ＳＷＺi（i：１〜ｍ）は、供給された画素データビットＤＢが論理レベル「１」である場合にオン状態となり、電源ライン２上のパルス電源電圧を列電極Ｚiに印加する。これにより、高電圧の画素データパルスＤＰが列電極Ｚiに印加されることになる。又、画素データパルス発生回路２２のスイッチング素子ＳＷＺi0（i：１〜ｍ）は、供給された画素データビットＤＢが論理レベル「０」である場合にオン状態となり、列電極Ｚiに接地電位としての０ボルトを印加する。これにより、低電圧の画素データパルスＤＰが列電極Ｚiに印加されることになる。
【００１１】
図４は、ＰＤＰ１０の列電極Ｚi(ｉ：１〜ｍ)を抜粋して、列電極駆動回路２０が、第１〜第６表示ライン各々に対応した画素データパルスＤＰ1i〜ＤＰ6i各々を列電極Ｚiに順次印加する際の動作を示す図である。尚、図４においては、第１〜第６表示ライン各々に対応した画素データビットＤＢのビット系列が、 ［１、１、１、１、１、０］なる場合での動作を示している。
【００１２】
この際、第１〜第５表示ライン各々に対応した画素データビットＤＢが連続して論理レベル１であるので、この間、図４に示すように、スイッチング素子ＳＷＺiはオン状態、スイッチング素子ＳＷＺi0はオフ状態固定となる。よって、画素データ周期ＣＹＣ１〜ＣＹＣ５に亘って図３に示す如き動作が繰り返し実行されると、これらＣＹＣ１〜ＣＹＣ５各々の駆動行程Ｇ３で回収しきれなかった電荷が徐々にＰＤＰ１０の負荷容量Ｃ０内に蓄積されて行く。その結果、電源ライン２上に印加されたパルス電源電圧は、その最大電位Ｖaを維持しつつもその共振振幅Ｖ1が図４に示す如く徐々に小となる。これにより、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００１３】
そして、画素データ周期ＣＹＣ５の次の画素データ周期ＣＹＣ６にて、第６表示ラインに対応した論理レベル０の画素データビットＤＢが供給されると、上記スイッチング素子ＳＷＺiはオフ状態、スイッチング素子ＳＷＺi0はオン状態に切り替わる。スイッチング素子ＳＷＺi0がオン状態になることにより、列電極Ｚiは接地され、この列電極Ｚi上の電圧は０ボルトに推移する。ところが、図４のＥＧにて示す如く、列電極Ｚ上の電圧が比較的高電位の状態から０ボルトまで急峻に変化するとノイズが多く発生し、駆動回路が誤動作する恐れが生じるという問題が生じた。
【特許文献１】特開２００２−１５６９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、かかる問題を解決すべく為されたものであり、ノイズを低減させて誤動作の発生を抑制した表示パネルの駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１５】
請求項１記載による表示パネルの駆動装置は、複数の行電極と複数の列電極との各交叉部に容量性の画素セルが形成された表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、所定ピーク電圧を有するパルス電源電圧を発生して電源ラインに印加する電源回路と、前記パルス電源電圧に基づいて前記画素データに応じた電圧を有する画素データパルスを発生して前記列電極に印加する画素データパルス発生回路と、を備え、前記画素データパルス発生回路は、前記画素データに応じて前記電源ラインと前記列電極各々の内の１の列電極とを接続する第１スイッチと、前記画素データに応じて前記１の列電極を接地ラインに接続する第２スイッチとを含み、前記第２スイッチは、駆動モードに応じて前記接地ラインに送出する電流量を変更する。
【発明を実施するための最良の形態】
【００１６】
本発明においては、表示パネルの列電極各々の内の１の列電極とパルス電源電圧が印加されている電源ラインとを画素データに応じて接続する第１スイッチと、かかる１の列電極と接地ラインとを画素データに応じて接続する第２スイッチとにより、この１の列電極上に上記画素データに応じた画素データパルスを印加する。この際、上記第２スイッチは、画素データにおける画面垂直方向での周波数が低い場合には高い場合に比して小なる電流を接地ラインに送出するようにしている。これにより、画素データにおける画面垂直方向での周波数が低いが故にパルス電源電圧の振幅がそのピーク電圧を維持したまま小となった際に、列電極上に印加される画素データパルスが連続して高電圧の状態から低電圧（０ボルト）に切り替わった場合にも、緩やかに列電極上の電圧が推移することになる。よって、列電極上の電圧が急峻に高電圧状態から低電圧（０ボルト）に推移する場合に比して、この電圧変動時に発生するノイズが低減される。
【実施例】
【００１７】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１８】
図５は、表示パネルとしてＰＤＰを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【００１９】
図５において、プラズマディスプレイパネルとしてのＰＤＰ１０は、２次元表示画面の縦方向（垂直方向）に夫々伸長している列電極Ｚ１〜Ｚｍ、横方向（水平方向）に夫々伸長しており、且つＸ及びＹ交互に配置されている行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。尚、互いに隣接する一対の行電極Ｘ及びＹにて、ＰＤＰ１０の１表示ライン分の表示を行う。すなわち、ＰＤＰ１０は、行電極Ｘ１及びＹ１からなる第１表示ライン、行電極Ｘ2及びＹ2からなる第２表示ライン、・・・、行電極Ｘn及びＹnからなる第ｎ表示ラインを備えるのである。これら第１〜第ｎ表示ラインと、列電極Ｚ１〜Ｚｍとの間には放電ガスが封入された放電空間が設けられており、この放電空間を含む行電極と列電極との各交叉部に画素に対応した画素セルが形成される構造となっている。
【００２０】
行電極駆動回路３０は、後述する駆動制御回路１５０から供給された駆動制御信号に応じて、全画素セルの状態を初期化するリセットパルス、画素データの書込対象とする表示ラインを順次選択する走査パルス、壁電荷の残留する点灯モード状態の画素セルのみを繰り返しサスティン放電させるサスティンパルスを生成して、ＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。行電極駆動回路４０は、駆動制御回路１５０から供給された駆動制御信号に応じて、全画素セルの状態を初期化するリセットパルス、点灯モード状態の画素セルのみを繰り返しサスティン放電させるサスティンパルスを生成してＰＤＰ１０の行電極Ｘ１〜Ｘｎに印加する。
【００２１】
画素データ変換回路１００は、入力映像信号を各画素毎のＮビットの画素データに変換して得た画素データＰＤを垂直方向周波数判定回路１２０及び駆動制御回路１５０に供給する。
【００２２】
垂直周波数判定回路１００は、Ｎビットの上記画素データＰＤにおける各ビット桁（第１〜第Ｎビット）毎に、画面垂直方向における画素データビット系列の周波数が所定周波数よりも低いか否かを判定して判定結果（以下、垂直周波数判定結果と称する）を得る。例えば、垂直周波数判定回路１００は、各列毎の第１〜第ｎ表示ライン各々に対応したｎ個の連続した画素データビットによる系列中において、画素データビットが所定回数（例えば４回）よりも多く連続して同一の論理レベルとなる区間に対しては、画素データビット系列における画面垂直方向での周波数が所定周波数よりも低いと判定する。一方、各列毎の第１〜第ｎ表示ライン各々に対応したｎ個の連続した画素データビットによる系列中において、同一の論理レベルとなる画素データビットが連続する回数が所定回数（例えば４回）よりも少ない場合には、垂直周波数判定回路１００は、画素データビット系列における画面垂直方向での周波数が所定周波数よりも高いと判定する。そして、垂直周波数判定回路１００は、上記の如き第１〜第Ｎビット毎の垂直周波数判定結果を、後述するサブフィールドＳＦ１〜ＳＦ（Ｎ）各々に対応した垂直周波数判定結果として示す垂直周波数判定信号ＶＤ1〜ＶＤNを駆動制御回路１５０に供給する。例えば、垂直周波数判定回路１００は、画素データＰＤの第１ビットからなる画素データビット群における画面垂直方向でのビット系列の周波数が所定周波数よりも低い場合には論理レベル０、高い場合には論理レベル１の垂直周波数判定結果を、サブフィールドＳＦ１に対応した垂直周波数判定信号ＶＤ1として生成する。要するに、垂直周波数判定回路１００は、入力映像信号（画素データＰＤ）における画面垂直方向での周波数が所定周波数よりも低いか否かを判定し、その判定結果を駆動制御回路１５０に供給するのである。
【００２３】
駆動制御回路１５０は、図６に示す如きサブフィールド法に基づく発光駆動シーケンスに従って、単位表示期間（１フィールド又は１フレーム表示期間）毎のＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、アドレス行程Ｗ及びサスティン行程Ｉを夫々実行する。この際、駆動制御回路１５０は、１フィールド（又は１フレーム）分の画素データＰＤの各々をビット桁毎に分離し、第１ビット桁の画素データビット群をサブフィールドＳＦ１、第２ビット桁の画素データビット群をサブフィールドＳＦ２、第３ビット桁の画素データビット群をサブフィールドＳＦ３、・・・、第Ｎビット桁の画素データビット群をサブフィールドＳＦ（Ｎ）に夫々割り当てる。ここで、各サブフィールドのアドレス行程Ｗにおいて、駆動制御回路１５０は、そのサブフィールドに割り当てられた画素データビット群中から第１〜第Ｎ表示ラインへ向けて１表示ライン分（ｍ個）ずつ順次、画素データビットを取り出し、夫々画素データビットＤＢ1〜ＤＢmとして列電極駆動回路２００に供給する。この間、駆動制御回路１５０は、図３に示すシーケンスにてスイッチング素子をオン・オフ制御すべきスイッチング信号ＳＷ１〜ＳＷ３を列電極駆動回路２００に供給しつつ、各表示ライン毎の画素データビットＤＢの印加タイミングに同期させて上記走査パルスを行電極Ｙ1〜Ｙnへと順次印加させるべき駆動制御信号を行電極駆動回路３０に供給する。
【００２４】
更に、駆動制御回路１５０は、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内のＳＦK（Ｋ：１〜Ｎ）のアドレス行程Ｗにおいて、垂直周波数判定信号ＶＤKにて示される垂直周波数判定結果に応じた駆動モード指定信号ＧＳを生成し、これを列電極駆動回路２００に供給する。すなわち、垂直周波数判定信号ＶＤKにて示される垂直周波数判定結果が論理レベル１、つまり画素データビット群による画面垂直方向での周波数が所定周波数よりも高い場合には、駆動制御回路１５０は、高駆動モードを指定すべき論理レベル１の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。一方、かかる画素データビット群による画面垂直方向での周波数が所定周波数よりも低い場合には、駆動制御回路１５０は、低駆動モードを指定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。
【００２５】
列電極駆動回路２００は、駆動制御回路１５０から供給された画素データビットＤＢ1〜ＤＢm各々の論理レベルに対応したパルス電圧を有するｍ個の画素データパルスを生成し、列電極Ｄ１〜Ｄｍに夫々印加する。すなわち、列電極駆動回路２００は、図６に示す如き各サブフィールドのアドレス行程Ｗにおいて、先ず、第１表示ラインに対応したｍ個の画素データパルスを列電極Ｄ１〜Ｄｍに夫々印加し、次に、第２表示ラインに対応したｍ個の画素データパルスを列電極Ｄ１〜Ｄｍに夫々印加する。以下、同様にして、列電極駆動回路２００は、第３〜第ｎ表示ライン各々に対応した画素データパルスを１表示ライン分（ｍ個）ずつ順次、列電極Ｄ１〜Ｄｍに印加してゆく。この際、上述した如き走査パルスが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交叉部の画素セルにのみアドレス放電が生起され、その画素セル内に壁電荷が形成される（又は残存していた壁電荷が消去される）。一方、走査パルスと同時に低電圧の画素データパルスが印加された画素セルにおいては、アドレス放電が生起されないので、その直前までの壁電荷形成状態を維持する。すなわち、アドレス行程Ｗでは、画素データに応じて画素セルの各々を選択的に放電させることにより、各画素セルを１表示ライン分ずつ順次、壁電荷の形成された点灯モード状態及び壁電荷が存在しない消灯モード状態の内の一方に設定する、いわゆる画素データの書込を行うのである。
【００２６】
図７は、かかる列電極駆動回路２００の内部構成を示す図である。
【００２７】
図７において、列電極駆動回路２００は、電源回路２１及び画素データパルス発生回路２２０から構成される。
【００２８】
電源回路２１におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに設定されている接地ラインに接続されている。スイッチング素子Ｓ１は、上記駆動制御回路１５０から論理レベル０のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが１である場合にはオン状態となって、上記コンデンサＣ１の他端に生じた電圧をコイルＬ１及びダイオードＤ１を介して電源ライン２上に印加する。これによりコンデンサＣ１は放電を開始し、その放電により生じた電圧が電源ライン２上に印加される。スイッチング素子Ｓ２は、上記駆動制御回路１５０から論理レベル０のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ２が論理レベル１である場合にはオン状態となって上記電源ライン２上の電圧をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、上記電源ライン２上の電圧によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路１５０から論理レベル０のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ３が論理レベル１である場合にはオン状態となって直流電源Ｂ１が発生した電源電圧Ｖaを電源ライン２上に印加する。尚、この直流電源Ｂ１の負側端子は、上記ＰＤＰ接地電位Ｖｓに設定されている接地ラインに接続されている。
【００２９】
電源回路２１は、図３に示す如く、画素データ周期ＣＹＣ毎に駆動行程Ｇ１〜Ｇ３なるシーケンスにてスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御させるべきスイッチング信号ＳＷ１〜ＳＷ３に応じて、ピーク電圧Ｖａを有するパルス電源電圧を発生し、これを電源ライン２に印加する。尚、電源回路２１は、上記画素データビットによる画面垂直方向での周波数が低いほど、つまり各列電極上において隣接する表示ライン各々に属する画素セルに対応した画素データビットが連続して同一の論理レベルとなる数が多いほど、上記パルス電源電圧のピーク電圧Ｖａを維持しつつもその振幅を小にする。
【００３０】
画素データパルス発生回路２２０は、駆動制御回路１５０から供給された画素データビットＤＢ１〜ＤＢｍに応じて、夫々個別に画素データパルスを発生してＰＤＰ１０の列電極Ｚ１〜Ｚｍ各々に供給する出力バッファＢＦ１〜ＢＦｍからなる。例えば、出力バッファＢＦ１は、画素データビットＤＢ１が論理レベル１である場合には低電圧（ＰＤＰ接地電位Ｖs）の画素データパルスを列電極Ｚ１に印加する。一方、画素データビットＤＢ１が論理レベル０である場合には、出力バッファＢＦ１は、電源ライン２上の上記パルス電源電圧を有する、いわゆる高電圧の画素データパルスを列電極Ｚ１に印加する。又、出力バッファＢＦ2は、画素データビットＤＢ2が論理レベル１である場合には低電圧（ＰＤＰ接地電位Ｖs）の画素データパルスを列電極Ｚ2に印加する。一方、画素データビットＤＢ2が論理レベル０である場合には、出力バッファＢＦ2は、上記パルス電源電圧を有する、いわゆる高電圧の画素データパルスを列電極Ｚ2に印加する。
【００３１】
尚、出力バッファＢＦ１〜ＢＦｍの各々は、駆動制御回路１５０から供給された駆動モード指定信号ＧＳに応じて、上記の如き低電圧の画素データパルス印加時における電流駆動能力（低駆動モード、高駆動モード）が設定される。
【００３２】
図８は、出力バッファＢＦ１〜ＢＦｍ各々の内部構成の一例を示す図である。
【００３３】
図８に示されるように、出力バッファＢＦ１〜ＢＦｍの各々は、スイッチユニットＳＷＺi及びＳＷＺiOから構成されている。
【００３４】
スイッチユニットＳＷＺiは、夫々のソース端Ｓが上記電源ライン２に共通に接続されており、且つ夫々のドレイン端Ｄが１つの列電極Ｚに共通に接続されているｐチャンネル型のＭＯＳトランジスタＱＡ1〜ＱＡ3を備える。これらトランジスタＱＡ1〜ＱＡ3各々のゲート端Ｇには、駆動制御回路１５０から供給された画素データビットＤＢの論理レベルに対応した電圧が共通に供給される。トランジスタＱＡ1〜ＱＡ3の各々は、この画素データビットＤＢが論理レベル１である場合には同時にオフ状態となる一方、論理レベル０である場合には同時にオン状態となり、夫々が電源ライン２上の電圧を列電極Ｚに印加する。この際、トランジスタＱＡ1〜ＱＡ3各々は、同一の電流駆動能力を有する。つまり、スイッチユニットＳＷＺiは、単一のトランジスタＱＡに比して３倍の電流を列電極Ｚに供給する電流駆動能力を有するのである。
【００３５】
一方、スイッチユニットＳＷＺiOは、夫々のソース端Ｓが上記列電極Ｚに共通に接続されており、且つ夫々のドレイン端Ｄが接地ラインに接続されているｎチャンネル型のＭＯＳトランジスタＱＢ1〜ＱＢ3と、アンド回路ＡＮ１とを備える。トランジスタＱＢ1のゲート端Ｇには、駆動制御回路１５０から供給された画素データビットＤＢの論理レベルに対応した電圧が供給される。よって、トランジスタＱＢ1は、画素データビットＤＢが論理レベル０である場合にはオフ状態となる一方、論理レベル１である場合にはオン状態となって列電極Ｚを接地ラインに接続する。一方、トランジスタＱＢ2及びＱＢ3各々のゲート端Ｇには、アンド回路ＡＮ１から出力された電圧が印加される。この際、アンド回路ＡＮ１は、上記駆動モード指定信号ＧＳが論理レベル１である場合には、画素データビットＤＢの論理レベルに対応した電圧をトランジスタＱＢ2及びＱＢ3各々のゲート端Ｇに供給する。一方、駆動モード指定信号ＧＳが論理レベル０である場合には、アンド回路ＡＮ１は、上記画素データビットＤＢの論理レベルに拘わらず、論理レベル０に対応した電圧をトランジスタＱＢ2及びＱＢ3各々のゲート端Ｇに供給する。
【００３６】
すなわち、スイッチユニットＳＷＺiOは、論理レベル１の駆動モード指定信号ＧＳが供給された場合には、トランジスタＱＢ1〜ＱＢ3の全てがスイッチング動作可能な状態となる高駆動モードに設定されるのである。高駆動モードでは、スイッチユニットＳＷＺiOは、そのオン状態時において、トランジスタＱＢ1〜ＱＢ3の全てがオン状態となる。よって、ＰＤＰ１０の負荷容量Ｃoに蓄積されている電荷に伴う電流は、３つのトランジスタＱＢ1〜ＱＢ3各々を介して接地ラインに流れ込んでこれを消費させる。従って、高駆動モードにおいてスイッチユニットＳＷＺiOは、比較的大電流を接地ラインに流すことになるので、列電極Ｚ上の電圧は直ちに接地電位（０ボルト）に推移する。
【００３７】
一方、論理レベル０の駆動モード指定信号ＧＳが供給された場合、スイッチユニットＳＷＺiOは、トランジスタＱＢ1〜ＱＢ3の内のＱＢ1のみがスイッチング動作可能な状態となる低駆動モードに設定される。よって、低駆動モードでは、スイッチユニットＳＷＺiOは、そのオン状態時において、トランジスタＱＢ1のみがオン状態となる。よって、ＰＤＰ１０の負荷容量Ｃoに蓄積されている電荷に伴う電流は、トランジスタＱＢ1のみを介して接地ラインに流れ込んでこれを消費させることになる。つまり、低駆動モードではスイッチユニットＳＷＺiOが接地ラインに流す電流量が小となるので、高駆動モードで動作している場合に比して列電極Ｚ上の電圧は緩やかに接地電位（０ボルト）に推移する。
【００３８】
以上の如く、出力バッファＢＦ１〜ＢＦｍの各々は、スイッチユニットＳＷＺi及びＳＷＺiOの内のＳＷＺiOの電流駆動能力（低駆動モード、高駆動モード）を、駆動モード指定信号ＧＳに応じて変更するようにしている。つまり、スイッチユニットＳＷＺiOは、入力映像信号（画素データビットＤＢ）の画面垂直方向での周波数が低い場合には高い場合に比して、列電極Ｚを接地ラインに接続した際に流すべき電流量を低くするように、その電流駆動能力が変更可能な構成となっているのである。
【００３９】
以下に、図７及び図８に示される列電極駆動回路２００の動作について図９及び図１０を参照しつつ説明する。
【００４０】
尚、図９は、画素データビットＤＢによる画面垂直方向での周波数が所定周波数よりも高い場合での動作を示し、図１０は、画素データビットＤＢによる画面垂直方向での周波数が所定周波数よりも低い場合での動作を示すものである。又、図９及び図１０は共に、列電極Ｚ1〜Ｚmの内から列電極Ｚ1のみを抜粋して、列電極Ｚ上での電圧推移、電源ライン２上での電圧推移、及び出力バッファＢＦ1のスイッチユニットＳＷＺi及びＳＷＺiO各々の内部動作を示している。
【００４１】
先ず、画面垂直方向での周波数が高い画素データビットＤＢの系列として、図９に示す如き［１、０、１、０、１、０]を列電極駆動回路２００に供給する場合、駆動制御回路１５０は、高駆動モードを指定すべき論理レベル１の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。すなわち、この際、画素データビットＤＢ系列による同一論理レベルの連続回数は１回であり、これは所定回数４回よりも少ないので、駆動制御回路１５０は、高駆動モードを指定すべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。かかる駆動モード指定信号ＧＳに応じて、図８に示す如き出力バッファＢＦにおけるスイッチユニットＳＷＺiOのトランジスタＱＢ1〜ＱＢ3の全てが有効となり、このスイッチユニットＳＷＺiOは高駆動モードとなる。更に、駆動制御回路１５０は、図９に示す如き各画素データビットＤＢの印加周期である画素データ周期ＣＹＣ１〜ＣＹＣ６各々毎に、駆動行程Ｇ１〜Ｇ３なるシーケンスにて電源回路２１のスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御すべきスイッチング信号ＳＷ１〜ＳＷ３を列電極駆動回路２００に供給する。
【００４２】
ここで、図９における画素データ周期ＣＹＣ１、ＣＹＣ３及びＣＹＣ５の各々では、論理レベル０の画素データビットＤＢに応じて、出力バッファＢＦのスイッチユニットＳＷＺｉにおけるトランジスタＱＡ1〜ＱＡ3の全てが同時にオン状態となる。よって、画素データ周期ＣＹＣ１、ＣＹＣ３及びＣＹＣ５各々では、駆動行程Ｇ１において電源回路２１のスイッチング素子Ｓ１がオン状態になると、コンデンサＣ１に蓄えられていた電荷が放電され、その放電電流がスイッチング素子Ｓ１、コイルＬ１、ダイオードＤ１、電源ライン２及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに流れ込む。すると、列電極Ｚに寄生する負荷容量Ｃ０が充電され、この負荷容量Ｃ０内に電荷の蓄積が為される。この際、コイルＬ１及び負荷容量Ｃ０の共振作用により、電源ライン２上の電圧は徐々に上昇し、この電圧上昇区間がパルス電源電圧の立ち上がりエッジ部となる。次に、駆動行程Ｇ２においてスイッチング素子Ｓ３がオン状態になると、電源Ｂ１による電圧Ｖaがスイッチング素子Ｓ３、電源ライン２、及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに印加される。この際、電源ライン２上に印加された電圧Ｖaがパルス電源電圧のピーク電圧となる。尚、かかる電圧印加により、電源ライン２に寄生する容量Ｃe及び列電極Ｚに寄生する負荷容量Ｃ０の各々において電荷の蓄積が為される。そして、駆動行程Ｇ３においてスイッチング素子Ｓ２がオン状態になると、ＰＤＰ１０の負荷容量Ｃ０が放電を開始して、その放電電流が、列電極Ｚ、出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3、電源ライン２、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ、このコンデンサＣ１が充電される。すなわち、ＰＤＰ１０の負荷容量Ｃ０にて蓄積された電荷がコンデンサＣ１に回収されるのである。この際、コイルＬ２及び負荷容量Ｃ０にて決定する時定数により、電源ライン２及び列電極Ｚ上の電圧は徐々に低下する。かかる電圧下降区間がパルス電源電圧の立ち下がりエッジ部となる。
【００４３】
よって、図９における画素データ周期ＣＹＣ１、ＣＹＣ３及びＣＹＣ５の各々では、論理レベル０の画素データビットＤＢに応じて、電源ライン２上に生成されたパルス電源電圧に基づく高電圧の画素データパルスＤＰHが列電極Ｚに印加されることになる。
【００４４】
一方、図９に示される画素データ周期ＣＹＣ２、ＣＹＣ４及びＣＹＣ６の各々では、論理レベル１の画素データビットＤＢに応じて、スイッチユニットＳＷＺｉOにおけるトランジスタＱＢ1〜ＱＢ3の全てが同時にオン状態となる。よって、これら画素データ周期ＣＹＣ２、ＣＹＣ３及びＣＹＣ５各々では、図９に示す如く電源ライン２上にパルス電源電圧が生成されていても、列電極Ｚが接地電位（０ボルト）に設定されるので、図９に示す如き低電圧の画素データパルスＤＰLが列電極Ｚに印加されることになる。尚、列電極Ｚが接地電位（０ボルト）に設定されることにより、ＰＤＰ１０の負荷容量Ｃ０に蓄積されている電荷に伴う電流がスイッチユニットＳＷＺｉOのトランジスタＱＢ1〜ＱＢ3各々に流れ込んで消費される。
【００４５】
次に、画面垂直方向での周波数が低い画素データビットＤＢの系列として、図１０に示す如き［１、１、１、１、１、０]を列電極駆動回路２００に供給する場合、駆動制御回路１５０は、低駆動モードを指定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。すなわち、この際、論理レベル１の画素データビットＤＢの連続回数が５回であり、これは所定回数４回よりも多いので、駆動制御回路１５０は、低駆動モードを指定すべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。かかる駆動モード指定信号ＧＳに応じて、図８に示す如き出力バッファＢＦにおけるスイッチユニットＳＷＺiOのトランジスタＱＢ1〜ＱＢ3各々の内のＱＢ2及びＱＢ3が、オフ状態固定、つまり無効状態となる。すなわち、この際、スイッチユニットＳＷＺiOは、そのオン状態時において、トランジスタＱＢ1〜ＱＢ3各々の内のＱＢ1のみが電流を出力する低駆動モードとなる。更に、駆動制御回路１５０は、図１０に示す如き各画素データビットＤＢの印加周期である画素データ周期ＣＹＣ１〜ＣＹＣ６各々毎に、駆動行程Ｇ１〜Ｇ３なるシーケンスにて電源回路２１のスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御すべきスイッチング信号ＳＷ１〜ＳＷ３を列電極駆動回路２００に供給する。
【００４６】
ここで、図１０における画素データ周期ＣＹＣ１〜ＣＹＣ５の各々では、論理レベル０の画素データビットＤＢに応じて、スイッチユニットＳＷＺｉにおけるトランジスタＱＡ1〜ＱＡ3の全てが同時にオン状態となる。よって、画素データ周期ＣＹＣ１〜ＣＹＣ５各々では、駆動行程Ｇ１にて電源回路２１のスイッチング素子Ｓ１がオン状態になると、コンデンサＣ１に蓄えられていた電荷が放電され、その放電電流がスイッチング素子Ｓ１、コイルＬ１、ダイオードＤ１、電源ライン２及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに流れ込む。すると、列電極Ｚに寄生する負荷容量Ｃ０が充電され、この負荷容量Ｃ０内に電荷の蓄積が為される。この際、コイルＬ１及び負荷容量Ｃ０の共振作用により、電源ライン２上の電圧は徐々に上昇する。この電圧上昇区間がパルス電源電圧の立ち上がりエッジ部となる。次に、駆動行程Ｇ２においてスイッチング素子Ｓ３がオン状態になると、電源Ｂ１による電圧Ｖaがスイッチング素子Ｓ３、電源ライン２、及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに印加される。この際、電源ライン２上に印加された電圧Ｖaがパルス電源電圧のピーク電圧となる。尚、かかる電圧印加により、電源ライン２に寄生する容量Ｃe及び列電極Ｚに寄生する負荷容量Ｃ０の各々において電荷の蓄積が為される。そして、駆動行程Ｇ３においてスイッチング素子Ｓ２がオン状態になると、ＰＤＰ１０の負荷容量Ｃ０が放電を開始して、その放電電流が、列電極Ｚ、出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3、電源ライン２、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ、このコンデンサＣ１が充電される。すなわち、ＰＤＰ１０の負荷容量Ｃ０にて蓄積された電荷がコンデンサＣ１に回収されるのである。この際、コイルＬ２及び負荷容量Ｃ０にて決定する時定数により、電源ライン２及び列電極Ｚ上の電圧は徐々に低下する。ところが、図１０に示すように画素データ周期ＣＹＣ１〜ＣＹＣ５に亘り連続して画素データビットＤＢが論理レベル１となる場合、この間、スッチングユニットＳＷＺｉOのトランジスタＱＢ1がオン状態になることはないので、ＰＤＰ１０の負荷容量Ｃ０に蓄積されている電荷の消費が為されなくなる。よって、画素データ周期ＣＹＣ１〜ＣＹＣ５各々の駆動行程Ｇ２において電源ライン２に印加された電圧Ｖaに伴う電荷が徐々に電源ライン２上の容量Ｃe及びＰＤＰ１０の負荷容量Ｃ０に夫々蓄積されて行く。これにより、駆動行程Ｇ３において、電源ライン２上の容量Ｃe及びＰＤＰ１０の負荷容量Ｃ０に夫々蓄積されている電荷をコンデンサＣ１に回収させるべき駆動が実施されても、コンデンサＣ１がこれを回収しきれなくなる。従って、図１０に示す如く、電源ライン２上に印加されたパルス電源電圧は、そのピーク電圧Ｖaを維持しつつもその共振振幅Ｖ1が徐々に小となる。これにより、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００４７】
そして、画素データ周期ＣＹＣ６において、論理レベル１の画素データビットＤＢに応じて、出力バッファＢＦのスイッチユニットＳＷＺiOがオン状態となる。これにより、ＰＤＰ１０の負荷容量Ｃoに蓄積されていた電荷に伴う電流が列電極Ｚを介してスイッチユニットＳＷＺiOに流れ込んで消費され、列電極Ｚ上の電圧が接地電位（０ボルト）に推移する。この際、スイッチユニットＳＷＺiOは、低駆動モードに設定されているので、ＰＤＰ１０の負荷容量Ｃoに蓄積されていた電荷に伴う電流はトランジスタＱＢ1〜ＱＢ3の内のＱＢ1のみに流れて消費される。
【００４８】
よって、図１０のＥＧにて示す如く、列電極Ｚ上の電圧は、トランジスタＱＢ1〜ＱＢ3の全てに電流が流れる高駆動モード時に比して緩やかに接地電位（０ボルト）に推移してゆく。従って、列電極Ｚ上の電圧が高電圧状態から急峻に接地電位（０ボルト）に推移する場合に比して、この電圧変動時に発生するノイズが低減される。
【００４９】
尚、上記実施例において、出力バッファＢＦにおけるスイッチユニットＳＷＺiOは、低駆動モード時にはトランジスタＱＢ1〜ＱＢ3の内のＱＢ1のみを有効にするようにしているが、ＱＢ1及びＱＢ2を有効にするようにしても良い。 図１１は、かかる点に鑑みて為された出力バッファＢＦ１〜ＢＦｍ各々の他の内部構成の一例を示す図である。
【００５０】
図１１において、スイッチユニットＳＷＺiがトランジスタＱＡ1〜ＱＡ3にて構成され、スイッチユニットＳＷＺiOがトランジスタＱＢ1〜ＱＢ3と、アンド回路ＡＮ１とによって構成される点は、図８に示されるものと同一である。ただし、図１１に示される構成では、スイッチユニットＳＷＺiOのアンド回路１は、その出力信号をトランジスタＱＢ1〜ＱＢ3の内のＱＢ3のゲート端子のみに供給するようにしている。つまり、図１１において、アンド回路ＡＮ１は、低駆動モードを示す論理レベル０の駆動モード指定信号ＧＳに応じて、トランジスタＱＢ1〜ＱＢ3の内のＱＢ3のみをスイッチング動作不能状態に設定するのである。すなわち、スイッチユニットＳＷＺiOは、低駆動モード時には、トランジスタＱＢ1〜ＱＢ3の内のＱＢ1及びＱＢ2がスイッチング動作可能状態になるのである。
【００５１】
又、上記実施例においては、入力映像信号（画素データビットＤＢ）における画面垂直方向での周波数が所定周波数よりも低いか否かの判定を、画素データビットＤＢの系列自体で行うようにしているが、その他の方法で行うようにしても良い。
【００５２】
例えば、電源ライン２上に生成された図１０に示す如きパルス電源電圧の共振振幅Ｖ1の中心電圧Ｖc（一点鎖線にて示す）に基づいて、入力映像信号における画面垂直方向での周波数が所定周波数よりも低いか否かの判定を行う。すなわち、画面垂直方向での周波数が低い、つまり画素データビットＤＢ系列による単位時間あたりの論理レベルの変化回数が少ないほど、図１０に示す如くパルス電源電圧の共振振幅Ｖ1の中心電圧Ｖc（一点鎖線にて示す）が高くなる。そこで、中心電圧Ｖcが所定電圧よりも高くなった場合には入力映像信号における画面垂直方向での周波数が所定周波数よりも低いと判断するのである。
【００５３】
図１２は、かかる点に鑑みて為されたプラズマディスプレイ装置の他の構成を示す図である。
【００５４】
尚、図１２に示されるプラズマディスプレイ装置においては、垂直周波数判定回路１２１を除く他の構成については、図５に示されるものと同一であるので動作説明は省略する。
【００５５】
図１２における垂直周波数判定回路１２１は、図７に示す如き列電極駆動回路２００の電荷回収用のコンデンサＣ１の一端に生じた電圧ＶCPが所定電圧よりも高いか否かの判定を行う。すなわち、コンデンサＣ１の一端の電圧ＶCPが、パルス電源電圧の共振振幅Ｖ1の中心電圧ＶC（図１０の一点鎖線にて示す）と等しいことから、垂直周波数判定回路１２１は、この電圧ＶCPが所定電圧よりも高い場合には、入力映像信号における画面垂直方向での周波数が所定周波数よりも低いと判定する。一方、この電圧ＶCPが所定電圧よりも低い場合には、垂直周波数判定回路１２１は、入力映像信号における画面垂直方向での周波数が所定周波数よりも高いと判定する。垂直周波数判定回路１２１は、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々毎に上記の如き判定を行い、その判定結果を各サブフィールド毎に示す垂直周波数判定信号ＶＤ1〜ＶＤNを駆動制御回路１５０に供給するのである。
【００５６】
又、上述した如き入力映像信号（画素データビットＤＢ）における画面垂直方向での周波数が所定周波数よりも低いか否かの判定を、図７に示す如き電源回路２１の電源Ｂ１から送出される電流量に基づいて行うようにしても良い。
【００５７】
図１３は、かかる点に鑑みて為されたプラズマディスプレイ装置の更に他の構成を示す図である。
【００５８】
尚、図１３に示されるプラズマディスプレイ装置においては、垂直周波数判定回路１２２及び列電極駆動回路２０１を除く他の構成については、図５に示されるものと同一であるので動作説明は省略する。
【００５９】
図１４は、かかる列電極駆動回路２０１の内部構成を示す図である。
【００６０】
尚、図１４に示される列電極駆動回路２０１においては、電源回路２１の電源Ｂ１及びスイッチング素子Ｓ３間に電流検出用のダミー抵抗ＤＲを設けたものであり、その他の構成は図７に示されるものと同一である。
【００６１】
この際、図１３に示される垂直周波数判定回路１２２は、図１４に示されるダミー抵抗ＤＲの両端電圧に基づいて電源Ｂ１及びスイッチング素子Ｓ３間に流れる電流を測定する。そして、垂直周波数判定回路１２２は、測定した電流量に基づいて、入力映像信号における画面垂直方向での周波数が所定周波数よりも低いか否かの判定をサブフィールドＳＦ１〜ＳＦ（Ｎ）各々毎に行い、その判定結果を各サブフィールド毎に示す垂直周波数判定信号ＶＤ1〜ＶＤNを駆動制御回路１５０に供給する。
【００６２】
又、上記実施例では、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のアドレス行程Ｗにおいて各出力バッファＢＦの駆動能力を制御するようにしているが、サスティン行程Ｉにおいても出力バッファＢＦの駆動能力制御を実施するようにしても良い。
【００６３】
この際、例えば、駆動制御回路１５０は、出力バッファＢＦ1〜ＢＦn各々のスイッチユニットＳＷＺiOを全てオン状態に設定させるべき論理レベル１の画素データビットＤＢ1〜ＤＢmを、サスティン行程Ｉの実行期間中に亘り列電極駆動回路２００に供給する。この間、サスティン行程Ｉでは、ＰＤＰ１０の行電極Ｘ及びＹに交互に繰り返しサスティンパルスが印加され、このサスティンパルスの印加に伴い出力バッファＢＦ1〜ＢＦn各々のスイッチユニットＳＷＺiOにも電流が流れ込む。よって、かかる電流の流れ込みにより、スイッチユニットＳＷＺiOが発熱してしまう。そこで、駆動制御回路１５０は、かかるサスティン行程Ｉの実行期間に亘り出力バッファＢＦ1〜ＢＦn各々を高駆動モードに設定させるべく、論理レベル１の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。これにより、サスティン行程ＩでのスイッチユニットＳＷＺiOの発熱が低減される。この際、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のアドレス行程Ｗでは、入力映像信号（画素データビットＤＢ）における画面垂直方向での周波数に拘わらず、出力バッファＢＦ1〜ＢＦn各々を低駆動モードに設定させるべく、論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。
【００６４】
このように、アドレス行程Ｗでは、出力バッファＢＦ1〜ＢＦnを低駆動モードに設定することによりＰＤＰ１０に印加されるパルスのエッジ部での電圧推移を緩やかにしてノイズ低減を図り、サスティン行程Ｉでは、全出力バッファＢＦ1〜ＢＦnを高駆動モードに設定することにより発熱量を抑えるのである。
【００６５】
尚、この際、アドレス行程Ｗの実施期間内において常時、出力バッファＢＦを低駆動モードに設定しておくのではなく、少なくともアドレス行程Ｗにおいて最後に為される画素データ書込動作時、つまり第ｎ表示ラインに属する画素セルに対する画素データ書込動作中だけ低駆動モードに設定するようにしても良い。すなわち、駆動制御回路１５０は、行電極Ｙ1〜Ｙn-1各々に走査パルスが印加されている期間中は出力バッファＢＦを高駆動モードに設定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給し、最終の行電極Ｙnに走査パルスが印加されている時だけ、出力バッファＢＦを低駆動モードに設定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。
【００６６】
又、上述した如くアドレス行程Ｗ及びサスティン行程Ｉの双方で出力バッファＢＦの駆動能力の切換制御を実施するにあたり、アドレス行程Ｗでは、入力映像信号における画面垂直方向の周波数に応じて出力バッファＢＦの駆動モードを設定し、サスティン行程Ｉでは、出力バッファＢＦを高駆動モードに固定設定するようにしても良い。すなわち、駆動制御回路１５０は、アドレス行程Ｗでは、入力映像信号における画面垂直方向での周波数に応じて、その周波数が所定周波数よりも高い場合には出力バッファＢＦを高駆動モードに設定し、低い場合には低駆動モードに設定させるべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。そして、サスティン行程Ｉでは、駆動制御回路１５０は、出力バッファＢＦ各々を高駆動モードに設定させるべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。
【図面の簡単な説明】
【００６７】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示される列電極駆動回路２０の内部構成の一例を示す図である。
【図３】電源ライン２上に生成されるパルス電源電圧の波形を示す図である。
【図４】図１に示される列電極駆動回路２０にて列電極Ｚに印加される画素データパルスの波形の一例を示す図である。
【図５】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成の一例を示す図である。
【図６】サブフィールド法に基づく発光駆動シーケンスを示す図である。
【図７】図５に示される列電極駆動回路２００の内部構成の一例を示す図である。
【図８】図７に示される出力バッファＢＦ1〜ＢＦm各々の内部構成の一例を示す図である。
【図９】入力映像信号における画面垂直方向での周波数が高い場合での電源回路２１及び出力バッファＢＦ各々の内部動作を示す図である。
【図１０】入力映像信号における画面垂直方向での周波数が低い場合での電源回路２１及び出力バッファＢＦ各々の内部動作を示す図である。
【図１１】図７に示される出力バッファＢＦ1〜ＢＦm各々の内部構成の他の一例を示す図である。
【図１２】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成の他の一例を示す図である。
【図１３】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成の他の一例を示す図である。
【図１４】図１３に示される列電極駆動回路２００の内部構成の一例を示す図である。
【符号の説明】
【００６８】
１０ ＰＤＰ
120〜122 垂直周波数判定回路
150 駆動制御回路
200 列電極駆動回路
【技術分野】
【０００１】
本発明は、容量性発光素子がマトリクス状に配列されている表示パネルの駆動装置に関する。
【背景技術】
【０００２】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
【０００３】
図１は、かかる表示パネルとしてＰＤＰを用いたプラズマディスプレイ装置の概略構成を示す図である（例えば、特許文献１の図３参照)。
【０００４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、互いに隣接する一対の行電極Ｘ及びＹにて画面の１表示ラインを為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を担う画素セルが形成される。
【０００５】
行電極駆動回路３０は、壁電荷の残留する画素セルのみを繰り返し放電させる維持パルスを生成してＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。行電極駆動回路４０は、全画素セルの状態を初期化するリセットパルス、画素データの書込対象とする表示ラインを順次選択する走査パルス、壁電荷の残留する画素セルのみを繰り返し放電させる維持パルスを生成して上記行電極Ｘ１〜Ｘｎに印加する。
【０００６】
駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットＤＢを得る。そして、駆動制御回路５０は、各表示ライン毎に、その表示ラインに属する第１列〜第ｍ列各々に対応した画素データビットＤＢ1〜ＤＢmを列電極駆動回路２０に供給する。更に、この間、駆動制御回路５０は、スイッチング信号ＳＷ１〜ＳＷ３を生成し、これらを列電極駆動回路２０に供給する。
【０００７】
列電極駆動回路２０は、スイッチング信号ＳＷ１〜ＳＷ３に基づき、駆動制御回路５０から１表示ライン分（ｍ個）の画素データビットＤＢが供給される度に、これら画素データビットＤＢ各々の論理レベルに対応したパルス電圧を有するｍ個の画素データパルスＤＰを生成し、夫々、列電極Ｚ１〜Ｚｍに印加する。すなわち、列電極駆動回路２０は、第１〜第ｎ表示ライン各々に対応した夫々ｍ個の画素データパルスを１表示ライン分（ｍ個）ずつ所定の画素データ周期毎に順次、列電極Ｚ１〜Ｚｍに印加して行くのである。例えば、列電極駆動回路２０は、先ず、第１画素データ周期において第１表示ラインに対応したｍ個の画素データパルスを列電極Ｚ１〜Ｚｍに印加し、次の第２画素データ周期において第２表示ラインに対応したｍ個の画素データパルスを列電極Ｚ１〜Ｚｍに印加するのである。 図２は、かかる列電極駆動回路２０の内部構成を示す図である。
【０００８】
図２に示すように、列電極駆動回路２０は、所定振幅のパルス電源電圧を発生して電源ライン２上に印加する電源回路２１と、かかるパルス電源電圧に基づいて画素データパルスＤＰを発生する画素データパルス発生回路２２から構成される。
【０００９】
電源回路２１は、図３に示す如く、画素データ周期ＣＹＣ毎に駆動行程Ｇ１〜Ｇ３なるシーケンスにてスイッチング素子Ｓ１〜Ｓ３各々をオン・オフ制御すべく駆動制御回路５０から供給されたスイッチング信号ＳＷ１〜ＳＷ３に応じて、ピーク電圧Ｖａを有するパルス電源電圧を発生し、これを電源ライン２に印加する。すなわち、駆動行程Ｇ１では、電源回路２１のスイッチング素子Ｓ１がオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。この際、画素データパルス発生回路２２のスイッチング素子ＳＷＺ1〜ＳＷＺmの内のＳＷＺｉがオン状態にあると、コンデンサＣ１の放電に伴う電流が、スイッチング素子Ｓ１、コイルＬ１、ダイオードＤ１、電源ライン２、及びこのスイッチング素子ＳＷＺｉを介してＰＤＰ１０の列電極Ｚｉに流れ込む。すると、列電極Ｚｉに寄生する負荷容量Ｃ０が充電され、この負荷容量Ｃ０内に電荷の蓄積が為される。かかるコンデンサＣ１の放電動作に伴って電源ライン２上の電圧は、コイルＬ１及び負荷容量Ｃ０による共振作用により徐々に上昇し、コンデンサの一端の電位Ｖcの２倍の電圧に到る。次に、駆動行程Ｇ２が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となるので、直流電源Ｂ１が発生した直流の電圧Ｖaが、スイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、上記電圧Ｖaが図３に示す如くパルス電源電圧のピーク電圧となる。電圧Ｖaが電源ライン２に印加されると、スイッチング素子ＳＷＺｉを介してＰＤＰ１０の列電極Ｚｉに電流が流れ、この列電極Ｚｉに寄生する負荷容量Ｃ０が充電されて電荷の蓄積が為される。次に、駆動行程Ｇ３が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、ＰＤＰ１０の負荷容量Ｃ０が放電を開始する。かかる放電により、列電極Ｚｉ、スイッチング素子ＳＷＺｉ、電源ライン２、コイルＬ２、ダイオードＤ２、及びスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負荷容量Ｃ０内に蓄積された電荷が、電源回路２１内に形成されているコンデンサＣ１に回収されるのである。このとき、コイルＬ２及び負荷容量Ｃ０で決まる時定数により、電源ライン２上の電圧は図３に示す如く徐々に低下する。この際、上述した如き電源ライン２上での緩やかな電位下降部分が、上記パルス電源電圧のリアエッジ部となる。
【００１０】
画素データパルス発生回路２２のスイッチング素子ＳＷＺi（i：１〜ｍ）は、供給された画素データビットＤＢが論理レベル「１」である場合にオン状態となり、電源ライン２上のパルス電源電圧を列電極Ｚiに印加する。これにより、高電圧の画素データパルスＤＰが列電極Ｚiに印加されることになる。又、画素データパルス発生回路２２のスイッチング素子ＳＷＺi0（i：１〜ｍ）は、供給された画素データビットＤＢが論理レベル「０」である場合にオン状態となり、列電極Ｚiに接地電位としての０ボルトを印加する。これにより、低電圧の画素データパルスＤＰが列電極Ｚiに印加されることになる。
【００１１】
図４は、ＰＤＰ１０の列電極Ｚi(ｉ：１〜ｍ)を抜粋して、列電極駆動回路２０が、第１〜第６表示ライン各々に対応した画素データパルスＤＰ1i〜ＤＰ6i各々を列電極Ｚiに順次印加する際の動作を示す図である。尚、図４においては、第１〜第６表示ライン各々に対応した画素データビットＤＢのビット系列が、 ［１、１、１、１、１、０］なる場合での動作を示している。
【００１２】
この際、第１〜第５表示ライン各々に対応した画素データビットＤＢが連続して論理レベル１であるので、この間、図４に示すように、スイッチング素子ＳＷＺiはオン状態、スイッチング素子ＳＷＺi0はオフ状態固定となる。よって、画素データ周期ＣＹＣ１〜ＣＹＣ５に亘って図３に示す如き動作が繰り返し実行されると、これらＣＹＣ１〜ＣＹＣ５各々の駆動行程Ｇ３で回収しきれなかった電荷が徐々にＰＤＰ１０の負荷容量Ｃ０内に蓄積されて行く。その結果、電源ライン２上に印加されたパルス電源電圧は、その最大電位Ｖaを維持しつつもその共振振幅Ｖ1が図４に示す如く徐々に小となる。これにより、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００１３】
そして、画素データ周期ＣＹＣ５の次の画素データ周期ＣＹＣ６にて、第６表示ラインに対応した論理レベル０の画素データビットＤＢが供給されると、上記スイッチング素子ＳＷＺiはオフ状態、スイッチング素子ＳＷＺi0はオン状態に切り替わる。スイッチング素子ＳＷＺi0がオン状態になることにより、列電極Ｚiは接地され、この列電極Ｚi上の電圧は０ボルトに推移する。ところが、図４のＥＧにて示す如く、列電極Ｚ上の電圧が比較的高電位の状態から０ボルトまで急峻に変化するとノイズが多く発生し、駆動回路が誤動作する恐れが生じるという問題が生じた。
【特許文献１】特開２００２−１５６９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、かかる問題を解決すべく為されたものであり、ノイズを低減させて誤動作の発生を抑制した表示パネルの駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１５】
請求項１記載による表示パネルの駆動装置は、複数の行電極と複数の列電極との各交叉部に容量性の画素セルが形成された表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、所定ピーク電圧を有するパルス電源電圧を発生して電源ラインに印加する電源回路と、前記パルス電源電圧に基づいて前記画素データに応じた電圧を有する画素データパルスを発生して前記列電極に印加する画素データパルス発生回路と、を備え、前記画素データパルス発生回路は、前記画素データに応じて前記電源ラインと前記列電極各々の内の１の列電極とを接続する第１スイッチと、前記画素データに応じて前記１の列電極を接地ラインに接続する第２スイッチとを含み、前記第２スイッチは、駆動モードに応じて前記接地ラインに送出する電流量を変更する。
【発明を実施するための最良の形態】
【００１６】
本発明においては、表示パネルの列電極各々の内の１の列電極とパルス電源電圧が印加されている電源ラインとを画素データに応じて接続する第１スイッチと、かかる１の列電極と接地ラインとを画素データに応じて接続する第２スイッチとにより、この１の列電極上に上記画素データに応じた画素データパルスを印加する。この際、上記第２スイッチは、画素データにおける画面垂直方向での周波数が低い場合には高い場合に比して小なる電流を接地ラインに送出するようにしている。これにより、画素データにおける画面垂直方向での周波数が低いが故にパルス電源電圧の振幅がそのピーク電圧を維持したまま小となった際に、列電極上に印加される画素データパルスが連続して高電圧の状態から低電圧（０ボルト）に切り替わった場合にも、緩やかに列電極上の電圧が推移することになる。よって、列電極上の電圧が急峻に高電圧状態から低電圧（０ボルト）に推移する場合に比して、この電圧変動時に発生するノイズが低減される。
【実施例】
【００１７】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１８】
図５は、表示パネルとしてＰＤＰを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【００１９】
図５において、プラズマディスプレイパネルとしてのＰＤＰ１０は、２次元表示画面の縦方向（垂直方向）に夫々伸長している列電極Ｚ１〜Ｚｍ、横方向（水平方向）に夫々伸長しており、且つＸ及びＹ交互に配置されている行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。尚、互いに隣接する一対の行電極Ｘ及びＹにて、ＰＤＰ１０の１表示ライン分の表示を行う。すなわち、ＰＤＰ１０は、行電極Ｘ１及びＹ１からなる第１表示ライン、行電極Ｘ2及びＹ2からなる第２表示ライン、・・・、行電極Ｘn及びＹnからなる第ｎ表示ラインを備えるのである。これら第１〜第ｎ表示ラインと、列電極Ｚ１〜Ｚｍとの間には放電ガスが封入された放電空間が設けられており、この放電空間を含む行電極と列電極との各交叉部に画素に対応した画素セルが形成される構造となっている。
【００２０】
行電極駆動回路３０は、後述する駆動制御回路１５０から供給された駆動制御信号に応じて、全画素セルの状態を初期化するリセットパルス、画素データの書込対象とする表示ラインを順次選択する走査パルス、壁電荷の残留する点灯モード状態の画素セルのみを繰り返しサスティン放電させるサスティンパルスを生成して、ＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。行電極駆動回路４０は、駆動制御回路１５０から供給された駆動制御信号に応じて、全画素セルの状態を初期化するリセットパルス、点灯モード状態の画素セルのみを繰り返しサスティン放電させるサスティンパルスを生成してＰＤＰ１０の行電極Ｘ１〜Ｘｎに印加する。
【００２１】
画素データ変換回路１００は、入力映像信号を各画素毎のＮビットの画素データに変換して得た画素データＰＤを垂直方向周波数判定回路１２０及び駆動制御回路１５０に供給する。
【００２２】
垂直周波数判定回路１００は、Ｎビットの上記画素データＰＤにおける各ビット桁（第１〜第Ｎビット）毎に、画面垂直方向における画素データビット系列の周波数が所定周波数よりも低いか否かを判定して判定結果（以下、垂直周波数判定結果と称する）を得る。例えば、垂直周波数判定回路１００は、各列毎の第１〜第ｎ表示ライン各々に対応したｎ個の連続した画素データビットによる系列中において、画素データビットが所定回数（例えば４回）よりも多く連続して同一の論理レベルとなる区間に対しては、画素データビット系列における画面垂直方向での周波数が所定周波数よりも低いと判定する。一方、各列毎の第１〜第ｎ表示ライン各々に対応したｎ個の連続した画素データビットによる系列中において、同一の論理レベルとなる画素データビットが連続する回数が所定回数（例えば４回）よりも少ない場合には、垂直周波数判定回路１００は、画素データビット系列における画面垂直方向での周波数が所定周波数よりも高いと判定する。そして、垂直周波数判定回路１００は、上記の如き第１〜第Ｎビット毎の垂直周波数判定結果を、後述するサブフィールドＳＦ１〜ＳＦ（Ｎ）各々に対応した垂直周波数判定結果として示す垂直周波数判定信号ＶＤ1〜ＶＤNを駆動制御回路１５０に供給する。例えば、垂直周波数判定回路１００は、画素データＰＤの第１ビットからなる画素データビット群における画面垂直方向でのビット系列の周波数が所定周波数よりも低い場合には論理レベル０、高い場合には論理レベル１の垂直周波数判定結果を、サブフィールドＳＦ１に対応した垂直周波数判定信号ＶＤ1として生成する。要するに、垂直周波数判定回路１００は、入力映像信号（画素データＰＤ）における画面垂直方向での周波数が所定周波数よりも低いか否かを判定し、その判定結果を駆動制御回路１５０に供給するのである。
【００２３】
駆動制御回路１５０は、図６に示す如きサブフィールド法に基づく発光駆動シーケンスに従って、単位表示期間（１フィールド又は１フレーム表示期間）毎のＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、アドレス行程Ｗ及びサスティン行程Ｉを夫々実行する。この際、駆動制御回路１５０は、１フィールド（又は１フレーム）分の画素データＰＤの各々をビット桁毎に分離し、第１ビット桁の画素データビット群をサブフィールドＳＦ１、第２ビット桁の画素データビット群をサブフィールドＳＦ２、第３ビット桁の画素データビット群をサブフィールドＳＦ３、・・・、第Ｎビット桁の画素データビット群をサブフィールドＳＦ（Ｎ）に夫々割り当てる。ここで、各サブフィールドのアドレス行程Ｗにおいて、駆動制御回路１５０は、そのサブフィールドに割り当てられた画素データビット群中から第１〜第Ｎ表示ラインへ向けて１表示ライン分（ｍ個）ずつ順次、画素データビットを取り出し、夫々画素データビットＤＢ1〜ＤＢmとして列電極駆動回路２００に供給する。この間、駆動制御回路１５０は、図３に示すシーケンスにてスイッチング素子をオン・オフ制御すべきスイッチング信号ＳＷ１〜ＳＷ３を列電極駆動回路２００に供給しつつ、各表示ライン毎の画素データビットＤＢの印加タイミングに同期させて上記走査パルスを行電極Ｙ1〜Ｙnへと順次印加させるべき駆動制御信号を行電極駆動回路３０に供給する。
【００２４】
更に、駆動制御回路１５０は、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内のＳＦK（Ｋ：１〜Ｎ）のアドレス行程Ｗにおいて、垂直周波数判定信号ＶＤKにて示される垂直周波数判定結果に応じた駆動モード指定信号ＧＳを生成し、これを列電極駆動回路２００に供給する。すなわち、垂直周波数判定信号ＶＤKにて示される垂直周波数判定結果が論理レベル１、つまり画素データビット群による画面垂直方向での周波数が所定周波数よりも高い場合には、駆動制御回路１５０は、高駆動モードを指定すべき論理レベル１の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。一方、かかる画素データビット群による画面垂直方向での周波数が所定周波数よりも低い場合には、駆動制御回路１５０は、低駆動モードを指定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。
【００２５】
列電極駆動回路２００は、駆動制御回路１５０から供給された画素データビットＤＢ1〜ＤＢm各々の論理レベルに対応したパルス電圧を有するｍ個の画素データパルスを生成し、列電極Ｄ１〜Ｄｍに夫々印加する。すなわち、列電極駆動回路２００は、図６に示す如き各サブフィールドのアドレス行程Ｗにおいて、先ず、第１表示ラインに対応したｍ個の画素データパルスを列電極Ｄ１〜Ｄｍに夫々印加し、次に、第２表示ラインに対応したｍ個の画素データパルスを列電極Ｄ１〜Ｄｍに夫々印加する。以下、同様にして、列電極駆動回路２００は、第３〜第ｎ表示ライン各々に対応した画素データパルスを１表示ライン分（ｍ個）ずつ順次、列電極Ｄ１〜Ｄｍに印加してゆく。この際、上述した如き走査パルスが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交叉部の画素セルにのみアドレス放電が生起され、その画素セル内に壁電荷が形成される（又は残存していた壁電荷が消去される）。一方、走査パルスと同時に低電圧の画素データパルスが印加された画素セルにおいては、アドレス放電が生起されないので、その直前までの壁電荷形成状態を維持する。すなわち、アドレス行程Ｗでは、画素データに応じて画素セルの各々を選択的に放電させることにより、各画素セルを１表示ライン分ずつ順次、壁電荷の形成された点灯モード状態及び壁電荷が存在しない消灯モード状態の内の一方に設定する、いわゆる画素データの書込を行うのである。
【００２６】
図７は、かかる列電極駆動回路２００の内部構成を示す図である。
【００２７】
図７において、列電極駆動回路２００は、電源回路２１及び画素データパルス発生回路２２０から構成される。
【００２８】
電源回路２１におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに設定されている接地ラインに接続されている。スイッチング素子Ｓ１は、上記駆動制御回路１５０から論理レベル０のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが１である場合にはオン状態となって、上記コンデンサＣ１の他端に生じた電圧をコイルＬ１及びダイオードＤ１を介して電源ライン２上に印加する。これによりコンデンサＣ１は放電を開始し、その放電により生じた電圧が電源ライン２上に印加される。スイッチング素子Ｓ２は、上記駆動制御回路１５０から論理レベル０のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ２が論理レベル１である場合にはオン状態となって上記電源ライン２上の電圧をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、上記電源ライン２上の電圧によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路１５０から論理レベル０のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ３が論理レベル１である場合にはオン状態となって直流電源Ｂ１が発生した電源電圧Ｖaを電源ライン２上に印加する。尚、この直流電源Ｂ１の負側端子は、上記ＰＤＰ接地電位Ｖｓに設定されている接地ラインに接続されている。
【００２９】
電源回路２１は、図３に示す如く、画素データ周期ＣＹＣ毎に駆動行程Ｇ１〜Ｇ３なるシーケンスにてスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御させるべきスイッチング信号ＳＷ１〜ＳＷ３に応じて、ピーク電圧Ｖａを有するパルス電源電圧を発生し、これを電源ライン２に印加する。尚、電源回路２１は、上記画素データビットによる画面垂直方向での周波数が低いほど、つまり各列電極上において隣接する表示ライン各々に属する画素セルに対応した画素データビットが連続して同一の論理レベルとなる数が多いほど、上記パルス電源電圧のピーク電圧Ｖａを維持しつつもその振幅を小にする。
【００３０】
画素データパルス発生回路２２０は、駆動制御回路１５０から供給された画素データビットＤＢ１〜ＤＢｍに応じて、夫々個別に画素データパルスを発生してＰＤＰ１０の列電極Ｚ１〜Ｚｍ各々に供給する出力バッファＢＦ１〜ＢＦｍからなる。例えば、出力バッファＢＦ１は、画素データビットＤＢ１が論理レベル１である場合には低電圧（ＰＤＰ接地電位Ｖs）の画素データパルスを列電極Ｚ１に印加する。一方、画素データビットＤＢ１が論理レベル０である場合には、出力バッファＢＦ１は、電源ライン２上の上記パルス電源電圧を有する、いわゆる高電圧の画素データパルスを列電極Ｚ１に印加する。又、出力バッファＢＦ2は、画素データビットＤＢ2が論理レベル１である場合には低電圧（ＰＤＰ接地電位Ｖs）の画素データパルスを列電極Ｚ2に印加する。一方、画素データビットＤＢ2が論理レベル０である場合には、出力バッファＢＦ2は、上記パルス電源電圧を有する、いわゆる高電圧の画素データパルスを列電極Ｚ2に印加する。
【００３１】
尚、出力バッファＢＦ１〜ＢＦｍの各々は、駆動制御回路１５０から供給された駆動モード指定信号ＧＳに応じて、上記の如き低電圧の画素データパルス印加時における電流駆動能力（低駆動モード、高駆動モード）が設定される。
【００３２】
図８は、出力バッファＢＦ１〜ＢＦｍ各々の内部構成の一例を示す図である。
【００３３】
図８に示されるように、出力バッファＢＦ１〜ＢＦｍの各々は、スイッチユニットＳＷＺi及びＳＷＺiOから構成されている。
【００３４】
スイッチユニットＳＷＺiは、夫々のソース端Ｓが上記電源ライン２に共通に接続されており、且つ夫々のドレイン端Ｄが１つの列電極Ｚに共通に接続されているｐチャンネル型のＭＯＳトランジスタＱＡ1〜ＱＡ3を備える。これらトランジスタＱＡ1〜ＱＡ3各々のゲート端Ｇには、駆動制御回路１５０から供給された画素データビットＤＢの論理レベルに対応した電圧が共通に供給される。トランジスタＱＡ1〜ＱＡ3の各々は、この画素データビットＤＢが論理レベル１である場合には同時にオフ状態となる一方、論理レベル０である場合には同時にオン状態となり、夫々が電源ライン２上の電圧を列電極Ｚに印加する。この際、トランジスタＱＡ1〜ＱＡ3各々は、同一の電流駆動能力を有する。つまり、スイッチユニットＳＷＺiは、単一のトランジスタＱＡに比して３倍の電流を列電極Ｚに供給する電流駆動能力を有するのである。
【００３５】
一方、スイッチユニットＳＷＺiOは、夫々のソース端Ｓが上記列電極Ｚに共通に接続されており、且つ夫々のドレイン端Ｄが接地ラインに接続されているｎチャンネル型のＭＯＳトランジスタＱＢ1〜ＱＢ3と、アンド回路ＡＮ１とを備える。トランジスタＱＢ1のゲート端Ｇには、駆動制御回路１５０から供給された画素データビットＤＢの論理レベルに対応した電圧が供給される。よって、トランジスタＱＢ1は、画素データビットＤＢが論理レベル０である場合にはオフ状態となる一方、論理レベル１である場合にはオン状態となって列電極Ｚを接地ラインに接続する。一方、トランジスタＱＢ2及びＱＢ3各々のゲート端Ｇには、アンド回路ＡＮ１から出力された電圧が印加される。この際、アンド回路ＡＮ１は、上記駆動モード指定信号ＧＳが論理レベル１である場合には、画素データビットＤＢの論理レベルに対応した電圧をトランジスタＱＢ2及びＱＢ3各々のゲート端Ｇに供給する。一方、駆動モード指定信号ＧＳが論理レベル０である場合には、アンド回路ＡＮ１は、上記画素データビットＤＢの論理レベルに拘わらず、論理レベル０に対応した電圧をトランジスタＱＢ2及びＱＢ3各々のゲート端Ｇに供給する。
【００３６】
すなわち、スイッチユニットＳＷＺiOは、論理レベル１の駆動モード指定信号ＧＳが供給された場合には、トランジスタＱＢ1〜ＱＢ3の全てがスイッチング動作可能な状態となる高駆動モードに設定されるのである。高駆動モードでは、スイッチユニットＳＷＺiOは、そのオン状態時において、トランジスタＱＢ1〜ＱＢ3の全てがオン状態となる。よって、ＰＤＰ１０の負荷容量Ｃoに蓄積されている電荷に伴う電流は、３つのトランジスタＱＢ1〜ＱＢ3各々を介して接地ラインに流れ込んでこれを消費させる。従って、高駆動モードにおいてスイッチユニットＳＷＺiOは、比較的大電流を接地ラインに流すことになるので、列電極Ｚ上の電圧は直ちに接地電位（０ボルト）に推移する。
【００３７】
一方、論理レベル０の駆動モード指定信号ＧＳが供給された場合、スイッチユニットＳＷＺiOは、トランジスタＱＢ1〜ＱＢ3の内のＱＢ1のみがスイッチング動作可能な状態となる低駆動モードに設定される。よって、低駆動モードでは、スイッチユニットＳＷＺiOは、そのオン状態時において、トランジスタＱＢ1のみがオン状態となる。よって、ＰＤＰ１０の負荷容量Ｃoに蓄積されている電荷に伴う電流は、トランジスタＱＢ1のみを介して接地ラインに流れ込んでこれを消費させることになる。つまり、低駆動モードではスイッチユニットＳＷＺiOが接地ラインに流す電流量が小となるので、高駆動モードで動作している場合に比して列電極Ｚ上の電圧は緩やかに接地電位（０ボルト）に推移する。
【００３８】
以上の如く、出力バッファＢＦ１〜ＢＦｍの各々は、スイッチユニットＳＷＺi及びＳＷＺiOの内のＳＷＺiOの電流駆動能力（低駆動モード、高駆動モード）を、駆動モード指定信号ＧＳに応じて変更するようにしている。つまり、スイッチユニットＳＷＺiOは、入力映像信号（画素データビットＤＢ）の画面垂直方向での周波数が低い場合には高い場合に比して、列電極Ｚを接地ラインに接続した際に流すべき電流量を低くするように、その電流駆動能力が変更可能な構成となっているのである。
【００３９】
以下に、図７及び図８に示される列電極駆動回路２００の動作について図９及び図１０を参照しつつ説明する。
【００４０】
尚、図９は、画素データビットＤＢによる画面垂直方向での周波数が所定周波数よりも高い場合での動作を示し、図１０は、画素データビットＤＢによる画面垂直方向での周波数が所定周波数よりも低い場合での動作を示すものである。又、図９及び図１０は共に、列電極Ｚ1〜Ｚmの内から列電極Ｚ1のみを抜粋して、列電極Ｚ上での電圧推移、電源ライン２上での電圧推移、及び出力バッファＢＦ1のスイッチユニットＳＷＺi及びＳＷＺiO各々の内部動作を示している。
【００４１】
先ず、画面垂直方向での周波数が高い画素データビットＤＢの系列として、図９に示す如き［１、０、１、０、１、０]を列電極駆動回路２００に供給する場合、駆動制御回路１５０は、高駆動モードを指定すべき論理レベル１の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。すなわち、この際、画素データビットＤＢ系列による同一論理レベルの連続回数は１回であり、これは所定回数４回よりも少ないので、駆動制御回路１５０は、高駆動モードを指定すべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。かかる駆動モード指定信号ＧＳに応じて、図８に示す如き出力バッファＢＦにおけるスイッチユニットＳＷＺiOのトランジスタＱＢ1〜ＱＢ3の全てが有効となり、このスイッチユニットＳＷＺiOは高駆動モードとなる。更に、駆動制御回路１５０は、図９に示す如き各画素データビットＤＢの印加周期である画素データ周期ＣＹＣ１〜ＣＹＣ６各々毎に、駆動行程Ｇ１〜Ｇ３なるシーケンスにて電源回路２１のスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御すべきスイッチング信号ＳＷ１〜ＳＷ３を列電極駆動回路２００に供給する。
【００４２】
ここで、図９における画素データ周期ＣＹＣ１、ＣＹＣ３及びＣＹＣ５の各々では、論理レベル０の画素データビットＤＢに応じて、出力バッファＢＦのスイッチユニットＳＷＺｉにおけるトランジスタＱＡ1〜ＱＡ3の全てが同時にオン状態となる。よって、画素データ周期ＣＹＣ１、ＣＹＣ３及びＣＹＣ５各々では、駆動行程Ｇ１において電源回路２１のスイッチング素子Ｓ１がオン状態になると、コンデンサＣ１に蓄えられていた電荷が放電され、その放電電流がスイッチング素子Ｓ１、コイルＬ１、ダイオードＤ１、電源ライン２及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに流れ込む。すると、列電極Ｚに寄生する負荷容量Ｃ０が充電され、この負荷容量Ｃ０内に電荷の蓄積が為される。この際、コイルＬ１及び負荷容量Ｃ０の共振作用により、電源ライン２上の電圧は徐々に上昇し、この電圧上昇区間がパルス電源電圧の立ち上がりエッジ部となる。次に、駆動行程Ｇ２においてスイッチング素子Ｓ３がオン状態になると、電源Ｂ１による電圧Ｖaがスイッチング素子Ｓ３、電源ライン２、及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに印加される。この際、電源ライン２上に印加された電圧Ｖaがパルス電源電圧のピーク電圧となる。尚、かかる電圧印加により、電源ライン２に寄生する容量Ｃe及び列電極Ｚに寄生する負荷容量Ｃ０の各々において電荷の蓄積が為される。そして、駆動行程Ｇ３においてスイッチング素子Ｓ２がオン状態になると、ＰＤＰ１０の負荷容量Ｃ０が放電を開始して、その放電電流が、列電極Ｚ、出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3、電源ライン２、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ、このコンデンサＣ１が充電される。すなわち、ＰＤＰ１０の負荷容量Ｃ０にて蓄積された電荷がコンデンサＣ１に回収されるのである。この際、コイルＬ２及び負荷容量Ｃ０にて決定する時定数により、電源ライン２及び列電極Ｚ上の電圧は徐々に低下する。かかる電圧下降区間がパルス電源電圧の立ち下がりエッジ部となる。
【００４３】
よって、図９における画素データ周期ＣＹＣ１、ＣＹＣ３及びＣＹＣ５の各々では、論理レベル０の画素データビットＤＢに応じて、電源ライン２上に生成されたパルス電源電圧に基づく高電圧の画素データパルスＤＰHが列電極Ｚに印加されることになる。
【００４４】
一方、図９に示される画素データ周期ＣＹＣ２、ＣＹＣ４及びＣＹＣ６の各々では、論理レベル１の画素データビットＤＢに応じて、スイッチユニットＳＷＺｉOにおけるトランジスタＱＢ1〜ＱＢ3の全てが同時にオン状態となる。よって、これら画素データ周期ＣＹＣ２、ＣＹＣ３及びＣＹＣ５各々では、図９に示す如く電源ライン２上にパルス電源電圧が生成されていても、列電極Ｚが接地電位（０ボルト）に設定されるので、図９に示す如き低電圧の画素データパルスＤＰLが列電極Ｚに印加されることになる。尚、列電極Ｚが接地電位（０ボルト）に設定されることにより、ＰＤＰ１０の負荷容量Ｃ０に蓄積されている電荷に伴う電流がスイッチユニットＳＷＺｉOのトランジスタＱＢ1〜ＱＢ3各々に流れ込んで消費される。
【００４５】
次に、画面垂直方向での周波数が低い画素データビットＤＢの系列として、図１０に示す如き［１、１、１、１、１、０]を列電極駆動回路２００に供給する場合、駆動制御回路１５０は、低駆動モードを指定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。すなわち、この際、論理レベル１の画素データビットＤＢの連続回数が５回であり、これは所定回数４回よりも多いので、駆動制御回路１５０は、低駆動モードを指定すべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。かかる駆動モード指定信号ＧＳに応じて、図８に示す如き出力バッファＢＦにおけるスイッチユニットＳＷＺiOのトランジスタＱＢ1〜ＱＢ3各々の内のＱＢ2及びＱＢ3が、オフ状態固定、つまり無効状態となる。すなわち、この際、スイッチユニットＳＷＺiOは、そのオン状態時において、トランジスタＱＢ1〜ＱＢ3各々の内のＱＢ1のみが電流を出力する低駆動モードとなる。更に、駆動制御回路１５０は、図１０に示す如き各画素データビットＤＢの印加周期である画素データ周期ＣＹＣ１〜ＣＹＣ６各々毎に、駆動行程Ｇ１〜Ｇ３なるシーケンスにて電源回路２１のスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御すべきスイッチング信号ＳＷ１〜ＳＷ３を列電極駆動回路２００に供給する。
【００４６】
ここで、図１０における画素データ周期ＣＹＣ１〜ＣＹＣ５の各々では、論理レベル０の画素データビットＤＢに応じて、スイッチユニットＳＷＺｉにおけるトランジスタＱＡ1〜ＱＡ3の全てが同時にオン状態となる。よって、画素データ周期ＣＹＣ１〜ＣＹＣ５各々では、駆動行程Ｇ１にて電源回路２１のスイッチング素子Ｓ１がオン状態になると、コンデンサＣ１に蓄えられていた電荷が放電され、その放電電流がスイッチング素子Ｓ１、コイルＬ１、ダイオードＤ１、電源ライン２及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに流れ込む。すると、列電極Ｚに寄生する負荷容量Ｃ０が充電され、この負荷容量Ｃ０内に電荷の蓄積が為される。この際、コイルＬ１及び負荷容量Ｃ０の共振作用により、電源ライン２上の電圧は徐々に上昇する。この電圧上昇区間がパルス電源電圧の立ち上がりエッジ部となる。次に、駆動行程Ｇ２においてスイッチング素子Ｓ３がオン状態になると、電源Ｂ１による電圧Ｖaがスイッチング素子Ｓ３、電源ライン２、及び出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3各々を介してＰＤＰ１０の列電極Ｚに印加される。この際、電源ライン２上に印加された電圧Ｖaがパルス電源電圧のピーク電圧となる。尚、かかる電圧印加により、電源ライン２に寄生する容量Ｃe及び列電極Ｚに寄生する負荷容量Ｃ０の各々において電荷の蓄積が為される。そして、駆動行程Ｇ３においてスイッチング素子Ｓ２がオン状態になると、ＰＤＰ１０の負荷容量Ｃ０が放電を開始して、その放電電流が、列電極Ｚ、出力バッファＢＦのトランジスタＱＡ1〜ＱＡ3、電源ライン２、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ、このコンデンサＣ１が充電される。すなわち、ＰＤＰ１０の負荷容量Ｃ０にて蓄積された電荷がコンデンサＣ１に回収されるのである。この際、コイルＬ２及び負荷容量Ｃ０にて決定する時定数により、電源ライン２及び列電極Ｚ上の電圧は徐々に低下する。ところが、図１０に示すように画素データ周期ＣＹＣ１〜ＣＹＣ５に亘り連続して画素データビットＤＢが論理レベル１となる場合、この間、スッチングユニットＳＷＺｉOのトランジスタＱＢ1がオン状態になることはないので、ＰＤＰ１０の負荷容量Ｃ０に蓄積されている電荷の消費が為されなくなる。よって、画素データ周期ＣＹＣ１〜ＣＹＣ５各々の駆動行程Ｇ２において電源ライン２に印加された電圧Ｖaに伴う電荷が徐々に電源ライン２上の容量Ｃe及びＰＤＰ１０の負荷容量Ｃ０に夫々蓄積されて行く。これにより、駆動行程Ｇ３において、電源ライン２上の容量Ｃe及びＰＤＰ１０の負荷容量Ｃ０に夫々蓄積されている電荷をコンデンサＣ１に回収させるべき駆動が実施されても、コンデンサＣ１がこれを回収しきれなくなる。従って、図１０に示す如く、電源ライン２上に印加されたパルス電源電圧は、そのピーク電圧Ｖaを維持しつつもその共振振幅Ｖ1が徐々に小となる。これにより、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００４７】
そして、画素データ周期ＣＹＣ６において、論理レベル１の画素データビットＤＢに応じて、出力バッファＢＦのスイッチユニットＳＷＺiOがオン状態となる。これにより、ＰＤＰ１０の負荷容量Ｃoに蓄積されていた電荷に伴う電流が列電極Ｚを介してスイッチユニットＳＷＺiOに流れ込んで消費され、列電極Ｚ上の電圧が接地電位（０ボルト）に推移する。この際、スイッチユニットＳＷＺiOは、低駆動モードに設定されているので、ＰＤＰ１０の負荷容量Ｃoに蓄積されていた電荷に伴う電流はトランジスタＱＢ1〜ＱＢ3の内のＱＢ1のみに流れて消費される。
【００４８】
よって、図１０のＥＧにて示す如く、列電極Ｚ上の電圧は、トランジスタＱＢ1〜ＱＢ3の全てに電流が流れる高駆動モード時に比して緩やかに接地電位（０ボルト）に推移してゆく。従って、列電極Ｚ上の電圧が高電圧状態から急峻に接地電位（０ボルト）に推移する場合に比して、この電圧変動時に発生するノイズが低減される。
【００４９】
尚、上記実施例において、出力バッファＢＦにおけるスイッチユニットＳＷＺiOは、低駆動モード時にはトランジスタＱＢ1〜ＱＢ3の内のＱＢ1のみを有効にするようにしているが、ＱＢ1及びＱＢ2を有効にするようにしても良い。 図１１は、かかる点に鑑みて為された出力バッファＢＦ１〜ＢＦｍ各々の他の内部構成の一例を示す図である。
【００５０】
図１１において、スイッチユニットＳＷＺiがトランジスタＱＡ1〜ＱＡ3にて構成され、スイッチユニットＳＷＺiOがトランジスタＱＢ1〜ＱＢ3と、アンド回路ＡＮ１とによって構成される点は、図８に示されるものと同一である。ただし、図１１に示される構成では、スイッチユニットＳＷＺiOのアンド回路１は、その出力信号をトランジスタＱＢ1〜ＱＢ3の内のＱＢ3のゲート端子のみに供給するようにしている。つまり、図１１において、アンド回路ＡＮ１は、低駆動モードを示す論理レベル０の駆動モード指定信号ＧＳに応じて、トランジスタＱＢ1〜ＱＢ3の内のＱＢ3のみをスイッチング動作不能状態に設定するのである。すなわち、スイッチユニットＳＷＺiOは、低駆動モード時には、トランジスタＱＢ1〜ＱＢ3の内のＱＢ1及びＱＢ2がスイッチング動作可能状態になるのである。
【００５１】
又、上記実施例においては、入力映像信号（画素データビットＤＢ）における画面垂直方向での周波数が所定周波数よりも低いか否かの判定を、画素データビットＤＢの系列自体で行うようにしているが、その他の方法で行うようにしても良い。
【００５２】
例えば、電源ライン２上に生成された図１０に示す如きパルス電源電圧の共振振幅Ｖ1の中心電圧Ｖc（一点鎖線にて示す）に基づいて、入力映像信号における画面垂直方向での周波数が所定周波数よりも低いか否かの判定を行う。すなわち、画面垂直方向での周波数が低い、つまり画素データビットＤＢ系列による単位時間あたりの論理レベルの変化回数が少ないほど、図１０に示す如くパルス電源電圧の共振振幅Ｖ1の中心電圧Ｖc（一点鎖線にて示す）が高くなる。そこで、中心電圧Ｖcが所定電圧よりも高くなった場合には入力映像信号における画面垂直方向での周波数が所定周波数よりも低いと判断するのである。
【００５３】
図１２は、かかる点に鑑みて為されたプラズマディスプレイ装置の他の構成を示す図である。
【００５４】
尚、図１２に示されるプラズマディスプレイ装置においては、垂直周波数判定回路１２１を除く他の構成については、図５に示されるものと同一であるので動作説明は省略する。
【００５５】
図１２における垂直周波数判定回路１２１は、図７に示す如き列電極駆動回路２００の電荷回収用のコンデンサＣ１の一端に生じた電圧ＶCPが所定電圧よりも高いか否かの判定を行う。すなわち、コンデンサＣ１の一端の電圧ＶCPが、パルス電源電圧の共振振幅Ｖ1の中心電圧ＶC（図１０の一点鎖線にて示す）と等しいことから、垂直周波数判定回路１２１は、この電圧ＶCPが所定電圧よりも高い場合には、入力映像信号における画面垂直方向での周波数が所定周波数よりも低いと判定する。一方、この電圧ＶCPが所定電圧よりも低い場合には、垂直周波数判定回路１２１は、入力映像信号における画面垂直方向での周波数が所定周波数よりも高いと判定する。垂直周波数判定回路１２１は、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々毎に上記の如き判定を行い、その判定結果を各サブフィールド毎に示す垂直周波数判定信号ＶＤ1〜ＶＤNを駆動制御回路１５０に供給するのである。
【００５６】
又、上述した如き入力映像信号（画素データビットＤＢ）における画面垂直方向での周波数が所定周波数よりも低いか否かの判定を、図７に示す如き電源回路２１の電源Ｂ１から送出される電流量に基づいて行うようにしても良い。
【００５７】
図１３は、かかる点に鑑みて為されたプラズマディスプレイ装置の更に他の構成を示す図である。
【００５８】
尚、図１３に示されるプラズマディスプレイ装置においては、垂直周波数判定回路１２２及び列電極駆動回路２０１を除く他の構成については、図５に示されるものと同一であるので動作説明は省略する。
【００５９】
図１４は、かかる列電極駆動回路２０１の内部構成を示す図である。
【００６０】
尚、図１４に示される列電極駆動回路２０１においては、電源回路２１の電源Ｂ１及びスイッチング素子Ｓ３間に電流検出用のダミー抵抗ＤＲを設けたものであり、その他の構成は図７に示されるものと同一である。
【００６１】
この際、図１３に示される垂直周波数判定回路１２２は、図１４に示されるダミー抵抗ＤＲの両端電圧に基づいて電源Ｂ１及びスイッチング素子Ｓ３間に流れる電流を測定する。そして、垂直周波数判定回路１２２は、測定した電流量に基づいて、入力映像信号における画面垂直方向での周波数が所定周波数よりも低いか否かの判定をサブフィールドＳＦ１〜ＳＦ（Ｎ）各々毎に行い、その判定結果を各サブフィールド毎に示す垂直周波数判定信号ＶＤ1〜ＶＤNを駆動制御回路１５０に供給する。
【００６２】
又、上記実施例では、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のアドレス行程Ｗにおいて各出力バッファＢＦの駆動能力を制御するようにしているが、サスティン行程Ｉにおいても出力バッファＢＦの駆動能力制御を実施するようにしても良い。
【００６３】
この際、例えば、駆動制御回路１５０は、出力バッファＢＦ1〜ＢＦn各々のスイッチユニットＳＷＺiOを全てオン状態に設定させるべき論理レベル１の画素データビットＤＢ1〜ＤＢmを、サスティン行程Ｉの実行期間中に亘り列電極駆動回路２００に供給する。この間、サスティン行程Ｉでは、ＰＤＰ１０の行電極Ｘ及びＹに交互に繰り返しサスティンパルスが印加され、このサスティンパルスの印加に伴い出力バッファＢＦ1〜ＢＦn各々のスイッチユニットＳＷＺiOにも電流が流れ込む。よって、かかる電流の流れ込みにより、スイッチユニットＳＷＺiOが発熱してしまう。そこで、駆動制御回路１５０は、かかるサスティン行程Ｉの実行期間に亘り出力バッファＢＦ1〜ＢＦn各々を高駆動モードに設定させるべく、論理レベル１の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。これにより、サスティン行程ＩでのスイッチユニットＳＷＺiOの発熱が低減される。この際、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のアドレス行程Ｗでは、入力映像信号（画素データビットＤＢ）における画面垂直方向での周波数に拘わらず、出力バッファＢＦ1〜ＢＦn各々を低駆動モードに設定させるべく、論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給する。
【００６４】
このように、アドレス行程Ｗでは、出力バッファＢＦ1〜ＢＦnを低駆動モードに設定することによりＰＤＰ１０に印加されるパルスのエッジ部での電圧推移を緩やかにしてノイズ低減を図り、サスティン行程Ｉでは、全出力バッファＢＦ1〜ＢＦnを高駆動モードに設定することにより発熱量を抑えるのである。
【００６５】
尚、この際、アドレス行程Ｗの実施期間内において常時、出力バッファＢＦを低駆動モードに設定しておくのではなく、少なくともアドレス行程Ｗにおいて最後に為される画素データ書込動作時、つまり第ｎ表示ラインに属する画素セルに対する画素データ書込動作中だけ低駆動モードに設定するようにしても良い。すなわち、駆動制御回路１５０は、行電極Ｙ1〜Ｙn-1各々に走査パルスが印加されている期間中は出力バッファＢＦを高駆動モードに設定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給し、最終の行電極Ｙnに走査パルスが印加されている時だけ、出力バッファＢＦを低駆動モードに設定すべき論理レベル０の駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。
【００６６】
又、上述した如くアドレス行程Ｗ及びサスティン行程Ｉの双方で出力バッファＢＦの駆動能力の切換制御を実施するにあたり、アドレス行程Ｗでは、入力映像信号における画面垂直方向の周波数に応じて出力バッファＢＦの駆動モードを設定し、サスティン行程Ｉでは、出力バッファＢＦを高駆動モードに固定設定するようにしても良い。すなわち、駆動制御回路１５０は、アドレス行程Ｗでは、入力映像信号における画面垂直方向での周波数に応じて、その周波数が所定周波数よりも高い場合には出力バッファＢＦを高駆動モードに設定し、低い場合には低駆動モードに設定させるべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。そして、サスティン行程Ｉでは、駆動制御回路１５０は、出力バッファＢＦ各々を高駆動モードに設定させるべき駆動モード指定信号ＧＳを列電極駆動回路２００に供給するのである。
【図面の簡単な説明】
【００６７】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示される列電極駆動回路２０の内部構成の一例を示す図である。
【図３】電源ライン２上に生成されるパルス電源電圧の波形を示す図である。
【図４】図１に示される列電極駆動回路２０にて列電極Ｚに印加される画素データパルスの波形の一例を示す図である。
【図５】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成の一例を示す図である。
【図６】サブフィールド法に基づく発光駆動シーケンスを示す図である。
【図７】図５に示される列電極駆動回路２００の内部構成の一例を示す図である。
【図８】図７に示される出力バッファＢＦ1〜ＢＦm各々の内部構成の一例を示す図である。
【図９】入力映像信号における画面垂直方向での周波数が高い場合での電源回路２１及び出力バッファＢＦ各々の内部動作を示す図である。
【図１０】入力映像信号における画面垂直方向での周波数が低い場合での電源回路２１及び出力バッファＢＦ各々の内部動作を示す図である。
【図１１】図７に示される出力バッファＢＦ1〜ＢＦm各々の内部構成の他の一例を示す図である。
【図１２】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成の他の一例を示す図である。
【図１３】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成の他の一例を示す図である。
【図１４】図１３に示される列電極駆動回路２００の内部構成の一例を示す図である。
【符号の説明】
【００６８】
１０ ＰＤＰ
120〜122 垂直周波数判定回路
150 駆動制御回路
200 列電極駆動回路
【特許請求の範囲】
【請求項１】
複数の行電極と複数の列電極との各交叉部に容量性の画素セルが形成された表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、
所定ピーク電圧を有するパルス電源電圧を発生して電源ラインに印加する電源回路と、前記パルス電源電圧に基づいて前記画素データに応じた電圧を有する画素データパルスを発生して前記列電極に印加する画素データパルス発生回路と、を備え、
前記画素データパルス発生回路は、前記画素データに応じて前記電源ラインと前記列電極各々の内の１の列電極とを接続する第１スイッチと、前記画素データに応じて前記１の列電極を接地ラインに接続する第２スイッチとを含み、
前記第２スイッチは、駆動モードに応じて前記接地ラインに送出する電流量を変更することを特徴とする表示パネルの駆動装置。
【請求項２】
前記電源回路は、前記画素データにおける前記表示パネルの画面垂直方向での周波数が低くなるほど前記パルス電源電圧の振幅を前記所定ピーク電圧を維持したまま小にすることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記画素データにおける前記表示パネルの画面垂直方向での周波数に基づき前記駆動モードを指定する制御手段を、更に備えたことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
前記制御手段は、前記画素データにおける前記画面垂直方向での周波数が低い場合には高い場合に比して小なる電流を送出させるべき前記駆動モードを指定することを特徴とする請求項３記載の表示パネルの駆動装置。
【請求項５】
前記第２スイッチは、前記１の列電極及び前記接地ライン間において夫々並列に接続された複数のトランジスタからなり、
前記駆動モードに応じて前記トランジスタ各々の内でスイッチング動作が可能となるトランジスタの数が変更されることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項６】
前記画素データにおける前記表示パネルの画面垂直方向での周波数が低い場合には高い場合に比してスイッチング動作を可能とするトランジスタの数を小とすべき前記駆動モードを指定する制御手段、を更に備えたことを特徴とする請求項５記載の表示パネルの駆動装置。
【請求項７】
前記入力映像信号の単位表示期間を夫々が、前記画素データに応じて１表示ライン分毎に前記画素セル各々を点灯モード状態及び消灯モード状態の内の一方に設定する画素データ書込動作を行うアドレス期間と、前記点灯モードに設定されている前記画素セルのみを繰り返し発光させるサスティン期間とを含む複数のサブフィールドで構成し、
前記アドレス期間と前記サスティン期間とで異なる電流量を送出させるべき前記駆動モードを指定する制御手段を、更に備えたことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項８】
前記制御手段は、前記サスティン期間に比して前記アドレス期間において小なる電流を送出させるべき前記駆動モードを指定することを特徴とする請求項７に記載の表示パネルの駆動装置。
【請求項９】
前記制御手段は、前記アドレス期間では前記画素データにおける前記表示パネルの画面垂直方向での周波数が高い場合には低い場合に比して高い高電流を送出させるべき前記駆動モードを指定し、
前記サスティン期間では前記高電流を送出させるべき前記駆動モードを指定することを特徴とする請求項７に記載の表示パネルの駆動装置。
【請求項１０】
前記制御手段は、前記アドレス期間内において最後に為される前記画素データ書込動作時には前記アドレス期間内におけるその他の期間に比して低い電流を送出させるべき前記駆動モードを指定することを特徴とする請求項７に記載の表示パネルの駆動装置。
【請求項１１】
前記電源回路は、コンデンサと、前記コンデンサに蓄積されている電荷を放電せしめてこれを選択的に第１コイルを介して前記電源ラインに供給する第１スイッチング電流路と、前記所定ピーク電圧と同一の直流電圧を選択的に前記電源ラインに印加する第２スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ライン及び第２コイルを介して前記コンデンサに充電せしめる第３スイッチング電流路と、を含むことを特徴とする請求項１に記載の表示パネルの駆動装置。
【請求項１】
複数の行電極と複数の列電極との各交叉部に容量性の画素セルが形成された表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、
所定ピーク電圧を有するパルス電源電圧を発生して電源ラインに印加する電源回路と、前記パルス電源電圧に基づいて前記画素データに応じた電圧を有する画素データパルスを発生して前記列電極に印加する画素データパルス発生回路と、を備え、
前記画素データパルス発生回路は、前記画素データに応じて前記電源ラインと前記列電極各々の内の１の列電極とを接続する第１スイッチと、前記画素データに応じて前記１の列電極を接地ラインに接続する第２スイッチとを含み、
前記第２スイッチは、駆動モードに応じて前記接地ラインに送出する電流量を変更することを特徴とする表示パネルの駆動装置。
【請求項２】
前記電源回路は、前記画素データにおける前記表示パネルの画面垂直方向での周波数が低くなるほど前記パルス電源電圧の振幅を前記所定ピーク電圧を維持したまま小にすることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記画素データにおける前記表示パネルの画面垂直方向での周波数に基づき前記駆動モードを指定する制御手段を、更に備えたことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
前記制御手段は、前記画素データにおける前記画面垂直方向での周波数が低い場合には高い場合に比して小なる電流を送出させるべき前記駆動モードを指定することを特徴とする請求項３記載の表示パネルの駆動装置。
【請求項５】
前記第２スイッチは、前記１の列電極及び前記接地ライン間において夫々並列に接続された複数のトランジスタからなり、
前記駆動モードに応じて前記トランジスタ各々の内でスイッチング動作が可能となるトランジスタの数が変更されることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項６】
前記画素データにおける前記表示パネルの画面垂直方向での周波数が低い場合には高い場合に比してスイッチング動作を可能とするトランジスタの数を小とすべき前記駆動モードを指定する制御手段、を更に備えたことを特徴とする請求項５記載の表示パネルの駆動装置。
【請求項７】
前記入力映像信号の単位表示期間を夫々が、前記画素データに応じて１表示ライン分毎に前記画素セル各々を点灯モード状態及び消灯モード状態の内の一方に設定する画素データ書込動作を行うアドレス期間と、前記点灯モードに設定されている前記画素セルのみを繰り返し発光させるサスティン期間とを含む複数のサブフィールドで構成し、
前記アドレス期間と前記サスティン期間とで異なる電流量を送出させるべき前記駆動モードを指定する制御手段を、更に備えたことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項８】
前記制御手段は、前記サスティン期間に比して前記アドレス期間において小なる電流を送出させるべき前記駆動モードを指定することを特徴とする請求項７に記載の表示パネルの駆動装置。
【請求項９】
前記制御手段は、前記アドレス期間では前記画素データにおける前記表示パネルの画面垂直方向での周波数が高い場合には低い場合に比して高い高電流を送出させるべき前記駆動モードを指定し、
前記サスティン期間では前記高電流を送出させるべき前記駆動モードを指定することを特徴とする請求項７に記載の表示パネルの駆動装置。
【請求項１０】
前記制御手段は、前記アドレス期間内において最後に為される前記画素データ書込動作時には前記アドレス期間内におけるその他の期間に比して低い電流を送出させるべき前記駆動モードを指定することを特徴とする請求項７に記載の表示パネルの駆動装置。
【請求項１１】
前記電源回路は、コンデンサと、前記コンデンサに蓄積されている電荷を放電せしめてこれを選択的に第１コイルを介して前記電源ラインに供給する第１スイッチング電流路と、前記所定ピーク電圧と同一の直流電圧を選択的に前記電源ラインに印加する第２スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ライン及び第２コイルを介して前記コンデンサに充電せしめる第３スイッチング電流路と、を含むことを特徴とする請求項１に記載の表示パネルの駆動装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−１６３９２０（Ｐ２００７−１６３９２０Ａ）
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００５−３６１４３２（Ｐ２００５−３６１４３２）
【出願日】平成１７年１２月１５日（２００５．１２．１５）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１７年１２月１５日（２００５．１２．１５）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
[ Back to top ]