配線基板およびその製造方法
【課題】電気テスト用のプローブを半導体素子接続パッドに常に良好に接続することによって確実に電気テストを行なうことができる配線基板およびその製造方法を提供すること。
【解決手段】絶縁層4と配線導体層5とが交互に積層されており、最上層の絶縁層4上に半導体素子101の電極端子101aが接続される半導体素子接続パッド12がその側面および上面を最上層の絶縁層4上から突出させるようにして多数並んで配設されているとともに、最上層の絶縁層4上に半導体素子接続パッド12の側面を覆い、かつ半導体素子接続パッド12の上面を露出させるソルダーレジスト層6が被着されている配線基板であって、ソルダーレジスト層6は、前記側面の上端まで覆い、かつ半導体素子接続パッド12の間の上面が半導体素子接続パッド12の上面より凹んで形成されている。
【解決手段】絶縁層4と配線導体層5とが交互に積層されており、最上層の絶縁層4上に半導体素子101の電極端子101aが接続される半導体素子接続パッド12がその側面および上面を最上層の絶縁層4上から突出させるようにして多数並んで配設されているとともに、最上層の絶縁層4上に半導体素子接続パッド12の側面を覆い、かつ半導体素子接続パッド12の上面を露出させるソルダーレジスト層6が被着されている配線基板であって、ソルダーレジスト層6は、前記側面の上端まで覆い、かつ半導体素子接続パッド12の間の上面が半導体素子接続パッド12の上面より凹んで形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は配線基板およびその製造方法に関し、より詳細には、例えばペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。
【背景技術】
【0002】
従来から、半導体集積回路素子として、多数の電極端子を、その一方の主面の外周に沿って配設した、いわゆるペリフェラル型の半導体集積回路素子がある。このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法がある。フリップチップ接続は、配線基板上に設けた配線導体層の一部を半導体集積回路素子の電極端子の配置に対応した並びに露出させて半導体素子接続パッドとし、この半導体素子接続パッドと前記半導体集積回路素子の電極端子とを対向させるとともに両者を例えば半田層を介して電気的に接続する方法である。
【0003】
本出願人は、このようなペリフェラル型の半導体集積回路素子を搭載するのに好適な配線基板として、先に特許文献1に記載のような配線基板を開発した。図14は、ペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載した特許文献1に記載の配線基板の例を示す概略断面図であり、図15は、図14の配線基板を示す平面図である。なお、図14は図15におけるC−C切断線に対応している。また、図16は配線基板の要部拡大断面図である。図14,図15に示すように、この配線基板120は、上面から下面にかけてコア用の配線導体102が配設されたコア用の絶縁基板103を有している。このコア用の絶縁基板103の上下面には、ビルドアップ用の絶縁層104と、ビルドアップ用の配線導体層105とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層106が被着されている。
【0004】
コア用の絶縁基板103の上面から下面にかけては、複数のスルーホール107が形成されている。絶縁基板103の上下面およびスルーホール107の内面には、コア用の配線導体層102が被着されている。スルーホール107の内部には、埋め込み樹脂108が充填されている。ビルドアップ用の絶縁層104には、それぞれに複数のビアホール109が形成されている。各絶縁層104の表面およびビアホール109の内面には、ビルドアップ用の配線導体層105がそれぞれ被着形成されている。
【0005】
この配線導体層105のうち、配線基板120の上面側における最外層の絶縁層104上に被着された一部は、半導体素子接続用の帯状配線導体105Aをなす。この帯状配線導体105Aには、半導体集積回路素子101の電極端子101aがフリップチップ接続される導電突起から成る半導体素子接続パッド112が一部に形成されている。半導体素子接続パッド112は、複数横に並んだ状態でその上面のみがソルダーレジスト層106から露出している。この露出した半導体素子接続パッド112の上面に、半導体集積回路素子101の電極端子101aが半田等の接合金属を介して電気的に接続される。また、配線基板120の下面側における最外層の絶縁層104上に被着された一部が、外部電気回路基板の配線導体に電気的に接続される外部接続用の配線導体105Bを構成し、この外部接続用の配線導体105Bのうち、ソルダーレジスト層106から露出した露出部に、外部電気回路基板の配線導体が半田ボール111を介して電気的に接続される。
【0006】
このような配線基板120上に半導体集積回路素子101を実装するには、先ず、半導体素子接続パッド112上に半田層を形成する。次に、この半田層と半導体集積回路素子101の電極端子101aとを当接させた状態で加熱して半田層を溶融させることにより、半導体集積回路素子101の電極端子101aと半導体素子接続パッド112とを半田を介して電気的に接続する。その後、半導体集積回路素子101と配線基板120との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂(不図示)を充填し、半導体集積回路素子101が配線基板120上に実装される。
【0007】
この配線基板120によると、前記導電突起からなる半導体素子接続パッド112と、この半導体素子接続パッド112の上面に形成される半田層との接続信頼性に優れ、かつ半導体素子接続パッド112とソルダーレジスト層106との高低差が小さくなるので充填樹脂の充填性に優れ、狭ピッチな電極端子を有する半導体集積回路素子を微小な半田を介してフリップチップ搭載することができる。また、隣接する半導体素子接続パッド112間にソルダーレジスト層106が介在するので、半導体素子接続パッド112間の電気的絶縁信頼性に優れている。
【0008】
一方、製造された配線基板は、電気テスト用のプローブを用いて電気テストされる。例えば、特許文献1に記載の配線基板では、図16に示すように、電気テスト用のプローブPをソルダーレジスト層106から露出した各導電突起からなる半導体素子接続パッド112に接続させて電気テストを行う。ところが、一般に、電気テストに使用されるプローブPの径は、半導体素子接続パッド112の幅よりも大きく、しかも特許文献1に記載の配線基板120では導電突起からなる半導体素子接続パッド112の上面とその周囲のソルダーレジスト層106の高さが実質的に同じであることから、電気テスト用のプローブPを半導体素子接続パッド112の上面に接続する際、周りのソルダーレジスト層106上に電気テスト用のプローブPが乗り上げてしまい、その結果、電気テスト用のプローブPと半導体素子接続パッド112との電気的接続が阻害されてしまい、合格品であっても不良品とされる、いわゆる擬似不良による歩留り低下が大きくなっている。
【0009】
【特許文献1】特開2006−344664号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明の課題は、電気テスト用のプローブを半導体素子接続パッドに常に良好に接続することによって確実に電気テストを行なうことができる配線基板およびその製造方法を提供することである。
【課題を解決するための手段】
【0011】
本発明の配線基板は、絶縁層と配線導体層とが交互に積層されており、最上層の絶縁層上に半導体素子の電極端子が接続される前記配線導体層から成る半導体素子接続パッドがその側面および上面を前記最上層の絶縁層上から突出させるようにして多数並んで配設されているとともに、前記最上層の絶縁層上に前記半導体素子接続パッドの側面を覆い、かつ該半導体素子接続パッドの上面を露出させるソルダーレジスト層が被着されている配線基板であって、前記ソルダーレジスト層は、前記側面の上端まで覆い、かつ前記半導体素子接続パッドの間の上面が該半導体素子接続パッドの上面より凹んで形成されていることを特徴とするものである。
【0012】
また、本発明の配線基板の製造方法は、絶縁層と配線導体層とを交互に積層し、最上層の絶縁層上に前記配線導体層から成る半導体素子接続パッドを、その側面および上面が前記最上層の絶縁層上から突出するようにして複数並べで形成するとともに、前記最上層の絶縁層上に該半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、前記樹脂を研削することにより前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面を上端まで覆いかつ前記半導体素子接続パッドの間の上面が前記半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することを特徴とするものである。
【発明の効果】
【0013】
本発明の配線基板によれば、ソルダーレジスト層が半導体素子接続パッドの側面の上端まで覆い、かつ半導体素子接続パッドの間の上面が半導体素子接続パッドの上面より凹んで形成されていることから、半導体素子接続パッド間の電気的な絶縁信頼性が高いとともに電気テスト用のプローブを半導体素子接続パッドに接続する際に、電気テスト用のプローブが半導体素子接続パッドの周りのソルダーレジスト層上に乗り上げることはなく、常に確実な電気テストを行なうことができる。
【0014】
また、本発明の配線基板の製造方法によれば、最上層の絶縁層上に半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、前記樹脂を研削することにより半導体素子接続パッドの上面を露出させるとともに半導体素子接続パッドの側面を上端まで覆いかつ半導体素子接続パッドの間の上面が半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することから、半導体素子接続パッド間の電気的な絶縁信頼性が高いとともに電気テスト用のプローブを半導体素子接続パッドに接続する際に、電気テスト用のプローブが半導体素子接続パッドの周りのソルダーレジスト層上に乗り上げることはなく、常に確実な電気テストを行なうことが可能な配線基板を提供することができる。
【発明を実施するための最良の形態】
【0015】
<第1の実施形態>
以下、本発明にかかる配線基板の第1の実施形態について図面を参照して詳細に説明する。図1は、本実施形態にかかる配線基板を示す概略断面図である。図2は、図1に示す配線基板を示す平面図である。なお、図1は図2におけるA−A切断線に対応している。また、図3は図1に示す配線基板の要部拡大断面図である。図1,図2に示すように、本実施形態にかかる配線基板10は、上面から下面にかけてコア用の配線導体層2が配設されたコア用の絶縁基板3を有する。このコア用の絶縁基板3の上下面にビルドアップ用の絶縁層4と、ビルドアップ用の配線導体層5とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層6が被着されている。
【0016】
絶縁基板3は、厚みが0.3〜1.5mm程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料等から成り、配線基板10のコア部材として機能する。
【0017】
絶縁基板3の上面から下面にかけて直径が0.05〜0.3mm程度の複数のスルーホール7が形成されている。絶縁基板3の上下面およびスルーホール7の内面には、コア用の配線導体層2が被着されている。配線導体層2は、絶縁基板3の上下面では、主として銅箔等から形成されており、スルーホール7内面では、無電解銅めっきおよびその上の電解銅めっきから形成されている。
【0018】
また、スルーホール7内部には、例えばエポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂8が充填されている。絶縁基板3の上下面に形成された配線導体層2同士が、スルーホール7内の配線導体層2を介して電気的に接続されている。
【0019】
このような絶縁基板3は、例えばガラスクロスに未硬化の熱硬化性樹脂を含浸させたシートの上下面に配線導体層2用の銅箔を張着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール7用のドリル加工を施すこと等により製作される。
【0020】
配線導体層2は、例えば以下のようにして形成することができる。先ず、絶縁基板3用のシートの上下全面に、厚みが2〜35μm程度の銅箔を上述のように張着しておくとともに、これらの銅箔および絶縁基板3にスルーホール7を穿孔する。次に、このスルーホール7の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施す。次に、スルーホール7内を埋め込み樹脂8で充填する。その後、この上下面の銅箔および銅めっきを、フォトリソグラフィ技術等を用いて所定のパターンにエッチング加工する。これにより、配線導体層2が、絶縁基板3の上下面およびスルーホール7の内面に形成される。
【0021】
埋め込み樹脂8は、スルーホール7を塞ぐことにより、スルーホール7の直上および直下にビルドアップ用の絶縁層4を形成可能とするためのものである。埋め込み樹脂8は、例えば未硬化のペースト状の熱硬化性樹脂をスルーホール7内にスクリーン印刷法等により充填し、これを熱硬化させた後、その上下面を略平坦に研磨すること等により形成される。
【0022】
絶縁基板3の上下面に積層された絶縁層4は、それぞれの厚みが20〜60μm程度である。絶縁層4は、絶縁基板3と同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化ケイ素等の無機フィラーを分散させた電気絶縁材料から成る。また、各絶縁層4には、直径が30〜100μm程度の複数のビアホール9が形成されている。
【0023】
各絶縁層4の表面およびビアホール9内面には、無電解銅めっきおよびその上の電解銅めっきから成るビルドアップ用の配線導体層5が被着形成されている。そして、絶縁層4を挟んで上層に位置する配線導体層5と、下層に位置する配線導体層5とをビアホール9内の配線導体層5を介して電気的に接続することにより、高密度配線が立体的に形成される。
【0024】
配線導体層5のうち、配線基板10の上面側における最外層の絶縁層4上に被着された一部は、半導体素子接続用の帯状配線導体層5Aをなす。この帯状配線導体層5Aには、半導体集積回路素子101の電極端子101aがフリップチップ接続される導電突起から成る半導体素子接続パッド12が一部に形成されている。半導体素子接続パッド12は、複数横に並んだ状態でその上面のみがソルダーレジスト層6から露出している。この露出した半導体素子接続パッド12の上面に、半導体集積回路素子101の電極端子101aが半田等の接合金属を介して電気的に接続される。一方、配線基板10の下面側における最外層の絶縁層4上に被着された一部は、配線導体層5Bをなす。該配線導体層5Bは、外部電気回路基板の配線導体に半田ボール111を介して電気的に接続される外部接続用の接続パッド13を有し、複数並設されている。
【0025】
このような配線導体層5は、例えばセミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、先ず、ビアホール9が形成された絶縁層4の表面に電解めっき用の下地金属層を無電解銅めっきにより形成する。次に、その上に配線導体層5に対応した開口を有するめっきレジスト層を形成する。次に、下地金属層を給電用の電極として開口から露出する下地金属層上に電解銅めっきを施すことで配線導体層5を形成する。次に、めっきレジストを剥離した後、露出する下地金属層をエッチング除去することによって各配線導体層5を電気的に独立させる方法である。
【0026】
帯状配線導体層5Aは、図2に示すように、半導体集積回路素子101の外周部に対応する位置に、半導体集積回路素子101の外周辺に対して直角な方向に延びるようにして所定の幅およびピッチで帯状に複数並設されている。各帯状配線導体層5Aの幅は35μm以下、好ましくは15〜25μm、互いに隣接する帯状配線導体層5A,5A間の間隔は35μm以下、好ましくは15〜25μmであるのがよい。
【0027】
各帯状配線導体層5Aは、半導体集積回路素子101の電極端子101aに対応する位置に導電突起から成る半導体素子接続パッド12を有している。
【0028】
半導体素子接続パッド12は、帯状配線導体層5Aの幅と一致する幅で形成されている(図6(g)参照)。したがって、半導体素子接続パッド12は、帯状配線導体層5Aからはみ出ることがないとともに、半導体集積回路素子101の電極端子101aと接続するための十分な幅を確保することができる。半導体素子接続パッド12は、その長さがその幅よりも例えば50μm以上長く形成されている。これにより、例えば半導体素子接続パッド12の形成位置が帯状配線導体層5Aの長さ方向に多少ずれた場合であっても、半導体集積回路素子101の電極端子101aと半導体素子接続パッド12との位置が合い、両者が正確に接続される。半導体素子接続パッド12の長さは、70〜100μm程度であるのが好ましい。
【0029】
最外層の絶縁層4およびその上の配線導体層5上には、ソルダーレジスト層6が被着されている。該ソルダーレジスト層6は、最外層の配線導体層5を熱や外部環境から保護するための保護膜である。上面側のソルダーレジスト層6は、半導体素子接続パッド12の上面を露出させるようにして、また下面側のソルダーレジスト層6は、外部接続用の接続パッド13を露出させるようにしてそれぞれ被着されている。
【0030】
ここで、上面側のソルダーレジスト層6は、図3に要部拡大断面図で示すように、半導体素子接続パッド12の側面の上端まで覆っているとともに、半導体素子接続パッド12の間の上面が半導体素子接続パッド12の上面より凹んで形成されている。このような構成をとることによって、半導体素子接続パッド12間の電気的な絶縁信頼性を高いものとすることができるとともに電気テストに使用されるプローブPをソルダーレジスト層6から露出した半導体素子接続パッド12に接続させて電気テストを行なう際、プローブPが半導体素子接続パッド12の周りのソルダーレジスト層6に乗り上げてしまうことはなく、それにより確実な電気テストを行なうことができる。
【0031】
なお、半導体素子接続パッド12間のソルダーレジスト層6は、半導体素子接続パッド12の側面を良好に覆うとともに電気テスト用のプローブPとの接触を避けるため、深さが2〜7μm程度の断面が円弧状の凹みを形成することが好ましい。
【0032】
次に、前記した配線基板10の製造方法について図面を参照して詳細に説明する。図4(a)〜(c),図5(d)〜(f)および図6(g)〜(i)は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【0033】
先ず、図4(a)に示すように、上面側における最外層の絶縁層4の表面に、電解めっき用の下地金属層51を無電解めっきにより被着形成する。下地金属層51を形成する無電解めっきとしては、無電解銅めっきが好ましい。
【0034】
次に、図4(b)に示すように、下地金属層51の表面に第1レジスト層R1を形成する。第1レジスト層R1は、帯状配線導体層5Aに対応する形状の第1開口A1を有しており、光感光性アルカリ現像型ドライフィルムレジストを下地金属層51上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより帯状配線導体層5Aに対応する形状の第1開口A1を有するパターンに形成される。第1レジスト層R1の厚みは、帯状配線導体層5Aおよびその上に形成される半導体素子接続パッド12の合計厚みよりも若干大きい厚みであるのがよい。
【0035】
図4(c)に示すように、第1レジスト層R1の第1開口A1内に露出する下地金属層51上に、電解めっきにより帯状配線導体層5Aを被着形成する。帯状配線導体層5Aを形成するための電解めっきとしては、電解銅めっきが好ましい。帯状配線導体層5Aの厚みは、第1レジスト層R1の厚みよりも薄い。具体的には、帯状配線導体層5Aの厚みは、8〜20μm、好ましくは10〜15μmであるのがよい。
【0036】
帯状配線導体層5Aを被着形成した後、図5(d)に示すように、第1レジスト層R1および帯状配線導体層5Aの表面に第2レジスト層R2を形成する。第2レジスト層R2は、導電突起から成る半導体素子接続パッド12が形成される位置に半導体素子接続パッド12の長さに対応した幅で第1開口A1を真横に横切る第2開口A2を有している。このような第2レジスト層R2は、光感光性アルカリ現像型ドライフィルムレジストを第1レジスト層R1および帯状配線導体層5A上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより第2開口A2を有するパターンに形成される。なお、第2レジスト層R2の厚みは、第1レジスト層R1の厚み以上であるのが好ましい。
【0037】
次に、図5(e)に示すように、第1開口A1および第2開口A2で囲まれた帯状配線導体層5A上に導電突起から成る半導体素子接続パッド12を電解めっきにより形成する。半導体素子接続パッド12を形成するための電解めっきとしては、電解銅めっきが好ましい。なお、半導体素子接続パッド12の高さは、第1レジスト層R1の上面よりも若干低い位置とするのが好ましい。
【0038】
このとき、半導体素子接続パッド12は、第1開口A1および第2開口A2で囲まれた帯状配線導体層5A上に形成されるので、その幅が第1開口A1で画定される幅、すなわち帯状配線導体層5Aの幅と一致する幅で形成されるとともに、その長さが第2開口A2で画定される幅で形成される。
【0039】
また、第2開口A2は、第1開口A1を横切るように形成されているので、第2レジスト層R2を形成する際の位置合わせの誤差に起因して、第2開口A2の位置が帯状配線導体層5Aの幅方向にずれたとしても、帯状配線導体層5Aの露出幅が変わることはなく、したがって形成される半導体素子接続パッド12の幅に影響を与えることはない。
【0040】
なお、第2開口A2の幅を、第1開口A1の幅よりも例えば50μm以上広い幅で形成しておくと、その分、半導体素子接続パッド12の長さが長く形成されることになり、第2レジスト層R2を形成する際の位置合わせの誤差に起因して第2開口A2の位置が帯状配線導体層5Aの長さ方向に例えば25μm程度ずれたとしても、半導体素子接続パッド12上に半導体集積回路素子101の電極端子101aと正確に対向する領域を確保することができるので、半導体集積回路素子101の電極端子101aと半導体素子接続パッド12とを正確に接続することができる。したがって、第2開口A2の幅は、第1開口A1の幅よりも、例えば50μm以上広くしておくことが好ましい。
【0041】
半導体素子接続パッド12を形成した後、図5(f)に示すように、第1レジスト層R1および第2レジスト層R2を除去する。前記第1レジスト層R1および第2レジスト層R2の除去は、例えば水酸化ナトリウム水溶液等のアルカリ水溶液への浸漬により行なう。
【0042】
図6(g)に示すように、帯状配線導体層5Aが形成された部分以外の下地金属層51を除去する。これにより、隣接する帯状配線導体層5A間が電気的に独立することになる。このとき、帯状配線導体層5A上に形成された半導体素子接続パッド12は、その幅が帯状配線導体層5Aと一致する幅で形成されており、帯状配線導体層5Aからはみ出していないので、隣接する帯状配線導体層5A間の電気的な絶縁が良好に保たれる。なお、帯状配線導体層5Aが形成された部分以外の下地金属層51を除去するには、第1レジスト層R1および第2レジスト層R2を除去した後、露出する下地金属層51を、例えば過硫酸ナトリウムを含有するエッチング液等によりエッチング除去する方法が採用可能である。
【0043】
図6(h)に示すように、ソルダーレジスト層用の樹脂6Pで最外層の絶縁層4,帯状配線導体層5A,半導体素子接続パッド12を被覆する。ソルダーレジスト層用の樹脂6Pとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、例えばエポキシ樹脂等にシリカやタルク等の無機物粉末フィラーを30〜70質量%程度分散させた絶縁材料から成る熱硬化性樹脂等が好ましく、該樹脂を被覆後に硬化させるのがよい。
【0044】
次に、図6(i)に示すように、ソルダーレジスト層用の樹脂6Pを例えば微細砥粒と液体との混合物を拭きつけて研削を行なうウエットブラスト法を採用してその表面から研削することにより半導体素子接続パッド12の上面を露出させるとともに半導体素子接続パッド12の側面を上端まで覆いかつ半導体素子接続パッド12の間の上面が半導体素子接続パッド12の上面よりも凹んだソルダーレジスト層6を形成する。
【0045】
なお、ウエットブラスト法を採用してソルダーレジスト層用の樹脂6Pを研削する場合、ウエットブラストに用いる砥粒の番手を#1000〜#8000のものを用いることにより、半導体素子接続パッド12の側面を上端まで覆うとともに半導体素子接続パッド12の間に深さが2〜7μm程度の断面が円弧状の凹みを有するソルダーレジスト層6を良好に形成することができる。ウエットブラストに用いる砥粒の番手が#1000未満であると、ソルダーレジスト層用の樹脂6Pを研削する際に樹脂6Pと半導体素子接続パッド12とが略同等に研削され、半導体素子接続パッド12の間のソルダーレジスト層6を凹ますことが困難となり、#8000を超えると、ソルダーレジスト層用の樹脂6Pを研削するのに要する時間が長いものとなる。したがって、ソルダーレジスト層用の樹脂6Pをウエットブラスト法により研削する場合には、ウエットブラストに用いる砥粒の番手を#1000〜#8000とすることが好ましい。このように、砥粒の番手が#1000〜#8000のウエットブラストによりソルダーレジスト層用の樹脂6Pを研削すると、半導体素子接続パッド12が露出するまで研削された後は、砥粒が#1000〜#8000と微細なことから、金属から成る半導体素子接続パッド12の上面は殆ど研削されなくなり、その周りの樹脂6Pだけが優先的に研削されるようになる。そして半導体素子接続パッド12とその周りの樹脂6Pとの境界においては、半導体素子接続パッド12の縁部に衝突した砥粒と液体との混合物から成る流体の流れが乱れるため、半導体素子接続パッド12との境界近傍の樹脂6P面への流体による研削の圧力が低下して研削量が少なくなるとともに半導体素子接続パッド12から離れるにつれて研削の圧力が高くなり研削量が増加するので、半導体素子接続パッド12の間のソルダーレジスト層6上面が深さ2〜7μm程度の断面円弧状の凹みとなる。なお、ソルダーレジスト層用の樹脂6Pの研削には、ウエットブラスト法の他、砥粒をエアにより吹付けるサンドブラスト法等が採用可能である。
【0046】
<第2の実施形態>
次に、本発明にかかる配線基板の第2の実施形態について図面を参照して詳細に説明する。図7は、本実施形態にかかる配線基板を示す概略断面図である。図8は、図7に示す配線基板を示す平面図である。図9は、本実施形態にかかる配線基板の接続パッド近傍を示す部分拡大概略説明図である。なお、図7は図8におけるB−B切断線に対応している。また、図7〜図9において、前述した図1〜図6と同一の構成部分には同一の符号を付して説明は省略する。
【0047】
図7に示すように、本実施形態の配線基板20は、最外層の絶縁層4上に帯状配線導体層5Aが複数並設されている。各帯状配線導体層5Aは、半導体集積回路素子101の電極101aがフリップチップ接続される半導体素子接続パッド22を一部に有している。具体的には、帯状配線導体層5Aは、図8に示すように、半導体集積回路素子101の外周部に対応する位置に、半導体集積回路素子101の外周辺に対して直角な方向に延びるようにして所定のピッチで帯状に複数並設されている。
【0048】
上面側のソルダーレジスト層6は、各半導体素子接続パッド22を一括して露出させるスリット状の開口6Sを有している。この開口6Sの幅に対応した長さで帯状配線導体層5Aの一部を露出させることにより、長方形状の半導体素子接続パッド22が画定される。また、各半導体素子接続パッド22は、複数横に並んだ状態でソルダーレジスト層6の開口6Sから露出している。
【0049】
図9に示すように、ソルダーレジスト層6が、さらにスリット状の開口6S内に露出した互いに隣接する半導体素子接続パッド22,22間の間隙を充填するように被着されている。ソルダーレジスト層6は、半導体素子接続パッド22の側面の上端まで覆っているとともに、半導体素子接続パッド22の間の上面が半導体素子接続パッド22の上面より凹んで形成されている。それにより、第1実施形態と同様に、半導体素子接続パッド22間の電気的な絶縁信頼性を高いものとすることができるとともに電気テストに使用されるプローブPをソルダーレジスト層6から露出した半導体素子接続パッド22に接続させて電気テストを行なう際、プローブPが半導体素子接続パッド22の周りのソルダーレジスト層6に乗り上げてしまうことはなく、確実な電気テストを行なうことができる。
【0050】
次に、本実施形態にかかる配線基板の製造方法を、図面を参照して詳細に説明する。図10(a),(b)、図11(c),(d)は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【0051】
先ず、絶縁層4と配線導体層5とを交互に積層した後、図10(a)に示すように、最外層の絶縁層4の表面に帯状配線導体層5Aを形成する。帯状配線導体層5Aは、例えば50μmピッチで複数が帯状に並んで形成され、その幅および間隔は例えばそれぞれ25μmであり、高さは例えば13μm程度である。そして、その一部に半導体素子接続パッド22を有している。このような帯状配線導体層5Aは周知のセミアディティブ法により形成される。
【0052】
次に、図10(b)に示すように、最外層の絶縁層4上および帯状配線導体層5A上の全面にソルダーレジスト層6用の樹脂層6Pを形成した後、図11(c)に示すように、各半導体素子接続パッド22に対応する位置に、スリット状の開口部MSを有するマスクMを樹脂層6Pの上に形成する。マスクMは、例えば感光性樹脂フィルム等から成り、このマスクMを樹脂層6P上に張着するとともに、前記感光性樹脂フィルムを所定パターンに露光現像することにより開口部MSが形成される。
【0053】
次に、マスクMの開口部MSから露出する樹脂層6Pを、図11(d)に示すように、例えばウエットブラスト法を採用して研削することにより半導体素子接続パッド22の上面を露出させるとともに半導体素子接続パッド22の側面を上端まで覆いかつ半導体素子接続パッド22の間の上面が半導体素子接続パッド22上面よりも凹んだソルダーレジスト層6を形成する。なお、ソルダーレジスト層用の樹脂6Pの研削には、ウエットブラスト法の他、サンドブラスト法等が採用可能である。
【0054】
マスクMを除去すると、図9に示したように、絶縁層4上および帯状配線導体層5A上に、半導体素子接続パッド22の上面を露出させるスリット状の開口6Sを有するソルダーレジスト層6と、このスリット状の開口6S内に露出した互いに隣接する半導体素子接続パッド22,22間の間隙を充填するように被着されたソルダーレジスト層6が形成される。なお、マスクMの除去方法としては、例えば水酸化ナトリウム水溶液等の弱アルカリ溶液への浸漬等が挙げられる。
【0055】
以上、本発明に係るいくつかの実施形態を説明したが、本発明は以上の実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において種々の改善や変更が可能である。例えば前記した第1や第2の実施形態では半導体素子接続パッド12や22の間のソルダーレジスト層6に断面が円弧状の凹みを設けることにより、半導体素子接続パッド12や22の間のソルダーレジスト層6上面を半導体素子接続パッド12や22の上面より凹んだものとしたが、半導体素子接続パッド12や22の上面を凸面に形成しておくとともにレーザー光、プラズマ等を利用して半導体素子接続パッド12や22の間の樹脂6Pを選択的に研削することで、図12や図13に示すように、上面が凸面の半導体素子接続パッド12や22が、側面をソルダーレジスト層6で覆われた状態でソルダーレジスト層6から突出するようにしてもよい。
【0056】
また、前記した第1および第2の実施形態では、本発明の配線基板をペリフェラル型の半導体集積回路素子101を搭載する配線基板10や20に適用した例を示したが、本発明の配線基板は、半導体集積回路素子の下面の全域にわたり格子状の並びに電極端子が形成されたエリアアレイ型の半導体集積回路素子を搭載するための配線基板に適用してもよく、更には、ペリフェラル型の半導体集積回路素子とエリアアレイ型の半導体集積回路素子とを混在して搭載する配線基板や、その他の電子装置を搭載する配線基板に適用してもよい。
【図面の簡単な説明】
【0057】
【図1】本発明の第1の実施形態にかかる配線基板を示す概略断面図である。
【図2】図1に示す配線基板を示す平面図である。
【図3】図1に示す配線基板の要部拡大概略説明図である。
【図4】(a)〜(c)は、本発明の第1の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図5】(d)〜(f)は、本発明の第1の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図6】(g)〜(i)は、本発明の第1の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図7】本発明の第2の実施形態にかかる配線基板を示す概略断面図である。
【図8】図7に示す配線基板を示す平面図である。
【図9】本発明の第2の実施形態にかかる配線基板の要部拡大概略説明図である。
【図10】(a),(b)は、本発明の第2の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図11】(c),(d)は、本発明の第2の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図12】本発明の他の実施形態を示す図3に相当する要部拡大概略説明図である。
【図13】本発明の更に他の実施形態を示す図9に相当する要部拡大概略説明図である。
【図14】従来の配線基板を示す概略断面図である。
【図15】図14に示す配線基板を示す平面図である。
【図16】図14に示す配線基板の要部拡大概略説明図である。
【符号の説明】
【0058】
2,5 配線導体層
3 絶縁基板
4 絶縁層
5A 帯状配線導体層
12,22 半導体素子接続パッド
6 ソルダーレジスト層
6P ソルダーレジスト用の樹脂
7 スルーホール
8 埋め込み樹脂
9 ビアホール
10,20 配線基板
51 下地金属層
101 半導体集積回路素子
101a 電極端子
111 半田ボール
【技術分野】
【0001】
本発明は配線基板およびその製造方法に関し、より詳細には、例えばペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。
【背景技術】
【0002】
従来から、半導体集積回路素子として、多数の電極端子を、その一方の主面の外周に沿って配設した、いわゆるペリフェラル型の半導体集積回路素子がある。このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法がある。フリップチップ接続は、配線基板上に設けた配線導体層の一部を半導体集積回路素子の電極端子の配置に対応した並びに露出させて半導体素子接続パッドとし、この半導体素子接続パッドと前記半導体集積回路素子の電極端子とを対向させるとともに両者を例えば半田層を介して電気的に接続する方法である。
【0003】
本出願人は、このようなペリフェラル型の半導体集積回路素子を搭載するのに好適な配線基板として、先に特許文献1に記載のような配線基板を開発した。図14は、ペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載した特許文献1に記載の配線基板の例を示す概略断面図であり、図15は、図14の配線基板を示す平面図である。なお、図14は図15におけるC−C切断線に対応している。また、図16は配線基板の要部拡大断面図である。図14,図15に示すように、この配線基板120は、上面から下面にかけてコア用の配線導体102が配設されたコア用の絶縁基板103を有している。このコア用の絶縁基板103の上下面には、ビルドアップ用の絶縁層104と、ビルドアップ用の配線導体層105とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層106が被着されている。
【0004】
コア用の絶縁基板103の上面から下面にかけては、複数のスルーホール107が形成されている。絶縁基板103の上下面およびスルーホール107の内面には、コア用の配線導体層102が被着されている。スルーホール107の内部には、埋め込み樹脂108が充填されている。ビルドアップ用の絶縁層104には、それぞれに複数のビアホール109が形成されている。各絶縁層104の表面およびビアホール109の内面には、ビルドアップ用の配線導体層105がそれぞれ被着形成されている。
【0005】
この配線導体層105のうち、配線基板120の上面側における最外層の絶縁層104上に被着された一部は、半導体素子接続用の帯状配線導体105Aをなす。この帯状配線導体105Aには、半導体集積回路素子101の電極端子101aがフリップチップ接続される導電突起から成る半導体素子接続パッド112が一部に形成されている。半導体素子接続パッド112は、複数横に並んだ状態でその上面のみがソルダーレジスト層106から露出している。この露出した半導体素子接続パッド112の上面に、半導体集積回路素子101の電極端子101aが半田等の接合金属を介して電気的に接続される。また、配線基板120の下面側における最外層の絶縁層104上に被着された一部が、外部電気回路基板の配線導体に電気的に接続される外部接続用の配線導体105Bを構成し、この外部接続用の配線導体105Bのうち、ソルダーレジスト層106から露出した露出部に、外部電気回路基板の配線導体が半田ボール111を介して電気的に接続される。
【0006】
このような配線基板120上に半導体集積回路素子101を実装するには、先ず、半導体素子接続パッド112上に半田層を形成する。次に、この半田層と半導体集積回路素子101の電極端子101aとを当接させた状態で加熱して半田層を溶融させることにより、半導体集積回路素子101の電極端子101aと半導体素子接続パッド112とを半田を介して電気的に接続する。その後、半導体集積回路素子101と配線基板120との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂(不図示)を充填し、半導体集積回路素子101が配線基板120上に実装される。
【0007】
この配線基板120によると、前記導電突起からなる半導体素子接続パッド112と、この半導体素子接続パッド112の上面に形成される半田層との接続信頼性に優れ、かつ半導体素子接続パッド112とソルダーレジスト層106との高低差が小さくなるので充填樹脂の充填性に優れ、狭ピッチな電極端子を有する半導体集積回路素子を微小な半田を介してフリップチップ搭載することができる。また、隣接する半導体素子接続パッド112間にソルダーレジスト層106が介在するので、半導体素子接続パッド112間の電気的絶縁信頼性に優れている。
【0008】
一方、製造された配線基板は、電気テスト用のプローブを用いて電気テストされる。例えば、特許文献1に記載の配線基板では、図16に示すように、電気テスト用のプローブPをソルダーレジスト層106から露出した各導電突起からなる半導体素子接続パッド112に接続させて電気テストを行う。ところが、一般に、電気テストに使用されるプローブPの径は、半導体素子接続パッド112の幅よりも大きく、しかも特許文献1に記載の配線基板120では導電突起からなる半導体素子接続パッド112の上面とその周囲のソルダーレジスト層106の高さが実質的に同じであることから、電気テスト用のプローブPを半導体素子接続パッド112の上面に接続する際、周りのソルダーレジスト層106上に電気テスト用のプローブPが乗り上げてしまい、その結果、電気テスト用のプローブPと半導体素子接続パッド112との電気的接続が阻害されてしまい、合格品であっても不良品とされる、いわゆる擬似不良による歩留り低下が大きくなっている。
【0009】
【特許文献1】特開2006−344664号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明の課題は、電気テスト用のプローブを半導体素子接続パッドに常に良好に接続することによって確実に電気テストを行なうことができる配線基板およびその製造方法を提供することである。
【課題を解決するための手段】
【0011】
本発明の配線基板は、絶縁層と配線導体層とが交互に積層されており、最上層の絶縁層上に半導体素子の電極端子が接続される前記配線導体層から成る半導体素子接続パッドがその側面および上面を前記最上層の絶縁層上から突出させるようにして多数並んで配設されているとともに、前記最上層の絶縁層上に前記半導体素子接続パッドの側面を覆い、かつ該半導体素子接続パッドの上面を露出させるソルダーレジスト層が被着されている配線基板であって、前記ソルダーレジスト層は、前記側面の上端まで覆い、かつ前記半導体素子接続パッドの間の上面が該半導体素子接続パッドの上面より凹んで形成されていることを特徴とするものである。
【0012】
また、本発明の配線基板の製造方法は、絶縁層と配線導体層とを交互に積層し、最上層の絶縁層上に前記配線導体層から成る半導体素子接続パッドを、その側面および上面が前記最上層の絶縁層上から突出するようにして複数並べで形成するとともに、前記最上層の絶縁層上に該半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、前記樹脂を研削することにより前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面を上端まで覆いかつ前記半導体素子接続パッドの間の上面が前記半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することを特徴とするものである。
【発明の効果】
【0013】
本発明の配線基板によれば、ソルダーレジスト層が半導体素子接続パッドの側面の上端まで覆い、かつ半導体素子接続パッドの間の上面が半導体素子接続パッドの上面より凹んで形成されていることから、半導体素子接続パッド間の電気的な絶縁信頼性が高いとともに電気テスト用のプローブを半導体素子接続パッドに接続する際に、電気テスト用のプローブが半導体素子接続パッドの周りのソルダーレジスト層上に乗り上げることはなく、常に確実な電気テストを行なうことができる。
【0014】
また、本発明の配線基板の製造方法によれば、最上層の絶縁層上に半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、前記樹脂を研削することにより半導体素子接続パッドの上面を露出させるとともに半導体素子接続パッドの側面を上端まで覆いかつ半導体素子接続パッドの間の上面が半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することから、半導体素子接続パッド間の電気的な絶縁信頼性が高いとともに電気テスト用のプローブを半導体素子接続パッドに接続する際に、電気テスト用のプローブが半導体素子接続パッドの周りのソルダーレジスト層上に乗り上げることはなく、常に確実な電気テストを行なうことが可能な配線基板を提供することができる。
【発明を実施するための最良の形態】
【0015】
<第1の実施形態>
以下、本発明にかかる配線基板の第1の実施形態について図面を参照して詳細に説明する。図1は、本実施形態にかかる配線基板を示す概略断面図である。図2は、図1に示す配線基板を示す平面図である。なお、図1は図2におけるA−A切断線に対応している。また、図3は図1に示す配線基板の要部拡大断面図である。図1,図2に示すように、本実施形態にかかる配線基板10は、上面から下面にかけてコア用の配線導体層2が配設されたコア用の絶縁基板3を有する。このコア用の絶縁基板3の上下面にビルドアップ用の絶縁層4と、ビルドアップ用の配線導体層5とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層6が被着されている。
【0016】
絶縁基板3は、厚みが0.3〜1.5mm程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料等から成り、配線基板10のコア部材として機能する。
【0017】
絶縁基板3の上面から下面にかけて直径が0.05〜0.3mm程度の複数のスルーホール7が形成されている。絶縁基板3の上下面およびスルーホール7の内面には、コア用の配線導体層2が被着されている。配線導体層2は、絶縁基板3の上下面では、主として銅箔等から形成されており、スルーホール7内面では、無電解銅めっきおよびその上の電解銅めっきから形成されている。
【0018】
また、スルーホール7内部には、例えばエポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂8が充填されている。絶縁基板3の上下面に形成された配線導体層2同士が、スルーホール7内の配線導体層2を介して電気的に接続されている。
【0019】
このような絶縁基板3は、例えばガラスクロスに未硬化の熱硬化性樹脂を含浸させたシートの上下面に配線導体層2用の銅箔を張着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール7用のドリル加工を施すこと等により製作される。
【0020】
配線導体層2は、例えば以下のようにして形成することができる。先ず、絶縁基板3用のシートの上下全面に、厚みが2〜35μm程度の銅箔を上述のように張着しておくとともに、これらの銅箔および絶縁基板3にスルーホール7を穿孔する。次に、このスルーホール7の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施す。次に、スルーホール7内を埋め込み樹脂8で充填する。その後、この上下面の銅箔および銅めっきを、フォトリソグラフィ技術等を用いて所定のパターンにエッチング加工する。これにより、配線導体層2が、絶縁基板3の上下面およびスルーホール7の内面に形成される。
【0021】
埋め込み樹脂8は、スルーホール7を塞ぐことにより、スルーホール7の直上および直下にビルドアップ用の絶縁層4を形成可能とするためのものである。埋め込み樹脂8は、例えば未硬化のペースト状の熱硬化性樹脂をスルーホール7内にスクリーン印刷法等により充填し、これを熱硬化させた後、その上下面を略平坦に研磨すること等により形成される。
【0022】
絶縁基板3の上下面に積層された絶縁層4は、それぞれの厚みが20〜60μm程度である。絶縁層4は、絶縁基板3と同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化ケイ素等の無機フィラーを分散させた電気絶縁材料から成る。また、各絶縁層4には、直径が30〜100μm程度の複数のビアホール9が形成されている。
【0023】
各絶縁層4の表面およびビアホール9内面には、無電解銅めっきおよびその上の電解銅めっきから成るビルドアップ用の配線導体層5が被着形成されている。そして、絶縁層4を挟んで上層に位置する配線導体層5と、下層に位置する配線導体層5とをビアホール9内の配線導体層5を介して電気的に接続することにより、高密度配線が立体的に形成される。
【0024】
配線導体層5のうち、配線基板10の上面側における最外層の絶縁層4上に被着された一部は、半導体素子接続用の帯状配線導体層5Aをなす。この帯状配線導体層5Aには、半導体集積回路素子101の電極端子101aがフリップチップ接続される導電突起から成る半導体素子接続パッド12が一部に形成されている。半導体素子接続パッド12は、複数横に並んだ状態でその上面のみがソルダーレジスト層6から露出している。この露出した半導体素子接続パッド12の上面に、半導体集積回路素子101の電極端子101aが半田等の接合金属を介して電気的に接続される。一方、配線基板10の下面側における最外層の絶縁層4上に被着された一部は、配線導体層5Bをなす。該配線導体層5Bは、外部電気回路基板の配線導体に半田ボール111を介して電気的に接続される外部接続用の接続パッド13を有し、複数並設されている。
【0025】
このような配線導体層5は、例えばセミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、先ず、ビアホール9が形成された絶縁層4の表面に電解めっき用の下地金属層を無電解銅めっきにより形成する。次に、その上に配線導体層5に対応した開口を有するめっきレジスト層を形成する。次に、下地金属層を給電用の電極として開口から露出する下地金属層上に電解銅めっきを施すことで配線導体層5を形成する。次に、めっきレジストを剥離した後、露出する下地金属層をエッチング除去することによって各配線導体層5を電気的に独立させる方法である。
【0026】
帯状配線導体層5Aは、図2に示すように、半導体集積回路素子101の外周部に対応する位置に、半導体集積回路素子101の外周辺に対して直角な方向に延びるようにして所定の幅およびピッチで帯状に複数並設されている。各帯状配線導体層5Aの幅は35μm以下、好ましくは15〜25μm、互いに隣接する帯状配線導体層5A,5A間の間隔は35μm以下、好ましくは15〜25μmであるのがよい。
【0027】
各帯状配線導体層5Aは、半導体集積回路素子101の電極端子101aに対応する位置に導電突起から成る半導体素子接続パッド12を有している。
【0028】
半導体素子接続パッド12は、帯状配線導体層5Aの幅と一致する幅で形成されている(図6(g)参照)。したがって、半導体素子接続パッド12は、帯状配線導体層5Aからはみ出ることがないとともに、半導体集積回路素子101の電極端子101aと接続するための十分な幅を確保することができる。半導体素子接続パッド12は、その長さがその幅よりも例えば50μm以上長く形成されている。これにより、例えば半導体素子接続パッド12の形成位置が帯状配線導体層5Aの長さ方向に多少ずれた場合であっても、半導体集積回路素子101の電極端子101aと半導体素子接続パッド12との位置が合い、両者が正確に接続される。半導体素子接続パッド12の長さは、70〜100μm程度であるのが好ましい。
【0029】
最外層の絶縁層4およびその上の配線導体層5上には、ソルダーレジスト層6が被着されている。該ソルダーレジスト層6は、最外層の配線導体層5を熱や外部環境から保護するための保護膜である。上面側のソルダーレジスト層6は、半導体素子接続パッド12の上面を露出させるようにして、また下面側のソルダーレジスト層6は、外部接続用の接続パッド13を露出させるようにしてそれぞれ被着されている。
【0030】
ここで、上面側のソルダーレジスト層6は、図3に要部拡大断面図で示すように、半導体素子接続パッド12の側面の上端まで覆っているとともに、半導体素子接続パッド12の間の上面が半導体素子接続パッド12の上面より凹んで形成されている。このような構成をとることによって、半導体素子接続パッド12間の電気的な絶縁信頼性を高いものとすることができるとともに電気テストに使用されるプローブPをソルダーレジスト層6から露出した半導体素子接続パッド12に接続させて電気テストを行なう際、プローブPが半導体素子接続パッド12の周りのソルダーレジスト層6に乗り上げてしまうことはなく、それにより確実な電気テストを行なうことができる。
【0031】
なお、半導体素子接続パッド12間のソルダーレジスト層6は、半導体素子接続パッド12の側面を良好に覆うとともに電気テスト用のプローブPとの接触を避けるため、深さが2〜7μm程度の断面が円弧状の凹みを形成することが好ましい。
【0032】
次に、前記した配線基板10の製造方法について図面を参照して詳細に説明する。図4(a)〜(c),図5(d)〜(f)および図6(g)〜(i)は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【0033】
先ず、図4(a)に示すように、上面側における最外層の絶縁層4の表面に、電解めっき用の下地金属層51を無電解めっきにより被着形成する。下地金属層51を形成する無電解めっきとしては、無電解銅めっきが好ましい。
【0034】
次に、図4(b)に示すように、下地金属層51の表面に第1レジスト層R1を形成する。第1レジスト層R1は、帯状配線導体層5Aに対応する形状の第1開口A1を有しており、光感光性アルカリ現像型ドライフィルムレジストを下地金属層51上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより帯状配線導体層5Aに対応する形状の第1開口A1を有するパターンに形成される。第1レジスト層R1の厚みは、帯状配線導体層5Aおよびその上に形成される半導体素子接続パッド12の合計厚みよりも若干大きい厚みであるのがよい。
【0035】
図4(c)に示すように、第1レジスト層R1の第1開口A1内に露出する下地金属層51上に、電解めっきにより帯状配線導体層5Aを被着形成する。帯状配線導体層5Aを形成するための電解めっきとしては、電解銅めっきが好ましい。帯状配線導体層5Aの厚みは、第1レジスト層R1の厚みよりも薄い。具体的には、帯状配線導体層5Aの厚みは、8〜20μm、好ましくは10〜15μmであるのがよい。
【0036】
帯状配線導体層5Aを被着形成した後、図5(d)に示すように、第1レジスト層R1および帯状配線導体層5Aの表面に第2レジスト層R2を形成する。第2レジスト層R2は、導電突起から成る半導体素子接続パッド12が形成される位置に半導体素子接続パッド12の長さに対応した幅で第1開口A1を真横に横切る第2開口A2を有している。このような第2レジスト層R2は、光感光性アルカリ現像型ドライフィルムレジストを第1レジスト層R1および帯状配線導体層5A上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより第2開口A2を有するパターンに形成される。なお、第2レジスト層R2の厚みは、第1レジスト層R1の厚み以上であるのが好ましい。
【0037】
次に、図5(e)に示すように、第1開口A1および第2開口A2で囲まれた帯状配線導体層5A上に導電突起から成る半導体素子接続パッド12を電解めっきにより形成する。半導体素子接続パッド12を形成するための電解めっきとしては、電解銅めっきが好ましい。なお、半導体素子接続パッド12の高さは、第1レジスト層R1の上面よりも若干低い位置とするのが好ましい。
【0038】
このとき、半導体素子接続パッド12は、第1開口A1および第2開口A2で囲まれた帯状配線導体層5A上に形成されるので、その幅が第1開口A1で画定される幅、すなわち帯状配線導体層5Aの幅と一致する幅で形成されるとともに、その長さが第2開口A2で画定される幅で形成される。
【0039】
また、第2開口A2は、第1開口A1を横切るように形成されているので、第2レジスト層R2を形成する際の位置合わせの誤差に起因して、第2開口A2の位置が帯状配線導体層5Aの幅方向にずれたとしても、帯状配線導体層5Aの露出幅が変わることはなく、したがって形成される半導体素子接続パッド12の幅に影響を与えることはない。
【0040】
なお、第2開口A2の幅を、第1開口A1の幅よりも例えば50μm以上広い幅で形成しておくと、その分、半導体素子接続パッド12の長さが長く形成されることになり、第2レジスト層R2を形成する際の位置合わせの誤差に起因して第2開口A2の位置が帯状配線導体層5Aの長さ方向に例えば25μm程度ずれたとしても、半導体素子接続パッド12上に半導体集積回路素子101の電極端子101aと正確に対向する領域を確保することができるので、半導体集積回路素子101の電極端子101aと半導体素子接続パッド12とを正確に接続することができる。したがって、第2開口A2の幅は、第1開口A1の幅よりも、例えば50μm以上広くしておくことが好ましい。
【0041】
半導体素子接続パッド12を形成した後、図5(f)に示すように、第1レジスト層R1および第2レジスト層R2を除去する。前記第1レジスト層R1および第2レジスト層R2の除去は、例えば水酸化ナトリウム水溶液等のアルカリ水溶液への浸漬により行なう。
【0042】
図6(g)に示すように、帯状配線導体層5Aが形成された部分以外の下地金属層51を除去する。これにより、隣接する帯状配線導体層5A間が電気的に独立することになる。このとき、帯状配線導体層5A上に形成された半導体素子接続パッド12は、その幅が帯状配線導体層5Aと一致する幅で形成されており、帯状配線導体層5Aからはみ出していないので、隣接する帯状配線導体層5A間の電気的な絶縁が良好に保たれる。なお、帯状配線導体層5Aが形成された部分以外の下地金属層51を除去するには、第1レジスト層R1および第2レジスト層R2を除去した後、露出する下地金属層51を、例えば過硫酸ナトリウムを含有するエッチング液等によりエッチング除去する方法が採用可能である。
【0043】
図6(h)に示すように、ソルダーレジスト層用の樹脂6Pで最外層の絶縁層4,帯状配線導体層5A,半導体素子接続パッド12を被覆する。ソルダーレジスト層用の樹脂6Pとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、例えばエポキシ樹脂等にシリカやタルク等の無機物粉末フィラーを30〜70質量%程度分散させた絶縁材料から成る熱硬化性樹脂等が好ましく、該樹脂を被覆後に硬化させるのがよい。
【0044】
次に、図6(i)に示すように、ソルダーレジスト層用の樹脂6Pを例えば微細砥粒と液体との混合物を拭きつけて研削を行なうウエットブラスト法を採用してその表面から研削することにより半導体素子接続パッド12の上面を露出させるとともに半導体素子接続パッド12の側面を上端まで覆いかつ半導体素子接続パッド12の間の上面が半導体素子接続パッド12の上面よりも凹んだソルダーレジスト層6を形成する。
【0045】
なお、ウエットブラスト法を採用してソルダーレジスト層用の樹脂6Pを研削する場合、ウエットブラストに用いる砥粒の番手を#1000〜#8000のものを用いることにより、半導体素子接続パッド12の側面を上端まで覆うとともに半導体素子接続パッド12の間に深さが2〜7μm程度の断面が円弧状の凹みを有するソルダーレジスト層6を良好に形成することができる。ウエットブラストに用いる砥粒の番手が#1000未満であると、ソルダーレジスト層用の樹脂6Pを研削する際に樹脂6Pと半導体素子接続パッド12とが略同等に研削され、半導体素子接続パッド12の間のソルダーレジスト層6を凹ますことが困難となり、#8000を超えると、ソルダーレジスト層用の樹脂6Pを研削するのに要する時間が長いものとなる。したがって、ソルダーレジスト層用の樹脂6Pをウエットブラスト法により研削する場合には、ウエットブラストに用いる砥粒の番手を#1000〜#8000とすることが好ましい。このように、砥粒の番手が#1000〜#8000のウエットブラストによりソルダーレジスト層用の樹脂6Pを研削すると、半導体素子接続パッド12が露出するまで研削された後は、砥粒が#1000〜#8000と微細なことから、金属から成る半導体素子接続パッド12の上面は殆ど研削されなくなり、その周りの樹脂6Pだけが優先的に研削されるようになる。そして半導体素子接続パッド12とその周りの樹脂6Pとの境界においては、半導体素子接続パッド12の縁部に衝突した砥粒と液体との混合物から成る流体の流れが乱れるため、半導体素子接続パッド12との境界近傍の樹脂6P面への流体による研削の圧力が低下して研削量が少なくなるとともに半導体素子接続パッド12から離れるにつれて研削の圧力が高くなり研削量が増加するので、半導体素子接続パッド12の間のソルダーレジスト層6上面が深さ2〜7μm程度の断面円弧状の凹みとなる。なお、ソルダーレジスト層用の樹脂6Pの研削には、ウエットブラスト法の他、砥粒をエアにより吹付けるサンドブラスト法等が採用可能である。
【0046】
<第2の実施形態>
次に、本発明にかかる配線基板の第2の実施形態について図面を参照して詳細に説明する。図7は、本実施形態にかかる配線基板を示す概略断面図である。図8は、図7に示す配線基板を示す平面図である。図9は、本実施形態にかかる配線基板の接続パッド近傍を示す部分拡大概略説明図である。なお、図7は図8におけるB−B切断線に対応している。また、図7〜図9において、前述した図1〜図6と同一の構成部分には同一の符号を付して説明は省略する。
【0047】
図7に示すように、本実施形態の配線基板20は、最外層の絶縁層4上に帯状配線導体層5Aが複数並設されている。各帯状配線導体層5Aは、半導体集積回路素子101の電極101aがフリップチップ接続される半導体素子接続パッド22を一部に有している。具体的には、帯状配線導体層5Aは、図8に示すように、半導体集積回路素子101の外周部に対応する位置に、半導体集積回路素子101の外周辺に対して直角な方向に延びるようにして所定のピッチで帯状に複数並設されている。
【0048】
上面側のソルダーレジスト層6は、各半導体素子接続パッド22を一括して露出させるスリット状の開口6Sを有している。この開口6Sの幅に対応した長さで帯状配線導体層5Aの一部を露出させることにより、長方形状の半導体素子接続パッド22が画定される。また、各半導体素子接続パッド22は、複数横に並んだ状態でソルダーレジスト層6の開口6Sから露出している。
【0049】
図9に示すように、ソルダーレジスト層6が、さらにスリット状の開口6S内に露出した互いに隣接する半導体素子接続パッド22,22間の間隙を充填するように被着されている。ソルダーレジスト層6は、半導体素子接続パッド22の側面の上端まで覆っているとともに、半導体素子接続パッド22の間の上面が半導体素子接続パッド22の上面より凹んで形成されている。それにより、第1実施形態と同様に、半導体素子接続パッド22間の電気的な絶縁信頼性を高いものとすることができるとともに電気テストに使用されるプローブPをソルダーレジスト層6から露出した半導体素子接続パッド22に接続させて電気テストを行なう際、プローブPが半導体素子接続パッド22の周りのソルダーレジスト層6に乗り上げてしまうことはなく、確実な電気テストを行なうことができる。
【0050】
次に、本実施形態にかかる配線基板の製造方法を、図面を参照して詳細に説明する。図10(a),(b)、図11(c),(d)は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【0051】
先ず、絶縁層4と配線導体層5とを交互に積層した後、図10(a)に示すように、最外層の絶縁層4の表面に帯状配線導体層5Aを形成する。帯状配線導体層5Aは、例えば50μmピッチで複数が帯状に並んで形成され、その幅および間隔は例えばそれぞれ25μmであり、高さは例えば13μm程度である。そして、その一部に半導体素子接続パッド22を有している。このような帯状配線導体層5Aは周知のセミアディティブ法により形成される。
【0052】
次に、図10(b)に示すように、最外層の絶縁層4上および帯状配線導体層5A上の全面にソルダーレジスト層6用の樹脂層6Pを形成した後、図11(c)に示すように、各半導体素子接続パッド22に対応する位置に、スリット状の開口部MSを有するマスクMを樹脂層6Pの上に形成する。マスクMは、例えば感光性樹脂フィルム等から成り、このマスクMを樹脂層6P上に張着するとともに、前記感光性樹脂フィルムを所定パターンに露光現像することにより開口部MSが形成される。
【0053】
次に、マスクMの開口部MSから露出する樹脂層6Pを、図11(d)に示すように、例えばウエットブラスト法を採用して研削することにより半導体素子接続パッド22の上面を露出させるとともに半導体素子接続パッド22の側面を上端まで覆いかつ半導体素子接続パッド22の間の上面が半導体素子接続パッド22上面よりも凹んだソルダーレジスト層6を形成する。なお、ソルダーレジスト層用の樹脂6Pの研削には、ウエットブラスト法の他、サンドブラスト法等が採用可能である。
【0054】
マスクMを除去すると、図9に示したように、絶縁層4上および帯状配線導体層5A上に、半導体素子接続パッド22の上面を露出させるスリット状の開口6Sを有するソルダーレジスト層6と、このスリット状の開口6S内に露出した互いに隣接する半導体素子接続パッド22,22間の間隙を充填するように被着されたソルダーレジスト層6が形成される。なお、マスクMの除去方法としては、例えば水酸化ナトリウム水溶液等の弱アルカリ溶液への浸漬等が挙げられる。
【0055】
以上、本発明に係るいくつかの実施形態を説明したが、本発明は以上の実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において種々の改善や変更が可能である。例えば前記した第1や第2の実施形態では半導体素子接続パッド12や22の間のソルダーレジスト層6に断面が円弧状の凹みを設けることにより、半導体素子接続パッド12や22の間のソルダーレジスト層6上面を半導体素子接続パッド12や22の上面より凹んだものとしたが、半導体素子接続パッド12や22の上面を凸面に形成しておくとともにレーザー光、プラズマ等を利用して半導体素子接続パッド12や22の間の樹脂6Pを選択的に研削することで、図12や図13に示すように、上面が凸面の半導体素子接続パッド12や22が、側面をソルダーレジスト層6で覆われた状態でソルダーレジスト層6から突出するようにしてもよい。
【0056】
また、前記した第1および第2の実施形態では、本発明の配線基板をペリフェラル型の半導体集積回路素子101を搭載する配線基板10や20に適用した例を示したが、本発明の配線基板は、半導体集積回路素子の下面の全域にわたり格子状の並びに電極端子が形成されたエリアアレイ型の半導体集積回路素子を搭載するための配線基板に適用してもよく、更には、ペリフェラル型の半導体集積回路素子とエリアアレイ型の半導体集積回路素子とを混在して搭載する配線基板や、その他の電子装置を搭載する配線基板に適用してもよい。
【図面の簡単な説明】
【0057】
【図1】本発明の第1の実施形態にかかる配線基板を示す概略断面図である。
【図2】図1に示す配線基板を示す平面図である。
【図3】図1に示す配線基板の要部拡大概略説明図である。
【図4】(a)〜(c)は、本発明の第1の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図5】(d)〜(f)は、本発明の第1の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図6】(g)〜(i)は、本発明の第1の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図7】本発明の第2の実施形態にかかる配線基板を示す概略断面図である。
【図8】図7に示す配線基板を示す平面図である。
【図9】本発明の第2の実施形態にかかる配線基板の要部拡大概略説明図である。
【図10】(a),(b)は、本発明の第2の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図11】(c),(d)は、本発明の第2の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
【図12】本発明の他の実施形態を示す図3に相当する要部拡大概略説明図である。
【図13】本発明の更に他の実施形態を示す図9に相当する要部拡大概略説明図である。
【図14】従来の配線基板を示す概略断面図である。
【図15】図14に示す配線基板を示す平面図である。
【図16】図14に示す配線基板の要部拡大概略説明図である。
【符号の説明】
【0058】
2,5 配線導体層
3 絶縁基板
4 絶縁層
5A 帯状配線導体層
12,22 半導体素子接続パッド
6 ソルダーレジスト層
6P ソルダーレジスト用の樹脂
7 スルーホール
8 埋め込み樹脂
9 ビアホール
10,20 配線基板
51 下地金属層
101 半導体集積回路素子
101a 電極端子
111 半田ボール
【特許請求の範囲】
【請求項1】
絶縁層と配線導体層とが交互に積層されており、最上層の絶縁層上に半導体素子の電極端子が接続される前記配線導体層から成る半導体素子接続パッドがその側面および上面を前記最上層の絶縁層上から突出させるようにして多数並んで配設されているとともに、前記最上層の絶縁層上に前記半導体素子接続パッドの側面を覆い、かつ該半導体素子接続パッドの上面を露出させるソルダーレジスト層が被着されている配線基板であって、前記ソルダーレジスト層は、前記側面の上端まで覆い、かつ前記半導体素子接続パッドの間の上面が該半導体素子接続パッドの上面より凹んで形成されていることを特徴とする配線基板。
【請求項2】
絶縁層と配線導体層とを交互に積層し、最上層の絶縁層上に前記配線導体層から成る半導体素子接続パッドを、その側面および上面が前記最上層の絶縁層上から突出するようにして複数並べで形成するとともに、前記最上層の絶縁層上に該半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、該樹脂を研削することにより前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面を上端まで覆いかつ前記半導体素子接続パッドの間の上面が前記半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することを特徴とする配線基板の製造方法。
【請求項3】
前記研削が微細砥粒と液体との混合物の拭きつけにより行なわれることを特徴とする請求項2記載の配線基板の製造方法。
【請求項1】
絶縁層と配線導体層とが交互に積層されており、最上層の絶縁層上に半導体素子の電極端子が接続される前記配線導体層から成る半導体素子接続パッドがその側面および上面を前記最上層の絶縁層上から突出させるようにして多数並んで配設されているとともに、前記最上層の絶縁層上に前記半導体素子接続パッドの側面を覆い、かつ該半導体素子接続パッドの上面を露出させるソルダーレジスト層が被着されている配線基板であって、前記ソルダーレジスト層は、前記側面の上端まで覆い、かつ前記半導体素子接続パッドの間の上面が該半導体素子接続パッドの上面より凹んで形成されていることを特徴とする配線基板。
【請求項2】
絶縁層と配線導体層とを交互に積層し、最上層の絶縁層上に前記配線導体層から成る半導体素子接続パッドを、その側面および上面が前記最上層の絶縁層上から突出するようにして複数並べで形成するとともに、前記最上層の絶縁層上に該半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、該樹脂を研削することにより前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面を上端まで覆いかつ前記半導体素子接続パッドの間の上面が前記半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することを特徴とする配線基板の製造方法。
【請求項3】
前記研削が微細砥粒と液体との混合物の拭きつけにより行なわれることを特徴とする請求項2記載の配線基板の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2010−10494(P2010−10494A)
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願番号】特願2008−169647(P2008−169647)
【出願日】平成20年6月27日(2008.6.27)
【出願人】(304024898)京セラSLCテクノロジー株式会社 (213)
【Fターム(参考)】
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願日】平成20年6月27日(2008.6.27)
【出願人】(304024898)京セラSLCテクノロジー株式会社 (213)
【Fターム(参考)】
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