集積回路装置、電気光学装置及び電子機器
【課題】シリアルバスの不要電磁輻射を抑制できる集積回路装置、電気光学装置及び電子機器を提供すること。
【解決手段】本発明は、シリアルバスを介して差動信号を受信するレシーバ回路４２と、差動信号が入力される第１、第２の端子ＤＰ、ＤＭと、第１、第２のガード用端子Ｇ１、Ｇ２と、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２を含む。高速シリアルインターフェースモードにおいて、ガード用端子Ｇ１が配線基板に形成された第１の配線ＧＦ１によってガード補強用端子ＧＶＳＳ１に接続され、ガード用端子Ｇ２が配線基板に形成された第２の配線ＧＦ２によってガード補強用端子ＧＶＳＳ２に接続される。
【解決手段】本発明は、シリアルバスを介して差動信号を受信するレシーバ回路４２と、差動信号が入力される第１、第２の端子ＤＰ、ＤＭと、第１、第２のガード用端子Ｇ１、Ｇ２と、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２を含む。高速シリアルインターフェースモードにおいて、ガード用端子Ｇ１が配線基板に形成された第１の配線ＧＦ１によってガード補強用端子ＧＶＳＳ１に接続され、ガード用端子Ｇ２が配線基板に形成された第２の配線ＧＦ２によってガード補強用端子ＧＶＳＳ２に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ＬＳＩ間の通信手段としてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアルインターフェースが注目されている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
一般的なプロジェクタ（投写型表示装置）は、表示する画像の処理等を行う基板部分と、液晶パネル（電気光学パネル）、光源、レンズ等が設けられる光学系部分により構成される。そして、基板部分からはホストプロセッサによって画像データが送信され、光学系部分において表示ドライバ（ドライバ）がその画像データ受信して液晶パネルを駆動する。このようなデータ転送において高速シリアルインターフェースを用いれば、高精細な画像表示に対応した高速な通信を行うことができる。
【０００４】
しかし、高速シリアルインターフェースでは、差動信号を用いてはいても高速のデータ転送であるため、シリアルバスから不要電磁輻射（ＥＭＩノイズ）が発生するという課題があった。特に基板と光学系のように分離された構成部分間では、送信側と受信側が離れているため不要電磁輻射が顕著になりやすい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、シリアルバスの不要電磁輻射を抑制できる集積回路装置、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、シリアルバスを介して差動信号を受信するレシーバ回路を有する高速シリアルインターフェース回路と、前記差動信号を構成する第１の信号が入力される第１の端子と、前記差動信号を構成する第２の信号が入力される第２の端子と、第１、第２のガード用端子と、少なくとも１つのガード補強用端子とを含み、高速シリアルインターフェースモードにおいて、前記第１のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第１の配線によって接続され、前記第２のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第２の配線によって接続されることを特徴とする集積回路装置に関係する。
【０００７】
本発明によれば、高速シリアルインターフェースモードにおいて、ガード補強用端子を用いてガード線をグランド配線に接続できる。これにより、ガード線とグランド電圧の間の抵抗値を小さくでき、不要電磁輻射の増大を防止することができる。また、ガード補強用端子とガード線の接続、非接続を切り替えることで、インターフェース切り替えを実現できる。
【０００８】
また本発明では、前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、前記第１、第２の端子と前記第１、第２のガード用端子は第１の方向に沿って配置され、前記第１のガード補強用端子は、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、前記第２のガード補強用端子は、前記第２のガード用端子の前記第２の方向に配置されてもよい。
【０００９】
このようにして、ガード補強用端子を配置できる。この場合、配線基板上のガード線をガード用端子からガード補強用端子まで延長するだけで、ガード線とガード補強用端子を接続可能にできる。
【００１０】
また本発明では、前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、低電圧側の電源電圧が供給される低電圧側電源端子と、前記第１、第２のガード補強用端子と前記低電圧側電源端子とを接続する接続線とを含んでもよい。
【００１１】
これにより、ガード補強用端子と低電圧側電源端子を接続されるため、ガード補強用端子を介してガード線をグランド配線に接続できる。
【００１２】
また本発明では、前記第１、第２の端子と前記第１、第２のガード用端子は、第１の方向に沿って配置され、前記第１のガード補強用端子は、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、前記第２のガード補強用端子は、前記第２のガード用端子の前記第２の方向に配置され、前記接続線は、前記低電圧側電源端子と前記第１のガード補強用端子とを接続する第１の接続線と、前記第１のガード補強用端子と前記第２のガード補強用端子とを接続する第２の接続線とを有し、前記第２の接続線は、前記第１の方向に沿って配線されてもよい。
【００１３】
これにより、ガード補強用端子と低電圧側電源端子を最短距離で接続できる。
【００１４】
また本発明では、前記レシーバ回路は、前記第１、第２のガード補強用端子の間に配置されてもよい。
【００１５】
本発明によれば、差動信号を構成する２つの信号を、等距離かつ短い距離の配線でレシーバ回路に入力できる。これにより、レシーバ回路のアナログ特性を改善できる。また、レシーバ回路をコンパクトに配置できる。
【００１６】
また本発明では、前記レシーバ回路用のガードリングの金属層により前記接続線が形成されてもよい。
【００１７】
これにより、接続線の配線領域を削減できる。
【００１８】
また本発明では、前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファとを含み、高速シリアルインターフェースモードにおいて、前記第１、第２のＩ／Ｏバッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて低電圧側レベル又はハイインピーダンス状態に設定されてもよい。
【００１９】
本発明によれば、高速シリアルインターフェースとパラレルインターフェースでＩ／Ｏバッファの出力を切り替えられるため、端子の共有を実現できる。また、本発明ではレシーバ回路用電源端子に供給される電圧を用いてインターフェース切り替えを行っている。これにより、端子や信号を追加することなくインターフェースの選択を実現できる。
【００２０】
また本発明では、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、前記出力バッファは、前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力してもよい。
【００２１】
これにより、インターフェース切り替え可能なＩ／Ｏバッファを実現できる。
【００２２】
また本発明では、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、前記出力バッファの出力は、前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されてもよい。
【００２３】
このようにしても、インターフェース切り替え可能なＩ／Ｏバッファを実現できる。
【００２４】
また本発明では、前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、前記第１の端子を介してパラレルインターフェース信号が入力される第１の入力バッファと、前記第１の端子を介してパラレルインターフェース信号が入力される第２の入力バッファとを含み、高速シリアルインターフェースモードにおいて、前記第１、第２の入力バッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力してもよい。
【００２５】
本発明によれば、高速シリアルインターフェースモードにおいて、そのモードで使用されないパラレルインターフェース回路の後段のロジック回路に信号が入力されることがない。これにより、消費電流を削減できる。また、レシーバ回路用の電源電圧を用いることで、新たな制御用端子を設けることなく入力バッファを制御できる。
【００２６】
また本発明では、前記レシーバ回路用の高電圧側の電源電圧と異なるロジック回路用の電源電圧で動作するインバータを含み、前記インバータには、前記レシーバ回路用電源端子に供給される前記レシーバ回路用の高電圧側の電源電圧が入力され、前記第１、第２の入力バッファは、前記インバータの出力により制御されてもよい。
【００２７】
これにより、レシーバ回路用の電源電圧を用いて入力バッファを制御できる。
【００２８】
また本発明では、パラレルインターフェースモード時に、前記レシーバ回路用電源端子に低電圧側の電源電圧が供給されてもよい。
【００２９】
これにより、レシーバ回路用の電源電圧を用いてインターフェース切り替えを実現できる。
【００３０】
また本発明は、上記のいずれかに記載の集積回路装置と、電気光学パネルと、配線基板とを含み、前記配線基板は、前記第１のガード用端子に接続される第１のガード用配線と、前記第２のガード用端子に接続される第２のガード用配線とを有し、高速シリアルインターフェースモードにおいて、前記第１のガード用配線が、前記第１のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第１のガード補強用端子とを接続し、前記第２のガード用配線が、前記第２のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第２のガード補強用端子とを接続することを特徴とする電気光学装置に関係する。
【００３１】
本発明によれば、シリアルバスの不要電磁輻射の増大を抑制する電気光学装置を実現できる。
【００３２】
また本発明は、上記に記載の電気光学装置を含むことを特徴とする電子機器に関係する。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３４】
１．電気光学装置
図１に本実施形態の電気光学装置の構成例を示す。図１の構成例には、本実施形態の集積回路装置を適用することができる。例えば、この構成例はプロジェクタの表示部に使用されるものであり、コネクタＣＮでプロジェクタ内部の電子基板に接続される。ただし、本実施形態の集積回路装置は、他の電子機器、例えば携帯電話などの表示部にも適用することができる。
【００３５】
図１に示す本実施形態の電気光学装置は、電気光学パネル４００（表示パネル）、配線基板２００、ドライバ１００（集積回路装置）を含む。電気光学パネル４００は、例えばＴＦＴなどのアクティブマトリックス方式の液晶パネルで構成できる。また、アクティブマトリックス方式ではない液晶パネルや有機ＥＬ（Electro Luminescence）パネルでも構成することができる。配線基板２００は、フレキシブル基板などのプリント基板を用いて構成することができ、電気光学パネル４００やドライバ１００の電源線や信号線などの配線が形成されている。ドライバ１００は、配線基板２００に実装されており、配線基板２００に形成された配線を介して信号を受信し、電気光学パネル４００を駆動する。
【００３６】
具体的には、配線基板２００には、ドライバ１００に電源を供給する配線としてグランド配線ＶＳＦ１（第２の電源配線）が配線され、ドライバ１００の高速シリアルインターフェースに電源を供給する配線として電源配線ＶＤＦ（第１の電源配線）が配線されている。グランド配線は複数設けることができ、図１の構成例ではＶＳＦ１とＶＳＦ２の２本が配線されている。また配線基板２００には、ドライバ１００に信号を伝送するための配線として第１の配線ＤＰＦ、第２の配線ＤＭＦ、第１のガード用配線ＧＦ１、第２のガード用配線ＧＦ２が配線されている。この配線ＤＰＦと配線ＤＭＦは、ガード用配線ＧＦ１とガード用配線ＧＦ２との間に配線される。
【００３７】
ドライバ１００は、例えば後述する図１４の表示情報処理回路７２０と高速シリアルインターフェースを用いて通信を行う。このとき、ドライバ１００は配線ＤＰＦとＤＭＦを介して差動信号を受信し、ガード用配線ＧＦ１とＧＦ２にはコネクタＣＮを介してプロジェクタの電子基板からグランド電圧（広義には固定電圧）が与えられる。
【００３８】
またドライバ１００は、パラレルインターフェースを用いて通信することもできる。このとき、ドライバ１００のインターフェース回路は、Ｉ／Ｏバッファを含むことができ、配線ＧＦ１、ＤＰＦ、ＤＭＦ、ＧＦ２を介してＣＭＯＳレベルの信号を送受信することができる。
【００３９】
ここで、高速シリアルインターフェースにおいて、配線ＤＰＦとＤＭＦからは、差動信号の伝送にともなって不要電磁輻射が発生する。特に近年では伝送速度の高速化が進み、高速シリアルインターフェースの設計において不要電磁輻射の抑制が課題となっている。例えば、日本国内ではＶＣＣＩなどの規格が存在し、プロジェクタなどの電子機器はこのような規格を満たす必要がある。そのためには、高速シリアルインターフェースなどの不要電磁輻射の発生源を有効に対策する必要がある。
【００４０】
そのため高速シリアルインターフェースのシリアルバスには、不要電磁輻射を抑制するためのガード線が設けられる。図１の構成例では、ガード用配線ＧＦ１とＧＦ２がガード線に対応する。前述のようにガード用配線ＧＦ１とＧＦ２はグランド電圧に固定されており、これによって配線ＤＰＦとＤＭＦからの不要電磁輻射を吸収する。
【００４１】
しかし、ガード線はプリント配線などの配線によって寄生抵抗を持つ。そのため、ガード線による不要電磁輻射の吸収が妨げられ、シリアルバスからの不要電磁輻射が増大してしまうという課題があった。
【００４２】
ところで、ドライバ１００をこれらの高速シリアルインターフェースとパラレルインターフェースの両方に対応させることで、必要な通信速度などに応じてインターフェースを選択可能にすることもできる。この場合、シリアルバス用の端子とＣＭＯＳレベル信号用の端子を共通して利用できれば、端子数や面積を削減することも可能となる。
【００４３】
しかしながら端子を共有すると、シリアルバスのガード線を接続する端子にはパラレルインターフェースモードにおいてＣＭＯＳレベルの信号が入力されることになる。そのため高速シリアルインターフェースモードにおいてはガード線に不要電磁輻射対策をし、パラレルインターフェースモードにおいてはＣＭＯＳレベルの信号を入力できるようにするという課題もあった。
【００４４】
２．インターフェース回路の端子配置
２．１．構成例
図２に上記課題を解決できる本実施形態の構成例を図示する。本実施形態は、レシーバ回路４２、パラレルインターフェース回路６０、第１の端子ＤＰ、第２の端子ＤＭ、第１のガード用端子Ｇ１、第２のガード用端子Ｇ２を含む。レシーバ回路４２は、後に図１１で説明する高速シリアルインターフェース回路４０に含まれ、シリアルバスを介して差動信号を受信する。なお以下では簡単のためレシーバ回路４２のみ図示している。そして、高速シリアルインターフェースモードにおいては、端子ＤＰ、ＤＭに差動信号を構成する信号（第１、第２の信号）がレシーバ回路４２に入力され、端子Ｇ１、Ｇ２がシリアルバスのガード線に接続される。一方パラレルインターフェースモードにおいては、端子ＤＰ、ＤＭ、Ｇ１、Ｇ２を介してパラレルインターフェース回路６０にＣＭＯＳレベルの信号が入力される。
【００４５】
また、本実施形態は少なくとも１つのガード補強用端子を含む。例えば図２に示すように、少なくとも１つのガード補強用端子として第１のガード補強用端子ＧＶＳＳ１、第２のガード補強用端子ＧＶＳＳ２を含むことができる。具体的には、端子ＤＰ、ＤＭ、Ｇ１、Ｇ２は第１の方向Ｄ１に沿って配置される。第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とすれば、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２はそれぞれガード用端子Ｇ１、Ｇ２の方向Ｄ２に配置される。
【００４６】
さらに、本実施形態はグランド電圧（低電圧側の電源電圧）が供給されるグランド端子ＶＳＳ（低電圧側電源端子）を含む。そして、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２がグランド端子ＶＳＳと接続線によって接続されている。例えば接続線は、グランド端子ＶＳＳとガード補強用端子ＧＶＳＳ１を接続する第１の接続線Ｌ１及び、ガード補強用端子ＧＶＳＳ１とＧＶＳＳ２を接続する第２の接続線Ｌ２によって構成できる。
【００４７】
図３（Ａ）、図３（Ｂ）を用いて本実施形態の接続例を説明する。図３（Ａ）、図３（Ｂ）は、図２で説明した本実施形態の構成例を図１の集積回路装置１００に適用した場合を示している。
【００４８】
図３（Ａ）に高速シリアルインターフェースモードにおける接続構成例を示す。図１で説明したように、配線基板２００にはシリアルバスのガード線としてガード用配線ＧＦ１、ＧＦ２が形成され、コネクタＣＮを介してグランド電圧に固定されている。このガード用配線ＧＦ１（第１の配線）は、ガード用端子Ｇ１だけでなくガード補強用端子ＧＶＳＳ１にも接続されるように形成され、同様に、ガード用配線ＧＦ２（第２の配線）は、ガード用端子Ｇ２だけでなくガード補強用端子ＧＶＳＳ２にも接続されるように形成される。また、配線基板２００の配線ＤＰＦ、ＤＭＦは、端子ＤＰ、ＤＭに接続される。そして、レシーバ回路４２には端子ＤＰ、ＤＭを介してシリアルバスの差動信号が入力される。このように、高速シリアルインターフェースモードにおいては、ガード用配線がガード補強用端子、接続線及びグランド端子を介してグランド配線に接続される。
【００４９】
一方図３（Ｂ）にパラレルインターフェースモードにおける接続構成例を示す。パラレルインターフェースモードにおいては、ガード用配線ＧＦ１はガード用端子Ｇ１に接続されるように形成され、ガード補強用端子ＧＶＳＳ１には接続されない。同様に、ガード用配線ＧＦ２はガード用端子Ｇ２に接続されるように形成され、ガード補強用端子ＧＶＳＳ２には接続されない。そのため、ガード用配線ＧＦ１、ＧＦ２とグランド配線ＶＳＦ１は接続されず、ガード用端子Ｇ１、Ｇ２にガード用配線ＧＦ１、ＧＦ２を介してＣＭＯＳレベルの信号を入力することができる。そして、パラレルインターフェース回路６０に端子Ｇ１、Ｇ２、ＤＰ、ＤＭを介してＣＭＯＳレベルの信号を入力できる。
【００５０】
ところで、高速シリアルインターフェースにおいてはガード線が持つ寄生抵抗によって不要電磁輻射の吸収が妨げられ、不要電磁輻射が増大するという課題があった。
【００５１】
この点本実施形態では、高速シリアルインターフェースモードにおいて、ガード補強用端子にガード線を接続することによってガード線をグランド配線に接続できる。そのため、ガード用のグランド電圧を電源用のグランド配線を用いて補強することができる。これにより、ガード線とグランド電圧の間の抵抗値を小さくでき、不要電磁輻射の増大を防止することができる。
【００５２】
２．２．不要電磁輻射の抑制
図４を用いて不要電磁輻射の抑制について詳細に説明する。図４は本実施形態におけるシリアルバスを模式的に示しており、図３（Ａ）の高速シリアルインターフェースモードにおいて使用した場合に対応する。ここで、レシーバ回路４２は終端抵抗Ｒ、差動アンプ４４によって構成することができ、端子ＤＰ、ＤＭを介して終端抵抗Ｒの両端及び差動アンプ４４に差動信号が入力される。
【００５３】
図４に示す配線ＤＰＦ、ＤＭＦ、ガード用配線ＧＦ１、ＧＦ２、グランド配線ＶＳＦ１は図１の配線基板２００上の配線である。配線ＤＰＦ、ＤＭＦは、線間容量と配線のインダクタンスによって伝送線路を形成する。図４ではこれを、線間容量ＣＤ、配線のインダクタンスＬ１、Ｌ２によって単純化して示している。この伝送線路の両側にはガード用配線ＧＦ１、ＧＦ２が配線され、ＣＧ１は配線ＧＦ１とＤＰＦの間のカップリング容量を表し、ＣＧ２は配線ＧＦ２とＤＰＦのカップリング容量を表す。ガード用配線ＧＦ１、ＧＦ２は、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２及び接続線Ｌ１、Ｌ２を介してグランド配線ＶＳＦ１に接続される。
【００５４】
前述のように、ガード用配線ＧＦ１とＧＦ２は図１のコネクタＣＮを介してグランド電圧に固定され、配線ＤＰＦ、ＤＭＦからの不要電磁輻射を吸収するようになっている。この不要電磁輻射の吸収は、図４において差動信号がカップリング容量ＣＧ１、ＣＧ２を介してガード線に電圧ノイズとして伝達されることに置き換えて考えることができる。
【００５５】
まずガード用配線ＧＦ１、ＧＦ２がグランド配線ＶＳＦ１に接続されない場合を考えると、ガード用配線ＧＦ１、ＧＦ２に伝達された電圧ノイズは、コネクタＣＮを介してグランドに吸収されることになる。このとき、ガード用配線ＧＦ１、ＧＦ２がグランド電圧に保たれていれば、電圧ノイズは十分吸収されていることになり、差動信号が発生する不要電磁輻射はガード用配線ＧＦ１、ＧＦ２に十分吸収されていることになる。しかし、ガード用配線ＧＦ１、ＧＦ２には寄生抵抗ＲＰ１、ＲＰ２があるため、ガード用配線ＧＦ１、ＧＦ２での電圧ノイズの振幅が大きくなる。この場合、ガード用配線ＧＦ１、ＧＦ２がグランド電圧に保たれる場合に比べて、ガード用配線ＧＦ１、ＧＦ２が吸収する不要電磁輻射が減少し、結果的にシリアルバスから発生する不要電磁輻射が増大してしまう。
【００５６】
この点、本実施形態では、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２を設けたことにより、ガード用配線ＧＦ１、ＧＦ２をグランド配線ＶＳＦ１に接続できる。これにより、ガード用配線ＧＦ１、ＧＦ２のグランドに対する抵抗値が減少し、電圧ノイズの振幅が小さくなる。例えば、図１の本実施形態においてグランド配線ＶＳＦ１はガード用配線ＧＦ１、ＧＦ２よりも小さな配線抵抗の配線とすることもできる。この場合、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２を用いてグランド配線ＶＳＦ１に接続することにより、ガード用配線ＧＦ１、ＧＦ２のグランドに対する抵抗値を大幅に減少させることができる。これにより、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２がない場合に比べて、ガード用配線ＧＦ１、ＧＦ２がより電圧ノイズを吸収することができ、シリアルバスから発生する不要電磁輻射を減少させることができる。
【００５７】
より具体的には、接続線の抵抗値とグランド配線の抵抗値の合計がレシーバ回路４２の終端抵抗Ｒの抵抗値より十分小さいことで、不要電磁輻射をより効果的に抑制できる。以下に理由を説明する。
【００５８】
図４の終端抵抗Ｒの抵抗値は、差動信号を効率よく受信するために、配線ＤＰＦとＤＭＦからなる伝送線路の特性インピーダンスＺＤと等しい抵抗値に設定されている。ここで、ガード用配線ＧＦ１と配線ＤＰＦも、カップリング容量ＣＧ１とインダクタンスＬ１によって伝送線路を構成しており、この特性インピーダンスをＺＧ１とする。同様にガード用配線ＧＦ２と配線ＤＭＦも伝送線路を構成しており、特性インピーダンスをＺＧ２とする。この特性インピーダンスＺＧ１、ＺＧ２は、ガード用配線ＧＦ１と配線ＤＰＦの線間距離及び、ガード用配線ＧＦ２と配線ＤＭＦの線間距離が、配線ＤＰＦとＤＭＦの線間距離とほぼ等しく配線されるため、ＺＤにほぼ等しくなっている。そのため、特性インピーダンスＺＧ１、ＺＧ２は終端抵抗Ｒの抵抗値ともほぼ等しくなる。
【００５９】
ここで、この特性インピーダンスＺＧ１、ＺＧ２の伝送線路には、それぞれ配線ＤＰＦ、ＤＭＦから差動信号の一方が入力されている。このとき、接続線の抵抗値とグランド配線の抵抗値の合計が特性インピーダンスＺＧ１、ＺＧ２より十分小ければ、ガード用配線ＧＦ１、ＧＦ２の電圧ノイズの振幅は配線ＤＰＦ、ＤＭＦの電圧振幅よりも十分小さくなる。すなわち、特性インピーダンスＺＧ１、ＺＧ２が終端抵抗Ｒの抵抗値とほぼ等しいことから、接続線の抵抗値とグランド配線の抵抗値の合計を終端抵抗Ｒの抵抗値より十分小さくしておくことで、不要電磁輻射の増大を防止できる。
【００６０】
以上に説明したように、本実施形態によれば高速シリアルインターフェースモードにおける不要電磁輻射の増大を防止することができる。これにより、高速シリアルインターフェースを利用した機器のコスト削減等を実現することもできる。
【００６１】
例えば、シリアルバスが配線基板上を長距離に渡って引き回されている場合には、不要電磁輻射が増大しやすくなる。これは、差動信号の伝送線が長いほど不要電磁輻射の発生量が増加し、ガード線が長いほど寄生抵抗も増加するためである。そのため、シリアルバスを引き回す必要がある場合には、対策としてフィルタ部品の追加などが必要となりコストの増加を招く。
【００６２】
この点、本実施形態では長いシリアルバスにおいても不要電磁輻射の増大を抑制することができる。特にインターフェース回路とシリアルバスの接続部付近は配線基板のコネクタから遠く寄生抵抗が大きくなるが、インターフェース回路に対策したことによりシリアルバスの末端においてもガード線の効果が維持される。これにより、配線基板においてフィルタ部品などの対策部品を削減して、コストを抑制することができる。また、不要電磁輻射の対策コストを増加させることなくシリアルバスを引き回すことができるため、電子機器の設計自由度が向上する。
【００６３】
また、不要電磁輻射の直接の発生源である高速シリアルインターフェース信号を出力するのはＩＣなどの能動素子であるにもかかわらず、実際の不要電磁輻射は配線基板上の配線から発生する。そのため、例えば電子機器メーカが高速シリアルインターフェースを含むＩＣをＩＣメーカから購入し、配線基板に実装する場合、電子機器メーカは不要電磁輻射対策を考慮した配線基板を設計する必要があった。
【００６４】
この点、本実施形態においては集積回路装置自体に対策が組み込まれているため、上記のような設計負担を軽減することができる。これにより、ＩＣメーカは配線基板への実装が容易な高速シリアルインターフェースを含むＩＣを電子機器メーカに提供することができる。
【００６５】
ここで、本実施形態では、シリアルバスのガード線をグランド線に接続して不要電磁輻射対策を行っている。この場合、高速シリアルインターフェースとパラレルインターフェースで端子を共有すると、パラレルインターフェースモードにおいてガード線を信号線に切り替えられないという課題が生じる。
【００６６】
この点、本実施形態においてはガード補強用端子を設け、高速シリアルインターフェースモードにおいてはガード線をガード補強用端子に接続し、パラレルインターフェースモードにおいてはガード線をガード端子のみに接続できるようになっている。このように、使用するインターフェースに応じてガード用配線のパターンを変えることにより、不要電磁輻射の対策と共にインターフェース切り替えを実現している。
【００６７】
なお、図１に示すようにガード用配線とグランド配線との間にカップリングコンデンサＣＦ１、ＣＦ２を設けてもよい。これにより、ガード用配線のインピーダンスをさらに小さくし、不要電磁輻射を抑制することができる。
【００６８】
２．３．変形例
ところで、図２に示すように、レシーバ回路４２をガード補強用端子ＧＶＳＳ１とＧＶＳＳ２の間に配置してもよい。このようにすれば、端子ＤＰ、ＤＭからレシーバ回路４２までを等距離かつ短い配線で接続でき、高速シリアルインターフェースのアナログ特性を改善できる。また、コンパクトに配置することもできる。
【００６９】
本実施形態では、ガード補強用端子ＧＶＳＳ１とＧＶＳＳ２を接続する接続線Ｌ２を方向Ｄ２に沿って配線することもできる。そうすると、最短距離で接続線を配線できるため、ガード補強用端子からグランド配線までの抵抗値が小さくなり、不要電磁輻射の防止効果を高くできる。
【００７０】
ここで、レシーバ回路４２をガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２の間に配置した場合、レシーバ回路４２のガードリングを接続線Ｌ１及び方向Ｄ２に沿って配線した接続線Ｌ２として利用してもよい。
【００７１】
図５（Ａ）にガードリングを接続線とした第１の変形例を示す。具体的には、レシーバ回路４２用のガードリングの金属層ＭＥＴにより、グランド端子ＶＳＳとガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２とを接続する接続線が形成される。このガードリングは、半導体基板のうちレシーバ回路４２が形成される部分を囲むように拡散層ＤＩＦが設けられ、拡散層ＤＩＦと金属層ＭＥＴがコンタクトＣＴで接続されている。そして、レシーバ回路４２が形成される部分とその他の回路（例えば、高速シリアルインターフェース回路４０のロジック部分やパラレルインターフェース回路６０）の形成される部分との間で半導体基板上のノイズが伝達することを防止している。
【００７２】
このように、ガードリングの金属層を接続線として利用することで接続線の配線スペースを節約できる。
【００７３】
図５（Ｂ）に本実施形態の第２の変形例を示す。この変形例に示すように、グランド端子とガード補強用端子を同一の端子にすることもできる。この場合、図示するように、高速シリアルインターフェースモードにおいてガード用配線ＧＦ１とＧＦ２をグランド配線ＶＳＦ１に接続するように配線パターンを形成する。パラレルインターフェースモードにおいては、ガード用配線ＧＦ１とＧＦ２をグランド配線ＶＳＦ１に接続しない配線パターンを形成する。
【００７４】
３．パラレルインターフェース回路
３．１．第１の構成例
図６にパラレルインターフェース回路６０の第１の構成例を示す。第１の構成例は、Ｉ／Ｏバッファ６２−１（第１のＩ／Ｏバッファ）、６２−２（第２のＩ／Ｏバッファ）、６４−１、６４−２を含み、それぞれ端子Ｇ１、Ｇ２、ＤＰ、ＤＭに接続される。そして、高速シリアルインターフェースモードにおいて、Ｉ／Ｏバッファ６２−１、６２−２の出力がレシーバ回路４２用電源端子ＶＤＤＡからの電圧に基づいてグランド（低電位側レベル、固定レベル）又はハイインピーダンス状態に設定される。一方、パラレルインターフェースモードにおいては、Ｉ／Ｏバッファ６２−１、６２−２は端子Ｇ１、Ｇ２を介してＣＭＯＳレベルの信号を入出力する。このように、ガード用端子に対応したインターフェース切り替えと端子の共有を実現している。
【００７５】
以下に、Ｉ／Ｏバッファ６２−１、６２−２の構成例について説明する。なお、Ｉ／Ｏバッファ６２−１と６２−２は同様であるためＩ／Ｏバッファ６２−１のみ説明する。また、Ｉ／Ｏバッファ６４−１、６４−２については説明していないが、例えば図８で説明する第２の構成例で実現できる。
【００７６】
図７（Ａ）、図７（Ｂ）にＩ／Ｏバッファ６２−１の第１の構成例を示す。図７（Ａ）、図７（Ｂ）に示すＩ／Ｏバッファ６２−１は、入力バッファＢＩ、出力バッファＢＱ、論理回路を含む。この論理回路は出力バッファＢＱの前段に設けられ、例えばＡＮＤ回路ＡＮＡ（論理積回路）、インバータＩＮＡで構成できる。
【００７７】
そして図７（Ａ）に示すように、高速シリアルインターフェースモードにおいて、論理回路は電源端子ＶＤＤＡに供給されるレシーバ回路４２用の電源電圧に基づいて低電位側レベル（広義には、固定レベル）を出力する。具体的には、インバータＩＮＡにレシーバ回路４２用の電源電圧が入力される。すなわち、インバータＩＮＡには高電位側レベル（Ｈ）に相当する電圧が入力されるため、インバータＩＮＡは低電位側レベル（Ｌ）を出力する。そして、ＡＮＤ回路ＡＮＡにはインバータＩＮＡの出力と出力信号ＤＱが入力され、ＡＮＤ回路ＡＮＡは出力信号ＤＱに関わらず低電位側レベル（Ｌ）を出力する。出力バッファＢＱは、ＡＮＤ回路ＡＮＡの出力を受けて低電位側レベル（Ｌ）を出力する。
【００７８】
一方図７（Ｂ）に示すように、パラレルインターフェースモードにおいては電源端子ＶＤＤＡにグランド電圧が供給される。パラレルインターフェースモードではレシーバ回路４２用の電源電圧が不要のためである。この場合、インバータＩＮＡには低電位側レベル（Ｌ）に相当する電圧が入力されるため、インバータＩＮＡは高電位側の論理レベル（Ｈ）を出力する。そのためＡＮＤ回路ＡＮＡは出力信号ＤＱを出力し、出力バッファＢＱは端子Ｇ１を介して配線ＧＦ１に出力信号ＤＱを出力する。
【００７９】
なお、Ｉ／Ｏバッファ６２−１は、出力イネーブル信号ＤＥによって入出力をコントロールできる。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは出力信号ＤＱをバッファして出力する。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱがハイインピーダンス状態に設定され、端子Ｇ１を介して入力バッファＢＩにＣＭＯＳレベルの信号が入力される。このような出力バッファＢＱは、例えば図９に示すようにクロックドインバーターで構成することができる。
【００８０】
図８にＩ／Ｏバッファ６２−１の第２の構成例を示す。この構成例は、入力バッファＢＩ、出力バッファＢＱ、インバータＩＮＢ、ＡＮＤ回路ＡＮＢを含む。ＡＮＤ回路ＡＮＢにはインバータＩＮＢの出力と出力イネーブル信号ＤＥが入力される。出力バッファＢＱには出力信号ＤＱが入力される。
【００８１】
具体的には、高速シリアルインターフェースモードにおいてインバータＩＮＢは低電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥに関わらず低電位側レベル（広義には、固定レベル）を出力する。そして、出力バッファＢＱの出力は、このＡＮＤ回路ＡＮＢの出力に基づいてハイインピーダンス状態に設定される。
【００８２】
一方、パラレルインターフェースモードにおいてインバータＩＮＢは高電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥを出力する。そして出力バッファＢＱは、ＡＮＤ回路ＡＮＢの出力に基づいて、出力がハイインピーダンス状態に設定されるか、または出力信号ＤＱを出力する。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは出力信号ＤＱを出力する。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱの出力はハイインピーダンス状態に設定され、入力バッファＢＩに端子Ｇ１を介してＣＭＯＳレベルの信号が入力される。
【００８３】
ところで、高速シリアルインターフェースモードとパラレルインターフェースモードで端子を共有した場合、Ｉ／Ｏバッファの出力を切り替える必要があるという課題があった。
【００８４】
この点、図７（Ａ）、図７（Ｂ）、図８の構成例によれば端子の共有を実現できる。そのため、端子を追加することなく高速シリアルインターフェース回路とパラレルインターフェース回路を集積することが可能である。これにより、コストの増加を抑えつつインターフェースの選択を実現できる集積回路装置を提供できる。
【００８５】
また、本実施形態では電源端子ＶＤＤＡに供給される電圧を用いてインターフェース切り替えを行っている。これにより、Ｉ／Ｏバッファを制御するための端子や信号を追加することなくインターフェースの選択を実現できる。
【００８６】
３．２．第２の構成例
図１０（Ａ）、図１０（Ｂ）にパラレルインターフェース回路６０の第２の構成例を示す。この構成例は、第１、第２の入力バッファＢＦＰ、ＢＦＭを含む。入力バッファＢＦＰ、ＢＦＭにはそれぞれ端子ＤＰ、ＤＭからの信号が入力される。また第２の構成例は、端子ＶＤＤＡからの電圧が入力されるインバータＩＮＤと、端子Ｇ１、Ｇ２からの信号が入力される入力バッファＢＦ１、ＢＦ２を含むことができる。さらに第２の構成例は、ロジック回路用の電源電圧が供給される端子ＶＤＤを含むことができる。そして、入力バッファＢＦＰ、ＢＦＭ、ＢＦ１、ＢＦ２、インバータＩＮＤは、端子ＶＤＤから供給されるロジック回路用の電源電圧で動作する。なお、ロジック回路用の電源電圧は、レシーバ回路４２用の電源電圧とは異なる電源電圧であり、例えば高速シリアルインターフェース回路４０のロジック回路やパラレルインターフェース回路６０などの動作に用いられる電源電圧である。
【００８７】
具体的には、入力バッファＢＦＰ、ＢＦＭはＡＮＤ回路（論理積回路）で構成することができる。そして、この入力バッファＢＦＰ、ＢＦＭの出力は、インバータＩＮＤの出力によって制御され、端子ＶＤＤＡからの電圧に基づいて決まるようになっている。
【００８８】
より具体的には、図１０（Ａ）に示すように、高速シリアルインターフェースモードにおいては、端子ＶＤＤＡにはレシーバ回路４２用の電源電圧が供給され、インバータＩＮＤは低電圧側の論理レベル（Ｌ）を出力する。そのため入力バッファＢＦＰ、ＢＦＭは低電圧側の論理レベル（Ｌ。広義には、固定レベル）の信号を出力する。なお端子Ｇ１、Ｇ２はガード用配線によってグランド電圧に固定されているため、入力バッファＢＦ１、ＢＦ２の出力も低電圧側の論理レベルに固定されている。
【００８９】
一方図１０（Ｂ）に示すように、パラレルインターフェースモードにおいては、レシーバ回路４２用の電源が不要のため端子ＶＤＤＡにはグランド電圧が供給される。この場合、インバータＩＮＤは高電圧側の論理レベル（Ｈ）を出力するため、入力バッファＢＦＰ、ＢＦＭは、それぞれ端子ＤＰ、ＤＭを介して入力されるＣＭＯＳレベルの信号をバッファして出力する。パラレルインターフェースモードでは、端子Ｇ１、Ｇ２にもＣＭＯＳレベルの信号（第１、第２のインターフェース信号）が入力されているため、入力バッファＢＦ１、ＢＦ２もそれぞれ端子Ｇ１、Ｇ２を介して入力されるＣＭＯＳレベルの信号をバッファして出力する。
【００９０】
なお、図１０（Ａ）、図１０（Ｂ）に示す入力バッファＢＦＰ、ＢＦＭを図６に示すＩ／Ｏバッファ６４−１、６４−２の入力バッファに適用してもよい。
【００９１】
ところで、本実施形態は、高速シリアルインターフェースとパラレルインターフェースで端子を共有している。この場合、高速シリアルインターフェースモードにおいて、パラレルインターフェース回路の入力バッファが高速シリアル信号をバッファしてしまい、消費電流が増加するという課題がある。
【００９２】
この点、本実施形態では端子ＶＤＤＡに供給される電圧に基づいて、高速シリアルインターフェースモードにおいて入力バッファが固定電圧を出力するため、消費電流の増加を防止できる。すなわち、バッファされた高周波数の信号がパラレルインターフェース回路の後段のロジック回路に入力され、高速シリアルインターフェースモードにおいて本来使用されないはずのロジック回路で電流が消費されてしまうことを防止できる。さらに、この制御にレシーバ回路４２用の電源電圧を利用したことにより、新たな制御用端子や制御信号を設けることなくインターフェース切り替えを実現している。
【００９３】
４．高速シリアルインターフェース回路
図１１に高速シリアルインターフェース回路４０の詳細な構成例を示す。この高速シリアルインターフェース回路４０は、物理層回路５０、ロジック回路７０を含む。
【００９４】
物理層回路５０（レシーバ）は、差動信号（差動データ信号、差動クロック信号）を用いてデータ（パケット）やクロックを受信するための回路である。具体的には電流駆動又は電圧駆動されたシリアルバスの差動信号線からデータ等の受信を行う。この物理層回路５０は、データ用レシーバ回路５２や、クロック用レシーバ回路５４などを含むことができる。データ用レシーバ回路５２、クロック用レシーバ回路５４は、本実施形態のレシーバ回路４２に対応する。なお物理層回路５０はトランスミッタ回路を含むこともでき、その場合はデータやクロックの送信を行うこともできる。
【００９５】
ロジック回路７０は、高速シリアルインターフェース回路４０とドライバの内部回路との間のインターフェース処理を行う。具体的にはロジック回路７０はサンプリング回路７２、シリアルパラレル変換回路７４を含むことができる。サンプリング回路７２は、データ用レシーバ回路５２からのデータ信号をクロック用レシーバ回路５４からのクロックでサンプリングしシリアルデータを生成する。シリアルパラレル変換回路７４は、そのシリアルデータをパラレルデータに変換し、ドライバの内部回路に出力する。なお、ロジック回路７０は、物理層の上層であるリンク層の処理を行うためのリンクコントローラを含むこともできる。
【００９６】
５．電気光学装置の詳細な構成例
図１２に本実施形態の電気光学装置の詳細な構成例を示す。図１２では本実施形態を液晶表示装置に適用した場合について説明する。ただし、本実施形態はＥＬ素子等の発光素子を用いた表示装置に適用することもできる。
【００９７】
図１２に示す本実施形態の液晶表示装置（電気光学装置、表示装置）は、液晶パネル４００（電気光学パネル、表示パネル）、データドライバ２０（データ線駆動回路）、走査ドライバ３０（走査線駆動回路、ゲートドライバ）、電源回路８０、表示コントローラ１５０を含む。ここで、本実施形態の高速シリアルインターフェース回路４０とパラレルインターフェース回路６０はインターフェース回路９０に含まれる。なお、本実施形態にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００９８】
液晶パネル４００は、例えばアクティブマトリクス基板（例えばガラス基板）上に形成された液晶パネルである。アクティブマトリクス基板には、ゲート線ＧＫ（１≦Ｋ≦Ｍ、ＫとＭは自然数）とデータ線ＳＲＬ、ＳＧＬ、ＳＢＬ（１≦Ｌ≦Ｎ、ＬとＮは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ−Ｒ、ＴＦＴＫＬ−Ｇ、ＴＦＴＫＬ−Ｂが設けられている。
【００９９】
例えばＴＦＴＫＬ−Ｒのゲートはゲート線ＧＫに接続され、ＴＦＴＫＬ−Ｒのソース、ドレインはデータ線ＳＲＬ、画素電極ＰＥＫＬ−Ｒに接続されている。この画素電極ＰＥＫＬ−Ｒと対向電極ＣＥ（コモン電極）との間には、液晶（電気光学物質）が挟まれ、液晶容量ＣＬＫＬ−Ｒ及び補助容量ＣＳＫＬ−Ｒが形成されている。
【０１００】
また、アクティブマトリクス基板にはデータ電圧供給線Ｓ１〜ＳＮが設けられ、Ｓ１〜ＳＮに対応してデマルチプレクサが設けられている。デマルチプレクサＤＭＵＸＬは、ソース電圧供給線ＳＬに時分割で供給された階調電圧を、データドライバ２０からのマルチプレクス制御信号に基づいてデータ線ＳＲＬ、ＳＧＬ、ＳＢＬに分割して供給する。
【０１０１】
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベルは、電源回路８０に含まれる対向電極電圧生成回路により生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。
【０１０２】
データドライバ２０は、階調データに基づいて液晶パネル４００のデータ電圧供給線Ｓ１〜ＳＮを駆動する。上述のようにデマルチプレクサにより分離制御されるため、データドライバ２０は、データ線ＳＲ１〜ＳＲＮ、ＳＧ１〜ＳＧＮ、ＳＢ１〜ＳＢＮを駆動できる。一方、走査ドライバ３０は、液晶パネル４００の走査線Ｇ１〜ＧＭを走査（順次駆動）する。
【０１０３】
表示コントローラ１５０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データドライバ２０、走査ドライバ３０及び電源回路８０への制御信号をインターフェース回路９０に出力する。
【０１０４】
インターフェース回路９０は、表示コントローラ１５０から入力される制御信号をデータドライバ２０、走査ドライバ３０、電源回路８０にインターフェースする。
【０１０５】
電源回路８０は、外部から供給される基準電圧に基づいて、液晶パネル４００の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【０１０６】
なお、図１２では、液晶表示装置が表示コントローラ１５０を含む構成になっているが、表示コントローラ１５０を液晶表示装置の外部に設けてもよい。また、データドライバ２０、走査ドライバ３０、電源回路８０、表示コントローラ１５０の一部又は全部を液晶パネル４００上に形成してもよい。
【０１０７】
５．１．データドライバ
図１３に、図１３のデータドライバ２０の構成例を示す。データドライバ２０は、シフトレジスタ２２、ラインラッチ２４、２６、多重化回路２８、基準電圧発生回路３８、ＤＡＣ３２（データ電圧生成回路）、データ線駆動回路３４、マルチプレクス駆動制御部３６を含む。
【０１０８】
シフトレジスタ２２は、クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。
【０１０９】
ラインラッチ２４には、表示コントローラ１５０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データＤＩＯが入力される。ラインラッチ２４は、この階調データＤＩＯを、シフトレジスタ２２で順次シフトされたＥＩＯに同期してラッチする。
【０１１０】
ラインラッチ２６は、表示コントローラ１５０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【０１１１】
多重化回路２８は、ラインラッチ２６において各データ線に対応してラッチされた３本のデータ線分の階調データを時分割多重する。
【０１１２】
マルチプレクス駆動制御部３６は、データ電圧供給線の時分割タイミングを規定するマルチプレクス制御信号を生成し、１水平走査期間内に、マルチプレクス制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを順番にアクティブにする。多重化回路２８は、マルチプレクス制御信号に基づいて、階調電圧を時分割でデータ電圧供給線に供給するように多重化を行う。なお、マルチプレクス制御信号は、液晶パネル４００のデマルチプレクサにも供給される。
【０１１３】
基準電圧発生回路３８は、例えば６４種類の基準電圧を生成する。基準電圧発生回路３８によって生成された６４種類の基準電圧は、ＤＡＣ３２に供給される。
【０１１４】
ＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて、基準電圧発生回路３８からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を各データ線に出力する。
【０１１５】
データ線駆動回路３４は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣが、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。
【０１１６】
なお、図１３では、デジタルの階調データをデジタル・アナログ変換して、データ線駆動回路３４を介してデータ線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、データ線駆動回路３４を介してデータ線に出力する構成を採用することもできる。
【０１１７】
６．電子機器
上述の液晶表示装置を用いて構成される電子機器として、例えばプロジェクタ（投写型表示装置）がある。図１４に、本実施形態における液晶表示装置が適用されたプロジェクタの構成例のブロック図を示す。
【０１１８】
図１４のプロジェクタは、表示情報出力源７１０、表示情報処理回路７２０、ドライバ１００（集積回路装置）、液晶パネル４００、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。ドライバ１００は、走査ドライバ及びデータドライバを含み、液晶パネル４００を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【０１１９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（電気光学装置、集積回路装置、電気光学パネル、低電位側の電源電圧等）と共に記載された用語（液晶表示装置、ドライバ、液晶パネル、グランド等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、パラレルインターフェース回路、データドライバ、走査ドライバ、電源回路、ドライバ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１２０】
【図１】本実施形態の電気光学装置の構成例
【図２】本実施形態の構成例
【図３】図３（Ａ）、図３（Ｂ）は、本実施形態の説明図
【図４】シリアルバスの説明図
【図５】図５（Ａ）は、本実施形態の第１の変形例であり、図５（Ｂ）は、本実施形態の第２の変形例
【図６】パラレルインターフェース回路の第１の構成例
【図７】図７（Ａ）、図７（Ｂ）は、Ｉ／Ｏバッファの第１の構成例
【図８】Ｉ／Ｏバッファの第２の構成例
【図９】Ｉ／Ｏバッファの出力バッファの構成例
【図１０】図１０（Ａ）、図１０（Ｂ）は、パラレルインターフェース回路の第２の構成例
【図１１】高速シリアルインターフェース回路の構成例
【図１２】本実施形態の電気光学装置の詳細な構成例
【図１３】データドライバの構成例
【図１４】本実施形態の電子機器の構成例
【符号の説明】
【０１２１】
４０ 高速シリアルインターフェース回路、 ４２ レシーバ回路、
４４ 差動アンプ、 ６０ パラレルインターフェース回路、
６２−１，６２−２，６４−１，６４−２ Ｉ／Ｏバッファ、
１００ 集積回路装置、 ２００ 配線基板、 ４００ 電気光学パネル、
ＤＰＦ，ＤＭＦ 第１、第２の配線、 ＧＦ１，ＧＦ２ 第１、第２のガード用配線、
ＶＤＦ 第１の電源配線、 ＶＳＦ１ 第２の電源配線、
ＤＰ，ＤＭ 第１，第２の端子、 Ｇ１，Ｇ２ 第１，第２のガード用端子、
ＧＶＳＳ１，ＧＶＳＳ２ 第１，第２のガード補強用端子、
ＶＤＤＡ レシーバ回路用電源端子、 ＶＳＳ 低電圧側電源端子、
ＢＦＰ，ＢＦＭ 第１，第２の入力バッファ、 ＩＮＡ，ＡＮＡ 論理回路、
ＩＮＶ インバータ、 Ｒ 終端抵抗
【技術分野】
【０００１】
本発明は、集積回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ＬＳＩ間の通信手段としてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアルインターフェースが注目されている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
一般的なプロジェクタ（投写型表示装置）は、表示する画像の処理等を行う基板部分と、液晶パネル（電気光学パネル）、光源、レンズ等が設けられる光学系部分により構成される。そして、基板部分からはホストプロセッサによって画像データが送信され、光学系部分において表示ドライバ（ドライバ）がその画像データ受信して液晶パネルを駆動する。このようなデータ転送において高速シリアルインターフェースを用いれば、高精細な画像表示に対応した高速な通信を行うことができる。
【０００４】
しかし、高速シリアルインターフェースでは、差動信号を用いてはいても高速のデータ転送であるため、シリアルバスから不要電磁輻射（ＥＭＩノイズ）が発生するという課題があった。特に基板と光学系のように分離された構成部分間では、送信側と受信側が離れているため不要電磁輻射が顕著になりやすい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、シリアルバスの不要電磁輻射を抑制できる集積回路装置、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、シリアルバスを介して差動信号を受信するレシーバ回路を有する高速シリアルインターフェース回路と、前記差動信号を構成する第１の信号が入力される第１の端子と、前記差動信号を構成する第２の信号が入力される第２の端子と、第１、第２のガード用端子と、少なくとも１つのガード補強用端子とを含み、高速シリアルインターフェースモードにおいて、前記第１のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第１の配線によって接続され、前記第２のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第２の配線によって接続されることを特徴とする集積回路装置に関係する。
【０００７】
本発明によれば、高速シリアルインターフェースモードにおいて、ガード補強用端子を用いてガード線をグランド配線に接続できる。これにより、ガード線とグランド電圧の間の抵抗値を小さくでき、不要電磁輻射の増大を防止することができる。また、ガード補強用端子とガード線の接続、非接続を切り替えることで、インターフェース切り替えを実現できる。
【０００８】
また本発明では、前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、前記第１、第２の端子と前記第１、第２のガード用端子は第１の方向に沿って配置され、前記第１のガード補強用端子は、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、前記第２のガード補強用端子は、前記第２のガード用端子の前記第２の方向に配置されてもよい。
【０００９】
このようにして、ガード補強用端子を配置できる。この場合、配線基板上のガード線をガード用端子からガード補強用端子まで延長するだけで、ガード線とガード補強用端子を接続可能にできる。
【００１０】
また本発明では、前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、低電圧側の電源電圧が供給される低電圧側電源端子と、前記第１、第２のガード補強用端子と前記低電圧側電源端子とを接続する接続線とを含んでもよい。
【００１１】
これにより、ガード補強用端子と低電圧側電源端子を接続されるため、ガード補強用端子を介してガード線をグランド配線に接続できる。
【００１２】
また本発明では、前記第１、第２の端子と前記第１、第２のガード用端子は、第１の方向に沿って配置され、前記第１のガード補強用端子は、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、前記第２のガード補強用端子は、前記第２のガード用端子の前記第２の方向に配置され、前記接続線は、前記低電圧側電源端子と前記第１のガード補強用端子とを接続する第１の接続線と、前記第１のガード補強用端子と前記第２のガード補強用端子とを接続する第２の接続線とを有し、前記第２の接続線は、前記第１の方向に沿って配線されてもよい。
【００１３】
これにより、ガード補強用端子と低電圧側電源端子を最短距離で接続できる。
【００１４】
また本発明では、前記レシーバ回路は、前記第１、第２のガード補強用端子の間に配置されてもよい。
【００１５】
本発明によれば、差動信号を構成する２つの信号を、等距離かつ短い距離の配線でレシーバ回路に入力できる。これにより、レシーバ回路のアナログ特性を改善できる。また、レシーバ回路をコンパクトに配置できる。
【００１６】
また本発明では、前記レシーバ回路用のガードリングの金属層により前記接続線が形成されてもよい。
【００１７】
これにより、接続線の配線領域を削減できる。
【００１８】
また本発明では、前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファとを含み、高速シリアルインターフェースモードにおいて、前記第１、第２のＩ／Ｏバッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて低電圧側レベル又はハイインピーダンス状態に設定されてもよい。
【００１９】
本発明によれば、高速シリアルインターフェースとパラレルインターフェースでＩ／Ｏバッファの出力を切り替えられるため、端子の共有を実現できる。また、本発明ではレシーバ回路用電源端子に供給される電圧を用いてインターフェース切り替えを行っている。これにより、端子や信号を追加することなくインターフェースの選択を実現できる。
【００２０】
また本発明では、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、前記出力バッファは、前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力してもよい。
【００２１】
これにより、インターフェース切り替え可能なＩ／Ｏバッファを実現できる。
【００２２】
また本発明では、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、前記出力バッファの出力は、前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されてもよい。
【００２３】
このようにしても、インターフェース切り替え可能なＩ／Ｏバッファを実現できる。
【００２４】
また本発明では、前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、前記第１の端子を介してパラレルインターフェース信号が入力される第１の入力バッファと、前記第１の端子を介してパラレルインターフェース信号が入力される第２の入力バッファとを含み、高速シリアルインターフェースモードにおいて、前記第１、第２の入力バッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力してもよい。
【００２５】
本発明によれば、高速シリアルインターフェースモードにおいて、そのモードで使用されないパラレルインターフェース回路の後段のロジック回路に信号が入力されることがない。これにより、消費電流を削減できる。また、レシーバ回路用の電源電圧を用いることで、新たな制御用端子を設けることなく入力バッファを制御できる。
【００２６】
また本発明では、前記レシーバ回路用の高電圧側の電源電圧と異なるロジック回路用の電源電圧で動作するインバータを含み、前記インバータには、前記レシーバ回路用電源端子に供給される前記レシーバ回路用の高電圧側の電源電圧が入力され、前記第１、第２の入力バッファは、前記インバータの出力により制御されてもよい。
【００２７】
これにより、レシーバ回路用の電源電圧を用いて入力バッファを制御できる。
【００２８】
また本発明では、パラレルインターフェースモード時に、前記レシーバ回路用電源端子に低電圧側の電源電圧が供給されてもよい。
【００２９】
これにより、レシーバ回路用の電源電圧を用いてインターフェース切り替えを実現できる。
【００３０】
また本発明は、上記のいずれかに記載の集積回路装置と、電気光学パネルと、配線基板とを含み、前記配線基板は、前記第１のガード用端子に接続される第１のガード用配線と、前記第２のガード用端子に接続される第２のガード用配線とを有し、高速シリアルインターフェースモードにおいて、前記第１のガード用配線が、前記第１のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第１のガード補強用端子とを接続し、前記第２のガード用配線が、前記第２のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第２のガード補強用端子とを接続することを特徴とする電気光学装置に関係する。
【００３１】
本発明によれば、シリアルバスの不要電磁輻射の増大を抑制する電気光学装置を実現できる。
【００３２】
また本発明は、上記に記載の電気光学装置を含むことを特徴とする電子機器に関係する。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３４】
１．電気光学装置
図１に本実施形態の電気光学装置の構成例を示す。図１の構成例には、本実施形態の集積回路装置を適用することができる。例えば、この構成例はプロジェクタの表示部に使用されるものであり、コネクタＣＮでプロジェクタ内部の電子基板に接続される。ただし、本実施形態の集積回路装置は、他の電子機器、例えば携帯電話などの表示部にも適用することができる。
【００３５】
図１に示す本実施形態の電気光学装置は、電気光学パネル４００（表示パネル）、配線基板２００、ドライバ１００（集積回路装置）を含む。電気光学パネル４００は、例えばＴＦＴなどのアクティブマトリックス方式の液晶パネルで構成できる。また、アクティブマトリックス方式ではない液晶パネルや有機ＥＬ（Electro Luminescence）パネルでも構成することができる。配線基板２００は、フレキシブル基板などのプリント基板を用いて構成することができ、電気光学パネル４００やドライバ１００の電源線や信号線などの配線が形成されている。ドライバ１００は、配線基板２００に実装されており、配線基板２００に形成された配線を介して信号を受信し、電気光学パネル４００を駆動する。
【００３６】
具体的には、配線基板２００には、ドライバ１００に電源を供給する配線としてグランド配線ＶＳＦ１（第２の電源配線）が配線され、ドライバ１００の高速シリアルインターフェースに電源を供給する配線として電源配線ＶＤＦ（第１の電源配線）が配線されている。グランド配線は複数設けることができ、図１の構成例ではＶＳＦ１とＶＳＦ２の２本が配線されている。また配線基板２００には、ドライバ１００に信号を伝送するための配線として第１の配線ＤＰＦ、第２の配線ＤＭＦ、第１のガード用配線ＧＦ１、第２のガード用配線ＧＦ２が配線されている。この配線ＤＰＦと配線ＤＭＦは、ガード用配線ＧＦ１とガード用配線ＧＦ２との間に配線される。
【００３７】
ドライバ１００は、例えば後述する図１４の表示情報処理回路７２０と高速シリアルインターフェースを用いて通信を行う。このとき、ドライバ１００は配線ＤＰＦとＤＭＦを介して差動信号を受信し、ガード用配線ＧＦ１とＧＦ２にはコネクタＣＮを介してプロジェクタの電子基板からグランド電圧（広義には固定電圧）が与えられる。
【００３８】
またドライバ１００は、パラレルインターフェースを用いて通信することもできる。このとき、ドライバ１００のインターフェース回路は、Ｉ／Ｏバッファを含むことができ、配線ＧＦ１、ＤＰＦ、ＤＭＦ、ＧＦ２を介してＣＭＯＳレベルの信号を送受信することができる。
【００３９】
ここで、高速シリアルインターフェースにおいて、配線ＤＰＦとＤＭＦからは、差動信号の伝送にともなって不要電磁輻射が発生する。特に近年では伝送速度の高速化が進み、高速シリアルインターフェースの設計において不要電磁輻射の抑制が課題となっている。例えば、日本国内ではＶＣＣＩなどの規格が存在し、プロジェクタなどの電子機器はこのような規格を満たす必要がある。そのためには、高速シリアルインターフェースなどの不要電磁輻射の発生源を有効に対策する必要がある。
【００４０】
そのため高速シリアルインターフェースのシリアルバスには、不要電磁輻射を抑制するためのガード線が設けられる。図１の構成例では、ガード用配線ＧＦ１とＧＦ２がガード線に対応する。前述のようにガード用配線ＧＦ１とＧＦ２はグランド電圧に固定されており、これによって配線ＤＰＦとＤＭＦからの不要電磁輻射を吸収する。
【００４１】
しかし、ガード線はプリント配線などの配線によって寄生抵抗を持つ。そのため、ガード線による不要電磁輻射の吸収が妨げられ、シリアルバスからの不要電磁輻射が増大してしまうという課題があった。
【００４２】
ところで、ドライバ１００をこれらの高速シリアルインターフェースとパラレルインターフェースの両方に対応させることで、必要な通信速度などに応じてインターフェースを選択可能にすることもできる。この場合、シリアルバス用の端子とＣＭＯＳレベル信号用の端子を共通して利用できれば、端子数や面積を削減することも可能となる。
【００４３】
しかしながら端子を共有すると、シリアルバスのガード線を接続する端子にはパラレルインターフェースモードにおいてＣＭＯＳレベルの信号が入力されることになる。そのため高速シリアルインターフェースモードにおいてはガード線に不要電磁輻射対策をし、パラレルインターフェースモードにおいてはＣＭＯＳレベルの信号を入力できるようにするという課題もあった。
【００４４】
２．インターフェース回路の端子配置
２．１．構成例
図２に上記課題を解決できる本実施形態の構成例を図示する。本実施形態は、レシーバ回路４２、パラレルインターフェース回路６０、第１の端子ＤＰ、第２の端子ＤＭ、第１のガード用端子Ｇ１、第２のガード用端子Ｇ２を含む。レシーバ回路４２は、後に図１１で説明する高速シリアルインターフェース回路４０に含まれ、シリアルバスを介して差動信号を受信する。なお以下では簡単のためレシーバ回路４２のみ図示している。そして、高速シリアルインターフェースモードにおいては、端子ＤＰ、ＤＭに差動信号を構成する信号（第１、第２の信号）がレシーバ回路４２に入力され、端子Ｇ１、Ｇ２がシリアルバスのガード線に接続される。一方パラレルインターフェースモードにおいては、端子ＤＰ、ＤＭ、Ｇ１、Ｇ２を介してパラレルインターフェース回路６０にＣＭＯＳレベルの信号が入力される。
【００４５】
また、本実施形態は少なくとも１つのガード補強用端子を含む。例えば図２に示すように、少なくとも１つのガード補強用端子として第１のガード補強用端子ＧＶＳＳ１、第２のガード補強用端子ＧＶＳＳ２を含むことができる。具体的には、端子ＤＰ、ＤＭ、Ｇ１、Ｇ２は第１の方向Ｄ１に沿って配置される。第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とすれば、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２はそれぞれガード用端子Ｇ１、Ｇ２の方向Ｄ２に配置される。
【００４６】
さらに、本実施形態はグランド電圧（低電圧側の電源電圧）が供給されるグランド端子ＶＳＳ（低電圧側電源端子）を含む。そして、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２がグランド端子ＶＳＳと接続線によって接続されている。例えば接続線は、グランド端子ＶＳＳとガード補強用端子ＧＶＳＳ１を接続する第１の接続線Ｌ１及び、ガード補強用端子ＧＶＳＳ１とＧＶＳＳ２を接続する第２の接続線Ｌ２によって構成できる。
【００４７】
図３（Ａ）、図３（Ｂ）を用いて本実施形態の接続例を説明する。図３（Ａ）、図３（Ｂ）は、図２で説明した本実施形態の構成例を図１の集積回路装置１００に適用した場合を示している。
【００４８】
図３（Ａ）に高速シリアルインターフェースモードにおける接続構成例を示す。図１で説明したように、配線基板２００にはシリアルバスのガード線としてガード用配線ＧＦ１、ＧＦ２が形成され、コネクタＣＮを介してグランド電圧に固定されている。このガード用配線ＧＦ１（第１の配線）は、ガード用端子Ｇ１だけでなくガード補強用端子ＧＶＳＳ１にも接続されるように形成され、同様に、ガード用配線ＧＦ２（第２の配線）は、ガード用端子Ｇ２だけでなくガード補強用端子ＧＶＳＳ２にも接続されるように形成される。また、配線基板２００の配線ＤＰＦ、ＤＭＦは、端子ＤＰ、ＤＭに接続される。そして、レシーバ回路４２には端子ＤＰ、ＤＭを介してシリアルバスの差動信号が入力される。このように、高速シリアルインターフェースモードにおいては、ガード用配線がガード補強用端子、接続線及びグランド端子を介してグランド配線に接続される。
【００４９】
一方図３（Ｂ）にパラレルインターフェースモードにおける接続構成例を示す。パラレルインターフェースモードにおいては、ガード用配線ＧＦ１はガード用端子Ｇ１に接続されるように形成され、ガード補強用端子ＧＶＳＳ１には接続されない。同様に、ガード用配線ＧＦ２はガード用端子Ｇ２に接続されるように形成され、ガード補強用端子ＧＶＳＳ２には接続されない。そのため、ガード用配線ＧＦ１、ＧＦ２とグランド配線ＶＳＦ１は接続されず、ガード用端子Ｇ１、Ｇ２にガード用配線ＧＦ１、ＧＦ２を介してＣＭＯＳレベルの信号を入力することができる。そして、パラレルインターフェース回路６０に端子Ｇ１、Ｇ２、ＤＰ、ＤＭを介してＣＭＯＳレベルの信号を入力できる。
【００５０】
ところで、高速シリアルインターフェースにおいてはガード線が持つ寄生抵抗によって不要電磁輻射の吸収が妨げられ、不要電磁輻射が増大するという課題があった。
【００５１】
この点本実施形態では、高速シリアルインターフェースモードにおいて、ガード補強用端子にガード線を接続することによってガード線をグランド配線に接続できる。そのため、ガード用のグランド電圧を電源用のグランド配線を用いて補強することができる。これにより、ガード線とグランド電圧の間の抵抗値を小さくでき、不要電磁輻射の増大を防止することができる。
【００５２】
２．２．不要電磁輻射の抑制
図４を用いて不要電磁輻射の抑制について詳細に説明する。図４は本実施形態におけるシリアルバスを模式的に示しており、図３（Ａ）の高速シリアルインターフェースモードにおいて使用した場合に対応する。ここで、レシーバ回路４２は終端抵抗Ｒ、差動アンプ４４によって構成することができ、端子ＤＰ、ＤＭを介して終端抵抗Ｒの両端及び差動アンプ４４に差動信号が入力される。
【００５３】
図４に示す配線ＤＰＦ、ＤＭＦ、ガード用配線ＧＦ１、ＧＦ２、グランド配線ＶＳＦ１は図１の配線基板２００上の配線である。配線ＤＰＦ、ＤＭＦは、線間容量と配線のインダクタンスによって伝送線路を形成する。図４ではこれを、線間容量ＣＤ、配線のインダクタンスＬ１、Ｌ２によって単純化して示している。この伝送線路の両側にはガード用配線ＧＦ１、ＧＦ２が配線され、ＣＧ１は配線ＧＦ１とＤＰＦの間のカップリング容量を表し、ＣＧ２は配線ＧＦ２とＤＰＦのカップリング容量を表す。ガード用配線ＧＦ１、ＧＦ２は、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２及び接続線Ｌ１、Ｌ２を介してグランド配線ＶＳＦ１に接続される。
【００５４】
前述のように、ガード用配線ＧＦ１とＧＦ２は図１のコネクタＣＮを介してグランド電圧に固定され、配線ＤＰＦ、ＤＭＦからの不要電磁輻射を吸収するようになっている。この不要電磁輻射の吸収は、図４において差動信号がカップリング容量ＣＧ１、ＣＧ２を介してガード線に電圧ノイズとして伝達されることに置き換えて考えることができる。
【００５５】
まずガード用配線ＧＦ１、ＧＦ２がグランド配線ＶＳＦ１に接続されない場合を考えると、ガード用配線ＧＦ１、ＧＦ２に伝達された電圧ノイズは、コネクタＣＮを介してグランドに吸収されることになる。このとき、ガード用配線ＧＦ１、ＧＦ２がグランド電圧に保たれていれば、電圧ノイズは十分吸収されていることになり、差動信号が発生する不要電磁輻射はガード用配線ＧＦ１、ＧＦ２に十分吸収されていることになる。しかし、ガード用配線ＧＦ１、ＧＦ２には寄生抵抗ＲＰ１、ＲＰ２があるため、ガード用配線ＧＦ１、ＧＦ２での電圧ノイズの振幅が大きくなる。この場合、ガード用配線ＧＦ１、ＧＦ２がグランド電圧に保たれる場合に比べて、ガード用配線ＧＦ１、ＧＦ２が吸収する不要電磁輻射が減少し、結果的にシリアルバスから発生する不要電磁輻射が増大してしまう。
【００５６】
この点、本実施形態では、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２を設けたことにより、ガード用配線ＧＦ１、ＧＦ２をグランド配線ＶＳＦ１に接続できる。これにより、ガード用配線ＧＦ１、ＧＦ２のグランドに対する抵抗値が減少し、電圧ノイズの振幅が小さくなる。例えば、図１の本実施形態においてグランド配線ＶＳＦ１はガード用配線ＧＦ１、ＧＦ２よりも小さな配線抵抗の配線とすることもできる。この場合、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２を用いてグランド配線ＶＳＦ１に接続することにより、ガード用配線ＧＦ１、ＧＦ２のグランドに対する抵抗値を大幅に減少させることができる。これにより、ガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２がない場合に比べて、ガード用配線ＧＦ１、ＧＦ２がより電圧ノイズを吸収することができ、シリアルバスから発生する不要電磁輻射を減少させることができる。
【００５７】
より具体的には、接続線の抵抗値とグランド配線の抵抗値の合計がレシーバ回路４２の終端抵抗Ｒの抵抗値より十分小さいことで、不要電磁輻射をより効果的に抑制できる。以下に理由を説明する。
【００５８】
図４の終端抵抗Ｒの抵抗値は、差動信号を効率よく受信するために、配線ＤＰＦとＤＭＦからなる伝送線路の特性インピーダンスＺＤと等しい抵抗値に設定されている。ここで、ガード用配線ＧＦ１と配線ＤＰＦも、カップリング容量ＣＧ１とインダクタンスＬ１によって伝送線路を構成しており、この特性インピーダンスをＺＧ１とする。同様にガード用配線ＧＦ２と配線ＤＭＦも伝送線路を構成しており、特性インピーダンスをＺＧ２とする。この特性インピーダンスＺＧ１、ＺＧ２は、ガード用配線ＧＦ１と配線ＤＰＦの線間距離及び、ガード用配線ＧＦ２と配線ＤＭＦの線間距離が、配線ＤＰＦとＤＭＦの線間距離とほぼ等しく配線されるため、ＺＤにほぼ等しくなっている。そのため、特性インピーダンスＺＧ１、ＺＧ２は終端抵抗Ｒの抵抗値ともほぼ等しくなる。
【００５９】
ここで、この特性インピーダンスＺＧ１、ＺＧ２の伝送線路には、それぞれ配線ＤＰＦ、ＤＭＦから差動信号の一方が入力されている。このとき、接続線の抵抗値とグランド配線の抵抗値の合計が特性インピーダンスＺＧ１、ＺＧ２より十分小ければ、ガード用配線ＧＦ１、ＧＦ２の電圧ノイズの振幅は配線ＤＰＦ、ＤＭＦの電圧振幅よりも十分小さくなる。すなわち、特性インピーダンスＺＧ１、ＺＧ２が終端抵抗Ｒの抵抗値とほぼ等しいことから、接続線の抵抗値とグランド配線の抵抗値の合計を終端抵抗Ｒの抵抗値より十分小さくしておくことで、不要電磁輻射の増大を防止できる。
【００６０】
以上に説明したように、本実施形態によれば高速シリアルインターフェースモードにおける不要電磁輻射の増大を防止することができる。これにより、高速シリアルインターフェースを利用した機器のコスト削減等を実現することもできる。
【００６１】
例えば、シリアルバスが配線基板上を長距離に渡って引き回されている場合には、不要電磁輻射が増大しやすくなる。これは、差動信号の伝送線が長いほど不要電磁輻射の発生量が増加し、ガード線が長いほど寄生抵抗も増加するためである。そのため、シリアルバスを引き回す必要がある場合には、対策としてフィルタ部品の追加などが必要となりコストの増加を招く。
【００６２】
この点、本実施形態では長いシリアルバスにおいても不要電磁輻射の増大を抑制することができる。特にインターフェース回路とシリアルバスの接続部付近は配線基板のコネクタから遠く寄生抵抗が大きくなるが、インターフェース回路に対策したことによりシリアルバスの末端においてもガード線の効果が維持される。これにより、配線基板においてフィルタ部品などの対策部品を削減して、コストを抑制することができる。また、不要電磁輻射の対策コストを増加させることなくシリアルバスを引き回すことができるため、電子機器の設計自由度が向上する。
【００６３】
また、不要電磁輻射の直接の発生源である高速シリアルインターフェース信号を出力するのはＩＣなどの能動素子であるにもかかわらず、実際の不要電磁輻射は配線基板上の配線から発生する。そのため、例えば電子機器メーカが高速シリアルインターフェースを含むＩＣをＩＣメーカから購入し、配線基板に実装する場合、電子機器メーカは不要電磁輻射対策を考慮した配線基板を設計する必要があった。
【００６４】
この点、本実施形態においては集積回路装置自体に対策が組み込まれているため、上記のような設計負担を軽減することができる。これにより、ＩＣメーカは配線基板への実装が容易な高速シリアルインターフェースを含むＩＣを電子機器メーカに提供することができる。
【００６５】
ここで、本実施形態では、シリアルバスのガード線をグランド線に接続して不要電磁輻射対策を行っている。この場合、高速シリアルインターフェースとパラレルインターフェースで端子を共有すると、パラレルインターフェースモードにおいてガード線を信号線に切り替えられないという課題が生じる。
【００６６】
この点、本実施形態においてはガード補強用端子を設け、高速シリアルインターフェースモードにおいてはガード線をガード補強用端子に接続し、パラレルインターフェースモードにおいてはガード線をガード端子のみに接続できるようになっている。このように、使用するインターフェースに応じてガード用配線のパターンを変えることにより、不要電磁輻射の対策と共にインターフェース切り替えを実現している。
【００６７】
なお、図１に示すようにガード用配線とグランド配線との間にカップリングコンデンサＣＦ１、ＣＦ２を設けてもよい。これにより、ガード用配線のインピーダンスをさらに小さくし、不要電磁輻射を抑制することができる。
【００６８】
２．３．変形例
ところで、図２に示すように、レシーバ回路４２をガード補強用端子ＧＶＳＳ１とＧＶＳＳ２の間に配置してもよい。このようにすれば、端子ＤＰ、ＤＭからレシーバ回路４２までを等距離かつ短い配線で接続でき、高速シリアルインターフェースのアナログ特性を改善できる。また、コンパクトに配置することもできる。
【００６９】
本実施形態では、ガード補強用端子ＧＶＳＳ１とＧＶＳＳ２を接続する接続線Ｌ２を方向Ｄ２に沿って配線することもできる。そうすると、最短距離で接続線を配線できるため、ガード補強用端子からグランド配線までの抵抗値が小さくなり、不要電磁輻射の防止効果を高くできる。
【００７０】
ここで、レシーバ回路４２をガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２の間に配置した場合、レシーバ回路４２のガードリングを接続線Ｌ１及び方向Ｄ２に沿って配線した接続線Ｌ２として利用してもよい。
【００７１】
図５（Ａ）にガードリングを接続線とした第１の変形例を示す。具体的には、レシーバ回路４２用のガードリングの金属層ＭＥＴにより、グランド端子ＶＳＳとガード補強用端子ＧＶＳＳ１、ＧＶＳＳ２とを接続する接続線が形成される。このガードリングは、半導体基板のうちレシーバ回路４２が形成される部分を囲むように拡散層ＤＩＦが設けられ、拡散層ＤＩＦと金属層ＭＥＴがコンタクトＣＴで接続されている。そして、レシーバ回路４２が形成される部分とその他の回路（例えば、高速シリアルインターフェース回路４０のロジック部分やパラレルインターフェース回路６０）の形成される部分との間で半導体基板上のノイズが伝達することを防止している。
【００７２】
このように、ガードリングの金属層を接続線として利用することで接続線の配線スペースを節約できる。
【００７３】
図５（Ｂ）に本実施形態の第２の変形例を示す。この変形例に示すように、グランド端子とガード補強用端子を同一の端子にすることもできる。この場合、図示するように、高速シリアルインターフェースモードにおいてガード用配線ＧＦ１とＧＦ２をグランド配線ＶＳＦ１に接続するように配線パターンを形成する。パラレルインターフェースモードにおいては、ガード用配線ＧＦ１とＧＦ２をグランド配線ＶＳＦ１に接続しない配線パターンを形成する。
【００７４】
３．パラレルインターフェース回路
３．１．第１の構成例
図６にパラレルインターフェース回路６０の第１の構成例を示す。第１の構成例は、Ｉ／Ｏバッファ６２−１（第１のＩ／Ｏバッファ）、６２−２（第２のＩ／Ｏバッファ）、６４−１、６４−２を含み、それぞれ端子Ｇ１、Ｇ２、ＤＰ、ＤＭに接続される。そして、高速シリアルインターフェースモードにおいて、Ｉ／Ｏバッファ６２−１、６２−２の出力がレシーバ回路４２用電源端子ＶＤＤＡからの電圧に基づいてグランド（低電位側レベル、固定レベル）又はハイインピーダンス状態に設定される。一方、パラレルインターフェースモードにおいては、Ｉ／Ｏバッファ６２−１、６２−２は端子Ｇ１、Ｇ２を介してＣＭＯＳレベルの信号を入出力する。このように、ガード用端子に対応したインターフェース切り替えと端子の共有を実現している。
【００７５】
以下に、Ｉ／Ｏバッファ６２−１、６２−２の構成例について説明する。なお、Ｉ／Ｏバッファ６２−１と６２−２は同様であるためＩ／Ｏバッファ６２−１のみ説明する。また、Ｉ／Ｏバッファ６４−１、６４−２については説明していないが、例えば図８で説明する第２の構成例で実現できる。
【００７６】
図７（Ａ）、図７（Ｂ）にＩ／Ｏバッファ６２−１の第１の構成例を示す。図７（Ａ）、図７（Ｂ）に示すＩ／Ｏバッファ６２−１は、入力バッファＢＩ、出力バッファＢＱ、論理回路を含む。この論理回路は出力バッファＢＱの前段に設けられ、例えばＡＮＤ回路ＡＮＡ（論理積回路）、インバータＩＮＡで構成できる。
【００７７】
そして図７（Ａ）に示すように、高速シリアルインターフェースモードにおいて、論理回路は電源端子ＶＤＤＡに供給されるレシーバ回路４２用の電源電圧に基づいて低電位側レベル（広義には、固定レベル）を出力する。具体的には、インバータＩＮＡにレシーバ回路４２用の電源電圧が入力される。すなわち、インバータＩＮＡには高電位側レベル（Ｈ）に相当する電圧が入力されるため、インバータＩＮＡは低電位側レベル（Ｌ）を出力する。そして、ＡＮＤ回路ＡＮＡにはインバータＩＮＡの出力と出力信号ＤＱが入力され、ＡＮＤ回路ＡＮＡは出力信号ＤＱに関わらず低電位側レベル（Ｌ）を出力する。出力バッファＢＱは、ＡＮＤ回路ＡＮＡの出力を受けて低電位側レベル（Ｌ）を出力する。
【００７８】
一方図７（Ｂ）に示すように、パラレルインターフェースモードにおいては電源端子ＶＤＤＡにグランド電圧が供給される。パラレルインターフェースモードではレシーバ回路４２用の電源電圧が不要のためである。この場合、インバータＩＮＡには低電位側レベル（Ｌ）に相当する電圧が入力されるため、インバータＩＮＡは高電位側の論理レベル（Ｈ）を出力する。そのためＡＮＤ回路ＡＮＡは出力信号ＤＱを出力し、出力バッファＢＱは端子Ｇ１を介して配線ＧＦ１に出力信号ＤＱを出力する。
【００７９】
なお、Ｉ／Ｏバッファ６２−１は、出力イネーブル信号ＤＥによって入出力をコントロールできる。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは出力信号ＤＱをバッファして出力する。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱがハイインピーダンス状態に設定され、端子Ｇ１を介して入力バッファＢＩにＣＭＯＳレベルの信号が入力される。このような出力バッファＢＱは、例えば図９に示すようにクロックドインバーターで構成することができる。
【００８０】
図８にＩ／Ｏバッファ６２−１の第２の構成例を示す。この構成例は、入力バッファＢＩ、出力バッファＢＱ、インバータＩＮＢ、ＡＮＤ回路ＡＮＢを含む。ＡＮＤ回路ＡＮＢにはインバータＩＮＢの出力と出力イネーブル信号ＤＥが入力される。出力バッファＢＱには出力信号ＤＱが入力される。
【００８１】
具体的には、高速シリアルインターフェースモードにおいてインバータＩＮＢは低電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥに関わらず低電位側レベル（広義には、固定レベル）を出力する。そして、出力バッファＢＱの出力は、このＡＮＤ回路ＡＮＢの出力に基づいてハイインピーダンス状態に設定される。
【００８２】
一方、パラレルインターフェースモードにおいてインバータＩＮＢは高電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥを出力する。そして出力バッファＢＱは、ＡＮＤ回路ＡＮＢの出力に基づいて、出力がハイインピーダンス状態に設定されるか、または出力信号ＤＱを出力する。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは出力信号ＤＱを出力する。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱの出力はハイインピーダンス状態に設定され、入力バッファＢＩに端子Ｇ１を介してＣＭＯＳレベルの信号が入力される。
【００８３】
ところで、高速シリアルインターフェースモードとパラレルインターフェースモードで端子を共有した場合、Ｉ／Ｏバッファの出力を切り替える必要があるという課題があった。
【００８４】
この点、図７（Ａ）、図７（Ｂ）、図８の構成例によれば端子の共有を実現できる。そのため、端子を追加することなく高速シリアルインターフェース回路とパラレルインターフェース回路を集積することが可能である。これにより、コストの増加を抑えつつインターフェースの選択を実現できる集積回路装置を提供できる。
【００８５】
また、本実施形態では電源端子ＶＤＤＡに供給される電圧を用いてインターフェース切り替えを行っている。これにより、Ｉ／Ｏバッファを制御するための端子や信号を追加することなくインターフェースの選択を実現できる。
【００８６】
３．２．第２の構成例
図１０（Ａ）、図１０（Ｂ）にパラレルインターフェース回路６０の第２の構成例を示す。この構成例は、第１、第２の入力バッファＢＦＰ、ＢＦＭを含む。入力バッファＢＦＰ、ＢＦＭにはそれぞれ端子ＤＰ、ＤＭからの信号が入力される。また第２の構成例は、端子ＶＤＤＡからの電圧が入力されるインバータＩＮＤと、端子Ｇ１、Ｇ２からの信号が入力される入力バッファＢＦ１、ＢＦ２を含むことができる。さらに第２の構成例は、ロジック回路用の電源電圧が供給される端子ＶＤＤを含むことができる。そして、入力バッファＢＦＰ、ＢＦＭ、ＢＦ１、ＢＦ２、インバータＩＮＤは、端子ＶＤＤから供給されるロジック回路用の電源電圧で動作する。なお、ロジック回路用の電源電圧は、レシーバ回路４２用の電源電圧とは異なる電源電圧であり、例えば高速シリアルインターフェース回路４０のロジック回路やパラレルインターフェース回路６０などの動作に用いられる電源電圧である。
【００８７】
具体的には、入力バッファＢＦＰ、ＢＦＭはＡＮＤ回路（論理積回路）で構成することができる。そして、この入力バッファＢＦＰ、ＢＦＭの出力は、インバータＩＮＤの出力によって制御され、端子ＶＤＤＡからの電圧に基づいて決まるようになっている。
【００８８】
より具体的には、図１０（Ａ）に示すように、高速シリアルインターフェースモードにおいては、端子ＶＤＤＡにはレシーバ回路４２用の電源電圧が供給され、インバータＩＮＤは低電圧側の論理レベル（Ｌ）を出力する。そのため入力バッファＢＦＰ、ＢＦＭは低電圧側の論理レベル（Ｌ。広義には、固定レベル）の信号を出力する。なお端子Ｇ１、Ｇ２はガード用配線によってグランド電圧に固定されているため、入力バッファＢＦ１、ＢＦ２の出力も低電圧側の論理レベルに固定されている。
【００８９】
一方図１０（Ｂ）に示すように、パラレルインターフェースモードにおいては、レシーバ回路４２用の電源が不要のため端子ＶＤＤＡにはグランド電圧が供給される。この場合、インバータＩＮＤは高電圧側の論理レベル（Ｈ）を出力するため、入力バッファＢＦＰ、ＢＦＭは、それぞれ端子ＤＰ、ＤＭを介して入力されるＣＭＯＳレベルの信号をバッファして出力する。パラレルインターフェースモードでは、端子Ｇ１、Ｇ２にもＣＭＯＳレベルの信号（第１、第２のインターフェース信号）が入力されているため、入力バッファＢＦ１、ＢＦ２もそれぞれ端子Ｇ１、Ｇ２を介して入力されるＣＭＯＳレベルの信号をバッファして出力する。
【００９０】
なお、図１０（Ａ）、図１０（Ｂ）に示す入力バッファＢＦＰ、ＢＦＭを図６に示すＩ／Ｏバッファ６４−１、６４−２の入力バッファに適用してもよい。
【００９１】
ところで、本実施形態は、高速シリアルインターフェースとパラレルインターフェースで端子を共有している。この場合、高速シリアルインターフェースモードにおいて、パラレルインターフェース回路の入力バッファが高速シリアル信号をバッファしてしまい、消費電流が増加するという課題がある。
【００９２】
この点、本実施形態では端子ＶＤＤＡに供給される電圧に基づいて、高速シリアルインターフェースモードにおいて入力バッファが固定電圧を出力するため、消費電流の増加を防止できる。すなわち、バッファされた高周波数の信号がパラレルインターフェース回路の後段のロジック回路に入力され、高速シリアルインターフェースモードにおいて本来使用されないはずのロジック回路で電流が消費されてしまうことを防止できる。さらに、この制御にレシーバ回路４２用の電源電圧を利用したことにより、新たな制御用端子や制御信号を設けることなくインターフェース切り替えを実現している。
【００９３】
４．高速シリアルインターフェース回路
図１１に高速シリアルインターフェース回路４０の詳細な構成例を示す。この高速シリアルインターフェース回路４０は、物理層回路５０、ロジック回路７０を含む。
【００９４】
物理層回路５０（レシーバ）は、差動信号（差動データ信号、差動クロック信号）を用いてデータ（パケット）やクロックを受信するための回路である。具体的には電流駆動又は電圧駆動されたシリアルバスの差動信号線からデータ等の受信を行う。この物理層回路５０は、データ用レシーバ回路５２や、クロック用レシーバ回路５４などを含むことができる。データ用レシーバ回路５２、クロック用レシーバ回路５４は、本実施形態のレシーバ回路４２に対応する。なお物理層回路５０はトランスミッタ回路を含むこともでき、その場合はデータやクロックの送信を行うこともできる。
【００９５】
ロジック回路７０は、高速シリアルインターフェース回路４０とドライバの内部回路との間のインターフェース処理を行う。具体的にはロジック回路７０はサンプリング回路７２、シリアルパラレル変換回路７４を含むことができる。サンプリング回路７２は、データ用レシーバ回路５２からのデータ信号をクロック用レシーバ回路５４からのクロックでサンプリングしシリアルデータを生成する。シリアルパラレル変換回路７４は、そのシリアルデータをパラレルデータに変換し、ドライバの内部回路に出力する。なお、ロジック回路７０は、物理層の上層であるリンク層の処理を行うためのリンクコントローラを含むこともできる。
【００９６】
５．電気光学装置の詳細な構成例
図１２に本実施形態の電気光学装置の詳細な構成例を示す。図１２では本実施形態を液晶表示装置に適用した場合について説明する。ただし、本実施形態はＥＬ素子等の発光素子を用いた表示装置に適用することもできる。
【００９７】
図１２に示す本実施形態の液晶表示装置（電気光学装置、表示装置）は、液晶パネル４００（電気光学パネル、表示パネル）、データドライバ２０（データ線駆動回路）、走査ドライバ３０（走査線駆動回路、ゲートドライバ）、電源回路８０、表示コントローラ１５０を含む。ここで、本実施形態の高速シリアルインターフェース回路４０とパラレルインターフェース回路６０はインターフェース回路９０に含まれる。なお、本実施形態にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００９８】
液晶パネル４００は、例えばアクティブマトリクス基板（例えばガラス基板）上に形成された液晶パネルである。アクティブマトリクス基板には、ゲート線ＧＫ（１≦Ｋ≦Ｍ、ＫとＭは自然数）とデータ線ＳＲＬ、ＳＧＬ、ＳＢＬ（１≦Ｌ≦Ｎ、ＬとＮは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ−Ｒ、ＴＦＴＫＬ−Ｇ、ＴＦＴＫＬ−Ｂが設けられている。
【００９９】
例えばＴＦＴＫＬ−Ｒのゲートはゲート線ＧＫに接続され、ＴＦＴＫＬ−Ｒのソース、ドレインはデータ線ＳＲＬ、画素電極ＰＥＫＬ−Ｒに接続されている。この画素電極ＰＥＫＬ−Ｒと対向電極ＣＥ（コモン電極）との間には、液晶（電気光学物質）が挟まれ、液晶容量ＣＬＫＬ−Ｒ及び補助容量ＣＳＫＬ−Ｒが形成されている。
【０１００】
また、アクティブマトリクス基板にはデータ電圧供給線Ｓ１〜ＳＮが設けられ、Ｓ１〜ＳＮに対応してデマルチプレクサが設けられている。デマルチプレクサＤＭＵＸＬは、ソース電圧供給線ＳＬに時分割で供給された階調電圧を、データドライバ２０からのマルチプレクス制御信号に基づいてデータ線ＳＲＬ、ＳＧＬ、ＳＢＬに分割して供給する。
【０１０１】
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベルは、電源回路８０に含まれる対向電極電圧生成回路により生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。
【０１０２】
データドライバ２０は、階調データに基づいて液晶パネル４００のデータ電圧供給線Ｓ１〜ＳＮを駆動する。上述のようにデマルチプレクサにより分離制御されるため、データドライバ２０は、データ線ＳＲ１〜ＳＲＮ、ＳＧ１〜ＳＧＮ、ＳＢ１〜ＳＢＮを駆動できる。一方、走査ドライバ３０は、液晶パネル４００の走査線Ｇ１〜ＧＭを走査（順次駆動）する。
【０１０３】
表示コントローラ１５０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データドライバ２０、走査ドライバ３０及び電源回路８０への制御信号をインターフェース回路９０に出力する。
【０１０４】
インターフェース回路９０は、表示コントローラ１５０から入力される制御信号をデータドライバ２０、走査ドライバ３０、電源回路８０にインターフェースする。
【０１０５】
電源回路８０は、外部から供給される基準電圧に基づいて、液晶パネル４００の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【０１０６】
なお、図１２では、液晶表示装置が表示コントローラ１５０を含む構成になっているが、表示コントローラ１５０を液晶表示装置の外部に設けてもよい。また、データドライバ２０、走査ドライバ３０、電源回路８０、表示コントローラ１５０の一部又は全部を液晶パネル４００上に形成してもよい。
【０１０７】
５．１．データドライバ
図１３に、図１３のデータドライバ２０の構成例を示す。データドライバ２０は、シフトレジスタ２２、ラインラッチ２４、２６、多重化回路２８、基準電圧発生回路３８、ＤＡＣ３２（データ電圧生成回路）、データ線駆動回路３４、マルチプレクス駆動制御部３６を含む。
【０１０８】
シフトレジスタ２２は、クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。
【０１０９】
ラインラッチ２４には、表示コントローラ１５０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データＤＩＯが入力される。ラインラッチ２４は、この階調データＤＩＯを、シフトレジスタ２２で順次シフトされたＥＩＯに同期してラッチする。
【０１１０】
ラインラッチ２６は、表示コントローラ１５０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【０１１１】
多重化回路２８は、ラインラッチ２６において各データ線に対応してラッチされた３本のデータ線分の階調データを時分割多重する。
【０１１２】
マルチプレクス駆動制御部３６は、データ電圧供給線の時分割タイミングを規定するマルチプレクス制御信号を生成し、１水平走査期間内に、マルチプレクス制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを順番にアクティブにする。多重化回路２８は、マルチプレクス制御信号に基づいて、階調電圧を時分割でデータ電圧供給線に供給するように多重化を行う。なお、マルチプレクス制御信号は、液晶パネル４００のデマルチプレクサにも供給される。
【０１１３】
基準電圧発生回路３８は、例えば６４種類の基準電圧を生成する。基準電圧発生回路３８によって生成された６４種類の基準電圧は、ＤＡＣ３２に供給される。
【０１１４】
ＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて、基準電圧発生回路３８からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を各データ線に出力する。
【０１１５】
データ線駆動回路３４は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣが、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。
【０１１６】
なお、図１３では、デジタルの階調データをデジタル・アナログ変換して、データ線駆動回路３４を介してデータ線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、データ線駆動回路３４を介してデータ線に出力する構成を採用することもできる。
【０１１７】
６．電子機器
上述の液晶表示装置を用いて構成される電子機器として、例えばプロジェクタ（投写型表示装置）がある。図１４に、本実施形態における液晶表示装置が適用されたプロジェクタの構成例のブロック図を示す。
【０１１８】
図１４のプロジェクタは、表示情報出力源７１０、表示情報処理回路７２０、ドライバ１００（集積回路装置）、液晶パネル４００、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。ドライバ１００は、走査ドライバ及びデータドライバを含み、液晶パネル４００を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【０１１９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（電気光学装置、集積回路装置、電気光学パネル、低電位側の電源電圧等）と共に記載された用語（液晶表示装置、ドライバ、液晶パネル、グランド等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、パラレルインターフェース回路、データドライバ、走査ドライバ、電源回路、ドライバ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１２０】
【図１】本実施形態の電気光学装置の構成例
【図２】本実施形態の構成例
【図３】図３（Ａ）、図３（Ｂ）は、本実施形態の説明図
【図４】シリアルバスの説明図
【図５】図５（Ａ）は、本実施形態の第１の変形例であり、図５（Ｂ）は、本実施形態の第２の変形例
【図６】パラレルインターフェース回路の第１の構成例
【図７】図７（Ａ）、図７（Ｂ）は、Ｉ／Ｏバッファの第１の構成例
【図８】Ｉ／Ｏバッファの第２の構成例
【図９】Ｉ／Ｏバッファの出力バッファの構成例
【図１０】図１０（Ａ）、図１０（Ｂ）は、パラレルインターフェース回路の第２の構成例
【図１１】高速シリアルインターフェース回路の構成例
【図１２】本実施形態の電気光学装置の詳細な構成例
【図１３】データドライバの構成例
【図１４】本実施形態の電子機器の構成例
【符号の説明】
【０１２１】
４０ 高速シリアルインターフェース回路、 ４２ レシーバ回路、
４４ 差動アンプ、 ６０ パラレルインターフェース回路、
６２−１，６２−２，６４−１，６４−２ Ｉ／Ｏバッファ、
１００ 集積回路装置、 ２００ 配線基板、 ４００ 電気光学パネル、
ＤＰＦ，ＤＭＦ 第１、第２の配線、 ＧＦ１，ＧＦ２ 第１、第２のガード用配線、
ＶＤＦ 第１の電源配線、 ＶＳＦ１ 第２の電源配線、
ＤＰ，ＤＭ 第１，第２の端子、 Ｇ１，Ｇ２ 第１，第２のガード用端子、
ＧＶＳＳ１，ＧＶＳＳ２ 第１，第２のガード補強用端子、
ＶＤＤＡ レシーバ回路用電源端子、 ＶＳＳ 低電圧側電源端子、
ＢＦＰ，ＢＦＭ 第１，第２の入力バッファ、 ＩＮＡ，ＡＮＡ 論理回路、
ＩＮＶ インバータ、 Ｒ 終端抵抗
【特許請求の範囲】
【請求項１】
シリアルバスを介して差動信号を受信するレシーバ回路を有する高速シリアルインターフェース回路と、
前記差動信号を構成する第１の信号が入力される第１の端子と、
前記差動信号を構成する第２の信号が入力される第２の端子と、
第１、第２のガード用端子と、
少なくとも１つのガード補強用端子と、
を含み、
高速シリアルインターフェースモードにおいて、前記第１のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第１の配線によって接続され、前記第２のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第２の配線によって接続されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、
前記第１、第２の端子と前記第１、第２のガード用端子は第１の方向に沿って配置され、
前記第１のガード補強用端子は、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、
前記第２のガード補強用端子は、
前記第２のガード用端子の前記第２の方向に配置されることを特徴とする集積回路装置。
【請求項３】
請求項１において、
前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、
低電圧側の電源電圧が供給される低電圧側電源端子と、
前記第１、第２のガード補強用端子と前記低電圧側電源端子とを接続する接続線と、
を含むことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第１、第２の端子と前記第１、第２のガード用端子は、
第１の方向に沿って配置され、
前記第１のガード補強用端子は、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、
前記第２のガード補強用端子は、
前記第２のガード用端子の前記第２の方向に配置され、
前記接続線は、
前記低電圧側電源端子と前記第１のガード補強用端子とを接続する第１の接続線と、
前記第１のガード補強用端子と前記第２のガード補強用端子とを接続する第２の接続線と、
を有し、
前記第２の接続線は、
前記第１の方向に沿って配線されることを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記レシーバ回路は、
前記第１、第２のガード補強用端子の間に配置されることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記レシーバ回路用のガードリングの金属層により前記接続線が形成されることを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、
前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、
前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファと、
を含み、
高速シリアルインターフェースモードにおいて、前記第１、第２のＩ／Ｏバッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて低電圧側レベル又はハイインピーダンス状態に設定されることを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記第１、第２のＩ／Ｏバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
前記出力バッファは、
前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力することを特徴とする集積回路装置。
【請求項９】
請求項７において、
前記第１、第２のＩ／Ｏバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
前記出力バッファの出力は、
前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至６のいずれかにおいて、
前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、
前記第１の端子を介してパラレルインターフェース信号が入力される第１の入力バッファと、
前記第１の端子を介してパラレルインターフェース信号が入力される第２の入力バッファと、
を含み、
高速シリアルインターフェースモードにおいて、前記第１、第２の入力バッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力することを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記レシーバ回路用の高電圧側の電源電圧と異なるロジック回路用の電源電圧で動作するインバータを含み、
前記インバータには、
前記レシーバ回路用電源端子に供給される前記レシーバ回路用の高電圧側の電源電圧が入力され、
前記第１、第２の入力バッファは、
前記インバータの出力により制御されることを特徴とする集積回路装置。
【請求項１２】
請求項７乃至１１のいずれかにおいて、
パラレルインターフェースモード時に、前記レシーバ回路用電源端子に低電圧側の電源電圧が供給されることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の集積回路装置と、
電気光学パネルと、
配線基板と、
を含み、
前記配線基板は、
前記第１のガード用端子に接続される第１のガード用配線と、前記第２のガード用端子に接続される第２のガード用配線とを有し、
高速シリアルインターフェースモードにおいて、前記第１のガード用配線が、前記第１のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第１のガード補強用端子とを接続し、前記第２のガード用配線が、前記第２のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第２のガード補強用端子とを接続することを特徴とする電気光学装置。
【請求項１４】
請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１】
シリアルバスを介して差動信号を受信するレシーバ回路を有する高速シリアルインターフェース回路と、
前記差動信号を構成する第１の信号が入力される第１の端子と、
前記差動信号を構成する第２の信号が入力される第２の端子と、
第１、第２のガード用端子と、
少なくとも１つのガード補強用端子と、
を含み、
高速シリアルインターフェースモードにおいて、前記第１のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第１の配線によって接続され、前記第２のガード用端子が前記少なくとも１つのガード補強用端子のいずれかに配線基板に形成された第２の配線によって接続されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、
前記第１、第２の端子と前記第１、第２のガード用端子は第１の方向に沿って配置され、
前記第１のガード補強用端子は、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、
前記第２のガード補強用端子は、
前記第２のガード用端子の前記第２の方向に配置されることを特徴とする集積回路装置。
【請求項３】
請求項１において、
前記少なくとも１つのガード補強用端子として第１、第２のガード補強用端子が設けられ、
低電圧側の電源電圧が供給される低電圧側電源端子と、
前記第１、第２のガード補強用端子と前記低電圧側電源端子とを接続する接続線と、
を含むことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第１、第２の端子と前記第１、第２のガード用端子は、
第１の方向に沿って配置され、
前記第１のガード補強用端子は、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１のガード用端子の前記第２の方向に配置され、
前記第２のガード補強用端子は、
前記第２のガード用端子の前記第２の方向に配置され、
前記接続線は、
前記低電圧側電源端子と前記第１のガード補強用端子とを接続する第１の接続線と、
前記第１のガード補強用端子と前記第２のガード補強用端子とを接続する第２の接続線と、
を有し、
前記第２の接続線は、
前記第１の方向に沿って配線されることを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記レシーバ回路は、
前記第１、第２のガード補強用端子の間に配置されることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記レシーバ回路用のガードリングの金属層により前記接続線が形成されることを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、
前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、
前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファと、
を含み、
高速シリアルインターフェースモードにおいて、前記第１、第２のＩ／Ｏバッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて低電圧側レベル又はハイインピーダンス状態に設定されることを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記第１、第２のＩ／Ｏバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
前記出力バッファは、
前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力することを特徴とする集積回路装置。
【請求項９】
請求項７において、
前記第１、第２のＩ／Ｏバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
前記出力バッファの出力は、
前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至６のいずれかにおいて、
前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、
前記第１の端子を介してパラレルインターフェース信号が入力される第１の入力バッファと、
前記第１の端子を介してパラレルインターフェース信号が入力される第２の入力バッファと、
を含み、
高速シリアルインターフェースモードにおいて、前記第１、第２の入力バッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力することを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記レシーバ回路用の高電圧側の電源電圧と異なるロジック回路用の電源電圧で動作するインバータを含み、
前記インバータには、
前記レシーバ回路用電源端子に供給される前記レシーバ回路用の高電圧側の電源電圧が入力され、
前記第１、第２の入力バッファは、
前記インバータの出力により制御されることを特徴とする集積回路装置。
【請求項１２】
請求項７乃至１１のいずれかにおいて、
パラレルインターフェースモード時に、前記レシーバ回路用電源端子に低電圧側の電源電圧が供給されることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の集積回路装置と、
電気光学パネルと、
配線基板と、
を含み、
前記配線基板は、
前記第１のガード用端子に接続される第１のガード用配線と、前記第２のガード用端子に接続される第２のガード用配線とを有し、
高速シリアルインターフェースモードにおいて、前記第１のガード用配線が、前記第１のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第１のガード補強用端子とを接続し、前記第２のガード用配線が、前記第２のガード用端子と、前記少なくとも１つのガード補強用端子のうちの第２のガード補強用端子とを接続することを特徴とする電気光学装置。
【請求項１４】
請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−２３７０８３（Ｐ２００９−２３７０８３Ａ）
【公開日】平成２１年１０月１５日（２００９．１０．１５）
【国際特許分類】
【出願番号】特願２００８−８０９０３（Ｐ２００８−８０９０３）
【出願日】平成２０年３月２６日（２００８．３．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年１０月１５日（２００９．１０．１５）
【国際特許分類】
【出願日】平成２０年３月２６日（２００８．３．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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