電力変換装置
【課題】素子破壊が生じることを考慮して、素子の直列数を予め増加しておくことでアームに素子破壊が発生した場合においても、残りの正常な素子により継続運転が可能であるが、余分な素子が必要となり、装置の大型化やコスト増加などが問題になる。
【解決手段】複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路において，前記半導体素子のいずれかが破壊し，コレクタ−エミッタ間が短絡状態になった時，残りの正常な素子のターンオフ動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。ターンオフ動作を緩やかにすることにより、ターンオフ時のスパイク電圧が小さくなり、より少ない直列数での運転継続を可能とする。
【解決手段】複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路において，前記半導体素子のいずれかが破壊し，コレクタ−エミッタ間が短絡状態になった時，残りの正常な素子のターンオフ動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。ターンオフ動作を緩やかにすることにより、ターンオフ時のスパイク電圧が小さくなり、より少ない直列数での運転継続を可能とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個直列接続された自己消弧型半導体素子（以下素子という）によって構成される電力変換装置に関し、特に直列接続された素子のいずれかに短絡故障が発生した時にゲート駆動条件を変更することにより、装置を止めることなく運転を継続させる技術に関する。
【背景技術】
【０００２】
図５に、従来の技術を用いたインバータの回路構成例を示す。適用素子１１〜１４はＩＧＢＴであり、これを４個直列接続し、上アーム１と下アーム２を構成している。ここでの素子の直列数は、直流電圧Ｅｄｃに対し、必要最小限としている。即ち、素子オフ時に、各素子に印加される直流電圧はＥｄｃ／４となるため、ターンオフ時のサージ電圧ΔＶを考慮し、図６（ａ）のように素子印加電圧が定格電圧内となるように素子の直列数を設定している。ここで、４個の素子の中でＩＧＢＴ１１が破壊してコレクタ−エミッタ間が短絡状態になったと仮定する。この時、残り３個の素子、ＩＧＢＴ１２〜１４により直流電圧Ｅｄｃが分担されるようになるため、１素子当りに印加される直流電圧は、Ｅｄｃ／３となり、正常時と比べると印加される直流電圧が増加する。
【０００３】
素子のスイッチング速度が同等であれば、サージ電圧の電圧増加分は図６（ａ）と同じとなり、図６（ｂ）のように素子の耐圧を超えることになる。この結果、アームを構成する全素子が破壊されてしまい、装置の運転が継続できなくなる。図７に、継続運転を可能にした回路構成を示す。図５と比較すると、素子の直列数を４個から５個に増加させている。この時の１素子当たりのターンオフ波形を図８に示す。図６（ａ）と比較すると、正常時には１素子に印加される直流電圧分がＥｄｃ／５と小さくなるため、スパイク電圧（直流電圧分にサージ電圧を加えた素子への印加電圧）のピーク値が素子定格電圧に対して余裕があることが分かる。この状態でＩＧＢＴ１１が破壊して短絡状態となると、直流電圧分担は図６（ａ）と同じＥｄｃ／４となるため、スパイク電圧のピーク値は素子定格電圧を超えることはない。これにより、継続運転が可能である。 この方式の詳細については、特許文献１に記載されている。
【特許文献１】特開平１１−２５２８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、素子破壊が生じたことを考慮して、素子の直列数を予め増加しておくことでアームに素子破壊が発生した場合においても、残りの正常な素子により継続運転が可能であるが、余分な素子が必要となり、装置の大型化やコスト増加などが問題になる。
従って、本発明の課題は、必要最小限の素子数による直列接続によってアームを構成し、素子故障が発生した場合においても、継続運転を可能にすることにより、装置の小型化と低コスト化を図ることである。
【課題を解決するための手段】
【０００５】
上述の課題を解決するため、第1の発明においては、複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路において，前記半導体素子のいずれかが破壊し，コレクタ−エミッタ間が短絡状態になった時，残りの正常な素子のターンオフ動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。
【０００６】
第２の発明においては、複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路を直列接続した上下アームにおいて，前記上下アームのいずれかの半導体素子が破壊し，コレクタ−エミッタ間が短絡状態になった時，当該アームと対向のアームの半導体スイッチ回路の半導体素子のターンオン動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。
【０００７】
第３の発明においては、第１および第２の発明において、ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段は、電流制限特性を持たせた上下アーム共通の交流電源と、ゲート駆動回路内の順バイアス用半導体スイッチと逆バイアス用半導体スイッチを同時にオンさせ交流電源を過負荷にする手段とを備える。
【発明の効果】
【０００８】
本発明では、複数個直列接続されたアーム内の素子のいずれかに短絡故障が発生した場合、残りの素子のゲート駆動条件や対向アームの素子の駆動条件を変更してサージ電圧を抑制するようにしているため、素子に印加されるスパイク電圧が素子の定格電圧以下に抑制され、装置の運転を継続可能となる。この結果、従来のように素子が破壊されたことを前提に余裕を持たせて直列素子数を決める必要がなくなり、装置の小型化と低コスト化が可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明の要点は、複数個直列接続したアーム内の素子のいずれかに短絡故障が発生した場合、残りの素子のゲート駆動条件や対向アームの素子の駆動条件を変更してサージ電圧を抑制するようにして、素子に印加されるスパイク電圧を素子の定格電圧以下に抑制し、運転を継続させるようにした点である。
【実施例１】
【００１０】
図１に，本発明の第１の実施例（全体構成）を示す。この回路は，２レベルインバータの一相分を構成しており，素子としてＩＧＢＴ（１１〜１４）を４個直列接続している。ここでは，図５と同様，必要最小限の直列数としている。２１〜２４は各素子のゲート駆動回路，３は交流出力の駆動回路用ＡＣ電源であり，各ゲート駆動回路へ順バイアス用，逆バイアス用の電力を供給している。また，各素子のコレクタ−エミッタ間電圧を検出するため，各素子のコレクタは各ゲート駆動回路２１〜２４に各々抵抗３１〜３４を介して入力される。
【００１１】
図２に，ゲート駆動回路１素子分の詳細な構成図を示す。５６が順バイアス用トランジスタ，５７が逆バイアス用トランジスタで，入力信号Vｉがオン信号の時トランジスタ５６がオン，オフ信号の時トランジスタ５７がオンして，ＩＧＢＴ１１のゲートにバイアス電圧を印加する。ＶＦＢとＶＲＢは各々順バイアス電圧，逆バイアス電圧で，５８、５９は各々順バイアス用，逆バイアス用のゲート抵抗で、Ｒｇ（ｏｎ）は抵抗５８の抵抗値、Ｒｇ（ｏｆｆ）は抵抗５９の抵抗値である。５４は各ゲート駆動回路と絶縁するためのトランス，５５は整流回路で，ＡＣ電源から順バイアス電圧ＶＦＢと逆バイアス電圧ＶＲＢを生成している。ここで、Ｐ−Ｍ間にはコンデンサ６０が、Ｍ−Ｎ間にはコンデンサ６１が接続され、平滑された駆動用電源を得ている。電圧検出回路５１は，ＩＧＢＴ１１のコレクタ−エミッタ間電圧を検出して，基準値との比較によって電圧の有無を検出し，そのロジック信号を出力する回路，故障判別回路５２は，電圧検出回路５１からの信号と入力信号Ｖｉの関係から故障を検出し，この故障信号をパルス分配回路５３に出力する回路である。また，パルス分配回路５３では，正常時，入力信号に応じた信号をトランジスタ５６，５７へ出力し，故障判別回路５２から素子故障の信号を受けた時には，トランジスタ５６、５７の両方をオンとする信号を出力させるようにする。
【００１２】
図３に，各信号のタイムチャートを示す。ここでは，ＩＧＢＴ１１がオフ時に素子破壊が発生してコレクタ−エミッタ間が短絡状態になったと仮定する。ＩＧＢＴ１１が破壊すると，図３に示すように入力信号がオフにもかかわらず、電圧検出回路５１から“電圧無し“の信号が出力される。入力信号ＶｉとＩＧＢＴ電圧ＶＣＥ１との関係により，故障判別回路５２によって故障と判断され，パルス分配回路５３にこの信号が出力される。その後，パルス分配回路５３からはトランジスタ５６と５７の両方をオンにする信号を出力する。この時，駆動用電源の出力（整流器５５の出力）には，通常時に流れる電流と比較すると，非常に大きな電流Ｉｐｓが流れる。Ｉｐｓの最大値Ｉｐｓ（ｍａｘ）は，次式で表される。
【００１３】
Ｉｐｓ（ｍａｘ）＝（ＶＦＢ＋ＶＲＢ）／｛Ｒｇ（ｏｎ）＋Ｒｇ（ｏｆｆ）｝
ここで，ＡＣ電源３の過電流制限レベルをＩｐｓ(ｍａｘ)となるように設定し，この電流が流れた時にＡＣ電源内において電流制限機能が働き，出力電圧が低下するようにする。これにより，図３に示すようにＶＦＢ，ＶＲＢ共にレベルが低下する。
【００１４】
この時の正常素子のターンオフ波形を図４に示す。図４（ａ）が正常時，図４（ｂ）が故障検出時の波形である。 図４（ａ）では，４つの素子で電圧を均等に分担しているため，１素子の波形は図に示すように，素子の最大印加電圧は，Ｅｄｃ／４＋ΔＶとなる。１素子が破壊して短絡状態となると，他の３素子で電圧を分担するため，直流印加電圧はＥｄｃ／３となり，図４（ｂ）のように直流電圧の分担が増加する。その後，素子がターンオフする時，上記したように順バイアス電圧と逆バイアス電圧の差電圧ΔＶＢが減少する。これによって，ゲート電流が小さくなるため，ゲート抵抗を増加させた場合と等価な動作となる。即ち、ゲート電圧をＶＦＢからＶＲＢに緩やかに変化させる。その結果，ターンオフ動作が遅くなり，サージ電圧ΔＶが抑制される。以上の動作により，正常素子が定格電圧を超えること無く，継続運転をすることができる。
【００１５】
上アームがオン状態で電流が並列接続された還流ダイオード（ＦＷＤ）を流れているモードで、下アームＩＧＢＴがターンオンするとＩＧＢＴ１１〜１４に内蔵されている還流ダイオード（ＦＷＤ）が逆回復し，スパイク電圧が印加される。しかし，ＡＣ電源３が上・下アームに共通であれば，故障検出した時には上記の動作と同様に下アーム素子のターンオン動作が遅くなる。即ち、ゲート電圧をＶＲＢからＶＦＢに緩やかに変化させる。これより，還流ダイオード（ＦＷＤ）の逆回復が緩やかになり、スパイク電圧が抑制され，継続運転を可能にできる。
【００１６】
以上の説明のように、素子故障が発生した時、駆動用電源の電圧を低下させることにより、ＩＧＢＴのゲートを充放電するスピード（ゲート電圧の時間変化率）が緩やかになり、結果としてＩＧＢＴターンオフ時のスパイク電圧と還流ダイオードの逆回復時のスパイク電圧が低減される。
【００１７】
また、順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段としては、ＩＧＢＴの故障情報を各ゲート駆動回路から上下アーム共通のＡＣ電源へ送出し、ＡＣ電源の中で出力電圧の設定値を変更する方式でも実現可能である。
【産業上の利用可能性】
【００１８】
本発明は，自己消弧型半導体素子を複数個直列接続して構成する高圧大容量の変換装置、半導体式高圧遮断機などへの適用が可能である。
【図面の簡単な説明】
【００１９】
【図１】素子を４直列接続した場合の本発明の実施例を示す回路構成図
【図２】図１の１素子当たりのゲート駆動回路の構成図
【図３】図２の動作波形例
【図４】ターンオフ時の動作を説明するための波形
【図５】従来の回路構成図
【図６】図５のターンオフ波形
【図７】従来の継続運転を可能とした回路構成図
【図８】図７のターンオフ波形
【符号の説明】
【００２０】
１・・・上アーム ２・・・下アーム ３・・・ＡＣ電源
４・・・直流電源 １１〜１５・・・ＩＧＢＴ
２１〜２４・・・ゲート駆動回路 ３１〜３４、５８、５９・・・抵抗
５１・・・電圧検出回路 ５２・・・故障判別回路
５３・・・パルス分配回路 ５４・・・トランス ５５・・・整流回路
５６、５７・・・トランジスタ ６０、６１・・・コンデンサ
【技術分野】
【０００１】
本発明は、複数個直列接続された自己消弧型半導体素子（以下素子という）によって構成される電力変換装置に関し、特に直列接続された素子のいずれかに短絡故障が発生した時にゲート駆動条件を変更することにより、装置を止めることなく運転を継続させる技術に関する。
【背景技術】
【０００２】
図５に、従来の技術を用いたインバータの回路構成例を示す。適用素子１１〜１４はＩＧＢＴであり、これを４個直列接続し、上アーム１と下アーム２を構成している。ここでの素子の直列数は、直流電圧Ｅｄｃに対し、必要最小限としている。即ち、素子オフ時に、各素子に印加される直流電圧はＥｄｃ／４となるため、ターンオフ時のサージ電圧ΔＶを考慮し、図６（ａ）のように素子印加電圧が定格電圧内となるように素子の直列数を設定している。ここで、４個の素子の中でＩＧＢＴ１１が破壊してコレクタ−エミッタ間が短絡状態になったと仮定する。この時、残り３個の素子、ＩＧＢＴ１２〜１４により直流電圧Ｅｄｃが分担されるようになるため、１素子当りに印加される直流電圧は、Ｅｄｃ／３となり、正常時と比べると印加される直流電圧が増加する。
【０００３】
素子のスイッチング速度が同等であれば、サージ電圧の電圧増加分は図６（ａ）と同じとなり、図６（ｂ）のように素子の耐圧を超えることになる。この結果、アームを構成する全素子が破壊されてしまい、装置の運転が継続できなくなる。図７に、継続運転を可能にした回路構成を示す。図５と比較すると、素子の直列数を４個から５個に増加させている。この時の１素子当たりのターンオフ波形を図８に示す。図６（ａ）と比較すると、正常時には１素子に印加される直流電圧分がＥｄｃ／５と小さくなるため、スパイク電圧（直流電圧分にサージ電圧を加えた素子への印加電圧）のピーク値が素子定格電圧に対して余裕があることが分かる。この状態でＩＧＢＴ１１が破壊して短絡状態となると、直流電圧分担は図６（ａ）と同じＥｄｃ／４となるため、スパイク電圧のピーク値は素子定格電圧を超えることはない。これにより、継続運転が可能である。 この方式の詳細については、特許文献１に記載されている。
【特許文献１】特開平１１−２５２８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、素子破壊が生じたことを考慮して、素子の直列数を予め増加しておくことでアームに素子破壊が発生した場合においても、残りの正常な素子により継続運転が可能であるが、余分な素子が必要となり、装置の大型化やコスト増加などが問題になる。
従って、本発明の課題は、必要最小限の素子数による直列接続によってアームを構成し、素子故障が発生した場合においても、継続運転を可能にすることにより、装置の小型化と低コスト化を図ることである。
【課題を解決するための手段】
【０００５】
上述の課題を解決するため、第1の発明においては、複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路において，前記半導体素子のいずれかが破壊し，コレクタ−エミッタ間が短絡状態になった時，残りの正常な素子のターンオフ動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。
【０００６】
第２の発明においては、複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路を直列接続した上下アームにおいて，前記上下アームのいずれかの半導体素子が破壊し，コレクタ−エミッタ間が短絡状態になった時，当該アームと対向のアームの半導体スイッチ回路の半導体素子のターンオン動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。
【０００７】
第３の発明においては、第１および第２の発明において、ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段は、電流制限特性を持たせた上下アーム共通の交流電源と、ゲート駆動回路内の順バイアス用半導体スイッチと逆バイアス用半導体スイッチを同時にオンさせ交流電源を過負荷にする手段とを備える。
【発明の効果】
【０００８】
本発明では、複数個直列接続されたアーム内の素子のいずれかに短絡故障が発生した場合、残りの素子のゲート駆動条件や対向アームの素子の駆動条件を変更してサージ電圧を抑制するようにしているため、素子に印加されるスパイク電圧が素子の定格電圧以下に抑制され、装置の運転を継続可能となる。この結果、従来のように素子が破壊されたことを前提に余裕を持たせて直列素子数を決める必要がなくなり、装置の小型化と低コスト化が可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明の要点は、複数個直列接続したアーム内の素子のいずれかに短絡故障が発生した場合、残りの素子のゲート駆動条件や対向アームの素子の駆動条件を変更してサージ電圧を抑制するようにして、素子に印加されるスパイク電圧を素子の定格電圧以下に抑制し、運転を継続させるようにした点である。
【実施例１】
【００１０】
図１に，本発明の第１の実施例（全体構成）を示す。この回路は，２レベルインバータの一相分を構成しており，素子としてＩＧＢＴ（１１〜１４）を４個直列接続している。ここでは，図５と同様，必要最小限の直列数としている。２１〜２４は各素子のゲート駆動回路，３は交流出力の駆動回路用ＡＣ電源であり，各ゲート駆動回路へ順バイアス用，逆バイアス用の電力を供給している。また，各素子のコレクタ−エミッタ間電圧を検出するため，各素子のコレクタは各ゲート駆動回路２１〜２４に各々抵抗３１〜３４を介して入力される。
【００１１】
図２に，ゲート駆動回路１素子分の詳細な構成図を示す。５６が順バイアス用トランジスタ，５７が逆バイアス用トランジスタで，入力信号Vｉがオン信号の時トランジスタ５６がオン，オフ信号の時トランジスタ５７がオンして，ＩＧＢＴ１１のゲートにバイアス電圧を印加する。ＶＦＢとＶＲＢは各々順バイアス電圧，逆バイアス電圧で，５８、５９は各々順バイアス用，逆バイアス用のゲート抵抗で、Ｒｇ（ｏｎ）は抵抗５８の抵抗値、Ｒｇ（ｏｆｆ）は抵抗５９の抵抗値である。５４は各ゲート駆動回路と絶縁するためのトランス，５５は整流回路で，ＡＣ電源から順バイアス電圧ＶＦＢと逆バイアス電圧ＶＲＢを生成している。ここで、Ｐ−Ｍ間にはコンデンサ６０が、Ｍ−Ｎ間にはコンデンサ６１が接続され、平滑された駆動用電源を得ている。電圧検出回路５１は，ＩＧＢＴ１１のコレクタ−エミッタ間電圧を検出して，基準値との比較によって電圧の有無を検出し，そのロジック信号を出力する回路，故障判別回路５２は，電圧検出回路５１からの信号と入力信号Ｖｉの関係から故障を検出し，この故障信号をパルス分配回路５３に出力する回路である。また，パルス分配回路５３では，正常時，入力信号に応じた信号をトランジスタ５６，５７へ出力し，故障判別回路５２から素子故障の信号を受けた時には，トランジスタ５６、５７の両方をオンとする信号を出力させるようにする。
【００１２】
図３に，各信号のタイムチャートを示す。ここでは，ＩＧＢＴ１１がオフ時に素子破壊が発生してコレクタ−エミッタ間が短絡状態になったと仮定する。ＩＧＢＴ１１が破壊すると，図３に示すように入力信号がオフにもかかわらず、電圧検出回路５１から“電圧無し“の信号が出力される。入力信号ＶｉとＩＧＢＴ電圧ＶＣＥ１との関係により，故障判別回路５２によって故障と判断され，パルス分配回路５３にこの信号が出力される。その後，パルス分配回路５３からはトランジスタ５６と５７の両方をオンにする信号を出力する。この時，駆動用電源の出力（整流器５５の出力）には，通常時に流れる電流と比較すると，非常に大きな電流Ｉｐｓが流れる。Ｉｐｓの最大値Ｉｐｓ（ｍａｘ）は，次式で表される。
【００１３】
Ｉｐｓ（ｍａｘ）＝（ＶＦＢ＋ＶＲＢ）／｛Ｒｇ（ｏｎ）＋Ｒｇ（ｏｆｆ）｝
ここで，ＡＣ電源３の過電流制限レベルをＩｐｓ(ｍａｘ)となるように設定し，この電流が流れた時にＡＣ電源内において電流制限機能が働き，出力電圧が低下するようにする。これにより，図３に示すようにＶＦＢ，ＶＲＢ共にレベルが低下する。
【００１４】
この時の正常素子のターンオフ波形を図４に示す。図４（ａ）が正常時，図４（ｂ）が故障検出時の波形である。 図４（ａ）では，４つの素子で電圧を均等に分担しているため，１素子の波形は図に示すように，素子の最大印加電圧は，Ｅｄｃ／４＋ΔＶとなる。１素子が破壊して短絡状態となると，他の３素子で電圧を分担するため，直流印加電圧はＥｄｃ／３となり，図４（ｂ）のように直流電圧の分担が増加する。その後，素子がターンオフする時，上記したように順バイアス電圧と逆バイアス電圧の差電圧ΔＶＢが減少する。これによって，ゲート電流が小さくなるため，ゲート抵抗を増加させた場合と等価な動作となる。即ち、ゲート電圧をＶＦＢからＶＲＢに緩やかに変化させる。その結果，ターンオフ動作が遅くなり，サージ電圧ΔＶが抑制される。以上の動作により，正常素子が定格電圧を超えること無く，継続運転をすることができる。
【００１５】
上アームがオン状態で電流が並列接続された還流ダイオード（ＦＷＤ）を流れているモードで、下アームＩＧＢＴがターンオンするとＩＧＢＴ１１〜１４に内蔵されている還流ダイオード（ＦＷＤ）が逆回復し，スパイク電圧が印加される。しかし，ＡＣ電源３が上・下アームに共通であれば，故障検出した時には上記の動作と同様に下アーム素子のターンオン動作が遅くなる。即ち、ゲート電圧をＶＲＢからＶＦＢに緩やかに変化させる。これより，還流ダイオード（ＦＷＤ）の逆回復が緩やかになり、スパイク電圧が抑制され，継続運転を可能にできる。
【００１６】
以上の説明のように、素子故障が発生した時、駆動用電源の電圧を低下させることにより、ＩＧＢＴのゲートを充放電するスピード（ゲート電圧の時間変化率）が緩やかになり、結果としてＩＧＢＴターンオフ時のスパイク電圧と還流ダイオードの逆回復時のスパイク電圧が低減される。
【００１７】
また、順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段としては、ＩＧＢＴの故障情報を各ゲート駆動回路から上下アーム共通のＡＣ電源へ送出し、ＡＣ電源の中で出力電圧の設定値を変更する方式でも実現可能である。
【産業上の利用可能性】
【００１８】
本発明は，自己消弧型半導体素子を複数個直列接続して構成する高圧大容量の変換装置、半導体式高圧遮断機などへの適用が可能である。
【図面の簡単な説明】
【００１９】
【図１】素子を４直列接続した場合の本発明の実施例を示す回路構成図
【図２】図１の１素子当たりのゲート駆動回路の構成図
【図３】図２の動作波形例
【図４】ターンオフ時の動作を説明するための波形
【図５】従来の回路構成図
【図６】図５のターンオフ波形
【図７】従来の継続運転を可能とした回路構成図
【図８】図７のターンオフ波形
【符号の説明】
【００２０】
１・・・上アーム ２・・・下アーム ３・・・ＡＣ電源
４・・・直流電源 １１〜１５・・・ＩＧＢＴ
２１〜２４・・・ゲート駆動回路 ３１〜３４、５８、５９・・・抵抗
５１・・・電圧検出回路 ５２・・・故障判別回路
５３・・・パルス分配回路 ５４・・・トランス ５５・・・整流回路
５６、５７・・・トランジスタ ６０、６１・・・コンデンサ
【特許請求の範囲】
【請求項１】
複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路において，前記半導体素子のいずれかが破壊し，コレクタ−エミッタ間が短絡状態になった時，残りの正常な素子のターンオフ動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させることを特徴とする電力変換装置。
【請求項２】
複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路を直列接続した上下アームにおいて，前記上下アームのいずれかの半導体素子が破壊し，コレクタ−エミッタ間が短絡状態になった時，当該アームと対向のアームの半導体スイッチ回路の半導体素子のターンオン動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させることを特徴とする電力変換装置。
【請求項３】
上記ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段は、電流制限特性を持たせた上下アーム共通の交流電源と、ゲート駆動回路内の順バイアス用半導体スイッチと逆バイアス用半導体スイッチを同時にオンさせ交流電源を過負荷にする手段とを備えたことを特徴とする請求項１および２に記載の電力変換装置。
【請求項１】
複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路において，前記半導体素子のいずれかが破壊し，コレクタ−エミッタ間が短絡状態になった時，残りの正常な素子のターンオフ動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させることを特徴とする電力変換装置。
【請求項２】
複数個直列接続された自己消弧型半導体素子と，前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路を直列接続した上下アームにおいて，前記上下アームのいずれかの半導体素子が破壊し，コレクタ−エミッタ間が短絡状態になった時，当該アームと対向のアームの半導体スイッチ回路の半導体素子のターンオン動作が遅くなるように，当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させることを特徴とする電力変換装置。
【請求項３】
上記ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段は、電流制限特性を持たせた上下アーム共通の交流電源と、ゲート駆動回路内の順バイアス用半導体スイッチと逆バイアス用半導体スイッチを同時にオンさせ交流電源を過負荷にする手段とを備えたことを特徴とする請求項１および２に記載の電力変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−２５２０２０（Ｐ２００７−２５２０２０Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００６−６７９２７（Ｐ２００６−６７９２７）
【出願日】平成１８年３月１３日（２００６．３．１３）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１８年３月１３日（２００６．３．１３）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
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