電圧センス監視インターフェースを備えたメモリモジュール
メモリデバイス及びシステムは、可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含む。該メモリデバイス及びシステムは、メモリモジュール上の回路構成に結合された第１の複数ピンと、該メモリモジュール上の電力レールに結合された第２の複数ピンとを有したメモリモジュールコネクタを備える。該第２の複数ピンは、外部から該メモリモジュールへの該電力レールの監視を可能にする。
【発明の詳細な説明】
【背景技術】
【０００１】
背景
コンピュータ、サーバ、通信デバイス、ワークステーション、及びこれらに類するものは、メモリモジュール内にデータを格納し、該メモリモジュールは、典型的には、事前に調整された電力を、単一モジュールインターフェースコネクタを通じてマザーボードから受け取る。複数の調整されたバイアス電圧が、通常提供され、及び、それらの調整されたバイアス電圧には、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリ集積回路（ＩＣ）正電源電圧（ＶＤＤ）ＤＲＡＭ入力／出力（Ｉ／Ｏ）ドライバ正電源電圧（ＶＤＤＱ）、及びＤＲＡＭ Ｉ／Ｏ基準供給電圧（ＶＲＥＦ）を含めることができる。ＶＲＥＦは、通常、低電流であり、単一入力ピンによって提供される。ＶＤＤ及びＶＤＤＱ及びそれぞれのリターンライン（ＶＳＳ及びＶＳＳＱ）は、モジュールインターフェースコネクタに沿って分配（分散）された複数ピンを通じて提供される。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
メモリモジュール電力システムは、幾つかの理由のために一定の基準電圧を維持することが困難である。例えば、メモリモジュール上のメモリデバイス集積回路からのレギュレータ出力の遠隔位置は、レギュレータ過渡負荷応答時間を制限する。広範囲のレギュレータ出力電流供給量に対処するために用いられる大出力静電容量は、過渡応答時間を更に制限する。更には、システム基板のスイッチング調整が、高周波スイッチングノイズを生じさせ、該高周波スイッチングノイズは、メモリモジュールバイアス電圧に加えられて、メモリモジュールタイミングを変え、及び実メモリ動作速度を制限する。
【０００３】
大メモリであっても、より高速なメモリモジュール性能を達成させるために、メモリシステム電力生成、調整、及び分配に関連したファクタを含む重要な制限ファクタが対処されるべきである。
【０００４】
メモリ技術が進歩し、電圧が低減されて電力消費が改善されると、電圧に対する許容誤差（又は許容範囲：トレランス）もまた減少する。メモリサブシステムにわたる（デュアルインラインメモリモジュール（ＤＩＭＭｓ）などの）メモリモジュール上の指定電圧レベルを維持することが、よりいっそう困難になる。指定電圧レベルを維持することは、異なる電力仕様を有した複数のメモリ構成にわたっては特に難しく、従って、それにより、電力面にわたって電力降下（電力ドロップ）が生じさせられる。
【課題を解決するための手段】
【０００５】
概要
メモリデバイス及びシステムの実施形態は、可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含む。メモリモジュール上の回路構成に結合された第１の複数ピンと、該メモリモジュール上の電力レール（電力パターン）に結合された第２の複数ピンと、を有したメモリモジュールコネクタを、該メモリデバイス及びシステムが備える。該第２の複数ピンは、外部から該メモリモジュールまでの該電力レールを監視することを可能にする。
【図面の簡単な説明】
【０００６】
【図１Ａ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｂ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｃ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｄ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｅ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｆ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図２Ａ】メモリ信号線のためのオンチップ（ダイ）ターミネーションを用いるシステムの一実施形態を示す概略ブロック及び回路図を示す図である。
【図２Ｂ】メモリ信号線のためのオンチップ（ダイ）ターミネーションを用いるシステムの一実施形態を示す概略ブロック及び回路図を示す図である。
【図２Ｃ】メモリ信号線のためのオンチップ（ダイ）ターミネーションを用いるシステムの一実施形態を示す概略ブロック及び回路図を示す図である。
【図３Ａ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図３Ｂ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図３Ｃ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図３Ｄ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図４】電力面の平均的な読み出しを可能にするために、センスラインが典型的には、システム基板上に置かれている従来の電力管理アプローチを表す概略ブロック及び回路図を示す図である。
【０００７】
構造と動作方法との両方に関する本発明の実施形態は、以下の説明と添付図面とを参照することによって最も良く理解されるであろう。
【実施例】
【０００８】
詳細な説明
メモリデバイス及びシステムの様々な実施形態は、可変負荷にわたる（又は可変負荷の両端にかかる）電力を管理するための、メモリモジュールピン定義に加えられた電圧センスラインを含み、ＤＲＡＭｓのようなメモリデバイスにおける指定電圧の改善されたメンテナンスを可能にする。
【０００９】
調整されたバイアス電圧を、メモリ集積回路付近のメモリモジュール上の電力レール（又は電力パターン）から直接検知することによって、負荷における電圧検知を可能し、且つ、可変負荷にわたる厳しい許容誤差（トレランス）にミートさせる能力を実質的に改善させることが可能な、メモリデバイス及びシステム構成が、本明細書内において開示されている。それとは対照的に、従来のシステムは、システム基板上の電力レールを検知するものであり、フーリーバッファードデュアルインラインメモリモジュール（ＦＢＤ）、ダブルデータレート３（ＤＤＲ３）ＤＲＡＭ、及び実現可能な将来の技術などの新技術にとっては不適切である。例示的なメモリデバイス及びシステム構成において、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）電力レールは、ＤＲＡＭｓの付近のデュアルインラインメモリモジュール（ＤＩＭＭｓ）上において検知され、それにより、厳重な電圧要件のメンテナンスが可能になる。
【００１０】
図１Ａを参照すると、概略ブロック及び回路図は、可変負荷にわたる電圧許容誤差（電圧トレランス）に対処するための電圧センスラインを含むメモリ装置１００Ａの一実施形態を表している。メモリモジュール１０６上の回路構成に結合された第１の複数ピン１０４と、メモリモジュール１０６上の電力レール１１０に結合された第２の複数ピン１０８とを有したメモリモジュールコネクタ１０２を、メモリ装置１００Ａが備える。該第２の複数ピン１０８は、外部からメモリモジュール１０６までの電力レール１１０を監視することを可能にする。
【００１１】
メモリモジュール１０６は、メモリモジュールコネクタ１０２と、該メモリモジュールコネクタ１０２に結合された回路基板１１２と、該回路基板１１２に実装された複数の集積回路１１４とを更に備える。
【００１２】
電力検知に用いるためにメモリモジュール１０６上の電力レール１１０からの信号を、メモリモジュール１０６の外部へとルーティングする電圧センスラインに、第２の複数ピン１０８が対応する。
【００１３】
一例の構成では、第２の複数ピン１０８は、メモリモジュール１０６上の電力引き込み（power draw）の中心部からの信号を、電力検知のために、メモリモジュール１０６の外部へとルーティングすることができる。しかしながら、電力レール１００Ａ上の任意の位置からの検知も実現され得る。
【００１４】
図１Ａと組み合わせて図１Ｂを参照すると、概略ブロック及び回路図は、電圧検知を可能にする、別の実施形態のメモリ装置１００Ｂを表している。メモリ装置１００Ｂは、１つか又は複数のモジュール１０６を有した複数のメモリモジュール１０６を更に備えることが可能である。集積回路１１４には、少なくとも１つのメモリ集積回路１１４Ｍを含めることができる。
【００１５】
図１Ａと組み合わせて図１Ｃを参照すると、概略ブロック及び回路図は、回路１２０を更に備える、別の実施形態のメモリ装置１００Ｃを表している。該回路１２０は、複数のメモリモジュール１０６の電力レール１１０からの電力信号を組み合わせる（又は合成させる）。様々な実施態様において、その組み合わされた信号は、任意の選択された割合で組み合わされ得る。例えば、それらの信号は、平均化され得るか、或いは、任意の適合可能な数学的組み合わせが結果として生じる手法で組み合わされ（又は合成され）得る。必要であれば、最大か、最小か、平均か、相乗平均か、或いは他の統計的な関数を実現することができる。
【００１６】
図１Ｄ及び図１Ｅに示されるように、それぞれのメモリ装置の実施形態１００Ｄ、１００Ｅは、複数のメモリモジュール１０６の電力レール１１０からの少なくとも１つの電力信号を監視する回路１１６を更に備えることができる。その電力信号監視回路１１６は、図１Ｄ内に示されるように１つか又は複数のメモリモジュール１０６上にか、或いは、図１Ｅ内に示されるようにメモリモジュールの外部に、配置され得る。
【００１７】
図１Ｆを参照すると、概略ブロック及び回路図は、電圧検知を可能にする、別の実施形態のメモリ装置１００Ｆを表している。メモリ装置１００Ｆは、１つか又は複数のメモリモジュール１０６を含む。該メモリモジュール１０６は、メモリモジュールコネクタ１０２と、該メモリモジュールコネクタ１０２に結合された回路基板１１２と、該回路基板１１２に実装された複数のメモリ集積回路１１４Ｍと、を備える。メモリモジュール１０６のうちの少なくとも１つは、回路基板１１２に結合された電圧測定回路１２２と、該電圧測定回路１２２に結合されたレジスタ１２４と、を更に備えることができる。該電圧測定回路１２２は、メモリモジュール１０６上の電圧を測定する。該レジスタ１２４は、メモリモジュール１０６上の測定した電圧を表す値を保持する。バスインターフェース１２６は、レジスタ１２４に結合され得り、及び、第２の複数ピン１０８に結合され得る。
【００１８】
ある特定例の実施形態において、メモリモジュール１０６は、デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を有した該デュアルインラインメモリモジュール（ＤＩＭＭ）とすることができる。バスインターフェース１２６は、インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスとすることができるか、或いは、システムマネージメントバス（ＳＭＢｕｓ）とすることができる。
【００１９】
メモリ装置１００Ｆには、シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）１２８を更に含めることができる。ＳＰＤメモリ空間は、測定したメモリモジュール電圧が含まれるように割り当てられる。
【００２０】
幾つかの実施態様において、メモリ装置１００Ｆにはまた、測定したメモリモジュール電圧を、シリアルプレゼンスデテクト（ＳＰＤ）メモリ１２８から読み出し、及び、該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック１３０を含めることができる。
【００２１】
図１Ａ〜図１Ｅ内に示されたメモリ装置は、単一ＤＲＡＭセンスラインか又は平均化アプローチのいずれかを用いている例を示す。図１Ｆは、システム設計者が前記電圧検知アプローチの利点を活用する一実施態様の一例を表す。説明のためのそれらの例は、４つのＤＩＭＭｓを含んでいるが、本概念（コンセプト）は、任意の数のＤＩＭＭｓについても当てはまる。
【００２２】
図１Ａ〜図１Ｆ内に示されたメモリ装置の実施形態では、調整されたバイアス電圧が、メモリデバイス集積回路付近のメモリモジュール上において検知される。それとは対照的に、図４は、電力面の平均的な読み出しを提供することを目的として、電力面負荷の中央付近のシステム基板上か又はマザーボード上のどこかにセンスラインが典型的には配置されている従来のアプローチを示している。この従来のアプローチは、ＤＲＡＭ電圧を、検知地点電圧に中心に置かせ、そしてそのことは、一般には適切ではあるが、残念なことには、ＤＩＭＭ入力電圧を検知することのためだけに良好である。従来のアプローチの欠点は、検知地点と、レールを使用するＤＲＡＭｓとの間において電力降下（電力ドロップ）が発生するということである。ＤＤＲ３ ＤＩＭＭｓは、１．５Ｖレール上で１７Ｗほどに使用されることが現在推定され、それにより、動作の合間にシステムがアイドルの時には電流引き込み（又は電流消費：current draw）は１〜２Ａほどにも低くすることができるにもかかわらず、１１Ａの負荷が生じる結果となる。電力レール上のＤＩＭＭソケット端子についてのインピーダンスの控えめな推定値は、端子当りに２０〜３０ｍオームを有した２２電力コネクタと６４グランドピンとに基づき、約１．５ｍオームである。ＤＩＭＭ上の電力面がまた、約１．５〜２ｍオームの抵抗を追加する。総計３オームと仮定すると、最小負荷と最大負荷との間の１０Ａの差分は、約３０ｍＶである。ＤＤＲ３に関して、１．５Ｖレールの許容誤差は、７５ｍＶであり、従って、３０ｍＶの差分は、割り当てられなければならない電力レールバジェットのかなりの部分であり、それにより、電力源は、より厳しいレギュレーション、及び／又は、極めて低い許容誤差電圧設定ポイントを有する必要がある。
【００２３】
図１Ａ〜図１Ｆ内に示されたメモリ装置の実施形態において、電圧センスラインは、例えば、電力引き込み（又は電力消費：power draw）の中心部におけるＤＩＭＭｓ電力レールから、システム基板によって電力検知に使用されるための端部ピンへとルーティングされ得る。一例の構成において、ＤＩＭＭソケットコネクタからの２つのピンを、センスラインに割り当てることができる。システム設計者は、従って、センスライン信号を、電力源へと戻すようにルーティングすることができる。システム内に複数のＤＩＭＭｓが組み込まれている場合には、システム設計者は、１つのＤＩＭＭからの単一ペアの信号を用いて電圧を検知することができるか、或いは、結果（又は影響）を平均化するために信号を組み合わせることができる。結果（又は影響）を平均化することは、システム基板から検知する（図４内に示された）従来のシステムと同様の結果を得ているように思えるかもしれないが、組み合わせるか又は平均化する技法は、ソケットにおける電圧よりも、ＤＲＡＭｓにおける電圧を、実際に平均化する利点を有しており、従って、ソケット及びＤＲＡＭ電力面の電圧降下（電圧ドロップ）を考慮に入れている。
【００２４】
図１Ａ〜図１Ｆ内に示されたメモリ装置の実施形態によって、ＤＲＡＭｓにおけるＤＩＭＭ上で電圧が検知されることが可能になり、様々なＤＲＡＭ数量でのＤＩＭＭｓを用いた結果生じる、及び、時間経過に伴う電力引き込み（power draw）における変化に起因して生じる、ＤＩＭＭソケット及びＤＩＭＭ電力面にわたる損失の変動を無くすことができる。従って、損失によって消費される電力バジェット許容誤差の一部が低減され、設計の残りを、よりフレキシブルにすることが可能となり、電力源のためのより緩い許容誤差を可能にすることによって、コストを潜在的に節約することが可能になる。
【００２５】
図２Ａを参照すると、概略ブロック及び回路図は、メモリ集積回路に近い位置におけるセンス電圧を測定するメモリ装置２００Ａの一実施形態を表している。メモリ装置２００Ａは、ＤＩＭＭなどのメモリモジュールにおける電圧センスアーキテクチャにより構成されており、負荷における電圧を検知することを可能にし、該電圧センスアーキテクチャは、可変負荷にわたる厳しい許容誤差にミートさせるための能力を実質的に改善させることができる。ＤＲＡＭのできるだけ近くでＤＩＭＭ上の電圧を測定することにより、ＤＲＡＭｓなどのメモリ集積回路に印加される電圧の厳重な制御が、該電圧センスアーキテクチャによって可能となり、その情報をシステムへと戻すように伝達して、システム構成要素の挙動を調整するために該情報が用いられることが可能になる。
【００２６】
該電圧センスアーキテクチャによって、ＤＲＡＭｓにおける指定電圧のより良好なメンテナンスが可能となる。システムには、（例えば、４８個以上の）多くのＤＩＭＭｓを含めることができるので、センスラインを各ＤＩＭＭに接続することには、かなりの量の基板スペースが必要とされることになる。例示的な電圧センスアーキテクチャは、メモリサブシステム内の既存の接続性を利用し、ＤＩＭＭスロットのインフラ及び業界標準ピン配列に対する変更を必要としない。
【００２７】
メモリ装置２００Ａは、回路基板２１２と、該回路基板２１２に結合された電圧測定回路２２２とを備えたメモリモジュール２０６を含む。該電圧測定回路２２２は、メモリモジュール２０６上の電圧を測定する。レジスタ２２４が、電圧測定回路２２２に結合されており、メモリモジュール２０６上の測定電圧を表す値を保持する。バスインターフェース２２６が、レジスタ２２４に結合されている。
【００２８】
メモリモジュール２０６は、回路基板２１２に結合されたメモリモジュールコネクタ２０２と、回路基板２１２に実装された複数のメモリ集積回路２１４Ｍとを更に備えることが可能である。
【００２９】
メモリモジュールコネクタ２０２は、メモリモジュール上の回路構成に結合された第１の複数ピン２０４と、バスインターフェース２２６に結合され且つメモリモジュール２０６上の電力レール２１０に結合された第２の複数ピン２０８とを備えることが可能である。第２の複数ピン２０８及びバスインターフェース２２６によって、外部からメモリモジュール２０６への電力レール２１０上の電圧を監視することが可能になる。
【００３０】
幾つかの実施形態において、メモリモジュール２０６は、デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路２１４Ｍを有した該デュアルインラインメモリモジュール（ＤＩＭＭ）とすることができる。バスインターフェース２２６は、インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスとすることができるか、或いは、システムマネージメントバス（ＳＭＢｕｓ）とすることができる。メモリ装置２００Ａには、シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）２２８を更に含めることができる。ＳＰＤメモリ空間は、測定したメモリモジュール電圧が含まれるように割り当てられる。
【００３１】
図２Ａと組み合わせて図２Ｂを参照すると、メモリ装置２００Ｂは、測定したメモリモジュール電圧を、シリアルプレゼンスデテクト（ＳＰＤ）メモリ２２８から読み出して、及び該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック２３０を更に備えることが可能である。
【００３２】
図２Ａと組み合わせて図２Ｃを参照すると、概略ブロック及び回路図は、メモリ集積回路に極めて接近した電圧検知を可能にする、別の実施形態のメモリ装置２００Ｃを表している。メモリ装置２００Ｃは、複数のメモリモジュール２０６と、複数のメモリモジュール２０６の電力レール２１０からの電力信号を組み合わせる（又は合成する）回路２２０とを備えることが可能である。
【００３３】
図１Ａ〜図１Ｆ内に示された構成とは対照的に、各ＤＩＭＭ上に電圧センスラインを含める代りに、図２Ａ〜図２Ｃ内に示された電圧センスアーキテクチャ構成は、ＤＩＭＭプリント回路基板上の多くの部品のうちの１つの部品へと統合され得る単一組み込み回路を用いて、ＤＩＭＭ上の電圧の管理を可能にする。該単一組み込み回路は、ＤＩＭＭ電圧を測定して、Ｉ２Ｃか又はＳＭＢｕｓなどのローカルサイドバンド相互接続経路に取り付けられたレジスタを設定する。ＪＥＤＥＣによって標準化されたＤＩＭＭｓに対して指定されたＳＰＤを変更することによって、ＳＰＤ ＥＥＰＲＯＭ内に確保されたレジスタ空間は、現在の電圧値か又は以前の値の履歴が書き込まれるよう割り当てられ得る。電圧情報を格納するためにＳＰＤ空間を用いることによって、追加的なＩ２Ｃデバイスアドレスが割り当てられる必要がなくなる。Ｉ２Ｃか又はＳＭＢｕｓなどのインターフェースのサイドバンド経路上の伝達によって、ベースボード管理コントローラ（ＢＭＣ）か、電力源か、電力調整集積回路（ＩＣ）か、又はメモリコントローラなどの、サイドバンドバス上のデバイスが、ＤＲＡＭにできるだけ近い位置のＤＩＭＭから現在の電圧を読み出すことが可能になる。電圧レベルについての情報は、測定した電圧に基づく動的電力システム調整のために、システム内へとフィードバックされ得る。ＤＩＭＭｓは、所望の値にできるだけ近くに電圧を維持するために一定時間間隔でポーリングされ得る。追加的には、（例えば、より高い静電容量か、より高い電力引き込み（又は電力消費）か、又はより激しい仕事量の状態の）最悪ケースのＤＩＭＭｓを識別（又は特定）することができ、電圧レベルをより綿密に追跡することができる。
【００３４】
電圧センスアーキテクチャによって、ＤＲＡＭｓにおけるＤＩＭＭ上において電圧が検知されることが可能になり、様々なＤＲＡＭ数量でＤＩＭＭｓを用いた結果生じる、及び、時間経過に伴う電力引き込み（power draw）における変化に起因して生じる、ＤＩＭＭソケット及びＤＩＭＭ電力面にわたる損失の変動を無くすことができる。従って、この損失によって消費される電力バジェット許容誤差の一部を低減することができ、設計の残りを、よりフレキシブルすることが可能となり、電力源のためのより緩い許容誤差を可能にすることによって、コストを潜在的に節約することが可能になる。電圧センスアーキテクチャは、システム基板上にルーティングされる追加的な配線（トレース）の必要性を無くすことができ、及び、電圧検知目的のためのピンの配置転換を無くすことができる。電圧センスアーキテクチャは、ＤＩＭＭにおいて生成された情報の利用を可能にするために、システムファームウェアに対する簡単な修正によって実施され得り、電力源の挙動についての決定が、システムファームウェアか又はベースボード管理コントローラ（ＢＭＣ）によってなされ得るので、従って、ＤＩＭＭｓからのフィードバック情報を組み込むための電力源の再設計を行うことなくなされ得るので、設計を更に簡略化することができる。
【００３５】
図３Ａ〜図３Ｄを参照すると、フローチャートは、例えば、可変負荷にわたる厳しい許容誤差にミートさせるために、コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態又は態様を示している。図３Ａは、メモリモジュール上の電力レールにおける電力を検知し（３０２）、及び、メモリモジュールの電力レールからの検知した電力を示す信号を、該メモリモジュール外部の監視位置へと、ルーティングする（３０４）ことを含む、コンピュータメモリ内の電力を管理するための方法（３００）を示す。
【００３６】
検知電力を示す信号は、電力引き込みの中心部からか、或いは、メモリモジュール上の電力レール上における任意の適合可能な位置から、該メモリモジュール外部で電力検知に使用されるために該メモリモジュール外部の監視位置へと、ルーティングされ得る。
【００３７】
図３Ｂを参照すると、電力管理方法（３１０）には、メモリモジュールに実装されたメモリ集積回路付近の位置でメモリモジュール上の電圧を測定し（３１２）、及び、その測定電圧をメモリモジュール外部の位置に伝達する（３１４）ことを、更に含めることができる。システム構成要素の動作は、該測定電圧に基づき、メモリモジュール外部の位置において調整される（３１６）。
【００３８】
図３Ｃを参照すると、幾つかの実施形態において、電力管理方法（３２０）には、複数のメモリモジュールの電力レールからの検知電力を示す信号を、メモリモジュール外部の監視位置へとルーティングし（３２２）、及び、複数のメモリモジュールの電力レールからの電力信号を組み合わせる（３２４）ことを、更に含めることができる。
【００３９】
図３Ｄ内に示されるように、電力管理方法（３３０）の一実施形態には、メモリモジュールに実装されたメモリ集積回路付近の位置でメモリモジュール上の電圧を測定し（３３２）、その測定電圧を表す値をメモリモジュール上のレジスタ内へとロードし（３３４）、及び、メモリモジュール上のバスインターフェースを介して該レジスタへのアクセスを可能にする（３３６）、ことを含めることができる。該レジスタは、メモリモジュール外部の位置からアクセスされ得る（３３８）。動的電力システム調整が、測定したメモリモジュール電圧に基づいて、実施され得る（３４０）。
【００４０】
本明細書内において使用されている可能性がある用語「実質的に」か、「本質的に」か、又は「約」は、その対応する用語に対する工業界で容認された許容誤差に関するものである。そのような工業界で容認された許容誤差は、１パーセント未満〜２０パーセントまでの範囲にわたり、機能性、値、プロセス変動、サイズ、動作速度、及びこれらに類するものに対応する（但しこれらに限定されない）。本明細書内において使用されている可能がある用語「結合される」は、直接結合（直接的な結合）と、別の構成要素か、素子か、回路か、又はモジュールを介した間接結合（間接的な結合）とを含み、ここで、間接結合については、その介在する構成要素か、素子か、回路か、又はモジュールは、信号の情報を変更しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調整する場合がある。推定される結合は、例えば、推定により、１つの要素が別の要素に結合される場合には、「結合される」場合と同様の手法で２つの要素間を直接的に及び間接的に結合することを含む。
【００４１】
例示的なブロック図及びフローチャートは、製造プロセス中の処理ステップか又はブロックを表している。その特定の例は、特定の処理ステップか又は作用を例示しているが、多くの代替の実施態様も実現可能であり、シンプルな設計を選択することによって通常なされる。作用及びステップは、機能、目的、標準規格に対する適合、レガシー構成、及びこれらに類するものの考慮事項に基づいて、本明細書内の特定の説明とは異なる順序で実行され得る。
【００４２】
本開示は、様々な実施形態を説明しているが、これらの実施形態は、例示的なものとして理解されるべきであり、特許請求の範囲を限定しない。記載された実施形態における多くの変形形態、修正、追加、及び改善が可能である。例えば、本明細書内において開示した構成及び方法を提供するための必要なステップを、当業者は容易に実現するであろうし、及び、処理パラメータ、材料、及び寸法は、例示だけを目的として付与されているということを当業者は理解するであろう。パラメータ、材料、及び寸法は、特許請求の範囲内におけるものである所望の構成並びに修正を達成するために変更され得る。本明細書内において開示した実施形態の変形形態及び修正は、添付の特許請求の範囲内にあるまま、実施され得る。
【背景技術】
【０００１】
背景
コンピュータ、サーバ、通信デバイス、ワークステーション、及びこれらに類するものは、メモリモジュール内にデータを格納し、該メモリモジュールは、典型的には、事前に調整された電力を、単一モジュールインターフェースコネクタを通じてマザーボードから受け取る。複数の調整されたバイアス電圧が、通常提供され、及び、それらの調整されたバイアス電圧には、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリ集積回路（ＩＣ）正電源電圧（ＶＤＤ）ＤＲＡＭ入力／出力（Ｉ／Ｏ）ドライバ正電源電圧（ＶＤＤＱ）、及びＤＲＡＭ Ｉ／Ｏ基準供給電圧（ＶＲＥＦ）を含めることができる。ＶＲＥＦは、通常、低電流であり、単一入力ピンによって提供される。ＶＤＤ及びＶＤＤＱ及びそれぞれのリターンライン（ＶＳＳ及びＶＳＳＱ）は、モジュールインターフェースコネクタに沿って分配（分散）された複数ピンを通じて提供される。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
メモリモジュール電力システムは、幾つかの理由のために一定の基準電圧を維持することが困難である。例えば、メモリモジュール上のメモリデバイス集積回路からのレギュレータ出力の遠隔位置は、レギュレータ過渡負荷応答時間を制限する。広範囲のレギュレータ出力電流供給量に対処するために用いられる大出力静電容量は、過渡応答時間を更に制限する。更には、システム基板のスイッチング調整が、高周波スイッチングノイズを生じさせ、該高周波スイッチングノイズは、メモリモジュールバイアス電圧に加えられて、メモリモジュールタイミングを変え、及び実メモリ動作速度を制限する。
【０００３】
大メモリであっても、より高速なメモリモジュール性能を達成させるために、メモリシステム電力生成、調整、及び分配に関連したファクタを含む重要な制限ファクタが対処されるべきである。
【０００４】
メモリ技術が進歩し、電圧が低減されて電力消費が改善されると、電圧に対する許容誤差（又は許容範囲：トレランス）もまた減少する。メモリサブシステムにわたる（デュアルインラインメモリモジュール（ＤＩＭＭｓ）などの）メモリモジュール上の指定電圧レベルを維持することが、よりいっそう困難になる。指定電圧レベルを維持することは、異なる電力仕様を有した複数のメモリ構成にわたっては特に難しく、従って、それにより、電力面にわたって電力降下（電力ドロップ）が生じさせられる。
【課題を解決するための手段】
【０００５】
概要
メモリデバイス及びシステムの実施形態は、可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含む。メモリモジュール上の回路構成に結合された第１の複数ピンと、該メモリモジュール上の電力レール（電力パターン）に結合された第２の複数ピンと、を有したメモリモジュールコネクタを、該メモリデバイス及びシステムが備える。該第２の複数ピンは、外部から該メモリモジュールまでの該電力レールを監視することを可能にする。
【図面の簡単な説明】
【０００６】
【図１Ａ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｂ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｃ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｄ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｅ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図１Ｆ】可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含むメモリ装置の実施形態を表す概略ブロック及び回路図を示す図である。
【図２Ａ】メモリ信号線のためのオンチップ（ダイ）ターミネーションを用いるシステムの一実施形態を示す概略ブロック及び回路図を示す図である。
【図２Ｂ】メモリ信号線のためのオンチップ（ダイ）ターミネーションを用いるシステムの一実施形態を示す概略ブロック及び回路図を示す図である。
【図２Ｃ】メモリ信号線のためのオンチップ（ダイ）ターミネーションを用いるシステムの一実施形態を示す概略ブロック及び回路図を示す図である。
【図３Ａ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図３Ｂ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図３Ｃ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図３Ｄ】コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態か又は態様を示すフローチャートを示す図である。
【図４】電力面の平均的な読み出しを可能にするために、センスラインが典型的には、システム基板上に置かれている従来の電力管理アプローチを表す概略ブロック及び回路図を示す図である。
【０００７】
構造と動作方法との両方に関する本発明の実施形態は、以下の説明と添付図面とを参照することによって最も良く理解されるであろう。
【実施例】
【０００８】
詳細な説明
メモリデバイス及びシステムの様々な実施形態は、可変負荷にわたる（又は可変負荷の両端にかかる）電力を管理するための、メモリモジュールピン定義に加えられた電圧センスラインを含み、ＤＲＡＭｓのようなメモリデバイスにおける指定電圧の改善されたメンテナンスを可能にする。
【０００９】
調整されたバイアス電圧を、メモリ集積回路付近のメモリモジュール上の電力レール（又は電力パターン）から直接検知することによって、負荷における電圧検知を可能し、且つ、可変負荷にわたる厳しい許容誤差（トレランス）にミートさせる能力を実質的に改善させることが可能な、メモリデバイス及びシステム構成が、本明細書内において開示されている。それとは対照的に、従来のシステムは、システム基板上の電力レールを検知するものであり、フーリーバッファードデュアルインラインメモリモジュール（ＦＢＤ）、ダブルデータレート３（ＤＤＲ３）ＤＲＡＭ、及び実現可能な将来の技術などの新技術にとっては不適切である。例示的なメモリデバイス及びシステム構成において、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）電力レールは、ＤＲＡＭｓの付近のデュアルインラインメモリモジュール（ＤＩＭＭｓ）上において検知され、それにより、厳重な電圧要件のメンテナンスが可能になる。
【００１０】
図１Ａを参照すると、概略ブロック及び回路図は、可変負荷にわたる電圧許容誤差（電圧トレランス）に対処するための電圧センスラインを含むメモリ装置１００Ａの一実施形態を表している。メモリモジュール１０６上の回路構成に結合された第１の複数ピン１０４と、メモリモジュール１０６上の電力レール１１０に結合された第２の複数ピン１０８とを有したメモリモジュールコネクタ１０２を、メモリ装置１００Ａが備える。該第２の複数ピン１０８は、外部からメモリモジュール１０６までの電力レール１１０を監視することを可能にする。
【００１１】
メモリモジュール１０６は、メモリモジュールコネクタ１０２と、該メモリモジュールコネクタ１０２に結合された回路基板１１２と、該回路基板１１２に実装された複数の集積回路１１４とを更に備える。
【００１２】
電力検知に用いるためにメモリモジュール１０６上の電力レール１１０からの信号を、メモリモジュール１０６の外部へとルーティングする電圧センスラインに、第２の複数ピン１０８が対応する。
【００１３】
一例の構成では、第２の複数ピン１０８は、メモリモジュール１０６上の電力引き込み（power draw）の中心部からの信号を、電力検知のために、メモリモジュール１０６の外部へとルーティングすることができる。しかしながら、電力レール１００Ａ上の任意の位置からの検知も実現され得る。
【００１４】
図１Ａと組み合わせて図１Ｂを参照すると、概略ブロック及び回路図は、電圧検知を可能にする、別の実施形態のメモリ装置１００Ｂを表している。メモリ装置１００Ｂは、１つか又は複数のモジュール１０６を有した複数のメモリモジュール１０６を更に備えることが可能である。集積回路１１４には、少なくとも１つのメモリ集積回路１１４Ｍを含めることができる。
【００１５】
図１Ａと組み合わせて図１Ｃを参照すると、概略ブロック及び回路図は、回路１２０を更に備える、別の実施形態のメモリ装置１００Ｃを表している。該回路１２０は、複数のメモリモジュール１０６の電力レール１１０からの電力信号を組み合わせる（又は合成させる）。様々な実施態様において、その組み合わされた信号は、任意の選択された割合で組み合わされ得る。例えば、それらの信号は、平均化され得るか、或いは、任意の適合可能な数学的組み合わせが結果として生じる手法で組み合わされ（又は合成され）得る。必要であれば、最大か、最小か、平均か、相乗平均か、或いは他の統計的な関数を実現することができる。
【００１６】
図１Ｄ及び図１Ｅに示されるように、それぞれのメモリ装置の実施形態１００Ｄ、１００Ｅは、複数のメモリモジュール１０６の電力レール１１０からの少なくとも１つの電力信号を監視する回路１１６を更に備えることができる。その電力信号監視回路１１６は、図１Ｄ内に示されるように１つか又は複数のメモリモジュール１０６上にか、或いは、図１Ｅ内に示されるようにメモリモジュールの外部に、配置され得る。
【００１７】
図１Ｆを参照すると、概略ブロック及び回路図は、電圧検知を可能にする、別の実施形態のメモリ装置１００Ｆを表している。メモリ装置１００Ｆは、１つか又は複数のメモリモジュール１０６を含む。該メモリモジュール１０６は、メモリモジュールコネクタ１０２と、該メモリモジュールコネクタ１０２に結合された回路基板１１２と、該回路基板１１２に実装された複数のメモリ集積回路１１４Ｍと、を備える。メモリモジュール１０６のうちの少なくとも１つは、回路基板１１２に結合された電圧測定回路１２２と、該電圧測定回路１２２に結合されたレジスタ１２４と、を更に備えることができる。該電圧測定回路１２２は、メモリモジュール１０６上の電圧を測定する。該レジスタ１２４は、メモリモジュール１０６上の測定した電圧を表す値を保持する。バスインターフェース１２６は、レジスタ１２４に結合され得り、及び、第２の複数ピン１０８に結合され得る。
【００１８】
ある特定例の実施形態において、メモリモジュール１０６は、デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を有した該デュアルインラインメモリモジュール（ＤＩＭＭ）とすることができる。バスインターフェース１２６は、インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスとすることができるか、或いは、システムマネージメントバス（ＳＭＢｕｓ）とすることができる。
【００１９】
メモリ装置１００Ｆには、シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）１２８を更に含めることができる。ＳＰＤメモリ空間は、測定したメモリモジュール電圧が含まれるように割り当てられる。
【００２０】
幾つかの実施態様において、メモリ装置１００Ｆにはまた、測定したメモリモジュール電圧を、シリアルプレゼンスデテクト（ＳＰＤ）メモリ１２８から読み出し、及び、該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック１３０を含めることができる。
【００２１】
図１Ａ〜図１Ｅ内に示されたメモリ装置は、単一ＤＲＡＭセンスラインか又は平均化アプローチのいずれかを用いている例を示す。図１Ｆは、システム設計者が前記電圧検知アプローチの利点を活用する一実施態様の一例を表す。説明のためのそれらの例は、４つのＤＩＭＭｓを含んでいるが、本概念（コンセプト）は、任意の数のＤＩＭＭｓについても当てはまる。
【００２２】
図１Ａ〜図１Ｆ内に示されたメモリ装置の実施形態では、調整されたバイアス電圧が、メモリデバイス集積回路付近のメモリモジュール上において検知される。それとは対照的に、図４は、電力面の平均的な読み出しを提供することを目的として、電力面負荷の中央付近のシステム基板上か又はマザーボード上のどこかにセンスラインが典型的には配置されている従来のアプローチを示している。この従来のアプローチは、ＤＲＡＭ電圧を、検知地点電圧に中心に置かせ、そしてそのことは、一般には適切ではあるが、残念なことには、ＤＩＭＭ入力電圧を検知することのためだけに良好である。従来のアプローチの欠点は、検知地点と、レールを使用するＤＲＡＭｓとの間において電力降下（電力ドロップ）が発生するということである。ＤＤＲ３ ＤＩＭＭｓは、１．５Ｖレール上で１７Ｗほどに使用されることが現在推定され、それにより、動作の合間にシステムがアイドルの時には電流引き込み（又は電流消費：current draw）は１〜２Ａほどにも低くすることができるにもかかわらず、１１Ａの負荷が生じる結果となる。電力レール上のＤＩＭＭソケット端子についてのインピーダンスの控えめな推定値は、端子当りに２０〜３０ｍオームを有した２２電力コネクタと６４グランドピンとに基づき、約１．５ｍオームである。ＤＩＭＭ上の電力面がまた、約１．５〜２ｍオームの抵抗を追加する。総計３オームと仮定すると、最小負荷と最大負荷との間の１０Ａの差分は、約３０ｍＶである。ＤＤＲ３に関して、１．５Ｖレールの許容誤差は、７５ｍＶであり、従って、３０ｍＶの差分は、割り当てられなければならない電力レールバジェットのかなりの部分であり、それにより、電力源は、より厳しいレギュレーション、及び／又は、極めて低い許容誤差電圧設定ポイントを有する必要がある。
【００２３】
図１Ａ〜図１Ｆ内に示されたメモリ装置の実施形態において、電圧センスラインは、例えば、電力引き込み（又は電力消費：power draw）の中心部におけるＤＩＭＭｓ電力レールから、システム基板によって電力検知に使用されるための端部ピンへとルーティングされ得る。一例の構成において、ＤＩＭＭソケットコネクタからの２つのピンを、センスラインに割り当てることができる。システム設計者は、従って、センスライン信号を、電力源へと戻すようにルーティングすることができる。システム内に複数のＤＩＭＭｓが組み込まれている場合には、システム設計者は、１つのＤＩＭＭからの単一ペアの信号を用いて電圧を検知することができるか、或いは、結果（又は影響）を平均化するために信号を組み合わせることができる。結果（又は影響）を平均化することは、システム基板から検知する（図４内に示された）従来のシステムと同様の結果を得ているように思えるかもしれないが、組み合わせるか又は平均化する技法は、ソケットにおける電圧よりも、ＤＲＡＭｓにおける電圧を、実際に平均化する利点を有しており、従って、ソケット及びＤＲＡＭ電力面の電圧降下（電圧ドロップ）を考慮に入れている。
【００２４】
図１Ａ〜図１Ｆ内に示されたメモリ装置の実施形態によって、ＤＲＡＭｓにおけるＤＩＭＭ上で電圧が検知されることが可能になり、様々なＤＲＡＭ数量でのＤＩＭＭｓを用いた結果生じる、及び、時間経過に伴う電力引き込み（power draw）における変化に起因して生じる、ＤＩＭＭソケット及びＤＩＭＭ電力面にわたる損失の変動を無くすことができる。従って、損失によって消費される電力バジェット許容誤差の一部が低減され、設計の残りを、よりフレキシブルにすることが可能となり、電力源のためのより緩い許容誤差を可能にすることによって、コストを潜在的に節約することが可能になる。
【００２５】
図２Ａを参照すると、概略ブロック及び回路図は、メモリ集積回路に近い位置におけるセンス電圧を測定するメモリ装置２００Ａの一実施形態を表している。メモリ装置２００Ａは、ＤＩＭＭなどのメモリモジュールにおける電圧センスアーキテクチャにより構成されており、負荷における電圧を検知することを可能にし、該電圧センスアーキテクチャは、可変負荷にわたる厳しい許容誤差にミートさせるための能力を実質的に改善させることができる。ＤＲＡＭのできるだけ近くでＤＩＭＭ上の電圧を測定することにより、ＤＲＡＭｓなどのメモリ集積回路に印加される電圧の厳重な制御が、該電圧センスアーキテクチャによって可能となり、その情報をシステムへと戻すように伝達して、システム構成要素の挙動を調整するために該情報が用いられることが可能になる。
【００２６】
該電圧センスアーキテクチャによって、ＤＲＡＭｓにおける指定電圧のより良好なメンテナンスが可能となる。システムには、（例えば、４８個以上の）多くのＤＩＭＭｓを含めることができるので、センスラインを各ＤＩＭＭに接続することには、かなりの量の基板スペースが必要とされることになる。例示的な電圧センスアーキテクチャは、メモリサブシステム内の既存の接続性を利用し、ＤＩＭＭスロットのインフラ及び業界標準ピン配列に対する変更を必要としない。
【００２７】
メモリ装置２００Ａは、回路基板２１２と、該回路基板２１２に結合された電圧測定回路２２２とを備えたメモリモジュール２０６を含む。該電圧測定回路２２２は、メモリモジュール２０６上の電圧を測定する。レジスタ２２４が、電圧測定回路２２２に結合されており、メモリモジュール２０６上の測定電圧を表す値を保持する。バスインターフェース２２６が、レジスタ２２４に結合されている。
【００２８】
メモリモジュール２０６は、回路基板２１２に結合されたメモリモジュールコネクタ２０２と、回路基板２１２に実装された複数のメモリ集積回路２１４Ｍとを更に備えることが可能である。
【００２９】
メモリモジュールコネクタ２０２は、メモリモジュール上の回路構成に結合された第１の複数ピン２０４と、バスインターフェース２２６に結合され且つメモリモジュール２０６上の電力レール２１０に結合された第２の複数ピン２０８とを備えることが可能である。第２の複数ピン２０８及びバスインターフェース２２６によって、外部からメモリモジュール２０６への電力レール２１０上の電圧を監視することが可能になる。
【００３０】
幾つかの実施形態において、メモリモジュール２０６は、デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路２１４Ｍを有した該デュアルインラインメモリモジュール（ＤＩＭＭ）とすることができる。バスインターフェース２２６は、インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスとすることができるか、或いは、システムマネージメントバス（ＳＭＢｕｓ）とすることができる。メモリ装置２００Ａには、シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）２２８を更に含めることができる。ＳＰＤメモリ空間は、測定したメモリモジュール電圧が含まれるように割り当てられる。
【００３１】
図２Ａと組み合わせて図２Ｂを参照すると、メモリ装置２００Ｂは、測定したメモリモジュール電圧を、シリアルプレゼンスデテクト（ＳＰＤ）メモリ２２８から読み出して、及び該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック２３０を更に備えることが可能である。
【００３２】
図２Ａと組み合わせて図２Ｃを参照すると、概略ブロック及び回路図は、メモリ集積回路に極めて接近した電圧検知を可能にする、別の実施形態のメモリ装置２００Ｃを表している。メモリ装置２００Ｃは、複数のメモリモジュール２０６と、複数のメモリモジュール２０６の電力レール２１０からの電力信号を組み合わせる（又は合成する）回路２２０とを備えることが可能である。
【００３３】
図１Ａ〜図１Ｆ内に示された構成とは対照的に、各ＤＩＭＭ上に電圧センスラインを含める代りに、図２Ａ〜図２Ｃ内に示された電圧センスアーキテクチャ構成は、ＤＩＭＭプリント回路基板上の多くの部品のうちの１つの部品へと統合され得る単一組み込み回路を用いて、ＤＩＭＭ上の電圧の管理を可能にする。該単一組み込み回路は、ＤＩＭＭ電圧を測定して、Ｉ２Ｃか又はＳＭＢｕｓなどのローカルサイドバンド相互接続経路に取り付けられたレジスタを設定する。ＪＥＤＥＣによって標準化されたＤＩＭＭｓに対して指定されたＳＰＤを変更することによって、ＳＰＤ ＥＥＰＲＯＭ内に確保されたレジスタ空間は、現在の電圧値か又は以前の値の履歴が書き込まれるよう割り当てられ得る。電圧情報を格納するためにＳＰＤ空間を用いることによって、追加的なＩ２Ｃデバイスアドレスが割り当てられる必要がなくなる。Ｉ２Ｃか又はＳＭＢｕｓなどのインターフェースのサイドバンド経路上の伝達によって、ベースボード管理コントローラ（ＢＭＣ）か、電力源か、電力調整集積回路（ＩＣ）か、又はメモリコントローラなどの、サイドバンドバス上のデバイスが、ＤＲＡＭにできるだけ近い位置のＤＩＭＭから現在の電圧を読み出すことが可能になる。電圧レベルについての情報は、測定した電圧に基づく動的電力システム調整のために、システム内へとフィードバックされ得る。ＤＩＭＭｓは、所望の値にできるだけ近くに電圧を維持するために一定時間間隔でポーリングされ得る。追加的には、（例えば、より高い静電容量か、より高い電力引き込み（又は電力消費）か、又はより激しい仕事量の状態の）最悪ケースのＤＩＭＭｓを識別（又は特定）することができ、電圧レベルをより綿密に追跡することができる。
【００３４】
電圧センスアーキテクチャによって、ＤＲＡＭｓにおけるＤＩＭＭ上において電圧が検知されることが可能になり、様々なＤＲＡＭ数量でＤＩＭＭｓを用いた結果生じる、及び、時間経過に伴う電力引き込み（power draw）における変化に起因して生じる、ＤＩＭＭソケット及びＤＩＭＭ電力面にわたる損失の変動を無くすことができる。従って、この損失によって消費される電力バジェット許容誤差の一部を低減することができ、設計の残りを、よりフレキシブルすることが可能となり、電力源のためのより緩い許容誤差を可能にすることによって、コストを潜在的に節約することが可能になる。電圧センスアーキテクチャは、システム基板上にルーティングされる追加的な配線（トレース）の必要性を無くすことができ、及び、電圧検知目的のためのピンの配置転換を無くすことができる。電圧センスアーキテクチャは、ＤＩＭＭにおいて生成された情報の利用を可能にするために、システムファームウェアに対する簡単な修正によって実施され得り、電力源の挙動についての決定が、システムファームウェアか又はベースボード管理コントローラ（ＢＭＣ）によってなされ得るので、従って、ＤＩＭＭｓからのフィードバック情報を組み込むための電力源の再設計を行うことなくなされ得るので、設計を更に簡略化することができる。
【００３５】
図３Ａ〜図３Ｄを参照すると、フローチャートは、例えば、可変負荷にわたる厳しい許容誤差にミートさせるために、コンピュータメモリ内の電力を管理するための方法における１つか又は複数の実施形態又は態様を示している。図３Ａは、メモリモジュール上の電力レールにおける電力を検知し（３０２）、及び、メモリモジュールの電力レールからの検知した電力を示す信号を、該メモリモジュール外部の監視位置へと、ルーティングする（３０４）ことを含む、コンピュータメモリ内の電力を管理するための方法（３００）を示す。
【００３６】
検知電力を示す信号は、電力引き込みの中心部からか、或いは、メモリモジュール上の電力レール上における任意の適合可能な位置から、該メモリモジュール外部で電力検知に使用されるために該メモリモジュール外部の監視位置へと、ルーティングされ得る。
【００３７】
図３Ｂを参照すると、電力管理方法（３１０）には、メモリモジュールに実装されたメモリ集積回路付近の位置でメモリモジュール上の電圧を測定し（３１２）、及び、その測定電圧をメモリモジュール外部の位置に伝達する（３１４）ことを、更に含めることができる。システム構成要素の動作は、該測定電圧に基づき、メモリモジュール外部の位置において調整される（３１６）。
【００３８】
図３Ｃを参照すると、幾つかの実施形態において、電力管理方法（３２０）には、複数のメモリモジュールの電力レールからの検知電力を示す信号を、メモリモジュール外部の監視位置へとルーティングし（３２２）、及び、複数のメモリモジュールの電力レールからの電力信号を組み合わせる（３２４）ことを、更に含めることができる。
【００３９】
図３Ｄ内に示されるように、電力管理方法（３３０）の一実施形態には、メモリモジュールに実装されたメモリ集積回路付近の位置でメモリモジュール上の電圧を測定し（３３２）、その測定電圧を表す値をメモリモジュール上のレジスタ内へとロードし（３３４）、及び、メモリモジュール上のバスインターフェースを介して該レジスタへのアクセスを可能にする（３３６）、ことを含めることができる。該レジスタは、メモリモジュール外部の位置からアクセスされ得る（３３８）。動的電力システム調整が、測定したメモリモジュール電圧に基づいて、実施され得る（３４０）。
【００４０】
本明細書内において使用されている可能性がある用語「実質的に」か、「本質的に」か、又は「約」は、その対応する用語に対する工業界で容認された許容誤差に関するものである。そのような工業界で容認された許容誤差は、１パーセント未満〜２０パーセントまでの範囲にわたり、機能性、値、プロセス変動、サイズ、動作速度、及びこれらに類するものに対応する（但しこれらに限定されない）。本明細書内において使用されている可能がある用語「結合される」は、直接結合（直接的な結合）と、別の構成要素か、素子か、回路か、又はモジュールを介した間接結合（間接的な結合）とを含み、ここで、間接結合については、その介在する構成要素か、素子か、回路か、又はモジュールは、信号の情報を変更しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調整する場合がある。推定される結合は、例えば、推定により、１つの要素が別の要素に結合される場合には、「結合される」場合と同様の手法で２つの要素間を直接的に及び間接的に結合することを含む。
【００４１】
例示的なブロック図及びフローチャートは、製造プロセス中の処理ステップか又はブロックを表している。その特定の例は、特定の処理ステップか又は作用を例示しているが、多くの代替の実施態様も実現可能であり、シンプルな設計を選択することによって通常なされる。作用及びステップは、機能、目的、標準規格に対する適合、レガシー構成、及びこれらに類するものの考慮事項に基づいて、本明細書内の特定の説明とは異なる順序で実行され得る。
【００４２】
本開示は、様々な実施形態を説明しているが、これらの実施形態は、例示的なものとして理解されるべきであり、特許請求の範囲を限定しない。記載された実施形態における多くの変形形態、修正、追加、及び改善が可能である。例えば、本明細書内において開示した構成及び方法を提供するための必要なステップを、当業者は容易に実現するであろうし、及び、処理パラメータ、材料、及び寸法は、例示だけを目的として付与されているということを当業者は理解するであろう。パラメータ、材料、及び寸法は、特許請求の範囲内におけるものである所望の構成並びに修正を達成するために変更され得る。本明細書内において開示した実施形態の変形形態及び修正は、添付の特許請求の範囲内にあるまま、実施され得る。
【特許請求の範囲】
【請求項１】
メモリモジュールコネクタを含むメモリ装置であって、該メモリモジュールコネクタが、
メモリモジュール上の回路構成に結合された第１の複数ピンと、
前記メモリモジュール上の電力レールに結合された第２の複数ピンであって、前記メモリモジュールに対する外部からの前記電力レールを監視することを可能にする、第２の複数ピン
とを備えることからなる、メモリ装置。
【請求項２】
電力検知に使用するために前記メモリモジュール上の前記電力レールからの信号を前記メモリモジュール外部へとルーティングする電圧センスラインを、前記第２の複数ピンが備えることを更に含むことからなる、請求項１に記載のメモリ装置。
【請求項３】
メモリモジュールであって、
前記メモリモジュールコネクタと、
前記メモリモジュールコネクタに結合された回路基板と、
前記回路基板に実装された複数の集積回路であって、少なくとも１つのメモリ集積回路を含む、複数の集積回路
とを備えるメモリモジュール
を更に含むことからなる、請求項１に記載のメモリ装置。
【請求項４】
複数のメモリモジュールであって、該複数のメモリモジュールのうちの幾つかが、前記メモリモジュールコネクタと、該メモリモジュールコネクタに結合された回路基板と、該回路基板に実装された複数の集積回路とを備えることからなる、複数のメモリモジュールと、
前記複数のメモリモジュールの前記電力レールからの電力信号を組み合わせる回路
とを更に含むことからなる、請求項１に記載のメモリ装置。
【請求項５】
複数のメモリモジュールであって、該複数のメモリモジュールのうちの幾つかが、前記メモリモジュールコネクタと、該メモリモジュールコネクタに結合された回路基板と、該回路基板に実装された複数の集積回路とを備えることからなる、複数のメモリモジュールと、
前記複数のメモリモジュールの前記電力レールからの少なくとも１つの電力信号を監視する回路
とを更に含むことからなる、請求項１に記載のメモリ装置。
【請求項６】
メモリモジュールであって、
前記メモリモジュールコネクタと、
前記メモリモジュールコネクタに結合された回路基板と、
前記回路基板に実装された複数のメモリ集積回路と、
前記回路基板に結合された電圧測定回路であって、前記メモリモジュール上の電圧を測定する、電圧測定回路と、
前記電圧測定回路に結合されたレジスタであって、前記メモリモジュール上の前記測定された電圧を表す値を保持する、レジスタと、
前記レジスタに結合されたバスインターフェースであって、前記第２の複数ピンに結合されたバスインターフェース
とを備えることからなるメモリモジュール
を更に含むことからなる、請求項１に記載のメモリ装置。
【請求項７】
デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を有した該デュアルインラインメモリモジュール（ＤＩＭＭ）を備える前記メモリモジュールと、
インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスか又はシステムマネージメントバス（ＳＭＢｕｓ）を備える前記バスインターフェースと、
シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）であって、前記測定したメモリモジュール電圧を含めるようにＳＰＤメモリ空間が割り当てられることからなる、電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）と、
測定したメモリモジュール電圧を前記シリアルプレゼンスデテクト（ＳＰＤ）メモリから読み出して、該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック
とを更に含むことからなる、請求項６に記載のメモリ装置。
【請求項８】
メモリモジュールを備えたメモリ装置であって、該メモリモジュールが、
回路基板と、
前記回路基板に結合された電圧測定回路であって、前記メモリモジュール上の電圧を測定する電圧測定回路と、
前記電圧測定回路に結合されたレジスタであって、前記メモリモジュール上の測定した電圧を表す値を保持するレジスタと、
前記レジスタに結合されたバスインターフェース
とを含むことからなる、メモリ装置。
【請求項９】
前記メモリモジュールであって、
前記メモリモジュールコネクタであって、
メモリモジュール上の回路構成に結合された第１の複数ピンと、
前記バスインターフェースに結合され、且つ、前記メモリモジュール上の電力レールに結合された第２の複数ピンであって、該第２の複数ピン及び前記バスインターフェースが、前記メモリモジュールに対する外部からの前記電力レールの監視を可能にすることからなる、第２の複数ピン
とを備える前記メモリモジュールコネクタ
を更に備える前記メモリモジュール
を更に含むことからなる、請求項８に記載のメモリ装置。
【請求項１０】
複数のメモリモジュールと、
前記複数のメモリモジュールの前記電力レールからの複数の電力信号を組み合わせる回路
とを更に含むことからなる、請求項８に記載のメモリ装置。
【請求項１１】
デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を有した該デュアルインラインメモリモジュール（ＤＩＭＭ）を備える前記メモリモジュールと、
インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスか又はシステムマネージメントバス（ＳＭＢｕｓ）を備える前記バスインターフェースと、
シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）であって、前記測定したメモリモジュール電圧を含めるようにＳＰＤメモリ空間が割り当てられることからなる、電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）と、
測定したメモリモジュール電圧を前記シリアルプレゼンスデテクト（ＳＰＤ）メモリから読み出して、該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック
とを更に含むことからなる、請求項８に記載のメモリ装置。
【請求項１２】
コンピュータメモリ内の電力を管理するための方法であって、
メモリモジュール上の電力レールにおける電力を検知し、及び、
前記メモリモジュールの前記電力レールからの前記検知した電力を示す信号を、前記メモリモジュールの外部の監視位置へとルーティングする
ことを含む、方法。
【請求項１３】
前記メモリモジュールに実装されたメモリ集積回路付近の場所における前記メモリモジュール上の電圧を測定し、
前記測定した電圧を、前記メモリモジュールの外部の前記位置に伝達し、及び、
前記測定した電圧に基づいて、前記メモリモジュールの外部の前記位置においてシステム構成要素の動作を調整する
ことを更に含むことからなる、請求項１２に記載の方法。
【請求項１４】
複数のメモリモジュールの前記電力レールからの前記検知した電力を示す信号を、該メモリモジュールの外部の監視位置へとルーティングし、及び、
前記複数のメモリモジュールの前記電力レールからの複数の電力信号を組み合わせる
ことを更に含むことからなる、請求項１２に記載の方法。
【請求項１５】
前記メモリモジュールに実装されたメモリ集積回路付近の場所における前記メモリモジュール上の電圧を測定し、
前記測定した電圧を表す値を、前記メモリモジュール上のレジスタ内へとロードし、
前記メモリモジュール上のバスインターフェースを介して前記レジスタに対するアクセスを可能にし、
前記メモリモジュールの外部の位置から前記レジスタにアクセスし、及び、
前記測定したメモリモジュール電圧に基づいて、動的電力システム調整を実施する
ことを更に含むことからなる、請求項１２に記載の方法。
【請求項１】
メモリモジュールコネクタを含むメモリ装置であって、該メモリモジュールコネクタが、
メモリモジュール上の回路構成に結合された第１の複数ピンと、
前記メモリモジュール上の電力レールに結合された第２の複数ピンであって、前記メモリモジュールに対する外部からの前記電力レールを監視することを可能にする、第２の複数ピン
とを備えることからなる、メモリ装置。
【請求項２】
電力検知に使用するために前記メモリモジュール上の前記電力レールからの信号を前記メモリモジュール外部へとルーティングする電圧センスラインを、前記第２の複数ピンが備えることを更に含むことからなる、請求項１に記載のメモリ装置。
【請求項３】
メモリモジュールであって、
前記メモリモジュールコネクタと、
前記メモリモジュールコネクタに結合された回路基板と、
前記回路基板に実装された複数の集積回路であって、少なくとも１つのメモリ集積回路を含む、複数の集積回路
とを備えるメモリモジュール
を更に含むことからなる、請求項１に記載のメモリ装置。
【請求項４】
複数のメモリモジュールであって、該複数のメモリモジュールのうちの幾つかが、前記メモリモジュールコネクタと、該メモリモジュールコネクタに結合された回路基板と、該回路基板に実装された複数の集積回路とを備えることからなる、複数のメモリモジュールと、
前記複数のメモリモジュールの前記電力レールからの電力信号を組み合わせる回路
とを更に含むことからなる、請求項１に記載のメモリ装置。
【請求項５】
複数のメモリモジュールであって、該複数のメモリモジュールのうちの幾つかが、前記メモリモジュールコネクタと、該メモリモジュールコネクタに結合された回路基板と、該回路基板に実装された複数の集積回路とを備えることからなる、複数のメモリモジュールと、
前記複数のメモリモジュールの前記電力レールからの少なくとも１つの電力信号を監視する回路
とを更に含むことからなる、請求項１に記載のメモリ装置。
【請求項６】
メモリモジュールであって、
前記メモリモジュールコネクタと、
前記メモリモジュールコネクタに結合された回路基板と、
前記回路基板に実装された複数のメモリ集積回路と、
前記回路基板に結合された電圧測定回路であって、前記メモリモジュール上の電圧を測定する、電圧測定回路と、
前記電圧測定回路に結合されたレジスタであって、前記メモリモジュール上の前記測定された電圧を表す値を保持する、レジスタと、
前記レジスタに結合されたバスインターフェースであって、前記第２の複数ピンに結合されたバスインターフェース
とを備えることからなるメモリモジュール
を更に含むことからなる、請求項１に記載のメモリ装置。
【請求項７】
デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を有した該デュアルインラインメモリモジュール（ＤＩＭＭ）を備える前記メモリモジュールと、
インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスか又はシステムマネージメントバス（ＳＭＢｕｓ）を備える前記バスインターフェースと、
シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）であって、前記測定したメモリモジュール電圧を含めるようにＳＰＤメモリ空間が割り当てられることからなる、電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）と、
測定したメモリモジュール電圧を前記シリアルプレゼンスデテクト（ＳＰＤ）メモリから読み出して、該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック
とを更に含むことからなる、請求項６に記載のメモリ装置。
【請求項８】
メモリモジュールを備えたメモリ装置であって、該メモリモジュールが、
回路基板と、
前記回路基板に結合された電圧測定回路であって、前記メモリモジュール上の電圧を測定する電圧測定回路と、
前記電圧測定回路に結合されたレジスタであって、前記メモリモジュール上の測定した電圧を表す値を保持するレジスタと、
前記レジスタに結合されたバスインターフェース
とを含むことからなる、メモリ装置。
【請求項９】
前記メモリモジュールであって、
前記メモリモジュールコネクタであって、
メモリモジュール上の回路構成に結合された第１の複数ピンと、
前記バスインターフェースに結合され、且つ、前記メモリモジュール上の電力レールに結合された第２の複数ピンであって、該第２の複数ピン及び前記バスインターフェースが、前記メモリモジュールに対する外部からの前記電力レールの監視を可能にすることからなる、第２の複数ピン
とを備える前記メモリモジュールコネクタ
を更に備える前記メモリモジュール
を更に含むことからなる、請求項８に記載のメモリ装置。
【請求項１０】
複数のメモリモジュールと、
前記複数のメモリモジュールの前記電力レールからの複数の電力信号を組み合わせる回路
とを更に含むことからなる、請求項８に記載のメモリ装置。
【請求項１１】
デュアルインラインメモリモジュール（ＤＩＭＭ）上に実装された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を有した該デュアルインラインメモリモジュール（ＤＩＭＭ）を備える前記メモリモジュールと、
インターインテグレーテッドサーキット（Ｉ２Ｃ）マルチマスターシリアルコンピュータバスか又はシステムマネージメントバス（ＳＭＢｕｓ）を備える前記バスインターフェースと、
シリアルプレゼンスデテクト（ＳＰＤ）をサポートする電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）であって、前記測定したメモリモジュール電圧を含めるようにＳＰＤメモリ空間が割り当てられることからなる、電気的に消去書込み可能な読出し専用メモリ（ＥＥＰＲＯＭ）と、
測定したメモリモジュール電圧を前記シリアルプレゼンスデテクト（ＳＰＤ）メモリから読み出して、該測定したメモリモジュール電圧に基づいて動的電力システム調整を実施する、ロジック
とを更に含むことからなる、請求項８に記載のメモリ装置。
【請求項１２】
コンピュータメモリ内の電力を管理するための方法であって、
メモリモジュール上の電力レールにおける電力を検知し、及び、
前記メモリモジュールの前記電力レールからの前記検知した電力を示す信号を、前記メモリモジュールの外部の監視位置へとルーティングする
ことを含む、方法。
【請求項１３】
前記メモリモジュールに実装されたメモリ集積回路付近の場所における前記メモリモジュール上の電圧を測定し、
前記測定した電圧を、前記メモリモジュールの外部の前記位置に伝達し、及び、
前記測定した電圧に基づいて、前記メモリモジュールの外部の前記位置においてシステム構成要素の動作を調整する
ことを更に含むことからなる、請求項１２に記載の方法。
【請求項１４】
複数のメモリモジュールの前記電力レールからの前記検知した電力を示す信号を、該メモリモジュールの外部の監視位置へとルーティングし、及び、
前記複数のメモリモジュールの前記電力レールからの複数の電力信号を組み合わせる
ことを更に含むことからなる、請求項１２に記載の方法。
【請求項１５】
前記メモリモジュールに実装されたメモリ集積回路付近の場所における前記メモリモジュール上の電圧を測定し、
前記測定した電圧を表す値を、前記メモリモジュール上のレジスタ内へとロードし、
前記メモリモジュール上のバスインターフェースを介して前記レジスタに対するアクセスを可能にし、
前記メモリモジュールの外部の位置から前記レジスタにアクセスし、及び、
前記測定したメモリモジュール電圧に基づいて、動的電力システム調整を実施する
ことを更に含むことからなる、請求項１２に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４】
【公表番号】特表２０１２−５０７７８９（Ｐ２０１２−５０７７８９Ａ）
【公表日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１１−５３４５６５（Ｐ２０１１−５３４５６５）
【出願日】平成２１年９月２３日（２００９．９．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５７９６７
【国際公開番号】ＷＯ２０１０／０９６０９８
【国際公開日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５１１０７６４２４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (155)
【氏名又は名称原語表記】Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ．
【Ｆターム（参考）】
【公表日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２１年９月２３日（２００９．９．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５７９６７
【国際公開番号】ＷＯ２０１０／０９６０９８
【国際公開日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５１１０７６４２４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (155)
【氏名又は名称原語表記】Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ．
【Ｆターム（参考）】
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