電子装置の駆動方法
【課題】 外部接続端子数を減らした電子装置の駆動方法を提供する。
【解決手段】 本発明の電子装置の駆動方法はクロック信号生成手段としてのＡＮＤ回路１４３と、シリアルパラレル変換手段としてのシフトレジスタ１４２と、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１と、比較手段としてのコンパレータ１４０を備える電子装置１０１の駆動方法である。ＡＮＤ回路１４３には、電子装置１０１の通常動作時には逆位相のクロック信号が入力され、初期化時には同位相のクロック信号が入力される。従って、シフトレジスタ１４２が動作すべき初期化時にＡＮＤ回路１４３からクロック信号が発生され、シフトレジスタ１４２に入力されるため、新たにクロック信号入力端子を設ける必要がなく、端子数を減らすことが可能となる。
【解決手段】 本発明の電子装置の駆動方法はクロック信号生成手段としてのＡＮＤ回路１４３と、シリアルパラレル変換手段としてのシフトレジスタ１４２と、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１と、比較手段としてのコンパレータ１４０を備える電子装置１０１の駆動方法である。ＡＮＤ回路１４３には、電子装置１０１の通常動作時には逆位相のクロック信号が入力され、初期化時には同位相のクロック信号が入力される。従って、シフトレジスタ１４２が動作すべき初期化時にＡＮＤ回路１４３からクロック信号が発生され、シフトレジスタ１４２に入力されるため、新たにクロック信号入力端子を設ける必要がなく、端子数を減らすことが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタルアナログ変換手段と、比較手段とを内蔵した電子装置の駆動方法に関する。より詳しくは指紋等の微小な凸凹を有する被験物の表面形状を、行列状に配置された静電容量検出素子を含む静電容量検出回路によって電気信号に変換し、コンパレータにおいて電気信号と、Ｄ／Ａコンバータから入力される参照電位とを比較し、比較結果に対応したデジタル信号を出力する静電容量検出装置の駆動方法に関する。
【背景技術】
【０００２】
特開平１１−１１８４１５号公報、特開２０００−３４６６０８号公報、特開２００１−５６２０４号公報、特開２００１−１３３２１３号公報には、単結晶シリコン基板上に形成されたセンサ電極と誘電体膜を含む静電容量検出素子により、指紋の凸凹形状を指先とセンサ電極間に形成される静電容量として検出する技術が公開されている。
【０００３】
しかしながら、単結晶シリコン基板上に形成された素子は指を強く押し付けると割れてしまう。また指紋センサはその用途から指先の面積程度の大きさ(20mm×20mm程度)が必要となり、重く高価であった。更に素子の形成領域は単結晶シリコン基板のごく表面であり、単結晶シリコン基板の大部分は単なる支持体としての役割しか演じていないため、多大なる無駄と浪費の上に形成されている、などの課題が生じていた。
【０００４】
そこでR.Hashido et. al.,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.2,p274(2003)に公開されているように、薄膜半導体回路を用いた静電容量検出装置に関する技術が開発されている。薄膜半導体によって形成された静電容量検出装置は、単結晶シリコン基板上に形成されたものに比べ軽量で低コストである。更にこれをS.Utsunomiya et. al.,Society for Information Display,p.916(2000)に開示された剥離転写技術を適用してプラスチック基板等に転写すれば、より安価で、割れにくく、軽量な指紋センサが実現できることからスマートカードなどへの搭載が期待されている。
【０００５】
これら薄膜半導体を用いた静電容量検出装置はマトリクス状に配置された静電容量検出素子を含む静電容量検出回路を順次選択するアクティブマトリクス駆動回路を用いている。この回路技術はアクティブマトリクス型液晶駆動用回路において既に実用化されている。
【０００６】
特開２００３−２５４７０６号公報に公開されている従来の静電容量検出装置を図１４に示す。同図に示される従来の静電容量検出装置はマトリクス状に配置された信号増幅素子を含む静電容量検出素子に電源を供給するための複数の個別電源線Ｍ本と、静電容量検出素子に供給される電源を供給する共通電源線と、共通電源線と個別電源線とを導通又は非道通に制御する電源用パスゲートと、電源用パスゲートを制御し、順次共通電源線と個別電源線とを導通させるための電源用シフトレジスタを含む電源選択回路と、静電容量検出素子から出力される電気信号を出力するための複数の個別出力線Ｎ本と、静電容量検出素子から出力された電気信号を外部に出力する共通出力線と、共通出力線と個別出力線とを導通又は非道通に制御する出力信号用パスゲートと、出力信号用パスゲートを制御し、順次共通出力線と個別出力線とを導通させるための出力信号用シフトレジスタを含む出力信号用選択回路とを含む。
【０００７】
【特許文献１】特開平１１−１１８４１５号公報
【特許文献２】特開２０００−３４６６０８号公報
【特許文献３】特開２００１−５６２０４公報
【特許文献４】特開２００１−１３３２１３号公報
【特許文献５】特開２００３−２５４７０６号公報
【非特許文献１】S.Utsunomiya et. al.,Society for Information Display p.916(2000)
【非特許文献２】R.Hashido et. al.,IEEE JOURNAL OF SOLID-STATES CIRCUITS,VOL.38,NO.2,p274(2003)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来の構成ではコンパレータが内蔵されておらず、指紋センサなどの二値化されたデータが出力されることが好ましい電子装置に適用した場合、外部にコンパレータ及びコンパレータに入力される参照電位を生成するＤ／Ａコンバータが別途必要であった。そこで、本発明は上述の諸事情に鑑みなされたものであり、コンパレータ及びＤ／Ａコンバータを内蔵し、かつ外部接続端子数を減らした電子装置の駆動方法を提案することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の電子装置の駆動方法はクロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置の駆動方法において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、シリアルパラレル変換手段はシリアル信号が入力されるシリアル信号入力手段と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、デジタルアナログ変換手段はパラレル信号が入力されるパラレル信号入力手段と、パラレル信号に相当する電位を出力する電位出力手段とを含み、比較手段は少なくとも二つの入力手段と、デジタル信号出力手段を含み、一方の入力手段にデジタルアナログ変換手段から出力される電位が入力され、他方の入力手段に信号電位が入力され、入力された二つの電位に相当したデジタル信号をデジタル信号出力手段から出力するとともに、デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とでクロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を変化させることを特徴とする。
【００１０】
上記電子装置の駆動方法において、デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とでクロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を反転させることが望ましい。
【００１１】
又、上記電子装置の駆動方法において、デジタルアナログ変換手段の出力電位の設定期間にはクロック信号生成手段の二つのデジタル信号入力手段に位相が等しい二つのクロック信号を入力し、それ以外の期間には位相が反転した二つのクロック信号を入力することが望ましい。
【００１２】
このような駆動方法にすることで、Ｄ／Ａコンバータへ入力されるＤ／Ａコンバータの分解能に相当するビット数のデジタル信号は、シリアルパラレル変換手段に含まれるシフトレジスタによって生成される。従ってコンパレータに入力される参照電位を設定するために、従来はＤ／Ａコンバータの分解能に相当するビット数の入力端子が必要であったのに対して、本発明ではシリアルパラレル変換手段に含まれるシフトレジスタへのデータ信号入力端子の１本となる。このため従来の構成に比べて端子数が大幅に減ることとなり、実装のし易さや配線の信頼性の向上が可能となる。
【発明の効果】
【００１３】
本発明の電子装置の駆動方法によれば、コンパレータに入力される参照電位を出力するＤ／Ａコンバータに対して、その分解能に合わせた本数の入力端子を必要とせず、その前段に配置されたシフトレジスタへのデータ信号の入力端子があれば良く端子数を大幅に減らすことが可能となる。接続端子数が少なくなれば、配線時の歩留まりや検査効率の向上が可能となる。また接続端子数が少なくなることから、配線や実装に制約の少ない、自由な設計が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、各図を参照して本発明の好適な実施形態について説明する。実施形態として、本発明の電子装置の駆動方法を被験物表面との間に形成される静電容量に相当する電気信号を出力することにより、被験物表面の凹凸情報を読み取る静電容量検出装置に適応した。
【実施例１】
【００１５】
図１は第一実施形態の静電容量検出素子を含む静電容量検出回路１５１を行列状に配列した静電容量検出装置である静電容量式指紋センサ１０１のブロック図である。
【００１６】
静電容量式指紋センサ１０１はクロック信号生成手段としてのＡＮＤ１４３、シリアルパラレル変換手段としてのシフトレジスタ１４２、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１、比較手段としてのコンパレータ１４０を含む電子装置である。ＡＮＤ１４３はクロック信号を生成する源となる二つのデジタル信号入力と、クロック信号が出力されるクロック信号出力とを含み、一方のデジタル信号入力にはデータドライバ１２０に入力されるクロック信号ＣＬＫＸが入力され、他方のデジタル信号入力にはデータドライバ１２０に入力されるクロック信号ＣＬＫＸＢが入力され、クロック信号出力はシフトレジスタ１４２のクロック信号入力に接続される。シフトレジスタ１４２はクロック信号が入力されるクロック信号入力と、シリアル信号が入力されるシリアル信号入力と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力とを含み、クロック信号入力はＡＮＤ１４３のクロック信号出力に接続され、シリアル信号入力はシリアル化された参照電位に相当するデジタル信号が入力される外部入力端子ＤＶＲに接続され、パラレル信号出力はＤ／Ａコンバータ１４１に接続される。Ｄ／Ａコンバータ１４１はパラレル信号が入力されるパラレル信号入力と、パラレル信号に相当する電位を出力する電位出力とを含み、パラレル信号入力はシフトレジスタ１４２のパラレル信号出力と接続され、電位出力はコンパレータ１４０の一方のアナログ信号入力に接続される。コンパレータ１４０は少なくとも二つのアナログ信号入力と、デジタル信号出力とを含み、デジタル信号出力は検出された信号電位に応じたデジタル信号が出力される外部出力端子ＤＡＴＡ端子に接続され、一方の入力にＤ／Ａコンバータ１４１から出力される電位が、比較の際の基準となる参照電位として入力され、他方の入力に信号電位が入力され、入力された二つの電位に対応したデジタル信号をデジタル信号出力から出力する。
【００１７】
静電容量式指紋センサ１０１はＭ本の走査線１３２とＮ本のデータ線１３３、及び走査線とデータ線との各交点に設けられた機能素子としての静電容量検出素子を含む静電容量検出回路１５１がＭ行Ｎ列の行列状に配置されたアクティブマトリクス部１３０と、Ｍ本の走査線１３２から特定の走査線を選択する走査線選択手段としての走査ドライバ１２０と、Ｎ本のデータ線から特定のデータ線を選択するデータ線選択手段としてのデータドライバ１１０とを含む。走査ドライバ１２０は走査シフトレジスタ１２１を含み、データドライバ１１０はデータシフトレジスタ１１１を含む。
【００１８】
上記の構成において、Ｍ本の走査線１３２が１本毎に選択されると、ある時点においてアクティブになっている走査線１３２上に並ぶＮ本のデータ線１３３がアナログスイッチ１１３により順次選択されてコンパレータ１４０に接続するように点順次駆動される。
【００１９】
コンパレータ１４０の一方のアナログ信号入力には静電容量検出素子を含む静電容量検出回路１５１から出力される信号電位が入力される。
【００２０】
図２は静電容量式指紋センサに用いられるデータドライバ１１０の回路図であり、図３は走査ドライバ１２０の回路図である。
【００２１】
図２のデータドライバに備えられたデータシフトレジスタ１１１は前段からのデータの受け入れを制御するクロックドインバータ２１４と、クロックドインバータ２１４の出力を反転するインバータ２１５と、インバータ２１５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ２１６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。データシフトレジスタ１１１にはクロック信号ＣＬＫＸ及びＣＬＫＸＢが入力されており、その動作時にはＣＬＫＸとＣＬＫＸＢに対して互いに位相が反転したクロック信号が入力される。データシフトレジスタ１１１の奇数段においては、クロックドインバータ２１４にはＣＬＫＸ、クロックドインバータ２１６にはＣＬＫＸＢが入力される。偶数段においては、クロックドインバータ２１４にはＣＬＫＸＢ、クロックドインバータ２１６にはＣＬＫＸが入力される。従って、データシフトレジスタ１１１の偶数段と奇数段の動作タイミングは互いに逆相となる。
【００２２】
データシフトレジスタ１１１の奇数段（２ｎ−１段：ｎは自然数）ではクロックドインバータ２１４はクロック信号ＣＬＫＸの立ち上がりに、クロックドインバータ２１６はクロック反転信号ＣＬＫＸＢの立ち上がりに同期してアクティブになるようになっている。一方、偶数段（２ｎ段：ｎは自然数）ではクロックドインバータ２１４はクロック反転信号ＣＬＫＸＢの立ち上がりに、クロックドインバータ２１６はクロック信号ＣＬＫＸの立ち上がりに同期してアクティブになるようになっている。尚、クロック信号ＣＬＫＸとクロック反転信号ＣＬＫＸＢは相補信号であるので、データシフトレジスタ１１１の奇数段と偶数段とで動作タイミングがＣＬＫＸの半周期分ずれるようになっている。
【００２３】
まず、クロック信号ＣＬＫＸの立ち上がり時におけるデータシフトレジスタ１１１の動作について説明する。
【００２４】
データシフトレジスタ１１１の奇数段（２ｎ−１：ｎは自然数）ではクロック信号ＣＬＫＸの立ち上がりに同期してクロックドインバータ２１４がアクティブとなる。この時クロックドインバータ２１４の出力部（Ｎ２）には、クロックドインバータ２１４の入力部（Ｎ１）の信号が反転されて出力される。クロックドインバータ２１４の出力信号はインバータ２１５によって再び反転される。従って、インバータ２１５の出力部（Ｎ３）にはＮ１と同じレベルの信号が出力される。インバータ２１５の出力信号が、後段、即ち偶数段の入力信号となる。またこの時、インバータ２１５の出力を反転入力するためのクロックドインバータ２１６は非アクティブとなっている。
【００２５】
一方データシフトレジスタ１１１の偶数段（２ｎ段：ｎは自然数）では、クロック信号ＣＬＫＸの立ち上がりに同期してクロックドインバータ２１４が非アクティブとなり、クロックドインバータ２１４の入力部（Ｎ３）と同出力部（Ｎ４）の信号伝送経路が遮断される。これにより、前段の奇数段からの入力が遮断された状態となる。またこの時、クロックドインバータ２１６はアクティブとなる。従って、クロックドインバータ２１６の出力部（Ｎ４）には、インバータ２１５の出力信号（Ｎ５）が反転されて出力される。クロックドインバータ２１６の出力信号はインバータ２１５によって反転される。これにより、インバータ２１５とクロックドインバータ２１６によってラッチ回路が構成され、インバータ２１５の入力部（Ｎ４）と同出力部（Ｎ５）において、安定な２状態が保持される。このときラッチ回路の入力部（Ｎ４）と同出力部（Ｎ５）には、クロックドインバータ２１４が非アクティブになる直前、即ちクロック信号ＣＬＫＸが立ち上がる直前のレベルが保持される。
【００２６】
次にクロック信号ＣＬＫＸの立ち下がり時におけるデータシフトレジスタ１１１の動作について説明する。
【００２７】
シフトレジスタの奇数段（２ｎ−１段：ｎは自然数）では、クロック反転信号ＣＬＫＸＢの立ち上がり、即ちクロック信号ＣＬＫＸの立ち下がりに同期してクロックドインバータ２１４が非アクティブとなり、クロックドインバータ２１４の入力部（Ｎ１）同出力部（Ｎ２）の信号伝送経路が遮断される。これにより、前段の偶数段からの入力が遮断された状態となる。またこの時、クロックドインバータ２１６はアクティブとなる。従って、クロックドインバータ２１６の出力部（Ｎ２）には、インバータ２１５の出力信号（Ｎ３）が反転されて出力される。クロックドインバータ２１６の出力信号はインバータ２１５によって再び反転される。これにより、インバータ２１５とクロックドインバータ２１６によってラッチ回路が構成され、インバータ２１５の入力部（Ｎ２）と同出力部（Ｎ３）には、クロックドインバータ２１４が非アクティブになる直前、即ちクロック信号ＣＬＫＸが立ち下がる直前のレベルが保持される。
【００２８】
一方データシフトレジスタ１１１の偶数段（２ｎ段；ｎは自然数）ではクロック反転信号ＣＬＫＢの立ち上がり、即ちクロック信号ＣＬＫＸの立ち下がりに同期してクロックドインバータ２１４がアクティブとなる。この時、クロックドインバータ２１４の出力部（Ｎ４）には、クロックドインバータ２１４の入力部（Ｎ３）の信号が反転されて出力される。このクロックドインバータ２１４の出力信号はインバータ２１５によって再び反転される。従って、インバータ２１５の出力部（Ｎ５）にはＮ３と同レベルの信号が出力される。この時、クロックドインバータ２１４の入力部（Ｎ３）の信号は、前段の奇数段（２ｎ−１段；ｎは自然数）においてラッチされて安定な電位となっているため、クロック反転信号ＣＬＫＸＢの立ち上がりのタイミングでデータシフトレジスタ１１１の奇数段の出力部（Ｎ３）の情報が、偶数段の出力部（Ｎ５）に転送される。このときインバータ２１５の出力を反転入力するためのクロックドインバータ２１６は非アクティブとなっている為、ラッチ動作を行わない。インバータ２１５の出力部（Ｎ５＝Ｎ１）の信号は、後段、即ち奇数段（２ｎ＋１段；ｎは自然数）の入力信号となって、次のクロック信号ＣＬＫＸの立ち上がりのタイミングで後段にシフトすることとなる。
【００２９】
このように、データシフトレジスタ１１１の偶数段と奇数段とで信号を取り込むタイミングとラッチするタイミングがクロック信号ＣＬＫＸの半周期分ずれているため、クロック信号ＣＬＫＸの半周期ごとに、データシフトレジスタ１１１の初段に入力されたスタートパルス信号ＳＰＸが順次次段のシフトレジスタにシフトする。即ち、最初の半クロック（クロック信号ＣＬＫＸ立ち上がりのタイミング）で、奇数段（２ｎ−１段）が信号をラッチし、同じタイミングで後段の偶数段（２ｎ段）のクロックドインバータ１４が前段の奇数段（２ｎ−１段）でラッチされて安定となった信号を伝送する。次の半クロック（クロック信号ＣＬＫＸ立ち下がり）で、偶数段（２ｎ段）は前の半クロックの間に取り込んだ信号をラッチし、同じタイミングで後段の奇数段（２ｎ＋１段）はこの信号を伝送する。このような動作を繰り返すことにより、データシフトレジスタ１１１の各段で信号が順次転送される。
【００３０】
図３の走査ドライバに備えられた走査シフトレジスタ１２１は前段からのデータの受け入れを制御するクロックドインバータ３２４と、クロックドインバータ３２４の出力を反転するインバータ３２５と、インバータ３２５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ３２６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。走査シフトレジスタ１２１にはＣＬＫＹ及びクロック反転信号ＣＬＫＹＢが入力される。走査シフトレジスタ１２１の奇数段においては、クロックドインバータ３２４にはＣＬＫＹ、クロックドインバータ３２６にはＣＬＫＹＢが入力される。偶数段においては、クロックドインバータ３２４にはＣＬＫＹＢ、クロックドインバータ３２６にはＣＬＫＹが入力される。
【００３１】
走査シフトレジスタ１２１の動作は上述のデータシフトレジスタ１１１の動作と同様である。
【００３２】
図４は被験者の指紋の凹凸情報を電気信号に変換する静電容量検出回路１５１の回路構成図である。同検出回路１５１は、同検出回路１５１を選択するための選択トランジスタ４３５と、被験者の指先とセンサ電極との間に形成される検出容量Ｃｄと、検出容量Ｃｄの微小な容量変化を基に指紋の凹凸情報を担う検出信号を出力する静電容量検出素子４３６と、検出信号を増幅する信号増幅トランジスタ４３７、選択トランジスタ４３５の開閉制御を行うための信号を伝達する走査線４３２と、検出信号を伝達するためのデータ線４３３と、検出信号の出力経路を構成する低電位電源線ＶＳＳと、容量値一定の基準容量Ｃｓと、リセットトランジスタ４３８を備えて構成されている。検出容量Ｃｄは被験者の指紋の凹凸とセンサ電極（図５参照）との間の距離に応じて定まる。静電容量検出素子４３６としては、検出容量Ｃｄに対応した検出信号を出力する素子であれば特に限定されるものではない。また信号増幅素子として、本実施形態においては、ゲート端子（電流制御端子）、ソース端子（電流出力端子）、及びドレイン端子（電流入力端子）から成る三端子トランジスタを例示するが、これに限られるものではない。
【００３３】
上述の構成において、走査線４３２上に論理レベルＨの信号が出力され、選択トランジスタ４３５が開状態になると、データ線４３３には信号増幅トランジスタ４３７のゲート電位で定まる検出電流が流れる。この検出電流は検出容量Ｃｄに対応する検出信号として処理される。検出信号には指紋の凹凸情報が含まれている。信号増幅トランジスタ４３７のゲート電位は、
で表される。即ち、信号増幅トランジスタ４３７自体の寄生容量Ｃｔと、基準容量Ｃｓと、検出容量Ｃｄとのそれぞれの容量比によって定まる。例えば、被験者の指先をセンサ電極に近づけた場合に、指紋の凸部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に大きくなり、信号増幅トランジスタ４３７のゲート電位はグランド電位に近づく。この結果、信号増幅トランジスタ４３７は略オフ状態となり、信号増幅トランジスタ４３７のソース／ドレイン間には極めて微弱な電流が流れる。一方、指紋の凹部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に小さくなり、信号増幅トランジスタ４３７のゲート電位は走査線４３２の電位に近づく。走査線４３２がアクティブとなっている状態では、走査線４３２の電位は高電位ＶＤＤである。この結果、信号増幅トランジスタ４３７は略オン状態となり、信号増幅トランジスタ４３７のソース／ドレイン間には上述の微弱電流よりも大きな電流が流れる。ここで、信号増幅トランジスタ４３７のソース端子は低電位電源線ＶＳＳに接続しているため、信号増幅トランジスタ４３７を流れる検出電流の向きはデータ線４３３から低電位電源線ＶＳＳへ流れ込む向きとなる。つまり、被験者の指紋の凹凸情報を担う検出信号は外部回路から静電容量検出回路１５１へ流れ込むように出力される。
【００３４】
尚、信号増幅トランジスタ４３７のソース端子を高電位電源線ＶＤＤに接続することにより、静電容量検出回路１５１からデータ線４３３に流れ出す向きに電流が流れるようにしてもよい。
【００３５】
リセットトランジスタ４３８は、前段の静電容量検出回路４３１が選択されている段階（プレセンシング期間）で、開状態となるように開閉制御される。リセットトランジスタ４３８を開状態とすることによって、信号増幅トランジスタ４３７のゲート端子はＶＳＳと導通し、当該ゲート端子に注入された電荷を排出することができる。静電容量式指紋センサの製造工程においては、信号増幅トランジスタ４３７のゲート端子に意図しない電荷などが注入されて指紋情報の検出に悪影響を及ぼす可能性を有していたが、上記の構成により、指紋情報の検出の前段階で信号増幅トランジスタ４３７のゲート電位をリセットできるためより安定した動作を行うことができる。
【００３６】
尚、信号増幅トランジスタ４３７が開状態となって、データ線４３３に検出信号が出力されている段階（センシング期間）では、検出容量Ｃｄを正確に読み取るために、リセットトランジスタ４３８は閉状態となるように制御される。
【００３７】
図５はセンサ電極を中心とする静電容量検出回路１５１の断面構造図である。同図に示すように、静電容量検出回路１５１には、指紋の凹凸情報を担う検出信号を出力する静電容量検出素子４３６と、被験者の指先Ｆとの間に静電容量４３６を形成するためのセンサ電極（検出電極）５７１とが形成されている。信号増幅トランジスタ４３７は、ゲート電極５７０、ゲート絶縁膜５６８、多結晶シリコン層５６３、ソース／ドレイン電極５６９を含んで構成されるＭＯＳトランジスタである。静電容量４３６は指紋の凹凸パターンに応じてその容量値が変化する可変容量である。指先Ｆの電位は参照電位に設定されている。センサ電極５７１はゲート電極５７０に接続しており、指紋の凹凸による検出容量Ｃｄの変化を信号増幅トランジスタ４３７に伝達し、チャネルを流れるドレイン電流の増幅作用によって静電容量変化をセンシングできるように構成されている。
【００３８】
同図に示す静電容量検出回路１５１を製造するには、絶縁性基板５６１上に酸化シリコンなどの下地絶縁膜５６２を積層し、その上にアモルファスシリコンを成膜して結晶化させ、多結晶シリコン層５６３を形成する。次いで、多結晶シリコン層５６３上にゲート絶縁膜５６８とゲート電極５７０を形成し、自己整合的に多結晶シリコン層５６３に不純物を注入・拡散し、ソース／ドレイン領域を形成する。次いで、第１層間絶縁膜５６４を形成した後、コンタクトホールを開口してソース／ドレイン電極５６９を形成する。さらに、第２層間絶縁膜５６５、５６６を積層してコンタクトホールを開口し、センサ電極５７１を形成する。最後に、表面全体をパッシベーション膜５６７で被覆する。ここで、第２層間絶縁膜５６５、５６６が二層構造となっているのは、下層の第２層間絶縁膜５６５で平坦性を確保し、上層の第２層間絶縁膜５６６で所望の膜厚を得るためであるが、単層構造としてもよい。
【００３９】
尚、絶縁性基板５６１上にトランジスタ等の半導体素子を形成するには、上述の製法に限らず、例えば、特開平１１−３１２８１１号公報やS.Utsunomiya et. al. Society for Information Display p. 916(2000)に開示された剥離転写技術を適用することで、トランジスタ等の半導体素子を絶縁性基板５６１上に形成してもよい。剥離転写技術を適用すれば、絶縁性基板５６１として、プラスチック基板やガラス基板などの適度な強度を有する安価な基板を採用できるため、静電容量式指紋センサ１０１の機械的強度を高めることができる。
【００４０】
図６は静電容量検出回路１５１の検出信号を参照電位と比較するコンパレータ１４０の回路構成図である。コンパレータ１４０は、前段のカレントミラー回路６４１と、後段のカレントミラー回路６４２を備えて構成されている。前段のカレントミラー回路６４１では、ゲート電位が参照電位ＶＲに保持されたＭＯＳトランジスタ６４１ａを流れる一定の参照電流Ｉrefと、静電容量検出回路１５１を流れる検出電流Ｉdatとを比較し、後段のカレントミラー回路６４２では、参照電流Ｉrefと検出電流Ｉdatとの差分を増幅した信号ＯＵＴを出力する。参照電流Ｉrefは検出電流Ｉdatの最大値と最小値のほぼ中間となるように予め設定されている。予め定められた所定の閾値と信号ＯＵＴの信号レベルを比較することによって、２値データから成る指紋情報を得ることが可能となる。
【００４１】
尚、同図において、ＣＬＫＸ信号はデータシフトレジスタ１１１に入力するパルス信号と同一であり、アナログスイッチ１１２の切換タイミングに同期している。
【００４２】
ここで図８を用いて走査ドライバ１２０、データドライバ１１０及び静電容量検出回路１５１を含むアクティブマトリクス部１３０の動作の説明をする。ＣＬＫＹ及びＣＬＫＹＢが走査ドライバ１２０に入力された状態で、ＳＰＹをアクティブにするとＹＳＥＬ１、ＹＳＥＬ２、…、ＹＳＥＬｍがＣＬＫＹ及びＣＬＫＹＢの半周期毎にアクティブになり、走査線１３２が順次選択される。またＣＬＫＸ及びＣＬＫＸＢがデータドライバ１１０に入力された状態で、ＳＰＸをアクティブにするとＸＳＥＬ１、ＸＳＥＬ２、…、ＸＳＥＬｎがＣＬＫＸ及びＣＬＫＸＢの半周期毎にアクティブになり、データ線１３３が順次選択される。この時ＳＰＸを入力するタイミングを走査線が選択されるのと同期させることにより、１本の走査線が選択されている間にデータ線１３３全ての選択を完了させる。ＸＳＥＬ１、ＸＳＥＬ２、…、ＸＳＥＬｎが順次アクティブになりデータ線１３３が選択されることにより、選択されたデータ線に配置されたアナログスイッチ１１３が順次同通し、静電容量検出回路１５１からの検出電流ＩＤ１、ＩＤ２、…、ＩＤｎが読み出されコンパレータ１４０へと流れ込む。コンパレータ１４０では検出電流ＩＤ１、ＩＤ２、…、ＩＤｎと参照電位ＶＲにより流れる参照電流Ｉｒｅｆとを比較し、２値データをＤＡＴＡ端子より出力する。
【００４３】
以上が走査ドライバ１２０、データドライバ１１０、コンパレータ１４０及び静電容量検出回路１５１を含むアクティブマトリクス部１３０の動作の説明である。
【００４４】
図７ａは先述のコンパレータ１４０に対して参照電位ＶＲを出力するＤ／Ａコンバータ１４１、Ｄ／Ａコンバータ１４１に対して参照電位ＶＲに対応するパラレルのデジタル信号を出力するシフトレジスタ１４２及びシフトレジスタ１４２に対してクロック信号を出力するＡＮＤ１４３である。ただし、本実施形態ではクロック信号生成手段としてＡＮＤを用いたが、その形態についてはこれに限られるものではなく、例えばＮＯＲであっても良い。又、図７ｂは図７ａに示されたシフトレジスタ１４２に含まれるフリップフロップ回路７２５の一実施形態を示したものであり、インバーター７５０、２入力ＮＯＲ７６０〜７６４、３入力ＮＯＲ７７０で構成される。ただし、その形態についてはこれに限られるものではない。ＡＮＤ１４３にはデータドライバ１１０に入力されるクロック信号ＣＬＫＸ及びクロック反転信号ＣＬＫＸＢが入力され、クロック信号ＣＬＫＳを出力する。ただし、本実施形態ではＡＮＤ１４３へＣＬＫＸ及びＣＬＫＸＢを入力したが、入力信号についてはこれに限られるものではなく、例えばＣＬＫＹ及びＣＬＫＹＢであっても良い。シフトレジスタ１４２にはクロック信号ＣＬＫＳ及びデータ信号ＤＶＲが入力される。シフトレジスタ１４２は前段からのデータをクロック信号ＣＬＫＳの立ち上がりに同期して記憶し、記憶したデータを後段のフリップフロップ回路及びＤ／Ａコンバータへ出力するフリップフロップ回路７２５を、複数段にわたって接続することで構成されている。フリップフロップ回路７２５において、ｄはデータ入力、ｑはデータ出力及びｃｋはクロック信号入力である。同図に示すように各段のフリップフロップ回路７２５の出力ｑ［１］〜ｑ［ｎ］がＤ／Ａコンバータ１４１に対するデジタルデータの出力となるため、フリップフロップ回路７２５の段数はＤ／Ａコンバータの分解能に相当するビット数と同数となる。例えばＤ／Ａコンバータの分解能が８ビットであれば、ｎ＝８であり、フリップフロップ回路７２５の段数は８となる。Ｄ／Ａコンバータ１４１はｎビットのデジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）2、高電位Ｖｒｅｆ及び低電位ＧＮＤが入力される。高電位Ｖｒｅｆは他のロジック回路の高電位ＶＤＤと共通としても良い。Ｄ／Ａコンバータはｎ個のスイッチ７４０と、ｎ個の抵抗Ｒ１、Ｒ２、…、Ｒｎ、オペアンプ７３０及び帰還抵抗Ｒｆ７３２を含む反転増幅回路７３１で構成されており、抵抗Ｒ１、Ｒ２、…、Ｒｎはそれらの比が１／２1：１／２2：…：１／２nとなるように設定される。ある抵抗Ｒｋに接続されたスイッチがＶｒｅｆ側に接続されたときにスイッチを流れる電流ｉｋは
となるので、デジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）2に対応する帰還抵抗Ｒｆ７３２を流れる電流値Ｉは
となる。この電流Ｉが反転増幅回路７３１の帰還抵抗Ｒｆ７３２を流れるから、Ｄ／Ａコンバータ１４１の出力ＶＲは
となり、デジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）2に対応したアナログ値の電位ＶＲが出力される。本実施形態においては、図８に示すＤ／Ａコンバータを例示するが、その形態についてはこれに限られるものではなく、例えば容量分割型のＤ／Ａコンバータを用いても良い。
【００４５】
図９は本発明の駆動方法の一実施形態を示した駆動波形である。図９を用いてＡＮＤ１４３、Ｄ／Ａコンバータ１４１及びシフトレジスタ１４２の動作を説明する。同図では８ビットの分解能を持つＤ／Ａコンバータ１４１に対して、８ビットのシリアルデータ（１０１１０１００）2を入力する事例を説明している。まずＳＰＸにローレベルを入力した状態で、ＳＰＸに入力したローレベルが、データドライバ１１０に含まれるデータシフトレジスタ１１１の｛２ｎ＋１｝段目まで伝播するまでＣＬＫＸとＣＬＫＸＢに位相が反転したクロック信号を入力する（ステップ１）。これは後にＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力する際に、データシフトレジスタ１１１が誤動作し、故障するのを防ぐための処置である。例えばデータシフトレジスタ１１１の１段目について、電源投入時にＮ３がハイレベルであった場合、ＳＰＸにローレベルを入力し、ＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力すると、ＣＬＫＸ及びＣＬＫＸＢが立ち上がった時にＮ２はＮ１とＮ２の間に配置されたクロックドインバータによってハイレベルに制御されるが、一方でＮ２とＮ３の間に配置されたクロックドインバータによってローレベルに制御されるため、Ｎ２において高電位電源線ＶＤＤと低電位電源線ＶＳＳとが接続されてしまい、多大な電流が流れることで発熱などによる故障の要因となる。そこでステップ１を経ることで、Ｎ３はローレベルに制御されるため上述したような誤動作を招くことがなく、故障の要因も発生しない。又、この時ＡＮＤ１４３の入力ＣＬＫＸとＣＬＫＸＢに入力されるクロック信号は位相が反転しており、ＡＮＤ１４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１４２は動作せずシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］は不確定である。次にシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］を確定するために、ＣＬＫＸとＣＬＫＸＢに位相が揃ったクロック信号を入力し、ＤＶＲにデータ信号を入力する（ステップ２）。ＣＬＫＸとＣＬＫＸＢの位相が揃うと、ＡＮＤ１４３の出力ＣＬＫＳにはＣＬＫＸ及びＣＬＫＸＢと同じ波形の信号が出力されるため、ＣＬＫＸ及びＣＬＫＸＢの少なくとも一方の信号の立ち上がりに合わせてシリアルデータ（１０１１０１００）2をＤＶＲに入力する。シフトレレジスタ１４２はＣＬＫＳの立ち上がり毎にＤＶＲに入力されたデータを後段へシフトしていく。先述のデータがシフトレジスタ１４２の最後段までシフトされた時に、ＣＬＫＸとＣＬＫＸＢの位相を反転させてＣＬＫＳを停止させると、シフトレジスタ１４２の各段の出力ｑ［１］、ｑ［２］、…、ｑ［８］には先述のシリアルデータがパラレルに出力されている。Ｄ／Ａコンバータ１４１は入力された（ｑ［８］ｑ［７］…ｑ［１］）2のデータに相当するアナログ値の参照電位ＶＲを出力する。ただし、本実施形態ではステップ２においてＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力したが、信号の波形についてはこれに限られるものではなく、例えばＣＬＫＸ及びＣＬＫＸＢのいずれか一方をハイレベルに固定してもＣＬＫＳには上述したのと同じ波形が得られる。次に以上述べた参照電位ＶＲの設定が完了した後に図８で説明したごとく、走査ドライバ１２０、データドライバ１１０を動作させ静電容量の検出を行う（ステップ３）。図８で説明したごとく、この時ＣＬＫＸとＣＬＫＸＢには位相が反転したクロック信号が入力されており、ＡＮＤ１４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１４２は動作せずシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］はステップ２で設定した値が保持される。以上がＤ／Ａコンバータ１４１及びシフトレジスタ１４２の動作の説明である。
【００４６】
次に、静電容量式指紋センサ１０１の応用例について説明する。
【００４７】
図１０はスマートカード１０８１のブロック図を示しており、上述した静電容量式指紋センサ１０１と、ＣＰＵやメモリ素子などを実装したＩＣチップ１０８２と、液晶ディスプレイなどの表示装置１０８３を備えて構成されている。ＩＣチップ１０８２にはバイオメトリクス情報として、カード所有者の指紋情報が登録されている。
【００４８】
図１１はこのスマートカード１０８１の認証手順を示している。カード使用者が指先を指紋センサ１に接触させることによって、スマートカード１０８１に指紋情報が入力されると（ステップＳ１）、この指紋情報は予め登録された指紋情報と照合される（ステップＳ２）。ここで、指紋が一致すると（ステップＳ２；ＹＥＳ）、暗証番号が発行される（ステップＳ３）。次いで、カード所有者によって暗証番号が入力される（ステップＳ４）。ステップＳ３で発行された暗証番号と、ステップＳ４で入力された暗証番号が一致しているか否かがチェックされ（ステップＳ５）、一致している場合には（ステップＳ５；ＹＥＳ）、カードの使用が許可される（ステップＳ６）。
【００４９】
このように、暗証番号に加えて指紋情報によって本人の認証を行うことによって、セキュリティの高いスマートカードを提供できる。バイオメトリクス認証機能を実装したスマートカードはキャッシュカード、クレジットカード、身分証明書などに利用できる。本実施形態の指紋センサは、本人認証を行うためのあらゆるバイオメトリクス認証装置に応用できる。例えば、室内への入退室管理を行うセキュリティシステムとして、本実施形態の指紋センサをドアに取り付けておき、当該指紋センサに入力された入室者の指紋情報と予め登録された指紋情報を照合し、両者が一致する場合には入室を許可する一方で、両者が一致しない場合には入室を不許可とし、必要に応じて警備会社等に通報するシステムにも応用できる。また、インターネットなどのオープンネットワークを通じた電子商取引においても、本人確認のためのバイオメトリクス認証装置として本実施形態の指紋センサは有効に応用できる。さらに、コンピュータ端末装置のユーザ認証装置や、複写機の複写機使用者の管理装置などにも広く応用できる。
【００５０】
尚、上記の説明においては、本発明の静電容量検出装置の実施形態として、指紋センサを例示したが、本発明はこれに限られるものではなく、あらゆる被験物の微小凹凸パターンを静電容量変化として読み取る装置に応用できる。例えば、動物の鼻紋の認識などにも応用できる。
【実施例２】
【００５１】
図１２は第二実施形態の静電容量検出素子を含む静電容量検出回路１２５１を行列状に配列した静電容量検出装置である静電容量式指紋センサ１２０１のブロック図である。本実施形態ではクロック信号生成手段としてＮＯＲ１２４３を用いた。それ以外の構成は第一実施形態と同様であるため説明を省略する。
【００５２】
図１３は本発明の駆動方法の一実施形態を示した駆動波形である。図１３を用いてＮＯＲ１２４３、Ｄ／Ａコンバータ１２４１及びシフトレジスタ１２４２の動作を説明する。同図では８ビットの分解能を持つＤ／Ａコンバータ１２４１に対して、８ビットのシリアルデータ（１０１１０１００）2を入力する事例を説明している。まずＳＰＸにローレベルを入力した状態で、ＳＰＸに入力したローレベルが、データドライバ１２１０に含まれるデータシフトレジスタ１２１１の｛２ｎ＋１｝段目まで伝播するまでＣＬＫＸとＣＬＫＸＢに位相が反転したクロック信号を入力する（ステップ１）。これは後にＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力する際に、データシフトレジスタ１２１１が誤動作し、故障するのを防ぐための処置である。例えばデータシフトレジスタ１２１１の１段目について、電源投入時にＮ３がハイレベルであった場合、ＳＰＸにローレベルを入力し、ＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力すると、ＣＬＫＸ及びＣＬＫＸＢが立ち上がった時にＮ２はＮ１とＮ２の間に配置されたクロックドインバータによってハイレベルに制御されるが、一方でＮ２とＮ３の間に配置されたクロックドインバータによってローレベルに制御されるため、Ｎ２において高電位電源線ＶＤＤと低電位電源線ＶＳＳとが接続されてしまい、多大な電流が流れることで発熱などによる故障の要因となる。そこでステップ１を経ることで、Ｎ３はローレベルに制御されるため上述したような誤動作を招くことがなく、故障の要因も発生しない。又、この時ＮＯＲ１２４３の入力ＣＬＫＸとＣＬＫＸＢに入力されるクロック信号は位相が反転しており、ＮＯＲ１２４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１２４２は動作せずシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］は不確定である。次にシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］を確定するために、ＣＬＫＸとＣＬＫＸＢに位相が揃ったクロック信号を入力し、ＤＶＲにデータ信号を入力する（ステップ２）。ＣＬＫＸとＣＬＫＸＢの位相が揃うと、ＮＯＲ１２４３の出力ＣＬＫＳにはＣＬＫＸ及びＣＬＫＸＢの位相を反転した波形の信号が出力されるため、ＣＬＫＸ及びＣＬＫＸＢの少なくとも一方の信号の立ち下がりに合わせてシリアルデータ（１０１１０１００）2をＤＶＲに入力する。シフトレレジスタ１２４２はＣＬＫＳの立ち上がり毎にＤＶＲに入力されたデータを後段へシフトしていく。先述のデータがシフトレジスタ１２４２の最後段までシフトされた時に、ＣＬＫＸとＣＬＫＸＢの位相を反転させてＣＬＫＳを停止させると、シフトレジスタ１２４２の各段の出力ｑ［１］、ｑ［２］、…、ｑ［８］には先述のシリアルデータがパラレルに出力されている。Ｄ／Ａコンバータ１２４１は入力された（ｑ［８］ｑ［７］…ｑ［１］）2のデータに相当するアナログ値の参照電位ＶＲを出力する。ただし、本実施形態ではステップ２においてＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力したが、信号の波形についてはこれに限られるものではなく、例えばＣＬＫＸ及びＣＬＫＸＢのいずれか一方をローレベルに固定してもＣＬＫＳには上述したのと同じ波形が得られる。次に以上述べた参照電位ＶＲの設定が完了した後に図８で説明したごとく、走査ドライバ１２２０、データドライバ１２１０を動作させ静電容量の検出を行う（ステップ３）。図８で説明したごとく、この時ＣＬＫＸとＣＬＫＸＢには位相が反転したクロック信号が入力されており、ＮＯＲ１２４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１２４２は動作せずシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］はステップ２で設定した値が保持される。以上がＤ／Ａコンバータ１２４１及びシフトレジスタ１２４２の動作の説明である。
【図面の簡単な説明】
【００５３】
【図１】第一実施形態の静電容量式指紋センサのブロック図。
【図２】上記指紋センサのデータドライバ。
【図３】上記指紋センサの走査ドライバ。
【図４】上記指紋センサの静電容量検出回路。
【図５】上記指紋センサの静電容量検出回路３１の断面構造図。
【図６】上記指紋センサのコンパレータの回路構成図。
【図７ａ】上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの回路構成図。
【図７ｂ】上記指紋センサのフリップフロップ回路の回路構成図。
【図８】上記指紋センサのデータドライバと走査ドライバのタイミングチャート。
【図９】上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの駆動波形。
【図１０】静電容量式指紋センサを実装した応用例。
【図１１】認証手順を示すフロチャート。
【図１２】第二実施形態の静電容量式指紋センサのブロック図。
【図１３】上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの駆動波形。
【図１４】従来のアクティブマトリクス駆動装置のブロック図。
【符号の説明】
【００５４】
１０１…静電容量式指紋センサ １１０…データドライバ １１１…データシフトレジスタ １１２…データバッファ １１３…アナログスイッチ １２０…走査ドライバ １２１…走査シフトレジスタ １２２…走査バッファ １３２…走査線 １３３…データ線 １５１…静電容量検出回路 １４０…コンパレータ １４１…Ｄ／Ａコンバータ １４２シフトレジスタ １３４…低電位電源線 １３０…アクティブマトリクス部 Ｃｓ…基準容量 Ｃｄ…検出容量 Ｃｔ…３７のゲート容量 ＶＳＳ…低電位電源線 ＶＤＤ…高電位電源線。
【技術分野】
【０００１】
本発明はデジタルアナログ変換手段と、比較手段とを内蔵した電子装置の駆動方法に関する。より詳しくは指紋等の微小な凸凹を有する被験物の表面形状を、行列状に配置された静電容量検出素子を含む静電容量検出回路によって電気信号に変換し、コンパレータにおいて電気信号と、Ｄ／Ａコンバータから入力される参照電位とを比較し、比較結果に対応したデジタル信号を出力する静電容量検出装置の駆動方法に関する。
【背景技術】
【０００２】
特開平１１−１１８４１５号公報、特開２０００−３４６６０８号公報、特開２００１−５６２０４号公報、特開２００１−１３３２１３号公報には、単結晶シリコン基板上に形成されたセンサ電極と誘電体膜を含む静電容量検出素子により、指紋の凸凹形状を指先とセンサ電極間に形成される静電容量として検出する技術が公開されている。
【０００３】
しかしながら、単結晶シリコン基板上に形成された素子は指を強く押し付けると割れてしまう。また指紋センサはその用途から指先の面積程度の大きさ(20mm×20mm程度)が必要となり、重く高価であった。更に素子の形成領域は単結晶シリコン基板のごく表面であり、単結晶シリコン基板の大部分は単なる支持体としての役割しか演じていないため、多大なる無駄と浪費の上に形成されている、などの課題が生じていた。
【０００４】
そこでR.Hashido et. al.,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.2,p274(2003)に公開されているように、薄膜半導体回路を用いた静電容量検出装置に関する技術が開発されている。薄膜半導体によって形成された静電容量検出装置は、単結晶シリコン基板上に形成されたものに比べ軽量で低コストである。更にこれをS.Utsunomiya et. al.,Society for Information Display,p.916(2000)に開示された剥離転写技術を適用してプラスチック基板等に転写すれば、より安価で、割れにくく、軽量な指紋センサが実現できることからスマートカードなどへの搭載が期待されている。
【０００５】
これら薄膜半導体を用いた静電容量検出装置はマトリクス状に配置された静電容量検出素子を含む静電容量検出回路を順次選択するアクティブマトリクス駆動回路を用いている。この回路技術はアクティブマトリクス型液晶駆動用回路において既に実用化されている。
【０００６】
特開２００３−２５４７０６号公報に公開されている従来の静電容量検出装置を図１４に示す。同図に示される従来の静電容量検出装置はマトリクス状に配置された信号増幅素子を含む静電容量検出素子に電源を供給するための複数の個別電源線Ｍ本と、静電容量検出素子に供給される電源を供給する共通電源線と、共通電源線と個別電源線とを導通又は非道通に制御する電源用パスゲートと、電源用パスゲートを制御し、順次共通電源線と個別電源線とを導通させるための電源用シフトレジスタを含む電源選択回路と、静電容量検出素子から出力される電気信号を出力するための複数の個別出力線Ｎ本と、静電容量検出素子から出力された電気信号を外部に出力する共通出力線と、共通出力線と個別出力線とを導通又は非道通に制御する出力信号用パスゲートと、出力信号用パスゲートを制御し、順次共通出力線と個別出力線とを導通させるための出力信号用シフトレジスタを含む出力信号用選択回路とを含む。
【０００７】
【特許文献１】特開平１１−１１８４１５号公報
【特許文献２】特開２０００−３４６６０８号公報
【特許文献３】特開２００１−５６２０４公報
【特許文献４】特開２００１−１３３２１３号公報
【特許文献５】特開２００３−２５４７０６号公報
【非特許文献１】S.Utsunomiya et. al.,Society for Information Display p.916(2000)
【非特許文献２】R.Hashido et. al.,IEEE JOURNAL OF SOLID-STATES CIRCUITS,VOL.38,NO.2,p274(2003)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来の構成ではコンパレータが内蔵されておらず、指紋センサなどの二値化されたデータが出力されることが好ましい電子装置に適用した場合、外部にコンパレータ及びコンパレータに入力される参照電位を生成するＤ／Ａコンバータが別途必要であった。そこで、本発明は上述の諸事情に鑑みなされたものであり、コンパレータ及びＤ／Ａコンバータを内蔵し、かつ外部接続端子数を減らした電子装置の駆動方法を提案することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の電子装置の駆動方法はクロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置の駆動方法において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、シリアルパラレル変換手段はシリアル信号が入力されるシリアル信号入力手段と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、デジタルアナログ変換手段はパラレル信号が入力されるパラレル信号入力手段と、パラレル信号に相当する電位を出力する電位出力手段とを含み、比較手段は少なくとも二つの入力手段と、デジタル信号出力手段を含み、一方の入力手段にデジタルアナログ変換手段から出力される電位が入力され、他方の入力手段に信号電位が入力され、入力された二つの電位に相当したデジタル信号をデジタル信号出力手段から出力するとともに、デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とでクロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を変化させることを特徴とする。
【００１０】
上記電子装置の駆動方法において、デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とでクロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を反転させることが望ましい。
【００１１】
又、上記電子装置の駆動方法において、デジタルアナログ変換手段の出力電位の設定期間にはクロック信号生成手段の二つのデジタル信号入力手段に位相が等しい二つのクロック信号を入力し、それ以外の期間には位相が反転した二つのクロック信号を入力することが望ましい。
【００１２】
このような駆動方法にすることで、Ｄ／Ａコンバータへ入力されるＤ／Ａコンバータの分解能に相当するビット数のデジタル信号は、シリアルパラレル変換手段に含まれるシフトレジスタによって生成される。従ってコンパレータに入力される参照電位を設定するために、従来はＤ／Ａコンバータの分解能に相当するビット数の入力端子が必要であったのに対して、本発明ではシリアルパラレル変換手段に含まれるシフトレジスタへのデータ信号入力端子の１本となる。このため従来の構成に比べて端子数が大幅に減ることとなり、実装のし易さや配線の信頼性の向上が可能となる。
【発明の効果】
【００１３】
本発明の電子装置の駆動方法によれば、コンパレータに入力される参照電位を出力するＤ／Ａコンバータに対して、その分解能に合わせた本数の入力端子を必要とせず、その前段に配置されたシフトレジスタへのデータ信号の入力端子があれば良く端子数を大幅に減らすことが可能となる。接続端子数が少なくなれば、配線時の歩留まりや検査効率の向上が可能となる。また接続端子数が少なくなることから、配線や実装に制約の少ない、自由な設計が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、各図を参照して本発明の好適な実施形態について説明する。実施形態として、本発明の電子装置の駆動方法を被験物表面との間に形成される静電容量に相当する電気信号を出力することにより、被験物表面の凹凸情報を読み取る静電容量検出装置に適応した。
【実施例１】
【００１５】
図１は第一実施形態の静電容量検出素子を含む静電容量検出回路１５１を行列状に配列した静電容量検出装置である静電容量式指紋センサ１０１のブロック図である。
【００１６】
静電容量式指紋センサ１０１はクロック信号生成手段としてのＡＮＤ１４３、シリアルパラレル変換手段としてのシフトレジスタ１４２、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１、比較手段としてのコンパレータ１４０を含む電子装置である。ＡＮＤ１４３はクロック信号を生成する源となる二つのデジタル信号入力と、クロック信号が出力されるクロック信号出力とを含み、一方のデジタル信号入力にはデータドライバ１２０に入力されるクロック信号ＣＬＫＸが入力され、他方のデジタル信号入力にはデータドライバ１２０に入力されるクロック信号ＣＬＫＸＢが入力され、クロック信号出力はシフトレジスタ１４２のクロック信号入力に接続される。シフトレジスタ１４２はクロック信号が入力されるクロック信号入力と、シリアル信号が入力されるシリアル信号入力と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力とを含み、クロック信号入力はＡＮＤ１４３のクロック信号出力に接続され、シリアル信号入力はシリアル化された参照電位に相当するデジタル信号が入力される外部入力端子ＤＶＲに接続され、パラレル信号出力はＤ／Ａコンバータ１４１に接続される。Ｄ／Ａコンバータ１４１はパラレル信号が入力されるパラレル信号入力と、パラレル信号に相当する電位を出力する電位出力とを含み、パラレル信号入力はシフトレジスタ１４２のパラレル信号出力と接続され、電位出力はコンパレータ１４０の一方のアナログ信号入力に接続される。コンパレータ１４０は少なくとも二つのアナログ信号入力と、デジタル信号出力とを含み、デジタル信号出力は検出された信号電位に応じたデジタル信号が出力される外部出力端子ＤＡＴＡ端子に接続され、一方の入力にＤ／Ａコンバータ１４１から出力される電位が、比較の際の基準となる参照電位として入力され、他方の入力に信号電位が入力され、入力された二つの電位に対応したデジタル信号をデジタル信号出力から出力する。
【００１７】
静電容量式指紋センサ１０１はＭ本の走査線１３２とＮ本のデータ線１３３、及び走査線とデータ線との各交点に設けられた機能素子としての静電容量検出素子を含む静電容量検出回路１５１がＭ行Ｎ列の行列状に配置されたアクティブマトリクス部１３０と、Ｍ本の走査線１３２から特定の走査線を選択する走査線選択手段としての走査ドライバ１２０と、Ｎ本のデータ線から特定のデータ線を選択するデータ線選択手段としてのデータドライバ１１０とを含む。走査ドライバ１２０は走査シフトレジスタ１２１を含み、データドライバ１１０はデータシフトレジスタ１１１を含む。
【００１８】
上記の構成において、Ｍ本の走査線１３２が１本毎に選択されると、ある時点においてアクティブになっている走査線１３２上に並ぶＮ本のデータ線１３３がアナログスイッチ１１３により順次選択されてコンパレータ１４０に接続するように点順次駆動される。
【００１９】
コンパレータ１４０の一方のアナログ信号入力には静電容量検出素子を含む静電容量検出回路１５１から出力される信号電位が入力される。
【００２０】
図２は静電容量式指紋センサに用いられるデータドライバ１１０の回路図であり、図３は走査ドライバ１２０の回路図である。
【００２１】
図２のデータドライバに備えられたデータシフトレジスタ１１１は前段からのデータの受け入れを制御するクロックドインバータ２１４と、クロックドインバータ２１４の出力を反転するインバータ２１５と、インバータ２１５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ２１６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。データシフトレジスタ１１１にはクロック信号ＣＬＫＸ及びＣＬＫＸＢが入力されており、その動作時にはＣＬＫＸとＣＬＫＸＢに対して互いに位相が反転したクロック信号が入力される。データシフトレジスタ１１１の奇数段においては、クロックドインバータ２１４にはＣＬＫＸ、クロックドインバータ２１６にはＣＬＫＸＢが入力される。偶数段においては、クロックドインバータ２１４にはＣＬＫＸＢ、クロックドインバータ２１６にはＣＬＫＸが入力される。従って、データシフトレジスタ１１１の偶数段と奇数段の動作タイミングは互いに逆相となる。
【００２２】
データシフトレジスタ１１１の奇数段（２ｎ−１段：ｎは自然数）ではクロックドインバータ２１４はクロック信号ＣＬＫＸの立ち上がりに、クロックドインバータ２１６はクロック反転信号ＣＬＫＸＢの立ち上がりに同期してアクティブになるようになっている。一方、偶数段（２ｎ段：ｎは自然数）ではクロックドインバータ２１４はクロック反転信号ＣＬＫＸＢの立ち上がりに、クロックドインバータ２１６はクロック信号ＣＬＫＸの立ち上がりに同期してアクティブになるようになっている。尚、クロック信号ＣＬＫＸとクロック反転信号ＣＬＫＸＢは相補信号であるので、データシフトレジスタ１１１の奇数段と偶数段とで動作タイミングがＣＬＫＸの半周期分ずれるようになっている。
【００２３】
まず、クロック信号ＣＬＫＸの立ち上がり時におけるデータシフトレジスタ１１１の動作について説明する。
【００２４】
データシフトレジスタ１１１の奇数段（２ｎ−１：ｎは自然数）ではクロック信号ＣＬＫＸの立ち上がりに同期してクロックドインバータ２１４がアクティブとなる。この時クロックドインバータ２１４の出力部（Ｎ２）には、クロックドインバータ２１４の入力部（Ｎ１）の信号が反転されて出力される。クロックドインバータ２１４の出力信号はインバータ２１５によって再び反転される。従って、インバータ２１５の出力部（Ｎ３）にはＮ１と同じレベルの信号が出力される。インバータ２１５の出力信号が、後段、即ち偶数段の入力信号となる。またこの時、インバータ２１５の出力を反転入力するためのクロックドインバータ２１６は非アクティブとなっている。
【００２５】
一方データシフトレジスタ１１１の偶数段（２ｎ段：ｎは自然数）では、クロック信号ＣＬＫＸの立ち上がりに同期してクロックドインバータ２１４が非アクティブとなり、クロックドインバータ２１４の入力部（Ｎ３）と同出力部（Ｎ４）の信号伝送経路が遮断される。これにより、前段の奇数段からの入力が遮断された状態となる。またこの時、クロックドインバータ２１６はアクティブとなる。従って、クロックドインバータ２１６の出力部（Ｎ４）には、インバータ２１５の出力信号（Ｎ５）が反転されて出力される。クロックドインバータ２１６の出力信号はインバータ２１５によって反転される。これにより、インバータ２１５とクロックドインバータ２１６によってラッチ回路が構成され、インバータ２１５の入力部（Ｎ４）と同出力部（Ｎ５）において、安定な２状態が保持される。このときラッチ回路の入力部（Ｎ４）と同出力部（Ｎ５）には、クロックドインバータ２１４が非アクティブになる直前、即ちクロック信号ＣＬＫＸが立ち上がる直前のレベルが保持される。
【００２６】
次にクロック信号ＣＬＫＸの立ち下がり時におけるデータシフトレジスタ１１１の動作について説明する。
【００２７】
シフトレジスタの奇数段（２ｎ−１段：ｎは自然数）では、クロック反転信号ＣＬＫＸＢの立ち上がり、即ちクロック信号ＣＬＫＸの立ち下がりに同期してクロックドインバータ２１４が非アクティブとなり、クロックドインバータ２１４の入力部（Ｎ１）同出力部（Ｎ２）の信号伝送経路が遮断される。これにより、前段の偶数段からの入力が遮断された状態となる。またこの時、クロックドインバータ２１６はアクティブとなる。従って、クロックドインバータ２１６の出力部（Ｎ２）には、インバータ２１５の出力信号（Ｎ３）が反転されて出力される。クロックドインバータ２１６の出力信号はインバータ２１５によって再び反転される。これにより、インバータ２１５とクロックドインバータ２１６によってラッチ回路が構成され、インバータ２１５の入力部（Ｎ２）と同出力部（Ｎ３）には、クロックドインバータ２１４が非アクティブになる直前、即ちクロック信号ＣＬＫＸが立ち下がる直前のレベルが保持される。
【００２８】
一方データシフトレジスタ１１１の偶数段（２ｎ段；ｎは自然数）ではクロック反転信号ＣＬＫＢの立ち上がり、即ちクロック信号ＣＬＫＸの立ち下がりに同期してクロックドインバータ２１４がアクティブとなる。この時、クロックドインバータ２１４の出力部（Ｎ４）には、クロックドインバータ２１４の入力部（Ｎ３）の信号が反転されて出力される。このクロックドインバータ２１４の出力信号はインバータ２１５によって再び反転される。従って、インバータ２１５の出力部（Ｎ５）にはＮ３と同レベルの信号が出力される。この時、クロックドインバータ２１４の入力部（Ｎ３）の信号は、前段の奇数段（２ｎ−１段；ｎは自然数）においてラッチされて安定な電位となっているため、クロック反転信号ＣＬＫＸＢの立ち上がりのタイミングでデータシフトレジスタ１１１の奇数段の出力部（Ｎ３）の情報が、偶数段の出力部（Ｎ５）に転送される。このときインバータ２１５の出力を反転入力するためのクロックドインバータ２１６は非アクティブとなっている為、ラッチ動作を行わない。インバータ２１５の出力部（Ｎ５＝Ｎ１）の信号は、後段、即ち奇数段（２ｎ＋１段；ｎは自然数）の入力信号となって、次のクロック信号ＣＬＫＸの立ち上がりのタイミングで後段にシフトすることとなる。
【００２９】
このように、データシフトレジスタ１１１の偶数段と奇数段とで信号を取り込むタイミングとラッチするタイミングがクロック信号ＣＬＫＸの半周期分ずれているため、クロック信号ＣＬＫＸの半周期ごとに、データシフトレジスタ１１１の初段に入力されたスタートパルス信号ＳＰＸが順次次段のシフトレジスタにシフトする。即ち、最初の半クロック（クロック信号ＣＬＫＸ立ち上がりのタイミング）で、奇数段（２ｎ−１段）が信号をラッチし、同じタイミングで後段の偶数段（２ｎ段）のクロックドインバータ１４が前段の奇数段（２ｎ−１段）でラッチされて安定となった信号を伝送する。次の半クロック（クロック信号ＣＬＫＸ立ち下がり）で、偶数段（２ｎ段）は前の半クロックの間に取り込んだ信号をラッチし、同じタイミングで後段の奇数段（２ｎ＋１段）はこの信号を伝送する。このような動作を繰り返すことにより、データシフトレジスタ１１１の各段で信号が順次転送される。
【００３０】
図３の走査ドライバに備えられた走査シフトレジスタ１２１は前段からのデータの受け入れを制御するクロックドインバータ３２４と、クロックドインバータ３２４の出力を反転するインバータ３２５と、インバータ３２５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ３２６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。走査シフトレジスタ１２１にはＣＬＫＹ及びクロック反転信号ＣＬＫＹＢが入力される。走査シフトレジスタ１２１の奇数段においては、クロックドインバータ３２４にはＣＬＫＹ、クロックドインバータ３２６にはＣＬＫＹＢが入力される。偶数段においては、クロックドインバータ３２４にはＣＬＫＹＢ、クロックドインバータ３２６にはＣＬＫＹが入力される。
【００３１】
走査シフトレジスタ１２１の動作は上述のデータシフトレジスタ１１１の動作と同様である。
【００３２】
図４は被験者の指紋の凹凸情報を電気信号に変換する静電容量検出回路１５１の回路構成図である。同検出回路１５１は、同検出回路１５１を選択するための選択トランジスタ４３５と、被験者の指先とセンサ電極との間に形成される検出容量Ｃｄと、検出容量Ｃｄの微小な容量変化を基に指紋の凹凸情報を担う検出信号を出力する静電容量検出素子４３６と、検出信号を増幅する信号増幅トランジスタ４３７、選択トランジスタ４３５の開閉制御を行うための信号を伝達する走査線４３２と、検出信号を伝達するためのデータ線４３３と、検出信号の出力経路を構成する低電位電源線ＶＳＳと、容量値一定の基準容量Ｃｓと、リセットトランジスタ４３８を備えて構成されている。検出容量Ｃｄは被験者の指紋の凹凸とセンサ電極（図５参照）との間の距離に応じて定まる。静電容量検出素子４３６としては、検出容量Ｃｄに対応した検出信号を出力する素子であれば特に限定されるものではない。また信号増幅素子として、本実施形態においては、ゲート端子（電流制御端子）、ソース端子（電流出力端子）、及びドレイン端子（電流入力端子）から成る三端子トランジスタを例示するが、これに限られるものではない。
【００３３】
上述の構成において、走査線４３２上に論理レベルＨの信号が出力され、選択トランジスタ４３５が開状態になると、データ線４３３には信号増幅トランジスタ４３７のゲート電位で定まる検出電流が流れる。この検出電流は検出容量Ｃｄに対応する検出信号として処理される。検出信号には指紋の凹凸情報が含まれている。信号増幅トランジスタ４３７のゲート電位は、
で表される。即ち、信号増幅トランジスタ４３７自体の寄生容量Ｃｔと、基準容量Ｃｓと、検出容量Ｃｄとのそれぞれの容量比によって定まる。例えば、被験者の指先をセンサ電極に近づけた場合に、指紋の凸部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に大きくなり、信号増幅トランジスタ４３７のゲート電位はグランド電位に近づく。この結果、信号増幅トランジスタ４３７は略オフ状態となり、信号増幅トランジスタ４３７のソース／ドレイン間には極めて微弱な電流が流れる。一方、指紋の凹部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に小さくなり、信号増幅トランジスタ４３７のゲート電位は走査線４３２の電位に近づく。走査線４３２がアクティブとなっている状態では、走査線４３２の電位は高電位ＶＤＤである。この結果、信号増幅トランジスタ４３７は略オン状態となり、信号増幅トランジスタ４３７のソース／ドレイン間には上述の微弱電流よりも大きな電流が流れる。ここで、信号増幅トランジスタ４３７のソース端子は低電位電源線ＶＳＳに接続しているため、信号増幅トランジスタ４３７を流れる検出電流の向きはデータ線４３３から低電位電源線ＶＳＳへ流れ込む向きとなる。つまり、被験者の指紋の凹凸情報を担う検出信号は外部回路から静電容量検出回路１５１へ流れ込むように出力される。
【００３４】
尚、信号増幅トランジスタ４３７のソース端子を高電位電源線ＶＤＤに接続することにより、静電容量検出回路１５１からデータ線４３３に流れ出す向きに電流が流れるようにしてもよい。
【００３５】
リセットトランジスタ４３８は、前段の静電容量検出回路４３１が選択されている段階（プレセンシング期間）で、開状態となるように開閉制御される。リセットトランジスタ４３８を開状態とすることによって、信号増幅トランジスタ４３７のゲート端子はＶＳＳと導通し、当該ゲート端子に注入された電荷を排出することができる。静電容量式指紋センサの製造工程においては、信号増幅トランジスタ４３７のゲート端子に意図しない電荷などが注入されて指紋情報の検出に悪影響を及ぼす可能性を有していたが、上記の構成により、指紋情報の検出の前段階で信号増幅トランジスタ４３７のゲート電位をリセットできるためより安定した動作を行うことができる。
【００３６】
尚、信号増幅トランジスタ４３７が開状態となって、データ線４３３に検出信号が出力されている段階（センシング期間）では、検出容量Ｃｄを正確に読み取るために、リセットトランジスタ４３８は閉状態となるように制御される。
【００３７】
図５はセンサ電極を中心とする静電容量検出回路１５１の断面構造図である。同図に示すように、静電容量検出回路１５１には、指紋の凹凸情報を担う検出信号を出力する静電容量検出素子４３６と、被験者の指先Ｆとの間に静電容量４３６を形成するためのセンサ電極（検出電極）５７１とが形成されている。信号増幅トランジスタ４３７は、ゲート電極５７０、ゲート絶縁膜５６８、多結晶シリコン層５６３、ソース／ドレイン電極５６９を含んで構成されるＭＯＳトランジスタである。静電容量４３６は指紋の凹凸パターンに応じてその容量値が変化する可変容量である。指先Ｆの電位は参照電位に設定されている。センサ電極５７１はゲート電極５７０に接続しており、指紋の凹凸による検出容量Ｃｄの変化を信号増幅トランジスタ４３７に伝達し、チャネルを流れるドレイン電流の増幅作用によって静電容量変化をセンシングできるように構成されている。
【００３８】
同図に示す静電容量検出回路１５１を製造するには、絶縁性基板５６１上に酸化シリコンなどの下地絶縁膜５６２を積層し、その上にアモルファスシリコンを成膜して結晶化させ、多結晶シリコン層５６３を形成する。次いで、多結晶シリコン層５６３上にゲート絶縁膜５６８とゲート電極５７０を形成し、自己整合的に多結晶シリコン層５６３に不純物を注入・拡散し、ソース／ドレイン領域を形成する。次いで、第１層間絶縁膜５６４を形成した後、コンタクトホールを開口してソース／ドレイン電極５６９を形成する。さらに、第２層間絶縁膜５６５、５６６を積層してコンタクトホールを開口し、センサ電極５７１を形成する。最後に、表面全体をパッシベーション膜５６７で被覆する。ここで、第２層間絶縁膜５６５、５６６が二層構造となっているのは、下層の第２層間絶縁膜５６５で平坦性を確保し、上層の第２層間絶縁膜５６６で所望の膜厚を得るためであるが、単層構造としてもよい。
【００３９】
尚、絶縁性基板５６１上にトランジスタ等の半導体素子を形成するには、上述の製法に限らず、例えば、特開平１１−３１２８１１号公報やS.Utsunomiya et. al. Society for Information Display p. 916(2000)に開示された剥離転写技術を適用することで、トランジスタ等の半導体素子を絶縁性基板５６１上に形成してもよい。剥離転写技術を適用すれば、絶縁性基板５６１として、プラスチック基板やガラス基板などの適度な強度を有する安価な基板を採用できるため、静電容量式指紋センサ１０１の機械的強度を高めることができる。
【００４０】
図６は静電容量検出回路１５１の検出信号を参照電位と比較するコンパレータ１４０の回路構成図である。コンパレータ１４０は、前段のカレントミラー回路６４１と、後段のカレントミラー回路６４２を備えて構成されている。前段のカレントミラー回路６４１では、ゲート電位が参照電位ＶＲに保持されたＭＯＳトランジスタ６４１ａを流れる一定の参照電流Ｉrefと、静電容量検出回路１５１を流れる検出電流Ｉdatとを比較し、後段のカレントミラー回路６４２では、参照電流Ｉrefと検出電流Ｉdatとの差分を増幅した信号ＯＵＴを出力する。参照電流Ｉrefは検出電流Ｉdatの最大値と最小値のほぼ中間となるように予め設定されている。予め定められた所定の閾値と信号ＯＵＴの信号レベルを比較することによって、２値データから成る指紋情報を得ることが可能となる。
【００４１】
尚、同図において、ＣＬＫＸ信号はデータシフトレジスタ１１１に入力するパルス信号と同一であり、アナログスイッチ１１２の切換タイミングに同期している。
【００４２】
ここで図８を用いて走査ドライバ１２０、データドライバ１１０及び静電容量検出回路１５１を含むアクティブマトリクス部１３０の動作の説明をする。ＣＬＫＹ及びＣＬＫＹＢが走査ドライバ１２０に入力された状態で、ＳＰＹをアクティブにするとＹＳＥＬ１、ＹＳＥＬ２、…、ＹＳＥＬｍがＣＬＫＹ及びＣＬＫＹＢの半周期毎にアクティブになり、走査線１３２が順次選択される。またＣＬＫＸ及びＣＬＫＸＢがデータドライバ１１０に入力された状態で、ＳＰＸをアクティブにするとＸＳＥＬ１、ＸＳＥＬ２、…、ＸＳＥＬｎがＣＬＫＸ及びＣＬＫＸＢの半周期毎にアクティブになり、データ線１３３が順次選択される。この時ＳＰＸを入力するタイミングを走査線が選択されるのと同期させることにより、１本の走査線が選択されている間にデータ線１３３全ての選択を完了させる。ＸＳＥＬ１、ＸＳＥＬ２、…、ＸＳＥＬｎが順次アクティブになりデータ線１３３が選択されることにより、選択されたデータ線に配置されたアナログスイッチ１１３が順次同通し、静電容量検出回路１５１からの検出電流ＩＤ１、ＩＤ２、…、ＩＤｎが読み出されコンパレータ１４０へと流れ込む。コンパレータ１４０では検出電流ＩＤ１、ＩＤ２、…、ＩＤｎと参照電位ＶＲにより流れる参照電流Ｉｒｅｆとを比較し、２値データをＤＡＴＡ端子より出力する。
【００４３】
以上が走査ドライバ１２０、データドライバ１１０、コンパレータ１４０及び静電容量検出回路１５１を含むアクティブマトリクス部１３０の動作の説明である。
【００４４】
図７ａは先述のコンパレータ１４０に対して参照電位ＶＲを出力するＤ／Ａコンバータ１４１、Ｄ／Ａコンバータ１４１に対して参照電位ＶＲに対応するパラレルのデジタル信号を出力するシフトレジスタ１４２及びシフトレジスタ１４２に対してクロック信号を出力するＡＮＤ１４３である。ただし、本実施形態ではクロック信号生成手段としてＡＮＤを用いたが、その形態についてはこれに限られるものではなく、例えばＮＯＲであっても良い。又、図７ｂは図７ａに示されたシフトレジスタ１４２に含まれるフリップフロップ回路７２５の一実施形態を示したものであり、インバーター７５０、２入力ＮＯＲ７６０〜７６４、３入力ＮＯＲ７７０で構成される。ただし、その形態についてはこれに限られるものではない。ＡＮＤ１４３にはデータドライバ１１０に入力されるクロック信号ＣＬＫＸ及びクロック反転信号ＣＬＫＸＢが入力され、クロック信号ＣＬＫＳを出力する。ただし、本実施形態ではＡＮＤ１４３へＣＬＫＸ及びＣＬＫＸＢを入力したが、入力信号についてはこれに限られるものではなく、例えばＣＬＫＹ及びＣＬＫＹＢであっても良い。シフトレジスタ１４２にはクロック信号ＣＬＫＳ及びデータ信号ＤＶＲが入力される。シフトレジスタ１４２は前段からのデータをクロック信号ＣＬＫＳの立ち上がりに同期して記憶し、記憶したデータを後段のフリップフロップ回路及びＤ／Ａコンバータへ出力するフリップフロップ回路７２５を、複数段にわたって接続することで構成されている。フリップフロップ回路７２５において、ｄはデータ入力、ｑはデータ出力及びｃｋはクロック信号入力である。同図に示すように各段のフリップフロップ回路７２５の出力ｑ［１］〜ｑ［ｎ］がＤ／Ａコンバータ１４１に対するデジタルデータの出力となるため、フリップフロップ回路７２５の段数はＤ／Ａコンバータの分解能に相当するビット数と同数となる。例えばＤ／Ａコンバータの分解能が８ビットであれば、ｎ＝８であり、フリップフロップ回路７２５の段数は８となる。Ｄ／Ａコンバータ１４１はｎビットのデジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）2、高電位Ｖｒｅｆ及び低電位ＧＮＤが入力される。高電位Ｖｒｅｆは他のロジック回路の高電位ＶＤＤと共通としても良い。Ｄ／Ａコンバータはｎ個のスイッチ７４０と、ｎ個の抵抗Ｒ１、Ｒ２、…、Ｒｎ、オペアンプ７３０及び帰還抵抗Ｒｆ７３２を含む反転増幅回路７３１で構成されており、抵抗Ｒ１、Ｒ２、…、Ｒｎはそれらの比が１／２1：１／２2：…：１／２nとなるように設定される。ある抵抗Ｒｋに接続されたスイッチがＶｒｅｆ側に接続されたときにスイッチを流れる電流ｉｋは
となるので、デジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）2に対応する帰還抵抗Ｒｆ７３２を流れる電流値Ｉは
となる。この電流Ｉが反転増幅回路７３１の帰還抵抗Ｒｆ７３２を流れるから、Ｄ／Ａコンバータ１４１の出力ＶＲは
となり、デジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）2に対応したアナログ値の電位ＶＲが出力される。本実施形態においては、図８に示すＤ／Ａコンバータを例示するが、その形態についてはこれに限られるものではなく、例えば容量分割型のＤ／Ａコンバータを用いても良い。
【００４５】
図９は本発明の駆動方法の一実施形態を示した駆動波形である。図９を用いてＡＮＤ１４３、Ｄ／Ａコンバータ１４１及びシフトレジスタ１４２の動作を説明する。同図では８ビットの分解能を持つＤ／Ａコンバータ１４１に対して、８ビットのシリアルデータ（１０１１０１００）2を入力する事例を説明している。まずＳＰＸにローレベルを入力した状態で、ＳＰＸに入力したローレベルが、データドライバ１１０に含まれるデータシフトレジスタ１１１の｛２ｎ＋１｝段目まで伝播するまでＣＬＫＸとＣＬＫＸＢに位相が反転したクロック信号を入力する（ステップ１）。これは後にＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力する際に、データシフトレジスタ１１１が誤動作し、故障するのを防ぐための処置である。例えばデータシフトレジスタ１１１の１段目について、電源投入時にＮ３がハイレベルであった場合、ＳＰＸにローレベルを入力し、ＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力すると、ＣＬＫＸ及びＣＬＫＸＢが立ち上がった時にＮ２はＮ１とＮ２の間に配置されたクロックドインバータによってハイレベルに制御されるが、一方でＮ２とＮ３の間に配置されたクロックドインバータによってローレベルに制御されるため、Ｎ２において高電位電源線ＶＤＤと低電位電源線ＶＳＳとが接続されてしまい、多大な電流が流れることで発熱などによる故障の要因となる。そこでステップ１を経ることで、Ｎ３はローレベルに制御されるため上述したような誤動作を招くことがなく、故障の要因も発生しない。又、この時ＡＮＤ１４３の入力ＣＬＫＸとＣＬＫＸＢに入力されるクロック信号は位相が反転しており、ＡＮＤ１４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１４２は動作せずシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］は不確定である。次にシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］を確定するために、ＣＬＫＸとＣＬＫＸＢに位相が揃ったクロック信号を入力し、ＤＶＲにデータ信号を入力する（ステップ２）。ＣＬＫＸとＣＬＫＸＢの位相が揃うと、ＡＮＤ１４３の出力ＣＬＫＳにはＣＬＫＸ及びＣＬＫＸＢと同じ波形の信号が出力されるため、ＣＬＫＸ及びＣＬＫＸＢの少なくとも一方の信号の立ち上がりに合わせてシリアルデータ（１０１１０１００）2をＤＶＲに入力する。シフトレレジスタ１４２はＣＬＫＳの立ち上がり毎にＤＶＲに入力されたデータを後段へシフトしていく。先述のデータがシフトレジスタ１４２の最後段までシフトされた時に、ＣＬＫＸとＣＬＫＸＢの位相を反転させてＣＬＫＳを停止させると、シフトレジスタ１４２の各段の出力ｑ［１］、ｑ［２］、…、ｑ［８］には先述のシリアルデータがパラレルに出力されている。Ｄ／Ａコンバータ１４１は入力された（ｑ［８］ｑ［７］…ｑ［１］）2のデータに相当するアナログ値の参照電位ＶＲを出力する。ただし、本実施形態ではステップ２においてＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力したが、信号の波形についてはこれに限られるものではなく、例えばＣＬＫＸ及びＣＬＫＸＢのいずれか一方をハイレベルに固定してもＣＬＫＳには上述したのと同じ波形が得られる。次に以上述べた参照電位ＶＲの設定が完了した後に図８で説明したごとく、走査ドライバ１２０、データドライバ１１０を動作させ静電容量の検出を行う（ステップ３）。図８で説明したごとく、この時ＣＬＫＸとＣＬＫＸＢには位相が反転したクロック信号が入力されており、ＡＮＤ１４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１４２は動作せずシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］はステップ２で設定した値が保持される。以上がＤ／Ａコンバータ１４１及びシフトレジスタ１４２の動作の説明である。
【００４６】
次に、静電容量式指紋センサ１０１の応用例について説明する。
【００４７】
図１０はスマートカード１０８１のブロック図を示しており、上述した静電容量式指紋センサ１０１と、ＣＰＵやメモリ素子などを実装したＩＣチップ１０８２と、液晶ディスプレイなどの表示装置１０８３を備えて構成されている。ＩＣチップ１０８２にはバイオメトリクス情報として、カード所有者の指紋情報が登録されている。
【００４８】
図１１はこのスマートカード１０８１の認証手順を示している。カード使用者が指先を指紋センサ１に接触させることによって、スマートカード１０８１に指紋情報が入力されると（ステップＳ１）、この指紋情報は予め登録された指紋情報と照合される（ステップＳ２）。ここで、指紋が一致すると（ステップＳ２；ＹＥＳ）、暗証番号が発行される（ステップＳ３）。次いで、カード所有者によって暗証番号が入力される（ステップＳ４）。ステップＳ３で発行された暗証番号と、ステップＳ４で入力された暗証番号が一致しているか否かがチェックされ（ステップＳ５）、一致している場合には（ステップＳ５；ＹＥＳ）、カードの使用が許可される（ステップＳ６）。
【００４９】
このように、暗証番号に加えて指紋情報によって本人の認証を行うことによって、セキュリティの高いスマートカードを提供できる。バイオメトリクス認証機能を実装したスマートカードはキャッシュカード、クレジットカード、身分証明書などに利用できる。本実施形態の指紋センサは、本人認証を行うためのあらゆるバイオメトリクス認証装置に応用できる。例えば、室内への入退室管理を行うセキュリティシステムとして、本実施形態の指紋センサをドアに取り付けておき、当該指紋センサに入力された入室者の指紋情報と予め登録された指紋情報を照合し、両者が一致する場合には入室を許可する一方で、両者が一致しない場合には入室を不許可とし、必要に応じて警備会社等に通報するシステムにも応用できる。また、インターネットなどのオープンネットワークを通じた電子商取引においても、本人確認のためのバイオメトリクス認証装置として本実施形態の指紋センサは有効に応用できる。さらに、コンピュータ端末装置のユーザ認証装置や、複写機の複写機使用者の管理装置などにも広く応用できる。
【００５０】
尚、上記の説明においては、本発明の静電容量検出装置の実施形態として、指紋センサを例示したが、本発明はこれに限られるものではなく、あらゆる被験物の微小凹凸パターンを静電容量変化として読み取る装置に応用できる。例えば、動物の鼻紋の認識などにも応用できる。
【実施例２】
【００５１】
図１２は第二実施形態の静電容量検出素子を含む静電容量検出回路１２５１を行列状に配列した静電容量検出装置である静電容量式指紋センサ１２０１のブロック図である。本実施形態ではクロック信号生成手段としてＮＯＲ１２４３を用いた。それ以外の構成は第一実施形態と同様であるため説明を省略する。
【００５２】
図１３は本発明の駆動方法の一実施形態を示した駆動波形である。図１３を用いてＮＯＲ１２４３、Ｄ／Ａコンバータ１２４１及びシフトレジスタ１２４２の動作を説明する。同図では８ビットの分解能を持つＤ／Ａコンバータ１２４１に対して、８ビットのシリアルデータ（１０１１０１００）2を入力する事例を説明している。まずＳＰＸにローレベルを入力した状態で、ＳＰＸに入力したローレベルが、データドライバ１２１０に含まれるデータシフトレジスタ１２１１の｛２ｎ＋１｝段目まで伝播するまでＣＬＫＸとＣＬＫＸＢに位相が反転したクロック信号を入力する（ステップ１）。これは後にＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力する際に、データシフトレジスタ１２１１が誤動作し、故障するのを防ぐための処置である。例えばデータシフトレジスタ１２１１の１段目について、電源投入時にＮ３がハイレベルであった場合、ＳＰＸにローレベルを入力し、ＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力すると、ＣＬＫＸ及びＣＬＫＸＢが立ち上がった時にＮ２はＮ１とＮ２の間に配置されたクロックドインバータによってハイレベルに制御されるが、一方でＮ２とＮ３の間に配置されたクロックドインバータによってローレベルに制御されるため、Ｎ２において高電位電源線ＶＤＤと低電位電源線ＶＳＳとが接続されてしまい、多大な電流が流れることで発熱などによる故障の要因となる。そこでステップ１を経ることで、Ｎ３はローレベルに制御されるため上述したような誤動作を招くことがなく、故障の要因も発生しない。又、この時ＮＯＲ１２４３の入力ＣＬＫＸとＣＬＫＸＢに入力されるクロック信号は位相が反転しており、ＮＯＲ１２４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１２４２は動作せずシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］は不確定である。次にシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］を確定するために、ＣＬＫＸとＣＬＫＸＢに位相が揃ったクロック信号を入力し、ＤＶＲにデータ信号を入力する（ステップ２）。ＣＬＫＸとＣＬＫＸＢの位相が揃うと、ＮＯＲ１２４３の出力ＣＬＫＳにはＣＬＫＸ及びＣＬＫＸＢの位相を反転した波形の信号が出力されるため、ＣＬＫＸ及びＣＬＫＸＢの少なくとも一方の信号の立ち下がりに合わせてシリアルデータ（１０１１０１００）2をＤＶＲに入力する。シフトレレジスタ１２４２はＣＬＫＳの立ち上がり毎にＤＶＲに入力されたデータを後段へシフトしていく。先述のデータがシフトレジスタ１２４２の最後段までシフトされた時に、ＣＬＫＸとＣＬＫＸＢの位相を反転させてＣＬＫＳを停止させると、シフトレジスタ１２４２の各段の出力ｑ［１］、ｑ［２］、…、ｑ［８］には先述のシリアルデータがパラレルに出力されている。Ｄ／Ａコンバータ１２４１は入力された（ｑ［８］ｑ［７］…ｑ［１］）2のデータに相当するアナログ値の参照電位ＶＲを出力する。ただし、本実施形態ではステップ２においてＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力したが、信号の波形についてはこれに限られるものではなく、例えばＣＬＫＸ及びＣＬＫＸＢのいずれか一方をローレベルに固定してもＣＬＫＳには上述したのと同じ波形が得られる。次に以上述べた参照電位ＶＲの設定が完了した後に図８で説明したごとく、走査ドライバ１２２０、データドライバ１２１０を動作させ静電容量の検出を行う（ステップ３）。図８で説明したごとく、この時ＣＬＫＸとＣＬＫＸＢには位相が反転したクロック信号が入力されており、ＮＯＲ１２４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１２４２は動作せずシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］はステップ２で設定した値が保持される。以上がＤ／Ａコンバータ１２４１及びシフトレジスタ１２４２の動作の説明である。
【図面の簡単な説明】
【００５３】
【図１】第一実施形態の静電容量式指紋センサのブロック図。
【図２】上記指紋センサのデータドライバ。
【図３】上記指紋センサの走査ドライバ。
【図４】上記指紋センサの静電容量検出回路。
【図５】上記指紋センサの静電容量検出回路３１の断面構造図。
【図６】上記指紋センサのコンパレータの回路構成図。
【図７ａ】上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの回路構成図。
【図７ｂ】上記指紋センサのフリップフロップ回路の回路構成図。
【図８】上記指紋センサのデータドライバと走査ドライバのタイミングチャート。
【図９】上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの駆動波形。
【図１０】静電容量式指紋センサを実装した応用例。
【図１１】認証手順を示すフロチャート。
【図１２】第二実施形態の静電容量式指紋センサのブロック図。
【図１３】上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの駆動波形。
【図１４】従来のアクティブマトリクス駆動装置のブロック図。
【符号の説明】
【００５４】
１０１…静電容量式指紋センサ １１０…データドライバ １１１…データシフトレジスタ １１２…データバッファ １１３…アナログスイッチ １２０…走査ドライバ １２１…走査シフトレジスタ １２２…走査バッファ １３２…走査線 １３３…データ線 １５１…静電容量検出回路 １４０…コンパレータ １４１…Ｄ／Ａコンバータ １４２シフトレジスタ １３４…低電位電源線 １３０…アクティブマトリクス部 Ｃｓ…基準容量 Ｃｄ…検出容量 Ｃｔ…３７のゲート容量 ＶＳＳ…低電位電源線 ＶＤＤ…高電位電源線。
【特許請求の範囲】
【請求項１】
クロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置の駆動方法において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、該シリアルパラレル変換手段は該クロック信号が入力されるクロック信号入力手段と、シリアル信号が入力されるシリアル信号入力手段と、該シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、該デジタルアナログ変換手段は該パラレル信号が入力されるパラレル信号入力手段と、該パラレル信号に相当する電位を出力する電位出力手段とを含み、該比較手段は少なくとも二つのアナログ信号入力手段と、デジタル信号出力手段とを含み、一方のアナログ信号入力手段に該デジタルアナログ変換手段から出力される電位が入力され、他方のアナログ信号入力手段に信号電位が入力され、入力された二つの電位に対応したデジタル信号を該デジタル信号出力手段から出力するとともに、該デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とで該クロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を変化させることを特徴とする電子装置の駆動方法。
【請求項２】
前記デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とで前記クロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を反転させることを特徴とする請求項１記載の電子装置の駆動方法。
【請求項３】
前記デジタルアナログ変換手段の出力電位の設定期間には前記クロック信号生成手段の二つのデジタル信号入力手段に位相が等しい二つのクロック信号を入力し、それ以外の期間には位相が反転した二つのクロック信号を入力することを特徴とする請求項１及び２記載の電子装置の駆動方法。
【請求項１】
クロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置の駆動方法において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、該シリアルパラレル変換手段は該クロック信号が入力されるクロック信号入力手段と、シリアル信号が入力されるシリアル信号入力手段と、該シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、該デジタルアナログ変換手段は該パラレル信号が入力されるパラレル信号入力手段と、該パラレル信号に相当する電位を出力する電位出力手段とを含み、該比較手段は少なくとも二つのアナログ信号入力手段と、デジタル信号出力手段とを含み、一方のアナログ信号入力手段に該デジタルアナログ変換手段から出力される電位が入力され、他方のアナログ信号入力手段に信号電位が入力され、入力された二つの電位に対応したデジタル信号を該デジタル信号出力手段から出力するとともに、該デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とで該クロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を変化させることを特徴とする電子装置の駆動方法。
【請求項２】
前記デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とで前記クロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を反転させることを特徴とする請求項１記載の電子装置の駆動方法。
【請求項３】
前記デジタルアナログ変換手段の出力電位の設定期間には前記クロック信号生成手段の二つのデジタル信号入力手段に位相が等しい二つのクロック信号を入力し、それ以外の期間には位相が反転した二つのクロック信号を入力することを特徴とする請求項１及び２記載の電子装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７ａ】
【図７ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７ａ】
【図７ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−８１５７０（Ｐ２００６−８１５７０Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−２６６３２３（Ｐ２００４−２６６３２３）
【出願日】平成１６年９月１４日（２００４．９．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１６年９月１４日（２００４．９．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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