電気回路

【課題】誘導素子と容量素子とを含み、渦電流の発生を防ぎ、適切なシールド効果を備え、且つ効率的な配置を実現した電気回路を提供する。
【解決手段】電気回路は、ある領域を少なくとも部分的に囲む配線を有する誘導素子と、配線の内側の領域又は外側の領域の一方の領域において配線に略垂直な方向に延びる櫛形電極を有する第１の容量素子と、一方の領域以外の領域において、配線に略垂直な方向に延びる櫛形電極を有する第２の容量素子及び配線に略垂直な方向に延びるシールド線を有するシールドの少なくとも一方とを含むことを特徴とする。

【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電気回路に関し、詳しくは誘導素子と容量素子とを含む電気回路に関する。
【背景技術】
【０００２】
無線通信向けＬＳＩ等に用いられる高周波回路では、所定の周波数帯域において良好な反射特性又は通過特性を有する所望の周波数特性が求められることがある。そこで、所定の周波数帯域において高周波回路のインピーダンスを所望の値（例えば５０Ω）に設定するためのインピーダンスマッチングが行なわれる。インピーダンスマッチングのためには、インダクタや容量素子等の受動素子が用いられるが、インダクタは回路内で大きい面積を占有する。そこでインダクタのサイズの縮小、或いは他の素子との配置の工夫により、インダクタの専有面積を実質的に縮小させる技術が求められている。例えばインダクタと容量とを重ねて配置することで、占有面積を減少させることができる。
【０００３】
インダクタと容量とを重ねた受動素子の一例が特許文献１に開示される。この特許文献１の高周波回路では、容量の上部電極に放射状のスリットを設け、容量の周囲又は容量に重ねてスパイラルインダクタを配置している。容量の上部電極に形成されたスリットにより、スパイラルインダクタの磁界により誘起される渦電流の経路が遮断されるため、渦電流損は発生しない。また、渦電流が発生しないことから、鏡像効果によるインダクタンスの低下も防ぐことができる。更に、スパイラルインダクタの中心部の空き領域或いはスパイラルインダクタと重なる領域に容量を配置することで、回路の専有面積を小さくおさえることができる。
【０００４】
特許文献２には、インダクタの内部に配置する容量を渦電流防止のための配置とした回路が開示される。この回路では、渦電流が励起されない方向に容量性素子を接続し、渦電流を防ぐことができる。
【０００５】
特許文献１の回路では、インダクタと容量用電極との間隔を大きくとらないと、寄生容量が大きくなってしまう。しかし現在のＣＭＯＳプロセスでは、インダクタは最上層又はその下の厚膜に配置され、キャパシタは最上層の下又はその近くにしか形成できないので、インダクタと容量用電極との間隔を大きくすることは困難である。また電極上部にはスリットを入れているが、下部にはスリットがないため、下部の電極に低抵抗の電極を実現できない場合に渦電流が発生し、インダクタンスの低下をまねく。
【０００６】
また特許文献１の回路及び特許文献２の回路ともに、インダクタ領域外に周回配線が存在すると、渦電流が誘起されインダクタンスが減少する。これを避けるために、配線最外部から渦電流損を防止する程度のシールド領域を作成しなくてはならない。また、インダクタ配線下部の寄生容量の影響を減少させ、高いＱ値を実現するために、インダクタ外部に渦電流を防止するシールドを設置する必要があり、実装面積が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２６０９３９号公報
【特許文献２】特開２００８−２６３０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上を鑑みると、誘導素子と容量素子とを含み、渦電流の発生を防ぎ、適切なシールド効果を備え、且つ効率的な配置を実現した電気回路が望まれる。
【課題を解決するための手段】
【０００９】
電気回路は、ある領域を少なくとも部分的に囲む配線を有する誘導素子と、前記配線の内側の領域又は外側の領域の一方の領域において前記配線に略垂直な方向に延びる櫛形電極を有する第１の容量素子と、前記一方の領域以外の領域において、前記配線に略垂直な方向に延びる櫛形電極を有する第２の容量素子及び前記配線に略垂直な方向に延びるシールド線を有するシールドの少なくとも一方とを含むことを特徴とする。
【発明の効果】
【００１０】
本願開示の少なくとも１つの実施例によれば、少なくとも誘導素子と容量素子とを含む電気回路において、櫛形電極の容量素子を適切な位置及び方向に配置することにより、容量としての機能と渦電流防止シールドとしての機能を発揮するように容量素子を利用することができる。即ち、普通であれば渦電流防止シールドと容量素子とを別個に設けるだけの面積を必要とするところ、容量素子を渦電流防止シールドとしても利用することにより、シールド機能と容量機能とを容量素子分の面積で提供し、効率的な配置を実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】渦電流防止用シールドについて説明するための図である。
【図２】図１の線Ａ−Ａ’に沿ってとった回路の断面図である。
【図３】渦電流について説明するための図である。
【図４】渦電流を防止するシールドについて説明するための図である。
【図５】誘導素子と容量素子とを含む高周波回路の第１の実施例の構成を示す図である。
【図６】図５の高周波回路の線Ｂ−Ｂ’に沿ってとった断面図である。
【図７】誘導素子と容量素子とを含む高周波回路の第２の実施例の構成を示す図である。
【図８】誘導素子と容量素子とを含む高周波回路の第３の実施例の構成を示す図である。
【図９】誘導素子と容量素子とを含む高周波回路の第４の実施例の構成を示す図である。
【図１０】図１０の高周波回路の線Ｃ−Ｃ’に沿ってとった断面図である。
【図１１】誘導素子と容量素子とを含む高周波回路の第５の実施例の構成を示す図である。
【図１２】誘導素子と容量素子とを含む高周波回路の実用例を示す図である。
【図１３】図１２の高周波回路の等価回路を示す図である。
【図１４】図１２の回路と同等の特性を有する高周波回路の別の構成例である。
【図１５】誘導素子と容量素子とを含む高周波回路の別の実用例を示す図である。
【図１６】図１５の高周波回路の等価回路を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお各図において、同一又は対応する構成要素は同一又は対応する参照番号により参照される。
【００１３】
図１は、渦電流防止用シールドについて説明するための図である。図１において、ある領域を囲むように周回する金属配線１７を有する誘導素子（インダクタ）の下方に、渦電流防止用シールド１０が設けられる。渦電流防止用シールド１０は、図面縦方向に延展するポリシールド線１１及び１３、図面横方向に延展するポリシールド線１２及び１４、ポリシールド線の外側において切り欠き部１６以外を周回するようにポリシールド線に接続される接地配線１５を含む。ポリシールド線１１乃至１４はポリシリコンで形成され、金属配線１７の近傍において、周回する金属配線１７に略垂直な方向に延展するように配置されている。接地配線１５は例えばポリシリコン等の導電体であってよく、ポリシールド線１１乃至１４を共通の接地電位に接続するために設けられる。切り欠き部１６を接地配線１５に設けて周回路を作らないことで、インダクタが発生する磁束の変化により接地配線１５に沿って渦電流が発生しないようにしている。
【００１４】
図２は、図１の線Ａ−Ａ’に沿ってとった回路の断面図である。シリコン基板１８の上にポリシールド線１３が形成され、その上方にインダクタの金属配線１７が配置されている。インダクタが発生する磁束が変化すると、ポリシールド線１３に渦電流が流れようとする。しかしながら、ポリシールド線１３は連続した一枚の導体板ではなく平行に並んだ複数の導体線であり、しかも金属配線１７の延展方向とは直交する方向に延展している。従って、ポリシールド線１３には殆ど渦電流が流れない。またこのポリシールド線１３によりシリコン基板１８がシールドされているので、シリコン基板１８に渦電流が発生することがない。
【００１５】
図３は、渦電流について説明するための図である。図３に示されるように、インダクタの金属配線１７に電流が流れると磁界２０が発生する。金属配線１７に流れる電流が変化すると磁界が変化し、シリコン基板１８の表面に渦電流２１が発生する。このような渦電流２１が発生すると、渦電流損が発生する。また、渦電流の発生により、鏡像効果によるインダクタンスの低下がもたらされる。
【００１６】
図４は、渦電流を防止するシールドについて説明するための図である。図４に示される例では、シリコン基板１８の上に酸化シリコン膜２２が形成され、その上にポリシールド線１３が設けられている。磁界２０が変化しても、前述のようにポリシールド線１３には殆ど渦電流が発生しない。またまたこのポリシールド線１３によりシリコン基板１８がシールドされているので、シリコン基板１８に渦電流が発生することもない。
【００１７】
図５は、誘導素子と容量素子とを含む高周波回路の第１の実施例の構成を示す図である。なお以下の説明において、高周波回路とは、高周波信号を対象とすることを意図した回路を意味するが、特に特定の周波数以上の信号に限定されるものではない電気回路であってよい。図５に示す高周波回路は、ある領域を少なくとも部分的に囲む配線３０を有する誘導素子と、配線３０の内側の領域又は外側の領域の一方の領域において配線３０に略垂直な方向に延びる櫛形電極を有する第１の容量素子３１とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線３０に略垂直な方向に延びる櫛形電極を有する第２の容量素子３２と、配線３０に略垂直な方向に延びるシールド線を有するシールド３３を含む。
【００１８】
配線３０は、図５に示す例では、２重に周回することにより、その内部領域を完全に囲っている。配線３０の形状はこれに限定されるものではなく、例えば１重に周回することにより、電気信号を入出力する入出力端３０ａ及び３０ｂの部分を除き、内部領域を部分的に囲むような形状であってもよい。第１の容量素子３１及び第２の容量素子３２との各々は、その１つに代表して示すように、櫛形電極３４と櫛形電極３５とを含む。櫛形電極３４の複数の櫛歯状部分と櫛形電極３５の複数の櫛歯状部分とが互いに噛み合うように入り組んだ形で、櫛形電極３４と櫛形電極３５とは対向している。これにより、大きな容量値を実現している。前述のように、櫛形電極３４及び櫛形電極３５は配線３０に略垂直な方向に延びている。ここで櫛形電極３４及び櫛形電極３５が配線３０に略垂直な方向に延びるとは、櫛形電極３４及び櫛形電極３５の各櫛歯状部分の延展方向が、近傍にある配線３０の延展方向に略垂直であることである。
【００１９】
図５の例では、第１の容量素子３１が配線３０の外側の領域に配置され、第２の容量素子３２が配線３０の内側の領域に配置される。そして、シールド３３が内側の領域と外側の領域との間において配線３０の下方に設けられている。シールド３３は、図１に示す渦電流防止用シールド１０と同様のものである。即ち、シールド３３は、図面縦方向に延展するポリシールド線、図面横方向に延展するポリシールド線、及びポリシールド線の外側において切り欠き部以外を周回するようにポリシールド線に接続される接地配線を含んでよい。シールド３３は、接地されてよい。ポリシールド線はポリシリコンで形成され、配線３０の近傍において、周回する配線３０に略垂直な方向に延展するように配置されてよい。
【００２０】
これらの第１の容量素子３１、第２の容量素子３２、及びシールド３３は、その構成要素（櫛形電極及びポリシールド線）が配線３０に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第１の容量素子３１、第２の容量素子３２、及びシールド３３により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線３０の外側の領域に配置される第１の容量素子３１は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。また配線３０とシールド３３とは、以下に説明する図６に示されるように互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。
【００２１】
図６は、図５の高周波回路の線Ｂ−Ｂ’に沿ってとった断面図である。図６に示す高周波回路は、シリコン基板４０、その上に形成された絶縁膜４１、及び更にその上に積層された複数の層間絶縁膜４２乃至４５を含む。絶縁膜４１乃至４５は、例えば酸化シリコンで形成される。絶縁膜４１上には、シールド３３の各ポリシールド線が設けられ、これらポリシールド線は層間絶縁膜４２により覆われる。シリコン基板４０と絶縁膜４１とを１つの基板とみなせば、シールド３３は基板上に設けられたポリシールドである。このシールド３３により、前述のようにしてシリコン基板４０に渦電流が発生するのを防ぐことができる。また配線３０とシールド３３とは、互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。
【００２２】
層間絶縁膜４２上には櫛形電極４７ａ乃至４７ｃが設けられ、これら櫛形電極４７ａ乃至４７ｃは層間絶縁膜４３により覆われる。層間絶縁膜４３上には櫛形電極４８ａ乃至４８ｃが設けられ、これら櫛形電極４８ａ乃至４８ｃは層間絶縁膜４４により覆われる。層間絶縁膜４４上には誘導素子の配線３０が設けられ、これら配線３０は層間絶縁膜４３により覆われる。
【００２３】
櫛形電極４７ａ乃至４７ｃは、それぞれ、図５に示す第２の容量素子３２ａ乃至３２ｃのプラス側の櫛形電極とマイナス側の櫛形電極とを含んでよい。また同様に、櫛形電極４８ａ乃至４８ｃは、図５に示す第２の容量素子３２ａ乃至３２ｃのプラス側の櫛形電極とマイナス側の櫛形電極とを含んでよい。例えば、櫛形電極４７ａのプラス側の櫛形電極と櫛形電極４８ａのプラス側の櫛形電極とが並列に接続され、櫛形電極４７ａのマイナス側の櫛形電極と櫛形電極４８ａのマイナス側の櫛形電極とが並列に接続され、第２の容量素子３２ａを形成する。これら櫛形電極４７ａ乃至４７ｃ及び櫛形電極４８ａ乃至４８ｃもまた、シリコン基板４０に渦電流が発生するのを防ぐ機能を有する。
【００２４】
図７は、誘導素子と容量素子とを含む高周波回路の第２の実施例の構成を示す図である。図７において、図５に同一又は対応する構成要素は同一の番号で参照され、その説明は適宜省略される。図７に示す高周波回路は、ある領域を少なくとも部分的に囲む配線３０を有する誘導素子と、配線３０の内側の領域又は外側の領域の一方の領域において配線３０に略垂直な方向に延びる櫛形電極を有する第１の容量素子３１とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線３０に略垂直な方向に延びるシールド線を有するシールド５０を含む。
【００２５】
図７の例では、第１の容量素子３１が配線３０の外側の領域に配置され、シールド５０が配線３０の内側の領域に配置される。シールド５０は更に、内側の領域と外側の領域との間において配線３０の下方にも設けられている。シールド５０は、図１に示す渦電流防止用シールド１０と同様のものである。即ち、シールド５０は、図面縦方向に延展するポリシールド線、図面横方向に延展するポリシールド線、及びポリシールド線の外側において切り欠き部以外を周回するようにポリシールド線に接続される接地配線を含んでよい。シールド５０は接地されてよい。ポリシールド線はポリシリコンで形成され、配線３０の近傍において、周回する配線３０に略垂直な方向に延展するように配置されてよい。
【００２６】
これらの第１の容量素子３１及びシールド５０は、その構成要素（櫛形電極及びポリシールド線）が配線３０に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第１の容量素子３１及びシールド５０により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線３０の外側の領域に配置される第１の容量素子３１は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。また配線３０とシールド５０とは、互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。
【００２７】
図８は、誘導素子と容量素子とを含む高周波回路の第３の実施例の構成を示す図である。図８に示す高周波回路は、ある領域を少なくとも部分的に囲む配線３０を有する誘導素子と、配線３０の内側の領域又は外側の領域の一方の領域において配線３０に略垂直な方向に延びる櫛形電極を有する第１の容量素子３２とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線３０に略垂直な方向に延びるシールド線を有するシールド５１を含む。
【００２８】
図８の例では、第１の容量素子３２が配線３０の内側の領域に配置され、シールド５１が配線３０の外側の領域に配置される。シールド５１は更に、内側の領域と外側の領域との間において配線３０の下方にも設けられている。シールド５１は、図１に示す渦電流防止用シールド１０と同様のものである。即ち、シールド５１は、図面縦方向に延展するポリシールド線、図面横方向に延展するポリシールド線、及びポリシールド線の外側において切り欠き部以外を周回するようにポリシールド線に接続される接地配線を含んでよい。シールド５１は、接地されてよい。ポリシールド線はポリシリコンで形成され、配線３０の近傍において、周回する配線３０に略垂直な方向に延展するように配置されてよい。
【００２９】
これらの第１の容量素子３２及びシールド５１は、その構成要素（櫛形電極及びポリシールド線）が配線３０に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第１の容量素子３２及びシールド５１により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線３０の外側の領域に配置されるシールド５１は、外部領域に対する適切なシールドを提供する。また配線３０とシールド５１とは、互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。
【００３０】
図９は、誘導素子と容量素子とを含む高周波回路の第４の実施例の構成を示す図である。図９に示す高周波回路は、ある領域を少なくとも部分的に囲む配線３０を有する誘導素子と、配線３０の内側の領域又は外側の領域の一方の領域において配線３０に略垂直な方向に延びる櫛形電極を有する第１の容量素子３２とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線３０に略垂直な方向に延びる櫛形電極を有する第２の容量素子６１を含む。
【００３１】
図９の例では、第１の容量素子３２が配線３０の内側の領域に配置され、第２の容量素子６１が配線３０の外側の領域に配置される。第２の容量素子６１は更に、内側の領域と外側の領域との間において配線３０の下方にも設けられている。
【００３２】
これらの第１の容量素子３２及び第２の容量素子６１は、その構成要素（櫛形電極）が配線３０に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第１の容量素子３２及び第２の容量素子６１により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線３０の外側の領域に配置される第２の容量素子６１は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。なお配線３０と第２の容量素子６１とは、以下に説明する図１０に示されるように互いの距離が比較的近接しており、誘導素子に対する寄生容量の影響が若干存在することになる。しかしながら、配線３０の外部にのみ容量素子を設ける場合と比較して、第２の容量素子６１を配線３０の下方にまで延ばすことにより、第２の容量素子６１の電極の大きさを拡大して、より大きい容量値を実現することができる。
【００３３】
図１０は、図１０の高周波回路の線Ｃ−Ｃ’に沿ってとった断面図である。図１０に示す高周波回路は、シリコン基板７０、その上に形成された絶縁膜７１、及び更にその上に積層された複数の層間絶縁膜７２乃至７５を含む。絶縁膜７１乃至７５は、例えば酸化シリコンで形成される。層間絶縁膜７２と７３との間及び層間絶縁膜７３と７４との間には、第１の容量素子３２ａ並びに第２の容量素子６１ａ及び６１ｂが設けられる。これら第１の容量素子３２ａ並びに第２の容量素子６１ａ及び６１ｂの平面上の位置は、図９に示される。配線３０の直下にある第２の容量素子６１ａ及び６１ｂの櫛形電極により、シリコン基板７０に渦電流が発生するのを防ぐことができる。なお前述のように第２の容量素子６１の容量値を比較的大きく設定できる一方で、配線３０と第２の容量素子６１との距離が近いためにインダクタに対する寄生容量の影響が比較的大きくなる。
【００３４】
図１１は、誘導素子と容量素子とを含む高周波回路の第５の実施例の構成を示す図である。図１１に示す高周波回路は、ある領域を少なくとも部分的に囲む配線３０を有する誘導素子と、配線３０の内側の領域又は外側の領域の一方の領域において配線３０に略垂直な方向に延びる櫛形電極を有する第１の容量素子３１とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線３０に略垂直な方向に延びる櫛形電極を有する第２の容量素子６２を含む。
【００３５】
図１１の例では、第１の容量素子３１が配線３０の外側の領域に配置され、第２の容量素子６２が配線３０の内側の領域に配置される。第２の容量素子６２は更に、内側の領域と外側の領域との間において配線３０の下方にも設けられている。
【００３６】
これらの第１の容量素子３１及び第２の容量素子６２は、その構成要素（櫛形電極）が配線３０に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第１の容量素子３１及び第２の容量素子６２により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線３０の外側の領域に配置される第１の容量素子３１は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。なお配線３０と第２の容量素子６２とは、互いの距離が比較的近接しており、誘導素子に対する寄生容量の影響が若干存在することになる。しかしながら、配線３０の内部にのみ容量素子を設ける場合と比較して、第２の容量素子６２を配線３０の下方にまで延ばすことにより、第２の容量素子６２の電極の大きさを拡大して、より大きい容量値を実現することができる。
【００３７】
図１２は、誘導素子と容量素子とを含む高周波回路の実用例を示す図である。図１２において、図５、図７、図８、図９、及び図１１と同一又は対応する構成要素は、同一の番号で参照され、その説明は適宜省略される。図１２において、配線３０の外側の領域に配置される各容量素子３１の外側の櫛形電極は、接地配線８２により互いに接続され、接地配線８３に更に接続される。またこれらの容量素子３１の内側の櫛形電極は配線３０に接続される。更に、配線３０の内側に配置される各容量素子３２の内側の櫛形電極は、接地配線８０により互いに接続され、更に接地配線８１を介して接地配線８３に接続される。またこれらの容量素子３２の外側の櫛形電極は配線３０に接続される。接地配線８３は、接地電位に接続される。なお接地配線８２については、周回回路を形成しないように設けられる。
【００３８】
図１３は、図１２の高周波回路の等価回路を示す図である。図１３に示されるように、入力端子ＩＮと出力端子ＯＵＴとの間を、誘導素子が直列に接続された誘導素子列で接続する。その誘導素子列上の途中の各点に容量素子の一端を接続し、その容量素子の他端を接地電位に接続する。図１３の誘導素子列が図１２の配線３０に相当し、その誘導素子列の各誘導素子が配線３０のインダクタンスを区分的に示したものに相当する。また図１３の容量素子が図１２の容量素子３１及び３２に相当する。図１３に示す回路により、バンドエリミネーション特性とローパス特性とを組み合わせたフィルタ特性を実現することができる。
【００３９】
図１４は、図１２の回路と同等の特性を有する高周波回路の別の構成例である。図１４において、図５、図７、図８、図９、及び図１１と同一又は対応する構成要素は、同一の番号で参照され、その説明は適宜省略される。図１４において、配線３０の外側の領域に配置される各容量素子３１の外側の櫛形電極は、接地電位に接続される。またこれらの容量素子３１の内側の櫛形電極は配線３０に接続される。配線３０の内側に配置される各容量素子３２については、使用されずに浮遊状態であり、配線３０や接地電位に接続されない。このような構成によっても、図１３に示す回路を等価回路として有するような高周波回路（フィルタ）を実現することができる。
【００４０】
図１５は、誘導素子と容量素子とを含む高周波回路の別の実用例を示す図である。図１５において、図５、図７、図８、図９、及び図１１と同一又は対応する構成要素は、同一の番号で参照され、その説明は適宜省略される。図１５において、配線３０の外側の領域に配置される各容量素子３１の外側の櫛形電極は、接地電位に接続される。またこれらの容量素子３１の内側の櫛形電極は配線３０に接続される。配線３０の内側に配置される各容量素子３２については、使用されずに浮遊状態であり、配線３０や接地電位に接続されない。配線３０の一端は接地電位に接続され、他端が信号伝送配線に接続される。
【００４１】
図１６は、図１５の高周波回路の等価回路を示す図である。図１６に示されるように、入力端子ＩＮと出力端子ＯＵＴとの間の信号伝送配線の途中に、誘導素子が直列に接続された誘導素子列の一端を接続する。その誘導素子列の他端は接地電位に接続される。誘導素子列上の途中の各点に容量素子の一端を接続し、その容量素子の他端を接地電位に接続する。図１６の誘導素子列が図１５の配線３０に相当し、その誘導素子列の各誘導素子が配線３０のインダクタンスを区分的に示したものに相当する。また図１６の容量素子が図１５の容量素子３１に相当する。図１６に示す回路により、所定の周波数帯域の信号を減衰させるトラップフィルタのフィルタ特性を実現することができる。
【００４２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００４３】
３０配線
３１、３２容量素子
３３シールド
３４櫛形電極
３５櫛形電極
４０シリコン基板
４１絶縁膜
４２〜４５層間絶縁膜

【特許請求の範囲】
【請求項１】
ある領域を少なくとも部分的に囲む配線を有する誘導素子と、
前記配線の内側の領域又は外側の領域の一方の領域において前記配線に略垂直な方向に延びる櫛形電極を有する第１の容量素子と、
前記一方の領域以外の領域において、前記配線に略垂直な方向に延びる櫛形電極を有する第２の容量素子及び前記配線に略垂直な方向に延びるシールド線を有するシールドの少なくとも一方と
を含むことを特徴とする電気回路。
【請求項２】
前記第１の容量素子が前記外側の領域に配置され、前記第２の容量素子が前記内側の領域に配置されることを特徴とする請求項１記載の電気回路。
【請求項３】
前記シールドが前記内側の領域と前記外側の領域との間において前記配線の下方に設けられていることを特徴とする請求項１又は２記載の電気回路。
【請求項４】
前記シールドが基板上に設けられたポリシールドであることを特徴とする請求項１乃至３何れか一項記載の電気回路。
【請求項５】
前記第１の容量素子が前記外側の領域に配置され、前記シールドが前記内側の領域に配置されることを特徴とする請求項１記載の電気回路。
【請求項６】
前記第１の容量素子が前記内側の領域に配置され、前記シールドが前記外側の領域に配置されることを特徴とする請求項１記載の電気回路。
【請求項７】
前記第１の容量素子が前記外側の領域に配置され、前記第２の容量素子が前記内側の領域に配置され、前記第１の容量素子と前記第２の容量素子との何れか一方が、前記内側の領域と前記外側の領域との間において前記配線の下方にも延展していることを特徴とする請求項１記載の電気回路。

【図１】