静電チャックおよび半導体装置の製造方法
【課題】静電チャックの表面の一部でチップ等を吸着することが可能な静電チャックを提供すること、または、半導体チップ等を、配列を異ならせて移載する半導体装置の製造方法を提供すること。
【解決手段】本発明は、静電引力を発生させる電極18を有する複数の吸着領域R1〜R4と、前記複数の吸着領域R1〜R4それぞれに対し、他の吸着領域R1〜R4と独立して、その静電引力を制御する制御部24と、を具備する静電チャック装置である。
【解決手段】本発明は、静電引力を発生させる電極18を有する複数の吸着領域R1〜R4と、前記複数の吸着領域R1〜R4それぞれに対し、他の吸着領域R1〜R4と独立して、その静電引力を制御する制御部24と、を具備する静電チャック装置である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、静電チャックおよび半導体装置の製造方法に関し、例えば複数の静電部を有する静電チャックおよび静電チャックを用いた半導体装置の製造方法に関する。
【背景技術】
【0002】
例えば、窒化ガリウム(GaN)等の窒化物半導体を用いた窒化物半導体デバイスは、例えば高周波かつ高出力で動作するパワー素子として用いられている。窒化物半導体デバイスの半導体層は、例えばSiC基板上に形成される。窒化物半導体デバイス等が形成された半導体チップには、デバイスとして動作する領域と、ワイヤボンディング等を行なうパッド領域とが設けられている。
【0003】
特許文献1および2には、ウエハ状態で形成した半導体チップを、他の基板に移載する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平6−118441号公報
【特許文献2】特開平6−167721号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
パッド領域等のデバイスとして動作しない領域は、例えば単結晶SiC基板等の高価な基板に形成しなくともよい。そこで、デバイス領域が形成された半導体チップを第1基板上に形成し、半導体チップを第2基板に移載することが考えられる。しかしながら、第1基板上に第1間隔で配列された半導体チップを、第2基板上に第2間隔で配列されるように移載することは容易ではない。
【0006】
本発明は、上記課題に鑑みなされたものであり、表面の一部でチップ等を吸着することが可能な静電チャックを提供すること、または、半導体チップ等を、配列を異ならせて移載する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明は、静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備することを特徴とする静電チャック装置である。本発明によれば、静電チャックの表面の一部でチップ等を吸着することが可能となる。
【0008】
上記構成において、前記複数の吸着領域それぞれには、正電圧が印加される複数の第1電極と負電圧が印加される複数の第2電極とが設けられてなり、同じ吸着領域内においては、これら複数の第1および第2電極が共通に制御される構成とすることができる。
【0009】
本発明は、上記静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。
【0010】
本発明は、上記静電チャックを含むピックアップ装置により、所定の間隔で配列された複数の半導体チップから、前記所定の間隔よりも広い間隔で複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。
【0011】
本発明は、上記静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、上記静電チャックを含むピックアップ装置により、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。
【0012】
上記構成において、前記第2基板上には外部と接続するためのパッドが設けられてなり、前記複数の半導体チップを貼り付けた後、前記パッドと前記複数の半導体チップとの間を接続する配線を形成する工程を実施する構成とすることができる。
【0013】
上記構成において、前記所定の間隔で配列された前記複数の半導体チップは、側面が互いに離間した複数の半導体素子を第3基板上に形成する工程と、前記第3基板の厚みを減じる工程を実施することで、前記複数の半導体素子を個別の半導体チップに分離することにより形成される構成とすることができる。
【0014】
上記構成において、前記複数の半導体チップを同時に第2基板に貼り付ける工程は、上記静電チャックを含む第5基板を用意し、その吸着力を吸着対象となる半導体チップに対応させて選択的に制御し、前記ピックアップされた複数の半導体チップを前記第5基板上に移載する工程と、前記第5基板上に配置された前記複数の半導体チップを第6基板に同時に貼り付ける工程と、前記第6基板に貼り付けられた前記複数の半導体チップを前記第2基板に貼り付ける工程と、により実施される構成とすることができる。
【0015】
上記構成において、前記複数の半導体チップを同時にピックアップする工程を複数回実行することで、前記所定の間隔よりも広い間隔で複数の半導体チップを配列する工程と、前記複数の半導体チップを、同時に前記第2基板上に貼り付ける工程と、を含む構成とすることができる。
【0016】
上記構成において、前記所定の間隔で配列された複数の半導体チップの組が複数用意され、前記複数の半導体チップを同時にピックアップする工程を前記複数の組の半導体チップに対してそれぞれ実行し、共通の前記第2基板上に前記複数の組からピックアップされた複数の半導体チップを貼り付ける構成とすることができる。
【0017】
上記構成において、前記半導体チップは窒化物半導体であり、前記第2基板はAlN基板、SiC基板またはSi基板である構成とすることができる。
【発明の効果】
【0018】
本発明によれば、表面の一部でチップ等を吸着することが可能な静電チャックを提供すること、または、半導体チップ等を、配列を異ならせて移載する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0019】
【図1】図1(a)は、実施例1に係る静電チャックの平面図、図1(b)は、図1(a)のA−A断面図である。
【図2】図2(a)および図2(b)は、実施例1に係る静電チャックの動作を説明する図である。
【図3】図3(a)および図3(b)は、実施例1に係る静電チャックの製造方法を示す図(その1)である。
【図4】図4(a)および図4(b)は、実施例1に係る静電チャックの製造方法を示す図(その2)である。
【図5】図5は、実施例1に係る静電チャックの製造方法を示す図(その3)である。
【図6】図6は、実施例1に係る静電チャックの製造方法を示す図(その4)である。
【図7】図7(a)および図7(b)は、実施例1の変形例1に係る静電チャックを示す図(その1)である。
【図8】図8は、実施例1の変形例1に係る静電チャックを示す図(その2)である。
【図9】図9(a)および図9(b)は、実施例1の変形例2に係る静電チャックを示す図(その1)である。
【図10】図10は、実施例1の変形例2に係る静電チャックを示す図(その2)である。
【図11】図11(a)から図11(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その1)である。
【図12】図12(a)から図12(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その2)である。
【図13】図13(a)から図13(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その3)である。
【図14】図14(a)から図14(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その3)である。
【図15】図15(a)から図15(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その4)である。
【図16】図16(a)から図16(c)は、実施例2に係る半導体装置の製造方法を示す断面図(その5)である。
【図17】図17(a)から図17(c)は、実施例2に係る半導体装置の製造方法を示す断面図(その6)である。
【図18】図18(a)は、図11(a)における半導体チップ60の平面図、図18(b)は、図17(c)におけるチップ94の平面図である。
【図19】図19(a)から図19(d)、基板76から基板80への半導体チップの移載の例を示す平面図(その1)である。
【図20】図20は、基板76から基板80への半導体チップの移載の例を示す平面図(その2)である。
【図21】図21(a)から図21(c)は、実施例3における基板76から基板80への半導体チップの移載の例を示す平面図(その1)である。
【図22】図22は、実施例3における基板76から基板80への半導体チップの移載の例を示す平面図(その2)である。
【発明を実施するための形態】
【0020】
以下、図面を参照し本発明の実施例について説明する。
【実施例1】
【0021】
実施例1は静電チャックの例である。図1(a)は実施例1に係る静電チャックの平面図、図1(b)は図1(a)のA−A断面図である。図1(a)のように、Y方向に絶縁層12および14が交互に配列している。絶縁層12および14上に表面電極18がX方向およびY方向にマトリックス状に配列している。表面電極18は、正電圧が印加される第1電極18aと負電極が印加される第2電極18bを含む。第1電極18aと第2電極18bとは交互に配列されている。例えば、第1電極18aに隣接する電極18は、第2電極18bであり、第2電極18bに隣接する電極18は、第1電極18aである。図1(b)のように、絶縁層12および14をZ方向に上下に貫通する電極16が形成されている。電極16の上下面にはそれぞれ裏面電極20および表面電極18が形成されている。絶縁層12および14の表面(図1(b)では下面)に電極18を覆うように絶縁膜23が形成されている。なお、図1(a)において絶縁膜23は図示していない。裏面電極20はそれぞれ配線22により制御部24に接続されている。
【0022】
図2(a)および図2(b)は、実施例1に係る静電チャックの動作を説明する図である。図2(a)は静電チャックの平面図、図2(b)は静電チャックの断面図である。静電チャックには、複数の吸着領域R1〜R4が形成されている。吸着領域R1〜R4の大きさは、吸着するチップ等の物体の大きさに対応し設定される。また、吸着領域の数は、吸着するチップ等の物体の数により設定される。それぞれの吸着領域R1〜R4は、電圧が印加されることにより静電引力を発生させる電極18を有している。制御部24は、複数の吸着領域R1〜R4内の電極18に、それぞれ独立に静電引力を発生させる。制御部24が吸着領域R3内の表面電極18に正電圧または負電圧を印加することにより、第1電極18aが正に帯電し、第2電極18bが負に帯電する。これにより、静電引力が発生し、電圧を印加した静電チャックの表面にチップ26が吸着される。実施例1においては、電極18aと18bとの距離が近く、絶縁膜23が薄い。さらに、吸引するチップが小さい。このため、第1電極18aおよび第2電極18bに印加される電圧は100V以下と小さくとも、チップ26に作用する電界は十分大きくなり、かつチップが小さく軽いことと相まって、チップを吸着するために十分な静電引力を発生させることができる。その他の構成は図1(a)および図1(b)と同じであり説明を省略する。
【0023】
実施例1に係る静電チャックにおいては、制御部24が複数の吸着領域R1〜R4内の電極18に、それぞれ独立に電圧を印加する。これにより、複数の吸着領域R1〜R4内の電極18に、それぞれ静電引力を発生させる。また、複数の吸着領域R1〜R4内の電極18に、それぞれ静電引力を発生させない。これにより、複数の吸着領域R1〜R4に、それぞれ独立にチップを吸着させることができる。また、複数の吸着領域R1〜R4に、それぞれ独立にチップを剥離することができる。このように、静電チャックの表面の一部でチップを吸着および剥離させることができる。制御部24は、例えば、電圧生成回路、電圧供給回路およびマイクロプロセッサを有している。電圧生成回路は、電極18に印加する電圧を生成する。電圧供給回路は、マイクロプロセッサの指示により、電圧生成回路が生成した電圧を任意の電極18に印加する。
【0024】
図3(a)から図6は、実施例1に係る静電チャックの製造方法を示す図である。図3(a)は絶縁層12の平面図、図3(b)は側面図である。図3(a)および図3(b)のように、例えばガラス等の絶縁層12がXZ平面に設けられる。絶縁層12上に、例えばAuまたはAl等の金属膜を蒸着法およびリフトオフ法を用い形成する。これにより、絶縁層12上にZ方向に延伸する複数の電極16を形成する。絶縁層12の膜厚は例えば50〜200μm、電極16の膜厚は例えば1μmである。
【0025】
図4(a)および図4(b)は側面図である。図4(a)のように、絶縁層12上に電極16を覆うように絶縁層14を形成する。絶縁層14は、例えば膜厚が10μmのポリイミド樹脂であり、塗布およびキュアすることにより形成することができる。電極16のX方向の間隔は例えば絶縁層12および絶縁層14の合計の膜厚程度とする。図4(b)のように、電極16および絶縁層14が形成された絶縁層12をY方向に積層し貼り合わせる。電極16は、ほぼ正方形のマトリックス状に設けられる。なお、電極16のX方向の間隔およびY方向の間隔は、吸引するチップの大きさ等に合わせ設定することができる。
【0026】
図5は、絶縁層12および14の平面図である。図5のように、Y方向に積層された絶縁層12および14をXY平面で切断する。切断は例えばダイシング法を用い、切断する幅は、例えば500μmとする。切断後、断面を研磨する。これにより、切断されたXY平面の断面を上下面とした場合、電極16がZ方向に延伸する板が形成される。
【0027】
図6は、XZ平面の断面図である。図6のように、絶縁層12および14の表面および裏面に表面電極18および裏面電極20を形成する。表面電極18および裏面電極20は、電極16にそれぞれ接するように形成する。表面電極18および裏面電極20は、例えばAlまたはAu等の金属膜であり、蒸着法およびリフトオフ法を用い形成する。表面側には、更に絶縁膜23を形成し、裏面電極20それぞれに制御部24に接続する配線22を接続する。以上により、図1(a)および図1(b)に示した静電チャックが完成する。
【0028】
図7(a)から図8は、実施例1の変形例1に係る静電チャックを示す図である。図7(a)は断面図、図7(b)は上面図(裏面から見た図)、図8は下面図(表面から見た図)である。なお、図8において、絶縁膜23は図示していない。図7(a)のように、裏面電極20には、チップに対応する領域毎に、正電圧を印加する配線22aと負電圧を印加する配線22bとの一対の配線が接続されている。
【0029】
図8のように、表面電極18を形成する際に、負電圧が印加される電極18bを互いに電気的に接続する配線21bを表面電極18と同じ金属を用い形成する。吸着領域R1〜R4内において、電極18bは配線21bを介し共通に接続されている。吸着領域R1〜R4間の電極18bは互いに電気的に分離されている。
【0030】
図7(b)のように、裏面電極20を形成する際に、正電圧が印加される電極20aを互いに電気的に接続する配線21aを形成する。吸着領域R1〜R4内において、電極20aは配線21aを介し共通に接続されている。吸着領域R1〜R4間の電極20aは互いに電気的に分離されている。
【0031】
以上のように、吸着領域R1〜R4内の第1電極18aは、表面電極18および裏面電極20のいずれか一方と同時に形成された配線21aまたは21bにより、互いに電気的に接続される。吸着領域R1〜R4内の第2電極18bは表面電極18および裏面電極20の他方と同時に形成された配線21aまたは21bにより、互いに電気的に接続される。異なる吸着領域R1〜R4間の第1電極18a間は互いに電気的に分離され、吸着領域R1〜R4間の第2電極20a間は互いに電気的に分離される。これにより、制御部24は、吸引するチップに対応する第1電極18aに正電圧を、第2電極18bに負電極を同時に印加することができる。
【0032】
図9(a)から図10は、実施例1の変形例2に係る静電チャックを示す図である。図9(a)は断面図、図9(b)は配線36の平面図、図10は配線34の平面図である。図9(a)のように、絶縁層12および14上に絶縁膜28から30が形成されている。絶縁膜28から30は例えばポリイミドである。絶縁膜28から30をそれぞれ貫通するコンタクト配線31から33が形成されている。絶縁膜28と絶縁膜29との間には、配線34が形成されている。絶縁膜29と絶縁膜30との間には、配線36が形成されている。絶縁膜30上には電極38が形成されている。
【0033】
図9(b)は配線36を示す図である。図9(b)のように、吸着領域R1〜R4内において、電極18bは配線36を介し共通に接続されている。吸着領域R1〜R4間の電極18aは互いに電気的に分離されている。図10は配線34を示す図である。図10のように、吸着領域R1〜R4内において、電極18aは配線36を介し共通に接続されている。吸着領域R1〜R4間の電極18bは互いに電気的に分離されている。
【0034】
以上のように、吸着領域R1〜R4内の第1電極18aは、裏面電極20上に形成された配線34により、互いに電気的に接続される。吸着領域R1〜R4内の第2電極18bは裏面電極20上に形成され、配線34とは異なる配線36により、互いに電気的に接続される。異なる吸着領域R1〜R4間の第1電極18a間は互いに電気的に分離され、吸着領域R1〜R4間の第2電極20a間は互いに電気的に分離される。これにより、変形例1と同様に、制御部24は、吸着するチップに対応する第1電極18aに正電圧を、第2電極18bに負電極を同時に印加することができる。
【0035】
変形例1および2のように、第1配線21aまたは34は、複数の吸着領域R1〜R4それぞれにおいて、複数の第1電極18aを互いに接続する。第2配線21bまたは36は、複数の吸着領域R1〜R4それぞれにおいて、複数の第2電極18bを互いに接続する。これにより、制御部24は、吸引するチップに対応する複数の第1電極18aに正電圧を同時に印加することができる。また、吸引するチップに対応する複数の第2電極18bに負電極を同時に印加することができる。このように、同じ吸着領域R1〜R4内においては、複数の第1および第2電極18aおよび18bが共通に制御される。
【0036】
これら変形例1および2によれば、静電チャックと制御部24を接続する配線22および制御部24内の電圧印加用電源の数を減ずることができ、静電チャック装置の簡略化を実現できる。また、複数の第1電極18aおよび複数の第2電極18bを備えることは、その吸着領域内における吸着力の均一性に寄与する。すなわち、吸着対象であるチップの導電性が低い場合、吸着力は第1電極18aと第2電極18bの間(ギャップ)における静電力で決定される。そこで、第1電極18aと第2電極18bを複数設け、吸着領域内に多数のギャップが配置されるようにすることで、吸着力の均一性を向上するのである。
【実施例2】
【0037】
実施例2は実施例1に係る静電チャックを用いた半導体装置の製造方法の例である。図11(a)から図18(c)は実施例2に係る半導体装置の製造方法を示す断面図である。図11(a)のように、基板50上に複数の半導体素子61が形成されている。基板50は、例えばシリコン基板である。半導体素子61は、例えば窒化物半導体からなるFET(Field Effect Transistor)である。基板50上に、半導体層58として、例えば膜厚が0.1μmのAlN層51、AlN層51上に例えば膜厚が2μmのアンドープGaN層52、GaN層52上に、例えば膜厚が25nmのAlGaN層53(Al組成比は例えば0.25)がMOVPE(Metal Organic Vapor Phase Epitaxy)法を用い順次積層されている。AlGaN層53上に、例えば基板50側からTiおよびAlからなるソース電極55およびドレイン電極57、例えば基板50側からNiおよびAuからなるゲート電極56が形成されている。半導体素子61間の半導体層58はエッチングなどによって除去されており、これにより複数の半導体素子61が、その側面を互いに離間した状態で、基板50上に保持されることになる。半導体層58、ソース電極55、ドレイン電極57およびゲート電極56を覆うように保護膜54として窒化シリコン膜が形成されている。半導体素子61上には、例えばポリイミド等の絶縁膜からなる保護膜62が形成されている。なお、窒化物半導体としては、例えばGaN、AlN、InN、AlGaN、InGaN、AlInGaNまたはAlInNを用いることができる。
【0038】
図11(b)のように、以降は、半導体素子61の内部構造を省略して図示する。半導体素子61は、間隔P1で配列されている。間隔P1は例えば300μm以下である。図11(c)のように、半導体素子61および保護膜62を覆うように仮固定剤64としてワックスを用い、半導体素子61を基板66に仮固定する。仮固定剤64は、フッ硝酸に不溶でありかつ有機溶剤に可溶であることが好ましく、例えばテルペンフェノール樹脂を用いることができる。基板66は、フッ硝酸および有機溶剤に不溶であることが好ましく、例えばサファイア基板を用いることができる。
【0039】
図11(d)のように、基板50をフッ硝酸に浸すと、シリコン基板はエッチングされる。このとき、半導体層58および仮固定剤64は溶解しない。これにより、半導体素子61を含む半導体チップ60が形成される。半導体チップ60は、基板66に仮固定される。このとき、半導体チップ60の間隔P1は、図11(b)の半導体素子61と同じ間隔P1を維持できる。
【0040】
図12(a)のように、半導体チップ60および仮固定剤64の下面に仮固定剤68を塗布する。仮固定剤68は、水に可溶であり、かつ有機溶剤に不溶であることが好ましく、例えばポリビニルアルコールを用いることができる。図12(b)のように、仮固定剤68を基板70上に貼り付ける。基板70は、水および有機溶剤に不溶であることが好ましく、例えばシリコン基板またはサファイア基板を用いることができる。
【0041】
図12(c)のように、仮固定剤64を有機溶剤に浸す。これにより、仮固定剤64が溶解し、基板66を剥離することができる。半導体チップ60の下面を仮固定剤68を介し基板70に仮固定することができる。このとき、半導体チップ60の間隔P1は、図11(b)と同じ間隔P1を維持できる。以上のように基板50上に形成された半導体チップ60を基板70上に、半導体チップ60の間隔P1を変えず移載することができる。なお、仮固定剤64を有機溶剤に浸す前に、仮固定剤64を仮固定剤68が変質しない範囲で加熱することにより、仮固定剤64を溶融させ、基板66を剥離する。その後、半導体チップ60等に付着した仮固定剤64を有機溶剤を用い洗浄する。このようにして、基板66を剥離することもできる。
【0042】
図12(d)のように、半導体チップ60の上面側から仮固定剤72を用い基板74を仮固定する。仮固定剤72としては、水に耐性があればよく、簡便なものを用いることができる。例えば、仮固定剤72として、紫外線剥離粘着剤または熱剥離粘着剤が付着したシートを用いることができる。基板74としては、水に耐性があればよく、サファイア基板を用いることができる。サファイア基板は紫外線を透過させるため、仮固定剤72として、紫外線剥離粘着剤が付着したシートを用いる場合、基板74としてサファイア基板を用いることが好ましい。
【0043】
図13(a)のように、仮固定剤68を水に浸す。これにより、仮固定剤68が溶解し、基板70を剥離することができる。水を加熱することにより、仮固定剤68の溶解速度を速めることもできる。半導体チップ60の上面を仮固定剤72を介し基板74に仮固定することができる。このとき、半導体チップ60の間隔P1は、図11(b)と同じ間隔P1を維持できる。
【0044】
図13(b)のように、半導体チップ60の下面を基板76に貼り付ける。基板76は実施例1に係る静電チャックである。基板76内には正電圧が印加される第1電極18aと負電圧が印加される第2電圧18bとが設けられている。第1電極18aと第2電極18bとに電圧を印加する、または、しないことにより半導体チップ60を個別に吸着または剥離することができる。第1電極18aと第2電極18bとに電圧を印加することにより、全ての半導体チップ60を吸着する。なお、図13(b)においては、半導体チップ60が1つにつき一対の第1電極18aおよび第2電極18bが設けられているが、半導体チップ60が1つにつき複数の第1電極18aおよび複数の第2電極18bが設けられていてもよい。
【0045】
図13(c)のように、基板74を介し紫外線を仮固定剤72に照射する。これにより、基板74を剥離する。半導体チップ60の上面を基板76に仮固定することができる。このとき、半導体チップ60の間隔P1は、図11(b)と同じ間隔P1を維持できる。
【0046】
図13(d)のように、ピックアップ装置78が半導体チップ60aをピックアップする。ピックアップ装置78は実施例1に係る静電チャックである。半導体チップ60aに対応するピックアップ装置78の第1電極18aに正電圧を第2電極18bに負電圧を印加する。ピックアップする半導体チップ60a以外の半導体チップ60に対応する第1電極18aおよび第2電極18bには電圧を印加しない(例えば、0Vを印加する)。一方、半導体チップ60aに対応する基板76の第1電極18aおよび第2電極18bには電圧を印加しない(例えば0Vを印加する)。つまり、ピックアップ装置78が半導体チップ60aをピックアップする時は、基板76の吸着が解除されている状態である。ピックアップする半導体チップ60a以外の半導体チップ60に対応する第1電極18aおよび第2電極18bにはそれぞれ正電圧および負電圧を印加した状態である。これにより、半導体チップ60aがピックアップできる。ピックアップ装置78は、半導体チップ60のうち所定周期(間隔P2)で半導体チップ60aをピックアップする。
【0047】
このように基板76の吸着力を選択的に低減することにより、半導体チップ60を選択的にピックアップすることが容易になる。また、ピックアップ装置78が吸着力を選択的に発生させることにより、半導体チップ60の間隔を任意に制御することができる。このように基板76における吸着力の選択的な低減および、ピックアップ装置78による吸着力の選択的な発生を組み合わせることで、必要な半導体チップ60を精度良くピックアップできる効果が発揮される。もちろん、基板76における吸着力の選択的な低減のみを行い、ピックアップ自体は、たとえば貼着テープを貼り付けることで実施すれば、その貼着テープに任意の間隔(間隔P2)で複数の半導体チップ60を移すことが可能である。また、たとえば複数の半導体チップ60を貼着テープに貼り付けた状態を用意し、ピックアップ装置78による吸着力の選択的な発生によって、任意の間隔(間隔P2)で複数の半導体チップ60をピックアップすることも可能である。
【0048】
図14(a)のように、ピックアップ装置78は、基板80上に半導体チップ60aを移載する。基板80は実施例1に係る静電チャックである。半導体チップ60aに対応するピックアップ装置78の第1電極18aおよび第2電極18bに電圧を印加しない(例えば、0Vを印加する)。半導体チップ60aに対応する基板80の第1電極18aおよび第2電極18bにはそれぞれ正電圧および負電圧を印加する。半導体チップ60a以外の領域の第1電極18aおよび第2電極18bには電圧を印加しない(例えば、0Vを印加する)。これにより、基板80に半導体チップ60aを貼り付けることができる。このとき、半導体チップ60aの間隔P2は、図13(d)と同じ間隔P2を維持できる。
【0049】
図14(b)のように、図13(d)と同様に、ピックアップ装置78が半導体チップ60のうち所定周期(間隔P2)で半導体チップ60bをピックアップする。図14(c)のように、図14(a)と同様に、基板80に半導体チップ60bを貼り付ける。このとき、半導体チップ60bの間隔P2は、図14(b)と同じ間隔P2を維持できる。また、この際、ピックアップ装置18の基板80上での位置合わせを適宜行なうことにより、半導体チップ60aと半導体チップ60bとも間隔P2となるように半導体チップ60bを基板80に貼り付けることも可能である。
【0050】
図14(d)のように、仮固定剤82を介し基板84を半導体チップ60aおよび60b上に仮固定する。仮固定剤82としては紫外線の照射により硬化する材料を用いることが好ましい。例えば、仮固定剤82としてホットメルト型の紫外線硬化樹脂を用いる。基板86としては紫外線を透過するものを用いることが好ましい。基板86として、例えばサファイア基板を用いる。仮固定剤82を基板86の下面に塗布し、保護膜62の上面に仮固定剤82を載せる。基板86を介して紫外線を仮固定剤82に照射する。これにより、半導体チップ60aおよび60bは、仮固定剤82を介し基板86に仮固定される。このとき、半導体チップ60aおよび60bの間隔P2は、図14(c)と同じ間隔P2を維持できる。
【0051】
半導体チップ60aおよび60bは下面が揃っていることが好ましい。しかし、保護膜62の膜厚にばらつきがあると、半導体チップ60aおよび60bは下面が揃わなくなる。半導体チップ60aおよび60bの下面が揃っていない場合は、以下のように、半導体チップ60aおよび60bを基板84に貼り付けることにより、半導体チップ60aおよび60bの下面を揃えることができる。
【0052】
仮固定剤82を基板86下面に塗布する。仮固定剤82の厚さは、保護膜62の膜厚のばらつきの1から2倍程度であって、保護膜62の最小の膜厚より薄い程度とする。半導体チップ60aおよび60bの上方に、仮固定剤82が保護膜62にめり込むように基板84を配置する。基板86を介し紫外線を仮固定剤82に照射する。仮固定剤82が硬化し、保護膜62が基板86に仮固定される。保護膜62の膜厚のばらつきは、仮固定剤82により吸収できるため、半導体チップ60aおよび60bの下面は同一面となる。
【0053】
図15(a)のように、基板80の全ての第1電極18aおよび第2電極18bに0Vを印加することにより、基板80を剥離する。
【0054】
図15(b)のように、半導体チップ60aおよび60bの下面を基板86に接合する。基板86としては、例えば高抵抗のシリコン基板を用いることができる。このとき、半導体チップ60aおよび60bの間隔P2は、図14(c)と同じ間隔P2を維持できる。接合方法としては、例えば表面活性化接合法(surface activation bonding)を用いることができる。表面活性化接合法においては、例えば10−6Pa以下の超高真空中において、半導体チップ60aおよび60bの下面と基板86の上面とにそれぞれArイオン等のイオンを照射する。これにより、半導体チップ60aおよび60bの下面と基板86の上面とが活性化する。半導体チップ60aおよび60bの下面と基板86の上面とを密着させることにより、半導体チップ60aおよび60bの下面と基板86の上面とが接合する。表面活性化接合法を用いることにより、半導体チップ60aおよび60bを常温において接合できる。このため、仮固定剤82の選択の範囲が広がる。また、接合後の熱歪みが発生しない。
【0055】
図15(c)のように、仮固定剤82を例えば80℃に加熱し、仮固定剤82の粘着力を小さくし、基板84を剥離する。図15(d)のように、アルコール等の有機溶剤に浸すことにより、仮固定剤82を除去する。なお、仮固定剤82として、有機溶剤に可溶な紫外線硬化樹脂を用いることにより、図15(c)および図15(d)の工程をアセトン等の有機溶剤に浸すだけで行なうこともできる。
【0056】
図16(a)のように、酸素アッシングすることにより、保護膜62を除去する。図16(b)のように、基板86上に半導体チップ60を覆うように絶縁膜88を形成する。絶縁膜88として、例えば膜厚が300nmの窒化シリコン膜を用いることができる。図16(c)のように、絶縁膜88に開口90を形成する。
【0057】
図17(a)のように、フォトリソグラフィ法を用い開口93を有するフォトレジスト91を形成する。図17(b)のように、蒸着法およびリフトオフ法を用い、開口93内に配線92を形成する。配線92は、めっき法を用いて形成してもよい。配線92としては、例えばAu等の金属を用いることができる。図17(c)のように、ダイシング法を用い基板86を切断する。これにより、基板86を半導体チップ60が1つずつ搭載されたチップ94に個片化することができる。
【0058】
図18(a)は,図11(a)における半導体チップ60の平面図、図18(b)は、図17(c)におけるチップ94の平面図である。図18(a)のように、半導体チップ60の上面にソース電極55、ドレイン電極57およびゲート電極56が形成されている。ゲート電極56は一方向に延伸するフィンガ56aとフィンガ56aに接続するパッド56bを有する。ソース電極55およびドレイン電極57はフィンガ56aを挟むようにが形成されている。なお、図18(a)において、保護膜62は図示していない。
【0059】
図18(b)のように、チップ96の基板86上に半導体チップ60が搭載されている。半導体チップ60のソース電極55、ドレイン電極57およびゲート電極56等の電極にそれぞれ接続される配線92が形成されている。配線92は、基板86上にソース電極55、ドレイン電極57およびゲート電極56にそれぞれ接続されたパッド92a、92cおよび92bを有する。
【0060】
図19(a)から図20は、基板76から基板80への半導体チップ60の移載の例を示す平面図である。図19(a)のように、基板76上に半導体チップ60が配列している(図13(c)に対応する)。半導体チップ60の配列間隔は、間隔P1である。基板76上の半導体チップ60のうち間隔P2の半導体チップ60aをピックアップ装置78を用い同時にピックアップする(図13(d)に対応する)。図20のように、基板80上に、間隔P2で配列した半導体チップ60aを貼り付ける(図14(a)に対応する)。図20の破線は、一回のピックアップにより、移載される基板80上の範囲を示している。
【0061】
図19(b)のように、ピックアップ装置78を用い、半導体チップ60aの隣の半導体チップ60bを同時にピックアップする。図20のように、基板80上に半導体チップ60bを貼り付ける。このとき、後の工程上で必要があるときは、半導体チップ60aと60bとの間隔が(P2)となるように半導体チップ60bを貼り付けてもよい。図19(c)のように、ピックアップ装置78を用い、半導体チップ60bの隣の半導体チップ60cをピックアップする。図20のように、半導体チップ60cを基板80上に貼り付ける。また、図19(d)の工程の後、必要に応じて、半導体チップ60bと60cとの間隔が(P2)となるように半導体チップ60cを貼り付けることもできる。このようにして、基板76上に間隔P1で配列されていた半導体チップ60を基板80上に間隔P2で配列させる。なお、基板76上の半導体チップ60の配列間隔は、縦方向と横方向で異なっていてもよい。また、基板80上の半導体チップ60の配列間隔は、縦方向と横方向で異なっていてもよい。
【0062】
実施例2によれば、図13(c)のように、実施例1に係る静電チャックを含む基板76(第1基板)が、第1間隔P1(所定の間隔)で配列された複数の半導体チップ60を吸着する。基板76の吸着力を制御し、複数の半導体チップ60のうち第1間隔P1より広い第2間隔P2で複数の半導体チップ60aに対する吸着力を低減する。図13(d)および図19(a)のように、実施例1に係る静電チャックを含むピックアップ装置78が複数の半導体チップ60のうち第2間隔P2の複数の半導体チップ60a(吸着力が低減された半導体チップ)を同時にピックアップする。図16(a)のように、第2間隔P2の複数の半導体チップ60aおよび60bを基板86(第2基板)に同時に貼り付ける。これにより、第1間隔P1で配列された半導体チップ60を、基板86に第2間隔P2で配列させることができる。第2間隔P2は、第1間隔P1の整数倍であることが好ましい。
【0063】
第1間隔P1で配列された半導体チップ60を、第2間隔P2で配列させるためには、部分的に真空吸引可能な真空チャックを用いることも考えられる。しかしながら、真空チャックには、吸引孔を設けることとなる。例えば、半導体チップ60の大きさが300μm×300μm以下のように小さい場合、吸引孔が小さくなる。これにより、吸引孔の気流のコンダクタンスが低下して、半導体素子の吸引力を十分確保することが難しい。
【0064】
また、半導体素子を紫外線剥離樹脂を用い基板に仮固定し、紫外線を半導体素子毎に個別に照射する方法も考えられる。しかしながら、紫外線の照射は基板を透過して行なうため、紫外線を照射する領域を小さくすることが難しい。
【0065】
これに対し、実施例1に係る静電チャックであれば、電極18の面積が小さくなっても、半導体素子に加わる単位面積あたりの吸引力は、半導体素子に加わる電界値で決まる。電極18に印加する配線は、大電流を流すわけではないため細くできる。また、電極18は、実施例1のようにフォトリソグラフィ技術および蒸着法等の半導体プロセスを応用して形成すれば半導体素子に対し十分小さく形成できる。このように、静電チャックを用いる方法は、半導体素子が小さい場合特に有効である。例えば、半導体チップの大きさが300μm×300μm以下の場合、特に有効である。
【0066】
また、図17(a)、図17(b)及び図18(b)のように、基板86(第2基板)上の第2間隔P2の複数の半導体チップ60が貼り付けられた領域以外に外部と接続するためのパッド92a〜92cを形成し、半導体チップ60に形成された半導体素子とパッド92a〜92cとを接続する配線92を例えば半導体プロセスを用い形成する。パッドの形成と配線の形成とは同時に行なわれてもよいし、別工程で行なわれてもよい。これにより、図11(a)のように、パッドを有さない半導体チップを基板50上に形成し、図15(d)のように、別に準備した基板86(第2基板)に半導体チップ60を貼り付け、パッドは基板86上に形成することができる。これにより、例えば高価な窒化物半導体はデバイス領域のみに使用し、パッドは安価な例えばシリコン基板上に形成することができる。また、半導体層58をエピタキシャル成長する基板50は、熱伝導性は低いが窒化物半導体を成長し易いシリコン基板を用い、半導体チップ60を貼り付ける基板86は、熱伝導性の高く安価な多結晶SiC基板とすることができる。このように、半導体層を成長する基板の選択を広くすることができる。
【0067】
さらに、図11(b)のように、基板50(第3基板)上に第1間隔P1で配列された複数の半導体チップ60を形成する。図11(c)のように、複数の半導体チップ60が第1間隔P1を保った状態で、基板66(第4基板)が複数の半導体チップ60の上面を支持する。図11(d)のように、基板66が複数の半導体チップ60を支持した状態で、基板50の少なくとも一部を除去する。すなわち、側面が互いに離間した複数の半導体素子61を基板50(第3基板)上に形成する工程と、基板50の厚みを減じる工程と、を実施することで、複数の半導体素子61を個別の半導体チップ60に分離する。これにより、第1間隔P1で配列された複数の半導体チップ60が形成される。これにより、半導体チップの間隔を保持した状態で、基板50の少なくとも一部を除去することができる。図11(d)においては、基板50を全て除去しているが、基板50の一部が残っていてもよい。
【0068】
さらに、図14(c)のように、実施例1の静電チャックを含む基板80(第5基板)が、ピックアップ装置78がピックアップした第2間隔P2の複数の半導体チップ60aおよび60bの下面を支持する。図15(a)のように、基板84(第6基板)が基板80(第5基板)から第2間隔P2の複数の半導体チップ60aおよび60bの上面を支持する。図15(b)のように、基板86(第2基板)には、基板84(第6基板)から第2間隔P2の複数の半導体チップ60aおよび60bが貼り付けられる。すなわち、実施例1の静電チャックを含む基板80(第5基板)を用意し、その吸着力を吸着対象となる半導体チップ60aおよび60bに対応させて選択的に制御し、ピックアップされた複数の半導体チップ60aおよび60bを基板80上に移載する。基板80上に配置された複数の半導体チップ60aおよび60bを基板84(第6基板)に同時に貼り付ける。基板84に貼り付けられた複数の半導体チップ60aおよび60bを基板86に貼り付ける。これにより、複数の半導体チップ60aおよび60bを同時に基板86に貼り付ける工程が実施される。このように、実施例1の静電チャックを含む基板80を用い、第2間隔P2を保持した状態で、半導体チップ60を基板86に貼り付けることができる。
【0069】
さらに、図13(d)および図14(b)のように、同じ基板76から第2間隔P2の複数の半導体チップ60aおよび60bを同時にピックアップする工程を複数行なうことができる。すなわち、複数の半導体チップ60aおよび60bを同時にピックアップする工程を複数回実行することで、所定の間隔P1よりも広い間隔P2で複数の半導体チップを配列することができる。これにより、図20のように、半導体チップ60a〜60cを第2間隔P2で配列させることができる。また、ピックアップする工程を複数行なう理由は、例えば、4インチ基板上に形成したチップを8インチの基板上に移載するときのように、チップをより大きい基板に移載する場合、複数回の移載が必要となるためである。
【実施例3】
【0070】
実施例3は、異なる半導体チップを基板に貼り付ける例である。図21(a)から図22は、実施例3における基板76から基板80への半導体チップ60の移載の例を示す平面図である。図21(a)のように、基板76aには、半導体チップ60dが間隔P1dで配列されている。図21(b)のように、基板76bには、半導体チップ60eが間隔P1eで配列されている。図21(c)のように、基板76cには、半導体チップ60fが間隔P1fで配列されている。基板76a、76bおよび76cは、実施例2の基板76と同様に、静電チャックを含む基板である。半導体チップ60d、60eおよび60fは、それぞれ例えばInPをベースとした半導体素子、GaAsをベースとした半導体素子、およびGaNをベースとした半導体素子である。
【0071】
図21(a)のように、基板76上の半導体チップ60dのうち間隔P2dの半導体チップ60dをピックアップ装置78を用い同時にピックアップする。図22のように、基板80上に、間隔P2dで配列した半導体チップ60dを貼り付ける。図21(b)のように、ピックアップ装置78を用い、間隔P2eの半導体チップ60eを同時にピックアップする。図22のように、基板80上に間隔P2eで配列した半導体チップ60eを貼り付ける。図21(c)のように、ピックアップ装置78を用い、間隔P2fの半導体チップ60fを同時にピックアップする。図22のように、基板80上に間隔P2fで配列した半導体チップ60fを貼り付ける。
【0072】
以上により、基板80上に、異なる半導体チップ60dから60fを貼り付けることができる。すなわち、基板76a(第1基板)が、間隔P1d(第1間隔)で配列された複数の半導体チップ60dを支持する。ピックアップ装置78が複数の半導体チップ60dのうち第2間隔P2dの複数の半導体チップを同時にピックアップする。第2間隔P2dの複数の半導体チップ60dを基板80(第2基板)に同時に貼り付ける。基板76b(別の第1基板)が、間隔P1e(別の第1間隔)で配列された複数の別の半導体チップ60eを支持する。ピックアップ装置78が複数の別の半導体チップ60eのうち第2間隔P2eの複数の別の半導体チップを同時にピックアップする。第2間隔P2eの複数の別の半導体チップ60eを第2基板80に同時に貼り付ける。基板76c(別の第1基板)が、間隔P1f(別の第1間隔)で配列された複数の別の半導体チップ60fを支持する。ピックアップ装置78が複数の別の半導体チップ60fのうち第2間隔P2fの複数の別の半導体チップを同時にピックアップする。第2間隔P2fの複数の別の半導体チップ60fを第2基板80に同時に貼り付ける。
【0073】
このように、第1間隔P1で配列された複数の半導体チップ60d〜60fの組が複数用意され、複数の半導体チップを同時にピックアップする工程を複数の組の半導体チップに対してそれぞれ実行し、共通の基板80(第2基板)上に複数の組からピックアップされた複数の半導体チップ60d〜60fを貼り付ける。これにより、異なる機能の半導体チップを一つの基板80に集積化することができる。例えば、基板80として高抵抗かつ高熱伝導なシリコン基板を用いることにより、半導体チップ60dから60f間のアイソレーションを向上させ、かつ熱放散の良好な半導体装置を製造できる。なお、間隔P1dからP1fは同じでもよい。また間隔P2dからP2fは同じでもよい。
【0074】
実施例2および3の基板80として、例えばSiC基板、AlN基板またはSi基板を用いることができる。SiC基板およびAlN基板としては例えばそれぞれ多結晶SiC基板およびAlN基板を用いることができる。これにより、安価でかつ熱伝導性のよい基板を用いることができる。
【0075】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0076】
18 表面電極
18a 第1電極
18b 第2電極
24 制御部
21a、34 第1配線
21b、36 第2配線
60 半導体チップ
61 半導体素子
50、66、70、76、80、84、86 基板
78 ピックアップ装置
【技術分野】
【0001】
本発明は、静電チャックおよび半導体装置の製造方法に関し、例えば複数の静電部を有する静電チャックおよび静電チャックを用いた半導体装置の製造方法に関する。
【背景技術】
【0002】
例えば、窒化ガリウム(GaN)等の窒化物半導体を用いた窒化物半導体デバイスは、例えば高周波かつ高出力で動作するパワー素子として用いられている。窒化物半導体デバイスの半導体層は、例えばSiC基板上に形成される。窒化物半導体デバイス等が形成された半導体チップには、デバイスとして動作する領域と、ワイヤボンディング等を行なうパッド領域とが設けられている。
【0003】
特許文献1および2には、ウエハ状態で形成した半導体チップを、他の基板に移載する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平6−118441号公報
【特許文献2】特開平6−167721号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
パッド領域等のデバイスとして動作しない領域は、例えば単結晶SiC基板等の高価な基板に形成しなくともよい。そこで、デバイス領域が形成された半導体チップを第1基板上に形成し、半導体チップを第2基板に移載することが考えられる。しかしながら、第1基板上に第1間隔で配列された半導体チップを、第2基板上に第2間隔で配列されるように移載することは容易ではない。
【0006】
本発明は、上記課題に鑑みなされたものであり、表面の一部でチップ等を吸着することが可能な静電チャックを提供すること、または、半導体チップ等を、配列を異ならせて移載する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明は、静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備することを特徴とする静電チャック装置である。本発明によれば、静電チャックの表面の一部でチップ等を吸着することが可能となる。
【0008】
上記構成において、前記複数の吸着領域それぞれには、正電圧が印加される複数の第1電極と負電圧が印加される複数の第2電極とが設けられてなり、同じ吸着領域内においては、これら複数の第1および第2電極が共通に制御される構成とすることができる。
【0009】
本発明は、上記静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。
【0010】
本発明は、上記静電チャックを含むピックアップ装置により、所定の間隔で配列された複数の半導体チップから、前記所定の間隔よりも広い間隔で複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。
【0011】
本発明は、上記静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、上記静電チャックを含むピックアップ装置により、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。
【0012】
上記構成において、前記第2基板上には外部と接続するためのパッドが設けられてなり、前記複数の半導体チップを貼り付けた後、前記パッドと前記複数の半導体チップとの間を接続する配線を形成する工程を実施する構成とすることができる。
【0013】
上記構成において、前記所定の間隔で配列された前記複数の半導体チップは、側面が互いに離間した複数の半導体素子を第3基板上に形成する工程と、前記第3基板の厚みを減じる工程を実施することで、前記複数の半導体素子を個別の半導体チップに分離することにより形成される構成とすることができる。
【0014】
上記構成において、前記複数の半導体チップを同時に第2基板に貼り付ける工程は、上記静電チャックを含む第5基板を用意し、その吸着力を吸着対象となる半導体チップに対応させて選択的に制御し、前記ピックアップされた複数の半導体チップを前記第5基板上に移載する工程と、前記第5基板上に配置された前記複数の半導体チップを第6基板に同時に貼り付ける工程と、前記第6基板に貼り付けられた前記複数の半導体チップを前記第2基板に貼り付ける工程と、により実施される構成とすることができる。
【0015】
上記構成において、前記複数の半導体チップを同時にピックアップする工程を複数回実行することで、前記所定の間隔よりも広い間隔で複数の半導体チップを配列する工程と、前記複数の半導体チップを、同時に前記第2基板上に貼り付ける工程と、を含む構成とすることができる。
【0016】
上記構成において、前記所定の間隔で配列された複数の半導体チップの組が複数用意され、前記複数の半導体チップを同時にピックアップする工程を前記複数の組の半導体チップに対してそれぞれ実行し、共通の前記第2基板上に前記複数の組からピックアップされた複数の半導体チップを貼り付ける構成とすることができる。
【0017】
上記構成において、前記半導体チップは窒化物半導体であり、前記第2基板はAlN基板、SiC基板またはSi基板である構成とすることができる。
【発明の効果】
【0018】
本発明によれば、表面の一部でチップ等を吸着することが可能な静電チャックを提供すること、または、半導体チップ等を、配列を異ならせて移載する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0019】
【図1】図1(a)は、実施例1に係る静電チャックの平面図、図1(b)は、図1(a)のA−A断面図である。
【図2】図2(a)および図2(b)は、実施例1に係る静電チャックの動作を説明する図である。
【図3】図3(a)および図3(b)は、実施例1に係る静電チャックの製造方法を示す図(その1)である。
【図4】図4(a)および図4(b)は、実施例1に係る静電チャックの製造方法を示す図(その2)である。
【図5】図5は、実施例1に係る静電チャックの製造方法を示す図(その3)である。
【図6】図6は、実施例1に係る静電チャックの製造方法を示す図(その4)である。
【図7】図7(a)および図7(b)は、実施例1の変形例1に係る静電チャックを示す図(その1)である。
【図8】図8は、実施例1の変形例1に係る静電チャックを示す図(その2)である。
【図9】図9(a)および図9(b)は、実施例1の変形例2に係る静電チャックを示す図(その1)である。
【図10】図10は、実施例1の変形例2に係る静電チャックを示す図(その2)である。
【図11】図11(a)から図11(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その1)である。
【図12】図12(a)から図12(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その2)である。
【図13】図13(a)から図13(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その3)である。
【図14】図14(a)から図14(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その3)である。
【図15】図15(a)から図15(d)は、実施例2に係る半導体装置の製造方法を示す断面図(その4)である。
【図16】図16(a)から図16(c)は、実施例2に係る半導体装置の製造方法を示す断面図(その5)である。
【図17】図17(a)から図17(c)は、実施例2に係る半導体装置の製造方法を示す断面図(その6)である。
【図18】図18(a)は、図11(a)における半導体チップ60の平面図、図18(b)は、図17(c)におけるチップ94の平面図である。
【図19】図19(a)から図19(d)、基板76から基板80への半導体チップの移載の例を示す平面図(その1)である。
【図20】図20は、基板76から基板80への半導体チップの移載の例を示す平面図(その2)である。
【図21】図21(a)から図21(c)は、実施例3における基板76から基板80への半導体チップの移載の例を示す平面図(その1)である。
【図22】図22は、実施例3における基板76から基板80への半導体チップの移載の例を示す平面図(その2)である。
【発明を実施するための形態】
【0020】
以下、図面を参照し本発明の実施例について説明する。
【実施例1】
【0021】
実施例1は静電チャックの例である。図1(a)は実施例1に係る静電チャックの平面図、図1(b)は図1(a)のA−A断面図である。図1(a)のように、Y方向に絶縁層12および14が交互に配列している。絶縁層12および14上に表面電極18がX方向およびY方向にマトリックス状に配列している。表面電極18は、正電圧が印加される第1電極18aと負電極が印加される第2電極18bを含む。第1電極18aと第2電極18bとは交互に配列されている。例えば、第1電極18aに隣接する電極18は、第2電極18bであり、第2電極18bに隣接する電極18は、第1電極18aである。図1(b)のように、絶縁層12および14をZ方向に上下に貫通する電極16が形成されている。電極16の上下面にはそれぞれ裏面電極20および表面電極18が形成されている。絶縁層12および14の表面(図1(b)では下面)に電極18を覆うように絶縁膜23が形成されている。なお、図1(a)において絶縁膜23は図示していない。裏面電極20はそれぞれ配線22により制御部24に接続されている。
【0022】
図2(a)および図2(b)は、実施例1に係る静電チャックの動作を説明する図である。図2(a)は静電チャックの平面図、図2(b)は静電チャックの断面図である。静電チャックには、複数の吸着領域R1〜R4が形成されている。吸着領域R1〜R4の大きさは、吸着するチップ等の物体の大きさに対応し設定される。また、吸着領域の数は、吸着するチップ等の物体の数により設定される。それぞれの吸着領域R1〜R4は、電圧が印加されることにより静電引力を発生させる電極18を有している。制御部24は、複数の吸着領域R1〜R4内の電極18に、それぞれ独立に静電引力を発生させる。制御部24が吸着領域R3内の表面電極18に正電圧または負電圧を印加することにより、第1電極18aが正に帯電し、第2電極18bが負に帯電する。これにより、静電引力が発生し、電圧を印加した静電チャックの表面にチップ26が吸着される。実施例1においては、電極18aと18bとの距離が近く、絶縁膜23が薄い。さらに、吸引するチップが小さい。このため、第1電極18aおよび第2電極18bに印加される電圧は100V以下と小さくとも、チップ26に作用する電界は十分大きくなり、かつチップが小さく軽いことと相まって、チップを吸着するために十分な静電引力を発生させることができる。その他の構成は図1(a)および図1(b)と同じであり説明を省略する。
【0023】
実施例1に係る静電チャックにおいては、制御部24が複数の吸着領域R1〜R4内の電極18に、それぞれ独立に電圧を印加する。これにより、複数の吸着領域R1〜R4内の電極18に、それぞれ静電引力を発生させる。また、複数の吸着領域R1〜R4内の電極18に、それぞれ静電引力を発生させない。これにより、複数の吸着領域R1〜R4に、それぞれ独立にチップを吸着させることができる。また、複数の吸着領域R1〜R4に、それぞれ独立にチップを剥離することができる。このように、静電チャックの表面の一部でチップを吸着および剥離させることができる。制御部24は、例えば、電圧生成回路、電圧供給回路およびマイクロプロセッサを有している。電圧生成回路は、電極18に印加する電圧を生成する。電圧供給回路は、マイクロプロセッサの指示により、電圧生成回路が生成した電圧を任意の電極18に印加する。
【0024】
図3(a)から図6は、実施例1に係る静電チャックの製造方法を示す図である。図3(a)は絶縁層12の平面図、図3(b)は側面図である。図3(a)および図3(b)のように、例えばガラス等の絶縁層12がXZ平面に設けられる。絶縁層12上に、例えばAuまたはAl等の金属膜を蒸着法およびリフトオフ法を用い形成する。これにより、絶縁層12上にZ方向に延伸する複数の電極16を形成する。絶縁層12の膜厚は例えば50〜200μm、電極16の膜厚は例えば1μmである。
【0025】
図4(a)および図4(b)は側面図である。図4(a)のように、絶縁層12上に電極16を覆うように絶縁層14を形成する。絶縁層14は、例えば膜厚が10μmのポリイミド樹脂であり、塗布およびキュアすることにより形成することができる。電極16のX方向の間隔は例えば絶縁層12および絶縁層14の合計の膜厚程度とする。図4(b)のように、電極16および絶縁層14が形成された絶縁層12をY方向に積層し貼り合わせる。電極16は、ほぼ正方形のマトリックス状に設けられる。なお、電極16のX方向の間隔およびY方向の間隔は、吸引するチップの大きさ等に合わせ設定することができる。
【0026】
図5は、絶縁層12および14の平面図である。図5のように、Y方向に積層された絶縁層12および14をXY平面で切断する。切断は例えばダイシング法を用い、切断する幅は、例えば500μmとする。切断後、断面を研磨する。これにより、切断されたXY平面の断面を上下面とした場合、電極16がZ方向に延伸する板が形成される。
【0027】
図6は、XZ平面の断面図である。図6のように、絶縁層12および14の表面および裏面に表面電極18および裏面電極20を形成する。表面電極18および裏面電極20は、電極16にそれぞれ接するように形成する。表面電極18および裏面電極20は、例えばAlまたはAu等の金属膜であり、蒸着法およびリフトオフ法を用い形成する。表面側には、更に絶縁膜23を形成し、裏面電極20それぞれに制御部24に接続する配線22を接続する。以上により、図1(a)および図1(b)に示した静電チャックが完成する。
【0028】
図7(a)から図8は、実施例1の変形例1に係る静電チャックを示す図である。図7(a)は断面図、図7(b)は上面図(裏面から見た図)、図8は下面図(表面から見た図)である。なお、図8において、絶縁膜23は図示していない。図7(a)のように、裏面電極20には、チップに対応する領域毎に、正電圧を印加する配線22aと負電圧を印加する配線22bとの一対の配線が接続されている。
【0029】
図8のように、表面電極18を形成する際に、負電圧が印加される電極18bを互いに電気的に接続する配線21bを表面電極18と同じ金属を用い形成する。吸着領域R1〜R4内において、電極18bは配線21bを介し共通に接続されている。吸着領域R1〜R4間の電極18bは互いに電気的に分離されている。
【0030】
図7(b)のように、裏面電極20を形成する際に、正電圧が印加される電極20aを互いに電気的に接続する配線21aを形成する。吸着領域R1〜R4内において、電極20aは配線21aを介し共通に接続されている。吸着領域R1〜R4間の電極20aは互いに電気的に分離されている。
【0031】
以上のように、吸着領域R1〜R4内の第1電極18aは、表面電極18および裏面電極20のいずれか一方と同時に形成された配線21aまたは21bにより、互いに電気的に接続される。吸着領域R1〜R4内の第2電極18bは表面電極18および裏面電極20の他方と同時に形成された配線21aまたは21bにより、互いに電気的に接続される。異なる吸着領域R1〜R4間の第1電極18a間は互いに電気的に分離され、吸着領域R1〜R4間の第2電極20a間は互いに電気的に分離される。これにより、制御部24は、吸引するチップに対応する第1電極18aに正電圧を、第2電極18bに負電極を同時に印加することができる。
【0032】
図9(a)から図10は、実施例1の変形例2に係る静電チャックを示す図である。図9(a)は断面図、図9(b)は配線36の平面図、図10は配線34の平面図である。図9(a)のように、絶縁層12および14上に絶縁膜28から30が形成されている。絶縁膜28から30は例えばポリイミドである。絶縁膜28から30をそれぞれ貫通するコンタクト配線31から33が形成されている。絶縁膜28と絶縁膜29との間には、配線34が形成されている。絶縁膜29と絶縁膜30との間には、配線36が形成されている。絶縁膜30上には電極38が形成されている。
【0033】
図9(b)は配線36を示す図である。図9(b)のように、吸着領域R1〜R4内において、電極18bは配線36を介し共通に接続されている。吸着領域R1〜R4間の電極18aは互いに電気的に分離されている。図10は配線34を示す図である。図10のように、吸着領域R1〜R4内において、電極18aは配線36を介し共通に接続されている。吸着領域R1〜R4間の電極18bは互いに電気的に分離されている。
【0034】
以上のように、吸着領域R1〜R4内の第1電極18aは、裏面電極20上に形成された配線34により、互いに電気的に接続される。吸着領域R1〜R4内の第2電極18bは裏面電極20上に形成され、配線34とは異なる配線36により、互いに電気的に接続される。異なる吸着領域R1〜R4間の第1電極18a間は互いに電気的に分離され、吸着領域R1〜R4間の第2電極20a間は互いに電気的に分離される。これにより、変形例1と同様に、制御部24は、吸着するチップに対応する第1電極18aに正電圧を、第2電極18bに負電極を同時に印加することができる。
【0035】
変形例1および2のように、第1配線21aまたは34は、複数の吸着領域R1〜R4それぞれにおいて、複数の第1電極18aを互いに接続する。第2配線21bまたは36は、複数の吸着領域R1〜R4それぞれにおいて、複数の第2電極18bを互いに接続する。これにより、制御部24は、吸引するチップに対応する複数の第1電極18aに正電圧を同時に印加することができる。また、吸引するチップに対応する複数の第2電極18bに負電極を同時に印加することができる。このように、同じ吸着領域R1〜R4内においては、複数の第1および第2電極18aおよび18bが共通に制御される。
【0036】
これら変形例1および2によれば、静電チャックと制御部24を接続する配線22および制御部24内の電圧印加用電源の数を減ずることができ、静電チャック装置の簡略化を実現できる。また、複数の第1電極18aおよび複数の第2電極18bを備えることは、その吸着領域内における吸着力の均一性に寄与する。すなわち、吸着対象であるチップの導電性が低い場合、吸着力は第1電極18aと第2電極18bの間(ギャップ)における静電力で決定される。そこで、第1電極18aと第2電極18bを複数設け、吸着領域内に多数のギャップが配置されるようにすることで、吸着力の均一性を向上するのである。
【実施例2】
【0037】
実施例2は実施例1に係る静電チャックを用いた半導体装置の製造方法の例である。図11(a)から図18(c)は実施例2に係る半導体装置の製造方法を示す断面図である。図11(a)のように、基板50上に複数の半導体素子61が形成されている。基板50は、例えばシリコン基板である。半導体素子61は、例えば窒化物半導体からなるFET(Field Effect Transistor)である。基板50上に、半導体層58として、例えば膜厚が0.1μmのAlN層51、AlN層51上に例えば膜厚が2μmのアンドープGaN層52、GaN層52上に、例えば膜厚が25nmのAlGaN層53(Al組成比は例えば0.25)がMOVPE(Metal Organic Vapor Phase Epitaxy)法を用い順次積層されている。AlGaN層53上に、例えば基板50側からTiおよびAlからなるソース電極55およびドレイン電極57、例えば基板50側からNiおよびAuからなるゲート電極56が形成されている。半導体素子61間の半導体層58はエッチングなどによって除去されており、これにより複数の半導体素子61が、その側面を互いに離間した状態で、基板50上に保持されることになる。半導体層58、ソース電極55、ドレイン電極57およびゲート電極56を覆うように保護膜54として窒化シリコン膜が形成されている。半導体素子61上には、例えばポリイミド等の絶縁膜からなる保護膜62が形成されている。なお、窒化物半導体としては、例えばGaN、AlN、InN、AlGaN、InGaN、AlInGaNまたはAlInNを用いることができる。
【0038】
図11(b)のように、以降は、半導体素子61の内部構造を省略して図示する。半導体素子61は、間隔P1で配列されている。間隔P1は例えば300μm以下である。図11(c)のように、半導体素子61および保護膜62を覆うように仮固定剤64としてワックスを用い、半導体素子61を基板66に仮固定する。仮固定剤64は、フッ硝酸に不溶でありかつ有機溶剤に可溶であることが好ましく、例えばテルペンフェノール樹脂を用いることができる。基板66は、フッ硝酸および有機溶剤に不溶であることが好ましく、例えばサファイア基板を用いることができる。
【0039】
図11(d)のように、基板50をフッ硝酸に浸すと、シリコン基板はエッチングされる。このとき、半導体層58および仮固定剤64は溶解しない。これにより、半導体素子61を含む半導体チップ60が形成される。半導体チップ60は、基板66に仮固定される。このとき、半導体チップ60の間隔P1は、図11(b)の半導体素子61と同じ間隔P1を維持できる。
【0040】
図12(a)のように、半導体チップ60および仮固定剤64の下面に仮固定剤68を塗布する。仮固定剤68は、水に可溶であり、かつ有機溶剤に不溶であることが好ましく、例えばポリビニルアルコールを用いることができる。図12(b)のように、仮固定剤68を基板70上に貼り付ける。基板70は、水および有機溶剤に不溶であることが好ましく、例えばシリコン基板またはサファイア基板を用いることができる。
【0041】
図12(c)のように、仮固定剤64を有機溶剤に浸す。これにより、仮固定剤64が溶解し、基板66を剥離することができる。半導体チップ60の下面を仮固定剤68を介し基板70に仮固定することができる。このとき、半導体チップ60の間隔P1は、図11(b)と同じ間隔P1を維持できる。以上のように基板50上に形成された半導体チップ60を基板70上に、半導体チップ60の間隔P1を変えず移載することができる。なお、仮固定剤64を有機溶剤に浸す前に、仮固定剤64を仮固定剤68が変質しない範囲で加熱することにより、仮固定剤64を溶融させ、基板66を剥離する。その後、半導体チップ60等に付着した仮固定剤64を有機溶剤を用い洗浄する。このようにして、基板66を剥離することもできる。
【0042】
図12(d)のように、半導体チップ60の上面側から仮固定剤72を用い基板74を仮固定する。仮固定剤72としては、水に耐性があればよく、簡便なものを用いることができる。例えば、仮固定剤72として、紫外線剥離粘着剤または熱剥離粘着剤が付着したシートを用いることができる。基板74としては、水に耐性があればよく、サファイア基板を用いることができる。サファイア基板は紫外線を透過させるため、仮固定剤72として、紫外線剥離粘着剤が付着したシートを用いる場合、基板74としてサファイア基板を用いることが好ましい。
【0043】
図13(a)のように、仮固定剤68を水に浸す。これにより、仮固定剤68が溶解し、基板70を剥離することができる。水を加熱することにより、仮固定剤68の溶解速度を速めることもできる。半導体チップ60の上面を仮固定剤72を介し基板74に仮固定することができる。このとき、半導体チップ60の間隔P1は、図11(b)と同じ間隔P1を維持できる。
【0044】
図13(b)のように、半導体チップ60の下面を基板76に貼り付ける。基板76は実施例1に係る静電チャックである。基板76内には正電圧が印加される第1電極18aと負電圧が印加される第2電圧18bとが設けられている。第1電極18aと第2電極18bとに電圧を印加する、または、しないことにより半導体チップ60を個別に吸着または剥離することができる。第1電極18aと第2電極18bとに電圧を印加することにより、全ての半導体チップ60を吸着する。なお、図13(b)においては、半導体チップ60が1つにつき一対の第1電極18aおよび第2電極18bが設けられているが、半導体チップ60が1つにつき複数の第1電極18aおよび複数の第2電極18bが設けられていてもよい。
【0045】
図13(c)のように、基板74を介し紫外線を仮固定剤72に照射する。これにより、基板74を剥離する。半導体チップ60の上面を基板76に仮固定することができる。このとき、半導体チップ60の間隔P1は、図11(b)と同じ間隔P1を維持できる。
【0046】
図13(d)のように、ピックアップ装置78が半導体チップ60aをピックアップする。ピックアップ装置78は実施例1に係る静電チャックである。半導体チップ60aに対応するピックアップ装置78の第1電極18aに正電圧を第2電極18bに負電圧を印加する。ピックアップする半導体チップ60a以外の半導体チップ60に対応する第1電極18aおよび第2電極18bには電圧を印加しない(例えば、0Vを印加する)。一方、半導体チップ60aに対応する基板76の第1電極18aおよび第2電極18bには電圧を印加しない(例えば0Vを印加する)。つまり、ピックアップ装置78が半導体チップ60aをピックアップする時は、基板76の吸着が解除されている状態である。ピックアップする半導体チップ60a以外の半導体チップ60に対応する第1電極18aおよび第2電極18bにはそれぞれ正電圧および負電圧を印加した状態である。これにより、半導体チップ60aがピックアップできる。ピックアップ装置78は、半導体チップ60のうち所定周期(間隔P2)で半導体チップ60aをピックアップする。
【0047】
このように基板76の吸着力を選択的に低減することにより、半導体チップ60を選択的にピックアップすることが容易になる。また、ピックアップ装置78が吸着力を選択的に発生させることにより、半導体チップ60の間隔を任意に制御することができる。このように基板76における吸着力の選択的な低減および、ピックアップ装置78による吸着力の選択的な発生を組み合わせることで、必要な半導体チップ60を精度良くピックアップできる効果が発揮される。もちろん、基板76における吸着力の選択的な低減のみを行い、ピックアップ自体は、たとえば貼着テープを貼り付けることで実施すれば、その貼着テープに任意の間隔(間隔P2)で複数の半導体チップ60を移すことが可能である。また、たとえば複数の半導体チップ60を貼着テープに貼り付けた状態を用意し、ピックアップ装置78による吸着力の選択的な発生によって、任意の間隔(間隔P2)で複数の半導体チップ60をピックアップすることも可能である。
【0048】
図14(a)のように、ピックアップ装置78は、基板80上に半導体チップ60aを移載する。基板80は実施例1に係る静電チャックである。半導体チップ60aに対応するピックアップ装置78の第1電極18aおよび第2電極18bに電圧を印加しない(例えば、0Vを印加する)。半導体チップ60aに対応する基板80の第1電極18aおよび第2電極18bにはそれぞれ正電圧および負電圧を印加する。半導体チップ60a以外の領域の第1電極18aおよび第2電極18bには電圧を印加しない(例えば、0Vを印加する)。これにより、基板80に半導体チップ60aを貼り付けることができる。このとき、半導体チップ60aの間隔P2は、図13(d)と同じ間隔P2を維持できる。
【0049】
図14(b)のように、図13(d)と同様に、ピックアップ装置78が半導体チップ60のうち所定周期(間隔P2)で半導体チップ60bをピックアップする。図14(c)のように、図14(a)と同様に、基板80に半導体チップ60bを貼り付ける。このとき、半導体チップ60bの間隔P2は、図14(b)と同じ間隔P2を維持できる。また、この際、ピックアップ装置18の基板80上での位置合わせを適宜行なうことにより、半導体チップ60aと半導体チップ60bとも間隔P2となるように半導体チップ60bを基板80に貼り付けることも可能である。
【0050】
図14(d)のように、仮固定剤82を介し基板84を半導体チップ60aおよび60b上に仮固定する。仮固定剤82としては紫外線の照射により硬化する材料を用いることが好ましい。例えば、仮固定剤82としてホットメルト型の紫外線硬化樹脂を用いる。基板86としては紫外線を透過するものを用いることが好ましい。基板86として、例えばサファイア基板を用いる。仮固定剤82を基板86の下面に塗布し、保護膜62の上面に仮固定剤82を載せる。基板86を介して紫外線を仮固定剤82に照射する。これにより、半導体チップ60aおよび60bは、仮固定剤82を介し基板86に仮固定される。このとき、半導体チップ60aおよび60bの間隔P2は、図14(c)と同じ間隔P2を維持できる。
【0051】
半導体チップ60aおよび60bは下面が揃っていることが好ましい。しかし、保護膜62の膜厚にばらつきがあると、半導体チップ60aおよび60bは下面が揃わなくなる。半導体チップ60aおよび60bの下面が揃っていない場合は、以下のように、半導体チップ60aおよび60bを基板84に貼り付けることにより、半導体チップ60aおよび60bの下面を揃えることができる。
【0052】
仮固定剤82を基板86下面に塗布する。仮固定剤82の厚さは、保護膜62の膜厚のばらつきの1から2倍程度であって、保護膜62の最小の膜厚より薄い程度とする。半導体チップ60aおよび60bの上方に、仮固定剤82が保護膜62にめり込むように基板84を配置する。基板86を介し紫外線を仮固定剤82に照射する。仮固定剤82が硬化し、保護膜62が基板86に仮固定される。保護膜62の膜厚のばらつきは、仮固定剤82により吸収できるため、半導体チップ60aおよび60bの下面は同一面となる。
【0053】
図15(a)のように、基板80の全ての第1電極18aおよび第2電極18bに0Vを印加することにより、基板80を剥離する。
【0054】
図15(b)のように、半導体チップ60aおよび60bの下面を基板86に接合する。基板86としては、例えば高抵抗のシリコン基板を用いることができる。このとき、半導体チップ60aおよび60bの間隔P2は、図14(c)と同じ間隔P2を維持できる。接合方法としては、例えば表面活性化接合法(surface activation bonding)を用いることができる。表面活性化接合法においては、例えば10−6Pa以下の超高真空中において、半導体チップ60aおよび60bの下面と基板86の上面とにそれぞれArイオン等のイオンを照射する。これにより、半導体チップ60aおよび60bの下面と基板86の上面とが活性化する。半導体チップ60aおよび60bの下面と基板86の上面とを密着させることにより、半導体チップ60aおよび60bの下面と基板86の上面とが接合する。表面活性化接合法を用いることにより、半導体チップ60aおよび60bを常温において接合できる。このため、仮固定剤82の選択の範囲が広がる。また、接合後の熱歪みが発生しない。
【0055】
図15(c)のように、仮固定剤82を例えば80℃に加熱し、仮固定剤82の粘着力を小さくし、基板84を剥離する。図15(d)のように、アルコール等の有機溶剤に浸すことにより、仮固定剤82を除去する。なお、仮固定剤82として、有機溶剤に可溶な紫外線硬化樹脂を用いることにより、図15(c)および図15(d)の工程をアセトン等の有機溶剤に浸すだけで行なうこともできる。
【0056】
図16(a)のように、酸素アッシングすることにより、保護膜62を除去する。図16(b)のように、基板86上に半導体チップ60を覆うように絶縁膜88を形成する。絶縁膜88として、例えば膜厚が300nmの窒化シリコン膜を用いることができる。図16(c)のように、絶縁膜88に開口90を形成する。
【0057】
図17(a)のように、フォトリソグラフィ法を用い開口93を有するフォトレジスト91を形成する。図17(b)のように、蒸着法およびリフトオフ法を用い、開口93内に配線92を形成する。配線92は、めっき法を用いて形成してもよい。配線92としては、例えばAu等の金属を用いることができる。図17(c)のように、ダイシング法を用い基板86を切断する。これにより、基板86を半導体チップ60が1つずつ搭載されたチップ94に個片化することができる。
【0058】
図18(a)は,図11(a)における半導体チップ60の平面図、図18(b)は、図17(c)におけるチップ94の平面図である。図18(a)のように、半導体チップ60の上面にソース電極55、ドレイン電極57およびゲート電極56が形成されている。ゲート電極56は一方向に延伸するフィンガ56aとフィンガ56aに接続するパッド56bを有する。ソース電極55およびドレイン電極57はフィンガ56aを挟むようにが形成されている。なお、図18(a)において、保護膜62は図示していない。
【0059】
図18(b)のように、チップ96の基板86上に半導体チップ60が搭載されている。半導体チップ60のソース電極55、ドレイン電極57およびゲート電極56等の電極にそれぞれ接続される配線92が形成されている。配線92は、基板86上にソース電極55、ドレイン電極57およびゲート電極56にそれぞれ接続されたパッド92a、92cおよび92bを有する。
【0060】
図19(a)から図20は、基板76から基板80への半導体チップ60の移載の例を示す平面図である。図19(a)のように、基板76上に半導体チップ60が配列している(図13(c)に対応する)。半導体チップ60の配列間隔は、間隔P1である。基板76上の半導体チップ60のうち間隔P2の半導体チップ60aをピックアップ装置78を用い同時にピックアップする(図13(d)に対応する)。図20のように、基板80上に、間隔P2で配列した半導体チップ60aを貼り付ける(図14(a)に対応する)。図20の破線は、一回のピックアップにより、移載される基板80上の範囲を示している。
【0061】
図19(b)のように、ピックアップ装置78を用い、半導体チップ60aの隣の半導体チップ60bを同時にピックアップする。図20のように、基板80上に半導体チップ60bを貼り付ける。このとき、後の工程上で必要があるときは、半導体チップ60aと60bとの間隔が(P2)となるように半導体チップ60bを貼り付けてもよい。図19(c)のように、ピックアップ装置78を用い、半導体チップ60bの隣の半導体チップ60cをピックアップする。図20のように、半導体チップ60cを基板80上に貼り付ける。また、図19(d)の工程の後、必要に応じて、半導体チップ60bと60cとの間隔が(P2)となるように半導体チップ60cを貼り付けることもできる。このようにして、基板76上に間隔P1で配列されていた半導体チップ60を基板80上に間隔P2で配列させる。なお、基板76上の半導体チップ60の配列間隔は、縦方向と横方向で異なっていてもよい。また、基板80上の半導体チップ60の配列間隔は、縦方向と横方向で異なっていてもよい。
【0062】
実施例2によれば、図13(c)のように、実施例1に係る静電チャックを含む基板76(第1基板)が、第1間隔P1(所定の間隔)で配列された複数の半導体チップ60を吸着する。基板76の吸着力を制御し、複数の半導体チップ60のうち第1間隔P1より広い第2間隔P2で複数の半導体チップ60aに対する吸着力を低減する。図13(d)および図19(a)のように、実施例1に係る静電チャックを含むピックアップ装置78が複数の半導体チップ60のうち第2間隔P2の複数の半導体チップ60a(吸着力が低減された半導体チップ)を同時にピックアップする。図16(a)のように、第2間隔P2の複数の半導体チップ60aおよび60bを基板86(第2基板)に同時に貼り付ける。これにより、第1間隔P1で配列された半導体チップ60を、基板86に第2間隔P2で配列させることができる。第2間隔P2は、第1間隔P1の整数倍であることが好ましい。
【0063】
第1間隔P1で配列された半導体チップ60を、第2間隔P2で配列させるためには、部分的に真空吸引可能な真空チャックを用いることも考えられる。しかしながら、真空チャックには、吸引孔を設けることとなる。例えば、半導体チップ60の大きさが300μm×300μm以下のように小さい場合、吸引孔が小さくなる。これにより、吸引孔の気流のコンダクタンスが低下して、半導体素子の吸引力を十分確保することが難しい。
【0064】
また、半導体素子を紫外線剥離樹脂を用い基板に仮固定し、紫外線を半導体素子毎に個別に照射する方法も考えられる。しかしながら、紫外線の照射は基板を透過して行なうため、紫外線を照射する領域を小さくすることが難しい。
【0065】
これに対し、実施例1に係る静電チャックであれば、電極18の面積が小さくなっても、半導体素子に加わる単位面積あたりの吸引力は、半導体素子に加わる電界値で決まる。電極18に印加する配線は、大電流を流すわけではないため細くできる。また、電極18は、実施例1のようにフォトリソグラフィ技術および蒸着法等の半導体プロセスを応用して形成すれば半導体素子に対し十分小さく形成できる。このように、静電チャックを用いる方法は、半導体素子が小さい場合特に有効である。例えば、半導体チップの大きさが300μm×300μm以下の場合、特に有効である。
【0066】
また、図17(a)、図17(b)及び図18(b)のように、基板86(第2基板)上の第2間隔P2の複数の半導体チップ60が貼り付けられた領域以外に外部と接続するためのパッド92a〜92cを形成し、半導体チップ60に形成された半導体素子とパッド92a〜92cとを接続する配線92を例えば半導体プロセスを用い形成する。パッドの形成と配線の形成とは同時に行なわれてもよいし、別工程で行なわれてもよい。これにより、図11(a)のように、パッドを有さない半導体チップを基板50上に形成し、図15(d)のように、別に準備した基板86(第2基板)に半導体チップ60を貼り付け、パッドは基板86上に形成することができる。これにより、例えば高価な窒化物半導体はデバイス領域のみに使用し、パッドは安価な例えばシリコン基板上に形成することができる。また、半導体層58をエピタキシャル成長する基板50は、熱伝導性は低いが窒化物半導体を成長し易いシリコン基板を用い、半導体チップ60を貼り付ける基板86は、熱伝導性の高く安価な多結晶SiC基板とすることができる。このように、半導体層を成長する基板の選択を広くすることができる。
【0067】
さらに、図11(b)のように、基板50(第3基板)上に第1間隔P1で配列された複数の半導体チップ60を形成する。図11(c)のように、複数の半導体チップ60が第1間隔P1を保った状態で、基板66(第4基板)が複数の半導体チップ60の上面を支持する。図11(d)のように、基板66が複数の半導体チップ60を支持した状態で、基板50の少なくとも一部を除去する。すなわち、側面が互いに離間した複数の半導体素子61を基板50(第3基板)上に形成する工程と、基板50の厚みを減じる工程と、を実施することで、複数の半導体素子61を個別の半導体チップ60に分離する。これにより、第1間隔P1で配列された複数の半導体チップ60が形成される。これにより、半導体チップの間隔を保持した状態で、基板50の少なくとも一部を除去することができる。図11(d)においては、基板50を全て除去しているが、基板50の一部が残っていてもよい。
【0068】
さらに、図14(c)のように、実施例1の静電チャックを含む基板80(第5基板)が、ピックアップ装置78がピックアップした第2間隔P2の複数の半導体チップ60aおよび60bの下面を支持する。図15(a)のように、基板84(第6基板)が基板80(第5基板)から第2間隔P2の複数の半導体チップ60aおよび60bの上面を支持する。図15(b)のように、基板86(第2基板)には、基板84(第6基板)から第2間隔P2の複数の半導体チップ60aおよび60bが貼り付けられる。すなわち、実施例1の静電チャックを含む基板80(第5基板)を用意し、その吸着力を吸着対象となる半導体チップ60aおよび60bに対応させて選択的に制御し、ピックアップされた複数の半導体チップ60aおよび60bを基板80上に移載する。基板80上に配置された複数の半導体チップ60aおよび60bを基板84(第6基板)に同時に貼り付ける。基板84に貼り付けられた複数の半導体チップ60aおよび60bを基板86に貼り付ける。これにより、複数の半導体チップ60aおよび60bを同時に基板86に貼り付ける工程が実施される。このように、実施例1の静電チャックを含む基板80を用い、第2間隔P2を保持した状態で、半導体チップ60を基板86に貼り付けることができる。
【0069】
さらに、図13(d)および図14(b)のように、同じ基板76から第2間隔P2の複数の半導体チップ60aおよび60bを同時にピックアップする工程を複数行なうことができる。すなわち、複数の半導体チップ60aおよび60bを同時にピックアップする工程を複数回実行することで、所定の間隔P1よりも広い間隔P2で複数の半導体チップを配列することができる。これにより、図20のように、半導体チップ60a〜60cを第2間隔P2で配列させることができる。また、ピックアップする工程を複数行なう理由は、例えば、4インチ基板上に形成したチップを8インチの基板上に移載するときのように、チップをより大きい基板に移載する場合、複数回の移載が必要となるためである。
【実施例3】
【0070】
実施例3は、異なる半導体チップを基板に貼り付ける例である。図21(a)から図22は、実施例3における基板76から基板80への半導体チップ60の移載の例を示す平面図である。図21(a)のように、基板76aには、半導体チップ60dが間隔P1dで配列されている。図21(b)のように、基板76bには、半導体チップ60eが間隔P1eで配列されている。図21(c)のように、基板76cには、半導体チップ60fが間隔P1fで配列されている。基板76a、76bおよび76cは、実施例2の基板76と同様に、静電チャックを含む基板である。半導体チップ60d、60eおよび60fは、それぞれ例えばInPをベースとした半導体素子、GaAsをベースとした半導体素子、およびGaNをベースとした半導体素子である。
【0071】
図21(a)のように、基板76上の半導体チップ60dのうち間隔P2dの半導体チップ60dをピックアップ装置78を用い同時にピックアップする。図22のように、基板80上に、間隔P2dで配列した半導体チップ60dを貼り付ける。図21(b)のように、ピックアップ装置78を用い、間隔P2eの半導体チップ60eを同時にピックアップする。図22のように、基板80上に間隔P2eで配列した半導体チップ60eを貼り付ける。図21(c)のように、ピックアップ装置78を用い、間隔P2fの半導体チップ60fを同時にピックアップする。図22のように、基板80上に間隔P2fで配列した半導体チップ60fを貼り付ける。
【0072】
以上により、基板80上に、異なる半導体チップ60dから60fを貼り付けることができる。すなわち、基板76a(第1基板)が、間隔P1d(第1間隔)で配列された複数の半導体チップ60dを支持する。ピックアップ装置78が複数の半導体チップ60dのうち第2間隔P2dの複数の半導体チップを同時にピックアップする。第2間隔P2dの複数の半導体チップ60dを基板80(第2基板)に同時に貼り付ける。基板76b(別の第1基板)が、間隔P1e(別の第1間隔)で配列された複数の別の半導体チップ60eを支持する。ピックアップ装置78が複数の別の半導体チップ60eのうち第2間隔P2eの複数の別の半導体チップを同時にピックアップする。第2間隔P2eの複数の別の半導体チップ60eを第2基板80に同時に貼り付ける。基板76c(別の第1基板)が、間隔P1f(別の第1間隔)で配列された複数の別の半導体チップ60fを支持する。ピックアップ装置78が複数の別の半導体チップ60fのうち第2間隔P2fの複数の別の半導体チップを同時にピックアップする。第2間隔P2fの複数の別の半導体チップ60fを第2基板80に同時に貼り付ける。
【0073】
このように、第1間隔P1で配列された複数の半導体チップ60d〜60fの組が複数用意され、複数の半導体チップを同時にピックアップする工程を複数の組の半導体チップに対してそれぞれ実行し、共通の基板80(第2基板)上に複数の組からピックアップされた複数の半導体チップ60d〜60fを貼り付ける。これにより、異なる機能の半導体チップを一つの基板80に集積化することができる。例えば、基板80として高抵抗かつ高熱伝導なシリコン基板を用いることにより、半導体チップ60dから60f間のアイソレーションを向上させ、かつ熱放散の良好な半導体装置を製造できる。なお、間隔P1dからP1fは同じでもよい。また間隔P2dからP2fは同じでもよい。
【0074】
実施例2および3の基板80として、例えばSiC基板、AlN基板またはSi基板を用いることができる。SiC基板およびAlN基板としては例えばそれぞれ多結晶SiC基板およびAlN基板を用いることができる。これにより、安価でかつ熱伝導性のよい基板を用いることができる。
【0075】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0076】
18 表面電極
18a 第1電極
18b 第2電極
24 制御部
21a、34 第1配線
21b、36 第2配線
60 半導体チップ
61 半導体素子
50、66、70、76、80、84、86 基板
78 ピックアップ装置
【特許請求の範囲】
【請求項1】
静電引力を発生させる電極を有する複数の吸着領域と、
前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、
を具備することを特徴とする静電チャック装置。
【請求項2】
前記複数の吸着領域それぞれには、正電圧が印加される複数の第1電極と負電圧が印加される複数の第2電極とが設けられてなり、同じ吸着領域内においては、これら複数の第1および第2電極が共通に制御されることを特徴とする請求項1記載の静電チャック装置。
【請求項3】
請求項1または2記載の静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、
前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、
前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項4】
請求項1または2記載の静電チャックを含むピックアップ装置により、所定の間隔で配列された複数の半導体チップから、前記所定の間隔よりも広い間隔で複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項5】
請求項1または2記載の静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、
前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間
隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、
請求項1または2記載の静電チャックを含むピックアップ装置により、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項6】
前記第2基板上には外部と接続するためのパッドが設けられてなり、前記複数の半導体チップを貼り付けた後、前記パッドと前記複数の半導体チップとの間を接続する配線を形成する工程を実施することを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項7】
前記所定の間隔で配列された前記複数の半導体チップは、側面が互いに離間した複数の半導体素子を第3基板上に形成する工程と、前記第3基板の厚みを減じる工程を実施することで、前記複数の半導体素子を個別の半導体チップに分離することにより形成されることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項8】
前記複数の半導体チップを同時に第2基板に貼り付ける工程は、請求項1または2の静電チャックを含む第5基板を用意し、その吸着力を吸着対象となる半導体チップに対応させて選択的に制御し、前記ピックアップされた複数の半導体チップを前記第5基板上に移載する工程と、
前記第5基板上に配置された前記複数の半導体チップを第6基板に同時に貼り付ける工程と、
前記第6基板に貼り付けられた前記複数の半導体チップを前記第2基板に貼り付ける工程と、
により実施されることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項9】
前記複数の半導体チップを同時にピックアップする工程を複数回実行することで、前記所定の間隔よりも広い間隔で複数の半導体チップを配列する工程と、
前記複数の半導体チップを、同時に前記第2基板上に貼り付ける工程と、
を含むことを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項10】
前記所定の間隔で配列された複数の半導体チップの組が複数用意され、前記複数の半導体チップを同時にピックアップする工程を前記複数の組の半導体チップに対してそれぞれ実行し、共通の前記第2基板上に前記複数の組からピックアップされた複数の半導体チップを貼り付けることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項11】
前記半導体チップは窒化物半導体であり、前記第2基板はAlN基板、SiC基板またはSi基板であることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項1】
静電引力を発生させる電極を有する複数の吸着領域と、
前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、
を具備することを特徴とする静電チャック装置。
【請求項2】
前記複数の吸着領域それぞれには、正電圧が印加される複数の第1電極と負電圧が印加される複数の第2電極とが設けられてなり、同じ吸着領域内においては、これら複数の第1および第2電極が共通に制御されることを特徴とする請求項1記載の静電チャック装置。
【請求項3】
請求項1または2記載の静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、
前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、
前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項4】
請求項1または2記載の静電チャックを含むピックアップ装置により、所定の間隔で配列された複数の半導体チップから、前記所定の間隔よりも広い間隔で複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項5】
請求項1または2記載の静電チャックを含む第1基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、
前記第1基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間
隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、
請求項1または2記載の静電チャックを含むピックアップ装置により、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第2基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項6】
前記第2基板上には外部と接続するためのパッドが設けられてなり、前記複数の半導体チップを貼り付けた後、前記パッドと前記複数の半導体チップとの間を接続する配線を形成する工程を実施することを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項7】
前記所定の間隔で配列された前記複数の半導体チップは、側面が互いに離間した複数の半導体素子を第3基板上に形成する工程と、前記第3基板の厚みを減じる工程を実施することで、前記複数の半導体素子を個別の半導体チップに分離することにより形成されることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項8】
前記複数の半導体チップを同時に第2基板に貼り付ける工程は、請求項1または2の静電チャックを含む第5基板を用意し、その吸着力を吸着対象となる半導体チップに対応させて選択的に制御し、前記ピックアップされた複数の半導体チップを前記第5基板上に移載する工程と、
前記第5基板上に配置された前記複数の半導体チップを第6基板に同時に貼り付ける工程と、
前記第6基板に貼り付けられた前記複数の半導体チップを前記第2基板に貼り付ける工程と、
により実施されることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項9】
前記複数の半導体チップを同時にピックアップする工程を複数回実行することで、前記所定の間隔よりも広い間隔で複数の半導体チップを配列する工程と、
前記複数の半導体チップを、同時に前記第2基板上に貼り付ける工程と、
を含むことを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項10】
前記所定の間隔で配列された複数の半導体チップの組が複数用意され、前記複数の半導体チップを同時にピックアップする工程を前記複数の組の半導体チップに対してそれぞれ実行し、共通の前記第2基板上に前記複数の組からピックアップされた複数の半導体チップを貼り付けることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【請求項11】
前記半導体チップは窒化物半導体であり、前記第2基板はAlN基板、SiC基板またはSi基板であることを特徴とする請求項3から5のいずれか一項記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2012−119399(P2012−119399A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2010−265790(P2010−265790)
【出願日】平成22年11月29日(2010.11.29)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成22年11月29日(2010.11.29)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
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