駆動回路および表示装置
【課題】充放電電流の高調波成分に起因するＥＭＩノイズを小さくする。
【解決手段】ソースドライバ１０は、液晶パネルを駆動する出力端子（ＯＵＴｎ）と、映像信号を増幅するアンプ１５と、アンプ１５の出力と出力端子間に接続される出力スイッチ回路１７と、出力スイッチ回路１７のスイッチング動作を制御する出力スイッチインピーダンス制御回路１６と、を備える。出力スイッチインピーダンス制御回路１６は、出力スイッチ回路１７のスイッチング動作においてオン状態とする場合に出力スイッチ回路１７のインピーダンスを順次低下させるように制御する。
【解決手段】ソースドライバ１０は、液晶パネルを駆動する出力端子（ＯＵＴｎ）と、映像信号を増幅するアンプ１５と、アンプ１５の出力と出力端子間に接続される出力スイッチ回路１７と、出力スイッチ回路１７のスイッチング動作を制御する出力スイッチインピーダンス制御回路１６と、を備える。出力スイッチインピーダンス制御回路１６は、出力スイッチ回路１７のスイッチング動作においてオン状態とする場合に出力スイッチ回路１７のインピーダンスを順次低下させるように制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路および表示装置に関し、特にＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減させる駆動回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置（ＬＣＤ）は、薄型・軽量・低消費電力の特徴を活かし、情報通信時代に必須のフラットパネルディスプレイとして、ＯＡ用、民生用、産業用と幅広く活用されている。一般に、このような液晶表示装置には、階調電位発生回路、デコード回路やアンプなどを有する液晶駆動ＩＣ（液晶駆動回路）が配置される。また、階調電位発生回路によって、複数の階調電位を発生させる。そして、画像データ信号に応じて複数の階調電位のうちのいずれかの階調電位をデコード回路によって選択する。デコード回路によって選択した階調電位を、アンプで電流増幅し、データ線を介して液晶セルに与えている。
【０００３】
ところで、液晶ディスプレイは大画面化が進んでおり、このデータ線に負荷される容量が増加傾向にある。このため、より大きな充放電電流が必要となってきている。この充放電電流は、ラッチパルスと同期して液晶駆動ＩＣの全出力分に同時に流れるため、鋭いピーク電流となり、大きなＥＭＩノイズが発生してしまうこととなる。
【０００４】
そこでＥＭＩノイズを低減させる技術として、複数のラッチパルスの出力タイミングをずらすことで、ピーク電流を削減する駆動回路が、特許文献１に記載されている。
【０００５】
図１１は、特許文献１に記載の駆動回路の構成を示す図である。図１１において、表示データ保持部１０５は、選択パルス信号ＸＳＰ、クロック信号ＸＣＬＫ、表示データＸＤｎを入力し、保持した表示データＸＤｎをラッチ回路１０６ａ、１０６ｂに出力する。ラッチ回路１０６ａ、１０６ｂは、同じ水平期間内に外部から供給される２つの画像出力制御信号ＸＳＴＢ１、ＸＳＴＢ２のそれぞれのタイミングで表示データＸＤｎをラッチし、Ｄ／Ａコンバータ１０７に出力する。Ｄ／Ａコンバータ１０７は、表示データＸＤｎをアナログ信号に変換し、出力バッファ部１０８ａ、１０８ｂを介して画像信号出力端子１０９ａ、１０９ｂにそれぞれ出力する。
【０００６】
駆動回路は、以上のように構成され、表示データＸＤｎの奇数出力と偶数出力とで出力スイッチがオンするタイミングを図１２に示すようにΔｔずらす。これにより、液晶表示装置の画素の充放電電流のピーク値に対応する電源電流ＩＤＤを削減することができる。したがって、電源電流ＩＤＤの増大に伴って増加するＥＭＩノイズを低減させることができる。
【０００７】
【特許文献１】特開２００６−２６７９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明において与えられる。
【０００９】
従来技術によれば充放電電流に伴う電源電流のピーク値を削減できるものの、依然として充放電電流に急峻な立ち上がりが発生する。充放電電流が発生するのは、水平期間に１回であり、基本周波数成分は５０ｋＨｚ前後と低い。しかしながら、充放電電流の急峻な立ち上がりには、高調波成分が含まれているため、実際にはその高調波成分がＥＭＩノイズとして現れる。このため、高調波成分であるＭＨｚ帯のＥＭＩノイズが大きくなってしまう。図５（Ｂ）に、従来技術の充放電電流のＦＦＴ（高速フーリエ変換）の結果を示す。充放電電流の基本周波数成分は、５０ｋＨｚ前後であるが、ＥＭＩノイズとして問題とされる１０ＭＨｚ〜１ＧＨｚの高調波成分を多く含んでいることが分かる。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る駆動回路は、出力端子と、映像信号を増幅する増幅回路と、増幅回路の出力と出力端子間に接続される出力スイッチ回路と、出力スイッチ回路のスイッチング動作において出力スイッチ回路のインピーダンスを順次変化させるように制御するインピーダンス制御回路と、を備える。
【発明の効果】
【００１１】
本発明によれば、出力スイッチ回路のインピーダンスを順次変化させ、充放電電流の急峻な変化を防ぐことで、充放電電流の高調波成分を低減することができる。そのため、充放電電流の高調波成分に起因するＥＭＩノイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係る駆動回路は、出力端子と、映像信号を増幅する増幅回路と、増幅回路の出力と出力端子間に接続される出力スイッチ回路と、出力スイッチ回路のスイッチング動作を制御するインピーダンス制御回路と、を備える。インピーダンス制御回路は、出力スイッチ回路のスイッチング動作において出力スイッチ回路のインピーダンスを順次変化させるように制御する。特に、出力スイッチ回路をオン状態とする場合にインピーダンスを順次低下させるように制御することが好ましい。
【００１３】
本発明の駆動回路において、出力スイッチ回路は、ＦＥＴで構成され、インピーダンス制御回路は、出力スイッチ回路をオン状態とする場合にＦＥＴのゲート端にＦＥＴのオン抵抗を順次低下させるような制御電圧を供給するようにしてもよい。
【００１４】
本発明の駆動回路において、インピーダンス制御回路は、定電流源回路と、定電流源回路からの出力電流、および電源電圧のいずれかを選択してＦＥＴのゲート端に供給するスイッチ素子と、を備えるようにしてもよい。
【００１５】
本発明の駆動回路において、インピーダンス制御回路は、それぞれ異なる複数の電圧を出力する電圧発生回路と、複数の電圧のいずれかを選択してＦＥＴのゲート端に供給する選択回路と、ＦＥＴのオン抵抗を順次低下させるように、複数の電圧から一つを順次選択するための選択信号を選択回路に対して与えるタイミング制御回路と、を備えるようにしてもよい。
【００１６】
本発明の駆動回路において、インピーダンス制御回路は、映像信号を生成するための複数の階調電圧信号を発生する階調電位発生回路をさらに備え、電圧発生回路は、階調電位発生回路に含まれ、複数の電圧を複数の階調電圧信号から選択して出力するようにしてもよい。
【００１７】
本発明の表示装置は、上記の駆動回路と、駆動回路によって駆動される表示パネルと、を備えるようにしてもよい。
【００１８】
以上のような駆動回路によれば、出力スイッチ回路のインピーダンスを順次下げていき、充放電電流の急峻な立ち上がりを防ぐことで、充放電電流の高調波成分が低減する。したがって、充放電電流の高調波成分に起因するＥＭＩノイズを小さくすることができる。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係る液晶表示装置の構成を示す図である。図１において、液晶表示装置１は、複数のソースドライバ（ソース側液晶駆動ＩＣ）１０、タイミングコントローラ（ＬＣＤコントローラ）２０、複数のゲートドライバ（ゲート側液晶駆動ＩＣ）３０、液晶表示パネル４０を備える。
【００２１】
ＬＣＤコントローラ２０は、クロック、およびデータ（映像データ）と制御信号からなるシリアルデータをそれぞれソースドライバ１０に供給し、ゲート制御信号をそれぞれゲートドライバ３０に供給する。液晶表示パネル４０中の各薄膜トランジスタＴＦＴにおいて、ソースがソースドライバ１０によって駆動され、ゲートがゲートドライバ３０によって駆動される。ＴＦＴのドレインは、液晶画素（液晶部）Ｌｃおよび補助容量Ｃｓを介して共通配線ＣＯＭなどに接続される。
【００２２】
このような構成の液晶表示装置１において、ソースドライバ１０とゲートドライバ３０とによって選択されるＴＦＴは、データ（映像データ）に対応した信号で液晶画素Ｌｃを駆動し表示させる。
【００２３】
図２は、本発明の第１の実施例に係るソースドライバの構成を示す図である。ソースドライバ１０は、８ｂｉｔのソース側液晶駆動ＩＣであって、レシーバ＆シリアルパラレル変換回路１１、ラッチ回路＆シフトレジスタ１２、階調電位発生回路１３、デコーダ１４、アンプ（増幅回路）１５、出力スイッチインピーダンス制御回路１６、出力スイッチ回路１７を備える。
【００２４】
レシーバ＆シリアルパラレル変換回路１１は、タイミングコントローラ２０から送られてくるクロックＣＬＫおよびシリアルの映像データ信号ＤＡＴＡを受信し、１画素ごとのパラレルデータＤ００〜Ｄ０７に変換する。
【００２５】
ラッチ回路＆シフトレジスタ１２は、レシーバ＆シリアルパラレル変換回路１１によって変換されたパラレルデータＤ００〜Ｄ０７をクロック信号ＣＬＫ１によって順次転送し、ゲート信号線１ライン分のデータを転送する。このパラレルデータＤ００〜Ｄ０７は、ラッチパルス信号ＳＴＢに同期してラッチされ、出力数に対応したディジタル階調データとして保持される。
【００２６】
デコーダ１４は、階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）およびＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）を入力し、入力した階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）またはＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）の中から、ラッチ回路＆シフトレジスタ１２から送られてくるディジタル階調データＤ００〜Ｄ０７に対応した階調電位を出力ごとに選択する。なお、階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）及びＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）は、階調電位発生回路１３によって生成され、デコーダ１４に出力される。また、階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）及びＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）は、デコーダ１４内では同一極性の出力同士で共有されている。正極性の出力はＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）を、負極性の出力はＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）を共有しているものとする。
【００２７】
デコーダ１４によって選択された各出力の階調電位は、例えば出力数が７２０の場合、出力ごとに備えられた各アンプ１５の入力ｔ１〜ｔ７２０にそれぞれ出力される。そして、ラッチパルスＳＴＢの立ち下がりに同期して、全てのアンプ１５は、データ線ＯＵＴ１〜ＯＵＴ７２０を充放電し、データ線を介して選択された電位を液晶セルの各画素に供給する。
【００２８】
出力スイッチインピーダンス制御回路１６は、ラッチパルスＳＴＢに同期して制御信号ＳＷＮ＿ＤＲＶ、ＳＷＰ＿ＤＲＶを出力スイッチ回路１７に出力し、出力スイッチ回路１７のインピーダンスを制御する。
【００２９】
出力スイッチ回路１７は、互いに逆導電型である２つのＦＥＴが並列接続されたトランスファゲートなどで構成され、制御信号ＳＷＮ＿ＤＲＶ、ＳＷＰ＿ＤＲＶが２つのＦＥＴのそれぞれのゲートに供給される。出力スイッチ回路１７は、制御信号ＳＷＮ＿ＤＲＶ、ＳＷＰ＿ＤＲＶのレベルを元にそれぞれのアンプ１５の出力とデータ線ＯＵＴ１〜ＯＵＴ７２０間を一定期間切り離す。
【００３０】
図３は、本発明の第１の実施例に係る出力スイッチインピーダンス制御回路の構成とタイミングを示す図である。図３（Ａ）において、出力スイッチインピーダンス制御回路１６は、インバータ回路ＩＮＶ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、電流源回路Ｉｓ１、Ｉｓ２を備える。ラッチパルス信号ＳＴＢは、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のそれぞれのゲートに供給される。インバータ回路ＩＮＶは、ラッチパルス信号ＳＴＢの信号レベルを反転し、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のそれぞれのゲートに供給する。ＰＭＯＳトランジスタＭＰ１は、ソースを電源に接続し、ドレインをＮＭＯＳトランジスタＭＮ１のドレインに接続する。ＮＭＯＳトランジスタＭＮ１は、ソースを電流源回路Ｉｓ１を介して接地する。ＰＭＯＳトランジスタＭＰ２は、ソースを電流源回路Ｉｓ２を介して電源に接続し、ドレインをＮＭＯＳトランジスタＭＮ２のドレインに接続する。ＮＭＯＳトランジスタＭＮ２は、ソースを接地する。
【００３１】
このような構成の出力スイッチインピーダンス制御回路１６は、図３（Ｂ）に示すように、ラッチパルス信号ＳＴＢがハイレベルに変化すると、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２がオンとなる。したがって、ＰＭＯＳトランジスタＭＰ１のドレインにおける信号ＳＷＰ＿ＤＲＶは、電源レベルとなり、ＮＭＯＳトランジスタＭＮ２のドレインにおける信号ＳＷＮ＿ＤＲＶは、接地レベルとなる。
【００３２】
その後、ラッチパルス信号ＳＴＢがローレベルに変化すると、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２がオフとなり、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ２がオンとなる。したがって、出力スイッチ回路１７の制御端（ＦＥＴのゲート）に充電された電荷は、電流源回路Ｉｓ１を介して放電され、信号ＳＷＰ＿ＤＲＶの電位は、徐々に接地レベルに向かう。また、出力スイッチ回路１７の他の制御端における放電された電荷は、電流源回路Ｉｓ２を介して充電され、信号ＳＷＮ＿ＤＲＶの電位は、徐々に電源レベルに向かう。したがって、信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶの波形は、図３（Ｂ）に示すようなランプ波形となる。
【００３３】
次に、ソースドライバ１０の動作について説明する。図４は、本発明の第１の実施例に係るソースドライバの各部のタイミングチャートである。ゲートドライバ３０から出力されるゲート駆動信号ＧＡＴＥ１、ＧＡＴＥ２、・・・に同期してラッチパルス信号ＳＴＢがハイレベルとなる。ラッチパルス信号ＳＴＢの立ち上がりで、ラッチ回路＆シフトレジスタ１２にディジタル映像データ（８ビットのＤＡＴＡ１［７：０］、ＤＡＴＡ２［７：０］等）が書き込まれる。そして、書き込まれたディジタル映像データに対応したアナログ電圧がデコーダ１４によって選択され、アンプ１５の入力へと出力される。この時、出力スイッチインピーダンス制御回路１６は、ラッチパルス信号ＳＴＢの立ち下がりから出力スイッチインピーダンス制御期間内にランプ波形を呈する信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶを出力スイッチ回路１７に出力する。したがって、出力スイッチ回路１７のＴＦＴへの出力ＯＵＴ１〜ＯＵＴ７２０における波形は、図４に示すような立ち上がりおよび立ち下がりの緩やかな波形となる。これにより、主としてアンプ１５における電源電流ＩＤＤは、水平期間（２０μｓ前後）を周期とした緩やかに変化する波形となる。
【００３４】
なお、上述した出力スイッチインピーダンス制御期間は、固定でもいいし、垂直期間毎やフレーム毎で動的に変化させてもよい。また、出力スイッチのインピーダンス（抵抗成分）を下げる波形をランプ波形としたが、ランプ波形に限らず、最終的に抵抗値が最小値になればどのような波形でも構わない。なお、効果を考えると、単調減少の波形が好ましい。
【００３５】
以上のようにソースドライバ１０は、出力スイッチのインピーダンスを徐々に下げていき、液晶表示装置の電源電流の急峻な立ち上がりおよび立ち下がりを防ぐことで、電源電流の高調波成分を低減することができる。このため、電源電流の高調波成分に起因して発生するＥＭＩノイズを小さくすることができる。図３（Ｂ）に示す出力スイッチインピーダンス制御期間をより長くすれば、高周波成分はより低減され、ＥＭＩノイズをより小さくすることができる。
【００３６】
図５（Ａ）に本発明の駆動回路における充放電電流のＦＦＴ（高速フーリエ変換）結果の例を示す。図５を参照するならば、本発明では、１０ＭＨｚ〜５０ＭＨｚ付近の高調波成分を、従来技術に比べ大幅に低減できていることが分かる。なお、図５（Ａ）、図５（Ｂ）のそれぞれ相対する縦軸の振幅の目盛の単位は、同一である。
【実施例２】
【００３７】
図６は、本発明の第２の実施例に係るソースドライバの構成を示す図である。図６に示すソースドライバが第１の実施例におけるソースドライバと異なる点は、階調電位発生回路１３が発生した複数の階調電位（本例ではＶＤＡＴＡ２５５（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ２５５（−））が出力スイッチインピーダンス制御回路１６ａに入力されていることである。出力スイッチインピーダンス制御回路１６ａは、入力されるこれら複数の階調電位を用いて、出力スイッチインピーダンス制御期間内に階段波形を生成し、出力スイッチ回路１７のインピーダンスを段階的に制御する。
【００３８】
なお、コモン電圧（ＶＣＯＭ）固定でかつノーマリーブラックタイプの液晶表示装置における電源電圧・コモン電圧・階調電位の関係を図７に示す。
【００３９】
図８は、本発明の第２の実施例に係る出力スイッチインピーダンス制御回路の回路図である。出力スイッチインピーダンス制御回路１６ａは、タイミング制御回路１８、階調電位選択スイッチＳＷ１１〜ＳＷ１７、ＳＷ２１〜ＳＷ２７を備える。
【００４０】
階調電位選択スイッチＳＷ１１〜ＳＷ１７は、一端をそれぞれ電源ＶＤＤ２、階調電位ＶＤＡＴＡ２５５（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ２５５（−）、接地ＧＮＤに接続し、他端を共通とし信号ＳＷＰ＿ＤＲＶを出力する。また、階調電位選択スイッチＳＷ２１〜ＳＷ２７は、一端をそれぞれ接地ＧＮＤ、階調電位ＶＤＡＴＡ２５５（−）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ２５５（＋）、電源ＶＤＤ２に接続し、他端を共通とし信号ＳＷＮ＿ＤＲＶを出力する。
【００４１】
タイミング制御回路１８は、ラッチパルス信号ＳＴＢ、クロック信号ＣＬＫ１を入力し、階調電位選択スイッチＳＷ１１〜ＳＷ１７、ＳＷ２１〜ＳＷ２７のオンオフを制御する制御パルスＴＩＭ１〜ＴＩＭ７を発生する。制御パルスＴＩＭ１〜ＴＩＭ７は、階調電位選択スイッチＳＷ１１〜ＳＷ１７および階調電位選択スイッチＳＷ２１〜ＳＷ２７の制御端にそれぞれ供給される。
【００４２】
図９は、本発明の第２の実施例に係る出力スイッチインピーダンス制御回路のタイミングチャートである。ラッチパルス信号ＳＴＢに同期し制御パルスＴＩＭ１がハイレベルとなる。その後、出力スイッチインピーダンス制御期間において、ラッチパルス信号ＳＴＢの立ち下がりのタイミングからクロック信号ＣＬＫ１に同期して制御パルスＴＩＭ２〜ＴＩＭ６が順々にハイレベルとなる。制御パルスＴＩＭ６の立ち下りと共に、制御パルスＴＩＭ７は、ラッチパルス信号ＳＴＢの立ち上がりまでハイレベルを保つ。このように発生された制御パルスＴＩＭ１〜ＴＩＭ７によって、階調電位選択スイッチＳＷ１１〜ＳＷ１７が順次オンとされ、電位が階段状に低下する信号ＳＷＰ＿ＤＲＶが得られる。また、階調電位選択スイッチＳＷ２１〜ＳＷ２７が順次オンとされ、電位が階段状に上昇する信号ＳＷＮ＿ＤＲＶが得られる。
【００４３】
図１０は、本発明の第２の実施例に係るソースドライバの各部のタイミングチャートである。図１０において、図４と異なる点は、信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶが階段波形を有し、信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶによって出力スイッチのインピーダンスを段階的に制御する点である。アンプ１５における電源電流ＩＤＤが、水平期間（２０μｓ前後）を周期とし緩やかに変化することは、第１の実施例のソースドライバと同様である。
【００４４】
なお、上記例では出力スイッチインピーダンス制御回路に入力される階調電位をＶＤＡＴＡ２５５（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ２５５（−）の５つであるとして説明をしたが、５に限定されるものではない。また、選択する階調も等間隔に限らず、任意に選択することができる。さらに、出力スイッチインピーダンス制御期間は固定であってもよいし、垂直期間毎やフレーム毎で動的に変化させてもよい。
【００４５】
実施例１では、インピーダンス制御回路の電流源によってランプ波形を生成する。そのため、出力スイッチにおけるインピーダンス制御期間は、インピーダンス制御回路の電流源の電流量と出力スイッチにおけるゲート容量とによって決まるため、正確にコントロールするのが難しい。これに対し、本実施例では、階調電位の数と制御パルス数で出力スイッチのインピーダンス制御期間を正確にコントロールすることができる。
【００４６】
以上の説明は、「液晶表示装置（ＬＣＤ）」について行っているが、表示装置は液晶を使用したものに限らず、同様な駆動方法をとる全ての表示装置を本発明の対象とする。
【００４７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施例に係る液晶表示装置の構成を示す図である。
【図２】本発明の第１の実施例に係るソースドライバの構成を示す図である。
【図３】本発明の第１の実施例に係る出力スイッチインピーダンス制御回路の構成とタイミングを示す図である。
【図４】本発明の第１の実施例に係るソースドライバの各部のタイミングチャートである。
【図５】本発明および従来の充放電電流のＦＦＴ（高速フーリエ変換）の結果を示す図である。
【図６】本発明の第２の実施例に係るソースドライバの構成を示す図である。
【図７】本発明の第２の実施例に係る液晶表示装置における電源電圧・コモン電圧・階調電位の関係を示す図である。
【図８】本発明の第２の実施例に係る出力スイッチインピーダンス制御回路の構成を示す図である。
【図９】本発明の第２の実施例に係る出力スイッチインピーダンス制御回路のタイミングチャートである。
【図１０】本発明の第２の実施例に係るソースドライバの各部のタイミングチャートである。
【図１１】特許文献１に記載の駆動回路の構成を示す図である。
【図１２】特許文献１に記載の駆動回路の動作を示すタイミングチャートである。
【符号の説明】
【００４９】
１ 液晶表示装置
１０ ソースドライバ
１１ レシーバ＆シリアルパラレル変換回路
１２ ラッチ回路＆シフトレジスタ
１３ 階調電位発生回路
１４ デコーダ
１５ アンプ
１６、１６ａ 出力スイッチインピーダンス制御回路
１７ 出力スイッチ回路
１８ タイミング制御回路
２０ タイミングコントローラ
３０ ゲートドライバ
４０ 液晶表示パネル
ＣＯＭ 共通配線
Ｃｓ 補助容量
ＩＮＶ インバータ回路
Ｉｓ１、Ｉｓ２ 電流源回路
Ｌｃ 液晶画素
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２ ＰＭＯＳトランジスタ
ＳＷ１１〜ＳＷ１７、ＳＷ２１〜ＳＷ２７ 階調電位選択スイッチ
ＴＦＴ 薄膜トランジスタ
【技術分野】
【０００１】
本発明は、駆動回路および表示装置に関し、特にＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減させる駆動回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置（ＬＣＤ）は、薄型・軽量・低消費電力の特徴を活かし、情報通信時代に必須のフラットパネルディスプレイとして、ＯＡ用、民生用、産業用と幅広く活用されている。一般に、このような液晶表示装置には、階調電位発生回路、デコード回路やアンプなどを有する液晶駆動ＩＣ（液晶駆動回路）が配置される。また、階調電位発生回路によって、複数の階調電位を発生させる。そして、画像データ信号に応じて複数の階調電位のうちのいずれかの階調電位をデコード回路によって選択する。デコード回路によって選択した階調電位を、アンプで電流増幅し、データ線を介して液晶セルに与えている。
【０００３】
ところで、液晶ディスプレイは大画面化が進んでおり、このデータ線に負荷される容量が増加傾向にある。このため、より大きな充放電電流が必要となってきている。この充放電電流は、ラッチパルスと同期して液晶駆動ＩＣの全出力分に同時に流れるため、鋭いピーク電流となり、大きなＥＭＩノイズが発生してしまうこととなる。
【０００４】
そこでＥＭＩノイズを低減させる技術として、複数のラッチパルスの出力タイミングをずらすことで、ピーク電流を削減する駆動回路が、特許文献１に記載されている。
【０００５】
図１１は、特許文献１に記載の駆動回路の構成を示す図である。図１１において、表示データ保持部１０５は、選択パルス信号ＸＳＰ、クロック信号ＸＣＬＫ、表示データＸＤｎを入力し、保持した表示データＸＤｎをラッチ回路１０６ａ、１０６ｂに出力する。ラッチ回路１０６ａ、１０６ｂは、同じ水平期間内に外部から供給される２つの画像出力制御信号ＸＳＴＢ１、ＸＳＴＢ２のそれぞれのタイミングで表示データＸＤｎをラッチし、Ｄ／Ａコンバータ１０７に出力する。Ｄ／Ａコンバータ１０７は、表示データＸＤｎをアナログ信号に変換し、出力バッファ部１０８ａ、１０８ｂを介して画像信号出力端子１０９ａ、１０９ｂにそれぞれ出力する。
【０００６】
駆動回路は、以上のように構成され、表示データＸＤｎの奇数出力と偶数出力とで出力スイッチがオンするタイミングを図１２に示すようにΔｔずらす。これにより、液晶表示装置の画素の充放電電流のピーク値に対応する電源電流ＩＤＤを削減することができる。したがって、電源電流ＩＤＤの増大に伴って増加するＥＭＩノイズを低減させることができる。
【０００７】
【特許文献１】特開２００６−２６７９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明において与えられる。
【０００９】
従来技術によれば充放電電流に伴う電源電流のピーク値を削減できるものの、依然として充放電電流に急峻な立ち上がりが発生する。充放電電流が発生するのは、水平期間に１回であり、基本周波数成分は５０ｋＨｚ前後と低い。しかしながら、充放電電流の急峻な立ち上がりには、高調波成分が含まれているため、実際にはその高調波成分がＥＭＩノイズとして現れる。このため、高調波成分であるＭＨｚ帯のＥＭＩノイズが大きくなってしまう。図５（Ｂ）に、従来技術の充放電電流のＦＦＴ（高速フーリエ変換）の結果を示す。充放電電流の基本周波数成分は、５０ｋＨｚ前後であるが、ＥＭＩノイズとして問題とされる１０ＭＨｚ〜１ＧＨｚの高調波成分を多く含んでいることが分かる。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る駆動回路は、出力端子と、映像信号を増幅する増幅回路と、増幅回路の出力と出力端子間に接続される出力スイッチ回路と、出力スイッチ回路のスイッチング動作において出力スイッチ回路のインピーダンスを順次変化させるように制御するインピーダンス制御回路と、を備える。
【発明の効果】
【００１１】
本発明によれば、出力スイッチ回路のインピーダンスを順次変化させ、充放電電流の急峻な変化を防ぐことで、充放電電流の高調波成分を低減することができる。そのため、充放電電流の高調波成分に起因するＥＭＩノイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係る駆動回路は、出力端子と、映像信号を増幅する増幅回路と、増幅回路の出力と出力端子間に接続される出力スイッチ回路と、出力スイッチ回路のスイッチング動作を制御するインピーダンス制御回路と、を備える。インピーダンス制御回路は、出力スイッチ回路のスイッチング動作において出力スイッチ回路のインピーダンスを順次変化させるように制御する。特に、出力スイッチ回路をオン状態とする場合にインピーダンスを順次低下させるように制御することが好ましい。
【００１３】
本発明の駆動回路において、出力スイッチ回路は、ＦＥＴで構成され、インピーダンス制御回路は、出力スイッチ回路をオン状態とする場合にＦＥＴのゲート端にＦＥＴのオン抵抗を順次低下させるような制御電圧を供給するようにしてもよい。
【００１４】
本発明の駆動回路において、インピーダンス制御回路は、定電流源回路と、定電流源回路からの出力電流、および電源電圧のいずれかを選択してＦＥＴのゲート端に供給するスイッチ素子と、を備えるようにしてもよい。
【００１５】
本発明の駆動回路において、インピーダンス制御回路は、それぞれ異なる複数の電圧を出力する電圧発生回路と、複数の電圧のいずれかを選択してＦＥＴのゲート端に供給する選択回路と、ＦＥＴのオン抵抗を順次低下させるように、複数の電圧から一つを順次選択するための選択信号を選択回路に対して与えるタイミング制御回路と、を備えるようにしてもよい。
【００１６】
本発明の駆動回路において、インピーダンス制御回路は、映像信号を生成するための複数の階調電圧信号を発生する階調電位発生回路をさらに備え、電圧発生回路は、階調電位発生回路に含まれ、複数の電圧を複数の階調電圧信号から選択して出力するようにしてもよい。
【００１７】
本発明の表示装置は、上記の駆動回路と、駆動回路によって駆動される表示パネルと、を備えるようにしてもよい。
【００１８】
以上のような駆動回路によれば、出力スイッチ回路のインピーダンスを順次下げていき、充放電電流の急峻な立ち上がりを防ぐことで、充放電電流の高調波成分が低減する。したがって、充放電電流の高調波成分に起因するＥＭＩノイズを小さくすることができる。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係る液晶表示装置の構成を示す図である。図１において、液晶表示装置１は、複数のソースドライバ（ソース側液晶駆動ＩＣ）１０、タイミングコントローラ（ＬＣＤコントローラ）２０、複数のゲートドライバ（ゲート側液晶駆動ＩＣ）３０、液晶表示パネル４０を備える。
【００２１】
ＬＣＤコントローラ２０は、クロック、およびデータ（映像データ）と制御信号からなるシリアルデータをそれぞれソースドライバ１０に供給し、ゲート制御信号をそれぞれゲートドライバ３０に供給する。液晶表示パネル４０中の各薄膜トランジスタＴＦＴにおいて、ソースがソースドライバ１０によって駆動され、ゲートがゲートドライバ３０によって駆動される。ＴＦＴのドレインは、液晶画素（液晶部）Ｌｃおよび補助容量Ｃｓを介して共通配線ＣＯＭなどに接続される。
【００２２】
このような構成の液晶表示装置１において、ソースドライバ１０とゲートドライバ３０とによって選択されるＴＦＴは、データ（映像データ）に対応した信号で液晶画素Ｌｃを駆動し表示させる。
【００２３】
図２は、本発明の第１の実施例に係るソースドライバの構成を示す図である。ソースドライバ１０は、８ｂｉｔのソース側液晶駆動ＩＣであって、レシーバ＆シリアルパラレル変換回路１１、ラッチ回路＆シフトレジスタ１２、階調電位発生回路１３、デコーダ１４、アンプ（増幅回路）１５、出力スイッチインピーダンス制御回路１６、出力スイッチ回路１７を備える。
【００２４】
レシーバ＆シリアルパラレル変換回路１１は、タイミングコントローラ２０から送られてくるクロックＣＬＫおよびシリアルの映像データ信号ＤＡＴＡを受信し、１画素ごとのパラレルデータＤ００〜Ｄ０７に変換する。
【００２５】
ラッチ回路＆シフトレジスタ１２は、レシーバ＆シリアルパラレル変換回路１１によって変換されたパラレルデータＤ００〜Ｄ０７をクロック信号ＣＬＫ１によって順次転送し、ゲート信号線１ライン分のデータを転送する。このパラレルデータＤ００〜Ｄ０７は、ラッチパルス信号ＳＴＢに同期してラッチされ、出力数に対応したディジタル階調データとして保持される。
【００２６】
デコーダ１４は、階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）およびＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）を入力し、入力した階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）またはＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）の中から、ラッチ回路＆シフトレジスタ１２から送られてくるディジタル階調データＤ００〜Ｄ０７に対応した階調電位を出力ごとに選択する。なお、階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）及びＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）は、階調電位発生回路１３によって生成され、デコーダ１４に出力される。また、階調電位ＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）及びＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）は、デコーダ１４内では同一極性の出力同士で共有されている。正極性の出力はＶＤＡＴＡ０（＋）〜ＶＤＡＴＡ２５５（＋）を、負極性の出力はＶＤＡＴＡ０（−）〜ＶＤＡＴＡ２５５（−）を共有しているものとする。
【００２７】
デコーダ１４によって選択された各出力の階調電位は、例えば出力数が７２０の場合、出力ごとに備えられた各アンプ１５の入力ｔ１〜ｔ７２０にそれぞれ出力される。そして、ラッチパルスＳＴＢの立ち下がりに同期して、全てのアンプ１５は、データ線ＯＵＴ１〜ＯＵＴ７２０を充放電し、データ線を介して選択された電位を液晶セルの各画素に供給する。
【００２８】
出力スイッチインピーダンス制御回路１６は、ラッチパルスＳＴＢに同期して制御信号ＳＷＮ＿ＤＲＶ、ＳＷＰ＿ＤＲＶを出力スイッチ回路１７に出力し、出力スイッチ回路１７のインピーダンスを制御する。
【００２９】
出力スイッチ回路１７は、互いに逆導電型である２つのＦＥＴが並列接続されたトランスファゲートなどで構成され、制御信号ＳＷＮ＿ＤＲＶ、ＳＷＰ＿ＤＲＶが２つのＦＥＴのそれぞれのゲートに供給される。出力スイッチ回路１７は、制御信号ＳＷＮ＿ＤＲＶ、ＳＷＰ＿ＤＲＶのレベルを元にそれぞれのアンプ１５の出力とデータ線ＯＵＴ１〜ＯＵＴ７２０間を一定期間切り離す。
【００３０】
図３は、本発明の第１の実施例に係る出力スイッチインピーダンス制御回路の構成とタイミングを示す図である。図３（Ａ）において、出力スイッチインピーダンス制御回路１６は、インバータ回路ＩＮＶ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、電流源回路Ｉｓ１、Ｉｓ２を備える。ラッチパルス信号ＳＴＢは、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のそれぞれのゲートに供給される。インバータ回路ＩＮＶは、ラッチパルス信号ＳＴＢの信号レベルを反転し、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のそれぞれのゲートに供給する。ＰＭＯＳトランジスタＭＰ１は、ソースを電源に接続し、ドレインをＮＭＯＳトランジスタＭＮ１のドレインに接続する。ＮＭＯＳトランジスタＭＮ１は、ソースを電流源回路Ｉｓ１を介して接地する。ＰＭＯＳトランジスタＭＰ２は、ソースを電流源回路Ｉｓ２を介して電源に接続し、ドレインをＮＭＯＳトランジスタＭＮ２のドレインに接続する。ＮＭＯＳトランジスタＭＮ２は、ソースを接地する。
【００３１】
このような構成の出力スイッチインピーダンス制御回路１６は、図３（Ｂ）に示すように、ラッチパルス信号ＳＴＢがハイレベルに変化すると、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２がオンとなる。したがって、ＰＭＯＳトランジスタＭＰ１のドレインにおける信号ＳＷＰ＿ＤＲＶは、電源レベルとなり、ＮＭＯＳトランジスタＭＮ２のドレインにおける信号ＳＷＮ＿ＤＲＶは、接地レベルとなる。
【００３２】
その後、ラッチパルス信号ＳＴＢがローレベルに変化すると、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２がオフとなり、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ２がオンとなる。したがって、出力スイッチ回路１７の制御端（ＦＥＴのゲート）に充電された電荷は、電流源回路Ｉｓ１を介して放電され、信号ＳＷＰ＿ＤＲＶの電位は、徐々に接地レベルに向かう。また、出力スイッチ回路１７の他の制御端における放電された電荷は、電流源回路Ｉｓ２を介して充電され、信号ＳＷＮ＿ＤＲＶの電位は、徐々に電源レベルに向かう。したがって、信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶの波形は、図３（Ｂ）に示すようなランプ波形となる。
【００３３】
次に、ソースドライバ１０の動作について説明する。図４は、本発明の第１の実施例に係るソースドライバの各部のタイミングチャートである。ゲートドライバ３０から出力されるゲート駆動信号ＧＡＴＥ１、ＧＡＴＥ２、・・・に同期してラッチパルス信号ＳＴＢがハイレベルとなる。ラッチパルス信号ＳＴＢの立ち上がりで、ラッチ回路＆シフトレジスタ１２にディジタル映像データ（８ビットのＤＡＴＡ１［７：０］、ＤＡＴＡ２［７：０］等）が書き込まれる。そして、書き込まれたディジタル映像データに対応したアナログ電圧がデコーダ１４によって選択され、アンプ１５の入力へと出力される。この時、出力スイッチインピーダンス制御回路１６は、ラッチパルス信号ＳＴＢの立ち下がりから出力スイッチインピーダンス制御期間内にランプ波形を呈する信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶを出力スイッチ回路１７に出力する。したがって、出力スイッチ回路１７のＴＦＴへの出力ＯＵＴ１〜ＯＵＴ７２０における波形は、図４に示すような立ち上がりおよび立ち下がりの緩やかな波形となる。これにより、主としてアンプ１５における電源電流ＩＤＤは、水平期間（２０μｓ前後）を周期とした緩やかに変化する波形となる。
【００３４】
なお、上述した出力スイッチインピーダンス制御期間は、固定でもいいし、垂直期間毎やフレーム毎で動的に変化させてもよい。また、出力スイッチのインピーダンス（抵抗成分）を下げる波形をランプ波形としたが、ランプ波形に限らず、最終的に抵抗値が最小値になればどのような波形でも構わない。なお、効果を考えると、単調減少の波形が好ましい。
【００３５】
以上のようにソースドライバ１０は、出力スイッチのインピーダンスを徐々に下げていき、液晶表示装置の電源電流の急峻な立ち上がりおよび立ち下がりを防ぐことで、電源電流の高調波成分を低減することができる。このため、電源電流の高調波成分に起因して発生するＥＭＩノイズを小さくすることができる。図３（Ｂ）に示す出力スイッチインピーダンス制御期間をより長くすれば、高周波成分はより低減され、ＥＭＩノイズをより小さくすることができる。
【００３６】
図５（Ａ）に本発明の駆動回路における充放電電流のＦＦＴ（高速フーリエ変換）結果の例を示す。図５を参照するならば、本発明では、１０ＭＨｚ〜５０ＭＨｚ付近の高調波成分を、従来技術に比べ大幅に低減できていることが分かる。なお、図５（Ａ）、図５（Ｂ）のそれぞれ相対する縦軸の振幅の目盛の単位は、同一である。
【実施例２】
【００３７】
図６は、本発明の第２の実施例に係るソースドライバの構成を示す図である。図６に示すソースドライバが第１の実施例におけるソースドライバと異なる点は、階調電位発生回路１３が発生した複数の階調電位（本例ではＶＤＡＴＡ２５５（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ２５５（−））が出力スイッチインピーダンス制御回路１６ａに入力されていることである。出力スイッチインピーダンス制御回路１６ａは、入力されるこれら複数の階調電位を用いて、出力スイッチインピーダンス制御期間内に階段波形を生成し、出力スイッチ回路１７のインピーダンスを段階的に制御する。
【００３８】
なお、コモン電圧（ＶＣＯＭ）固定でかつノーマリーブラックタイプの液晶表示装置における電源電圧・コモン電圧・階調電位の関係を図７に示す。
【００３９】
図８は、本発明の第２の実施例に係る出力スイッチインピーダンス制御回路の回路図である。出力スイッチインピーダンス制御回路１６ａは、タイミング制御回路１８、階調電位選択スイッチＳＷ１１〜ＳＷ１７、ＳＷ２１〜ＳＷ２７を備える。
【００４０】
階調電位選択スイッチＳＷ１１〜ＳＷ１７は、一端をそれぞれ電源ＶＤＤ２、階調電位ＶＤＡＴＡ２５５（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ２５５（−）、接地ＧＮＤに接続し、他端を共通とし信号ＳＷＰ＿ＤＲＶを出力する。また、階調電位選択スイッチＳＷ２１〜ＳＷ２７は、一端をそれぞれ接地ＧＮＤ、階調電位ＶＤＡＴＡ２５５（−）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ２５５（＋）、電源ＶＤＤ２に接続し、他端を共通とし信号ＳＷＮ＿ＤＲＶを出力する。
【００４１】
タイミング制御回路１８は、ラッチパルス信号ＳＴＢ、クロック信号ＣＬＫ１を入力し、階調電位選択スイッチＳＷ１１〜ＳＷ１７、ＳＷ２１〜ＳＷ２７のオンオフを制御する制御パルスＴＩＭ１〜ＴＩＭ７を発生する。制御パルスＴＩＭ１〜ＴＩＭ７は、階調電位選択スイッチＳＷ１１〜ＳＷ１７および階調電位選択スイッチＳＷ２１〜ＳＷ２７の制御端にそれぞれ供給される。
【００４２】
図９は、本発明の第２の実施例に係る出力スイッチインピーダンス制御回路のタイミングチャートである。ラッチパルス信号ＳＴＢに同期し制御パルスＴＩＭ１がハイレベルとなる。その後、出力スイッチインピーダンス制御期間において、ラッチパルス信号ＳＴＢの立ち下がりのタイミングからクロック信号ＣＬＫ１に同期して制御パルスＴＩＭ２〜ＴＩＭ６が順々にハイレベルとなる。制御パルスＴＩＭ６の立ち下りと共に、制御パルスＴＩＭ７は、ラッチパルス信号ＳＴＢの立ち上がりまでハイレベルを保つ。このように発生された制御パルスＴＩＭ１〜ＴＩＭ７によって、階調電位選択スイッチＳＷ１１〜ＳＷ１７が順次オンとされ、電位が階段状に低下する信号ＳＷＰ＿ＤＲＶが得られる。また、階調電位選択スイッチＳＷ２１〜ＳＷ２７が順次オンとされ、電位が階段状に上昇する信号ＳＷＮ＿ＤＲＶが得られる。
【００４３】
図１０は、本発明の第２の実施例に係るソースドライバの各部のタイミングチャートである。図１０において、図４と異なる点は、信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶが階段波形を有し、信号ＳＷＰ＿ＤＲＶ、ＳＷＮ＿ＤＲＶによって出力スイッチのインピーダンスを段階的に制御する点である。アンプ１５における電源電流ＩＤＤが、水平期間（２０μｓ前後）を周期とし緩やかに変化することは、第１の実施例のソースドライバと同様である。
【００４４】
なお、上記例では出力スイッチインピーダンス制御回路に入力される階調電位をＶＤＡＴＡ２５５（＋）、ＶＤＡＴＡ１２８（＋）、ＶＤＡＴＡ０（＋）、ＶＤＡＴＡ１２８（−）、ＶＤＡＴＡ２５５（−）の５つであるとして説明をしたが、５に限定されるものではない。また、選択する階調も等間隔に限らず、任意に選択することができる。さらに、出力スイッチインピーダンス制御期間は固定であってもよいし、垂直期間毎やフレーム毎で動的に変化させてもよい。
【００４５】
実施例１では、インピーダンス制御回路の電流源によってランプ波形を生成する。そのため、出力スイッチにおけるインピーダンス制御期間は、インピーダンス制御回路の電流源の電流量と出力スイッチにおけるゲート容量とによって決まるため、正確にコントロールするのが難しい。これに対し、本実施例では、階調電位の数と制御パルス数で出力スイッチのインピーダンス制御期間を正確にコントロールすることができる。
【００４６】
以上の説明は、「液晶表示装置（ＬＣＤ）」について行っているが、表示装置は液晶を使用したものに限らず、同様な駆動方法をとる全ての表示装置を本発明の対象とする。
【００４７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施例に係る液晶表示装置の構成を示す図である。
【図２】本発明の第１の実施例に係るソースドライバの構成を示す図である。
【図３】本発明の第１の実施例に係る出力スイッチインピーダンス制御回路の構成とタイミングを示す図である。
【図４】本発明の第１の実施例に係るソースドライバの各部のタイミングチャートである。
【図５】本発明および従来の充放電電流のＦＦＴ（高速フーリエ変換）の結果を示す図である。
【図６】本発明の第２の実施例に係るソースドライバの構成を示す図である。
【図７】本発明の第２の実施例に係る液晶表示装置における電源電圧・コモン電圧・階調電位の関係を示す図である。
【図８】本発明の第２の実施例に係る出力スイッチインピーダンス制御回路の構成を示す図である。
【図９】本発明の第２の実施例に係る出力スイッチインピーダンス制御回路のタイミングチャートである。
【図１０】本発明の第２の実施例に係るソースドライバの各部のタイミングチャートである。
【図１１】特許文献１に記載の駆動回路の構成を示す図である。
【図１２】特許文献１に記載の駆動回路の動作を示すタイミングチャートである。
【符号の説明】
【００４９】
１ 液晶表示装置
１０ ソースドライバ
１１ レシーバ＆シリアルパラレル変換回路
１２ ラッチ回路＆シフトレジスタ
１３ 階調電位発生回路
１４ デコーダ
１５ アンプ
１６、１６ａ 出力スイッチインピーダンス制御回路
１７ 出力スイッチ回路
１８ タイミング制御回路
２０ タイミングコントローラ
３０ ゲートドライバ
４０ 液晶表示パネル
ＣＯＭ 共通配線
Ｃｓ 補助容量
ＩＮＶ インバータ回路
Ｉｓ１、Ｉｓ２ 電流源回路
Ｌｃ 液晶画素
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２ ＰＭＯＳトランジスタ
ＳＷ１１〜ＳＷ１７、ＳＷ２１〜ＳＷ２７ 階調電位選択スイッチ
ＴＦＴ 薄膜トランジスタ
【特許請求の範囲】
【請求項１】
出力端子と、
映像信号を増幅する増幅回路と、
前記増幅回路の出力と前記出力端子間に接続されるスイッチ回路と、
前記スイッチ回路のスイッチング動作において前記スイッチ回路のインピーダンスを順次変化させるように制御するインピーダンス制御回路と、
を備えることを特徴とする駆動回路。
【請求項２】
前記インピーダンス制御回路は、前記スイッチ回路をオン状態とする場合に前記インピーダンスを順次低下させるように制御することを特徴とする請求項１記載の駆動回路。
【請求項３】
前記スイッチ回路は、ＦＥＴで構成され、
前記インピーダンス制御回路は、前記スイッチ回路をオン状態とする場合に前記ＦＥＴのゲート端に前記ＦＥＴのオン抵抗を順次低下させるような制御電圧を供給することを特徴とする請求項２記載の駆動回路。
【請求項４】
前記インピーダンス制御回路は、
定電流源回路と、
前記定電流源回路からの出力電流、および電源電圧のいずれかを選択して前記ＦＥＴのゲート端に供給するスイッチ素子と、
を備えることを特徴とする請求項３記載の駆動回路。
【請求項５】
前記インピーダンス制御回路は、
それぞれ異なる複数の電圧を出力する電圧発生回路と、
前記複数の電圧のいずれかを選択して前記ＦＥＴのゲート端に供給する選択回路と、
前記ＦＥＴのオン抵抗を順次低下させるように、前記複数の電圧から一つを順次選択するための選択信号を前記選択回路に対して与えるタイミング制御回路と、
を備えることを特徴とする請求項３記載の駆動回路。
【請求項６】
前記映像信号を生成するための複数の階調電圧信号を発生する階調電位発生回路をさらに備え、
前記電圧発生回路は、前記階調電位発生回路に含まれ、前記複数の電圧を前記複数の階調電圧信号から選択して出力することを特徴とする請求項５記載の駆動回路。
【請求項７】
請求項１乃至６のいずれか一に記載の駆動回路と、
前記駆動回路によって駆動される表示パネルと、
を備えることを特徴とする表示装置。
【請求項１】
出力端子と、
映像信号を増幅する増幅回路と、
前記増幅回路の出力と前記出力端子間に接続されるスイッチ回路と、
前記スイッチ回路のスイッチング動作において前記スイッチ回路のインピーダンスを順次変化させるように制御するインピーダンス制御回路と、
を備えることを特徴とする駆動回路。
【請求項２】
前記インピーダンス制御回路は、前記スイッチ回路をオン状態とする場合に前記インピーダンスを順次低下させるように制御することを特徴とする請求項１記載の駆動回路。
【請求項３】
前記スイッチ回路は、ＦＥＴで構成され、
前記インピーダンス制御回路は、前記スイッチ回路をオン状態とする場合に前記ＦＥＴのゲート端に前記ＦＥＴのオン抵抗を順次低下させるような制御電圧を供給することを特徴とする請求項２記載の駆動回路。
【請求項４】
前記インピーダンス制御回路は、
定電流源回路と、
前記定電流源回路からの出力電流、および電源電圧のいずれかを選択して前記ＦＥＴのゲート端に供給するスイッチ素子と、
を備えることを特徴とする請求項３記載の駆動回路。
【請求項５】
前記インピーダンス制御回路は、
それぞれ異なる複数の電圧を出力する電圧発生回路と、
前記複数の電圧のいずれかを選択して前記ＦＥＴのゲート端に供給する選択回路と、
前記ＦＥＴのオン抵抗を順次低下させるように、前記複数の電圧から一つを順次選択するための選択信号を前記選択回路に対して与えるタイミング制御回路と、
を備えることを特徴とする請求項３記載の駆動回路。
【請求項６】
前記映像信号を生成するための複数の階調電圧信号を発生する階調電位発生回路をさらに備え、
前記電圧発生回路は、前記階調電位発生回路に含まれ、前記複数の電圧を前記複数の階調電圧信号から選択して出力することを特徴とする請求項５記載の駆動回路。
【請求項７】
請求項１乃至６のいずれか一に記載の駆動回路と、
前記駆動回路によって駆動される表示パネルと、
を備えることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−３００８６６（Ｐ２００９−３００８６６Ａ）
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願番号】特願２００８−１５６７８２（Ｐ２００８−１５６７８２）
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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