２ステージＤ／Ａコンバータ及びこれを用いた液晶表示装置のソースドライバ
【課題】高解像度の液晶表示装置のソースドライバに用いられる斬新なＤ／Ａコンバータ及び液晶表示装置のソースドライバを提供する。
【解決手段】ソースドライバは２ステージＤ／Ａコンバータを含む。この２ステージＤ／Ａコンバータは、１ビットシリアル電荷再分配Ｄ／Ａコンバータと、電圧選択手段と、ガンマ校正エキスパンディングと決定論理と、を含む。１ビットシリアル電荷再分配Ｄ／Ａコンバータは、第１容量と、端末容量と、第１スイッチ回路と、第２スイッチ回路と、を含む。第１容量は容量充電節点（ノード）とロー参考電圧入力節点の間に接続される。端末容量は電荷収集節点とロー参考電圧入力節点の間に接続される。第１スイッチ回路は、容量の充電周期において、容量充電節点をロー参考電圧入力節点またはハイ参考電圧入力節点に接続する。第２スイッチ回路は、電荷の再分配周期において、容量充電節点を電荷収集節点に接続する。
【解決手段】ソースドライバは２ステージＤ／Ａコンバータを含む。この２ステージＤ／Ａコンバータは、１ビットシリアル電荷再分配Ｄ／Ａコンバータと、電圧選択手段と、ガンマ校正エキスパンディングと決定論理と、を含む。１ビットシリアル電荷再分配Ｄ／Ａコンバータは、第１容量と、端末容量と、第１スイッチ回路と、第２スイッチ回路と、を含む。第１容量は容量充電節点（ノード）とロー参考電圧入力節点の間に接続される。端末容量は電荷収集節点とロー参考電圧入力節点の間に接続される。第１スイッチ回路は、容量の充電周期において、容量充電節点をロー参考電圧入力節点またはハイ参考電圧入力節点に接続する。第２スイッチ回路は、電荷の再分配周期において、容量充電節点を電荷収集節点に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置のソースドライバに関し、特にＤ／Ａコンバータを用いた液晶表示装置のソースドライバに関する。
【背景技術】
【０００２】
現在の高級電子製品、例えば、高解像度のテレビが電子テクノロジーに対する要求はますます厳しくなる。例えば、高解像度のテレビなどの表示装置に自然な色彩で映像を表現することが要求されている。液晶表示装置は、典型的に、Ｄ／Ａコンバータでデジタルコードを変換して、画素マトリクスを駆動し、このデジタルコードがアナログ出力に対応する電圧レベルを示す。例えば、４ビットで１６個の２進的数字とし、Ｄ／Ａコンバータの出力電圧とする。実際のアナログ電圧Ｖｏｕｔは入力された２進的数字に比例し、この２進的数字の倍数で表現される。Ｄ／Ａコンバータの参考（参照）電圧Ｖｒｅｆが常数の場合、この出力電圧は一つの離散値しかなく、例えば、１６個可能な電圧レベルの中の一つ、このため、Ｄ／Ａコンバータの出力は本当に比例したアナログ値ではない。しかしながら、可能な出力値の数は入力データのビット数を増加することによって増加できる。出力範囲中における可能な出力値を大きな数値にすれば、Ｄ／Ａコンバータの出力値の間の差異を減少できる。
【０００３】
Ｄ／Ａコンバータの入力に比較的に大きな数値のビット数が含まれる場合、このＤ／Ａコンバータは比較的に高解像度を提供することは明らかである。しかし、このＤ／Ａコンバータが消耗する回路面積は解像度に正比例する。１ビットの解像度を増やすのに、Ｄ／Ａコンバータにおけるデコーダの面積は倍増する。
【０００４】
図１は液晶表示装置のソースドライバに用いられた従来のＲ（抵抗列）型のＤ／Ａコンバータ構成の例を示す。具体的に、図１は６ビットのＤ／Ａコンバータ構成を示す。このＤ／Ａコンバータ構成は、参考電圧Ｖ０ないしＶ８の間に接続される抵抗列を有する。１つの抵抗セットが６ビットデジタル入力Ｄ０ないしＤ５に基づいて選択され、電圧も６ビットデジタル入力Ｄ０ないしＤ５に基づいて選択される。ＯＰアンプがドライバの電流を上げるのに使われる。この６ビットＤ／Ａコンバータ構成に、６４個の抵抗と、６４本の信号ラインと、６４×１のデコーダとが必要である。この標準構成を用いて、８ビットのＤ／Ａコンバータ構成を構成するには、４倍の面積、例えば２５６個の抵抗と、２５６本の信号ラインと、２５６×１のデコーダとに増やす必要がある。この標準構成を用いて、１０ビットのＤ／Ａコンバータ構成を構成するには、更に４倍の面積、例えば１０２４個の抵抗と、１０２４本の信号ラインと、１０２４×１のデコーダとに増やす必要がある。このため、１０ビットのＤ／Ａコンバータは６ビットのＤ／Ａコンバータに対し、１６倍のチップやウェーハ面積が必要である。周知のように従来のＤ／Ａコンバータ構成がチップやウェーハ面積の３０％を占めている。解像度が高なるにつれて（例えば１０ビット、または１０ビット以上の解像度）解像度を達成するに必要な寸法を増やすことは受け入れられない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このため、高解像度の液晶表示装置のソースドライバに用いられる斬新なＤ／Ａコンバータ構成が求められている。
【課題を解決するための手段】
【０００６】
そこで、本発明は、前記従来技術の欠点を解決するために、２ステージＤ／Ａコンバータ及び液晶表示装置のソースドライバを提供する。
【０００７】
本発明の実施例によれば、入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、少なくとも、ハイ参考電圧を受けるハイ参考電圧入力節点（ノード）及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点を前記電荷収集節点に接続する第２スイッチ回路と、を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、少なくとも前記入力されたＭビットのデジタルコードの一部によって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、を備える２ステージＤ／Ａコンバータが提供される。
【０００８】
また、本発明の他の実施例によれば、液晶表示装置のソースドライバであって、少なくとも入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、ハイ参考電圧を受けるハイ参考電圧入力節点及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点を前記電荷収集節点に接続する第２スイッチ回路と、を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、少なくとも前記入力されたＭビットのデジタルコードによって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、前記Ｍビットのデジタルコードによってコードエキスパンディングを通じてガンマ校正が行われるガンマ校正エキスパンディングと決定論理と、を備える２ステージＤ／Ａコンバータと、を含む液晶表示装置のソースドライバが提供される。
【０００９】
本発明の実施例に提供されるＤ／Ａコンバータ構成、例えば、ソースドライバにＤ／Ａコンバータを用いるＤ／Ａコンバータ構成であれば、顕著に高解像度のＤ／Ａコンバータ構成におけるＤ／Ａコンバータの面積を減少することができる。例えば、１０ビットのＤ／Ａコンバータ構成にとって、従来のＤ／Ａコンバータ構成によってできた１０ビットのＤ／Ａコンバータに比べ、ここで記載のＤ／Ａコンバータ構成は、少なくとも５０％の面積を減少することができる。このＤ／Ａコンバータ構成は、高速、大面積、高解像度の表示装置に充分に適している。
【００１０】
下記図面の簡単な説明は、本発明の前記または他の目的、特徴、メリット、実施形態をより分かりやすくするためのものである。
【図面の簡単な説明】
【００１１】
【図１】従来の６ビット解像度を有する抵抗列Ｄ／Ａコンバータ構成を用いたソースドライバの回路図。
【図２】従来の液晶表示装置のソースドライバの設計図。
【図３】図２に示す液晶表示装置のソースドライバにおけるＤ／Ａコンバータの詳細図。
【図４】本発明に係る１０ビットＤ／Ａコンバータ構成の実施形態の図。
【図４Ａ】図４に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図４Ｂ】図４Ａに示す各ステップにおけるＤ／Ａコンバータ構成の出力電圧を示す表。
【図５】本発明に係る１０ビットＤ／Ａコンバータ構成の他の実施形態の図。
【図５Ａ】図５に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図６】本発明に係る１０ビットＤ／Ａコンバータ構成の他の実施形態の図。
【図６Ａ】図６に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図７】図４に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図７Ａ】図７に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図８】図５に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図８Ａ】図８に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図９】図６に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図９Ａ】図９に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図１０】ソースドライバの転換曲線の非線形の例を示すグラフ。
【図１１】本発明に係るＤ／Ａコンバータによるガンマ補正のフローチャート。
【図１２】修正された参考電圧選択手段を有する図８に示す１０ビットＤ／Ａコンバータ構成を示す実施形態の図。
【図１３】１ビットシリアル電荷再分配Ｄ／Ａコンバータを応用した１０ビットＤ／Ａコンバータ構成の実施形態の図。
【図１３Ａ】図１３に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図１３Ｂ】図１３Ａに示す各ステップにおけるＤ／Ａコンバータ構成の出力電圧を示す表。
【図１４】図１３に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図１４Ａ】図１４に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【発明を実施するための形態】
【００１２】
アクティブマトリクス液晶表示装置（以下はＬＣＤと略称する）は既に世に熟知されており、例えば、参考としてクマダ氏などによるＵＳ特許第７１７６８６９号を挙げ、本案に引用する。このＬＣＤは、画素選択期間に走査信号を供給して走査信号ドライバとするゲートドライバと、データ信号を液晶表示装置に供給してデータ信号ドライバとするソースドライバと、ゲートドライバとソースドライバのタイミングを制御するための制御回路とを有する。本発明に係るソースドライバの改善に関連する記載以外、これらの素子が当該分野で熟知されているので説明を省略する。
【００１３】
液晶表示装置において、図形データが制御回路によってソースドライバに転送され、図形データ信号がデジタルからアナログに変換され、駆動電圧として液晶表示装置に供給される。ソースドライバに接続した参考電圧発生回路が電圧を発生して、この電圧が図形データ信号のデジタルからアナログへの変換の際に参照される。
【００１４】
図２は従来の液晶表示装置のソースドライバ１０の概要を示す図である。このソースドライバ１０は、ロー電圧（ＬＶ）技術によって実現されたデジタル部分を含む。この部分は、シフトレジスタ１２と、サンプリングレジスタ１４と、保持レジスタ１６と、データラッチ１８とを含む。このハイ電圧又は電圧によって実現するアナログ部分は、レベルシフタ２０と、Ｄ／Ａコンバータ２２と、参考電圧発生手段２４と、出力回路２６とを含み、この出力回路２６は、図３に示すＯＰアンプを含んでもよい。ドライバ１０の出力は７２０個のアナログ出力Ｙ１ないしＹ７２０に示し、各出力が液晶表示装置の各ラインに対応する。
【００１５】
図３は、Ｄ／Ａコンバータ２２と図２に示すソースドライバ１０の出力回路２６の１つの実施形態の詳細を示す図であり、ＮＭＯＳからなるＤＡＣ（Ｎ＿ＤＡＣ）、ＰＭＯＳからなるＤＡＣ（Ｐ＿ＤＡＣ）、ＮＭＯＳ入力を有するＯＰアンプ（Ｎ＿ＯＰＡ）、ＰＭＯＳ入力を有するＯＰアンプ（Ｐ＿ＯＰＡ）を含む。そのうち、ＶＤＤ＿ＰはＤＡＣ構成２２ｂの電源、ＶＤＤ＿ＮはＤＡＣ構成２２ａの電源、Ｖ１＿ＮはＤＡＣ構成２２ａの第１ガンマ電圧、Ｖ６４＿ＮはＤＡＣ構成２２ａの第６４ガンマ電圧、Ｖ１＿ＰはＤＡＣ構成２２bの第１ガンマ電圧、Ｖ６４＿ＰはＤＡＣ構成２２bの第６４ガンマ電圧、ＭＶは中間電圧、ＨＶはハイ電圧をそれぞれ示す。このＤ／Ａコンバータと出力回路構成は、典型的な差動式に構成され、それぞれ互いに交替するＮＭＯＳとＰＭＯＳに基づくＤ／Ａコンバータ構成２２a、２２ｂとを含み、それぞれ互いに交替するＰＭＯＳとＮＭＯＳ入力ＯＰアンプ２６a、２６bとを含む。しかし、このような設計を熟知している者であれば、差動式構成の代わりにレール対レールのＯＰアンプ出力回路構成を用いてもよいことが分かっている。液晶表現装置において、ドライバをたくさん有し、例えば、高解像度のテレビ１９２０×１０８０において、表示装置（１９２０×３（ＲＧＢ）／７２０）に８個のドライバを有する。図２と図３に示す液晶表示装置のソースドライバの操作や構成素子が当該分野の者に熟知されているので、本発明における液晶表示装置のドライバの改善に係るＤ／Ａコンバータに関する説明と紛らわすことのないようにこれらの素子についての詳しい説明を省略する。
【００１６】
ここで開示されている改善されたＤ／ＡコンバータはＤ／Ａコンバータの機能を二つのステージに分け、第１のステージにおいて、Ｍビットデジタル入力コードにやや対応する粗略な出力電圧範囲を提供し、第２ステージにおいて、２ビットシリアル電荷再分配Ｄ／Ａコンバータを用いて、粗略な範囲内における精確な目標電圧を提供する。Ｄ／Ａコンバータにガンマ校正とオフセット解除が内蔵されてもよい。下記から分かるように、このＤ／Ａコンバータによれば、著るしく面積を節約して、高速、大面積、高解像度の設計を達成することができる。
【００１７】
図４は、高解像度のＤ／Ａコンバータ構成１００の第１の実施例を示し、図４Ａは、このＤ／Ａコンバータが実行する操作ステップを示し、この操作ステップにより、Ｍビットデジタル入力コードからアナログ電圧Ｖｏｕｔが生成される。更に具体的に説明すると、図４は１０ビットＤ／Ａコンバータ構成１００の実施例を示す。１０ビットＤ／Ａコンバータ構成から分かるように、必要に応じて、ここで開示されている１０ビットの実施例を高解像度のＤ／Ａコンバータ構成（例えば１１ビットや１１より高いビット数の設計）や、これより低い（９ビットや９ビットより低いビット数）のＤ／Ａコンバータ構成に適用することができる。
【００１８】
１０ビットＤ／Ａコンバータ構成１００は、電流を増幅させるために用いられるＯＰアンプ１０２を含む。ＯＰアンプ１０２の出力（Ｖｏｕｔ）がＯＰアンプ１０２のマイナス入力端にフィードバックされる。ＯＰアンプ１０２のプラス入力端がシリアル電荷再分配Ｄ／Ａコンバータ１０４、具体的には、２ビットシリアル電荷再分配Ｄ／Ａコンバータの出力に接続される。以下に更に詳しく説明する。このシリアル電荷再分配Ｄ／Ａコンバータ１０４は、ハイ参考電圧とロー参考電圧の入力端を有し、ハイ参考電圧とロー参考電圧及びこれらから構成される参考電圧ペアーを受け、これによって粗略な電圧範囲が定義される。電圧選択回路１０６は参考電圧ＶＨとＶＬを提供し、図に示すように、参考電圧ＶＨとＶＬは相隣する電圧ペアーであり、この相隣する電圧ペアーが電圧選択手段１０６によって、参考電圧Ｖ１ないしＶ９を越える複数個の相隣する電圧ペアーから選択される。範囲が最低有効ビット（ＬＳＢ）ｄ０ないし最高有効ビット（ＭＳＢ）ｄ９の１０ビット入力コードはコードエキスパンディングと決定論理１１２に提供される。電圧選択手段１０６がＹ個の相隣する電圧ペアーに選択する場合、コードエキスパンディングと決定論理１１２は１０ビット入力コードからｌｏｇ２Ｙ個の最高有効ビットを選択する。例えば、図４の実施例において、Ｖ１ないしＶ９の８個の電圧ペアーが有る場合（例えば、Ｖ１／Ｖ２、Ｖ２／Ｖ３、Ｖ３／Ｖ４、Ｖ４／Ｖ５、Ｖ５／Ｖ６、Ｖ６／Ｖ７、Ｖ７／Ｖ８、Ｖ８／Ｖ９）、そして、コードエキスパンディングと決定論理１１２が相隣する電圧ペアーを選択するために、１０ビット入力コードから三つの最高有効ビット（ｄ９、ｄ８、ｄ７）を選択する。コードエキスパンディングと決定論理１１２がこの３つのビットをレジスタ、例えばレジスタ１１０に提供する。この３つの最高有効ビットが第１デコーダ１０８に提供され、第１デコーダ１０８がこの３つの最高有効ビットを、電圧選択手段１０６を制御するための制御信号にデコードし、８個の可能なＶＬとＶＨペアー中の一つを出力させ、この８個の可能なＶＬとＶＨペアーがデコーダ１０８に入力された３ビット入力コードに対応する。例えば、［ｄ９ ｄ８ ｄ７］は［１ １ １］である場合、ＶＬ／ＶＨペアーはＶ８／Ｖ９であり、［ｄ９ ｄ８ ｄ７］は［０ ０ ０］である場合、ＶＬ／ＶＨペアーはＶ１／Ｖ２である。ＶＬとＶＨで粗略な電圧範囲を表現することによって、ＶＬないしＶＨの範囲中の特定電圧レベルを出力するために２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４を用いてもよく、下記のように、このＶＬないしＶＨの範囲は１０ビット入力コードに対応する。
【００１９】
図４はＮ＝１の実施形態を示す。即ち、１０ビットデジタル入力コードがコードエキスパンディングと決定論理１１２によって１ビットをエキスパンディングされる。この実施形態において、このエキスパンディングビットをフィラまたはパッディングビットとして、１０ビットデジタル入力コードの最低有効ビットの後に用いる。このビットが所定値“０”に設定される。この７個の最低有効ビット（ｄ６ないしｄ０）と一つのフィラまたはパッディングビット計８ビットになり、コードエキスパンディングと決定論理１１２がこの８ビットを第２レジスタ１１６に提供する。コードエキスパンディングと決定論理１１２が偶数個の最低有効ビット、例えば８ビットの最低有効ビットを１１ビットデジタル入力コードに提供する実施例において、Ｎ＝０の実施例を考慮する。そのうち、パッディングビットが常に０設定され、ガンマ校正を有しなく（以下に記述する）、この１０ビット構成に提供されたコードエキスパンディングと決定論理によって進行される。ガンマ校正を有するＮ＝１実施例において、このエキスパンディングビットは決定論理１１２によって“０”または“１”に動態的に設定されてもよい。
【００２０】
この８ビットのコード（ｄ６ ｄ５ ｄ４ ｄ３ ｄ２ ｄ１ ｄ０ ０）がレジスタ１１６に提供される。レジスタ１１６は、２ビットの組合［ｄＨ ｄＬ］序列の方式で、連続／直列的に収納された８ビットコードを第２デコーダ１１４に提供するように制御され、この２ビットの組合［ｄＨ ｄＬ］序列の方式は、８ビットコードの最低有効ビットからはじめ、例えば，組合［ｄ０ ０］が第１、続いて［ｄ２ ｄ１］が第２、そして［ｄ４ ｄ３］が第３、最終組合［ｄ６ ｄ５］が最後である。２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４を制御するために、これらのコードの組合が第２デコーダ１１４に用いられる。
【００２１】
２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４は、ＶＬないしＶＨの範囲の電圧を選択するよう操作されて、ＯＰアンプ１０２に出力を提供する。この電荷再分配Ｄ／Ａコンバータ１０４は、端末容量Ｃ３を含み、この端末容量Ｃ３がロー参考電圧節点と電荷収集節点（ノード）１０９の間に接続され、この電荷収集節点がＯＰアンプ１０２のプラス入力端及び一対の２進重み容量Ｃ１、Ｃ２に接続され、各容量は、ロー参考電圧節点にも接続する第１端部と、それぞれ第１容量充電節点１０５と第２容量充電節点１０７に接続する複数の第２端部を有する。充電の周期に、容量Ｃ１の第２端部が第１スイッチ回路によって選択的にロー参考電圧ＶＬまたはハイ参考電圧ＶＨに接続する。この第１スイッチ回路は、スイッチＳ１と、相補する一対のスイッチＳＨ、ＳＨバー（ＳＨの上に横線を引いて表すことを意味する。以下同様）と、を含む。充電の周期に、容量Ｃ２の第２端部が第２スイッチ回路によって選択的にロー参考電圧ＶＬまたはハイ参考電圧ＶＨに接続する。この第２スイッチ回路は、スイッチＳ１と、相補する一対のスイッチＳＬ、ＳＬバーと、を含む。相補する一対のスイッチＳＨ、ＳＨバーと相補する一対のスイッチＳＬ、ＳＬバー、は、第２デコーダ１１４の出力によって制御される。
【００２２】
電荷再分配周期に、第１容量充電節点１０５がスイッチＳ２を介して電荷収集節点１０９に接続され、第２容量充電節点１０７が第２スイッチＳ２を介して電荷収集節点１０９に接続される。リセット操作期間に容量をリセットするために、スイッチＳ３はロー参考電圧節点と電荷再分配節点１０９の間に接続される。スイッチＳ１、Ｓ２、及びＳ３は、多様な方式、例えば、タイミング制御手段によるパルス信号等によって制御されてもよい。
【００２３】
シングルの２ビット組合［ｄＨ ｄＬ］にとって、ｄＨが１の場合に、スイッチＳＨがオフ状態、スイッチＳＨバーがオン状態になり、ｄＨが０の場合に、スイッチＳＨがオン状態、スイッチＳＨバーがオフ状態になる。同じように、ｄＬが１の場合に、スイッチＳＬがオフ状態、スイッチＳＬバーがオン状態になり、ｄＬが０の場合に、スイッチＳＬがオン状態、スイッチＳＬバーがオフ状態になる。
【００２４】
容量Ｃ２とＣ３は容量値Ｃを有し、容量Ｃ１は容量値２Ｃを有する。明らかなように、容量の電荷量が容量の容量値の倍数である。例えば、Ｃ１とＣ２共に同時に充電して、容量Ｃ１内の電荷量が容量Ｃ２内の電荷量の２倍である。
【００２５】
シリアル電荷再分配Ｄ／Ａコンバータ１０４の操作は図４Ａに示される。
【００２６】
ステップ１において、スイッチＳ１がオン状態で、スイッチＳ２とＳ３が共にオフ状態である。各容量の両電極共に電圧ＶＬに接続される場合に、このステップにおいて、容量Ｃ１、Ｃ２、及びＣ３の電圧が０Ｖにリセットされる。ステップ１の後、スイッチＳ３がオンされて、このプロセスが再び進行されるまでに維持され、このとき、容量Ｃ３を再びリセットする必要がある。
【００２７】
ステップ２において、容量Ｃ１とＣ２を充電するために、スイッチＳ１をオフ状態にし、スイッチＳ２をオン状態にする。スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御するために、第１の２ビット組合［ｄＨ ｄＬ］、例えば、レジスタ１１６に提供される［ｄ０ ０］が第２デコード１１４に用いられる。ｄＨが１の場合に、ＳＨがオフ状態、ＳＨバーがオン状態になり、容量Ｃ１がＶＨとＶＬの間に接続され、充電される。ｄＨが０の場合に、ＳＨがオン状態、ＳＨバーがオフ状態になり、容量Ｃ１がＶＬとＶＬの間に接続され、充電されることはない。ｄＬが１の場合に、ＳＬがオフ状態、ＳＬバーがオン状態になり、容量Ｃ２がＶＨとＶＬの間に接続され、充電される。ｄＬが０の場合に、ＳＬがオン状態、ＳＬバーがオフ状態になり、容量Ｃ２がＶＬとＶＬの間に接続され、充電されることはない。
【００２８】
ステップ３において、容量Ｃ１、Ｃ２と端末／収集容量Ｃ３の間に、容量Ｃ１、Ｃ２に蓄積されたいずれの電荷を分配し、容量Ｃ３の残留電荷（この時点では残留電荷がない）を分配するために、スイッチＳ１がオン状態で、スイッチＳ２がオフ状態になり、具体的に、オフ状態のスイッチＳ２は容量Ｃ１、Ｃ２、及びＣ３を電荷収集節点１０９とロー参考電圧節点の間に並列させる。各容量の電荷と容量の値に正比例するように、この回路中の総電荷を分配する。即ち、総容量値が４Ｃので、容量Ｃ１は総電荷（Ｑｔｏｔａｌ）の半分の電荷量を有し、容量Ｃ２とＣ３のそれぞれは、１／４の総電荷量を有する。容量Ｃ３に分配される電荷により、出力節点はＶＬ＋ＶＣ３に相当する電圧になる。電圧ＶＣ３は（Ｑｔｏｔａｌ）／４Ｃになる。各電荷再分配の位相／周期の期間に、この回路における１／４の総電荷が容量Ｃ３に分配される。このステップの後、レジスタ１１６も次の２ビット組合［ｄ２ ｄ１］を第２デコーダ１１４にロードして、次の容量電荷位相／周期を迎えるように準備する。
【００２９】
ステップ４は、ステップ２と同じ方法で、スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーのみで操作する。スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーは、第２例の連続する２ビットコード、例えば、組合［ｄ２ ｄ１］に制御される。［ｄ２ ｄ１］の値により、ステップ４において、電荷が蓄積された容量Ｃ１、Ｃ２にさらに電荷を蓄積してもよい。ステップ５において、容量Ｃ１、Ｃ２及びＣ３は、ロー参考電圧節点と節点１０９間に再び並列される。回路中の総電荷は、容量Ｃ３中の残留電荷（ステップ３の完了する時）及び容量Ｃ１とＣ２の総電荷の総和（例えば、これらの容量がステップ３の完了する時の残量電荷とステップ４中に容量に付加される任意電荷の総和）である。この全部の総電荷は再び比例によって三つ容量に再分配される。これにより、４等分された残留電圧が容量Ｃ３に残留される。この出力節点の電圧は再びＶＬ＋ＶＣ３になる。ステップ５の後、ＶＬ＋ＶＣ３は、容量Ｃ３中の総電荷を容量Ｃ１／Ｃ２／Ｃ３の総組合せ容量４Ｃで割る値である。ステップ５の後、出力節点の電圧は、（２ｄ２＋ｄ１＋０．５ｄ０）／４*（ＶＨ−ＶＬ）＋ＶＬになる。
【００３０】
ステップ６ないしステップ９は、前記ステップ２ないしステップ５に関する説明から推知できるはずである。各ステージにおいて、節点１０９に対応する電圧が図４Ｂに示す。図４Ｂに示すように，このとき、出力節点の電圧は１／１２８（６４d６＋３２d５＋１６ｄ４＋８ｄ３＋４ｄ２＋２ｄ１＋ｄ０）*（ＶＨ−ＶＬ）＋ＶＬ。即ち、この電圧は、ＶＬ（レジスタ１１６に提供される８ビットコードが０の場合）から、ＶＬ＋１２７／１２８（ＶＨ−ＶＬ）（レジスタ１１６に提供される最高の７個有効ビットコードが１、かつパッディングビットが０の場合）の間の任意値であってもよい。
【００３１】
２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成は下記加法数式を満たす出力電圧を提供し、“ｎ”と“ｉ”は差分変数で、ｉ＝１の場合は、ｄｉがｄ１、ｉ＝２の場合は、ｄｉがｄ２である。
【００３２】
【数１】
【００３３】
ここで述べるシリアル電荷再分配Ｄ／Ａコンバータ構成は２ビットのシリアル電荷再分配Ｄ／Ａコンバータであるが、理解されるように、より高解像度に対応する時に、この構成をレベルアップしてもよい。例えば、３ビットのシリアル電荷再分配Ｄ／Ａコンバータの場合、容量値が４Ｃの付加２進重み容量を有してもよく、この容量を、容量Ｃ１、容量Ｃ２と同じように接続され、それぞれのスイッチ回路によって制御される。デコーダ１１４は３ビットのデコーダに設定されてもよく、レジスタ１１６は、２ビットの組合せではなく、３ビットの組合せを提供する。
【００３４】
図５と図５Ａは、他のＤ／Ａコンバータ構成１００Ａとその一連の操作ステップを示す。構成１００Ａは、Ｎ＝２の他に、各部が構成１００と同じである。即ち、この１０ビットの入力コードの残る７個の最低有効ビットは、二つの付加ビットｄ００とｄ０１を増すことによって、９ビットにエキスパンディングする。下記の詳しい記述のように、コードエキスパンディングと決定論理１１２Ａはこれら２ビットの値を決め、本来の入力コードから７ビットｄ６ないしｄ０と付加ビットｄ００とｄ０１がレジスタ１１６Ａに提供される。そして、レジスタ１１６Ａは９ビットコードから導出した２ビット組合を第２デコーダ１１４Ａに提供し、この９ビットコードが２ビット組合［ｄＨ ｄＬ］の方式でコードエキスパンディングと決定論理１１２Ａから連続的に提供され、まずは最低有効ビットで、前記図４に関連する方式によってスイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御する。即ち、レジスタ１１６Ａが先に［ｄ００ ０］を提供してｄＬ位置における“０”をパッディングビットとし、続いて［ｄ０ ｄ０１］、［ｄ２ ｄ１］、［ｄ４ ｄ３］、最後に［ｄ６ ｄ５］を提供する。
【００３５】
図５に示す電荷再分配回路１０４は図４に示す対応的な回路と構成的に同じであるが、唯一の操作上の差異が図５Ａ示すように他の電荷再分配ステップ１０とステップ１１を増し、各ステップに用いられるそれぞれのビットの組合せを増すことである。例えば、図４Ａに示す［ｄ０ ０］ではなく、図５Ａにおいて［ｄＨ、ｄＬ］ビット組合せ［ｄ００ ０］から始める。
【００３６】
図６と図６Ａは、他のＤ／Ａコンバータ構成１００Ｂとその一連の操作ステップを示す。構成１００Ｂは、Ｎ＝３の他に、各部が構成１００および１００Ａと同じである。即ち、この１０ビットの入力コードの残る７個の最低有効ビットは、三つの付加ビットｄ００、ｄ０１、ｄ０２を増すことによって、１０ビットにエキスパンディングする。下記の詳しい記述のように、コードエキスパンディングと決定論理１１２Ｂはこれら３ビットの値を決め、本来の１０ビット入力コードから７ビットｄ６ないしｄ０と三つの付加ビットｄ００、ｄ０１、ｄ０２がレジスタ１１６Ｂに提供される。そして、レジスタ１１６Ｂは１０ビットコードから導出した２ビット組合を第２デコーダ１１４Ｂに提供し、この１０ビットコードが２ビット組合せ［ｄＨ ｄＬ］の方式でコードエキスパンディングと決定論理１１２Ｂから連続的に提供され、まずは最低有効ビットで、前記図４と図５に関連する方式によってスイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御する。即ち、レジスタ１１６ｂが先に［ｄ０１ ００］を提供し、続いて［ｄ０ ｄ０２］、［ｄ２ ｄ１］、［ｄ４ ｄ３］、最後に［ｄ６ ｄ５］を提供する。ちなみに、この実施例においては、パッディングビット“０”を必要としない。
【００３７】
図６に示す電荷再分配回路１０４は図４及び図５に示す対応的な回路と構成的に同じであるが、唯一の操作上の差異が図５Ａのステップ１ないしステップ４に示され、図５に示す最初の二つの２ビットコードではなく、図６に示す最初の二つの２ビットコードが用いられる。
【００３８】
図７ないし図９は、オフセット補償を提供するように、図４ないし図６に示すＤ／Ａコンバータの実施例を改良した構成を示す。これらの構成の改良された操作は、それぞれ関連する図７Ａ、図８Ａ、図９Ａに示す。特別な説明がないかぎり、これらのＤ／Ａコンバータの操作と構成は図４ないし図６及び図４Ａないし図６Ａに相似している。図７はＤ／Ａコンバータ構成２００を示し、図７Ａは図７に示すＤ／Ａコンバータを操作する一連のステップを示す。このＤ／Ａコンバータ構成２００は、電荷再分配回路１０４Ａの他、図４に示すＤ／Ａコンバータ構成１００に相当している。電荷再分配回路１０４に比べて、電荷再分配回路１０４Ａは、節点１０９とＯＰアンプ１０２のプラス入力端の間に接続される付加スイッチＳ２と、ＯＰアンプ１０２の出力と節点１１１の間に接続される付加スイッチＳ２と、節点１０９と節点１１１の間に接続されるスイッチＳ４と、節点１１１とＯＰアンプ１０２のプラス入力端に接続される第４容量Ｃ４とを含む。オフセット電圧を補償するためにこれらの付加素子が操作される。このオフセット電圧は本来ＯＰアンプ１０２が有するものであってもよい。
【００３９】
図７Ａに示すように、図７Ａに示すステップ１ないしステップ９は前記図４Ａに関連するステップ１ないしステップ９に相当している。即ち、容量Ｃ３を必要な電圧に充電するためにステップ１ないしステップ９が実行され、この必要な電圧により低い電圧ＶＬが加算される。ステップ９を実行した後、この電圧（ＶＬ＋ＶＣ３）は図７における節点１０９の電圧である。なお、ステップ１ないしステップ９にとって、スイッチＳ４がオン状態とは、容量Ｃ４が節点１０９に接続されていないことに注意すべきである。ステップ２、ステップ４、ステップ６、ステップ８の期間に、付加された第３、第４スイッチＳ２がオンの状態である。容量Ｃ１とＣ２が充電している時、容量Ｃ４は付加された第３、第４スイッチＳ２により回路から切断される。しかし、再分配のステップ３、ステップ５、ステップ７、ステップ９の期間に、節点１０９をＯＰアンプのプラス入力端に接続するために、これらの付加されたスイッチＳ２を起動して、ＯＰアンプ１０２の出力から容量Ｃ４を介してＯＰアンプ１０２のプラス入力端までのフィードバック回路を作り出す。このような接続はＯＰアンプ１０２のオフセット電圧（ＶＯＳ）を容量Ｃ４に格納する。このステップにおいて、ＯＰアンプ１０２の出力電圧は節点１０９の電圧からＯＰアンプ１０２のオフセット電圧（ＶＯＳ）を減算したものになる。図７Ａは容量Ｃ３が完全に充電された（ステップ９）後に実行される付加するステップＳ１０を示す。ステップ１０はオフセットを解除するステップである。ステップ１０において、節点１１１と容量Ｃ４を介して節点１０９をＯＰアンプ１０２のプラス入力端に接続するためにスイッチＳ４のみが起動される。なお、容量Ｃ４を越す電圧はＯＰアンプ１０２のオフセット電圧（ＶＯＳ）であることに注意すべきである。ＯＰアンプ１０２が提供したオフセットを補償するためにこのオフセット電圧を節点１０９に加える。このため、ＯＰアンプ１０２の出力電圧Ｖｏｕｔが更に節点１０９の電圧に近接にマッチしている。即ち、ＯＰアンプ１０２の出力電圧Ｖｏｕｔは、節点１０９の電圧（Ｖ１０９）＋ＶＯＳ−ＶＯＳであり、例えば、Ｖ１０９である。
【００４０】
図８は他のＤ／Ａコンバータ構成２００Ａを示し、図８Ａは図８に示すＤ／Ａコンバータ構成２００Ａの連続する各ステップの作動を示す。このＤ／Ａコンバータ構成２００Ａは、前記図７に関連する改良された２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成１０４Ａを用いる他に、図５に示すＤ／Ａコンバータ構成１００Ａに相似している。前記のように、この改良された２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成１０４Ａに、オフセット解除手段が内蔵されている。図８Ａに示すように、図８Ａ中のステップ１ないしステップ１１は前記図５Ａに関連するステップ１ないしステップ１１に相似している。即ち、容量Ｃ３を必要な電圧に充電するためにステップ１ないしステップ１１が実行され、この必要な電圧により低い電圧ＶＬが加算される。ステップ１１を実行した後、この電圧（ＶＬ＋ＶＣ３）は図８における節点１０９の電圧である。オフセットの解除を実行するステップ１２の操作は前記図７Ａに示すステップ１０の操作と同じである。
【００４１】
図９は他のＤ／Ａコンバータ構成２００Ｂを示し、図９Ａは図９に示すＤ／Ａコンバータ構成２００Ｂの連続する各ステップの作動を示す。このＤ／Ａコンバータ構成２００Ｂは、前記図７Ａに関連する改良された２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成１０４Ａを用いる他に、図６に示すＤ／Ａコンバータ構成１００Ｂに相当している。図９Ａに示すように、図９Ａ中のステップ１ないしステップ１１は前記図６Ａに関連するステップ１ないしステップ１１に相当している。即ち、容量Ｃ３を必要な電圧に充電するためにステップ１ないしステップ１１が実行され、この必要な電圧により低い電圧ＶＬが加算される。ステップ１１を実行した後、この電圧（ＶＬ＋ＶＣ３）は図９における節点１１１の電圧である。オフセットの解除を実行するステップ１２の操作は前記図７Ａに示すステップ１０の操作に相似している。
【００４２】
図１２は、他のＤ／Ａコンバータ構成２００Ｃを示し、図８に示すＤ／Ａコンバータ構成２００Ａに相似しており、オフセット解除手段が内蔵され、Ｎ＝２の１０ビットＤ／Ａコンバータを示す。このＤ／Ａコンバータ構成２００Ａは、シフトデコーダ１０８とレジスタ１１０と、電圧選択手段１０６を代わる改良された電圧選択手段１０６Ａと、コードエキスパンディングと決定論理１１２Ａを代わるコードエキスパンディングと決定論理１１２Ｃと、レジスタ１１６Ａを代わるレジスタ１１６Ｃと、第２デコーダ１１４Ａを代わる第２デコーダ１１４Ｃとを用いる他に、図８Ａに示すＤ／Ａコンバータ構成２００Ａに相似している。
【００４３】
この実施例において、各ＶＬとＶＨを電圧選択手段１０６Ａにより二つの異なるレベル中の一つに調節してもよい。電圧選択手段１０６Ａは、ハイ供給電圧、コモン電圧ＶＣＯＭ、及び極性制御信号ＰＯＬとするロー電源電圧ＶＳＳを受け、入力とする。機能的には、この電圧選択手段を相隣する電圧ペアーＶＳＳ／ＶＣＯＭとＶＣＯＭ／ＶＤＤを選択する１ビットデコーダとすることができる。電圧選択手段に入力される信号ＰＯＬは、電圧ペアーＶＤＤ／ＶＣＯＭ（プラス極性信号ＰＯＬ（例えばＰＯＬ＝１）に対応）または電圧ペアーＶＣＯＭ／ＶＳＳ（マイナス極性信号ＰＯＬ（例えばＰＯＬ＝０）に対応）を選択するための極性信号である。各種の論理回路、例えばタイミング制御回路を熟知している者であれば、周知の各方法によって信号ＰＯＬを発生してもよい。
【００４４】
図８に示すように、１０ビット入力コードがコードエキスパンディングと決定論理１１２Ｃに提供される。この論理１１２Ｃは１０ビットコードに２ビットコードを増やすことによって、１２ビットコードにコードエキスパンディングされ、この１２ビットコードがレジスタ１１６Ｃに提供される。レジスタ１１６Ｃは、二つの増量（Ｉｎｃｒｅｍｅｎｔ）［ｄＨ ｄＬ］によって順次にこのコードを第２デコーダ１１４Ａに提供し、２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４Ａを制御する。５個ではなく、６個の［ｄＨ ｄＬ］ビット組合せを有するので、この２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４Ａの操作は、パッディングビットと余分の充電と再分配に係るステップが不要である他、前記図８に関連する電荷再分配Ｄ／Ａコンバータに相似している。
【００４５】
前記のコードエキスパンディングと決定論理について、図１０と図１１を用いて、更に詳しく検討する。この分野の者が熟知しているように、液晶表示装置の転換曲線、電圧、光投射が非線形であるので、液晶表示装置は非線形な方法でビデオ信号を光に変換する。ガンマ特性は、ややビデオ信号のエンコード輝度（黒／グレイ／白情報）と実際に必要な図形輝度の間にあるべき乗則である。液晶表示装置は、典型的に、ガンマ特性をビデオ信号に応用する。このため、ガンマ特性を中和するために、ガンマ反転が出力電圧レベルに応用され、エンコード輝度と実際の図形輝度の間の線形関係を提供又は導出する。図１０はソースドライバの転換曲線の例を示す。Ｙ軸は電圧で、Ｘ軸は入力コードである。領域ＧＭＡ０ないしＧＭＡ１の範囲はプラス極性で、領域ＧＭＡ２ないしＧＭＡ３の範囲はマイナス極性である。この曲線は、ガンマ曲線において、線形関係領域もあれば、非線形関係領域もあることを示す。ここで記載のコードエキスパンディングと決定論理は、Ｎ個ビット数を増やすことによって、本来入力された１０ビットコードをエキスパンディングする（例えば、図１０に示すように、１０ビットから１２ビットにエキスパンディングする）。好ましいＮの値は１、２、または３であるが、本発明はこれに制限されない。余分のＮビットがコードの調整を提供するに用いられ、定給の電圧レベルから次の電圧レベルの転換が線形または非線形であることを説明する。図１０に示すように、２ビットを増やすことにより、本来１である１０ビットコード（０００００００００１）が４である１２ビットコード（０００００００００１００）になったり、本来２である１０ビットコード２（００００００００１０）が８である１２ビットコード（００００００００1０００）になったり、本来３である１０ビットコード３（００００００００１１）が１２である１２ビットコード（００００００００１１００）になったりになる。線形領域において、直接（ｓｔｒａｉｇｈｔ）のコードの変換が適切であり、例えば、５１２である１０ビットコード（１０００００００００）が２０４８である１２ビットコード（１０００００００００００）になる。しかし、非線形領域において、一部のコードの調節に非線形に関する説明が必要である。例えば、本来１である１０ビットコード（０００００００００１）の１２ビットエキスパンディングコードが値＋／−ｋの調節によって４である１２ビットコード（０００００００００１００）になる。即ち、Ｋの値によって、調節されたエキスパンディングコードが（０００００００００００１）（例えば、Ｋ＝−３）、（００００００００００１０）（例えば、Ｋ＝−２）、（０００００００００１１０）（例えば、Ｋ＝−１）、（０００００００００１００）（例えば、Ｋ＝０）、（０００００００００１０１）（例えば、Ｋ＝１）、（０００００００００１１０）（例えば、Ｋ＝２）、（０００００００００１１１）（例えば、Ｋ＝３）になる。
【００４６】
図１０に示す転換曲線は、コード０とコード１／２／３の間においては非線形であり、コード５１２とコード５１３の間においては線形である。なお、図１０に示す転換曲線は一例であり、それぞれの液晶表示装置はそれぞれの独立する転換曲線に関連することを理解すべきである。
【００４７】
前記のコードエキスパンディングと決定論理は、（１）Ｎ個のビットによって入力コードをエキスパンディングすること（例えば、１０ビットから１２ビットにエキスパンディングする）と、（２）適切に必要な転換曲線を達成するように、生成されたコードに対し、（Ｋ値によって）適切な調整を決めることとの裏付けとなる。この処理過程は、Ｄ／Ａ変換の一部であり、図１１に示されている。
【００４８】
ステップ３００において、コードエキスパンディングと決定論理によって、Ｍビット（例えば１０ビット）の入力コードを受ける。
【００４９】
ステップ３１０において、コードエキスパンディングと決定論理がＭビットをＭ＋Ｎビットにエキスパンディングする。
【００５０】
ステップ３２０において、特定なガンマ曲線から適切な出力コードを導出する。出力コードが液晶表示装置の電圧伝送関数曲線の線形領域にある場合は、［ｃｏｄｅｉ＋１−ｃｏｄｅｉ］（Ｍ＋Ｎビット）＝［ｃｏｄｅｊ＋１−ｃｏｄｅｊ］×２Ｎ（Ｍビット）になり、“ｊ”が本来のコードにおけるコード数字であり、“ｉ”がエキスパンディングコードにおいて、対応するコード数字である。線形領域において、相隣するエキスパンディングコードの間のコード数字の差が簡単に本来のコードに２Ｎ重み付けされる。例えば、Ｎ＝２の実施例において、第２コードと第３コードの間の曲線が線形である場合は、第２コードが４であり、第３コードが８である。しかし、出力コードが液晶表示装置の電圧伝送関数曲線の非線形領域にある場合は、［ｃｏｄｅｉ＋１−ｃｏｄｅｉ］（Ｍ＋Ｎビット）＝［ｃｏｄｅｊ＋１−ｃｏｄｅｊ］×２Ｎ±ｋ（Ｍビット）になる。相隣するエキスパンディングコードの間のコード数字の差が本来のコードに２Ｎ重み付けされるが、非線形を調整するために、（＋／−Ｋ）によって調節されてもよい。この調整は、液晶表示装置の電圧伝送関数に基づくものであってよく、コードエキスパンディングと決定論理が対照表やレジスタを利用して、選択された適切なコード及び／または適切なオフセットを格納してもよい。ｋの値が各エキスパンディングコードにおいて同じでなく、その値が非線形曲線によるものであることを理解すべきである。
【００５１】
また、コードエキスパンディング／決定処理プロセスの一部として、非線形ガンマ曲線は選択される電圧ペアーＶ１ないしＶ９の調整によってフィットされることができることを理解すべきである。
【００５２】
ステップ３３０に示すように、出力されたＭ＋ＮビットコードがＤ／Ａコンバータ構成である２ビットシリアルＤ／Ａコンバータの部分に用いられ、選択される電圧ペアー（ＶＨ＋ＶＬ）に合わせて、前記及び図４ないし図９に係る説明のように、ガンマ校正出力電圧Ｖｏｕｔを提供する。
【００５３】
図１３は本発明の他の実施例の１０ビットＤ／Ａコンバータ構成３００を示す。この１０ビット３００は１ビットシリアル電荷再分配Ｄ／Ａコンバータを応用している。前記実施例のように、Ｄ／Ａコンバータ構成３００は第１電圧ペアー選択ステージを含む。図に示す実施例において、電圧ペアー選択ステージは、電圧選択手段３０６と、デコーダ３０８と、レジスタ３１０と、コードエキスパンディングと決定論理３１２とを含む。これらのデバイスがＶＨとＶＬである相隣する参考電圧を選択することに関する操作は、図４ないし図９に示す実施例に詳細に説明されている。また、ＶＨとＶＬは、図１２に示す電圧選択手段１０６Ａによって設定され、図１２によって説明されている。図に示す実施例においてＮ＝２であるため、コードエキスパンディングと決定論理から、ビットｄ６ないしｄ０及び二つの付加のビットｄ０１ ｄ００の９ビットが出力され、図５に示すＤ／Ａコンバータ構成によって、前記ガンマエキスパンディングと校正が完成される。この９ビットコードがレジスタ３１６や他の装置に提供され、仮に格納され、シリアルでコードを１ビットシリアル電荷再分配Ｄ／Ａコンバータ３０４に出力され、最初は最低有効ビット、続いて１ビットずつ例えばｄ０１、続いてｄ０２、ｄ０３、ｄ０４、ｄ０５、最後にｄ０６、が出力される。
【００５４】
１ビットシリアル電荷再分配Ｄ／Ａコンバータ３０４はＯＰアンプ３０２含み、ＯＰアンプ３０２の出力フィードバックがそのマイナス入力端に接続され、プラス入力端が電荷収集節点３０９に接続される。第１容量Ｃ１は、ロー参考電圧（ＶＬ）節点と第１容量充電節点３０５の間に接続される。端末容量Ｃ２は、ＶＬ節点と電荷収集充電節点３０７の間に接続される。終端容量は、ＶＬ節点と節点３０９の間に接続される。容量Ｃ１とＣ２の容量値は互いに相等する。つまり、容量値が２進重み付けされていない。回路３０４の操作は、図１３Ａを参照しながら、さらに詳しく説明する。図１３Ａは電荷再分配Ｄ／Ａコンバータ３０４が出力電圧を発生する操作の連続する各ステップを示す。
【００５５】
電荷再分配Ｄ／Ａコンバータ３０４のスイッチＳＨとＳＬは、レジスタ３１６がシリアル提供されるビットｄｎに制御される。ｄｎが“１”の場合、スイッチＳＨがオフされ、ｄｎが“０”の場合、スイッチＳＬがオフされる。ハイ／ロー電圧節点３０７は、スイッチＳ１を介して、第１容量充電節点３０５に接続され、第１容量充電節点３０５は、第２スイッチを介して、電荷収集節点３０９に接続される。スイッチＳ２はスイッチ１バーと見なしてもよく、スイッチＳ１がオフ状態の場合、スイッチＳ２がオン状態であり、逆の場合も同じである。
【００５６】
スイッチＳ１がオフ状態（図１３Ａでは“１”でＳ１の状態を表示する）である場合、スイッチＳ２がオン状態（図１３Ａでは“０”でＳ２の状態を表示する）である。この状況において、容量Ｃ１がｄｎの値によってＶＨまたはＶＬに接続され、充電される。スイッチＳ１がオン状態（図１３Ａでは“０”でＳ１の状態を表示する）である場合、スイッチＳ２がオフ状態（図１３Ａでは“１”でＳ２の状態を表示する）である。この状況において、容量Ｃ１が容量Ｃ２に並列に接続され、二つの容量の間の電荷が再分配される。容量をリセットするように、スイッチＳ３がロー電圧節点ＶＬと節点３０９の間に提供される。
【００５７】
図１３Ａに示す順のように、出力電圧は連続的に充電と再分配の周期を繰り返すことによって、充電周期の間に起動されるスイッチＳ１、ＳＨまたはＳＬ、及び再分配期間の間に起動されるスイッチＳ２を利用して出力される。
【００５８】
図１３Ａに戻り、ステップ１において、スイッチＳ１がオンされ、スイッチＳ２がオフされ、Ｓ３がオフされる。レジスタ３１６に出力されるビットｄｎが予めｄ００に設定される。オフされたスイッチＳ３を利用して、節点３０９がＶＬに設定され、容量Ｃ１と容量Ｃ２がともに節点３０９とＶＬの間に接続される。この接続によって、容量Ｃ１と容量Ｃ２中の電荷がリセットされる。他のステップＳ２ないしＳ１９において、もう一つのリセット操作が必要になるまでにスイッチＳ３がオン状態（図１３Ａでは“０”でを表示する）である。
【００５９】
ステップ２において、スイッチＳ１がオフされ、スイッチＳ２がオンされる。オフされたスイッチＳ１を利用して、容量Ｃ１がビットｄ００の値によって充電される。即ち、ｄ００が“１”の場合、容量Ｃ１がＶＨに接続されることにより、充電電圧（ＶＨ−ＶＬ）が容量Ｃ１に印加される。ｄ００が“０”の場合、０である充電電圧（ＶＬ−ＶＬ）が容量Ｃ１に印加され、電荷が容量Ｃ１に増やされることはない。
【００６０】
ステップ３において、スイッチＳ１がオン状態で、スイッチＳ２がオフ状態である。シリアル電荷再分配Ｄ／Ａコンバータ３０４に提供されるビットが予め１ビットシリアル中の次のビット例えばｄ０１に設定される。オフされたスイッチＳ２を利用して、電荷が再分配されるように、容量Ｃ１が容量Ｃ２とともに節点３０９とロー電圧節点ＶＬの間に並列に接続される。この回路における総容量値が２Ｃ（例えばＣ１＋Ｃ２）であるため、回路中の総電荷が容量Ｃ１と容量Ｃ２に再分配される（例えば、分散される）。図１３Ｂに示すように、このステップ後、節点３０９の電圧が（ｄ００／２）*（ＶＨ−ＶＬ）＋ＶＬになる。
【００６１】
ステップ４において、スイッチＳ１がオフ状態で、スイッチＳ２がオン状態である。シリアル電荷再分配Ｄ／Ａコンバータ３０４に提供されるビットがｄ０１である。オフされたスイッチＳ１を利用して、ｄ０１の値によって容量Ｃ１が充電される。節点３０９の電圧が同じく（ｄ００／２）*（ＶＨ−ＶＬ）＋ＶＬである。
【００６２】
ステップ５において、スイッチＳ１が再びオンされ、スイッチＳ２がオフ状態である。シリアル電荷再分配Ｄ／Ａコンバータ３０４に提供されるビットが予め１ビットシリアル中の次のビット例えばｄ０に設定される。電荷が再分配されるように、容量Ｃ１が容量Ｃ２とともに節点３０９と節点ＶＬの間に並列に接続される。この回路における総容量値（例えば 充電するステップ４によって容量Ｃ１に格納された電荷、及び再分配するステップ３によって容量Ｃ２に格納された電荷）が容量Ｃ１と容量Ｃ２に分散される。図１３Ｂに示すように、このステップ後、節点３０９の電圧が（ｄ０１／２＋ｄ００／４）*（ＶＨ−ＶＬ）＋ＶＬになる。このように、電圧が関連するビットの位置によって２進重み付けされ、この関連するビットの位置は、例えばｄ０１の電圧貢献がｄ００の電圧貢献の２倍である。
【００６３】
前記から分かるように、目前のビットｄｎによって容量Ｃ１を充電するように、１ビットシリアル電荷再分配Ｄ／Ａコンバータ３０４が操作され、そして、 容量Ｃ２を利用して電荷の再分配が行われる。制御ビット序列が尽くされ、最後のステップ（ステップ１９）になるまで、充電して再分配が繰り返して行なわれる。ステップ１９後、節点３０９の電圧が制御ビット序列中の各ビットにおける２進重みされたものであって、（ｄ６／２＋d５／４＋d４／８＋d３／１６＋d２／３２＋d１／６４＋d０／１２８＋ｄ０１／２５６＋ｄ００／５１２）*（ＶＨ−ＶＬ）＋ＶＬになる。ｄ００ないしｄ０６が全て０の場合、Ｄ／Ａコンバータ３００から出力される出力電圧がＶＬになる。ｄ００ないしｄ０６が全て１の場合、Ｄ／Ａコンバータ３００から出力される出力電圧が（５１１／５１２）*（ＶＨ−ＶＬ）＋ＶＬになる。
【００６４】
図１４はＤ／Ａコンバータ構成４００を示し、図１４Ａは図１４に示すＤ／Ａコンバータ構成４００の連続する各ステップの作動を示す。シリアル電荷再分配Ｄ／Ａコンバータ３０４の他に、Ｄ／Ａコンバータ４００はＤ／Ａコンバータ３００と同じである。シリアル電荷再分配Ｄ／Ａコンバータ３０４に比べ、シリアル電荷再分配Ｄ／Ａコンバータ３０４Ａは、節点３０９とＯＰアンプ３０２のプラス入力端に接続される付加スイッチＳ２と、ＯＰアンプ３０２の出力端と中間節点３１１に接続される付加スイッチＳ２と、節点３０９と３１１の間に接続されるスイッチＳ４と、節点３１１とＯＰアンプ３０２のプラス入力端に接続されるオフセット解消容量Ｃ３とを含む。図７〜図９に関連する記載によれば、これら付加するデバイスは、ＯＰアンプ３０２が本来有するオフセット電圧のために操作される。
【００６５】
図１４Ａに示すように、図１３Ａに示すステップ１ないしステップ１９は、図１４Ａに関連するステップ１ないしステップ１９に相当し、また、ステップ２０を加えて、オフセットの解除が行われる。付加される第２スイッチＳ２は、再分配のステップ（例えば、奇数ステップ３、５、９、１１、１３、１５、１７、１９）の期間において、オフ状態であり、充電のステップ（例えばステップ２、４、６、８、１０、１２、１４、１６、１８）の期間において、オン状態である。スイッチＳ２がオフ状態である場合、容量Ｃ３は電圧の差に基づいて充電され、この電圧の差は節点３０９の電圧とＯＰアンプ３０２の出力電圧の差である。この差の値は、ＯＰアンプ３０２内における電圧オフセット値である。ステップ２０において、スイッチＳ２がオン状態であり、スイッチＳ４がオフであって、このような場合、中間節点３１１と充電された容量Ｃ４を介して、節点３０９がＯＰアンプ３０２のプラス入力端に接続される。容量Ｃ４の電圧は、ＯＰアンプ３０２本来が有する（またはＯＰアンプ３０２による）オフセット電圧レベルである。このオフセット電圧が節点３０９に印加され、ＯＰアンプによるオフセットが修正される。このように、ＯＰアンプから出力される出力電圧Ｖｏｕｔがさらに節点３０９の電圧にフィットする。
【００６６】
図１３と図１４に、Ｄ／Ａコンバータ構成がＮ＝２の実施例が開示されているが、Ｎが他の整数であってもよく、０であってもよい。好ましい実施例においては、Ｎが１、２、または３である。図１３と図１４に示すＮ＝２の場合と比べ、シリアル電荷再分配Ｄ／Ａコンバータ構成３０４または３０４Ａにおいて、この構成におけるＮ＝１の実施例は、エキスパンディングするビット序列［ｄ００ ｄ０ ｄ１ ｄ２ ｄ３ ｄ４ ｄ５ ｄ６］のみを応用し、Ｎ＝１の実施例は、エキスパンディングするビット序列［ｄ００ ｄ０１ ｄ０２ ｄ０ ｄ１ ｄ２ ｄ３ ｄ４ ｄ５ ｄ６］のみを応用する。
【００６７】
また、前記のように、Ｄ／Ａコンバータ構成の第１ステージは、図１２に関連する電圧選択手段を用いてもよく、このようにした場合、ＶＬとＶＨはＭビットのデジタル入力コードによって、それぞれＶＳＳとＶＣＯＭのどちらかに選択的に設定される。さらに、このＤ／Ａコンバータ構成が１０ビットのＤ／Ａコンバータである場合、この構成がより高いまたはより低い解像度を提供するように速やかに調節される。
【００６８】
ここで記載のＤ／Ａコンバータ構成、例えば、ソースドライバにＤ／Ａコンバータを用いるＤ／Ａコンバータ構成は、顕著に高解像度のＤ／Ａコンバータ構成におけるＤ／Ａコンバータの面積を減少することができる。例えば、１０ビットのＤ／Ａコンバータ構成にとって、従来のＤ／Ａコンバータ構成によってできた１０ビットのＤ／Ａコンバータに比べ、ここで記載のＤ／Ａコンバータ構成は、少なくとも５０％の面積を減少することができる。このＤ／Ａコンバータ構成は、高速、大面積、高解像度の表示装置に充分に適している。
【符号の説明】
【００６９】
１０：ソースドライバ １２：シフトレジスタ
１４：サンプリングレジスタ １６：保持レジスタ
１８：データラッチ ２０：シフトレジスタ
２２：Ｄ／Ａコンバータ ２２ａ：ＤＡＣ構成
２２ｂ：ＤＡＣ構成 ２４：参考電圧発生手段
２５：デマルチプレクサ ２６：出力回路
２６ａ：ＯＰアンプ ２６ｂ：ＯＰアンプ
１００：ＤＡＣ構成 １００Ａ：ＤＡＣ構成
１００Ｂ：ＤＡＣ構成 １０２：ＯＰアンプ
１０４：電荷再分配回路 １０４Ａ：電荷再分配回路
１０５：容量充電節点 １０６：電圧選択手段
１０６Ａ：電圧選択手段 １０７：容量充電節点
１０８：第１デコーダ １０９：電荷収集節点
１１０：レジスタ １１１：節点
１１２：コードエキスパンディングと決定論理
１１２Ａ：コードエキスパンディングと決定論理
１１２Ｂ：コードエキスパンディングと決定論理
１１２Ｃ：コードエキスパンディングと決定論理
１１４：第２デコーダ １１４Ａ：第２デコーダ
１１４Ｂ：第２デコーダ １１４Ｃ：第２デコーダ
１１６Ａ：レジスタ １１６Ｂ：レジスタ
１１６Ｃ：レジスタ ２００：ＤＡＣ構成
２００Ａ：ＤＡＣ構成 ２００Ｂ：ＤＡＣ構成
２００Ｃ：ＤＡＣ構成 ３００：ＤＡＣ構成
３０２：ＯＰアンプ ３０４：電荷再分配回路
３０４Ａ：電荷再分配回路 ３０５：容量充電節点
３０６：電圧選択手段 ３０７：容量充電節点
３０８：デコーダ ３０９：電荷収集節点
３１０：レジスタ ３１１：節点
３１２：コードエキスパンディングと決定論理
３１６：レジスタ ４００：ＤＡＣ構成
Ｃ１、Ｃ２、Ｃ３、Ｃ４：容量 Ｄ０〜Ｄ５：デジタル入力
ＧＭＡ０〜ＧＭＡ３：ガンマ領域 ＨＶ：ハイ電圧
ＬＶ：ロー電圧 ＰＯＬ：極性制御信号
Ｒ１〜Ｒ６４：抵抗 ＳＨ、ＳＨバー：スイッチ
ＳＬ、ＳＬバー：スイッチ Ｓ１、Ｓ２、Ｓ３、Ｓ４：スイッチ
Ｓ１バー：スイッチ ＭＶ：中間電圧
Ｖ０〜Ｖ９：参考電圧 ＶＳＳ：ロー電源供給電圧
ＶＨ：ハイ参考電圧 ＶＣＯＭ：コモン電圧
ＶＬ：ロー参考電圧 Ｖｏｕｔ：出力電圧
ＶＤＤ＿Ｐ、ＶＤＤ＿Ｎ：電源 Ｖ１＿Ｎ：ガンマ電圧
Ｖ６４＿Ｎ：ガンマ電圧 Ｖ６４＿Ｐ：ガンマ電圧
ＶＤＤ：ハイ電源供給電圧 Ｙ１〜Ｙ７２０：アナログ出力
【技術分野】
【０００１】
本発明は、液晶表示装置のソースドライバに関し、特にＤ／Ａコンバータを用いた液晶表示装置のソースドライバに関する。
【背景技術】
【０００２】
現在の高級電子製品、例えば、高解像度のテレビが電子テクノロジーに対する要求はますます厳しくなる。例えば、高解像度のテレビなどの表示装置に自然な色彩で映像を表現することが要求されている。液晶表示装置は、典型的に、Ｄ／Ａコンバータでデジタルコードを変換して、画素マトリクスを駆動し、このデジタルコードがアナログ出力に対応する電圧レベルを示す。例えば、４ビットで１６個の２進的数字とし、Ｄ／Ａコンバータの出力電圧とする。実際のアナログ電圧Ｖｏｕｔは入力された２進的数字に比例し、この２進的数字の倍数で表現される。Ｄ／Ａコンバータの参考（参照）電圧Ｖｒｅｆが常数の場合、この出力電圧は一つの離散値しかなく、例えば、１６個可能な電圧レベルの中の一つ、このため、Ｄ／Ａコンバータの出力は本当に比例したアナログ値ではない。しかしながら、可能な出力値の数は入力データのビット数を増加することによって増加できる。出力範囲中における可能な出力値を大きな数値にすれば、Ｄ／Ａコンバータの出力値の間の差異を減少できる。
【０００３】
Ｄ／Ａコンバータの入力に比較的に大きな数値のビット数が含まれる場合、このＤ／Ａコンバータは比較的に高解像度を提供することは明らかである。しかし、このＤ／Ａコンバータが消耗する回路面積は解像度に正比例する。１ビットの解像度を増やすのに、Ｄ／Ａコンバータにおけるデコーダの面積は倍増する。
【０００４】
図１は液晶表示装置のソースドライバに用いられた従来のＲ（抵抗列）型のＤ／Ａコンバータ構成の例を示す。具体的に、図１は６ビットのＤ／Ａコンバータ構成を示す。このＤ／Ａコンバータ構成は、参考電圧Ｖ０ないしＶ８の間に接続される抵抗列を有する。１つの抵抗セットが６ビットデジタル入力Ｄ０ないしＤ５に基づいて選択され、電圧も６ビットデジタル入力Ｄ０ないしＤ５に基づいて選択される。ＯＰアンプがドライバの電流を上げるのに使われる。この６ビットＤ／Ａコンバータ構成に、６４個の抵抗と、６４本の信号ラインと、６４×１のデコーダとが必要である。この標準構成を用いて、８ビットのＤ／Ａコンバータ構成を構成するには、４倍の面積、例えば２５６個の抵抗と、２５６本の信号ラインと、２５６×１のデコーダとに増やす必要がある。この標準構成を用いて、１０ビットのＤ／Ａコンバータ構成を構成するには、更に４倍の面積、例えば１０２４個の抵抗と、１０２４本の信号ラインと、１０２４×１のデコーダとに増やす必要がある。このため、１０ビットのＤ／Ａコンバータは６ビットのＤ／Ａコンバータに対し、１６倍のチップやウェーハ面積が必要である。周知のように従来のＤ／Ａコンバータ構成がチップやウェーハ面積の３０％を占めている。解像度が高なるにつれて（例えば１０ビット、または１０ビット以上の解像度）解像度を達成するに必要な寸法を増やすことは受け入れられない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このため、高解像度の液晶表示装置のソースドライバに用いられる斬新なＤ／Ａコンバータ構成が求められている。
【課題を解決するための手段】
【０００６】
そこで、本発明は、前記従来技術の欠点を解決するために、２ステージＤ／Ａコンバータ及び液晶表示装置のソースドライバを提供する。
【０００７】
本発明の実施例によれば、入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、少なくとも、ハイ参考電圧を受けるハイ参考電圧入力節点（ノード）及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点を前記電荷収集節点に接続する第２スイッチ回路と、を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、少なくとも前記入力されたＭビットのデジタルコードの一部によって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、を備える２ステージＤ／Ａコンバータが提供される。
【０００８】
また、本発明の他の実施例によれば、液晶表示装置のソースドライバであって、少なくとも入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、ハイ参考電圧を受けるハイ参考電圧入力節点及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点を前記電荷収集節点に接続する第２スイッチ回路と、を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、少なくとも前記入力されたＭビットのデジタルコードによって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、前記Ｍビットのデジタルコードによってコードエキスパンディングを通じてガンマ校正が行われるガンマ校正エキスパンディングと決定論理と、を備える２ステージＤ／Ａコンバータと、を含む液晶表示装置のソースドライバが提供される。
【０００９】
本発明の実施例に提供されるＤ／Ａコンバータ構成、例えば、ソースドライバにＤ／Ａコンバータを用いるＤ／Ａコンバータ構成であれば、顕著に高解像度のＤ／Ａコンバータ構成におけるＤ／Ａコンバータの面積を減少することができる。例えば、１０ビットのＤ／Ａコンバータ構成にとって、従来のＤ／Ａコンバータ構成によってできた１０ビットのＤ／Ａコンバータに比べ、ここで記載のＤ／Ａコンバータ構成は、少なくとも５０％の面積を減少することができる。このＤ／Ａコンバータ構成は、高速、大面積、高解像度の表示装置に充分に適している。
【００１０】
下記図面の簡単な説明は、本発明の前記または他の目的、特徴、メリット、実施形態をより分かりやすくするためのものである。
【図面の簡単な説明】
【００１１】
【図１】従来の６ビット解像度を有する抵抗列Ｄ／Ａコンバータ構成を用いたソースドライバの回路図。
【図２】従来の液晶表示装置のソースドライバの設計図。
【図３】図２に示す液晶表示装置のソースドライバにおけるＤ／Ａコンバータの詳細図。
【図４】本発明に係る１０ビットＤ／Ａコンバータ構成の実施形態の図。
【図４Ａ】図４に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図４Ｂ】図４Ａに示す各ステップにおけるＤ／Ａコンバータ構成の出力電圧を示す表。
【図５】本発明に係る１０ビットＤ／Ａコンバータ構成の他の実施形態の図。
【図５Ａ】図５に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図６】本発明に係る１０ビットＤ／Ａコンバータ構成の他の実施形態の図。
【図６Ａ】図６に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図７】図４に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図７Ａ】図７に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図８】図５に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図８Ａ】図８に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図９】図６に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図９Ａ】図９に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図１０】ソースドライバの転換曲線の非線形の例を示すグラフ。
【図１１】本発明に係るＤ／Ａコンバータによるガンマ補正のフローチャート。
【図１２】修正された参考電圧選択手段を有する図８に示す１０ビットＤ／Ａコンバータ構成を示す実施形態の図。
【図１３】１ビットシリアル電荷再分配Ｄ／Ａコンバータを応用した１０ビットＤ／Ａコンバータ構成の実施形態の図。
【図１３Ａ】図１３に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【図１３Ｂ】図１３Ａに示す各ステップにおけるＤ／Ａコンバータ構成の出力電圧を示す表。
【図１４】図１３に示す１０ビットＤ／Ａコンバータ構成にオフセット解除手段が内蔵されている実施形態の図。
【図１４Ａ】図１４に示すＤ／Ａコンバータ構成の連続する各ステップの作動データを示す表。
【発明を実施するための形態】
【００１２】
アクティブマトリクス液晶表示装置（以下はＬＣＤと略称する）は既に世に熟知されており、例えば、参考としてクマダ氏などによるＵＳ特許第７１７６８６９号を挙げ、本案に引用する。このＬＣＤは、画素選択期間に走査信号を供給して走査信号ドライバとするゲートドライバと、データ信号を液晶表示装置に供給してデータ信号ドライバとするソースドライバと、ゲートドライバとソースドライバのタイミングを制御するための制御回路とを有する。本発明に係るソースドライバの改善に関連する記載以外、これらの素子が当該分野で熟知されているので説明を省略する。
【００１３】
液晶表示装置において、図形データが制御回路によってソースドライバに転送され、図形データ信号がデジタルからアナログに変換され、駆動電圧として液晶表示装置に供給される。ソースドライバに接続した参考電圧発生回路が電圧を発生して、この電圧が図形データ信号のデジタルからアナログへの変換の際に参照される。
【００１４】
図２は従来の液晶表示装置のソースドライバ１０の概要を示す図である。このソースドライバ１０は、ロー電圧（ＬＶ）技術によって実現されたデジタル部分を含む。この部分は、シフトレジスタ１２と、サンプリングレジスタ１４と、保持レジスタ１６と、データラッチ１８とを含む。このハイ電圧又は電圧によって実現するアナログ部分は、レベルシフタ２０と、Ｄ／Ａコンバータ２２と、参考電圧発生手段２４と、出力回路２６とを含み、この出力回路２６は、図３に示すＯＰアンプを含んでもよい。ドライバ１０の出力は７２０個のアナログ出力Ｙ１ないしＹ７２０に示し、各出力が液晶表示装置の各ラインに対応する。
【００１５】
図３は、Ｄ／Ａコンバータ２２と図２に示すソースドライバ１０の出力回路２６の１つの実施形態の詳細を示す図であり、ＮＭＯＳからなるＤＡＣ（Ｎ＿ＤＡＣ）、ＰＭＯＳからなるＤＡＣ（Ｐ＿ＤＡＣ）、ＮＭＯＳ入力を有するＯＰアンプ（Ｎ＿ＯＰＡ）、ＰＭＯＳ入力を有するＯＰアンプ（Ｐ＿ＯＰＡ）を含む。そのうち、ＶＤＤ＿ＰはＤＡＣ構成２２ｂの電源、ＶＤＤ＿ＮはＤＡＣ構成２２ａの電源、Ｖ１＿ＮはＤＡＣ構成２２ａの第１ガンマ電圧、Ｖ６４＿ＮはＤＡＣ構成２２ａの第６４ガンマ電圧、Ｖ１＿ＰはＤＡＣ構成２２bの第１ガンマ電圧、Ｖ６４＿ＰはＤＡＣ構成２２bの第６４ガンマ電圧、ＭＶは中間電圧、ＨＶはハイ電圧をそれぞれ示す。このＤ／Ａコンバータと出力回路構成は、典型的な差動式に構成され、それぞれ互いに交替するＮＭＯＳとＰＭＯＳに基づくＤ／Ａコンバータ構成２２a、２２ｂとを含み、それぞれ互いに交替するＰＭＯＳとＮＭＯＳ入力ＯＰアンプ２６a、２６bとを含む。しかし、このような設計を熟知している者であれば、差動式構成の代わりにレール対レールのＯＰアンプ出力回路構成を用いてもよいことが分かっている。液晶表現装置において、ドライバをたくさん有し、例えば、高解像度のテレビ１９２０×１０８０において、表示装置（１９２０×３（ＲＧＢ）／７２０）に８個のドライバを有する。図２と図３に示す液晶表示装置のソースドライバの操作や構成素子が当該分野の者に熟知されているので、本発明における液晶表示装置のドライバの改善に係るＤ／Ａコンバータに関する説明と紛らわすことのないようにこれらの素子についての詳しい説明を省略する。
【００１６】
ここで開示されている改善されたＤ／ＡコンバータはＤ／Ａコンバータの機能を二つのステージに分け、第１のステージにおいて、Ｍビットデジタル入力コードにやや対応する粗略な出力電圧範囲を提供し、第２ステージにおいて、２ビットシリアル電荷再分配Ｄ／Ａコンバータを用いて、粗略な範囲内における精確な目標電圧を提供する。Ｄ／Ａコンバータにガンマ校正とオフセット解除が内蔵されてもよい。下記から分かるように、このＤ／Ａコンバータによれば、著るしく面積を節約して、高速、大面積、高解像度の設計を達成することができる。
【００１７】
図４は、高解像度のＤ／Ａコンバータ構成１００の第１の実施例を示し、図４Ａは、このＤ／Ａコンバータが実行する操作ステップを示し、この操作ステップにより、Ｍビットデジタル入力コードからアナログ電圧Ｖｏｕｔが生成される。更に具体的に説明すると、図４は１０ビットＤ／Ａコンバータ構成１００の実施例を示す。１０ビットＤ／Ａコンバータ構成から分かるように、必要に応じて、ここで開示されている１０ビットの実施例を高解像度のＤ／Ａコンバータ構成（例えば１１ビットや１１より高いビット数の設計）や、これより低い（９ビットや９ビットより低いビット数）のＤ／Ａコンバータ構成に適用することができる。
【００１８】
１０ビットＤ／Ａコンバータ構成１００は、電流を増幅させるために用いられるＯＰアンプ１０２を含む。ＯＰアンプ１０２の出力（Ｖｏｕｔ）がＯＰアンプ１０２のマイナス入力端にフィードバックされる。ＯＰアンプ１０２のプラス入力端がシリアル電荷再分配Ｄ／Ａコンバータ１０４、具体的には、２ビットシリアル電荷再分配Ｄ／Ａコンバータの出力に接続される。以下に更に詳しく説明する。このシリアル電荷再分配Ｄ／Ａコンバータ１０４は、ハイ参考電圧とロー参考電圧の入力端を有し、ハイ参考電圧とロー参考電圧及びこれらから構成される参考電圧ペアーを受け、これによって粗略な電圧範囲が定義される。電圧選択回路１０６は参考電圧ＶＨとＶＬを提供し、図に示すように、参考電圧ＶＨとＶＬは相隣する電圧ペアーであり、この相隣する電圧ペアーが電圧選択手段１０６によって、参考電圧Ｖ１ないしＶ９を越える複数個の相隣する電圧ペアーから選択される。範囲が最低有効ビット（ＬＳＢ）ｄ０ないし最高有効ビット（ＭＳＢ）ｄ９の１０ビット入力コードはコードエキスパンディングと決定論理１１２に提供される。電圧選択手段１０６がＹ個の相隣する電圧ペアーに選択する場合、コードエキスパンディングと決定論理１１２は１０ビット入力コードからｌｏｇ２Ｙ個の最高有効ビットを選択する。例えば、図４の実施例において、Ｖ１ないしＶ９の８個の電圧ペアーが有る場合（例えば、Ｖ１／Ｖ２、Ｖ２／Ｖ３、Ｖ３／Ｖ４、Ｖ４／Ｖ５、Ｖ５／Ｖ６、Ｖ６／Ｖ７、Ｖ７／Ｖ８、Ｖ８／Ｖ９）、そして、コードエキスパンディングと決定論理１１２が相隣する電圧ペアーを選択するために、１０ビット入力コードから三つの最高有効ビット（ｄ９、ｄ８、ｄ７）を選択する。コードエキスパンディングと決定論理１１２がこの３つのビットをレジスタ、例えばレジスタ１１０に提供する。この３つの最高有効ビットが第１デコーダ１０８に提供され、第１デコーダ１０８がこの３つの最高有効ビットを、電圧選択手段１０６を制御するための制御信号にデコードし、８個の可能なＶＬとＶＨペアー中の一つを出力させ、この８個の可能なＶＬとＶＨペアーがデコーダ１０８に入力された３ビット入力コードに対応する。例えば、［ｄ９ ｄ８ ｄ７］は［１ １ １］である場合、ＶＬ／ＶＨペアーはＶ８／Ｖ９であり、［ｄ９ ｄ８ ｄ７］は［０ ０ ０］である場合、ＶＬ／ＶＨペアーはＶ１／Ｖ２である。ＶＬとＶＨで粗略な電圧範囲を表現することによって、ＶＬないしＶＨの範囲中の特定電圧レベルを出力するために２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４を用いてもよく、下記のように、このＶＬないしＶＨの範囲は１０ビット入力コードに対応する。
【００１９】
図４はＮ＝１の実施形態を示す。即ち、１０ビットデジタル入力コードがコードエキスパンディングと決定論理１１２によって１ビットをエキスパンディングされる。この実施形態において、このエキスパンディングビットをフィラまたはパッディングビットとして、１０ビットデジタル入力コードの最低有効ビットの後に用いる。このビットが所定値“０”に設定される。この７個の最低有効ビット（ｄ６ないしｄ０）と一つのフィラまたはパッディングビット計８ビットになり、コードエキスパンディングと決定論理１１２がこの８ビットを第２レジスタ１１６に提供する。コードエキスパンディングと決定論理１１２が偶数個の最低有効ビット、例えば８ビットの最低有効ビットを１１ビットデジタル入力コードに提供する実施例において、Ｎ＝０の実施例を考慮する。そのうち、パッディングビットが常に０設定され、ガンマ校正を有しなく（以下に記述する）、この１０ビット構成に提供されたコードエキスパンディングと決定論理によって進行される。ガンマ校正を有するＮ＝１実施例において、このエキスパンディングビットは決定論理１１２によって“０”または“１”に動態的に設定されてもよい。
【００２０】
この８ビットのコード（ｄ６ ｄ５ ｄ４ ｄ３ ｄ２ ｄ１ ｄ０ ０）がレジスタ１１６に提供される。レジスタ１１６は、２ビットの組合［ｄＨ ｄＬ］序列の方式で、連続／直列的に収納された８ビットコードを第２デコーダ１１４に提供するように制御され、この２ビットの組合［ｄＨ ｄＬ］序列の方式は、８ビットコードの最低有効ビットからはじめ、例えば，組合［ｄ０ ０］が第１、続いて［ｄ２ ｄ１］が第２、そして［ｄ４ ｄ３］が第３、最終組合［ｄ６ ｄ５］が最後である。２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４を制御するために、これらのコードの組合が第２デコーダ１１４に用いられる。
【００２１】
２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４は、ＶＬないしＶＨの範囲の電圧を選択するよう操作されて、ＯＰアンプ１０２に出力を提供する。この電荷再分配Ｄ／Ａコンバータ１０４は、端末容量Ｃ３を含み、この端末容量Ｃ３がロー参考電圧節点と電荷収集節点（ノード）１０９の間に接続され、この電荷収集節点がＯＰアンプ１０２のプラス入力端及び一対の２進重み容量Ｃ１、Ｃ２に接続され、各容量は、ロー参考電圧節点にも接続する第１端部と、それぞれ第１容量充電節点１０５と第２容量充電節点１０７に接続する複数の第２端部を有する。充電の周期に、容量Ｃ１の第２端部が第１スイッチ回路によって選択的にロー参考電圧ＶＬまたはハイ参考電圧ＶＨに接続する。この第１スイッチ回路は、スイッチＳ１と、相補する一対のスイッチＳＨ、ＳＨバー（ＳＨの上に横線を引いて表すことを意味する。以下同様）と、を含む。充電の周期に、容量Ｃ２の第２端部が第２スイッチ回路によって選択的にロー参考電圧ＶＬまたはハイ参考電圧ＶＨに接続する。この第２スイッチ回路は、スイッチＳ１と、相補する一対のスイッチＳＬ、ＳＬバーと、を含む。相補する一対のスイッチＳＨ、ＳＨバーと相補する一対のスイッチＳＬ、ＳＬバー、は、第２デコーダ１１４の出力によって制御される。
【００２２】
電荷再分配周期に、第１容量充電節点１０５がスイッチＳ２を介して電荷収集節点１０９に接続され、第２容量充電節点１０７が第２スイッチＳ２を介して電荷収集節点１０９に接続される。リセット操作期間に容量をリセットするために、スイッチＳ３はロー参考電圧節点と電荷再分配節点１０９の間に接続される。スイッチＳ１、Ｓ２、及びＳ３は、多様な方式、例えば、タイミング制御手段によるパルス信号等によって制御されてもよい。
【００２３】
シングルの２ビット組合［ｄＨ ｄＬ］にとって、ｄＨが１の場合に、スイッチＳＨがオフ状態、スイッチＳＨバーがオン状態になり、ｄＨが０の場合に、スイッチＳＨがオン状態、スイッチＳＨバーがオフ状態になる。同じように、ｄＬが１の場合に、スイッチＳＬがオフ状態、スイッチＳＬバーがオン状態になり、ｄＬが０の場合に、スイッチＳＬがオン状態、スイッチＳＬバーがオフ状態になる。
【００２４】
容量Ｃ２とＣ３は容量値Ｃを有し、容量Ｃ１は容量値２Ｃを有する。明らかなように、容量の電荷量が容量の容量値の倍数である。例えば、Ｃ１とＣ２共に同時に充電して、容量Ｃ１内の電荷量が容量Ｃ２内の電荷量の２倍である。
【００２５】
シリアル電荷再分配Ｄ／Ａコンバータ１０４の操作は図４Ａに示される。
【００２６】
ステップ１において、スイッチＳ１がオン状態で、スイッチＳ２とＳ３が共にオフ状態である。各容量の両電極共に電圧ＶＬに接続される場合に、このステップにおいて、容量Ｃ１、Ｃ２、及びＣ３の電圧が０Ｖにリセットされる。ステップ１の後、スイッチＳ３がオンされて、このプロセスが再び進行されるまでに維持され、このとき、容量Ｃ３を再びリセットする必要がある。
【００２７】
ステップ２において、容量Ｃ１とＣ２を充電するために、スイッチＳ１をオフ状態にし、スイッチＳ２をオン状態にする。スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御するために、第１の２ビット組合［ｄＨ ｄＬ］、例えば、レジスタ１１６に提供される［ｄ０ ０］が第２デコード１１４に用いられる。ｄＨが１の場合に、ＳＨがオフ状態、ＳＨバーがオン状態になり、容量Ｃ１がＶＨとＶＬの間に接続され、充電される。ｄＨが０の場合に、ＳＨがオン状態、ＳＨバーがオフ状態になり、容量Ｃ１がＶＬとＶＬの間に接続され、充電されることはない。ｄＬが１の場合に、ＳＬがオフ状態、ＳＬバーがオン状態になり、容量Ｃ２がＶＨとＶＬの間に接続され、充電される。ｄＬが０の場合に、ＳＬがオン状態、ＳＬバーがオフ状態になり、容量Ｃ２がＶＬとＶＬの間に接続され、充電されることはない。
【００２８】
ステップ３において、容量Ｃ１、Ｃ２と端末／収集容量Ｃ３の間に、容量Ｃ１、Ｃ２に蓄積されたいずれの電荷を分配し、容量Ｃ３の残留電荷（この時点では残留電荷がない）を分配するために、スイッチＳ１がオン状態で、スイッチＳ２がオフ状態になり、具体的に、オフ状態のスイッチＳ２は容量Ｃ１、Ｃ２、及びＣ３を電荷収集節点１０９とロー参考電圧節点の間に並列させる。各容量の電荷と容量の値に正比例するように、この回路中の総電荷を分配する。即ち、総容量値が４Ｃので、容量Ｃ１は総電荷（Ｑｔｏｔａｌ）の半分の電荷量を有し、容量Ｃ２とＣ３のそれぞれは、１／４の総電荷量を有する。容量Ｃ３に分配される電荷により、出力節点はＶＬ＋ＶＣ３に相当する電圧になる。電圧ＶＣ３は（Ｑｔｏｔａｌ）／４Ｃになる。各電荷再分配の位相／周期の期間に、この回路における１／４の総電荷が容量Ｃ３に分配される。このステップの後、レジスタ１１６も次の２ビット組合［ｄ２ ｄ１］を第２デコーダ１１４にロードして、次の容量電荷位相／周期を迎えるように準備する。
【００２９】
ステップ４は、ステップ２と同じ方法で、スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーのみで操作する。スイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーは、第２例の連続する２ビットコード、例えば、組合［ｄ２ ｄ１］に制御される。［ｄ２ ｄ１］の値により、ステップ４において、電荷が蓄積された容量Ｃ１、Ｃ２にさらに電荷を蓄積してもよい。ステップ５において、容量Ｃ１、Ｃ２及びＣ３は、ロー参考電圧節点と節点１０９間に再び並列される。回路中の総電荷は、容量Ｃ３中の残留電荷（ステップ３の完了する時）及び容量Ｃ１とＣ２の総電荷の総和（例えば、これらの容量がステップ３の完了する時の残量電荷とステップ４中に容量に付加される任意電荷の総和）である。この全部の総電荷は再び比例によって三つ容量に再分配される。これにより、４等分された残留電圧が容量Ｃ３に残留される。この出力節点の電圧は再びＶＬ＋ＶＣ３になる。ステップ５の後、ＶＬ＋ＶＣ３は、容量Ｃ３中の総電荷を容量Ｃ１／Ｃ２／Ｃ３の総組合せ容量４Ｃで割る値である。ステップ５の後、出力節点の電圧は、（２ｄ２＋ｄ１＋０．５ｄ０）／４*（ＶＨ−ＶＬ）＋ＶＬになる。
【００３０】
ステップ６ないしステップ９は、前記ステップ２ないしステップ５に関する説明から推知できるはずである。各ステージにおいて、節点１０９に対応する電圧が図４Ｂに示す。図４Ｂに示すように，このとき、出力節点の電圧は１／１２８（６４d６＋３２d５＋１６ｄ４＋８ｄ３＋４ｄ２＋２ｄ１＋ｄ０）*（ＶＨ−ＶＬ）＋ＶＬ。即ち、この電圧は、ＶＬ（レジスタ１１６に提供される８ビットコードが０の場合）から、ＶＬ＋１２７／１２８（ＶＨ−ＶＬ）（レジスタ１１６に提供される最高の７個有効ビットコードが１、かつパッディングビットが０の場合）の間の任意値であってもよい。
【００３１】
２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成は下記加法数式を満たす出力電圧を提供し、“ｎ”と“ｉ”は差分変数で、ｉ＝１の場合は、ｄｉがｄ１、ｉ＝２の場合は、ｄｉがｄ２である。
【００３２】
【数１】
【００３３】
ここで述べるシリアル電荷再分配Ｄ／Ａコンバータ構成は２ビットのシリアル電荷再分配Ｄ／Ａコンバータであるが、理解されるように、より高解像度に対応する時に、この構成をレベルアップしてもよい。例えば、３ビットのシリアル電荷再分配Ｄ／Ａコンバータの場合、容量値が４Ｃの付加２進重み容量を有してもよく、この容量を、容量Ｃ１、容量Ｃ２と同じように接続され、それぞれのスイッチ回路によって制御される。デコーダ１１４は３ビットのデコーダに設定されてもよく、レジスタ１１６は、２ビットの組合せではなく、３ビットの組合せを提供する。
【００３４】
図５と図５Ａは、他のＤ／Ａコンバータ構成１００Ａとその一連の操作ステップを示す。構成１００Ａは、Ｎ＝２の他に、各部が構成１００と同じである。即ち、この１０ビットの入力コードの残る７個の最低有効ビットは、二つの付加ビットｄ００とｄ０１を増すことによって、９ビットにエキスパンディングする。下記の詳しい記述のように、コードエキスパンディングと決定論理１１２Ａはこれら２ビットの値を決め、本来の入力コードから７ビットｄ６ないしｄ０と付加ビットｄ００とｄ０１がレジスタ１１６Ａに提供される。そして、レジスタ１１６Ａは９ビットコードから導出した２ビット組合を第２デコーダ１１４Ａに提供し、この９ビットコードが２ビット組合［ｄＨ ｄＬ］の方式でコードエキスパンディングと決定論理１１２Ａから連続的に提供され、まずは最低有効ビットで、前記図４に関連する方式によってスイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御する。即ち、レジスタ１１６Ａが先に［ｄ００ ０］を提供してｄＬ位置における“０”をパッディングビットとし、続いて［ｄ０ ｄ０１］、［ｄ２ ｄ１］、［ｄ４ ｄ３］、最後に［ｄ６ ｄ５］を提供する。
【００３５】
図５に示す電荷再分配回路１０４は図４に示す対応的な回路と構成的に同じであるが、唯一の操作上の差異が図５Ａ示すように他の電荷再分配ステップ１０とステップ１１を増し、各ステップに用いられるそれぞれのビットの組合せを増すことである。例えば、図４Ａに示す［ｄ０ ０］ではなく、図５Ａにおいて［ｄＨ、ｄＬ］ビット組合せ［ｄ００ ０］から始める。
【００３６】
図６と図６Ａは、他のＤ／Ａコンバータ構成１００Ｂとその一連の操作ステップを示す。構成１００Ｂは、Ｎ＝３の他に、各部が構成１００および１００Ａと同じである。即ち、この１０ビットの入力コードの残る７個の最低有効ビットは、三つの付加ビットｄ００、ｄ０１、ｄ０２を増すことによって、１０ビットにエキスパンディングする。下記の詳しい記述のように、コードエキスパンディングと決定論理１１２Ｂはこれら３ビットの値を決め、本来の１０ビット入力コードから７ビットｄ６ないしｄ０と三つの付加ビットｄ００、ｄ０１、ｄ０２がレジスタ１１６Ｂに提供される。そして、レジスタ１１６Ｂは１０ビットコードから導出した２ビット組合を第２デコーダ１１４Ｂに提供し、この１０ビットコードが２ビット組合せ［ｄＨ ｄＬ］の方式でコードエキスパンディングと決定論理１１２Ｂから連続的に提供され、まずは最低有効ビットで、前記図４と図５に関連する方式によってスイッチＳＨ、ＳＨバー、ＳＬ、ＳＬバーを制御する。即ち、レジスタ１１６ｂが先に［ｄ０１ ００］を提供し、続いて［ｄ０ ｄ０２］、［ｄ２ ｄ１］、［ｄ４ ｄ３］、最後に［ｄ６ ｄ５］を提供する。ちなみに、この実施例においては、パッディングビット“０”を必要としない。
【００３７】
図６に示す電荷再分配回路１０４は図４及び図５に示す対応的な回路と構成的に同じであるが、唯一の操作上の差異が図５Ａのステップ１ないしステップ４に示され、図５に示す最初の二つの２ビットコードではなく、図６に示す最初の二つの２ビットコードが用いられる。
【００３８】
図７ないし図９は、オフセット補償を提供するように、図４ないし図６に示すＤ／Ａコンバータの実施例を改良した構成を示す。これらの構成の改良された操作は、それぞれ関連する図７Ａ、図８Ａ、図９Ａに示す。特別な説明がないかぎり、これらのＤ／Ａコンバータの操作と構成は図４ないし図６及び図４Ａないし図６Ａに相似している。図７はＤ／Ａコンバータ構成２００を示し、図７Ａは図７に示すＤ／Ａコンバータを操作する一連のステップを示す。このＤ／Ａコンバータ構成２００は、電荷再分配回路１０４Ａの他、図４に示すＤ／Ａコンバータ構成１００に相当している。電荷再分配回路１０４に比べて、電荷再分配回路１０４Ａは、節点１０９とＯＰアンプ１０２のプラス入力端の間に接続される付加スイッチＳ２と、ＯＰアンプ１０２の出力と節点１１１の間に接続される付加スイッチＳ２と、節点１０９と節点１１１の間に接続されるスイッチＳ４と、節点１１１とＯＰアンプ１０２のプラス入力端に接続される第４容量Ｃ４とを含む。オフセット電圧を補償するためにこれらの付加素子が操作される。このオフセット電圧は本来ＯＰアンプ１０２が有するものであってもよい。
【００３９】
図７Ａに示すように、図７Ａに示すステップ１ないしステップ９は前記図４Ａに関連するステップ１ないしステップ９に相当している。即ち、容量Ｃ３を必要な電圧に充電するためにステップ１ないしステップ９が実行され、この必要な電圧により低い電圧ＶＬが加算される。ステップ９を実行した後、この電圧（ＶＬ＋ＶＣ３）は図７における節点１０９の電圧である。なお、ステップ１ないしステップ９にとって、スイッチＳ４がオン状態とは、容量Ｃ４が節点１０９に接続されていないことに注意すべきである。ステップ２、ステップ４、ステップ６、ステップ８の期間に、付加された第３、第４スイッチＳ２がオンの状態である。容量Ｃ１とＣ２が充電している時、容量Ｃ４は付加された第３、第４スイッチＳ２により回路から切断される。しかし、再分配のステップ３、ステップ５、ステップ７、ステップ９の期間に、節点１０９をＯＰアンプのプラス入力端に接続するために、これらの付加されたスイッチＳ２を起動して、ＯＰアンプ１０２の出力から容量Ｃ４を介してＯＰアンプ１０２のプラス入力端までのフィードバック回路を作り出す。このような接続はＯＰアンプ１０２のオフセット電圧（ＶＯＳ）を容量Ｃ４に格納する。このステップにおいて、ＯＰアンプ１０２の出力電圧は節点１０９の電圧からＯＰアンプ１０２のオフセット電圧（ＶＯＳ）を減算したものになる。図７Ａは容量Ｃ３が完全に充電された（ステップ９）後に実行される付加するステップＳ１０を示す。ステップ１０はオフセットを解除するステップである。ステップ１０において、節点１１１と容量Ｃ４を介して節点１０９をＯＰアンプ１０２のプラス入力端に接続するためにスイッチＳ４のみが起動される。なお、容量Ｃ４を越す電圧はＯＰアンプ１０２のオフセット電圧（ＶＯＳ）であることに注意すべきである。ＯＰアンプ１０２が提供したオフセットを補償するためにこのオフセット電圧を節点１０９に加える。このため、ＯＰアンプ１０２の出力電圧Ｖｏｕｔが更に節点１０９の電圧に近接にマッチしている。即ち、ＯＰアンプ１０２の出力電圧Ｖｏｕｔは、節点１０９の電圧（Ｖ１０９）＋ＶＯＳ−ＶＯＳであり、例えば、Ｖ１０９である。
【００４０】
図８は他のＤ／Ａコンバータ構成２００Ａを示し、図８Ａは図８に示すＤ／Ａコンバータ構成２００Ａの連続する各ステップの作動を示す。このＤ／Ａコンバータ構成２００Ａは、前記図７に関連する改良された２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成１０４Ａを用いる他に、図５に示すＤ／Ａコンバータ構成１００Ａに相似している。前記のように、この改良された２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成１０４Ａに、オフセット解除手段が内蔵されている。図８Ａに示すように、図８Ａ中のステップ１ないしステップ１１は前記図５Ａに関連するステップ１ないしステップ１１に相似している。即ち、容量Ｃ３を必要な電圧に充電するためにステップ１ないしステップ１１が実行され、この必要な電圧により低い電圧ＶＬが加算される。ステップ１１を実行した後、この電圧（ＶＬ＋ＶＣ３）は図８における節点１０９の電圧である。オフセットの解除を実行するステップ１２の操作は前記図７Ａに示すステップ１０の操作と同じである。
【００４１】
図９は他のＤ／Ａコンバータ構成２００Ｂを示し、図９Ａは図９に示すＤ／Ａコンバータ構成２００Ｂの連続する各ステップの作動を示す。このＤ／Ａコンバータ構成２００Ｂは、前記図７Ａに関連する改良された２ビットシリアル電荷再分配Ｄ／Ａコンバータ構成１０４Ａを用いる他に、図６に示すＤ／Ａコンバータ構成１００Ｂに相当している。図９Ａに示すように、図９Ａ中のステップ１ないしステップ１１は前記図６Ａに関連するステップ１ないしステップ１１に相当している。即ち、容量Ｃ３を必要な電圧に充電するためにステップ１ないしステップ１１が実行され、この必要な電圧により低い電圧ＶＬが加算される。ステップ１１を実行した後、この電圧（ＶＬ＋ＶＣ３）は図９における節点１１１の電圧である。オフセットの解除を実行するステップ１２の操作は前記図７Ａに示すステップ１０の操作に相似している。
【００４２】
図１２は、他のＤ／Ａコンバータ構成２００Ｃを示し、図８に示すＤ／Ａコンバータ構成２００Ａに相似しており、オフセット解除手段が内蔵され、Ｎ＝２の１０ビットＤ／Ａコンバータを示す。このＤ／Ａコンバータ構成２００Ａは、シフトデコーダ１０８とレジスタ１１０と、電圧選択手段１０６を代わる改良された電圧選択手段１０６Ａと、コードエキスパンディングと決定論理１１２Ａを代わるコードエキスパンディングと決定論理１１２Ｃと、レジスタ１１６Ａを代わるレジスタ１１６Ｃと、第２デコーダ１１４Ａを代わる第２デコーダ１１４Ｃとを用いる他に、図８Ａに示すＤ／Ａコンバータ構成２００Ａに相似している。
【００４３】
この実施例において、各ＶＬとＶＨを電圧選択手段１０６Ａにより二つの異なるレベル中の一つに調節してもよい。電圧選択手段１０６Ａは、ハイ供給電圧、コモン電圧ＶＣＯＭ、及び極性制御信号ＰＯＬとするロー電源電圧ＶＳＳを受け、入力とする。機能的には、この電圧選択手段を相隣する電圧ペアーＶＳＳ／ＶＣＯＭとＶＣＯＭ／ＶＤＤを選択する１ビットデコーダとすることができる。電圧選択手段に入力される信号ＰＯＬは、電圧ペアーＶＤＤ／ＶＣＯＭ（プラス極性信号ＰＯＬ（例えばＰＯＬ＝１）に対応）または電圧ペアーＶＣＯＭ／ＶＳＳ（マイナス極性信号ＰＯＬ（例えばＰＯＬ＝０）に対応）を選択するための極性信号である。各種の論理回路、例えばタイミング制御回路を熟知している者であれば、周知の各方法によって信号ＰＯＬを発生してもよい。
【００４４】
図８に示すように、１０ビット入力コードがコードエキスパンディングと決定論理１１２Ｃに提供される。この論理１１２Ｃは１０ビットコードに２ビットコードを増やすことによって、１２ビットコードにコードエキスパンディングされ、この１２ビットコードがレジスタ１１６Ｃに提供される。レジスタ１１６Ｃは、二つの増量（Ｉｎｃｒｅｍｅｎｔ）［ｄＨ ｄＬ］によって順次にこのコードを第２デコーダ１１４Ａに提供し、２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４Ａを制御する。５個ではなく、６個の［ｄＨ ｄＬ］ビット組合せを有するので、この２ビットシリアル電荷再分配Ｄ／Ａコンバータ１０４Ａの操作は、パッディングビットと余分の充電と再分配に係るステップが不要である他、前記図８に関連する電荷再分配Ｄ／Ａコンバータに相似している。
【００４５】
前記のコードエキスパンディングと決定論理について、図１０と図１１を用いて、更に詳しく検討する。この分野の者が熟知しているように、液晶表示装置の転換曲線、電圧、光投射が非線形であるので、液晶表示装置は非線形な方法でビデオ信号を光に変換する。ガンマ特性は、ややビデオ信号のエンコード輝度（黒／グレイ／白情報）と実際に必要な図形輝度の間にあるべき乗則である。液晶表示装置は、典型的に、ガンマ特性をビデオ信号に応用する。このため、ガンマ特性を中和するために、ガンマ反転が出力電圧レベルに応用され、エンコード輝度と実際の図形輝度の間の線形関係を提供又は導出する。図１０はソースドライバの転換曲線の例を示す。Ｙ軸は電圧で、Ｘ軸は入力コードである。領域ＧＭＡ０ないしＧＭＡ１の範囲はプラス極性で、領域ＧＭＡ２ないしＧＭＡ３の範囲はマイナス極性である。この曲線は、ガンマ曲線において、線形関係領域もあれば、非線形関係領域もあることを示す。ここで記載のコードエキスパンディングと決定論理は、Ｎ個ビット数を増やすことによって、本来入力された１０ビットコードをエキスパンディングする（例えば、図１０に示すように、１０ビットから１２ビットにエキスパンディングする）。好ましいＮの値は１、２、または３であるが、本発明はこれに制限されない。余分のＮビットがコードの調整を提供するに用いられ、定給の電圧レベルから次の電圧レベルの転換が線形または非線形であることを説明する。図１０に示すように、２ビットを増やすことにより、本来１である１０ビットコード（０００００００００１）が４である１２ビットコード（０００００００００１００）になったり、本来２である１０ビットコード２（００００００００１０）が８である１２ビットコード（００００００００1０００）になったり、本来３である１０ビットコード３（００００００００１１）が１２である１２ビットコード（００００００００１１００）になったりになる。線形領域において、直接（ｓｔｒａｉｇｈｔ）のコードの変換が適切であり、例えば、５１２である１０ビットコード（１０００００００００）が２０４８である１２ビットコード（１０００００００００００）になる。しかし、非線形領域において、一部のコードの調節に非線形に関する説明が必要である。例えば、本来１である１０ビットコード（０００００００００１）の１２ビットエキスパンディングコードが値＋／−ｋの調節によって４である１２ビットコード（０００００００００１００）になる。即ち、Ｋの値によって、調節されたエキスパンディングコードが（０００００００００００１）（例えば、Ｋ＝−３）、（００００００００００１０）（例えば、Ｋ＝−２）、（０００００００００１１０）（例えば、Ｋ＝−１）、（０００００００００１００）（例えば、Ｋ＝０）、（０００００００００１０１）（例えば、Ｋ＝１）、（０００００００００１１０）（例えば、Ｋ＝２）、（０００００００００１１１）（例えば、Ｋ＝３）になる。
【００４６】
図１０に示す転換曲線は、コード０とコード１／２／３の間においては非線形であり、コード５１２とコード５１３の間においては線形である。なお、図１０に示す転換曲線は一例であり、それぞれの液晶表示装置はそれぞれの独立する転換曲線に関連することを理解すべきである。
【００４７】
前記のコードエキスパンディングと決定論理は、（１）Ｎ個のビットによって入力コードをエキスパンディングすること（例えば、１０ビットから１２ビットにエキスパンディングする）と、（２）適切に必要な転換曲線を達成するように、生成されたコードに対し、（Ｋ値によって）適切な調整を決めることとの裏付けとなる。この処理過程は、Ｄ／Ａ変換の一部であり、図１１に示されている。
【００４８】
ステップ３００において、コードエキスパンディングと決定論理によって、Ｍビット（例えば１０ビット）の入力コードを受ける。
【００４９】
ステップ３１０において、コードエキスパンディングと決定論理がＭビットをＭ＋Ｎビットにエキスパンディングする。
【００５０】
ステップ３２０において、特定なガンマ曲線から適切な出力コードを導出する。出力コードが液晶表示装置の電圧伝送関数曲線の線形領域にある場合は、［ｃｏｄｅｉ＋１−ｃｏｄｅｉ］（Ｍ＋Ｎビット）＝［ｃｏｄｅｊ＋１−ｃｏｄｅｊ］×２Ｎ（Ｍビット）になり、“ｊ”が本来のコードにおけるコード数字であり、“ｉ”がエキスパンディングコードにおいて、対応するコード数字である。線形領域において、相隣するエキスパンディングコードの間のコード数字の差が簡単に本来のコードに２Ｎ重み付けされる。例えば、Ｎ＝２の実施例において、第２コードと第３コードの間の曲線が線形である場合は、第２コードが４であり、第３コードが８である。しかし、出力コードが液晶表示装置の電圧伝送関数曲線の非線形領域にある場合は、［ｃｏｄｅｉ＋１−ｃｏｄｅｉ］（Ｍ＋Ｎビット）＝［ｃｏｄｅｊ＋１−ｃｏｄｅｊ］×２Ｎ±ｋ（Ｍビット）になる。相隣するエキスパンディングコードの間のコード数字の差が本来のコードに２Ｎ重み付けされるが、非線形を調整するために、（＋／−Ｋ）によって調節されてもよい。この調整は、液晶表示装置の電圧伝送関数に基づくものであってよく、コードエキスパンディングと決定論理が対照表やレジスタを利用して、選択された適切なコード及び／または適切なオフセットを格納してもよい。ｋの値が各エキスパンディングコードにおいて同じでなく、その値が非線形曲線によるものであることを理解すべきである。
【００５１】
また、コードエキスパンディング／決定処理プロセスの一部として、非線形ガンマ曲線は選択される電圧ペアーＶ１ないしＶ９の調整によってフィットされることができることを理解すべきである。
【００５２】
ステップ３３０に示すように、出力されたＭ＋ＮビットコードがＤ／Ａコンバータ構成である２ビットシリアルＤ／Ａコンバータの部分に用いられ、選択される電圧ペアー（ＶＨ＋ＶＬ）に合わせて、前記及び図４ないし図９に係る説明のように、ガンマ校正出力電圧Ｖｏｕｔを提供する。
【００５３】
図１３は本発明の他の実施例の１０ビットＤ／Ａコンバータ構成３００を示す。この１０ビット３００は１ビットシリアル電荷再分配Ｄ／Ａコンバータを応用している。前記実施例のように、Ｄ／Ａコンバータ構成３００は第１電圧ペアー選択ステージを含む。図に示す実施例において、電圧ペアー選択ステージは、電圧選択手段３０６と、デコーダ３０８と、レジスタ３１０と、コードエキスパンディングと決定論理３１２とを含む。これらのデバイスがＶＨとＶＬである相隣する参考電圧を選択することに関する操作は、図４ないし図９に示す実施例に詳細に説明されている。また、ＶＨとＶＬは、図１２に示す電圧選択手段１０６Ａによって設定され、図１２によって説明されている。図に示す実施例においてＮ＝２であるため、コードエキスパンディングと決定論理から、ビットｄ６ないしｄ０及び二つの付加のビットｄ０１ ｄ００の９ビットが出力され、図５に示すＤ／Ａコンバータ構成によって、前記ガンマエキスパンディングと校正が完成される。この９ビットコードがレジスタ３１６や他の装置に提供され、仮に格納され、シリアルでコードを１ビットシリアル電荷再分配Ｄ／Ａコンバータ３０４に出力され、最初は最低有効ビット、続いて１ビットずつ例えばｄ０１、続いてｄ０２、ｄ０３、ｄ０４、ｄ０５、最後にｄ０６、が出力される。
【００５４】
１ビットシリアル電荷再分配Ｄ／Ａコンバータ３０４はＯＰアンプ３０２含み、ＯＰアンプ３０２の出力フィードバックがそのマイナス入力端に接続され、プラス入力端が電荷収集節点３０９に接続される。第１容量Ｃ１は、ロー参考電圧（ＶＬ）節点と第１容量充電節点３０５の間に接続される。端末容量Ｃ２は、ＶＬ節点と電荷収集充電節点３０７の間に接続される。終端容量は、ＶＬ節点と節点３０９の間に接続される。容量Ｃ１とＣ２の容量値は互いに相等する。つまり、容量値が２進重み付けされていない。回路３０４の操作は、図１３Ａを参照しながら、さらに詳しく説明する。図１３Ａは電荷再分配Ｄ／Ａコンバータ３０４が出力電圧を発生する操作の連続する各ステップを示す。
【００５５】
電荷再分配Ｄ／Ａコンバータ３０４のスイッチＳＨとＳＬは、レジスタ３１６がシリアル提供されるビットｄｎに制御される。ｄｎが“１”の場合、スイッチＳＨがオフされ、ｄｎが“０”の場合、スイッチＳＬがオフされる。ハイ／ロー電圧節点３０７は、スイッチＳ１を介して、第１容量充電節点３０５に接続され、第１容量充電節点３０５は、第２スイッチを介して、電荷収集節点３０９に接続される。スイッチＳ２はスイッチ１バーと見なしてもよく、スイッチＳ１がオフ状態の場合、スイッチＳ２がオン状態であり、逆の場合も同じである。
【００５６】
スイッチＳ１がオフ状態（図１３Ａでは“１”でＳ１の状態を表示する）である場合、スイッチＳ２がオン状態（図１３Ａでは“０”でＳ２の状態を表示する）である。この状況において、容量Ｃ１がｄｎの値によってＶＨまたはＶＬに接続され、充電される。スイッチＳ１がオン状態（図１３Ａでは“０”でＳ１の状態を表示する）である場合、スイッチＳ２がオフ状態（図１３Ａでは“１”でＳ２の状態を表示する）である。この状況において、容量Ｃ１が容量Ｃ２に並列に接続され、二つの容量の間の電荷が再分配される。容量をリセットするように、スイッチＳ３がロー電圧節点ＶＬと節点３０９の間に提供される。
【００５７】
図１３Ａに示す順のように、出力電圧は連続的に充電と再分配の周期を繰り返すことによって、充電周期の間に起動されるスイッチＳ１、ＳＨまたはＳＬ、及び再分配期間の間に起動されるスイッチＳ２を利用して出力される。
【００５８】
図１３Ａに戻り、ステップ１において、スイッチＳ１がオンされ、スイッチＳ２がオフされ、Ｓ３がオフされる。レジスタ３１６に出力されるビットｄｎが予めｄ００に設定される。オフされたスイッチＳ３を利用して、節点３０９がＶＬに設定され、容量Ｃ１と容量Ｃ２がともに節点３０９とＶＬの間に接続される。この接続によって、容量Ｃ１と容量Ｃ２中の電荷がリセットされる。他のステップＳ２ないしＳ１９において、もう一つのリセット操作が必要になるまでにスイッチＳ３がオン状態（図１３Ａでは“０”でを表示する）である。
【００５９】
ステップ２において、スイッチＳ１がオフされ、スイッチＳ２がオンされる。オフされたスイッチＳ１を利用して、容量Ｃ１がビットｄ００の値によって充電される。即ち、ｄ００が“１”の場合、容量Ｃ１がＶＨに接続されることにより、充電電圧（ＶＨ−ＶＬ）が容量Ｃ１に印加される。ｄ００が“０”の場合、０である充電電圧（ＶＬ−ＶＬ）が容量Ｃ１に印加され、電荷が容量Ｃ１に増やされることはない。
【００６０】
ステップ３において、スイッチＳ１がオン状態で、スイッチＳ２がオフ状態である。シリアル電荷再分配Ｄ／Ａコンバータ３０４に提供されるビットが予め１ビットシリアル中の次のビット例えばｄ０１に設定される。オフされたスイッチＳ２を利用して、電荷が再分配されるように、容量Ｃ１が容量Ｃ２とともに節点３０９とロー電圧節点ＶＬの間に並列に接続される。この回路における総容量値が２Ｃ（例えばＣ１＋Ｃ２）であるため、回路中の総電荷が容量Ｃ１と容量Ｃ２に再分配される（例えば、分散される）。図１３Ｂに示すように、このステップ後、節点３０９の電圧が（ｄ００／２）*（ＶＨ−ＶＬ）＋ＶＬになる。
【００６１】
ステップ４において、スイッチＳ１がオフ状態で、スイッチＳ２がオン状態である。シリアル電荷再分配Ｄ／Ａコンバータ３０４に提供されるビットがｄ０１である。オフされたスイッチＳ１を利用して、ｄ０１の値によって容量Ｃ１が充電される。節点３０９の電圧が同じく（ｄ００／２）*（ＶＨ−ＶＬ）＋ＶＬである。
【００６２】
ステップ５において、スイッチＳ１が再びオンされ、スイッチＳ２がオフ状態である。シリアル電荷再分配Ｄ／Ａコンバータ３０４に提供されるビットが予め１ビットシリアル中の次のビット例えばｄ０に設定される。電荷が再分配されるように、容量Ｃ１が容量Ｃ２とともに節点３０９と節点ＶＬの間に並列に接続される。この回路における総容量値（例えば 充電するステップ４によって容量Ｃ１に格納された電荷、及び再分配するステップ３によって容量Ｃ２に格納された電荷）が容量Ｃ１と容量Ｃ２に分散される。図１３Ｂに示すように、このステップ後、節点３０９の電圧が（ｄ０１／２＋ｄ００／４）*（ＶＨ−ＶＬ）＋ＶＬになる。このように、電圧が関連するビットの位置によって２進重み付けされ、この関連するビットの位置は、例えばｄ０１の電圧貢献がｄ００の電圧貢献の２倍である。
【００６３】
前記から分かるように、目前のビットｄｎによって容量Ｃ１を充電するように、１ビットシリアル電荷再分配Ｄ／Ａコンバータ３０４が操作され、そして、 容量Ｃ２を利用して電荷の再分配が行われる。制御ビット序列が尽くされ、最後のステップ（ステップ１９）になるまで、充電して再分配が繰り返して行なわれる。ステップ１９後、節点３０９の電圧が制御ビット序列中の各ビットにおける２進重みされたものであって、（ｄ６／２＋d５／４＋d４／８＋d３／１６＋d２／３２＋d１／６４＋d０／１２８＋ｄ０１／２５６＋ｄ００／５１２）*（ＶＨ−ＶＬ）＋ＶＬになる。ｄ００ないしｄ０６が全て０の場合、Ｄ／Ａコンバータ３００から出力される出力電圧がＶＬになる。ｄ００ないしｄ０６が全て１の場合、Ｄ／Ａコンバータ３００から出力される出力電圧が（５１１／５１２）*（ＶＨ−ＶＬ）＋ＶＬになる。
【００６４】
図１４はＤ／Ａコンバータ構成４００を示し、図１４Ａは図１４に示すＤ／Ａコンバータ構成４００の連続する各ステップの作動を示す。シリアル電荷再分配Ｄ／Ａコンバータ３０４の他に、Ｄ／Ａコンバータ４００はＤ／Ａコンバータ３００と同じである。シリアル電荷再分配Ｄ／Ａコンバータ３０４に比べ、シリアル電荷再分配Ｄ／Ａコンバータ３０４Ａは、節点３０９とＯＰアンプ３０２のプラス入力端に接続される付加スイッチＳ２と、ＯＰアンプ３０２の出力端と中間節点３１１に接続される付加スイッチＳ２と、節点３０９と３１１の間に接続されるスイッチＳ４と、節点３１１とＯＰアンプ３０２のプラス入力端に接続されるオフセット解消容量Ｃ３とを含む。図７〜図９に関連する記載によれば、これら付加するデバイスは、ＯＰアンプ３０２が本来有するオフセット電圧のために操作される。
【００６５】
図１４Ａに示すように、図１３Ａに示すステップ１ないしステップ１９は、図１４Ａに関連するステップ１ないしステップ１９に相当し、また、ステップ２０を加えて、オフセットの解除が行われる。付加される第２スイッチＳ２は、再分配のステップ（例えば、奇数ステップ３、５、９、１１、１３、１５、１７、１９）の期間において、オフ状態であり、充電のステップ（例えばステップ２、４、６、８、１０、１２、１４、１６、１８）の期間において、オン状態である。スイッチＳ２がオフ状態である場合、容量Ｃ３は電圧の差に基づいて充電され、この電圧の差は節点３０９の電圧とＯＰアンプ３０２の出力電圧の差である。この差の値は、ＯＰアンプ３０２内における電圧オフセット値である。ステップ２０において、スイッチＳ２がオン状態であり、スイッチＳ４がオフであって、このような場合、中間節点３１１と充電された容量Ｃ４を介して、節点３０９がＯＰアンプ３０２のプラス入力端に接続される。容量Ｃ４の電圧は、ＯＰアンプ３０２本来が有する（またはＯＰアンプ３０２による）オフセット電圧レベルである。このオフセット電圧が節点３０９に印加され、ＯＰアンプによるオフセットが修正される。このように、ＯＰアンプから出力される出力電圧Ｖｏｕｔがさらに節点３０９の電圧にフィットする。
【００６６】
図１３と図１４に、Ｄ／Ａコンバータ構成がＮ＝２の実施例が開示されているが、Ｎが他の整数であってもよく、０であってもよい。好ましい実施例においては、Ｎが１、２、または３である。図１３と図１４に示すＮ＝２の場合と比べ、シリアル電荷再分配Ｄ／Ａコンバータ構成３０４または３０４Ａにおいて、この構成におけるＮ＝１の実施例は、エキスパンディングするビット序列［ｄ００ ｄ０ ｄ１ ｄ２ ｄ３ ｄ４ ｄ５ ｄ６］のみを応用し、Ｎ＝１の実施例は、エキスパンディングするビット序列［ｄ００ ｄ０１ ｄ０２ ｄ０ ｄ１ ｄ２ ｄ３ ｄ４ ｄ５ ｄ６］のみを応用する。
【００６７】
また、前記のように、Ｄ／Ａコンバータ構成の第１ステージは、図１２に関連する電圧選択手段を用いてもよく、このようにした場合、ＶＬとＶＨはＭビットのデジタル入力コードによって、それぞれＶＳＳとＶＣＯＭのどちらかに選択的に設定される。さらに、このＤ／Ａコンバータ構成が１０ビットのＤ／Ａコンバータである場合、この構成がより高いまたはより低い解像度を提供するように速やかに調節される。
【００６８】
ここで記載のＤ／Ａコンバータ構成、例えば、ソースドライバにＤ／Ａコンバータを用いるＤ／Ａコンバータ構成は、顕著に高解像度のＤ／Ａコンバータ構成におけるＤ／Ａコンバータの面積を減少することができる。例えば、１０ビットのＤ／Ａコンバータ構成にとって、従来のＤ／Ａコンバータ構成によってできた１０ビットのＤ／Ａコンバータに比べ、ここで記載のＤ／Ａコンバータ構成は、少なくとも５０％の面積を減少することができる。このＤ／Ａコンバータ構成は、高速、大面積、高解像度の表示装置に充分に適している。
【符号の説明】
【００６９】
１０：ソースドライバ １２：シフトレジスタ
１４：サンプリングレジスタ １６：保持レジスタ
１８：データラッチ ２０：シフトレジスタ
２２：Ｄ／Ａコンバータ ２２ａ：ＤＡＣ構成
２２ｂ：ＤＡＣ構成 ２４：参考電圧発生手段
２５：デマルチプレクサ ２６：出力回路
２６ａ：ＯＰアンプ ２６ｂ：ＯＰアンプ
１００：ＤＡＣ構成 １００Ａ：ＤＡＣ構成
１００Ｂ：ＤＡＣ構成 １０２：ＯＰアンプ
１０４：電荷再分配回路 １０４Ａ：電荷再分配回路
１０５：容量充電節点 １０６：電圧選択手段
１０６Ａ：電圧選択手段 １０７：容量充電節点
１０８：第１デコーダ １０９：電荷収集節点
１１０：レジスタ １１１：節点
１１２：コードエキスパンディングと決定論理
１１２Ａ：コードエキスパンディングと決定論理
１１２Ｂ：コードエキスパンディングと決定論理
１１２Ｃ：コードエキスパンディングと決定論理
１１４：第２デコーダ １１４Ａ：第２デコーダ
１１４Ｂ：第２デコーダ １１４Ｃ：第２デコーダ
１１６Ａ：レジスタ １１６Ｂ：レジスタ
１１６Ｃ：レジスタ ２００：ＤＡＣ構成
２００Ａ：ＤＡＣ構成 ２００Ｂ：ＤＡＣ構成
２００Ｃ：ＤＡＣ構成 ３００：ＤＡＣ構成
３０２：ＯＰアンプ ３０４：電荷再分配回路
３０４Ａ：電荷再分配回路 ３０５：容量充電節点
３０６：電圧選択手段 ３０７：容量充電節点
３０８：デコーダ ３０９：電荷収集節点
３１０：レジスタ ３１１：節点
３１２：コードエキスパンディングと決定論理
３１６：レジスタ ４００：ＤＡＣ構成
Ｃ１、Ｃ２、Ｃ３、Ｃ４：容量 Ｄ０〜Ｄ５：デジタル入力
ＧＭＡ０〜ＧＭＡ３：ガンマ領域 ＨＶ：ハイ電圧
ＬＶ：ロー電圧 ＰＯＬ：極性制御信号
Ｒ１〜Ｒ６４：抵抗 ＳＨ、ＳＨバー：スイッチ
ＳＬ、ＳＬバー：スイッチ Ｓ１、Ｓ２、Ｓ３、Ｓ４：スイッチ
Ｓ１バー：スイッチ ＭＶ：中間電圧
Ｖ０〜Ｖ９：参考電圧 ＶＳＳ：ロー電源供給電圧
ＶＨ：ハイ参考電圧 ＶＣＯＭ：コモン電圧
ＶＬ：ロー参考電圧 Ｖｏｕｔ：出力電圧
ＶＤＤ＿Ｐ、ＶＤＤ＿Ｎ：電源 Ｖ１＿Ｎ：ガンマ電圧
Ｖ６４＿Ｎ：ガンマ電圧 Ｖ６４＿Ｐ：ガンマ電圧
ＶＤＤ：ハイ電源供給電圧 Ｙ１〜Ｙ７２０：アナログ出力
【特許請求の範囲】
【請求項１】
入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、少なくとも、
ハイ参考電圧を受けるハイ参考電圧入力節点（ノード）及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、
第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、
電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、
複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、
前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点 を前記電荷収集節点に接続する第２スイッチ回路と、
を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、
少なくとも前記入力されたＭビットのデジタルコードの一部によって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、
を備える２ステージＤ／Ａコンバータ。
【請求項２】
前記第１スイッチ回路は、
前記第１容量充電節点と参考電圧節点の間に接続され、前記複数の第１容量充電周期に起動される充電周期スイッチと、
前記参考電圧節点と前記ハイ参考電圧入力節点の間に接続されるハイ参考電圧スイッチと、
前記参考電圧節点と前記ロー参考電圧入力節点の間に接続されるロー参考電圧スイッチと、
を含む請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項３】
前記第２スイッチ回路は、前記第１容量充電節点と前記電荷収集節点の間に接続されるスイッチと、を含む請求項２に記載の２ステージＤ／Ａコンバータ。
【請求項４】
さらに、
第１ＯＰアンプ入力と、第２ＯＰアンプ入力とを有する出力ＯＰアンプであって、前記第１ＯＰアンプ入力が前記出力ＯＰアンプの出力に接続され、前記第２ＯＰアンプ入力が前記電荷収集節点に接続する出力ＯＰアンプと、
前記出力ＯＰアンプに接続され、
前記第２ＯＰアンプ入力に接続される第１端と、中間節点の接続される第２端とを有するオフセット解消容量と、
前記複数の第１容量の充電周期において、前記電荷収集節点を前記第２ＯＰアンプ入力に接続し、前記中間節点を前記出力ＯＰアンプの出力に接続するように設置される第３スイッチ回路と、
前記複数の電荷再分配周期における最後において、前記中間節点を前記オフセット解消容量の前記第２端に接続するように設置されるスイッチと、
を含み、内蔵されているオフセット解除回路と、
を含む請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項５】
前記電圧選択手段は、前記入力されたＭビットのデジタルコードにおける３個の最高有効ビットによって
ハイ参考電圧とロー参考電圧を得るために、８個の相隣する参考電圧ペアーを含む複数の相隣する参考電圧ペアーから一つの相隣する参考電圧ペアーを選択する請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項６】
さらに、
前記入力されたＭビットのデジタルコードにより、コードエキスパンディングを通じてガンマ校正を行い、前記入力されたＭビットのデジタルコードを１、２または３ビットをエキスパンディングするガンマ校正エキスパンディングと決定論理とを含む請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項７】
前記電圧選択手段は、前記ハイ参考電圧と前記ロー参考電圧を得るために、前記ＭビットのデジタルコードにおけるＸ個の最高の有効ビットによってＹ個の相隣する参考電圧のペアーを含む複数の相隣する参考電圧のペアーから、一つの相隣する参考電圧のペアーを選択するように設置され、
前記２ステージＤ／Ａコンバータは、更に
前記ＭビットのデジタルコードにおけるＸ個の最高の有効ビットを選択するための第１論理と、
前記電圧選択手段を制御するように、選択されたＸ個の最高の有効ビットをデコードするＸビットデコーダと、
前記ＭビットのデジタルコードにおけるＺ個の最低の有効ビットを選択する第２論理と、
前記１ビットシリアル電荷再分配Ｄ／Ａコンバータに提供するように、少なくとも前記Ｚ個の最低の有効ビットを格納し、前記Ｚ個の最低の有効ビットから導出した複数の１ビット制御コードをシリアル的に提供するレジスタと、
コードエキスパンディングと決定論理であって、前記ＭビットのデジタルコードにおけるＺ個の最低の有効ビットを選択するための第２論理を含み、前記コードエキスパンディングによって前記Ｍビットのデジタルコードがガンマ校正され、前記ガンマ校正エキスパンディングと決定論理が前記Ｍビットのデジタルコードを１、２または３ビットをエキスパンディングするコードエキスパンディングと決定論理と、
を含み、
前記Ｘはｌｏｇ２Ｙであり、前記ＺはＭ−Ｘである請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項８】
液晶表示装置のソースドライバであって、少なくとも
入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、
ハイ参考電圧を受けるハイ参考電圧入力節点及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、
第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、
電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、
複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、
前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点を前記電荷収集節点に接続する第２スイッチ回路と、
を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、
少なくとも前記入力されたＭビットのデジタルコードによって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、
前記Ｍビットのデジタルコードによってコードエキスパンディングを通じてガンマ校正が行われるガンマ校正エキスパンディングと決定論理と、
を備える２ステージＤ／Ａコンバータと、
を含む液晶表示装置のソースドライバ。
【請求項９】
さらに、
第１ＯＰアンプ入力と、第２ＯＰアンプ入力とを有する出力ＯＰアンプであって、前記第１ＯＰアンプ入力が前記出力ＯＰアンプの出力に接続され、前記第２ＯＰアンプ入力が前記電荷収集節点に接続する出力ＯＰアンプと、
前記出力ＯＰアンプに接続される内蔵されているオフセット解除回路と、
を含む請求項８に記載の液晶表示装置のソースドライバ。
【請求項１０】
前記Ｍビットのデジタルコードは前記ガンマ校正エキスパンディングと決定論理によって１、２または３ビットをエキスパンディングされ、前記１ビット制御コード序列がエキスパンディングされた前記Ｍビットのデジタルコードによってシリアル的に提供され、前記１ビット制御コード序列において、最低有効ビットが先に提供される請求項８に記載の液晶表示装置のソースドライバ。
【請求項１】
入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、少なくとも、
ハイ参考電圧を受けるハイ参考電圧入力節点（ノード）及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、
第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、
電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、
複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、
前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点 を前記電荷収集節点に接続する第２スイッチ回路と、
を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、
少なくとも前記入力されたＭビットのデジタルコードの一部によって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、
を備える２ステージＤ／Ａコンバータ。
【請求項２】
前記第１スイッチ回路は、
前記第１容量充電節点と参考電圧節点の間に接続され、前記複数の第１容量充電周期に起動される充電周期スイッチと、
前記参考電圧節点と前記ハイ参考電圧入力節点の間に接続されるハイ参考電圧スイッチと、
前記参考電圧節点と前記ロー参考電圧入力節点の間に接続されるロー参考電圧スイッチと、
を含む請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項３】
前記第２スイッチ回路は、前記第１容量充電節点と前記電荷収集節点の間に接続されるスイッチと、を含む請求項２に記載の２ステージＤ／Ａコンバータ。
【請求項４】
さらに、
第１ＯＰアンプ入力と、第２ＯＰアンプ入力とを有する出力ＯＰアンプであって、前記第１ＯＰアンプ入力が前記出力ＯＰアンプの出力に接続され、前記第２ＯＰアンプ入力が前記電荷収集節点に接続する出力ＯＰアンプと、
前記出力ＯＰアンプに接続され、
前記第２ＯＰアンプ入力に接続される第１端と、中間節点の接続される第２端とを有するオフセット解消容量と、
前記複数の第１容量の充電周期において、前記電荷収集節点を前記第２ＯＰアンプ入力に接続し、前記中間節点を前記出力ＯＰアンプの出力に接続するように設置される第３スイッチ回路と、
前記複数の電荷再分配周期における最後において、前記中間節点を前記オフセット解消容量の前記第２端に接続するように設置されるスイッチと、
を含み、内蔵されているオフセット解除回路と、
を含む請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項５】
前記電圧選択手段は、前記入力されたＭビットのデジタルコードにおける３個の最高有効ビットによって
ハイ参考電圧とロー参考電圧を得るために、８個の相隣する参考電圧ペアーを含む複数の相隣する参考電圧ペアーから一つの相隣する参考電圧ペアーを選択する請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項６】
さらに、
前記入力されたＭビットのデジタルコードにより、コードエキスパンディングを通じてガンマ校正を行い、前記入力されたＭビットのデジタルコードを１、２または３ビットをエキスパンディングするガンマ校正エキスパンディングと決定論理とを含む請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項７】
前記電圧選択手段は、前記ハイ参考電圧と前記ロー参考電圧を得るために、前記ＭビットのデジタルコードにおけるＸ個の最高の有効ビットによってＹ個の相隣する参考電圧のペアーを含む複数の相隣する参考電圧のペアーから、一つの相隣する参考電圧のペアーを選択するように設置され、
前記２ステージＤ／Ａコンバータは、更に
前記ＭビットのデジタルコードにおけるＸ個の最高の有効ビットを選択するための第１論理と、
前記電圧選択手段を制御するように、選択されたＸ個の最高の有効ビットをデコードするＸビットデコーダと、
前記ＭビットのデジタルコードにおけるＺ個の最低の有効ビットを選択する第２論理と、
前記１ビットシリアル電荷再分配Ｄ／Ａコンバータに提供するように、少なくとも前記Ｚ個の最低の有効ビットを格納し、前記Ｚ個の最低の有効ビットから導出した複数の１ビット制御コードをシリアル的に提供するレジスタと、
コードエキスパンディングと決定論理であって、前記ＭビットのデジタルコードにおけるＺ個の最低の有効ビットを選択するための第２論理を含み、前記コードエキスパンディングによって前記Ｍビットのデジタルコードがガンマ校正され、前記ガンマ校正エキスパンディングと決定論理が前記Ｍビットのデジタルコードを１、２または３ビットをエキスパンディングするコードエキスパンディングと決定論理と、
を含み、
前記Ｘはｌｏｇ２Ｙであり、前記ＺはＭ−Ｘである請求項１に記載の２ステージＤ／Ａコンバータ。
【請求項８】
液晶表示装置のソースドライバであって、少なくとも
入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって、
ハイ参考電圧を受けるハイ参考電圧入力節点及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって、
第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と、
電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、
複数の第１容量の充電周期において、前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により、前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と、
前記複数の第１容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第１容量充電節点を前記電荷収集節点に接続する第２スイッチ回路と、
を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと、
少なくとも前記入力されたＭビットのデジタルコードによって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、
前記Ｍビットのデジタルコードによってコードエキスパンディングを通じてガンマ校正が行われるガンマ校正エキスパンディングと決定論理と、
を備える２ステージＤ／Ａコンバータと、
を含む液晶表示装置のソースドライバ。
【請求項９】
さらに、
第１ＯＰアンプ入力と、第２ＯＰアンプ入力とを有する出力ＯＰアンプであって、前記第１ＯＰアンプ入力が前記出力ＯＰアンプの出力に接続され、前記第２ＯＰアンプ入力が前記電荷収集節点に接続する出力ＯＰアンプと、
前記出力ＯＰアンプに接続される内蔵されているオフセット解除回路と、
を含む請求項８に記載の液晶表示装置のソースドライバ。
【請求項１０】
前記Ｍビットのデジタルコードは前記ガンマ校正エキスパンディングと決定論理によって１、２または３ビットをエキスパンディングされ、前記１ビット制御コード序列がエキスパンディングされた前記Ｍビットのデジタルコードによってシリアル的に提供され、前記１ビット制御コード序列において、最低有効ビットが先に提供される請求項８に記載の液晶表示装置のソースドライバ。
【図１】
【図２】
【図３】
【図４】
【図４Ａ】
【図４Ｂ】
【図５】
【図５Ａ】
【図６】
【図６Ａ】
【図７】
【図７Ａ】
【図８】
【図８Ａ】
【図９】
【図９Ａ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１４Ａ】
【図２】
【図３】
【図４】
【図４Ａ】
【図４Ｂ】
【図５】
【図５Ａ】
【図６】
【図６Ａ】
【図７】
【図７Ａ】
【図８】
【図８Ａ】
【図９】
【図９Ａ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１４Ａ】
【公開番号】特開２０１１−２３４３５７（Ｐ２０１１−２３４３５７Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１１−９６６３３（Ｐ２０１１−９６６３３）
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
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