ＭＯＳ型電界効果トランジスタ
【課題】 高温環境におけるＭＯＳ型電界効果トランジスタのリーク電流を抑制するようにした半導体装置を提供する。
【解決手段】 ソース領域３とチャンネル形成領域４の間に半導体基板よりも濃度の濃いソースオフセット領域７を設けて、かつ、ソースオフセット領域７の上のゲート酸化膜を薄くすることで、しきい値電圧を低く抑えたままリーク電流を抑制する。
【解決手段】 ソース領域３とチャンネル形成領域４の間に半導体基板よりも濃度の濃いソースオフセット領域７を設けて、かつ、ソースオフセット領域７の上のゲート酸化膜を薄くすることで、しきい値電圧を低く抑えたままリーク電流を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、MOS型電界効果トランジスタのリーク電流抑制に関する。
【背景技術】
【０００２】
MOS型電界効果トランジスタのリーク電流を抑制して、低消費電力化を達成しようとする場合、最も簡単な方法は、半導体基板の濃度を高濃度にして、しきい値電圧を高くする方法である。
【０００３】
しかし、しきい値電圧を高くすれば、MOS型電界効果トランジスタを高速動作させる場合に障害となることから、更なる改善策として半導体基板領域にソース領域と半導体基板領域により形成されたpn接合ダイオードのビルドイン電圧よりも小さい順方向電圧を印加する方法などが考えられた。
【特許文献１】特開平９−２５２１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の方法の場合、半導体基板領域に印加できる電圧は、上記pn接合ダイオードのビルドイン電圧までであるが、MOS型電界効果トランジスタを高温環境で使用する場合には、温度の上昇に伴い、上記ビルドイン電圧が下がってしまい十分な効果が発揮できない。
【０００５】
また、高耐圧が必要になる場合には、半導体基板領域の濃度を低濃度にする必要が出てくるため、半導体基板領域を高濃度にすること自体が難しくなる。
【０００６】
本発明は、高耐圧のMOS型電界効果トランジスタを高温環境で使用することを考慮して、MOS型電界効果トランジスタのしきい値電圧を低く保ったまま、即ち半導体基板の濃度を低濃度にしたまま、リーク電流を抑制する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
半導体基板上に形成されたMOS型電界効果トランジスタのソース電極とチャネル形成領域の間に基板と同じ導電型を有する基板より濃度の濃いソースオフセット領域を形成し、かつ、ソースオフセット領域上のゲート酸化膜を薄くすることで、MOS型電界効果トランジスタのしきい値電圧を低く抑えたままMOS型電界効果トランジスタのリーク電流を抑制する。
【発明の効果】
【０００８】
温度環境の上昇によるMOS型電界効果トランジスタのリーク電流の主な原因の一つは、ソース領域と半導体基板領域(ウェル領域)の界面で作られるpn接合の表面近傍のポテンシャル障壁が、環境温度の上昇によって下がることによる。
【０００９】
本発明のようにソース領域とチャネル形成領域の間にソースオフセット領域を設け、ソースオフセット領域の濃度を基板より濃くし、ソースオフセット領域の上の酸化膜を薄くすれば、MOS型電界効果トランジスタのしきい値電圧を低く抑えたまま、ソース領域とソースオフセット領域との界面におけるpn接合のポテンシャル障壁を予め高く設定することができ、温度環境の上昇によるリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。
【実施例１】
【００１１】
図1は、本発明の第１の実施形態に係る半導体装置１００の断面図である。
【００１２】
半導体装置１００は、第１導電型(例えばＰ型)の半導体基板領域(ウェル領域)１表面に互いに間隔をおいて設けられた第２導電型（例えばＮ型）のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャネル形成領域４と、チャネル形成領域４に接してソース領域３の一部に設けられた第１導電型の半導体基板領域(ウェル領域)１と同じ導電型を有し第１導電型の半導体基板領域(ウェル領域)１より濃度が濃いソースオフセット領域７と、チャネル形成領域４に接してドレイン領域２の一部に設けられた低濃度ドレイン領域９と、チャネル形成領域４の上に設けられたゲート酸化膜５と、ソースオフセット領域７の上に設けられたゲート酸化膜５より薄いソースゲート酸化膜８と、低濃度ドレイン領域９上に設けられたゲート酸化膜より厚い高耐圧用絶縁膜１０と、ソースオフセット領域７及びチャネル形成領域４及び低濃度ドレイン領域９の上にソースゲート酸化膜８及びゲート酸化膜５及び高耐圧用絶縁膜１０を介して設けられたゲート電極６を有しているMOS型電界効果トランジスタである。
【００１３】
以下、リーク電流を抑制するしくみをＮ型のＭＯＳ型電界効果トランジスタの場合を例に説明する。図２〜５は、ソース領域３とソースオフセット領域７の界面で作られるpn接合の表面近傍のバンド図で、図２〜３はソースオフセット領域７の濃度が半導体基板領域(ウェル領域)１の濃度と等しい従来のＭＯＳ型電界効果トランジスタのものである。
【００１４】
図６はドナーまたはアクセプターの濃度に対するフェルミ準位の位置を温度に対して描いたものであり、Andrew S.Grove著 "Physics and Technology of Semiconductor Device"からの引用である。一般に不純物半導体の環境温度を上昇させるとフェルミ準位は、図６のように導電型を問わずに真性半導体のフェルミ準位に近づくから、室温環境のときの上記pn接合のバンド図を１０１（図２）とすれば、高温環境では１０２（図３）のようになり、温度の上昇に伴って上記pn接合のポテンシャル障壁１１は低くなり、リーク電流が増大する。
【００１５】
本発明のようにソースオフセット領域７の濃度を半導体基板領域(ウェル領域)１の濃度よりも濃くすれば、室温環境での上記pn接合のバンド図１０３（図４）のポテンシャル障壁１１は、従来のMOS型電界効果トランジスタのバンド図１０１（図２）のポテンシャル障壁１１より大きくできる。高温環境においてはバンド図１０４（図５）に示すポテンシャル障壁１１の方が、従来のMOS型電界効果トランジスタのバンド図１０２（図３）のポテンシャル障壁１１より大きくなることから、リーク電流は抑制される。
【００１６】
更に、本発明では、ソースオフセット領域７の上の酸化膜を薄くすることにより、ソースオフセット領域７の濃度を濃くすることによるMOS型電界効果トランジスタのしきい値の増分を抑え、しきい値電圧を低く保ったまま、リーク電流を抑制することができる。
【実施例２】
【００１７】
図７は、本発明の第２の実施形態に係る半導体装置１０５の断面図である。
【００１８】
半導体装置１０５は、第１導電型(例えばＰ型)の半導体基板領域(ウェル領域)１表面に互いに間隔をおいて設けられた第２導電型(例えばＮ型)のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャンネル形成領域４と、チャネル形成領域4に接してドレイン領域２の一部に設けられた低濃度ドレイン領域９と、チャネル形成領域４に接してソース領域3の一部に設けられた半導体基板領域 (ウェル領域)１よりも濃度の濃い第１導電型のソースオフセット領域７と、チャネル形成領域４およびソースオフセット領域７の上に設けられたゲート酸化膜５と、低濃度ドレイン領域９の上に設けられたゲート酸化膜５より厚い高耐圧用絶縁膜１０と、チャネル形成領域４及び低濃度ドレイン領域９の上にゲート酸化膜５及び高耐圧用絶縁膜１０を介して設けられたゲート電極６と、ソースオフセット領域７の上にゲート酸化膜５を介して第２ゲート電極１６が設けられていることを特徴とするMOS型電界効果トランジスタである。
【００１９】
リーク電流を抑制するしくみは、第１の実施形態と同じである。第２の実施形態では、ソースオフセット領域７を制御するための第２ゲート電極１６をゲート電極６とは別に設けた。MOS型電界効果トランジスタが待機状態の時に、第２ゲート電極１６をオフさせるように制御すれば、待機時のリーク電流が低減できる。或いは、第２ゲート電極１６とドレイン領域２を結線すればソース領域３と半導体基板領域(ウェル領域)１が接する面積が減るので、その分のリーク電流が抑制される。
【実施例３】
【００２０】
図８は、本発明の第３の実施形態に係る半導体装置１０６の断面図である。
【００２１】
第１導電型の半導体基板領域 (ウェル領域)１の表面に互いに間隔をおいて設けられた第２導電型のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャネル形成領域４と、チャネル形成領域４に接してドレイン領域２の一部に設けられた低濃度ドレイン領域９と、チャネル形成領域４に接してソース領域３の一部に設けられたソースオフセット領域７と、チャネル形成領域４およびソースオフセット領域７の上に設けられた第１ゲート酸化膜１７と、低濃度ドレイン領域９の上に設けられた第１ゲート酸化膜１７より厚い高耐圧用絶縁膜１０と、チャネル形成領域４と低濃度ドレイン領域９の上に第１ゲート酸化膜１７と高耐圧用絶縁膜１０を介して設けられた第１ゲート電極１８と、第１ゲート電極１８の上に設けられた第２ゲート酸化膜１９と、ソースオフセット領域７と第１ゲート電極１８の上に第１ゲート酸化膜１７と第２ゲート酸化膜１９を介して第２ゲート電極１６を設け、第１ゲート電極１８をフローティングにすることを特徴とするMOS型電界効果トランジスタである。
【００２２】
リーク電流を抑制するしくみは、第１の実施形態と同じである。第３の実施形態では、ソースオフセット領域７を制御するための第２ゲート電極１６にかかる電圧が第２ゲート酸化膜１９を介してフローティングにした第１ゲート電極１８に容量結合を介してかかるように構成した。
【００２３】
第２ゲート電極１６に電圧を印加すれば、容量結合の結果、印加した電圧よりも低い電圧が第１ゲート電極１７にかかるため、半導体基板領域(ウェル領域)１の濃度を低く保ったまま、MOS型電界効果トランジスタのリーク電流を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る半導体装置１００の断面図
【図２】従来のMOS型電界効果トランジスタにおけるソース領域とチャネル形成領域界面のエネルギーバンド図（室温環境）
【図３】従来のMOS型電界効果トランジスタにおけるソース領域とチャネル形成領域界面のエネルギーバンド図（高温環境）
【図４】本発明のＭＯＳ型電界効果トランジスタにおけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図（室温環境）
【図５】本発明のＭＯＳ型電界効果トランジスタにおけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図（高温環境）
【図６】濃度の異なる不純物半導体に対する温度とフェルミ準位の関係を表す図
【図７】本発明の第２の実施形態に係る半導体装置１０５の断面図
【図８】本発明の第３の実施形態に係る半導体装置１０６の断面図
【符号の説明】
【００２５】
１ 半導体基板領域(ウェル領域)
２ ドレイン領域
３ ソース領域
４ チャネル形成領域
５ ゲート酸化膜
６ ゲート電極
７ ソースオフセット領域
８ ソースゲート酸化膜
９ 低濃度ドレイン領域
１０ 高耐圧用絶縁膜
１１ ポテンシャル障壁
１２ 伝導帯
１３ 真性半導体のフェルミ準位
１４ フェルミ準位
１５ 価電子帯
１６ 第２ゲート電極
１７ 第１ゲート酸化膜
１８ 第１ゲート電極
１９ 第２ゲート酸化膜
１０１ 従来MOSトランジスタの室温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
１０２ 従来MOSトランジスタの高温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
１０３ 本発明実施形態の室温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
１０４ 本発明実施形態の高温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
【技術分野】
【０００１】
本発明は、MOS型電界効果トランジスタのリーク電流抑制に関する。
【背景技術】
【０００２】
MOS型電界効果トランジスタのリーク電流を抑制して、低消費電力化を達成しようとする場合、最も簡単な方法は、半導体基板の濃度を高濃度にして、しきい値電圧を高くする方法である。
【０００３】
しかし、しきい値電圧を高くすれば、MOS型電界効果トランジスタを高速動作させる場合に障害となることから、更なる改善策として半導体基板領域にソース領域と半導体基板領域により形成されたpn接合ダイオードのビルドイン電圧よりも小さい順方向電圧を印加する方法などが考えられた。
【特許文献１】特開平９−２５２１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の方法の場合、半導体基板領域に印加できる電圧は、上記pn接合ダイオードのビルドイン電圧までであるが、MOS型電界効果トランジスタを高温環境で使用する場合には、温度の上昇に伴い、上記ビルドイン電圧が下がってしまい十分な効果が発揮できない。
【０００５】
また、高耐圧が必要になる場合には、半導体基板領域の濃度を低濃度にする必要が出てくるため、半導体基板領域を高濃度にすること自体が難しくなる。
【０００６】
本発明は、高耐圧のMOS型電界効果トランジスタを高温環境で使用することを考慮して、MOS型電界効果トランジスタのしきい値電圧を低く保ったまま、即ち半導体基板の濃度を低濃度にしたまま、リーク電流を抑制する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
半導体基板上に形成されたMOS型電界効果トランジスタのソース電極とチャネル形成領域の間に基板と同じ導電型を有する基板より濃度の濃いソースオフセット領域を形成し、かつ、ソースオフセット領域上のゲート酸化膜を薄くすることで、MOS型電界効果トランジスタのしきい値電圧を低く抑えたままMOS型電界効果トランジスタのリーク電流を抑制する。
【発明の効果】
【０００８】
温度環境の上昇によるMOS型電界効果トランジスタのリーク電流の主な原因の一つは、ソース領域と半導体基板領域(ウェル領域)の界面で作られるpn接合の表面近傍のポテンシャル障壁が、環境温度の上昇によって下がることによる。
【０００９】
本発明のようにソース領域とチャネル形成領域の間にソースオフセット領域を設け、ソースオフセット領域の濃度を基板より濃くし、ソースオフセット領域の上の酸化膜を薄くすれば、MOS型電界効果トランジスタのしきい値電圧を低く抑えたまま、ソース領域とソースオフセット領域との界面におけるpn接合のポテンシャル障壁を予め高く設定することができ、温度環境の上昇によるリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。
【実施例１】
【００１１】
図1は、本発明の第１の実施形態に係る半導体装置１００の断面図である。
【００１２】
半導体装置１００は、第１導電型(例えばＰ型)の半導体基板領域(ウェル領域)１表面に互いに間隔をおいて設けられた第２導電型（例えばＮ型）のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャネル形成領域４と、チャネル形成領域４に接してソース領域３の一部に設けられた第１導電型の半導体基板領域(ウェル領域)１と同じ導電型を有し第１導電型の半導体基板領域(ウェル領域)１より濃度が濃いソースオフセット領域７と、チャネル形成領域４に接してドレイン領域２の一部に設けられた低濃度ドレイン領域９と、チャネル形成領域４の上に設けられたゲート酸化膜５と、ソースオフセット領域７の上に設けられたゲート酸化膜５より薄いソースゲート酸化膜８と、低濃度ドレイン領域９上に設けられたゲート酸化膜より厚い高耐圧用絶縁膜１０と、ソースオフセット領域７及びチャネル形成領域４及び低濃度ドレイン領域９の上にソースゲート酸化膜８及びゲート酸化膜５及び高耐圧用絶縁膜１０を介して設けられたゲート電極６を有しているMOS型電界効果トランジスタである。
【００１３】
以下、リーク電流を抑制するしくみをＮ型のＭＯＳ型電界効果トランジスタの場合を例に説明する。図２〜５は、ソース領域３とソースオフセット領域７の界面で作られるpn接合の表面近傍のバンド図で、図２〜３はソースオフセット領域７の濃度が半導体基板領域(ウェル領域)１の濃度と等しい従来のＭＯＳ型電界効果トランジスタのものである。
【００１４】
図６はドナーまたはアクセプターの濃度に対するフェルミ準位の位置を温度に対して描いたものであり、Andrew S.Grove著 "Physics and Technology of Semiconductor Device"からの引用である。一般に不純物半導体の環境温度を上昇させるとフェルミ準位は、図６のように導電型を問わずに真性半導体のフェルミ準位に近づくから、室温環境のときの上記pn接合のバンド図を１０１（図２）とすれば、高温環境では１０２（図３）のようになり、温度の上昇に伴って上記pn接合のポテンシャル障壁１１は低くなり、リーク電流が増大する。
【００１５】
本発明のようにソースオフセット領域７の濃度を半導体基板領域(ウェル領域)１の濃度よりも濃くすれば、室温環境での上記pn接合のバンド図１０３（図４）のポテンシャル障壁１１は、従来のMOS型電界効果トランジスタのバンド図１０１（図２）のポテンシャル障壁１１より大きくできる。高温環境においてはバンド図１０４（図５）に示すポテンシャル障壁１１の方が、従来のMOS型電界効果トランジスタのバンド図１０２（図３）のポテンシャル障壁１１より大きくなることから、リーク電流は抑制される。
【００１６】
更に、本発明では、ソースオフセット領域７の上の酸化膜を薄くすることにより、ソースオフセット領域７の濃度を濃くすることによるMOS型電界効果トランジスタのしきい値の増分を抑え、しきい値電圧を低く保ったまま、リーク電流を抑制することができる。
【実施例２】
【００１７】
図７は、本発明の第２の実施形態に係る半導体装置１０５の断面図である。
【００１８】
半導体装置１０５は、第１導電型(例えばＰ型)の半導体基板領域(ウェル領域)１表面に互いに間隔をおいて設けられた第２導電型(例えばＮ型)のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャンネル形成領域４と、チャネル形成領域4に接してドレイン領域２の一部に設けられた低濃度ドレイン領域９と、チャネル形成領域４に接してソース領域3の一部に設けられた半導体基板領域 (ウェル領域)１よりも濃度の濃い第１導電型のソースオフセット領域７と、チャネル形成領域４およびソースオフセット領域７の上に設けられたゲート酸化膜５と、低濃度ドレイン領域９の上に設けられたゲート酸化膜５より厚い高耐圧用絶縁膜１０と、チャネル形成領域４及び低濃度ドレイン領域９の上にゲート酸化膜５及び高耐圧用絶縁膜１０を介して設けられたゲート電極６と、ソースオフセット領域７の上にゲート酸化膜５を介して第２ゲート電極１６が設けられていることを特徴とするMOS型電界効果トランジスタである。
【００１９】
リーク電流を抑制するしくみは、第１の実施形態と同じである。第２の実施形態では、ソースオフセット領域７を制御するための第２ゲート電極１６をゲート電極６とは別に設けた。MOS型電界効果トランジスタが待機状態の時に、第２ゲート電極１６をオフさせるように制御すれば、待機時のリーク電流が低減できる。或いは、第２ゲート電極１６とドレイン領域２を結線すればソース領域３と半導体基板領域(ウェル領域)１が接する面積が減るので、その分のリーク電流が抑制される。
【実施例３】
【００２０】
図８は、本発明の第３の実施形態に係る半導体装置１０６の断面図である。
【００２１】
第１導電型の半導体基板領域 (ウェル領域)１の表面に互いに間隔をおいて設けられた第２導電型のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャネル形成領域４と、チャネル形成領域４に接してドレイン領域２の一部に設けられた低濃度ドレイン領域９と、チャネル形成領域４に接してソース領域３の一部に設けられたソースオフセット領域７と、チャネル形成領域４およびソースオフセット領域７の上に設けられた第１ゲート酸化膜１７と、低濃度ドレイン領域９の上に設けられた第１ゲート酸化膜１７より厚い高耐圧用絶縁膜１０と、チャネル形成領域４と低濃度ドレイン領域９の上に第１ゲート酸化膜１７と高耐圧用絶縁膜１０を介して設けられた第１ゲート電極１８と、第１ゲート電極１８の上に設けられた第２ゲート酸化膜１９と、ソースオフセット領域７と第１ゲート電極１８の上に第１ゲート酸化膜１７と第２ゲート酸化膜１９を介して第２ゲート電極１６を設け、第１ゲート電極１８をフローティングにすることを特徴とするMOS型電界効果トランジスタである。
【００２２】
リーク電流を抑制するしくみは、第１の実施形態と同じである。第３の実施形態では、ソースオフセット領域７を制御するための第２ゲート電極１６にかかる電圧が第２ゲート酸化膜１９を介してフローティングにした第１ゲート電極１８に容量結合を介してかかるように構成した。
【００２３】
第２ゲート電極１６に電圧を印加すれば、容量結合の結果、印加した電圧よりも低い電圧が第１ゲート電極１７にかかるため、半導体基板領域(ウェル領域)１の濃度を低く保ったまま、MOS型電界効果トランジスタのリーク電流を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る半導体装置１００の断面図
【図２】従来のMOS型電界効果トランジスタにおけるソース領域とチャネル形成領域界面のエネルギーバンド図（室温環境）
【図３】従来のMOS型電界効果トランジスタにおけるソース領域とチャネル形成領域界面のエネルギーバンド図（高温環境）
【図４】本発明のＭＯＳ型電界効果トランジスタにおけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図（室温環境）
【図５】本発明のＭＯＳ型電界効果トランジスタにおけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図（高温環境）
【図６】濃度の異なる不純物半導体に対する温度とフェルミ準位の関係を表す図
【図７】本発明の第２の実施形態に係る半導体装置１０５の断面図
【図８】本発明の第３の実施形態に係る半導体装置１０６の断面図
【符号の説明】
【００２５】
１ 半導体基板領域(ウェル領域)
２ ドレイン領域
３ ソース領域
４ チャネル形成領域
５ ゲート酸化膜
６ ゲート電極
７ ソースオフセット領域
８ ソースゲート酸化膜
９ 低濃度ドレイン領域
１０ 高耐圧用絶縁膜
１１ ポテンシャル障壁
１２ 伝導帯
１３ 真性半導体のフェルミ準位
１４ フェルミ準位
１５ 価電子帯
１６ 第２ゲート電極
１７ 第１ゲート酸化膜
１８ 第１ゲート電極
１９ 第２ゲート酸化膜
１０１ 従来MOSトランジスタの室温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
１０２ 従来MOSトランジスタの高温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
１０３ 本発明実施形態の室温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
１０４ 本発明実施形態の高温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域との間の前記半導体基板領域に設けられたチャネル形成領域と、
前記チャネル形成領域に接して前記ドレイン領域の一部に設けられた低濃度ドレイン領域と、
前記チャネル形成領域と前記ソース領域との間に設けられた前記半導体基板領域よりも濃度の濃い第１導電型のソースオフセット領域と、
前記チャネル形成領域の上に設けられたゲート酸化膜と、
前記ソースオフセット領域の上に設けられた前記ゲート酸化膜より薄いソースゲート酸化膜と、
前記低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、
前記ゲート酸化膜及び前記ソースゲート酸化膜及び前記高耐圧用絶縁膜の上に設けられたゲート電極とを有するMOS型電界効果トランジスタ。
【請求項２】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域との間[に]の前記半導体基板領域に設けられたチャネル形成領域と、
前記チャネル形成領域に接して前記ドレイン領域の一部に設けられた低濃度ドレイン領域と、
前記チャネル形成領域と前記ソース領域との間に設けられた前記半導体基板領域よりも濃度の濃い第１導電型のソースオフセット領域と、
前記チャネル形成領域及び前記ソースオフセット領域の上に設けられたゲート酸化膜と、
前記低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、
前記チャネル形成領域及び前記低濃度ドレイン領域の上に前記ゲート酸化膜及び前記高耐圧用絶縁膜を介して設けられた第１ゲート電極と、
前記ソースオフセット領域の上に前記ゲート酸化膜を介して設けられた第２ゲート電極とを有するMOS型電界効果トランジスタ。
【請求項３】
前記第２ゲートの電極と前記ドレイン領域とを同電位にすることを特徴とする請求項２に記載のMOS型電界効果トランジスタ。
【請求項４】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域との間[に]の前記半導体基板領域に設けられたチャネル形成領域と、
前記チャネル形成領域に接して前記ドレイン領域の一部に設けられた低濃度ドレイン領域と、
前記チャネル形成領域と前記ソース領域との間に設けられた前記半導体基板領域よりも濃度の濃い第１導電型のソースオフセット領域と、
前記チャネル形成領域及び前記ソースオフセット領域の上に設けられた第１ゲート酸化膜と、
前記低濃度ドレイン領域の上に設けられた前記第１ゲート酸化膜より厚い高耐圧用絶縁膜と、
前記チャンネル形成領域及び前記低濃度ドレイン領域の上に前記第１ゲート酸化膜及び前記高耐圧用絶縁膜を介して設けられた第１ゲート電極と、
前記第１ゲート電極の上に設けられた第２ゲート酸化膜と、
前記ソースオフセット領域及び前記第１ゲート電極の上に前記第１ゲート酸化膜及び前記第２ゲート酸化膜を介して設けられた第２ゲート電極とを有し、前記第１ゲート電極をフローティングとするMOS型電界効果トランジスタ。
【請求項１】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域との間の前記半導体基板領域に設けられたチャネル形成領域と、
前記チャネル形成領域に接して前記ドレイン領域の一部に設けられた低濃度ドレイン領域と、
前記チャネル形成領域と前記ソース領域との間に設けられた前記半導体基板領域よりも濃度の濃い第１導電型のソースオフセット領域と、
前記チャネル形成領域の上に設けられたゲート酸化膜と、
前記ソースオフセット領域の上に設けられた前記ゲート酸化膜より薄いソースゲート酸化膜と、
前記低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、
前記ゲート酸化膜及び前記ソースゲート酸化膜及び前記高耐圧用絶縁膜の上に設けられたゲート電極とを有するMOS型電界効果トランジスタ。
【請求項２】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域との間[に]の前記半導体基板領域に設けられたチャネル形成領域と、
前記チャネル形成領域に接して前記ドレイン領域の一部に設けられた低濃度ドレイン領域と、
前記チャネル形成領域と前記ソース領域との間に設けられた前記半導体基板領域よりも濃度の濃い第１導電型のソースオフセット領域と、
前記チャネル形成領域及び前記ソースオフセット領域の上に設けられたゲート酸化膜と、
前記低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、
前記チャネル形成領域及び前記低濃度ドレイン領域の上に前記ゲート酸化膜及び前記高耐圧用絶縁膜を介して設けられた第１ゲート電極と、
前記ソースオフセット領域の上に前記ゲート酸化膜を介して設けられた第２ゲート電極とを有するMOS型電界効果トランジスタ。
【請求項３】
前記第２ゲートの電極と前記ドレイン領域とを同電位にすることを特徴とする請求項２に記載のMOS型電界効果トランジスタ。
【請求項４】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域との間[に]の前記半導体基板領域に設けられたチャネル形成領域と、
前記チャネル形成領域に接して前記ドレイン領域の一部に設けられた低濃度ドレイン領域と、
前記チャネル形成領域と前記ソース領域との間に設けられた前記半導体基板領域よりも濃度の濃い第１導電型のソースオフセット領域と、
前記チャネル形成領域及び前記ソースオフセット領域の上に設けられた第１ゲート酸化膜と、
前記低濃度ドレイン領域の上に設けられた前記第１ゲート酸化膜より厚い高耐圧用絶縁膜と、
前記チャンネル形成領域及び前記低濃度ドレイン領域の上に前記第１ゲート酸化膜及び前記高耐圧用絶縁膜を介して設けられた第１ゲート電極と、
前記第１ゲート電極の上に設けられた第２ゲート酸化膜と、
前記ソースオフセット領域及び前記第１ゲート電極の上に前記第１ゲート酸化膜及び前記第２ゲート酸化膜を介して設けられた第２ゲート電極とを有し、前記第１ゲート電極をフローティングとするMOS型電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−３３５５４８（Ｐ２００７−３３５５４８Ａ）
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【出願番号】特願２００６−１６４２７８（Ｐ２００６−１６４２７８）
【出願日】平成１８年６月１４日（２００６．６．１４）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【出願日】平成１８年６月１４日（２００６．６．１４）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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