ＰＬＬ回路
【課題】複数の分周回路を備えるＰＬＬ回路に関し、ＰＬＬ回路の新たな回路構成を提案する。
【解決手段】基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、前記クロックを分周して前記位相比較クロックを生成する第１の分周回路と、前記クロックを分周して出力クロックを生成する第２の分周回路と、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路。
【解決手段】基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、前記クロックを分周して前記位相比較クロックを生成する第１の分周回路と、前記クロックを分周して出力クロックを生成する第２の分周回路と、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase-Locked Loop：位相同期ループ）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、クロックを取り扱うシステムにおいて重要な役割を果たす回路である。ＰＬＬ回路は例えば、周波数シンセサイザやＦＭ復調器に利用される。ＰＬＬ回路は一般に、位相比較器と、ループフィルタと、ＶＣＯ（電圧制御発振器）と、分周器とを具備する。このようなＰＬＬ回路は、ＶＣＯの発振周波数と同じ周波数の出力クロックを生成可能である。また、このようなＰＬＬ回路の後段に更なる分周器を設ければ、ＶＣＯの発振周波数よりも低い周波数の出力クロックが生成可能になる（非特許文献１等）。
【０００３】
ＶＣＯの入出力特性について説明する。
【０００４】
ＶＣＯの発振周波数は、ＶＣＯの入力電圧に応じて変化する。ＶＣＯの発振周波数領域には一般に、周波数が安定している安定発振領域と、周波数が不安定になりやすい不安定発振領域とが存在する。ＶＣＯの発振周波数を不安定にする要因としては例えば、温度や電圧の変化が挙げられる。ＶＣＯは、不安定発振領域ではなく安定発振領域で発振させる事が望ましい。これにより、温度や電圧の変化によらず安定したクロックを生成する事が可能になる。
【０００５】
しかし、従来のＰＬＬ回路では、出力クロックの周波数をＶＣＯの発振周波数より低くする場合等に、ＶＣＯを不安定発振領域で発振させてしまう事があった。ＶＣＯを不安定発振領域で発振させると、ＰＬＬ回路の後段のロジック回路で誤作動が生じてしまう。
【非特許文献１】遠坂俊昭著「ＰＬＬ回路の設計と応用−ループ・フィルタ定数の算出方法とその検証」ＣＱ出版
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数の分周回路を備えるＰＬＬ回路に関し、ＰＬＬ回路の新たな回路構成を提案することを課題とする。
【課題を解決するための手段】
【０００７】
本発明は、例えば、基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、前記クロックを分周して前記位相比較クロックを生成する第１の分周回路と、前記クロックを分周して出力クロックを生成する第２の分周回路と、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路である。
【０００８】
本発明は、例えば、基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、前記クロックを分周して出力クロックを生成する第２の分周回路と、前記出力クロックを分周して前記位相比較クロックを生成する第１の分周回路と、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路である。
【発明の効果】
【０００９】
本発明は、複数の分周回路を備えるＰＬＬ回路に関し、ＰＬＬ回路の新たな回路構成を提案するものである。
【発明を実施するための最良の形態】
【００１０】
（第１実施例）
図１は、第１実施例のＰＬＬ回路１０１の構成を表すブロック図である。図１のＰＬＬ回路１０１は、位相比較回路の例である位相比較器１１１と、ループフィルタの例であるループフィルタ１１２と、電圧制御発振回路の例であるＶＣＯ（電圧制御発振器）１１３と、第１の分周回路の例である第１の分周器１１４と、第２の分周回路の例である第２の分周器１１５と、分周制御回路の例である分周制御回路１１６とを備える。図１のＰＬＬ回路１０１は、１チップで実現されていても複数チップで実現されていても構わない。
【００１１】
位相比較器１１１は、基準クロックの位相と位相比較クロックの位相とを比較し、これら位相の位相差に応じた位相誤差信号を出力する回路である。基準クロックの位相が位相比較クロックの位相よりも進んでいる、即ち、基準クロックの周波数が位相比較クロックの周波数よりも高い場合には、位相誤差信号として高電圧の信号が出力される。基準クロックの位相が位相比較クロックの位相よりも遅れている、即ち、基準クロックの周波数が位相比較クロックの周波数よりも低い場合には、位相誤差信号として低電圧の信号が出力される。基準クロックの周波数はここでは、１ＭＨｚとする。
【００１２】
ループフィルタ１１２は、位相比較器１１１により出力された位相誤差信号をフィルタリングする回路である。ループフィルタ１１２により、当該位相誤差信号の高周波成分が除去される。ループフィルタ１１２によりフィルタリングされた位相誤差信号は、ＶＣＯ制御信号としてＶＣＯ１１３に入力される。
【００１３】
ＶＣＯ１１３は、上記ＶＣＯ制御信号に応じた周波数のクロック（ＶＣＯクロック）を出力する回路である。当該ＶＣＯクロックは、図１のように、第１の分周器１１４と第２の分周器１１５の両方に入力される。
【００１４】
第１の分周器１１４は、入力されたＶＣＯクロックを分周して位相比較クロックを生成する回路である。当該位相比較クロックは、上述の位相比較クロックであり、位相比較器１１１に入力される。
【００１５】
本実施例では、第１の分周器１１４は、プログラマブルな分周器（プログラマブルカウンタ）である。第１の分周器１１４の分周数は、様々な値をとる事ができる。第１の分周器１１４の分周数をＮとする場合、第１の分周器１１４は、入力されたクロックをＮ分周して出力する。Ｎは１以上の整数である。なお、第１の分周器１１４は、非プログラマブルな分周器でもよい。
【００１６】
第２の分周器１１５は、入力されたＶＣＯクロックを分周してＰＬＬ回路１０１の出力クロックを生成する回路である。当該出力クロックは、図１のように、ＰＬＬ回路１０１の外部に出力される。
【００１７】
本実施例では、第２の分周器１１５は、非プログラマブルな分周器であり、入力されたクロックを２分周して出力する２分周器である。第２の分周器１１５の動作モードには、分周モードと非分周モードが存在する。分周モードにおいて、第２の分周器１１５の分周数は２となり、第２の分周器１１５は、入力クロックを分周して出力する。非分周モードにおいて、第２の分周器１１５の分周数は１となり、第２の分周器１１５は、入力クロックを分周せずにそのまま出力する。なお、第２の分周器１１５は、入力されたクロックをＭ分周して出力するＭ分周器でもよい。Ｍは２以上の整数である。この場合、分周モードにおける第２の分周器１１５の分周数はＭとなる。また、第２の分周器１１５は、プログラマブルな分周器でもよい。
【００１８】
分周制御回路１１６は、第１の分周器１１４の分周数と、第２の分周器１１５の分周数とを制御する回路である。分周制御回路１１６により実行される制御の詳細については、後述する。
【００１９】
本実施例では、位相比較器１１１と、ループフィルタ１１２と、ＶＣＯ１１３と、第１の分周器１１４とが、ループ回路１２１を構成している。ループ回路１２１において上述の動作が繰り返される事で、基準クロックの位相と位相比較信号の位相とが同期する事になる。これにより、ＶＣＯ１１３が周波数ロック状態になる、即ち、ＶＣＯ１１３の発振周波数がロックされた状態となる。また、本実施例では、第２の分周器１１５は、ループ回路１２１の後段に配置されている。これにより、ＶＣＯ１１３の発振周波数よりも低い周波数の出力クロックが生成される。
【００２０】
図２は、図１のＶＣＯ１１３の入出力特性を表す。図２において、横軸はＶＣＯ１１３の入力電圧を表し、縦軸はＶＣＯ１１３の発振周波数を表す。ＶＣＯ１１３の発振周波数は、図２に示すように、ＶＣＯ１１３の入力電圧に応じて変化する。ＶＣＯ１１３の発振周波数領域には、図２に示すように、周波数が安定している安定発振領域と、周波数が不安定になりやすい不安定発振領域とが存在する。図２には、安定発振領域Ｒと、安定発振領域より高周波側の不安定発振領域Ｒ１と、安定発振領域より低周波側の不安定発振領域Ｒ２とが示されている。ＶＣＯ１１３の安定発振領域はここでは、１６０〜４８０ＭＨｚとする。
【００２１】
図３は、図１の分周制御回路１１６の機能ブロック図である。分周制御回路１１６には周波数設定信号Ｓが入力され、分周制御回路１１６からは第１の分周器１１４用の分周数制御信号Ｓ１と第２の分周器１１５用の分周数制御信号Ｓ２とが出力される。周波数設定信号Ｓは、ＰＬＬ回路１０１の出力クロックの周波数を設定するための信号である。
【００２２】
分周制御回路１１６を構成する第１の信号生成部２０１は、周波数設定信号Ｓに応じた分周数制御信号Ｓ１を生成する。分周数制御信号Ｓ１は、第１の分周器１１４の分周数を制御するための信号である。分周制御回路１１６は、分周数制御信号Ｓ１を出力することで、第１の分周器１１４の分周数を制御する。
【００２３】
分周制御回路１１６を構成する第２の信号生成部２０２は、周波数設定信号Ｓに応じた分周数制御信号Ｓ２を生成する。分周数制御信号Ｓ２は、第２の分周器１１５の分周数を制御するための信号である。分周制御回路１１６は、分周数制御信号Ｓ２を出力することで、第２の分周器１１５の分周数を制御する。
【００２４】
このように、本実施例の分周制御回路１１６は、周波数設定信号Ｓに応じた分周数制御信号Ｓ１及びＳ２を出力する。分周制御回路１１６は、分周数制御信号Ｓ１と分周数制御信号Ｓ２とを出力することで、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。そして、本実施例の分周制御回路１１６は、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御することで、ＰＬＬ回路１０１の出力クロックの周波数を制御することが可能である。分周制御回路１１６は、ＰＬＬ回路１０１の出力クロックの周波数を、周波数設定信号Ｓに応じた周波数に制御する。
【００２５】
以下、図１のＰＬＬ回路１０１の動作例について説明する。
【００２６】
ＶＣＯ１１３の安定発振領域はここでは、１６０〜４８０ＭＨｚである。ＶＣＯ１１３の後段には、２分周器である第２の分周器１１５が配置されている。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。即ち、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数の出力クロックを生成可能である。
【００２７】
出力クロックの周波数は、周波数設定信号Ｓにより指定され、当該周波数設定信号Ｓに応じて分周制御回路１１６により設定される。以下、出力クロックの周波数の指定値を、Ｎ［ＭＨｚ］と表す事にする。一方、基準クロックの周波数はここでは、１［ＭＨｚ］である。このように、出力クロックの周波数の指定値はここでは、基準クロックの周波数のＮ倍の周波数となっている。以下、Ｎは１以上の整数とする。
【００２８】
分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合、即ち、出力クロックの周波数をＶＣＯ１１３の安定発振領域内で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮに設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を１に設定する、即ち、第２の分周器１１５を非分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、即ち、Ｎ［ＭＨｚ］に設定される。
【００２９】
分周制御回路１１６は、出力クロックの周波数を８０〜１６０ＭＨｚとする場合、すなわち、出力クロックの周波数をＶＣＯ１１３の安定発振領域外で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮ×２に設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を２に設定する、すなわち、第２の分周器１１５を分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、すなわち、Ｎ［ＭＨｚ］に設定される。なお、第２の分周器１１５がＭ分周器である場合には、第１の分周器１１４の分周数はＮ×Ｍに、第２の分周器１１５の分周数はＭに設定される。Ｍは２以上の整数である。
【００３０】
以下、周波数の具体的な数値例を挙げて説明する。
【００３１】
分周制御回路１１６は、出力クロックの周波数を２００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域内の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を２００×１＝２００に設定し、第２の分周器１１５の分周数を１に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数と同じ周波数となる。
【００３２】
分周制御回路１１６は、出力クロックの周波数を１００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域外の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を１００×２＝２００に設定し、第２の分周器１１５の分周数を２に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数の２倍の周波数となる。
【００３３】
以上の数値例から、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、ＶＣＯクロックの周波数が安定発振領域内の周波数となっていることが解る。本実施例では、周波数ロック状態におけるＶＣＯクロックの周波数が常に安定発振領域内の周波数となるようなアルゴリズムで、第１の分周器１１４の分周数及び第２の分周器１１５の分周数の制御方法が規定される。その一例が、上述した動作例である。このように、分周制御回路１１６は、周波数ロック状態におけるＶＣＯクロックの周波数がＶＣＯ１１３の安定発振領域外の周波数にならないよう、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。よって、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、安定したＶＣＯクロックを生成することができる。
【００３４】
以上のように、本実施例のＰＬＬ回路１０１は、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する分周制御回路１１６を具備する。これにより、第１の分周器１１４の分周数及び第２の分周器１１５の分周数の制御を、分周制御回路１１６に一元化する事が可能になる。また、分周制御回路１１６は、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する事で、出力クロックの周波数を制御する事が可能である。これにより、ＰＬＬ回路１０１のクライアント機器は、第１の分周器１１４及び第２の分周器１１５を個別に制御するのではなく、分周制御回路１１６を利用する事で、出力クロックの周波数を制御できるようになる。
【００３５】
また、分周制御回路１１６は、出力クロックの周波数を設定するための周波数設定信号Ｓに応じて、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。従って、ＰＬＬ回路１０１のクライアント機器は、第１の分周器１１４の分周数と第２の分周器１１５を分周数とを指定するのではなく、出力クロックの周波数を指定する事で、出力クロックの周波数を簡単に制御する事ができる。
【００３６】
また、分周制御回路１１６は、周波数ロック状態におけるＶＣＯ１１３の発振周波数がＶＣＯ１１３の安定発振領域外の周波数にならないよう、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを、出力クロックの周波数の指定値に応じて自動的に制御する。これにより、クライアント側では、出力クロックの周波数を指定する際に、ＶＣＯ１１３の入出力特性や分周器１１４及び１１５の設定を考慮する必要がなくなる。クライアント側がこれらを考慮せずに出力クロックの周波数を指定しても、ＶＣＯ１１３の発信周波数は自動的に安定発振領域内の周波数に設定される。クライアント側のミスにより、ＶＣＯ１１３の発振周波数が誤って安定発振領域外の周波数に設定されるといった事態が防止される。よって、ＰＬＬ回路１０１のクライアントは、出力クロックの周波数を簡単に指定する事ができる。
【００３７】
なお、第１の分周器１１４は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、プログラマブルな分周器とする方が望ましい。これにより、ＰＬＬ回路１０１は、様々な周波数の出力クロックを生成可能になる。
【００３８】
また、第２の分周器１１５は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、非プログラマブルな分周器とする方が望ましい。理由は、第２の分周器１１５は、プログラマブルな分周器である必要はなく、非プログラマブルな分周器で十分だからである。これにより、ＰＬＬ回路１０１のコストが削減される。
【００３９】
上述の動作例では、ＶＣＯ１１３の安定発振領域は１６０〜４８０ＭＨｚであり、第２の分周器１１５は２分周器である。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。
【００４０】
第２の分周器１１５は例えば３分周器でも構わない。この場合、ＰＬＬ回路１０１は、５３〜４８０ＭＨｚの周波数を設定可能となる。分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮに設定し、第２の分周器１１５の分周数を１に設定する。出力クロックの周波数が２００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は２００ＭＨｚとなる。分周制御回路１１６は、出力クロックの周波数を５３〜１６０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮ×３に設定し、第２の分周器１１５の分周数を３に設定する。出力クロックの周波数が１００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は３００ＭＨｚとなる。第２の分周器１１５の分周数が４以上の場合も、同様に考察可能である。
【００４１】
以下、第２実施例のＰＬＬ回路１０１について説明する。第２実施例は、第１実施例の変形例であり、第２実施例については、第１実施例との相違点を中心に説明する。
【００４２】
（第２実施例）
図４は、第２実施例のＰＬＬ回路１０１の構成を表すブロック図である。図４のＰＬＬ回路１０１は、位相比較回路の例である位相比較器１１１と、ループフィルタの例であるループフィルタ１１２と、電圧制御発振回路の例であるＶＣＯ（電圧制御発振器）１１３と、第１の分周回路の例である第１の分周器１１４と、第２の分周回路の例である第２の分周器１１５と、分周制御回路の例である分周制御回路１１６とを備える。
【００４３】
位相比較器１１１は、基準クロックの位相と位相比較クロックの位相とを比較し、これら位相の位相差に応じた位相誤差信号を出力する回路である。
【００４４】
ループフィルタ１１２は、位相比較器１１１により出力された位相誤差信号をフィルタリングする回路である。ループフィルタ１１２によりフィルタリングされた位相誤差信号は、ＶＣＯ制御信号としてＶＣＯ１１３に入力される。
【００４５】
ＶＣＯ１１３は、上記ＶＣＯ制御信号に応じた周波数のクロック（ＶＣＯクロック）を出力する回路である。当該ＶＣＯクロックは、図４のように、第２の分周器１１５に入力される。
【００４６】
第２の分周器１１５は、入力されたＶＣＯクロックを分周してＰＬＬ回路１０１の出力クロックを生成する回路である。当該出力クロックは、図４のように、ＰＬＬ回路１０１の外部に出力されると共に、第１の分周器１１４に入力される。
【００４７】
第１の分周器１１４は、入力された出力クロックを分周して位相比較クロックを生成する回路である。当該位相比較クロックは、上述の位相比較クロックであり、位相比較器１１１に入力される。
【００４８】
分周制御回路１１６は、第１の分周器１１４の分周数と、第２の分周器１１５の分周数とを制御する回路である。分周制御回路１１６により実行される制御の詳細については、後述する。
【００４９】
本実施例では、位相比較器１１１と、ループフィルタ１１２と、ＶＣＯ１１３と、第１の分周器１１４と、第２の分周器１１５が、ループ回路１２１を構成している。第１実施例では、第２の分周器１１５がループ回路１２１外に配置されていたのに対し、第２実施例では、第２の分周器１１５がループ回路１２１内に配置されている。ループ回路１２１において上述の動作が繰り返される事で、基準クロックの位相と位相比較信号の位相とが同期する事になる。これにより、ＶＣＯ１１３が周波数ロック状態になる、即ち、ＶＣＯ１１３の発振周波数がロックされた状態となる。また、本実施例では、第２の分周器１１５の出力が、ＰＬＬ回路１０１の出力クロックとなる。これにより、ＶＣＯ１１３の発振周波数よりも低い周波数の出力クロックが生成される。
【００５０】
以下、図４のＰＬＬ回路１０１の動作例について説明する。
【００５１】
ＶＣＯ１１３の安定発振領域はここでは、１６０〜４８０ＭＨｚである。ＶＣＯ１１３の後段には、２分周器である第２の分周器１１５が配置されている。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。即ち、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数の出力クロックを生成可能である。
【００５２】
出力クロックの周波数は、周波数設定信号Ｓにより指定され、当該周波数設定信号Ｓに応じて分周制御回路１１６により設定される。以下、出力クロックの周波数の指定値を、Ｎ［ＭＨｚ］と表す事にする。一方、基準クロックの周波数はここでは、１［ＭＨｚ］である。このように、出力クロックの周波数の指定値はここでは、基準クロックの周波数のＮ倍の周波数となっている。以下、Ｎは１以上の整数とする。
【００５３】
分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合、即ち、出力クロックの周波数をＶＣＯ１１３の安定発振領域内で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮに設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を１に設定する、即ち、第２の分周器１１５を非分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、即ち、Ｎ［ＭＨｚ］に設定される。
【００５４】
分周制御回路１１６は、出力クロックの周波数を８０〜１６０ＭＨｚとする場合、すなわち、出力クロックの周波数をＶＣＯ１１３の安定発振領域外で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮに設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を２に設定する、すなわち、第２の分周器１１５を分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、すなわち、Ｎ［ＭＨｚ］に設定される。なお、第２の分周器１１５がＭ分周器である場合には、第１の分周器１１４の分周数はＮに、第２の分周器１１５の分周数はＭに設定される。Ｍは２以上の整数である。
【００５５】
以下、周波数の具体的な数値例を挙げて説明する。
【００５６】
分周制御回路１１６は、出力クロックの周波数を２００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域内の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を２００×１＝２００に設定し、第２の分周器１１５の分周数を１に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数と同じ周波数となる。
【００５７】
分周制御回路１１６は、出力クロックの周波数を１００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域外の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を１００×１＝１００に設定し、第２の分周器１１５の分周数を２に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数の２倍の周波数となる。
【００５８】
以上の数値例から、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、ＶＣＯクロックの周波数が安定発振領域内の周波数となっていることが解る。本実施例では、周波数ロック状態におけるＶＣＯクロックの周波数が常に安定発振領域内の周波数となるようなアルゴリズムで、第１の分周器１１４の分周数及び第２の分周器１１５の分周数の制御方法が規定される。その一例が、上述した動作例である。このように、分周制御回路１１６は、周波数ロック状態におけるＶＣＯクロックの周波数がＶＣＯ１１３の安定発振領域外の周波数にならないよう、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。よって、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、安定したＶＣＯクロックを生成することができる。
【００５９】
なお、第１の分周器１１４は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、プログラマブルな分周器とする方が望ましい。これにより、ＰＬＬ回路１０１は、様々な周波数の出力クロックを生成可能になる。
【００６０】
また、第２の分周器１１５は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、非プログラマブルな分周器とする方が望ましい。理由は、第２の分周器１１５は、プログラマブルな分周器である必要はなく、非プログラマブルな分周器で十分だからである。これにより、ＰＬＬ回路１０１のコストが削減される。
【００６１】
上述の動作例では、ＶＣＯ１１３の安定発振領域は１６０〜４８０ＭＨｚであり、第２の分周器１１５は２分周器である。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。
【００６２】
第２の分周器１１５は例えば３分周器でも構わない。この場合、ＰＬＬ回路１０１は、５３〜４８０ＭＨｚの周波数を設定可能となる。分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮに設定し、第２の分周器１１５の分周数を１に設定する。出力クロックの周波数が２００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は２００ＭＨｚとなる。分周制御回路１１６は、出力クロックの周波数を５３〜１６０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮに設定し、第２の分周器１１５の分周数を３に設定する。出力クロックの周波数が１００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は３００ＭＨｚとなる。第２の分周器１１５の分周数が４以上の場合についても、同様に考察可能である。
【図面の簡単な説明】
【００６３】
【図１】第１実施例のＰＬＬ回路の構成を表すブロック図である。
【図２】図１のＶＣＯの入出力特性を表す。
【図３】図１の分周制御回路の機能ブロック図である。
【図４】第２実施例のＰＬＬ回路の構成を表すブロック図である。
【符号の説明】
【００６４】
１０１ ＰＬＬ回路
１１１ 位相比較器
１１２ ループフィルタ
１１３ ＶＣＯ
１１４ 第１の分周器
１１５ 第２の分周器
１１６ 分周制御回路
１２１ ループ回路
２０１ 第１の信号生成部
２０２ 第２の信号生成部
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase-Locked Loop：位相同期ループ）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、クロックを取り扱うシステムにおいて重要な役割を果たす回路である。ＰＬＬ回路は例えば、周波数シンセサイザやＦＭ復調器に利用される。ＰＬＬ回路は一般に、位相比較器と、ループフィルタと、ＶＣＯ（電圧制御発振器）と、分周器とを具備する。このようなＰＬＬ回路は、ＶＣＯの発振周波数と同じ周波数の出力クロックを生成可能である。また、このようなＰＬＬ回路の後段に更なる分周器を設ければ、ＶＣＯの発振周波数よりも低い周波数の出力クロックが生成可能になる（非特許文献１等）。
【０００３】
ＶＣＯの入出力特性について説明する。
【０００４】
ＶＣＯの発振周波数は、ＶＣＯの入力電圧に応じて変化する。ＶＣＯの発振周波数領域には一般に、周波数が安定している安定発振領域と、周波数が不安定になりやすい不安定発振領域とが存在する。ＶＣＯの発振周波数を不安定にする要因としては例えば、温度や電圧の変化が挙げられる。ＶＣＯは、不安定発振領域ではなく安定発振領域で発振させる事が望ましい。これにより、温度や電圧の変化によらず安定したクロックを生成する事が可能になる。
【０００５】
しかし、従来のＰＬＬ回路では、出力クロックの周波数をＶＣＯの発振周波数より低くする場合等に、ＶＣＯを不安定発振領域で発振させてしまう事があった。ＶＣＯを不安定発振領域で発振させると、ＰＬＬ回路の後段のロジック回路で誤作動が生じてしまう。
【非特許文献１】遠坂俊昭著「ＰＬＬ回路の設計と応用−ループ・フィルタ定数の算出方法とその検証」ＣＱ出版
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数の分周回路を備えるＰＬＬ回路に関し、ＰＬＬ回路の新たな回路構成を提案することを課題とする。
【課題を解決するための手段】
【０００７】
本発明は、例えば、基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、前記クロックを分周して前記位相比較クロックを生成する第１の分周回路と、前記クロックを分周して出力クロックを生成する第２の分周回路と、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路である。
【０００８】
本発明は、例えば、基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、前記クロックを分周して出力クロックを生成する第２の分周回路と、前記出力クロックを分周して前記位相比較クロックを生成する第１の分周回路と、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路である。
【発明の効果】
【０００９】
本発明は、複数の分周回路を備えるＰＬＬ回路に関し、ＰＬＬ回路の新たな回路構成を提案するものである。
【発明を実施するための最良の形態】
【００１０】
（第１実施例）
図１は、第１実施例のＰＬＬ回路１０１の構成を表すブロック図である。図１のＰＬＬ回路１０１は、位相比較回路の例である位相比較器１１１と、ループフィルタの例であるループフィルタ１１２と、電圧制御発振回路の例であるＶＣＯ（電圧制御発振器）１１３と、第１の分周回路の例である第１の分周器１１４と、第２の分周回路の例である第２の分周器１１５と、分周制御回路の例である分周制御回路１１６とを備える。図１のＰＬＬ回路１０１は、１チップで実現されていても複数チップで実現されていても構わない。
【００１１】
位相比較器１１１は、基準クロックの位相と位相比較クロックの位相とを比較し、これら位相の位相差に応じた位相誤差信号を出力する回路である。基準クロックの位相が位相比較クロックの位相よりも進んでいる、即ち、基準クロックの周波数が位相比較クロックの周波数よりも高い場合には、位相誤差信号として高電圧の信号が出力される。基準クロックの位相が位相比較クロックの位相よりも遅れている、即ち、基準クロックの周波数が位相比較クロックの周波数よりも低い場合には、位相誤差信号として低電圧の信号が出力される。基準クロックの周波数はここでは、１ＭＨｚとする。
【００１２】
ループフィルタ１１２は、位相比較器１１１により出力された位相誤差信号をフィルタリングする回路である。ループフィルタ１１２により、当該位相誤差信号の高周波成分が除去される。ループフィルタ１１２によりフィルタリングされた位相誤差信号は、ＶＣＯ制御信号としてＶＣＯ１１３に入力される。
【００１３】
ＶＣＯ１１３は、上記ＶＣＯ制御信号に応じた周波数のクロック（ＶＣＯクロック）を出力する回路である。当該ＶＣＯクロックは、図１のように、第１の分周器１１４と第２の分周器１１５の両方に入力される。
【００１４】
第１の分周器１１４は、入力されたＶＣＯクロックを分周して位相比較クロックを生成する回路である。当該位相比較クロックは、上述の位相比較クロックであり、位相比較器１１１に入力される。
【００１５】
本実施例では、第１の分周器１１４は、プログラマブルな分周器（プログラマブルカウンタ）である。第１の分周器１１４の分周数は、様々な値をとる事ができる。第１の分周器１１４の分周数をＮとする場合、第１の分周器１１４は、入力されたクロックをＮ分周して出力する。Ｎは１以上の整数である。なお、第１の分周器１１４は、非プログラマブルな分周器でもよい。
【００１６】
第２の分周器１１５は、入力されたＶＣＯクロックを分周してＰＬＬ回路１０１の出力クロックを生成する回路である。当該出力クロックは、図１のように、ＰＬＬ回路１０１の外部に出力される。
【００１７】
本実施例では、第２の分周器１１５は、非プログラマブルな分周器であり、入力されたクロックを２分周して出力する２分周器である。第２の分周器１１５の動作モードには、分周モードと非分周モードが存在する。分周モードにおいて、第２の分周器１１５の分周数は２となり、第２の分周器１１５は、入力クロックを分周して出力する。非分周モードにおいて、第２の分周器１１５の分周数は１となり、第２の分周器１１５は、入力クロックを分周せずにそのまま出力する。なお、第２の分周器１１５は、入力されたクロックをＭ分周して出力するＭ分周器でもよい。Ｍは２以上の整数である。この場合、分周モードにおける第２の分周器１１５の分周数はＭとなる。また、第２の分周器１１５は、プログラマブルな分周器でもよい。
【００１８】
分周制御回路１１６は、第１の分周器１１４の分周数と、第２の分周器１１５の分周数とを制御する回路である。分周制御回路１１６により実行される制御の詳細については、後述する。
【００１９】
本実施例では、位相比較器１１１と、ループフィルタ１１２と、ＶＣＯ１１３と、第１の分周器１１４とが、ループ回路１２１を構成している。ループ回路１２１において上述の動作が繰り返される事で、基準クロックの位相と位相比較信号の位相とが同期する事になる。これにより、ＶＣＯ１１３が周波数ロック状態になる、即ち、ＶＣＯ１１３の発振周波数がロックされた状態となる。また、本実施例では、第２の分周器１１５は、ループ回路１２１の後段に配置されている。これにより、ＶＣＯ１１３の発振周波数よりも低い周波数の出力クロックが生成される。
【００２０】
図２は、図１のＶＣＯ１１３の入出力特性を表す。図２において、横軸はＶＣＯ１１３の入力電圧を表し、縦軸はＶＣＯ１１３の発振周波数を表す。ＶＣＯ１１３の発振周波数は、図２に示すように、ＶＣＯ１１３の入力電圧に応じて変化する。ＶＣＯ１１３の発振周波数領域には、図２に示すように、周波数が安定している安定発振領域と、周波数が不安定になりやすい不安定発振領域とが存在する。図２には、安定発振領域Ｒと、安定発振領域より高周波側の不安定発振領域Ｒ１と、安定発振領域より低周波側の不安定発振領域Ｒ２とが示されている。ＶＣＯ１１３の安定発振領域はここでは、１６０〜４８０ＭＨｚとする。
【００２１】
図３は、図１の分周制御回路１１６の機能ブロック図である。分周制御回路１１６には周波数設定信号Ｓが入力され、分周制御回路１１６からは第１の分周器１１４用の分周数制御信号Ｓ１と第２の分周器１１５用の分周数制御信号Ｓ２とが出力される。周波数設定信号Ｓは、ＰＬＬ回路１０１の出力クロックの周波数を設定するための信号である。
【００２２】
分周制御回路１１６を構成する第１の信号生成部２０１は、周波数設定信号Ｓに応じた分周数制御信号Ｓ１を生成する。分周数制御信号Ｓ１は、第１の分周器１１４の分周数を制御するための信号である。分周制御回路１１６は、分周数制御信号Ｓ１を出力することで、第１の分周器１１４の分周数を制御する。
【００２３】
分周制御回路１１６を構成する第２の信号生成部２０２は、周波数設定信号Ｓに応じた分周数制御信号Ｓ２を生成する。分周数制御信号Ｓ２は、第２の分周器１１５の分周数を制御するための信号である。分周制御回路１１６は、分周数制御信号Ｓ２を出力することで、第２の分周器１１５の分周数を制御する。
【００２４】
このように、本実施例の分周制御回路１１６は、周波数設定信号Ｓに応じた分周数制御信号Ｓ１及びＳ２を出力する。分周制御回路１１６は、分周数制御信号Ｓ１と分周数制御信号Ｓ２とを出力することで、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。そして、本実施例の分周制御回路１１６は、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御することで、ＰＬＬ回路１０１の出力クロックの周波数を制御することが可能である。分周制御回路１１６は、ＰＬＬ回路１０１の出力クロックの周波数を、周波数設定信号Ｓに応じた周波数に制御する。
【００２５】
以下、図１のＰＬＬ回路１０１の動作例について説明する。
【００２６】
ＶＣＯ１１３の安定発振領域はここでは、１６０〜４８０ＭＨｚである。ＶＣＯ１１３の後段には、２分周器である第２の分周器１１５が配置されている。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。即ち、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数の出力クロックを生成可能である。
【００２７】
出力クロックの周波数は、周波数設定信号Ｓにより指定され、当該周波数設定信号Ｓに応じて分周制御回路１１６により設定される。以下、出力クロックの周波数の指定値を、Ｎ［ＭＨｚ］と表す事にする。一方、基準クロックの周波数はここでは、１［ＭＨｚ］である。このように、出力クロックの周波数の指定値はここでは、基準クロックの周波数のＮ倍の周波数となっている。以下、Ｎは１以上の整数とする。
【００２８】
分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合、即ち、出力クロックの周波数をＶＣＯ１１３の安定発振領域内で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮに設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を１に設定する、即ち、第２の分周器１１５を非分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、即ち、Ｎ［ＭＨｚ］に設定される。
【００２９】
分周制御回路１１６は、出力クロックの周波数を８０〜１６０ＭＨｚとする場合、すなわち、出力クロックの周波数をＶＣＯ１１３の安定発振領域外で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮ×２に設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を２に設定する、すなわち、第２の分周器１１５を分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、すなわち、Ｎ［ＭＨｚ］に設定される。なお、第２の分周器１１５がＭ分周器である場合には、第１の分周器１１４の分周数はＮ×Ｍに、第２の分周器１１５の分周数はＭに設定される。Ｍは２以上の整数である。
【００３０】
以下、周波数の具体的な数値例を挙げて説明する。
【００３１】
分周制御回路１１６は、出力クロックの周波数を２００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域内の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を２００×１＝２００に設定し、第２の分周器１１５の分周数を１に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数と同じ周波数となる。
【００３２】
分周制御回路１１６は、出力クロックの周波数を１００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域外の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を１００×２＝２００に設定し、第２の分周器１１５の分周数を２に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数の２倍の周波数となる。
【００３３】
以上の数値例から、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、ＶＣＯクロックの周波数が安定発振領域内の周波数となっていることが解る。本実施例では、周波数ロック状態におけるＶＣＯクロックの周波数が常に安定発振領域内の周波数となるようなアルゴリズムで、第１の分周器１１４の分周数及び第２の分周器１１５の分周数の制御方法が規定される。その一例が、上述した動作例である。このように、分周制御回路１１６は、周波数ロック状態におけるＶＣＯクロックの周波数がＶＣＯ１１３の安定発振領域外の周波数にならないよう、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。よって、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、安定したＶＣＯクロックを生成することができる。
【００３４】
以上のように、本実施例のＰＬＬ回路１０１は、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する分周制御回路１１６を具備する。これにより、第１の分周器１１４の分周数及び第２の分周器１１５の分周数の制御を、分周制御回路１１６に一元化する事が可能になる。また、分周制御回路１１６は、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する事で、出力クロックの周波数を制御する事が可能である。これにより、ＰＬＬ回路１０１のクライアント機器は、第１の分周器１１４及び第２の分周器１１５を個別に制御するのではなく、分周制御回路１１６を利用する事で、出力クロックの周波数を制御できるようになる。
【００３５】
また、分周制御回路１１６は、出力クロックの周波数を設定するための周波数設定信号Ｓに応じて、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。従って、ＰＬＬ回路１０１のクライアント機器は、第１の分周器１１４の分周数と第２の分周器１１５を分周数とを指定するのではなく、出力クロックの周波数を指定する事で、出力クロックの周波数を簡単に制御する事ができる。
【００３６】
また、分周制御回路１１６は、周波数ロック状態におけるＶＣＯ１１３の発振周波数がＶＣＯ１１３の安定発振領域外の周波数にならないよう、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを、出力クロックの周波数の指定値に応じて自動的に制御する。これにより、クライアント側では、出力クロックの周波数を指定する際に、ＶＣＯ１１３の入出力特性や分周器１１４及び１１５の設定を考慮する必要がなくなる。クライアント側がこれらを考慮せずに出力クロックの周波数を指定しても、ＶＣＯ１１３の発信周波数は自動的に安定発振領域内の周波数に設定される。クライアント側のミスにより、ＶＣＯ１１３の発振周波数が誤って安定発振領域外の周波数に設定されるといった事態が防止される。よって、ＰＬＬ回路１０１のクライアントは、出力クロックの周波数を簡単に指定する事ができる。
【００３７】
なお、第１の分周器１１４は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、プログラマブルな分周器とする方が望ましい。これにより、ＰＬＬ回路１０１は、様々な周波数の出力クロックを生成可能になる。
【００３８】
また、第２の分周器１１５は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、非プログラマブルな分周器とする方が望ましい。理由は、第２の分周器１１５は、プログラマブルな分周器である必要はなく、非プログラマブルな分周器で十分だからである。これにより、ＰＬＬ回路１０１のコストが削減される。
【００３９】
上述の動作例では、ＶＣＯ１１３の安定発振領域は１６０〜４８０ＭＨｚであり、第２の分周器１１５は２分周器である。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。
【００４０】
第２の分周器１１５は例えば３分周器でも構わない。この場合、ＰＬＬ回路１０１は、５３〜４８０ＭＨｚの周波数を設定可能となる。分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮに設定し、第２の分周器１１５の分周数を１に設定する。出力クロックの周波数が２００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は２００ＭＨｚとなる。分周制御回路１１６は、出力クロックの周波数を５３〜１６０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮ×３に設定し、第２の分周器１１５の分周数を３に設定する。出力クロックの周波数が１００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は３００ＭＨｚとなる。第２の分周器１１５の分周数が４以上の場合も、同様に考察可能である。
【００４１】
以下、第２実施例のＰＬＬ回路１０１について説明する。第２実施例は、第１実施例の変形例であり、第２実施例については、第１実施例との相違点を中心に説明する。
【００４２】
（第２実施例）
図４は、第２実施例のＰＬＬ回路１０１の構成を表すブロック図である。図４のＰＬＬ回路１０１は、位相比較回路の例である位相比較器１１１と、ループフィルタの例であるループフィルタ１１２と、電圧制御発振回路の例であるＶＣＯ（電圧制御発振器）１１３と、第１の分周回路の例である第１の分周器１１４と、第２の分周回路の例である第２の分周器１１５と、分周制御回路の例である分周制御回路１１６とを備える。
【００４３】
位相比較器１１１は、基準クロックの位相と位相比較クロックの位相とを比較し、これら位相の位相差に応じた位相誤差信号を出力する回路である。
【００４４】
ループフィルタ１１２は、位相比較器１１１により出力された位相誤差信号をフィルタリングする回路である。ループフィルタ１１２によりフィルタリングされた位相誤差信号は、ＶＣＯ制御信号としてＶＣＯ１１３に入力される。
【００４５】
ＶＣＯ１１３は、上記ＶＣＯ制御信号に応じた周波数のクロック（ＶＣＯクロック）を出力する回路である。当該ＶＣＯクロックは、図４のように、第２の分周器１１５に入力される。
【００４６】
第２の分周器１１５は、入力されたＶＣＯクロックを分周してＰＬＬ回路１０１の出力クロックを生成する回路である。当該出力クロックは、図４のように、ＰＬＬ回路１０１の外部に出力されると共に、第１の分周器１１４に入力される。
【００４７】
第１の分周器１１４は、入力された出力クロックを分周して位相比較クロックを生成する回路である。当該位相比較クロックは、上述の位相比較クロックであり、位相比較器１１１に入力される。
【００４８】
分周制御回路１１６は、第１の分周器１１４の分周数と、第２の分周器１１５の分周数とを制御する回路である。分周制御回路１１６により実行される制御の詳細については、後述する。
【００４９】
本実施例では、位相比較器１１１と、ループフィルタ１１２と、ＶＣＯ１１３と、第１の分周器１１４と、第２の分周器１１５が、ループ回路１２１を構成している。第１実施例では、第２の分周器１１５がループ回路１２１外に配置されていたのに対し、第２実施例では、第２の分周器１１５がループ回路１２１内に配置されている。ループ回路１２１において上述の動作が繰り返される事で、基準クロックの位相と位相比較信号の位相とが同期する事になる。これにより、ＶＣＯ１１３が周波数ロック状態になる、即ち、ＶＣＯ１１３の発振周波数がロックされた状態となる。また、本実施例では、第２の分周器１１５の出力が、ＰＬＬ回路１０１の出力クロックとなる。これにより、ＶＣＯ１１３の発振周波数よりも低い周波数の出力クロックが生成される。
【００５０】
以下、図４のＰＬＬ回路１０１の動作例について説明する。
【００５１】
ＶＣＯ１１３の安定発振領域はここでは、１６０〜４８０ＭＨｚである。ＶＣＯ１１３の後段には、２分周器である第２の分周器１１５が配置されている。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。即ち、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数の出力クロックを生成可能である。
【００５２】
出力クロックの周波数は、周波数設定信号Ｓにより指定され、当該周波数設定信号Ｓに応じて分周制御回路１１６により設定される。以下、出力クロックの周波数の指定値を、Ｎ［ＭＨｚ］と表す事にする。一方、基準クロックの周波数はここでは、１［ＭＨｚ］である。このように、出力クロックの周波数の指定値はここでは、基準クロックの周波数のＮ倍の周波数となっている。以下、Ｎは１以上の整数とする。
【００５３】
分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合、即ち、出力クロックの周波数をＶＣＯ１１３の安定発振領域内で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮに設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を１に設定する、即ち、第２の分周器１１５を非分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、即ち、Ｎ［ＭＨｚ］に設定される。
【００５４】
分周制御回路１１６は、出力クロックの周波数を８０〜１６０ＭＨｚとする場合、すなわち、出力クロックの周波数をＶＣＯ１１３の安定発振領域外で設定する場合には、以下のように動作する。この場合、分周制御回路１１６は、第１の分周器１１４の分周数をＮに設定する。また、分周制御回路１１６は、第２の分周器１１５の分周数を２に設定する、すなわち、第２の分周器１１５を分周モードにする。これにより、出力クロックの周波数は基準クロックの周波数のＮ倍の周波数に設定される、すなわち、Ｎ［ＭＨｚ］に設定される。なお、第２の分周器１１５がＭ分周器である場合には、第１の分周器１１４の分周数はＮに、第２の分周器１１５の分周数はＭに設定される。Ｍは２以上の整数である。
【００５５】
以下、周波数の具体的な数値例を挙げて説明する。
【００５６】
分周制御回路１１６は、出力クロックの周波数を２００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域内の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を２００×１＝２００に設定し、第２の分周器１１５の分周数を１に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数と同じ周波数となる。
【００５７】
分周制御回路１１６は、出力クロックの周波数を１００ＭＨｚに設定する場合、以下のように動作する。当該周波数は安定発振領域外の周波数であるため、分周制御回路１１６は、第１の分周器１１４の分周数を１００×１＝１００に設定し、第２の分周器１１５の分周数を２に設定する。この場合、周波数ロック状態におけるＶＣＯクロックの周波数、即ち、周波数ロック状態におけるＶＣＯ１１３の発振周波数は２００ＭＨｚとなり、出力クロックの周波数の２倍の周波数となる。
【００５８】
以上の数値例から、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、ＶＣＯクロックの周波数が安定発振領域内の周波数となっていることが解る。本実施例では、周波数ロック状態におけるＶＣＯクロックの周波数が常に安定発振領域内の周波数となるようなアルゴリズムで、第１の分周器１１４の分周数及び第２の分周器１１５の分周数の制御方法が規定される。その一例が、上述した動作例である。このように、分周制御回路１１６は、周波数ロック状態におけるＶＣＯクロックの周波数がＶＣＯ１１３の安定発振領域外の周波数にならないよう、第１の分周器１１４の分周数と第２の分周器１１５の分周数とを制御する。よって、本実施例では、出力クロックの周波数を安定発振領域内で設定する場合にも安定発振領域外で設定する場合にも、安定したＶＣＯクロックを生成することができる。
【００５９】
なお、第１の分周器１１４は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、プログラマブルな分周器とする方が望ましい。これにより、ＰＬＬ回路１０１は、様々な周波数の出力クロックを生成可能になる。
【００６０】
また、第２の分周器１１５は、プログラマブルな分周器でも非プログラマブルな分周器でも構わないが、非プログラマブルな分周器とする方が望ましい。理由は、第２の分周器１１５は、プログラマブルな分周器である必要はなく、非プログラマブルな分周器で十分だからである。これにより、ＰＬＬ回路１０１のコストが削減される。
【００６１】
上述の動作例では、ＶＣＯ１１３の安定発振領域は１６０〜４８０ＭＨｚであり、第２の分周器１１５は２分周器である。よって、ＰＬＬ回路１０１は、８０〜４８０ＭＨｚの周波数を設定可能である。
【００６２】
第２の分周器１１５は例えば３分周器でも構わない。この場合、ＰＬＬ回路１０１は、５３〜４８０ＭＨｚの周波数を設定可能となる。分周制御回路１１６は、出力クロックの周波数を１６０〜４８０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮに設定し、第２の分周器１１５の分周数を１に設定する。出力クロックの周波数が２００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は２００ＭＨｚとなる。分周制御回路１１６は、出力クロックの周波数を５３〜１６０ＭＨｚとする場合には、第１の分周器１１４の分周数をＮに設定し、第２の分周器１１５の分周数を３に設定する。出力クロックの周波数が１００ＭＨｚに設定される場合、ＶＣＯ１１３の発振周波数は３００ＭＨｚとなる。第２の分周器１１５の分周数が４以上の場合についても、同様に考察可能である。
【図面の簡単な説明】
【００６３】
【図１】第１実施例のＰＬＬ回路の構成を表すブロック図である。
【図２】図１のＶＣＯの入出力特性を表す。
【図３】図１の分周制御回路の機能ブロック図である。
【図４】第２実施例のＰＬＬ回路の構成を表すブロック図である。
【符号の説明】
【００６４】
１０１ ＰＬＬ回路
１１１ 位相比較器
１１２ ループフィルタ
１１３ ＶＣＯ
１１４ 第１の分周器
１１５ 第２の分周器
１１６ 分周制御回路
１２１ ループ回路
２０１ 第１の信号生成部
２０２ 第２の信号生成部
【特許請求の範囲】
【請求項１】
基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、
前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、
前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、
前記クロックを分周して前記位相比較クロックを生成する第１の分周回路と、
前記クロックを分周して出力クロックを生成する第２の分周回路と、
前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路。
【請求項２】
前記分周制御回路は、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域内で設定する場合、
前記第１の分周回路の分周数をＮに設定し、
前記第２の分周回路の分周数を１に設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定し、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域外で設定する場合、
前記第１の分周回路の分周数をＮ×Ｍに設定し、
前記第２の分周回路の分周数をＭに設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定する、
（ただし、Ｎは１以上の整数、Ｍは２以上の整数）
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、
前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、
前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、
前記クロックを分周して出力クロックを生成する第２の分周回路と、
前記出力クロックを分周して前記位相比較クロックを生成する第１の分周回路と、
前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路。
【請求項４】
前記分周制御回路は、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域内で設定する場合、
前記第１の分周回路の分周数をＮに設定し、
前記第２の分周回路の分周数を１に設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定し、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域外で設定する場合、
前記第１の分周回路の分周数をＮに設定し、
前記第２の分周回路の分周数をＭに設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定する、
（ただし、Ｎは１以上の整数、Ｍは２以上の整数）
ことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記分周制御回路は、周波数ロック状態における前記クロックの周波数が前記電圧制御発振回路の安定発振領域外の周波数にならないよう、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御することを特徴とする請求項１乃至４のいずれか１項に記載のＰＬＬ回路。
【請求項１】
基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、
前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、
前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、
前記クロックを分周して前記位相比較クロックを生成する第１の分周回路と、
前記クロックを分周して出力クロックを生成する第２の分周回路と、
前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路。
【請求項２】
前記分周制御回路は、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域内で設定する場合、
前記第１の分周回路の分周数をＮに設定し、
前記第２の分周回路の分周数を１に設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定し、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域外で設定する場合、
前記第１の分周回路の分周数をＮ×Ｍに設定し、
前記第２の分周回路の分周数をＭに設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定する、
（ただし、Ｎは１以上の整数、Ｍは２以上の整数）
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、
前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、
前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、
前記クロックを分周して出力クロックを生成する第２の分周回路と、
前記出力クロックを分周して前記位相比較クロックを生成する第１の分周回路と、
前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路。
【請求項４】
前記分周制御回路は、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域内で設定する場合、
前記第１の分周回路の分周数をＮに設定し、
前記第２の分周回路の分周数を１に設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定し、
前記出力クロックの周波数を前記電圧制御発振回路の安定発振領域外で設定する場合、
前記第１の分周回路の分周数をＮに設定し、
前記第２の分周回路の分周数をＭに設定することで、
前記出力クロックの周波数を前記基準クロックの周波数のＮ倍の周波数に設定する、
（ただし、Ｎは１以上の整数、Ｍは２以上の整数）
ことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記分周制御回路は、周波数ロック状態における前記クロックの周波数が前記電圧制御発振回路の安定発振領域外の周波数にならないよう、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御することを特徴とする請求項１乃至４のいずれか１項に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−５１６５（Ｐ２００９−５１６５Ａ）
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００７−１６５１５９（Ｐ２００７−１６５１５９）
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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