ＳＬＣ及びＭＬＣフラッシュメモリを使用するポータブルデータ記憶装置
ポータブルデータ記憶装置を開示する。このポータブルデータ記憶装置は、この装置をホストコンピュータ５とのデータ転送に使用することができるようにするインターフェース３と、インターフェース３を制御するインターフェースコントローラ２とを含む。また、不揮発性メモリ８、９へのデータの書き込み及び不揮発性メモリ８、９からのデータの読み出しを制御するマスターコントローラ７がある。不揮発性メモリは、少なくとも１つのシングルレベルセルフラッシュメモリ８及び少なくとも１つのマルチレベルセルフラッシュメモリ９である。少なくとも１つのシングルレベルセルフラッシュメモリ８及び少なくとも１つのマルチレベルセルフラッシュメモリ９は、マルチレベルセルフラッシュメモリのみと比較して動作速度を向上させるために、同時に動作することができる。
【発明の詳細な説明】
【関連出願の参照】
【０００１】
「ポータブルデータ記憶装置（A Portable Data Storage Device）」という名称の発明に対する２０００年２月２１日付けの本発明者らの先行シンガポール特許第８７，５０４号（先行特許）を参照し、その内容は本明細書で開示するように援用するものとする。
【発明の分野】
【０００２】
本発明は、単層セル（「ＳＬＣ」）及び多層セル（「ＭＬＣ」）フラッシュメモリを使用するポータブルデータ記憶装置に関し、詳細には、動作速度を高めるためにＳＬＣ及びＭＬＣフラッシュメモリを同時に使用するデータ記憶装置に関するが、これに限定されない。
【発明の背景】
【０００３】
近年、フラッシュメモリを含み、コンピュータのシリアルバスに接続することができるデータ記憶装置を提供することへの関心が高まっている。このような装置は、データ保存、データ転送、例えばＭＰ３プレーヤなどのメディアプレーヤ、その他に使用される。このようなポータブル記憶装置の構造及び動作は、前記先行特許で示されるようなものとすることができる。伝統的なフラッシュメモリは、ＳＬＣフラッシュメモリである。新しいＭＬＣフラッシュメモリは、ＳＬＣフラッシュメモリよりも読み書き速度がかなり遅い。現在多くの装置がＭＬＣフラッシュメモリを含んでいるが、このような装置の動作は、ＳＬＣメモリのみが使用された場合よりも遅い。
【発明の概要】
【０００４】
第１の好ましい態様によれば、次のポータブルデータ記憶装置が提供される。このポータブルデータ記憶装置は、ホストコンピュータとのデータ転送にポータブルデータ記憶装置を使用できるようにするインターフェースと、インターフェースを制御するインターフェースコントローラとを備える。不揮発性メモリへのデータの書き込み及び不揮発性メモリからのデータの読み出しを制御するために、マスターコントローラが設けられている。不揮発性メモリは、少なくとも１つの単層セルフラッシュメモリと、少なくとも１つの多層セルフラッシュメモリとを備える。この少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリは、ＭＬＣフラッシュメモリのみの場合と比較して動作速度を向上させるために、同時に動作することができる。
【０００５】
第２の好ましい態様によれば、ポータブルデータ記憶装置においてデータを処理する方法が提供される。このポータブルデータ記憶装置は、メモリを制御するマスターコントローラを備え、このメモリは、少なくとも１つの単層セルフラッシュメモリと、少なくとも１つの多層セルフラッシュメモリとを備える。この方法は、マスターコントローラを使用して、不揮発性メモリへのデータの書き込み及び不揮発性メモリからのデータの読み出しを制御し、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリがデータを同時に、不揮発性メモリに書き込み、不揮発性メモリから読み出すようにすることを含む。
【０００６】
また、マスターコントローラと少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリとに接続され、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリへのデータの書き込みと、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリからのデータの読み出しとを行う少なくとも１つのデータバスがある場合もある。
【０００７】
少なくとも１つのデータバスは、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリの両方用の共通のデータバスとすることができる。あるいは、少なくとも１つのデータバスは、少なくとも１つの単層セルフラッシュメモリに接続された第１のデータバスと、少なくとも１つの多層セルフラッシュメモリに接続された第２のバスとすることができる。第１のデータバスは、上位データバス及び下位データバスのうちの一方とし、第２のデータバスは上位データバス及び下位データバスのうちの他方とすることができる。
【０００８】
第１の場合、マスターコントローラは、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリに交互にデータを書き込み、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリから交互にデータを読み出すためのものとすることができ、このデータはブロックの形態であって、データはブロック又はページ状で、少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で少なくとも１つの単層セルフラッシュメモリに書き込まれ、また少なくとも１つの単層セルフラッシュメモリから読み出される。
【０００９】
第２の場合、マスターコントローラは同時に、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層フラッシュメモリにデータを書き込み、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層フラッシュメモリからにデータを読み出すためのものとすることができ、このデータはブロック及びページからなる群から選択された形態である。データは、少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で少なくとも１つの単層セルフラッシュメモリに書き込まれ、また少なくとも１つの単層セルフラッシュメモリから読み出される。
【００１０】
増倍率は、５〜１０の範囲とすることができる。少なくとも１つの単層セルフラッシュメモリのデータの各ブロックは、６４ページとすることができ、少なくとも１つの多層セルフラッシュメモリのデータの各ブロックは、各ページが２０４８バイトの１２８ページとすることができる。
【００１１】
次に、本発明を十分に理解してすぐに実際的効果を得ることができるように、添付の例示的図面を参照し、本発明の好ましい実施形態を単に非限定的な例として説明する。
【好ましい実施形態の詳細な説明】
【００１２】
図１において、ハウジング１内にポータブル記憶装置がある。このポータブル記憶装置は、ホストコンピュータ５のＵＳＢソケット（図示せず）を介してシリアルバス４と直接接続するＵＳＢインターフェース３を制御するＵＳＢコントローラ２を備える。ホストコンピュータ５からＵＳＢインターフェース３へ伝送されたデータは、ＵＳＢコントローラ２を通過してマスターコントロールユニット（マスターコントローラ）７へ到達する。データパケットは、通常５１２バイトの倍数のサイズである。
【００１３】
マスターコントロールユニット７は、単層セル（「ＳＬＣ」）フラッシュメモリ８及び多層セル（「ＭＬＣ」）フラッシュメモリ９に共通のデータバス１１（通常８ビットのバス）でデータパケットを送信する。コマンドシンボルは、図のようにＳＬＣメモリ８及びＭＬＣメモリ９に共通とすることができる１つ又は複数のライン１０によって送られる。ライン１０によって送られるコマンドシンボルは一般に、ＳＬＣフラッシュメモリ８及びＭＬＣフラッシュメモリ９の両方を制御するＥＮＡＢＬＥ、ＡＬＥ、ＷＲＩＴＥ、及びＲＥＡＤ信号である。
【００１４】
マスターコントロールユニット７がデータをメモリ８、９に書き込もうとするときは特に、ＥＮＡＢＬＥ信号はメモリ８、９の両方へ同時に送信されず、メモリ８、９のうちの一方のみを有効にする。関連するメモリ８又は９にＥＮＡＢＬＥ信号を送信することにより有効になる。次にＡＬＥ信号及びＷＲＩＴＥ信号が、それぞれ有効になったメモリ８又は９へ送られる。続いてマスターコントロールユニット７が、バス１１を介してアドレスデータ及び格納されるデータを有効になったメモリ８又は９に書き込む。
【００１５】
メモリ８又は９のうちの有効になった一方のみが、アドレスデータによって示される場所にデータを格納する。
【００１６】
同様に、マスターコントロールユニット７がデータを読み出すとき、ライン１０を使用してＥＮＡＢＬＥ信号、ＡＬＥ信号及びＲＥＡＤ信号を送信することによりメモリ８、９のうちの一方のみを有効にし、バス１１を使用してアドレスデータを送信する。
【００１７】
ＳＬＣフラッシュメモリ８及びＭＬＣフラッシュメモリ９は同じデータバス１１を共有するので、メモリ８、９の各々が、データの物理アドレス及び論理アドレスを格納する同一のマッピングテーブルを有する。
【００１８】
図２に示すように、マスターコントロールユニット７は、データブロック単位でＲＥＡＤ及びＷＲＩＴＥ動作を実行し、制御信号ライン１０を介して制御信号を用いることによりＳＬＣメモリ８とＭＬＣメモリ９とを切り替える。例えば、ＷＲＩＴＥ動作中、マスターコントロールユニット７はライン１０によってＳＬＣメモリ８にＥＮＡＢＬＥ信号を送信し、次にバス１１によってＳＬＣメモリ８にデータブロックを送信する。続いてマスターコントロールユニット７は、ライン１０によってＭＬＣメモリ９にＥＮＡＢＬＥ信号を送信し、次にバス１１によってＭＬＣメモリ９にデータブロックを送信する。この処理を続けて、ＷＲＩＴＥ動作を完了する。ＳＬＣメモリ８及びＭＬＣメモリ９のアドレスマッピングテーブルは、各ＷＲＩＴＥ動作中に更新される。
【００１９】
ほぼ同じ処理がＲＥＡＤ動作中に行われ、マスターコントロールユニット７はメモリ８、９の各々に順番にＥＮＡＢＬＥ信号を送信し、これに応答してメモリ８、９それぞれから１ページのデータを受信する。しかし、ＲＥＡＤ動作中にアドレスマッピングテーブルは更新されない。
【００２０】
１ページのデータは、２０４８バイトで構成されている。ＳＬＣメモリ８のデータブロックは６４ページで構成され、ＭＬＣメモリ９のデータブロックは１２８ページで構成されている。
【００２１】
また、ＳＬＣメモリ８は、ＭＬＣメモリ９より、通常５〜１０倍の速い書き込み（読み出し）速度を有する。したがって、マスターコントロールユニット７は、関連メモリ８、９の書き込み速度に応じてメモリ８、９へデータを伝送する。例えば、ＳＬＣメモリ８がＭＬＣメモリ９より５倍速い場合、各データ伝送でマスターコントロールユニット７は、ＭＬＣメモリ９へのデータより５倍多いデータをＳＬＣメモリ８へ伝送する。その結果、両方のメモリは、データを順次受信していながら同時に動作することができる。これは、ＷＲＩＴＥ（及びＲＥＡＤ）速度が異なることによるものである。このように、ＷＲＩＴＥサイクルの各段階でメモリ８、９の各々に書き込まれるデータ量は、メモリ８、９の各々がメモリ８、９のもう一方と同じ時間で処理することができる最大のデータとなる。このように、ＷＲＩＴＥ動作は最大速度で実行され、遅延は最小となる。ＲＥＡＤ動作についても同様である。
【００２２】
図３及び４は、第２の実施形態を示す。図１及び２の実施形態と共通の要素は、同じ参照符号を有する。
【００２３】
ここでは、ＳＬＣメモリ８及びＭＬＣメモリ９は、それぞれ第１のデータバス１２及び第２のデータバス１３を介して接続されている。第１及び第２のデータバスは、それぞれ上位及び下位データバスとするか、又はその逆とすることができる。バス１２、１３は、メモリ８、９の各々のバスであって分かれている。バス１２、１３はいずれも、８ビットのデータバスとすることができる。ＥＮＡＢＬＥ及びＡＬＥ信号を、ＳＬＣメモリ８及びＭＬＣメモリ９へ同時に送信することができる。ＷＲＩＴＥ信号もまた、それぞれ上位バス１２又は下位バス１３を介して両方のメモリ８、９に送信される。アドレスデータ及びＳＬＣメモリ８に格納されるデータは上位バス１２を介して送信されるが、アドレスデータ及びＭＬＣメモリ９に格納されるデータは下位バス１３を介して送信される。
【００２４】
マスターコントロールユニット７は、ＳＬＣメモリ８及びＭＬＣメモリ９の両方を制御するために１６ビットのデータラインを使用し、上位８ビットのデータラインを上位データバス１２に接続し、下位８ビットのデータラインを下位データバス１３に接続することができる。ＷＲＩＴＥ動作中、マスターコントロールユニット７はＳＬＣメモリ８及びＭＬＣメモリ９を同時にＥＮＡＢＬＥし、両方のメモリ８、９に同時にページ又はブロック単位でデータを送信する。ＳＬＣメモリ８の書き込み速度はＭＬＣメモリ９の書き込み速度より速いため、ＳＬＣメモリはＭＬＣメモリ９より多くのページ又はブロックを書き込み、両方のタイプのメモリの中間の平均書き込み速度となる。やはりデータは、ＷＲＩＴＥ時間が最小となるように最適速度でメモリ８、９に書き込まれる。
【００２５】
ＲＥＡＤ動作は、図１及び２に関して上述した動作と同様である。主な違いは、ＳＬＣメモリ８のＲＥＡＤ動作中には上位バス１２のデータがマスターコントロールユニット７から読み出され、ＭＬＣメモリ９のＲＥＡＤ動作中には下位バス１３のデータがマスターコントロールユニットから読み出されることである。ＲＥＡＤ動作中、マスターコントロールユニット７はＳＬＣメモリ８及びＭＬＣメモリ９を同時にＥＮＡＢＬＥし、両方のメモリ８、９から同時にページ又はブロック単位でデータを受信する。ＳＬＣメモリ８の読み出し速度は、ＭＬＣメモリ９の読み出し速度より速いため、ＳＬＣメモリはＭＬＣメモリ９より多くのページ又はブロックを読み出し、両方のタイプのフラッシュの中間の読み出し速度となる。やはりデータは、ＲＥＡＤ時間が最小となるように最適速度でメモリ８、９により読み出される。
【００２６】
「同時に」とは、事実上同時にということである。処理の遅延によりわずかな時差が生じる場合があるが、同時の意味の範囲内に含まれる。
【００２７】
前述の記載で本発明の好ましい実施形態を説明したが、添付の特許請求の範囲に定める本発明から逸脱することなく、設計、構成、及び動作の詳細に多くの変形又は変更を行えることを当業者には理解されるであろう。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態の構造を示すブロック図である。
【図２】第１の実施形態の動作に関するフローチャートである。
【図３】第２の実施形態の構造を示すブロック図である。
【図４】第２の実施形態の動作に関するフローチャートである。
【関連出願の参照】
【０００１】
「ポータブルデータ記憶装置（A Portable Data Storage Device）」という名称の発明に対する２０００年２月２１日付けの本発明者らの先行シンガポール特許第８７，５０４号（先行特許）を参照し、その内容は本明細書で開示するように援用するものとする。
【発明の分野】
【０００２】
本発明は、単層セル（「ＳＬＣ」）及び多層セル（「ＭＬＣ」）フラッシュメモリを使用するポータブルデータ記憶装置に関し、詳細には、動作速度を高めるためにＳＬＣ及びＭＬＣフラッシュメモリを同時に使用するデータ記憶装置に関するが、これに限定されない。
【発明の背景】
【０００３】
近年、フラッシュメモリを含み、コンピュータのシリアルバスに接続することができるデータ記憶装置を提供することへの関心が高まっている。このような装置は、データ保存、データ転送、例えばＭＰ３プレーヤなどのメディアプレーヤ、その他に使用される。このようなポータブル記憶装置の構造及び動作は、前記先行特許で示されるようなものとすることができる。伝統的なフラッシュメモリは、ＳＬＣフラッシュメモリである。新しいＭＬＣフラッシュメモリは、ＳＬＣフラッシュメモリよりも読み書き速度がかなり遅い。現在多くの装置がＭＬＣフラッシュメモリを含んでいるが、このような装置の動作は、ＳＬＣメモリのみが使用された場合よりも遅い。
【発明の概要】
【０００４】
第１の好ましい態様によれば、次のポータブルデータ記憶装置が提供される。このポータブルデータ記憶装置は、ホストコンピュータとのデータ転送にポータブルデータ記憶装置を使用できるようにするインターフェースと、インターフェースを制御するインターフェースコントローラとを備える。不揮発性メモリへのデータの書き込み及び不揮発性メモリからのデータの読み出しを制御するために、マスターコントローラが設けられている。不揮発性メモリは、少なくとも１つの単層セルフラッシュメモリと、少なくとも１つの多層セルフラッシュメモリとを備える。この少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリは、ＭＬＣフラッシュメモリのみの場合と比較して動作速度を向上させるために、同時に動作することができる。
【０００５】
第２の好ましい態様によれば、ポータブルデータ記憶装置においてデータを処理する方法が提供される。このポータブルデータ記憶装置は、メモリを制御するマスターコントローラを備え、このメモリは、少なくとも１つの単層セルフラッシュメモリと、少なくとも１つの多層セルフラッシュメモリとを備える。この方法は、マスターコントローラを使用して、不揮発性メモリへのデータの書き込み及び不揮発性メモリからのデータの読み出しを制御し、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリがデータを同時に、不揮発性メモリに書き込み、不揮発性メモリから読み出すようにすることを含む。
【０００６】
また、マスターコントローラと少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリとに接続され、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリへのデータの書き込みと、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリからのデータの読み出しとを行う少なくとも１つのデータバスがある場合もある。
【０００７】
少なくとも１つのデータバスは、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリの両方用の共通のデータバスとすることができる。あるいは、少なくとも１つのデータバスは、少なくとも１つの単層セルフラッシュメモリに接続された第１のデータバスと、少なくとも１つの多層セルフラッシュメモリに接続された第２のバスとすることができる。第１のデータバスは、上位データバス及び下位データバスのうちの一方とし、第２のデータバスは上位データバス及び下位データバスのうちの他方とすることができる。
【０００８】
第１の場合、マスターコントローラは、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリに交互にデータを書き込み、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリから交互にデータを読み出すためのものとすることができ、このデータはブロックの形態であって、データはブロック又はページ状で、少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で少なくとも１つの単層セルフラッシュメモリに書き込まれ、また少なくとも１つの単層セルフラッシュメモリから読み出される。
【０００９】
第２の場合、マスターコントローラは同時に、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層フラッシュメモリにデータを書き込み、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層フラッシュメモリからにデータを読み出すためのものとすることができ、このデータはブロック及びページからなる群から選択された形態である。データは、少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で少なくとも１つの単層セルフラッシュメモリに書き込まれ、また少なくとも１つの単層セルフラッシュメモリから読み出される。
【００１０】
増倍率は、５〜１０の範囲とすることができる。少なくとも１つの単層セルフラッシュメモリのデータの各ブロックは、６４ページとすることができ、少なくとも１つの多層セルフラッシュメモリのデータの各ブロックは、各ページが２０４８バイトの１２８ページとすることができる。
【００１１】
次に、本発明を十分に理解してすぐに実際的効果を得ることができるように、添付の例示的図面を参照し、本発明の好ましい実施形態を単に非限定的な例として説明する。
【好ましい実施形態の詳細な説明】
【００１２】
図１において、ハウジング１内にポータブル記憶装置がある。このポータブル記憶装置は、ホストコンピュータ５のＵＳＢソケット（図示せず）を介してシリアルバス４と直接接続するＵＳＢインターフェース３を制御するＵＳＢコントローラ２を備える。ホストコンピュータ５からＵＳＢインターフェース３へ伝送されたデータは、ＵＳＢコントローラ２を通過してマスターコントロールユニット（マスターコントローラ）７へ到達する。データパケットは、通常５１２バイトの倍数のサイズである。
【００１３】
マスターコントロールユニット７は、単層セル（「ＳＬＣ」）フラッシュメモリ８及び多層セル（「ＭＬＣ」）フラッシュメモリ９に共通のデータバス１１（通常８ビットのバス）でデータパケットを送信する。コマンドシンボルは、図のようにＳＬＣメモリ８及びＭＬＣメモリ９に共通とすることができる１つ又は複数のライン１０によって送られる。ライン１０によって送られるコマンドシンボルは一般に、ＳＬＣフラッシュメモリ８及びＭＬＣフラッシュメモリ９の両方を制御するＥＮＡＢＬＥ、ＡＬＥ、ＷＲＩＴＥ、及びＲＥＡＤ信号である。
【００１４】
マスターコントロールユニット７がデータをメモリ８、９に書き込もうとするときは特に、ＥＮＡＢＬＥ信号はメモリ８、９の両方へ同時に送信されず、メモリ８、９のうちの一方のみを有効にする。関連するメモリ８又は９にＥＮＡＢＬＥ信号を送信することにより有効になる。次にＡＬＥ信号及びＷＲＩＴＥ信号が、それぞれ有効になったメモリ８又は９へ送られる。続いてマスターコントロールユニット７が、バス１１を介してアドレスデータ及び格納されるデータを有効になったメモリ８又は９に書き込む。
【００１５】
メモリ８又は９のうちの有効になった一方のみが、アドレスデータによって示される場所にデータを格納する。
【００１６】
同様に、マスターコントロールユニット７がデータを読み出すとき、ライン１０を使用してＥＮＡＢＬＥ信号、ＡＬＥ信号及びＲＥＡＤ信号を送信することによりメモリ８、９のうちの一方のみを有効にし、バス１１を使用してアドレスデータを送信する。
【００１７】
ＳＬＣフラッシュメモリ８及びＭＬＣフラッシュメモリ９は同じデータバス１１を共有するので、メモリ８、９の各々が、データの物理アドレス及び論理アドレスを格納する同一のマッピングテーブルを有する。
【００１８】
図２に示すように、マスターコントロールユニット７は、データブロック単位でＲＥＡＤ及びＷＲＩＴＥ動作を実行し、制御信号ライン１０を介して制御信号を用いることによりＳＬＣメモリ８とＭＬＣメモリ９とを切り替える。例えば、ＷＲＩＴＥ動作中、マスターコントロールユニット７はライン１０によってＳＬＣメモリ８にＥＮＡＢＬＥ信号を送信し、次にバス１１によってＳＬＣメモリ８にデータブロックを送信する。続いてマスターコントロールユニット７は、ライン１０によってＭＬＣメモリ９にＥＮＡＢＬＥ信号を送信し、次にバス１１によってＭＬＣメモリ９にデータブロックを送信する。この処理を続けて、ＷＲＩＴＥ動作を完了する。ＳＬＣメモリ８及びＭＬＣメモリ９のアドレスマッピングテーブルは、各ＷＲＩＴＥ動作中に更新される。
【００１９】
ほぼ同じ処理がＲＥＡＤ動作中に行われ、マスターコントロールユニット７はメモリ８、９の各々に順番にＥＮＡＢＬＥ信号を送信し、これに応答してメモリ８、９それぞれから１ページのデータを受信する。しかし、ＲＥＡＤ動作中にアドレスマッピングテーブルは更新されない。
【００２０】
１ページのデータは、２０４８バイトで構成されている。ＳＬＣメモリ８のデータブロックは６４ページで構成され、ＭＬＣメモリ９のデータブロックは１２８ページで構成されている。
【００２１】
また、ＳＬＣメモリ８は、ＭＬＣメモリ９より、通常５〜１０倍の速い書き込み（読み出し）速度を有する。したがって、マスターコントロールユニット７は、関連メモリ８、９の書き込み速度に応じてメモリ８、９へデータを伝送する。例えば、ＳＬＣメモリ８がＭＬＣメモリ９より５倍速い場合、各データ伝送でマスターコントロールユニット７は、ＭＬＣメモリ９へのデータより５倍多いデータをＳＬＣメモリ８へ伝送する。その結果、両方のメモリは、データを順次受信していながら同時に動作することができる。これは、ＷＲＩＴＥ（及びＲＥＡＤ）速度が異なることによるものである。このように、ＷＲＩＴＥサイクルの各段階でメモリ８、９の各々に書き込まれるデータ量は、メモリ８、９の各々がメモリ８、９のもう一方と同じ時間で処理することができる最大のデータとなる。このように、ＷＲＩＴＥ動作は最大速度で実行され、遅延は最小となる。ＲＥＡＤ動作についても同様である。
【００２２】
図３及び４は、第２の実施形態を示す。図１及び２の実施形態と共通の要素は、同じ参照符号を有する。
【００２３】
ここでは、ＳＬＣメモリ８及びＭＬＣメモリ９は、それぞれ第１のデータバス１２及び第２のデータバス１３を介して接続されている。第１及び第２のデータバスは、それぞれ上位及び下位データバスとするか、又はその逆とすることができる。バス１２、１３は、メモリ８、９の各々のバスであって分かれている。バス１２、１３はいずれも、８ビットのデータバスとすることができる。ＥＮＡＢＬＥ及びＡＬＥ信号を、ＳＬＣメモリ８及びＭＬＣメモリ９へ同時に送信することができる。ＷＲＩＴＥ信号もまた、それぞれ上位バス１２又は下位バス１３を介して両方のメモリ８、９に送信される。アドレスデータ及びＳＬＣメモリ８に格納されるデータは上位バス１２を介して送信されるが、アドレスデータ及びＭＬＣメモリ９に格納されるデータは下位バス１３を介して送信される。
【００２４】
マスターコントロールユニット７は、ＳＬＣメモリ８及びＭＬＣメモリ９の両方を制御するために１６ビットのデータラインを使用し、上位８ビットのデータラインを上位データバス１２に接続し、下位８ビットのデータラインを下位データバス１３に接続することができる。ＷＲＩＴＥ動作中、マスターコントロールユニット７はＳＬＣメモリ８及びＭＬＣメモリ９を同時にＥＮＡＢＬＥし、両方のメモリ８、９に同時にページ又はブロック単位でデータを送信する。ＳＬＣメモリ８の書き込み速度はＭＬＣメモリ９の書き込み速度より速いため、ＳＬＣメモリはＭＬＣメモリ９より多くのページ又はブロックを書き込み、両方のタイプのメモリの中間の平均書き込み速度となる。やはりデータは、ＷＲＩＴＥ時間が最小となるように最適速度でメモリ８、９に書き込まれる。
【００２５】
ＲＥＡＤ動作は、図１及び２に関して上述した動作と同様である。主な違いは、ＳＬＣメモリ８のＲＥＡＤ動作中には上位バス１２のデータがマスターコントロールユニット７から読み出され、ＭＬＣメモリ９のＲＥＡＤ動作中には下位バス１３のデータがマスターコントロールユニットから読み出されることである。ＲＥＡＤ動作中、マスターコントロールユニット７はＳＬＣメモリ８及びＭＬＣメモリ９を同時にＥＮＡＢＬＥし、両方のメモリ８、９から同時にページ又はブロック単位でデータを受信する。ＳＬＣメモリ８の読み出し速度は、ＭＬＣメモリ９の読み出し速度より速いため、ＳＬＣメモリはＭＬＣメモリ９より多くのページ又はブロックを読み出し、両方のタイプのフラッシュの中間の読み出し速度となる。やはりデータは、ＲＥＡＤ時間が最小となるように最適速度でメモリ８、９により読み出される。
【００２６】
「同時に」とは、事実上同時にということである。処理の遅延によりわずかな時差が生じる場合があるが、同時の意味の範囲内に含まれる。
【００２７】
前述の記載で本発明の好ましい実施形態を説明したが、添付の特許請求の範囲に定める本発明から逸脱することなく、設計、構成、及び動作の詳細に多くの変形又は変更を行えることを当業者には理解されるであろう。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態の構造を示すブロック図である。
【図２】第１の実施形態の動作に関するフローチャートである。
【図３】第２の実施形態の構造を示すブロック図である。
【図４】第２の実施形態の動作に関するフローチャートである。
【特許請求の範囲】
【請求項１】
インターフェースと、インターフェースコントローラと、マスターコントローラとを備えるポータブルデータ記憶装置であって、
（ａ）前記インターフェースが、当該ポータブルデータ記憶装置をホストコンピュータとのデータ転送に使用されることを可能にするものであり、
（ｂ）前記インターフェースコントローラが、前記インターフェースを制御するものであり、
（ｃ）前記マスターコントローラが、不揮発性メモリへのデータの書き込み及び前記不揮発性メモリからのデータの読み出しを制御するものであり、
（ｄ）前記不揮発性メモリが、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリを備え、
（ｅ）前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリが同時に動作し、多層フラッシュメモリのみの場合を超えて動作速度を向上させることができる、ポータブルデータ記憶装置。
【請求項２】
前記マスターコントローラと、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリとに接続される少なくとも１つのデータバスであって、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリへのデータの書き込みと、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからのデータの読み出しとを行う前記少なくとも１つのデータバスをさらに備える、請求項１に記載のポータブルデータ記憶装置。
【請求項３】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリの両方用の共通のデータバスを備える、請求項２に記載のポータブルデータ記憶装置。
【請求項４】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリに接続された第１のデータバスと、前記少なくとも１つの多層セルフラッシュメモリに接続された第２のバスとを備える、請求項２に記載のポータブルデータ記憶装置。
【請求項５】
前記マスターコントローラが、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも1つの多層セルフラッシュメモリに交互にデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリから交互にデータを読み出すためのものであり、
データは、前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度にて、前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出され、
前記データは、ブロック及びページからなる群から選択された形態である、請求項３に記載のポータブルデータ記憶装置。
【請求項６】
前記増倍率が５〜１０の範囲である、請求項５に記載のポータブルデータ記憶装置。
【請求項７】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページである、請求項５に記載のポータブルデータ記憶装置。
【請求項８】
前記マスターコントローラが同時に、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリにデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからデータを読み出すためのものであり、前記データがブロック及びページからなる群から選択された形態である、請求項４に記載のポータブルデータ記憶装置。
【請求項９】
前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出されるデータが、前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度である、請求項８に記載のポータブルデータ記憶装置。
【請求項１０】
前記増倍率が５〜１０の範囲である、請求項９に記載のポータブルデータ記憶装置。
【請求項１１】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページであり、各ページが２０４８バイトである、請求項８に記載のポータブルデータ記憶装置。
【請求項１２】
前記第１のデータバスが上位データバス及び下位データバスのうちの一方であり、前記第２のデータバスが前記上位データバス及び前記下位データバスのうちの他方である、請求項４に記載のポータブルデータ記憶装置。
【請求項１３】
少なくとも１つの単層セルフラッシュメモリと、少なくとも１つの多層セルフラッシュメモリとを備えるメモリを制御するマスターコントローラを具備するポータブルデータ記憶装置においてデータを処理する方法であって、
前記マスターコントローラを使用して不揮発性メモリへのデータの書き込みと、不揮発性メモリからのデータの読み出しとを制御し、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリがデータを同時に、前記不揮発性メモリに書き込み、前記不揮発性メモリから読み出すようにするステップを含む方法。
【請求項１４】
前記マスターコントローラと前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリとに接続された少なくとも１つのデータバスによって、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリへデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからデータを読み出すステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリの両方用の共通のデータバスを備える、請求項１４に記載の方法。
【請求項１６】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリに接続された第１のデータバスと、前記少なくとも１つの多層セルフラッシュメモリに接続された第２のデータバスとを備える、請求項１４に記載の方法。
【請求項１７】
前記第１のデータバスが上位データバス及び下位データバスのうちの一方であり、前記第２のデータバスが前記上位データバス及び下位データバスのうちの他方である、請求項１６に記載の方法。
【請求項１８】
前記マスターコントローラが前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリに交互にデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリから交互にデータを読み出し、
データは前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出され、
前記データがブロック及びページからなる群から選択された形態である、請求項１５に記載の方法。
【請求項１９】
前記増倍率が５〜１０の範囲である、請求項１８に記載の方法。
【請求項２０】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページである、請求項１９に記載の方法。
【請求項２１】
前記マスターコントローラが同時に、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリにデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからデータを読み出し、前記データが、ブロック及びページからなる群から選択された形態である、請求項１６に記載の方法。
【請求項２２】
前記データが、前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出される、請求項２１に記載の方法。
【請求項２３】
前記増倍率が５〜１０の範囲である、請求項２２に記載の方法。
【請求項２４】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページであり、各ページが２０４８バイトである、請求項２１に記載の方法。
【請求項１】
インターフェースと、インターフェースコントローラと、マスターコントローラとを備えるポータブルデータ記憶装置であって、
（ａ）前記インターフェースが、当該ポータブルデータ記憶装置をホストコンピュータとのデータ転送に使用されることを可能にするものであり、
（ｂ）前記インターフェースコントローラが、前記インターフェースを制御するものであり、
（ｃ）前記マスターコントローラが、不揮発性メモリへのデータの書き込み及び前記不揮発性メモリからのデータの読み出しを制御するものであり、
（ｄ）前記不揮発性メモリが、少なくとも１つの単層セルフラッシュメモリ及び少なくとも１つの多層セルフラッシュメモリを備え、
（ｅ）前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリが同時に動作し、多層フラッシュメモリのみの場合を超えて動作速度を向上させることができる、ポータブルデータ記憶装置。
【請求項２】
前記マスターコントローラと、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリとに接続される少なくとも１つのデータバスであって、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリへのデータの書き込みと、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからのデータの読み出しとを行う前記少なくとも１つのデータバスをさらに備える、請求項１に記載のポータブルデータ記憶装置。
【請求項３】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリの両方用の共通のデータバスを備える、請求項２に記載のポータブルデータ記憶装置。
【請求項４】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリに接続された第１のデータバスと、前記少なくとも１つの多層セルフラッシュメモリに接続された第２のバスとを備える、請求項２に記載のポータブルデータ記憶装置。
【請求項５】
前記マスターコントローラが、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも1つの多層セルフラッシュメモリに交互にデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリから交互にデータを読み出すためのものであり、
データは、前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度にて、前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出され、
前記データは、ブロック及びページからなる群から選択された形態である、請求項３に記載のポータブルデータ記憶装置。
【請求項６】
前記増倍率が５〜１０の範囲である、請求項５に記載のポータブルデータ記憶装置。
【請求項７】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページである、請求項５に記載のポータブルデータ記憶装置。
【請求項８】
前記マスターコントローラが同時に、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリにデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからデータを読み出すためのものであり、前記データがブロック及びページからなる群から選択された形態である、請求項４に記載のポータブルデータ記憶装置。
【請求項９】
前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出されるデータが、前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度である、請求項８に記載のポータブルデータ記憶装置。
【請求項１０】
前記増倍率が５〜１０の範囲である、請求項９に記載のポータブルデータ記憶装置。
【請求項１１】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページであり、各ページが２０４８バイトである、請求項８に記載のポータブルデータ記憶装置。
【請求項１２】
前記第１のデータバスが上位データバス及び下位データバスのうちの一方であり、前記第２のデータバスが前記上位データバス及び前記下位データバスのうちの他方である、請求項４に記載のポータブルデータ記憶装置。
【請求項１３】
少なくとも１つの単層セルフラッシュメモリと、少なくとも１つの多層セルフラッシュメモリとを備えるメモリを制御するマスターコントローラを具備するポータブルデータ記憶装置においてデータを処理する方法であって、
前記マスターコントローラを使用して不揮発性メモリへのデータの書き込みと、不揮発性メモリからのデータの読み出しとを制御し、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリがデータを同時に、前記不揮発性メモリに書き込み、前記不揮発性メモリから読み出すようにするステップを含む方法。
【請求項１４】
前記マスターコントローラと前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリとに接続された少なくとも１つのデータバスによって、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリへデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからデータを読み出すステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリの両方用の共通のデータバスを備える、請求項１４に記載の方法。
【請求項１６】
前記少なくとも１つのデータバスが、前記少なくとも１つの単層セルフラッシュメモリに接続された第１のデータバスと、前記少なくとも１つの多層セルフラッシュメモリに接続された第２のデータバスとを備える、請求項１４に記載の方法。
【請求項１７】
前記第１のデータバスが上位データバス及び下位データバスのうちの一方であり、前記第２のデータバスが前記上位データバス及び下位データバスのうちの他方である、請求項１６に記載の方法。
【請求項１８】
前記マスターコントローラが前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリに交互にデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリから交互にデータを読み出し、
データは前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出され、
前記データがブロック及びページからなる群から選択された形態である、請求項１５に記載の方法。
【請求項１９】
前記増倍率が５〜１０の範囲である、請求項１８に記載の方法。
【請求項２０】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページである、請求項１９に記載の方法。
【請求項２１】
前記マスターコントローラが同時に、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリにデータを書き込み、前記少なくとも１つの単層セルフラッシュメモリ及び前記少なくとも１つの多層セルフラッシュメモリからデータを読み出し、前記データが、ブロック及びページからなる群から選択された形態である、請求項１６に記載の方法。
【請求項２２】
前記データが、前記少なくとも１つの多層セルフラッシュメモリの速度より高い所定の増倍率の速度で前記少なくとも１つの単層セルフラッシュメモリに書き込まれ、前記少なくとも１つの単層セルフラッシュメモリから読み出される、請求項２１に記載の方法。
【請求項２３】
前記増倍率が５〜１０の範囲である、請求項２２に記載の方法。
【請求項２４】
前記少なくとも１つの単層セルフラッシュメモリのデータの各ブロックが６４ページであり、前記少なくとも１つの多層セルフラッシュメモリのデータの各ブロックが１２８ページであり、各ページが２０４８バイトである、請求項２１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２００９−５１０５９４（Ｐ２００９−５１０５９４Ａ）
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００８−５３３２９５（Ｐ２００８−５３３２９５）
【出願日】平成１７年９月２９日（２００５．９．２９）
【国際出願番号】ＰＣＴ／ＳＧ２００５／０００３２８
【国際公開番号】ＷＯ２００７／０３７７５７
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（５０２１５８２８７）トレック・２０００・インターナショナル・リミテッド (21)
【Ｆターム（参考）】
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１７年９月２９日（２００５．９．２９）
【国際出願番号】ＰＣＴ／ＳＧ２００５／０００３２８
【国際公開番号】ＷＯ２００７／０３７７５７
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（５０２１５８２８７）トレック・２０００・インターナショナル・リミテッド (21)
【Ｆターム（参考）】
[ Back to top ]