説明

富士通セミコンダクター株式会社により出願された特許

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【課題】低電圧で動作する分極率の高い強誘電体メモリを提供する。
【解決手段】基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、第1の強誘電体膜と第2の強誘電体膜とを有しており、前記第1の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第2の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されており、前記第2の強誘電体膜において、前記Ruは前記第2の強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであることを特徴とする記憶装置により上記課題を解決する。 (もっと読む)


【課題】チップの反りを抑制する半導体装置の製造方法を提供すること。
【解決手段】集積回路が表面に設けられたチップの側面に側面接着部材を形成する側面接着部材の形成工程と、前記チップの裏面に配置された裏面接着部材を介して前記チップをチップ搭載基板に押圧しながら前記側面接着部材を前記チップ搭載基板に押圧して前記側面接着部材を前記チップ搭載基板に接着する第1の接着工程と、前記第1の接着工程の後に前記裏面接着部材を加熱して前記チップ搭載基板に前記チップを接着する第2の接着工程とを有すること。 (もっと読む)


【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置10に形成されたヒューズ素子11は、概略的に、拡散領域22と、拡散領域22と一部重なるように拡散領域22より上方に形成された導電体25を含む。半導体装置10の半導体基板21には、拡散領域22が形成されている。半導体基板21には素子分離領域23が形成されている。拡散領域22を含む半導体基板21上には絶縁膜24が形成されている。絶縁膜24上には、導電体25が形成されている。導電体25上には、カバー膜26が形成されている。カバー膜26は、導電体25の上面及び側面を覆うように形成されている。カバー膜26は、絶縁膜24より高い引っ張り応力を持つ。 (もっと読む)


【課題】プロセッサが有している機能を利用して、実際の使用に適した形で実行可能な命令数を増加したプロセッサの実現。
【解決手段】命令を実行する演算部23,33と、演算部で実行する命令をデコードし、オペコードを出力する命令デコード部32と、割り込み信号を受け付ける割り込みレジスタ36と、を有し、命令デコード部は、命令に対応させてオペコードを記憶した命令コードマップを有し、入力された命令に応じてオペコードを出力し、命令コードマップは、命令の一部である追加命令に対して出力するオペコードのセットを切替オペコードとして複数セット記憶しており、割り込み信号に応じて切替オペコードのセットを切り替えるプロセッサ。 (もっと読む)


【課題】位相余裕を確保することができる電源の制御回路を提供する。
【解決手段】制御回路3は、出力電圧Voの交流成分を利得調整する利得調整回路10と、利得調整回路10の出力信号Saを出力電圧Voの分圧電圧Vnに付加して帰還電圧VFBを生成する付加回路30と、基準電圧VR0を所定の割合で変化させて参照電圧VR1を生成する参照電圧生成回路50とを有する。また、制御回路3は、帰還電圧VFBと参照電圧VR1との比較結果に応じたタイミングで、メイン側のトランジスタT1をオンさせるための信号S1を出力する比較器40を有する。 (もっと読む)


【課題】低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することで、復帰動作で消費される電力を低減する。
【解決手段】半導体記憶装置10は、複数のビット線2a,2b…のそれぞれを充電する充電回路4と、帰還経路5aの配線にダミービット線3が用いられているリングオシレータ5と、リングオシレータ5の発振回数が、複数のビット線2a,2b…の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタ6と、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路4による複数のビット線2a,2b…の充電を開始させるとともにリングオシレータ5の発振を開始させ、カウンタ6から出力された検出信号に応じて、充電回路4による複数のビット線2a,2b…の充電を終了させる制御回路7と、を有する。 (もっと読む)


【課題】無線通信装置のコヒーレント受信機の熱依存を低減又は除去するシステム及び方法を提供する。
【解決手段】方法は、バンドギャップ電圧を、受信機に統合されたプロセス抵抗値にほぼ整合するよう選択された抵抗値により除算したものと等しい第1の電流を生成するステップを有し得る。方法は、温度に依存する電流を所定の倍率により乗算したものと等しい第2の電流を生成するステップを更に有し得る。方法は、前記第1の電流から前記第2の電流を減算してバイアス電流を生成するステップも有し得る。方法は、前記受信機に前記バイアス電流を供給するステップを更に有してもよい。 (もっと読む)


【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。
【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第1のラッチ回路と、第2のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第1のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第2のラッチ回路に出力する総合判定回路と、複数の第1のラッチ回路と第2のラッチ回路とを、第2のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第1、2のラッチ回路に保持された良否判定値を順番に出力値として出力する。 (もっと読む)


【課題】2つの出力信号間のタイミングのずれを低減すること。
【解決手段】入力信号IN,XINはトランジスタM1,M2のゲートに供給される。トランジスタM1のドレインはトランジスタM3のドレインとトランジスタM4のゲートに接続され、トランジスタM2のドレインはトランジスタM3のゲートとトランジスタM4のドレインに接続される。また、トランジスタM1,M2のドレインは差動対のトランジスタM11,M12のゲートに接続される。トランジスタM3,M4のソースには、ゲートにバイアス電圧VBが供給されるトランジスタM5が接続される。トランジスタM11,M12のソースには、ゲートにバイアス電圧VBが供給されるトランジスタM13が接続される。 (もっと読む)


【課題】出力信号を高速に変化させかつオーバーシュートやアンダーシュートを抑制できるようにする。
【解決手段】入力信号を反転して出力する主ドライバ11に加えて、補助ドライバ12を設け、入力信号の電圧変化に応じて出力信号が第1の電圧レベルから第2の電圧レベルへ変化するときに、変化開始から主ドライバの出力信号がある電圧レベルを超えるまでの期間では信号変化を補助するように制御部15により補助ドライバの動作を制御し、主ドライバの出力信号がある電圧レベルを超えてから第2の電圧レベルになるまでの期間に信号変化を抑制するように制御部により補助ドライバの動作を制御するようにして、出力信号における信号変化の高速性を向上させ、かつオーバーシュートやアンダーシュートを抑制できるようにする。 (もっと読む)


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