【課題】セレクタ付フリップフロップ回路の入力信号がラッチ回路へと伝播するまでに、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介するため、入力信号がラッチへと伝播するまでの時間が長い。
【解決手段】セレクタ付フリップフロップ回路１００は、選択信号ＳＡ、クロック信号ＣＫおよび複数の入力データが入力され、複数の入力データのうち１つを出力するフリップフロップ回路であって、選択信号ＳＡおよびクロック信号ＣＫに基づいて、第１の制御信号ＣＡを生成する第１の論理回路１０２と、第１の制御信号ＣＡにより制御される第１のスイッチ回路１０１と、第１のスイッチ回路１０１を介して、複数の入力データから選択された一の入力データを保持する第１のラッチ回路１０３とを有する。 （もっと読む）

【課題】クロックゲーティング回路を搭載した半導体集積回路の回路規模の増大を抑制しながら、テスト時の消費電力を低減する。
【解決手段】本発明による半導体集積回路は、第１フリップフロップ回路５、第２フリップフロップ回路７、制御回路３、及びクロックゲーティング回路２を具備する。第１フリップフロップ５は、スキャンシフトによって第１データを格納する。第２フリップフロップ７は、スキャンシフトによって第２データを格納する。第３制御回路３は、第１データとスキャンイネーブル信号ＳＭＣとの論理演算結果と、第２データと組合せ回路９からの第１イネーブル信号ＥＮ１との論理演算結果との論理演算結果をゲート制御信号Ｃ１として出力する。クロックゲーティング回路２は、ゲート制御信号Ｃ１に応じて次段のフリップフロップ回路１へのクロック信号ＣＬＫの伝播を制御する。 （もっと読む）

【課題】制御信号を必要とせずにスキャンテスト時のピーク消費電力を低減することが可能な出力制御スキャンフリップフロップを提供すること。
【解決手段】本発明にかかる出力制御スキャンフリップフロップは、通常動作時に第１データを、シフト動作時にテストデータを、クロック信号に同期して取り込んで出力するスキャンフリップフロップ２０３と、シフト動作時にスキャンフリップフロップ２０３から出力されたデータを、クロック信号に同期して取り込んで出力するスキャンフリップフロップ２０４と、通常動作時にスキャンフリップフロップ２０３から出力されたデータを出力データとして生成し、シフト動作時にスキャンフリップフロップ２０３，２０４からそれぞれ出力されたデータに基づいて論理値変化率の低い出力データを生成するゲーティング回路と、を備える。 （もっと読む）

【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。
【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。 （もっと読む）

【課題】テスト時間をより短縮するテストパターンを作成する半導体集積回路検査装置，および，半導体集積回路の検査方法を提供する。
【解決手段】半導体集積回路検査装置20は，テストパターンを複数の区間に分割した分割テストパターン毎に，分割テストパターンに対する論理演算を異なる周期のクロック信号に基づき半導体集積回路に実行させることにより得られた半導体集積回路31の故障判定結果に基づき，分割テストパターン毎の最適クロック周期を算出する最適周期算出部213と，テストパターンと，テストパターンに係る分割テストパターン毎の最適クロック周期を有するテストパターンファイルを生成する新テストパターンファイル生成部214を有する。 （もっと読む）

【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。
【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第１のラッチ回路と、第２のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第２のラッチ回路に出力する総合判定回路と、複数の第１のラッチ回路と第２のラッチ回路とを、第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。 （もっと読む）

【課題】チップごとに適正な電源電圧を設定する。
【解決手段】チップのレイアウトデータ２０からクリティカルパスのゲート遅延と配線遅延の遅延比を抽出する（ステップＳ１，Ｓ２）。チップのモニタ回路で実測されたゲート遅延及び配線遅延を、その遅延比に基づき合成して第１遅延値を生成し（ステップＳ３）、モニタ回路のシミュレーションで得られるゲート遅延及び配線遅延を、その遅延比に基づき合成して第２遅延値を生成する（ステップＳ４，Ｓ５）。このようにゲート遅延、配線遅延、クリティカルパスでの遅延比が考慮された第１遅延値及び第２遅延値に基づいて、チップに適用するチップ電源電圧を設定する（ステップＳ７）。 （もっと読む）

【課題】テスト時間の増大を抑制し、スキャンチェーンの故障診断を容易化し故障箇所推定用の故障診断時間の短縮を図る。
【解決手段】スキャンチェーン上の故障の範囲を絞り込むシステムは、バイパステストモードでのテストパタンと、圧縮テストモードでのテストパタンの両方で故障候補スキャンＦＦを絞り込む手段２４と、圧縮テストモードとバイパステストモードでのスキャンチェーン構造の差異から圧縮テストモードにおける故障スキャンチェーンを特定して記憶部に記憶する手段２３と、バイパステストモードの故障候補の範囲を圧縮テストモードのスキャンＦＦの範囲に変換する手段２７と、圧縮テストモードのテストパタンを用いて故障候補を含むスキャンチェーンの故障シミュレーションを実行し、圧縮テストモードのテスト結果と照合し、照合結果を出力装置に出力する手段２５を備える。 （もっと読む）

【課題】従来のスキャンテスト方法では、電源電圧変動を抑制しながら動作クロックの周波数の高い半導体装置をテストできない問題があった。
【解決手段】本発明のスキャンテスト方法は、クロック信号ＳＣＬＫをスキャンフリップフロップ２１〜２ｎに入力して第１のテストパターンをスキャンフリップフロップ２１〜２ｎに設定し、クロック信号ＳＣＬＫよりも周波数の高いクロック信号ＲＣＬＫをスキャンフリップフロップ２１〜２ｎに入力すると共に、スキャンフリップフロップ２１〜２ｎをクロック信号ＲＣＬＫによらず保持する値を維持するホールドモードに制御し、ホールドモードを解除すると共にスキャンフリップフロップ２１〜２ｎをテスト対象回路の出力に応じて保持する値を更新するテスト結果取得モードに制御し、テスト結果取得モードにおいてクロック信号ＲＣＬＫを２パルス用いてスキャンフリップフロップ２１〜２ｎに保持されている値を更新する。 （もっと読む）

【課題】スキャンテストに要する時間を削減するテストパタン作成方法を提供する。
【解決手段】テストパタン作成方法は、組み合わせ論理回路と少なくとも一つのスキャンチェーンとに関する情報を、記録媒体から読み出し、少なくとも一つのスキャンチェーンの入力側に近いフリップフロップから順番に抽出し（ステップＳ２１）、抽出したフリップフロップがスキャンキャプチャ動作によって組み合わせ論理回路から取り込むキャプチャデータと照合する期待値の必要性を判定し（ステップＳ２２〜Ｓ２５）、期待値が不要と判定されたフリップフロップが入力側から連続して存在するフリップフロップの数を取得し（ステップＳ２７）、スキャンチェーンに含まれるフリップフロップの総数と、取得したフリップフロップの数との差分を、スキャンキャプチャ動作後のスキャンシフト回数として決定する（ステップＳ２８）。 （もっと読む）

【課題】短時間で半導体装置の検査を行うことができる半導体装置の検査方法、検査プログラム及び半導体装置の検査装置を提供すること。
【解決手段】本発明は、記憶部２から半導体装置ＳＤ１の特性データＤＡＴ１を読み込む。次いで、ストローブ演算式２１２にＮＭＯＳトランジスタの閾値Ｖｔ１を代入することにより、半導体装置ＳＤ１に対するストローブ値ＳＴＢ１する。次いで、半導体装置ＳＤ１にテスト入力信号Ｄｉｎを出力する。そして、ストローブ値ＳＴＢ１で指定されるタイミングで、半導体装置ＳＤ１から出力されるテスト出力信号Ｄｏｕｔのパターンが期待値パターンＥＰと一致するかを判定する。 （もっと読む）

【課題】
集積回路内のＪＴＡＧタップドメインにアクセスするのに最適化されたＪＴＡＧインターフェイスが使用される。限定はしないが、シリアル通信関連集積回路テスト、エミュレーション、デバッグ、および／またはトレース操作等の多様なシリアル通信操作に対してインターフェイスを使用することができる。
【解決手段】
ＴＤＩ入力端子、ＴＣＫ入力端子、ＴＭＳ入力端子、およびＴＤＯ出力端子を有し、ＴＤＯ出力端子は集積回路の外部アクセス可能なデータ入出力ピンに接続されているＩＥＥＥ １１４９．１タップドメインと、集積回路の外部アクセス可能なデータ入出力ピンに接続されたシリアル入力端子、ＴＤＩ入力端子に接続された第１のパラレル出力端子、およびＴＭＳ入力端子に接続された第２のパラレル出力端子を有するシリアル入力パラレル出力回路とを含む、集積回路。 （もっと読む）

【課題】半導体集積回路のテスト時に発生する電源ノイズは、多種多様である。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。
【解決手段】半導体集積回路のテストボードは、被検査デバイスに供給する電流値を被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えている。電源電流制御回路は、被検査デバイスに供給されるクロックに同期させて、被検査デバイスに供給される電流値を変化させる。 （もっと読む）

【課題】半導体集積回路の外部端子としてＴＲＳＴがなくても、論理シミュレーションの際に、タップコントローラのステートを確定する。
【解決手段】タップコントローラ２は、リセット端子（端子ｐ４）を有し、回路部３は、タップコントローラ２における状態遷移を制御するステート制御信号と、クロック信号を入力し、ステート制御信号とクロック信号に応じて、リセット端子ｐ４にリセット信号を供給することで、タップコントローラ２のステートを確定する。 （もっと読む）

【課題】稼働中の故障診断の際に内部状態の退避及び復帰を図ることができるとともに、回路規模の増大を防ぐことが可能にする。
【解決手段】本発明に係る半導体集積回路１０は、スキャンフリップフロップ２１０，３１０と、スキャン制御部１００とを備え、スキャンフリップフロップ２１０は、スキャン制御部１００の制御に基づいて、内部状態として保持しているバックアップデータを出力し、のスキャンフリップフロップ３１０は、スキャン制御部１００の制御に基づいて、スキャンフリップフロップ２１０から出力されたバックアップデータを、スキャンフリップフロップ３１０内に保持するものである。 （もっと読む）

【課題】ロット全体のテスト時間の短縮を図り、良品を不良と誤判定することを回避する方法、システム、プログラムの提供。
【解決手段】同一構成のＬＳＩ（被試験デバイス）のロットをテストするにあたり、一のＬＳＩのファンクションテストを実行テストレート１で行い、前記ファンクションテストの結果がパスの場合、次のＬＳＩのファンクションテストを実行テストレート１で行い、フェイルの場合、実行テストレート２で再び前記一のＬＳＩの再テストを行い、再テストがパスした場合、実行テストレート１を現在値に加算テストレートを加算した値に更新して次のＬＳＩのファンクションテストを前記更新した実行テストレート１で行い、前記一のＬＳＩの実行テストレート１、２によるファンクションテストがいずれもフェイルの場合、前記一のＬＳＩを不良と判定する。 （もっと読む）

【課題】スキャンフリップフロップ回路の所定の論理値になる確率を考慮することで、消費電力の削減を図る。
【解決手段】スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を解析する解析処理（Ｓ３１）と、この解析処理の結果に基づいて、キャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインを構築するスキャンチェイン構築処理（Ｓ３２）とを演算処理部（３）に実行させる。スキャン動作時の遷移確率が低下されたスキャンチェインが形成されることによって、スキャンテスト時の消費電力の低減を図ることができる。 （もっと読む）

【課題】テスト時の消費電力を低減することができる半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１００は、フリップフロップＦＦ、制御回路１０及び排他的論理和ブロックを有する。フリップフロップＦＦは、テスト入力Ｔにテストデータ信号ＴＩＮが入力する。排他的論理和ブロック２０は、一方の入力がフリップフロップＦＦのテスト入力Ｔと接続され、他方の入力がフリップフロップＦＦの出力Ｑと接続される。制御回路１０は、排他的論理和ブロック２０の出力ＸＯＲとクロック信号ＣＬＫとが入力し、排他的論理和ブロックの出力ＸＯＲの値に応じてフリップフロップＦＦへのクロック信号ＣＬＫの出力を制御する。 （もっと読む）

【課題】スキャンテスト設計が施された機能ブロックと付加回路とを含む論理回路全体を故障診断を可能とし、診断処理時間を大幅に短縮可能とする装置、方法の提供。
【解決手段】論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報、論理回路の設計情報を入力データ１として入力し、論理回路においてパラレル領域以外の回路部をシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割する回路分割手段２と、正常回路における論理値を期待値として求める期待値計算手段３と、テストパタンに対する論理回路のテスト出力を入力データ１として入力し、テスト出力および、シリアル領域とパラレル領域の期待値を用いて、パラレル領域およびシリアル領域を故障診断し、出力部に出力する故障診断手段４とを備える。 （もっと読む）

【課題】スキャンテストにおいて、異クロックドメイン間のユーザロジックパスに対するホールド違反を起こさない。
【解決手段】第１スキャンフリップフロップ（１１１／１１２）は、第１クロック信号（ＣＬＫ１／ＣＬＫ２）に応答して動作する第１クロックドメイン（１０１／１０２）に含まれ、スキャンテスト時に形成されるスキャンチェーンに組み込まれる。ホールド対応回路（２０２／２０１）は、第１クロック信号（ＣＬＫ１／ＣＬＫ２）と周波数の異なる第２クロック信号（ＣＬＫ２／ＣＬＫ１）に応答して動作する第２クロックドメイン（１０２／１０１）に属し、スキャンチェーンにテスト結果を取り込むキャプチャ期間に第１スキャンフリップフロップ（１１１／１１２）に出力するデータを固定する。スキャンテスト時には、第１クロックドメインおよび第２クロックドメイン（１０１、１０２）に同一周波数のクロック信号が供給される。 （もっと読む）