【課題】テスト時の消費電力を低減することができる半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１００は、フリップフロップＦＦ、制御回路１０及び排他的論理和ブロックを有する。フリップフロップＦＦは、テスト入力Ｔにテストデータ信号ＴＩＮが入力する。排他的論理和ブロック２０は、一方の入力がフリップフロップＦＦのテスト入力Ｔと接続され、他方の入力がフリップフロップＦＦの出力Ｑと接続される。制御回路１０は、排他的論理和ブロック２０の出力ＸＯＲとクロック信号ＣＬＫとが入力し、排他的論理和ブロックの出力ＸＯＲの値に応じてフリップフロップＦＦへのクロック信号ＣＬＫの出力を制御する。 （もっと読む）

【課題】ＦＰＧＡの回路規模を大きくすることなく、システムＬＳＩの全ての信号をデバッグし得るデバッグシステム装置を提供する。
【解決手段】システムデバッグ装置は、複数のコア回路を備えるシステムＬＳＩと再構成可能回路が積層されて成り、システムＬＳＩは、設計者により選択された複数のコア回路のうちの一部のコア回路に対して入力される入力信号を再構成可能回路に送信する送信手段を備え、再構成可能回路は、複数のコア回路のうち指定されたコア回路を再構成し、システムＬＳＩから送信された入力信号を入力として、再構成回路を動作させて得られる実行信号を出力する出力手段を備える。 （もっと読む）

【課題】故障検査のために観測用フリップフロップ回路を配置することなく，故障検査を可能とする半導体集積回路，その検査方法を提供する。
【解決手段】第2の論理回路51の試験の際に試験モードを示す制御信号TSMが，故障検査用回路41に入力され，この試験モードに対応するテスト値が，論理回路51に入力されると，故障検査用回路41により，論理回路51の出力論理が，論理回路13に対応するフリップフロップ回路14に入力される。さらに，通常モード時に，論理回路13の出力論理が，故障検査用回路41により，論理回路13に対応するフリップフロップ回路14にそのまま入力される。 （もっと読む）

【課題】遷移スキャンテストにおいて遷移故障を短時間で精度良く検出できる半導体集積回路を提供する。
【解決手段】半導体集積回路１において、高速クロック動作ブロック（高速クロックグループ）及び低速クロック動作ブロック（低速クロックグループ）という、動作周波数の異なるブロック間にスキャンチェーンを配し、半導体集積回路１の遷移スキャンテストのキャプチャ動作時において、遷移スキャン用クロック制御回路７によって低速クロックグループのスキャンＦＦに供給されるクロックを止めるよう構成する。これにより、低速クロックグループのスキャンＦＦにおける信号マスクを不要にする。 （もっと読む）

【課題】正確なタイミングでサンプリングしたデータ値を期待値と比較する。
【解決手段】データ信号とデータ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、データ信号をバッファリングするバッファ部と、当該試験装置の試験周期毎に、制御信号およびデータ信号の期待値を発生するパターン発生部と、試験周期毎に、制御信号がバッファ部からのデータの読出しを指示することを条件として、バッファ部からデータ信号を読み出す読出制御部と、読出制御部により読み出されたデータ信号とパターン発生部から発生された期待値とを比較する判定部とを備える試験装置を提供する。 （もっと読む）

【課題】半導体集積回路の面積を増大させることなく、配線性のよいテスト専用回路の電源遮断を実現する半導体集積回路を提供する。
【解決手段】テスト実行時のみ動作するテスト専用回路を有する半導体集積回路１であって、当該半導体集積回路１の内部回路領域（内部制御回路部１００）に電源を供給する通常電源（通常動作用電源）１０４と、当該内部回路領域の全面にメッシュ状に配線され、テスト専用回路に電源供給するテスト用電源１０３と、テスト用電源１０３と通常電源１０４とを接続及び遮断して、通常電源１０４からテスト用電源１０３への電源供給を制御する電源遮断スイッチ１０９と、を備える。 （もっと読む）

【課題】スキャンテストを可能にしながら内部データの漏洩及び改竄を防止する半導体装置を提供する。
【解決手段】複数のフリップフロップを有するユーザー回路と、テストモード時に、前記複数のフリップフロップを接続してスキャンチェーンを構成する接続経路とを有し、前記接続経路は、前記複数のフリップフロップのうちいずれかの前記フリップフロップの非反転出力値を論理演算して出力する論理演算回路、または、前記複数のフリップフロップのうちいずれかの前記フリップフロップの反転出力値を後段のフリップフロップに出力する反転値接続経路を有する。 （もっと読む）

【課題】精度の高いディレイテストを行うことが可能な半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１は、クロック信号ＣＬＫに同期して動作する複数のレジスタを有する内部回路１１と、クロック信号ＣＬＫに同期して動作し第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路１２と、遅延測定モードの場合に、遅延測定回路１２に対してのみクロック信号ＣＬＫを供給し、電圧検出モードの場合に、内部回路１１及び遅延測定回路１２に対してクロック信号ＣＬＫを供給するクロック供給回路１３と、を備える。 （もっと読む）

【課題】半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うテスト方法を提供すること。
【解決手段】半導体集積回路装置のテスト方法は、半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含む。 （もっと読む）

【課題】効率的に自己診断を行うこと。
【解決手段】自己診断装置は、複数の機能ブロックと、複数の機能ブロックに対して自己診断を夫々行う複数の自己診断手段と、各機能ブロックの動作頻度を夫々検出する動作頻度検出手段と、動作頻度検出手段により検出された各機能ブロックの動作頻度に基づいて、各自己診断手段が各機能ブロックの自己診断を行う優先順位を設定する優先順位設定手段と、所定の時間制限を行う時間制限値に基づいて、各機能ブロックの自己診断の実行が可能な実行可能回数を算出する実行可能回数算出手段と、を備える。各自己診断手段は、優先順位設定手段により設定された優先順位と、実行可能回数算出手段により算出された実行可能回数と、に基づいて、各機能ブロックの自己診断を行う。 （もっと読む）

【課題】スピードパス解析の解析精度を向上させる技術を提供する。
【解決手段】第１の解析部１５は，パス遅延情報記憶部１２０から，テスト対象回路に対するディレイテストの結果から得られるパス遅延の実測値を取得する。第１の解析部１５は，予測値記憶部１３０から，テスト対象回路に対するタイミング解析により得られるパス遅延の予測値を取得する。第１の解析部１５は，特徴値記憶部１４０から，遅延に影響する要因ごとの特徴値を取得する。第１の解析部１５は，取得したパス遅延の実測値と，パス遅延の予測値と，要因ごとの特徴値とを用いて，要因ごとの特徴値からパス遅延の実測値と予測値とのずれを算出するずれ算出モデルを求める。このとき，第１の解析部１５は，パス遅延の実測値が得られない活性化パスについて，パス遅延の実測値の代わりにディレイテストで測定した最大周波数に対応する遅延の値を用いて，解析を行う。 （もっと読む）

【課題】 本発明は、データ処理動作を行うよう構成されたデータ処理回路を備えたデータ処理装置を提供する。
【解決手段】 複数の状態保持回路がデータ処理回路の一部を形成し、これらの回路は、低電力モードに入ったデータ処理回路のそれぞれのノードにてそれぞれの状態値を保持するよう構成される。１以上のスキャンパスは、状態値がそれぞれのノードにスキャンインまたはアウトされてもよいよう、複数の状態保持回路を直列に接続する。複数のパリティ情報生成要素はスキャンパスに結合され、状態保持回路によってそれらそれぞれのノードにて保持されたそれぞれの状態値を示すパリティ情報を生成するよう構成される。複数のパリティ情報生成要素は、それぞれの状態値の一つが変化した場合にパリティパスの出力にて生成された出力パリティ値を反転するよう、１以上のパリティパスを提供し、状態保持回路によって保持された状態値の保全性の外部指示を提供するよう配置される。 （もっと読む）

【課題】多数の内部回路を同時に動作させることで、半導体装置の電源電圧が降下する場合がある。その結果、本来は良品である半導体装置が不良品と判定され、歩留りが悪化するという問題がある。そのため、電圧降下の影響を考慮し、試験規格を補正する半導体試験装置及び半導体試験方法が望まれる。
【解決手段】半導体装置は、被試験対象の半導体装置上の第１の測定点における第１の電圧の測定が可能な第１のプローブと、第１の測定点とは異なる第２の測定点における第２の電圧の測定が可能な第２のプローブと、予め定められている試験規格電圧では、半導体装置が動作しない場合に、第１及び第２の電圧に基づいて試験規格電圧を補正する制御部と、を備えている。 （もっと読む）

【課題】既存の設計ツールを適用してテストを行うことができる不揮発論理ゲートを提供する。
【解決手段】本不揮発論理ゲートは、抵抗値が記憶される不揮発性抵抗素子を有する不揮発メモリ回路と、テストデータ入力信号を受け取るテストデータ入力端子、テストイネーブル信号を受け取るテストイネーブル信号端子、トランジスタからなるネットワーク回路、及び抵抗値に基づいてネットワーク回路に流れる電流差に応じた結果を出力するセンス回路、を有する演算回路と、を備え、テストイネーブル信号により選択されるテストモードにおいて、テストデータ入力端子はセンス回路の入力端子と電気的に接続し、テストデータ入力信号をセンス回路に供給できること、を特徴とする。 （もっと読む）

【課題】ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有し、ジッタ信号の基となる信号を生成するジッタ信号生成部５０と、電源線Ｖｃｃと接地線ＧＮＤとの間に介在し、電源線Ｖｃｃからの電力供給を受けて外部からの主信号を増幅して出力するバッファ回路１０と、電源線Ｖｃｃとバッファ回路１０との間およびバッファ回路１０と接地線ＧＮＤとの間に介在し電源線Ｖｃｃからバッファ回路１０への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部３０とを備える。 （もっと読む）

【課題】従来のタイミング発生器を用いて、異なるタイミングで動作可能なピン数を増加させる。
【解決手段】パタン信号とエッジ信号とに基づいてドライバ波形を整形する複数個の波形整形器と、指定されたタイミングでエッジ信号を各波形整形器に出力するドライバタイミング発生器と、ドライバタイミング発生器にエッジ信号の出力タイミングを指示するとともに、複数個の波形整形器に独立にパタン信号を出力するフォーマッタとを備えた半導体試験装置。 （もっと読む）

【課題】電子回路及びそのタイミング調整方法において、フリップフロップのホールドエラーを防止すること。
【解決手段】クロック信号ＣＬＫに同期してテストパターンＴＰを出力する送信側フリップフロップＦＦ_t１〜ＦＦ_t３と、テストパターンＴＰを遅延させる遅延回路４１〜４３と、遅延回路４１〜４３から出力されたテストパターンＴＰをラッチすると共に、テストパターンＴＰを出力する受信側フリップフロップＦＦ_r１〜ＦＦ_r３と、受信側フリップフロップＦＦ_r１〜ＦＦ_r３から出力されたテストパターンＴＰと期待値とを比較して、それらが一致するか否かを示す比較信号Ｓ_p１〜Ｓ_p３を出力する比較器４６と、比較信号Ｓ_p１〜Ｓ_p３によってテストパターンＴＰと期待値とが一致していないときに、遅延回路４１〜４３の遅延時間を調整するタイミング調整器４５とを有する電子回路による。 （もっと読む）

【課題】 テストパワー考慮型のテスト生成において、テストパターン安全性を保証することを達成するテスト装置等を提供する。
【解決手段】 論理回路の故障の有無を判定するテスト装置であって、初期テストキューブが与えられ、初期未定値ビットに論理値を割り当てて中間テストパターンを生成する手段と、テストパターンが印加された論理回路に故障がなければ危険ビットが存在しないというテストパターン安全性を判定する手段と、テストパターン安全性を保証することに寄与しうる候補ビットを特定する手段と、初期未定値ビットにも候補ビットにも対応した中間テストパターンの入力ビットを新規未定値ビットとして新規テストキューブを生成する手段と、新規未定値ビットに論理値を割り当てて最終テストパターンを生成する手段と、最終テストパターン安全性を判定する手段と、論理回路テストにおいて危険ビットを使用させないマスク手段とを備える。 （もっと読む）

【課題】完全に不定値許容性の非常に高スキャン圧縮なスキャンテストシステム及び技術を提供する。
【解決手段】スキャンテスト及びスキャン圧縮は、コストの低減及び高い出荷品品質を実現するうえで重要である。従来以上に複雑な設計における新しいタイプの故障には、高い圧縮が必要とされる。しかしながら、不定値（Ｘ）の密度が増加し効果的な圧縮を妨げる。スキャン圧縮の方法では、任意の密度の不定値について非常に高い圧縮及び完全な検出率が達成される。記載された技術は、テスト容易化設計（ＤＦＴ）及び自動テストパターン生成（ＡＴＰＧ）のフローに完全に組込むことができる。産業的な設計にこれらの技術を用いた結果、他の方法と比べて一定かつ予測可能な有利な点があることが分かった。 （もっと読む）

【課題】ＩＣ，ＬＳＩやそれらを含む装置等を試験対象部として試験を行う試験装置及び試験方法に関する。
【解決手段】測定制御部３により制御されるＰＲＢＳ発生部１と、このＰＲＢＳ発生部１からのＰＲＢＳ信号を試験信号として試験対象部４に入力し、この試験対象部４から出力されたＰＲＢＳ信号の正常性を検査するＰＲＢＳ検出部２とを備え、ＰＲＢＳ発生部１は、ＰＲＢＳパターン信号にＰＲＢＳパターンのヘッダーを付加した試験信号を出力して前記試験対象部４に入力する構成を有し、ＰＲＢＳ検出部２は、試験対象部４から出力された試験信号のヘッダーを検出し、このヘッダーのパターンに従ったＰＲＢＳ比較パターンを発生して、試験対象部４から出力されたＰＲＢＳパターンの試験信号と照合する構成及び処理過程を有する。 （もっと読む）