【課題】ＩＣ，ＬＳＩやそれらを含む装置等を試験対象部として試験を行う試験装置及び試験方法に関する。
【解決手段】測定制御部３により制御されるＰＲＢＳ発生部１と、このＰＲＢＳ発生部１からのＰＲＢＳ信号を試験信号として試験対象部４に入力し、この試験対象部４から出力されたＰＲＢＳ信号の正常性を検査するＰＲＢＳ検出部２とを備え、ＰＲＢＳ発生部１は、ＰＲＢＳパターン信号にＰＲＢＳパターンのヘッダーを付加した試験信号を出力して前記試験対象部４に入力する構成を有し、ＰＲＢＳ検出部２は、試験対象部４から出力された試験信号のヘッダーを検出し、このヘッダーのパターンに従ったＰＲＢＳ比較パターンを発生して、試験対象部４から出力されたＰＲＢＳパターンの試験信号と照合する構成及び処理過程を有する。 （もっと読む）

【課題】簡単な回路構成で故障検出のための試験を行うことができる半導体回路を提供する。
【解決手段】シフトレジスタを有しシリアル−パラレル変換を行う変換回路２４の故障検出を行うための試験時に、シフトレジスタの初段のフリップフロップＦＦ１ＡのＤ入力に、その／Ｑ出力ＢＳ２Ａを供給することで、クロック信号ＣＬＫのサイクル毎に０、１を交互に繰り返す信号を試験パターンとして生成し、この試験パターンを用いて変換回路２４の試験を行うようにして、回路規模の大きな試験回路を搭載しなくとも、簡単な回路構成で故障検出のための試験を行えるようにする。 （もっと読む）

【課題】高速なパターンと低速なパターンとを混在させて被試験デバイスの試験を行うときに、試験時間の短縮化を図りつつ同期を取ることを目的とする。
【解決手段】低速パターンジェネレータ２Ｌと、低速パターンジェネレータ２Ｌよりも高速に動作する高速パターンジェネレータ２Ｈと、パターンを記述した記述パターンに基づいて、低速パターンジェネレータ２Ｌが１回の動作を行う間に高速パターンジェネレータ２Ｈが動作する回数を動作回数Ｎとして検出する動作回数検出部２３と、低速パターンジェネレータ２Ｌが１回の動作を行ったときに要する時間と高速パターンジェネレータ２Ｈが動作回数Ｎの動作を行ったときに要する時間との間の時間差を補正時間ΔＴとして検出する補正時間検出部２４と、を備え、高速パターンジェネレータ２Ｈは、動作回数Ｎおよび補正時間ΔＴに基づいて動作を行っている。 （もっと読む）

【課題】本実施形態は、回路面積の増大を防止可能な半導体装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、複数のテストからテストを選択する信号を生成する第１生成部と、前記信号に基づいた電位を生成する電位生成部と、前記電位生成部に接続された１の配線と、前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、変換された前記信号に基づいてテスト信号を生成する第２生成部とを備えることを特徴とする。 （もっと読む）

【課題】複数のスキャンパスを有するスキャンテスト回路のスキャンテスト時間を短縮する。
【解決手段】半導体集積回路装置は、複数のスキャンフリップフロップと、セレクタとを備える回路ブロックと、制御回路とを具備する。複数のスキャンフリップフロップは、スキャンテストするときに、スキャンフリップフロップがシフトレジスタ状に接続されて形成される複数のスキャンパスのそれぞれに割り当てられ、複数のスキャンパスと同数の複数の部分スキャンパスを形成する。セレクタは、複数の部分スキャンパスの後段に設けられ、複数の部分スキャンパスをバイバスする。制御回路は、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する。 （もっと読む）

【課題】ホールドフリーの小規模なテスト回路であり、且つ実動作周波数でのテスト可能なスキャンフリップフロップを提供する。
【解決手段】ＰｏｓタイプＦ／Ｆ１００は、クロックの立ち上りエッジ同期し、データ又はスキャンテストデータが選択的に入力されるマスタラッチ（Ｌｏｗレベルラッチ）１１０と、マスタラッチ１１０からのデータが入力されるスレーブラッチ（Ｈｉレベルラッチ）１１１とを有する。そして、スキャンシフト時には、マスタラッチ１１０は、スキャンシフトデータ入力ＳＩＮをスキャンシフトクロックＳＣＬＫ１のＬｏｗ期間で取り込むと共にスレーブラッチ１１１へ出力する。スレーブラッチ１１１はＳＣＬＫ１とはエッジ位置が異なるスキャンシフトクロックＳＣＬＫ２のＨｉ期間でマスターラッチ１１０の出力を取り込むと共にＱに出力する。 （もっと読む）

【課題】ＩＲドロップ問題を緩和することのできる半導体集積回路およびその設計方法を提供する。
【解決手段】本発明の一実施形態による半導体集積回路は、データをシリアルに転送するシリアル動作を行う直列接続された複数のフリップフロップを分割して構成された複数のＦ／Ｆグループと、前記Ｆ／Ｆグループに含まれるフリップフロップの出力が一致する場合に第１の信号を出力し、そうでない場合に第２の信号を出力する連続信号判定回路とを備えるとともに、前記Ｆ／Ｆグループの先頭以外のフリップフロップに対し、前記第１の信号を受信する場合にはクロック信号を供給せず、前記第２の信号を受信する場合にはクロック信号を供給するクロックゲーティング回路を備える。 （もっと読む）

【課題】電力消費および面積要件の低減がもたらされる、スキャンテスト回路を有する集積回路を提供すること。
【解決手段】集積回路は、スキャンテスト回路と、スキャンテスト回路を使用してテストを受ける追加回路とを備える。スキャンテスト回路は、複数のスキャンセルを有する少なくとも１つのスキャンチェーンを備え、スキャンチェーンは、スキャンシフト動作モードではシリアル・シフトレジスタとして動作し、機能動作モードでは追加回路の少なくとも一部分からの機能データを捕捉するように構成される。スキャンチェーンのスキャンセルの少なくとも所与の１つは、スキャンシフト動作モードではスキャンセルの機能データ出力をディスエーブルし、機能動作モードではスキャンセルのスキャン出力をディスエーブルするように構成された出力制御回路を備える。 （もっと読む）

【課題】テストパターンに対する出力応答に適用されるマスク情報の反転回数を削減すること。
【解決手段】半導体集積回路は、テストパターンが入力される複数のシフトレジスタと、前記テストパターンに応じた前記複数のシフトレジスタの出力応答に対するマスク情報として適用される擬似乱数を生成する生成部と、第一の制御信号の入力に応じ、該第一の制御信号が示す前記シフトレジスタに関して前記マスク情報を反転させる反転部と、前記擬似乱数の初期値を記憶する記憶部とを有し、前記生成部が生成する前記擬似乱数は、第二の制御信号の入力に応じて前記記憶部が記憶する前記初期値によって初期化される。 （もっと読む）

【課題】ＬｏｇｉｃＢＩＳＴの解析ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路は、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３と、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３に対応して接続される複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３を具備する。第１モードにおいて、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３は、複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３からの出力信号を圧縮演算する１つのＭＩＳＲ回路として機能し、第２モードにおいて、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３のそれぞれは、複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３のそれぞれの出力を個別に圧縮演算するＭＩＳＲ回路として機能する。 （もっと読む）

【課題】アプリケーション実行効率をよりよくすることができる半導体集積回路及びその制御方法を提供すること
【解決手段】本発明にかかる半導体集積回路は、スキャンチェーンを有するプロセッサと、プロセッサにアプリケーションを実行させるプロセッサ制御部と、プロセッサのスキャンテストを制御するスキャンテスト制御部と、を有する。そして、スキャンテスト制御部がスキャンテストを実行している際に、プロセッサ制御部からのスキャンテスト中断要求があった場合、スキャンテストを中断し、アプリケーションの実行後に、スキャンテストを再開させるものである。 （もっと読む）

【課題】高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようにする。
【解決手段】高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、サイクル比の設定を受け付けるプログラム条件設定部と、低速レート時間長をサイクル比で割った値未満で最も大きい分解能の倍数を切捨てレート時間長とし、値超で最も小さい分解能の倍数を切上げレート時間長とするレート時間長算出部と、低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを、合計のレート時間長が低速レート時間長と等しくなるように設定する個数設定部とを備えたパターンプログラム作成支援装置。 （もっと読む）

【課題】ＤＵＴがテストされることができる周波数を増加させる。
【解決手段】テストシステムは、テストされる電子デバイス１１２の入力端子２０８，２１０と接触するプローブ１１０ｄ,１１０ｅ内を終端とする、通信チャネル２２０，２２２を備える。抵抗が、プローブの近くの通信チャネル２２０，２２２と接地の間に接続されている。抵抗は、端子の入力抵抗を減少させ、それによって入力端子２０８，２１０の立上がりおよび立下がり時間を減少させる。分路抵抗４０２，４０４が、各分岐内に設けられており、このことが、端子の入力抵抗を減少させ、それによって入力端子２０８，２１０の立上がりおよび立下がり時間を減少させる。分路抵抗４０２，４０４はまた、チャネルを戻る信号反射を減少、最小化、または除去するようにサイズ調整されてもよい。 （もっと読む）

【課題】半導体集積回路にスキャンパスを組み込んでスキャンテストを行う際に、シングルサイクルパスとマルチサイクルパスが混在している論理回路において、シングルサイクルパスの実動作速度によるテストを可能にすること。
【解決手段】実動作モードでタイミング解析を行い、マルチサイクルパスを抽出する。次に、シングルサイクルパスとマルチサイクルパスの分岐点と、シングルサイクルパスとマルチサイクルパスの合流点を抽出する。そして、上記分岐点から出力側のマルチサイクルパス側の経路上と、上記合流点から入力側のマルチサイクルパス側の経路上に、出力固定回路を挿入する。但し、出力固定回路は、マルチサイクルテスト時には、入力と同じ信号を出力し、シングルサイクルテスト時には、任意の固定値を出力する回路である。 （もっと読む）

【課題】論理シミュレーションに基づく論理回路の検証に要する時間を削減すること。
【解決手段】論理回路検証装置は、複数のモジュールを有する論理回路に対する論理シミュレーションを行うとともに、該複数のモジュールのそれぞれに対するコード・カバレッジ（コードの網羅率）を取得する論理シミュレータと、複数のモジュールのそれぞれに対するコード・カバレッジを参照し、コード・カバレッジが所定の割合よりも低いモジュールに対して第１のＨＤＬコードを用いるとともに、それ以外のモジュールに対して第１のＨＤＬコードに対するモデルよりも抽象度の高いモデルに基づく第２のＨＤＬコードを用いて論理シミュレーションを行うように、論理シミュレータに指示するカバレッジアクセラレータと、を備えている。 （もっと読む）

【課題】スキャンテスト時、特にキャプチャモード時におけるピーク消費電力を削減し、誤動作を防止する。
【解決手段】互いにデータパス依存性のない複数の回路ブロックは、スキャンテスト時にスキャンチェーンを形成するスキャンフリップフロップと組み合わせ回路とを含む。複数の選択回路は、制御信号に基づいて、複数の回路ブロックのそれぞれに供給するクロック信号を実動作時に使用する内部クロック信号と、複数のブロックスキャンクロック信号との一方に切り替える。制御回路は、制御信号がスキャンチェーンにデータを入出力するスキャンシフト期間を示すときに、同じタイミングのシフトクロックを含むブロックスキャンクロック信号を生成し、組み合わせ回路の論理動作をテストするキャプチャ期間を示すときは複数の回路ブロック毎に異なるタイミングのパルスを含むブロックスキャンクロック信号を生成する。 （もっと読む）

【課題】高速モード時において自由度の高いパターンデータを生成する。
【解決手段】予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じたパターンデータを出力する複数のパターン出力部を備え、それぞれのパターン出力部は、通常モードおよび高速モードの２つの動作モードを有し、高速モードにおいて、それぞれのパターン出力部は、自己のパターン出力部に入力される入力パターンに対応するパターンデータ、および、他のパターン出力部に入力される入力パターンに対応するパターンデータのそれぞれを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する試験装置を提供する。 （もっと読む）

【課題】マイクロコンピュータの自己診断の実行時間を削減する。
【解決手段】リセット後の動作がホットスタートかコールドスタートかを判定する手段と、各機能ブロックで発生するエラーが他のどの機能ブロックへ影響があるのかの関連付け情報を保持し、通常動作時に発生したエラーがどのブロックで発生したエラーであるかを判定し、複数の機能ブロックからＢＩＳＴを実行する機能ブロックを選択する手段と、選択された機能ブロックのＢＩＳＴを実行する順序を関連付け情報に基づいて制御して、ＢＩＳＴの実行を指示する手段と、を備え、ホットスタートと判定された場合には、ＢＩＳＴを実行する機能ブロックを選択するとともに、選択した機能ブロックのＢＩＳＴを実行する順序を関連付け情報に基づいて制御してＢＩＳＴを実行し、コールドスタートと判定された場合には複数の機能ブロックのすべてのＢＩＳＴを実行する。 （もっと読む）

【課題】低消費電力で精度の良いスキャンテストを提供する。
【解決手段】一つ以上のスキャンチェイン２で共通して設けられ、各セグメントを駆動するための複数のクロック信号を生成するクロックゲーティング回路３と、内部回路の故障の影響が一つのセグメント内で伝搬され、かつ次の故障に対応するケアビットが対応するセグメントに設定されるように、クロック信号を生成する際に利用する制御信号を生成する制御信号生成部７３とを備える。前記クロックゲーティング回路は、前記制御信号に基づいて、前記内部回路の故障の影響をいずれかのセグメント内で伝搬させるべく該セグメントに前記クロック信号を供給し、かつ故障を顕在化させるためのケアビットを対応するセグメントに取り込むべく該セグメントに前記クロック信号を供給し、かつ、前記ケアビットの設定と前記故障の影響の取り出しに関与しないセグメントへの前記クロック信号の供給を停止する。 （もっと読む）

【課題】内部に備えられた順序回路の動作検証にかかる時間を短縮できる半導体集積回路を提供すること
【解決手段】半導体集積回路１は、入力信号３が論理回路４を通過した信号である通過信号が供給されるＤ型Ｆ／Ｆ１０を備える。遅延量測定回路６は、論理回路４により生じる入力信号３の遅延量を、Ｄ型Ｆ／Ｆ１０の動作検証前に測定する。遅延制御回路５は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、入力信号３を遅延量測定回路６が測定した遅延量だけ遅延させた遅延信号を生成する。比較回路１１は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、遅延制御回路５が生成した遅延信号をＤ型Ｆ／Ｆ１０の入力とした場合のＤ型Ｆ／Ｆ１０からの出力と、期待値と、を比較してＤ型Ｆ／Ｆ１０の動作検証を行う。 （もっと読む）