【課題】不具合が発生した瞬間の外部信号を観測する。
【解決手段】ＡＳＩＣチップ（半導体装置）Ａは、第１の機能モジュール３及び第２の機能モジュール４と、各機能モジュールに共有される内部バス１とを備えるものであって、外部接続端子８と、内部バス１を介して通信される信号に基づいて外部信号を外部接続端子８を介して外部に出力するデバッグ支援回路（外部信号出力手段）６とを具備し、デバッグ支援回路６は、内部バス１を介して通信される信号に基づいてトリガ条件が成立したか否か判定し、トリガ条件が成立した場合には、トリガ条件成立信号を外部信号として外部接続端子８を介して外部に出力する。 （もっと読む）

【課題】固定数の出力端子を用いて、複数の入力信号の中から故障の原因となる信号を特定して故障を診断すること。
【解決手段】第１の入力テスト信号と、当該第１の入力テスト信号の期待値である第１の期待値と、のいずれかを選択して出力する第１の選択回路と、第２の入力テスト信号と、第１の選択回路からの出力信号との一致判定結果を出力端子へ出力する第１の論理回路と、を有する第１の圧縮回路と、第１の選択回路により第１の入力テスト信号が選択された際の出力端子からの第１の出力結果がエラーを示す場合に、第１の選択回路に対して第１の期待値を選択させ、第１の出力結果がエラーを示すことに伴い第１の選択回路により第１の期待値が選択された際の出力端子からの第２の出力結果が正常を示す場合に、第１の入力テスト信号をエラーと特定し、第２の出力結果がエラーを示す場合に、第２の入力テスト信号をエラーと特定する選択制御回路とを備える。 （もっと読む）

【課題】セット優先とリセット優先を切りかえ可能なＳＲフリップフロップを提供する。
【解決手段】入力優先順位決定回路２０は、（i）セット信号Ｓがアサートされ、リセット信号Ｒがネゲートされるとき、中間セット信号Ｓ’をアサートし、中間リセット信号Ｒ’をネゲートし、（ii）セット信号Ｓがネゲートされ、リセット信号Ｒがアサートされるとき、中間セット信号Ｓ’をネゲートし、中間リセット信号Ｒ’をアサートし、（iii）制御信号Ｐがセット優先モードを示すとき、セット信号Ｓ、リセット信号Ｒがともにアサートされるときに、中間セット信号Ｓ’をアサートし、中間リセット信号Ｒ’をネゲートし、（iv）制御信号Ｐがリセット優先モードを示すとき、セット信号Ｓ、リセット信号Ｒがともにアサートされるときに、中間セット信号Ｓ’をネゲートし、中間リセット信号Ｒ’をアサートする。 （もっと読む）

【課題】期待値パターンを用いることなく、不良となる半導体回路を特定することのできる検査を短時間に低コストで行なう。
【解決手段】半導体回路に所定のテストパターンを入力することにより出力される信号に基づき前記半導体回路の良否を判断する半導体回路の検査装置において、３以上の前記半導体回路から出力された信号が入力されており、３以上の前記半導体回路から出力された信号のうち多数となる信号を出力する多数決回路と、前記多数決回路からの出力信号と、前記半導体回路からの出力信号のうちいずれかが入力している第１の排他的論理和回路と、を有することを特徴とする半導体回路の検査装置により上記課題を解決する。 （もっと読む）

【課題】実チップの遅延試験の際に信号が伝播した活性化パスを高速に抽出する。
【解決手段】遅延試験の際のテストパターンと実チップのネットリストとに基づき遅延試験のシミュレーションを行なうことにより遅延試験の際に信号値が変化した信号値変化ピンを特定するシミュレーション部１１と、このシミュレーション部１１によって特定された信号値変化ピンと実チップのネットリストとに基づき信号値変化ピンを辿ることにより活性化パスのトレースを行なうパストレース部１２とがそなえられる。 （もっと読む）

【課題】簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータのタイミングを揃えることが可能な半導体試験装置を提供する。
【解決手段】ホールド状態となるコマンドを含むテストプログラムを相対的に高速なレート信号に則って実行してパターンデータを生成する高速ブロック１２０と、ホールド状態となるコマンドを含むテストプログラムを相対的に低速なレート信号に則って実行してパターンデータを生成する低速ブロック１３０と、ホールド状態を解除する信号を低速ブロック１３０のみに送信するテスタコントローラ１１２と、低速ブロック１３０にホールド状態を解除する信号が伝達されたタイミングから、所定のタイミングを遅延させて、高速ブロックにホールド状態を解除する信号を伝達するホールド制御回路１４０を備えたことを特徴とする。 （もっと読む）

【課題】 パターンメモリにおいて記憶容量の無駄を廃すると共に、ハードウェアによって高速にエラー検出をすることが可能な半導体試験装置を提供する。
【解決手段】 本発明の代表的な構成は、所定のパターンデータを実行して被試験デバイス１３８の電気的試験を行う半導体試験装置１１０において、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時にチェックサム計算を行うチェックサム生成器１２２と、このパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時にチェックサム計算を行うチェックサム生成器１２６と、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時のチェックサム値１４４ａ、１４４ｂ、１４４ｃとパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時のチェックサム値１４６ａ、１４６ｂ、１４６ｃとを比較するチェックサム比較器１３４と、を有することを特徴とする。 （もっと読む）

【課題】フリップフロップ間のパスの数が増えると、遅延時間を測定するために必要なフリップフロップ数が大きく増加する。
【解決手段】遅延時間測定装置は、第１のクロックと第２のクロックとを出力するクロック生成部と、第１のクロックのエッジに同期して第１の信号を出力する第１のフリップフロップと、第１の信号を入力とし、第２のクロックのエッジに同期して第２の信号を出力する第２のフリップフロップと、第２の信号を入力とし、第１のクロックのエッジに同期して第３の信号を出力する第３のフリップフロップと、第１のクロックの第１のエッジが生成された時から第２のクロックの第１のエッジが発生されるまでの第１の設定時間と、記第２のクロックの第２のエッジが生成された時から第１のクロックの第２のエッジが生成されるまでの第２の設定時間とを制御する制御部と、を有する。 （もっと読む）

【課題】半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路を提供する。
【解決手段】複数の電圧レベルを含むパルスパターンを有するテストモード用電圧と基準電圧とを比較して、トリガー信号及びデータ信号を含むパルス信号をそれぞれ出力する複数の比較器６ａ〜６ｃと、トリガー信号に基づいてデータ信号をシリアル／パラレル変換してテスト信号を生成し、テスト信号を被テスト回路９に供給するテスト信号生成回路５とによってテスト回路を構成する。 （もっと読む）

【課題】パターンデータのビット数を増加させずに、データレートが増加したデバイスを試験する。
【解決手段】被試験デバイスの複数の端子に対するパターンデータを記憶するパターン記憶部と、複数の端子のそれぞれに対してパターンデータ中の異なるビットを割り当てるか、複数の端子のうち２以上の端子に対して共通してパターンデータ中の同じビットを割り当てるかを切り替える分配部と、複数の端子に対応して設けられ、それぞれが分配部により割り当てられたパターンデータに基づき被試験デバイスの対応する端子との間で信号を入力または出力する複数の信号入出力部と、を備える試験装置を提供する。 （もっと読む）

【課題】テスト信号を誤動作なく発生するテスト回路を備えた半導体装置を提供する。
【解決手段】動作指定コマンドがテスト動作モードの設定を示すときに、コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２に応じて、第１のテスト信号（テスト信号ＤＦＴ１〜ＤＦＴｎ）のうち所定の信号を活性化するコマンドデコーダ１０６と、動作指定コマンドがテスト動作モードの設定を示すときに第１のテスト信号を受け取り、第２のテスト信号（制御用テスト信号ＤＦＴＦ１〜ＤＦＴＦｎ）として並列に出力し、テスト動作モードの設定以外の動作を指定するときに、スキャンチェーン接続され、第１のテスト信号を第３のテスト信号としてスキャン出力端子ＴＳＯＵＴへ直列に出力するレジスタ部１０７と、テスト動作モードの設定を示すときに、第２のテスト信号に応じてメモリセルアレイの動作を制御する読み出し及び書き込み制御部１０４と、を備える。 （もっと読む）

【課題】異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。
【解決手段】第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。第３データパスは、第１回路群・第２回路群間でデータを授受する。クロック切り換え回路（Ｍ１０）は、制御信号に応答して、第２回路群に供給される第２クロック信号（ＣＫ２）を、第１回路群に供給される第１クロック信号（ＣＫ１）に替えて第２回路群に供給する。 （もっと読む）

【課題】試験装置は、パフォーマンスボードを接続しない状態で設定したドライバおよびコンパレータに対する補正値が、設定可能範囲の上限値または下限値に近い値の場合、パフォーマンスボードを接続した状態でのキャリブレーションにおいて、補正値を更に調整できる余地が少なくなる。
【解決手段】設定された出力補正値を出力設定値に加減算する補正部と、格納したオフセット値を出力設定値に加減算する第１加減算部と、第１出力補正値を算出し、設定可能範囲内の基準値および第１出力補正値の差分をオフセット値として第１加減算部に設定し、第２出力補正値を、基準値を基準として算出して補正部に設定する設定部とを有する試験装置。 （もっと読む）

【課題】ＬＳＩの実行を停止させることなく、被試験プログラムを分割せずに、必要なトレースデータを効率良く取得できるようにすることを目的とする。
【解決手段】トレースデータ入出力状況分析部１４０は、トレースデータバッファ１２０の空き容量１０２に基づいて、トレースデータ１０１の種類を優先度の高い順に選択する。トレースデータ取捨選択部１１０は、ＬＳＩのトレース信号発生源からトレースデータ１０１を入力し、入力したトレースデータ１０１が選択種類のトレースデータ１０１であるか否かを判定する。トレースデータ１０１が選択種類のトレースデータ１０１である場合、トレースデータ取捨選択部１１０はトレースデータ１０１をトレースデータバッファ１２０に記憶する。トレースデータ１０１が選択種類のトレースデータ１０１でない場合、トレースデータ取捨選択部１１０はトレースデータ１０１を破棄する。 （もっと読む）

【課題】選択されていないＴＡＰの電源がオンまたはオフされているかに関わらず、選択されたＴＡＰへ情報を転送することができる電子システムを提供する。
【解決手段】電子システム１０は、それぞれＴＡＰスイッチ１２に接続されたＴＡＰ２０，２２，２４を有している。ＴＡＰスイッチ１２は、例えば、命令に追加または事前追加されたコードのように、シリアル命令に含まれる選択コードに応答して、ＴＡＰのうちの選択された１つへクロック信号を提供するように構成された第１の回路４０を備える。このＴＡＰスイッチは更に、ＴＡＰスイッチによって受け取られたシリアル命令を、選択されたＴＡＰへ渡すように構成された命令レジスタ（ＩＲ）を備える第２の回路３８と、選択コードに応答して、選択されたＴＡＰから受け取ったシリアル命令を、ＴＡＰスイッチの出力へと転送するように構成された第３の回路４２とを備える。 （もっと読む）

【課題】検査対象回路が正常に機能しているか否かを電源電圧の立ち上がり期間に拘らず高精度に検査することができる半導体集積回路、検査装置及び方法を提供する。
【解決手段】検査装置１０を、ＰＯＲ回路１０２の出力端子１０２Ｃから第１入力端子１４Ａにリセット信号が入力されたときに出力端子１４Ｃからリセット信号と同レベルのリセット実行信号の出力を開始し、制御装置１８の出力端子から第２入力端子１４Ｂにトリガ信号が入力されたときにリセット実行信号の出力を終了して出力端子１４Ｃからリセット解除信号と同レベルの解除実行信号の出力を開始するリセット制御回路１４と、リセット制御回路１４から出力された信号が予め定められたレベルであるか否かを判定することによりＰＯＲ回路１０２が正常に機能しているか否かを判定するテスタ１２４と、を含んで構成した。 （もっと読む）

【課題】実測とシミュレーション結果に不一致が生じた場合に、不一致を生じている経路数だけでなく、不一致の時間的な大小を評価する。
【解決手段】本発明では、回路の後方追跡により抽出した故障候補から、候補の出力側に存在するスキャン回路（ＳＦＦ）までの故障伝搬経路を、デジタル信号が伝搬する際に費やす遅延時間を求め、実測のテスト結果が不合格である経路の遅延が、合格である経路よりも大きい故障候補を、真の故障であると判定し、その大小関係に逆転（不一致）が生じた場合は、その時間的な逆転が統計的に小さい故障候補を、真の故障であると判定する。遅延が大きい経路は、それが小さい経路に比べて回路動作における時間的なマージンが小さく、遅延故障が発生した場合にテスト結果が不合格になりやすい。そのため、実測のテスト結果の合格／不合格と遅延時間の大小が上記に従う故障候補は、真の故障である可能性が高い。 （もっと読む）

【課題】 インバータ等の論理ゲートからなる大規模なゲートチェーンを有し、そのゲートチェーンにおいて不良の原因となっている論理ゲートを特定することが容易な素子評価用半導体集積回路を提供する。
【解決手段】 多段接続された複数の論理ゲートからなるゲートチェーンと、モニタ信号線ＭＯＮと、ゲートチェーンにおける各論理ゲートの出力ノードとモニタ信号線ＭＯＮとの間に各々介挿され、当該モニタユニットＭＵａを指示する制御信号が与えられることにより、モニタ信号線ＭＯＮに当該出力ノードの電圧に依存した信号を発生させる複数のモニタユニットＭＵａと、ゲートチェーンにおける複数の論理ゲートの出力ノードを順次モニタ対象とし、モニタ対象とする論理ゲートの出力ノードに接続されたモニタユニットを指示する制御信号を発生するモニタユニット選択手段を有する。 （もっと読む）

【課題】既存のテスト回路を用いて簡単な回路や制御を追加することでセキュリティ性を高める。
【解決手段】スキャンレジスタ方式の回路を保持したLSIにおいて、スキャン入力端子181〜183から入力したパスワードを、パスワード入力レジスタ101〜103に保持する。パスワード入力レジスタ101〜103とマスター・パスワード131〜133とをそれぞれ比較器111〜113で比較し、結果をパスワード判定回路100に送る。比較結果が全て一致していたら、スキャンパス・チェーン191〜193と出力バッファ151〜153との間の経路をスルーにする。逆に比較結果に不一致がある場合は、スキャンパス・チェーン191〜193と出力バッファ151〜153との間の経路を遮断する。 （もっと読む）

【課題】ＬＡＤＡ効果を誘起する非線形２フォトン吸収機構を利用する故障位置測定システムを提供する。
【解決手段】ＤＵＴ２１０がテストベクトルで刺激されている間に、シリコンのバンドギャップより低いフォトンエネルギーを有する波長のフェムト秒レーザパルスを関心領域に送出し、レーザパルスはＤＵＴ刺激に同期しているので、スイッチングタイミングが２フォトン吸収効果を用いて変更され、レーザ光源がなければ合格するＤＵＴが不合格になる瞬間において光線の位置が求められ、不合格の原因となっているトランジスタの位置を求める。 （もっと読む）