【課題】カバー部を強固にチャックすることができ、高速移動、高精度位置決めが可能なカバー部を有するプリント基板保持装置を提供する。
【解決手段】このプリント基板保持装置３１は、プリント基板Ｐを保持する保持部３３と、プリント基板Ｐを覆い、このプリント基板Ｐを保持部３３とともに閉空間Ｓに閉じ込めるカバー５５と、このカバー５５内に配設され前記プリント基板Ｐに所定の気体を供給するノズル体４５とを備え、カバー５５の側面でこのカバー５５の重心より上方の近傍に、カバー５５の幅又はそれ以上の長さを有するガイドバー６１を設け、このガイドバー６１は位置決め穴６３を有する。 （もっと読む）

【課題】実装基板検査システムおよびそのシステムにおける検査方法において、検査の開始から終了まで実装基板が結露するのを防止しつつ、検査時間を短時間化する。
【解決手段】実装基板検査システム１０は、実装基板を内部に入出可能に支持する断熱筐体３１と、断熱筐体３１に設けられ同断熱筐体３１内の温度を調整するための熱媒体を導入するとともに閉塞手段によって閉塞可能な導入口３６と、を備えた搬送可能な複数の検査箱３０と、実装基板２０が収納されている検査箱３０と脱着可能に接続され、実装基板２０の温度の調整を実施するために使用されるものである少なくとも１つの温度調整装置５０と、実装基板２０が収納されている検査箱３０と脱着可能に電気的に接続され、実装基板２０の電気的特性の検査を実施するために使用されるものである少なくとも１つの検査装置４０と、を備えている。 （もっと読む）

【課題】多数個の半導体デバイスに対してそれらの電気特性を同時に検査する場合でも、個々の半導体デバイスについて正確に検査することで製品としての歩留り低下を確実に抑えることができる半導体検査装置および半導体検査手法を提供する。
【解決手段】多数個の半導体デバイスを検査する際に、以前に実施されメモリ９９に格納された別の検査または製造における判定結果または測定値、あるいは、今回の検査においてメモリ９９に格納された過去の判定結果または測定値を元に、今回検査対象となる半導体デバイスの中で、同時に検査する半導体デバイスの組合せを決定する組合せ決定手段１０５を備える。 （もっと読む）

【課題】テストコストの低減化およびテスト精度の向上を図ることが可能なインターフェイス回路を提供する。
【解決手段】このインターフェイス回路３５は、テスタ３０の出力信号を受けるバッファ４０と、ＤＵＴ２７の出力信号の反射を抑制する負荷回路４４と、バッファ４０の出力信号を受ける切換端子４３ａと、ＤＵＴ２７に接続される切換端子４３ｂと、負荷回路４４に接続される切換端子４３ｃとを有する高速切換スイッチ４３と、入力ノードが切換端子４３ｂに接続され、ＤＵＴ２７の出力信号をテスタ３０に伝達させるバッファ４２とを備える。したがって、テスタ３０とＤＵＴ２７の間においてミスマッチングが生じている部分の長さを短縮できる。 （もっと読む）

【課題】集積回路内部において発生した電源ノイズを正確に測定できるようにする。
【解決手段】集積回路１０の内部に配設され、集積回路１０の電源電圧間に接続された第１インダクタと集積回路１０の外部出力端子１５ａ，１５ｂに両端をそれぞれ接続され第１インダクタに対向する第２インダクタとからなる相互誘導インダクタ対２と、この相互誘導インダクタ対２の第２インダクタから外部出力端子１５ａ，１５ｂを介して出力された電圧波形に基づいて、集積回路１０の電源ノイズを測定する電源ノイズ測定部５とをそなえて構成する。 （もっと読む）

【課題】測定精度の向上を図るとともに、その測定時の実行時間の短縮を図るようにしたコンパレータのスキュー測定方法の提供。
【解決手段】遅延回路１６−１〜１６−３に各遅延量を設定し、クロック遅延回路１３に遅延量を設定する（Ｓ３１〜Ｓ３３）。コンパレータ１８−１に基準クロックを校正用ドライバ２を経て供給すると同時に、その基準クロックをクロック遅延回路１３、遅延回路１６−１で遅延させてストローブ信号とする。コンパレータ１８−１は、そのストローブ信号の供給タイミングで基準クロックのパス／フェイルの判定を１００回行い、フェイル数を求める（Ｓ３５）。同様に、コンパレータ１８−２、１８−３についても、その各フェイル数を求める（Ｓ３８、Ｓ３９）。その各フェイル数について、予め作成してあるフェイル分布と照合し、これによりコンパレータスキューを求める（Ｓ４３）。 （もっと読む）

【課題】演算増幅器の出力信号のオフセット及びゲインを目標値に調整するための調整値（抵抗値）を容易に求めることができ、この調整値をもとに、予め設けた調整用回路素子（抵抗器）を該オフセット及びゲインが目標値となるように削除可能とすること。
【解決手段】測定用電源３０４によって被測定回路３０２に複数の既知電圧ＶＦを印加し、この際、第１〜第３の電圧測定部３０６〜３０８によって、レベル変換器（演算増幅器）１２０の出力電圧Ｖ_{ＬＥＶ＿Ｍ}、ＰＷＭ／アナログ変換器９０ａの出力電圧Ｖ_ＣＴＩ、レベル変換器１２０のオフセット電流を供給する電源電圧Ｖｃｃ１を測定する。演算部３１０によって、それら測定値の各相関関係から、レベル変換器１２０の入出力特性及びレベル変換器１２０の出力側以降の入出力特性を求めて、レベル変換器１２０のオフセット及びゲインを目標値とするための調整値を求める。 （もっと読む）

【課題】半導体ウェハに形成された欠陥検査用配線に生じる欠陥を容易に検出する。
【解決手段】半導体ウェハ１０に欠陥検査用配線２０を形成する際、欠陥検査用配線２０の幅を厚さより小さく形成する。これにより、欠陥検査用配線２０の厚さを確保しつつ、欠陥検査用配線の断面（配線の長手方向に垂直な断面）の断面積を小さくし、欠陥検査用配線２０に熱ストレスや上層膜からの応力の影響を受けやすくさせる。すなわち、ウェハ工程においてパターニング等によるストレスによって欠陥検査用配線２０内に欠陥が発生すると、その欠陥が抵抗となって、欠陥検査用配線２０の抵抗値が増大するため、欠陥検査用配線２０内の欠陥を容易に、かつ、高感度に検出することができる。 （もっと読む）

【課題】 外部信号を用いずにクロック信号のデューティを正確に測定及び補正する。
【解決手段】 半導体装置２０には、半導体集積回路としてのデューティ測定・補正回路１及びＰＬＬ回路４が設けられている。デューティ測定・補正回路１は、デューティ測定回路部２及びデューティ補正回路部３から構成され、デューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路の遅延時間が補正前クロック信号ＣＬＫＡのデューティとして、デューティ測定回路部２で測定される。このとき、デューティ測定回路部２の遅延回路と対をなすデューティ補正回路部３の遅延回路が選択されて、補正前クロック信号ＣＬＫＡのデューティがデューティ補正回路部３で補正される。 （もっと読む）

【課題】ビット線リーク電流は不揮発性メモリのしきい値制御を阻害し、信頼性を低下させる。微小なビット線リーク電流を低コストにテストする手法および回路を提供する。
【解決手段】本発明の半導体リーク電流検出器は、被測定電流を導通させ、または非道通にする第１のアナログスイッチと、リファレンス電流を導通させ、または非道通にする第２のアナログスイッチと、前記第１のアナログスイッチおよび第２アナログスイッチに接続され、前記被測定電流または前記リファレンス電流によって充電される積分容量素子と、前記積分容量素子をディスチャージするディスチャージ手段と、ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧、およびディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧のそれぞれと、リファレンス電圧とを比較する比較手段とを備える。 （もっと読む）

【課題】ＣＤＲ回路を有する双方向通信回路のループバックテストにおいて、クロックの結線及びＣＤＲ回路内の全回路を高速でテスト可能とする。
【解決手段】ＰＬＬからＣＤＲ回路へのＣＤＲ用多相クロックを入力としクロック選択信号に基づきＣＤＲ用多相クロック信号のいずれか１つを選択して出力するクロック選択回路を備えている。ループバックテスト時、クロック選択回路で選択されたクロック信号が送信クロックとして用いられ、送信データは入出力兼用端子にて折り返されて受信回路に入力され受信回路からのデータがＣＤＲ回路に入力され、比較回路はＣＤＲ回路からの再生データと期待値データの比較を行うことでテストが行われる。クロック選択回路で送信クロックの位相を可変させることで、送信回路遅延時間（ｔＴｘ）と受信回路遅延時間（ｔＲｘ）の和の遅延時間（＝ｔＴｘ＋ｔＲｘ）が可変自在とされる。 （もっと読む）

【課題】破損箇所を簡単に特定することを可能とする半導体チップおよびその試験方法を提供する。
【解決手段】入出力パッドＰ０〜Ｐ１０のそれぞれにアノードを接続するようにダイオード１３を設ける。各ダイオード１３のカソードに共通に接続し、また、半導体チップ３の周縁に沿って入出力パッドＰ０〜Ｐ１０を囲むように破損検出用配線１２を設ける。そして、破損検出用配線１２の一端に、テスト用パッドＰ１３を設ける。テスト用パッドＰ１３に接地電圧を印加した状態で、各入出力パッドＰ０〜Ｐ１０に対して正の定電流を印加して電圧測定を行うことにより、半導体チップ３の破損の検出および破損箇所の特定を行うことができる。また、ダイオード１３のアノードとカソードとを逆にして接続することも可能である。 （もっと読む）

【課題】評価用半導体装置の二次実装評価をするのに、かかる工数を抑えて、早く評価す
ることができる評価用半導体装置、及び評価用半導体装置の製造方法を提供する。
【解決手段】評価用半導体装置１１は、二次実装評価を行うために用いられ、ボンディン
グパッド２３が形成されたダミーチップ１２と、ダミーチップ１２が搭載されるインター
ポーザー１５と、インターポーザー１５に設けられたハンダボール１４と、ボンディング
パッド２３からハンダボール１４に至るまでを電気的に接続するためのボンディングワイ
ヤ１３とを有する。ダミーチップ１２は、製品であるＩＣチップとしての機能を必要とし
ないことから、ボンディングパッド２３の形成を、インクジェット法によって所望の位置
や形状に印刷する。これにより、早く評価用半導体装置１１を製造することができ、二次
実装評価を早く行うことができる。 （もっと読む）

【課題】テスト時間を短縮する。
【解決手段】２ビット以上の情報を記憶単位として記憶する複数のメモリバンクとデータバッファを有する。テストモードにおいてデータバッファが保持する前記情報の記憶単位毎の値のうち一の値を持つものとその他の値を持つものとを区別する制御データをメモリバンクのセンスラッチに並列転送し、前記制御データの転送を受けたメモリバンクにおいて、指定されたワード線の選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致するか否かを判定する。不一致の判定結果を得たメモリバンクを除いて、対応するデータバッファが保持する前記情報の記憶単位毎の値のうち別の一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送して前記判定を行い、前記判定結果が不一致となったメモリバンクを外部から識別可能にする。 （もっと読む）

【課題】トランジスタの閾値判定を、アナログテスタを用いて簡単に、かつ、比較的短時間で行う。
【解決手段】Ｎ個（たとえば８）のトランジスタに基準電圧を印加した状態で、８個のトランジスタから、基準電圧ＶＲを基準とする各閾値電圧の大小を表す８ビットの並列データＳ１０を出力させるデータ出力回路４１と、８ビットの並列データＳ１０を直列ビット列Ｓ４２に変換する変換回路４２と、直列ビット列Ｓ４２のパルス数を計数し、計数値をアナログテスタ６に出力する計数回路（カウンタ４４）とを有する。 （もっと読む）

【課題】ファンクションテストにより電流源の動作確認を可能とする。
【解決手段】第１、第２の入力信号を差動入力とする第１、第２の差動対を備え、第１、第２の差動対の出力対は共通接続され負荷回路に接続され差動出力端子に接続され、第１乃至第４の電流源と、第１乃至第４のスイッチ対を備え、第１乃至第Ｎのスイッチ対の各一方のスイッチは一端は、それぞれ、前記第１乃至第４の電流源に接続され、他端は前記第１の差動対に共通接続され、第１乃至第４のスイッチ対の各他方のスイッチは一端は、それぞれ、前記第１乃至第４の電流源に接続され、他端は前記第２の差動対に共通接続され、前記第１乃至第Ｎのスイッチ対の制御端子には、制御信号がそれぞれ接続され、制御信号にパタンを印加し、出力信号と期待値を比較するファンクションテストにより電流源の動作確認を可能としている。 （もっと読む）

【課題】 正常なメモリセルを過消去状態に導く相互インダクタンス不良の不良メモリセルを検出する不揮発性半導体記憶装置のテスト方法を提供する。また、検出された不良メモリセルを冗長救済する不揮発性半導体記憶装置を提供する。
【解決手段】 フローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを備えた不揮発性半導体記憶装置のテスト方法であって、消去動作後に、制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、各ドレイン電流からメモリセルの相互コンダクタンスまたは対応する相当値を求め、予め設定された所定の基準値と比較し、相互コンダクタンスまたは対応する相当値が基準値以下の場合にメモリセルが相互コンダクタンス不良であると判定する。 （もっと読む）

【課題】メモリ回路の縮退故障および遅延故障のテストを低コストで実施可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１００は、冗長セル２を有するメモリ回路３と、救済コードに基づいて、メモリ回路３を救済する論理が決定されるヒューズ回路４と、ヒューズ回路４の出力信号により制御される第１のレジスタ５と、縮退故障をテストするためスキャン設計された第２のレジスタ６と、第１および第２のレジスタ５、６の出力信号を切替えるレジスタ選択回路７と、メモリ回路３の入力を故障セル１ａが接続された経路を含む第１の信号経路から故障セル１ａを回避し冗長セル２が接続された経路を含む第２の信号経路に切替える第１および第２の切替回路１０ａ、１０ｂと、縮退故障をテストするためのメモリ迂回回路１１と、第１および第２の切替回路１０ａ、１０ｂを制御する信号を出力するデコード回路１２と、を備える。 （もっと読む）

【課題】 ＡＳＩＣ等の半導体チップ内部に設けたＥＭＩ低減変調回路の変調ＯＮ／ＯＦＦ動作の確認を安定して高信頼に行う。
【解決手段】 ＡＳＩＣ内に、ＡＳＩＣのクロック周波数をダウンスプレッド／センタースプレッド変調してＥＭＩ低減するＳＳＣＧ回路１と、ＳＳＣＧ回路１の出力クロックでカウントアップする第１のカウンタ３と、第１のカウンタ３によるカウント動作を所定期間に制限する第１の制御手段（第２のカウンタ２、第２の比較器４、リセット回路５、第３のレジスタ６）と、第１のカウンタ３によるＳＳＣＧ回路１の変調ＯＮ動作時における所定期間でのカウント値を記憶する第１のレジスタ７と、変調ＯＦＦ動作時における所定期間でのカウント値を記憶する第２のレジスタ８と、第１，第２のレジスタ７，８で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号（Ｈ／Ｌ）を出力する第１の比較器９とを設ける。 （もっと読む）

【課題】内蔵するＰＬＬのジッタを正確に測定できる半導体集積回路とそのジッタ測定方法を提供する。
【解決手段】テストクロック信号ＴＣＫの立ち上がり時点において、マスタクロック信号ＭＣＫの状態をＦＦ３８で保持し、このＦＦ３８の出力信号とテストクロック信号ＴＣＫを反転した信号のＡＮＤを取ってカウンタ３４のクロック端子に入力する。これにより、テストクロック信号ＴＣＫの立ち上がり時点でマスタクロック信号ＭＣＫが“Ｈ”である回数をカウントすることができる。従って、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができる （もっと読む）